CN114842786A - Goa电路及显示面板 - Google Patents

Abstract

本申请公开一种GOA电路及显示面板。GOA电路包括多级级传的GOA单元，第N级GOA单元仅包括上拉控制模块、上拉输出模块、下拉模块以及下拉维持模块，结构简单。并且下拉维持模块接入时钟信号，可以在时钟信号的控制下下拉上拉节点的电位，由此减少GOA单元中的晶体管的数量。本申请可以减少下拉维持模块的工作时长，延长下拉维持模块的工作寿命，进而提高GOA电路的工作稳定性。

Description

GOA电路及显示面板

技术领域

本申请涉及显示技术领域，具体涉及一种GOA电路及显示面板。

背景技术

阵列基板栅极驱动技术(Gate Driver On Array,GOA)，是将栅极驱动电路集成在显示面板的阵列基板上，以实现逐行扫描的驱动方式。该驱动技术可以省掉栅极驱动器，具有降低生产成本和实现面板窄边框设计的优点，为多种显示器所使用。GOA电路通常包括下拉维持模块，下拉维持模块在下拉期间一直处于工作状态，影响其工作寿命，进而影响GOA电路的工作稳定性。

发明内容

本申请提供一种GOA电路及显示面板，以解决现有GOA电路中，GOA单元的下拉维持模块一直处于工作状态，工作寿命减少，进而影响GOA电路工作稳定性的技术问题。

本申请提供一种GOA电路，其包括多级级传的GOA单元，第N级GOA单元包括：上拉控制模块、上拉输出模块、下拉模块以及下拉维持模块；

所述上拉控制模块接入控制信号和上拉信号，并连接于上拉节点，用于在所述控制信号和所述上拉信号的控制下将所述上拉信号输出至所述上拉节点；所述上拉输出模块接入时钟信号，并连接于所述上拉节点、第N级扫描信号输出端以及第N级级传信号输出端，用于在所述上拉节点的电位和所述时钟信号的控制下输出第N级扫描信号和第N级级传信号；

所述下拉模块接入第N+m级级传信号和参考低电平信号，并连接于所述上拉节点和所述第N级扫描信号输出端，用于在所述第N+m级级传信号和所述参考低电平信号的控制下下拉所述上拉节点和所述第N级扫描信号输出端的电位；

所述下拉维持模块接入低频时钟信号、所述时钟信号以及所述参考低电平信号，并连接于所述上拉节点和所述第N级扫描信号输出端，用于在所述低频时钟信号、所述时钟信号以及所述参考低电平信号的控制下维持所述第N级扫描信号输出端和所述上拉节点的电位。

可选的，在本申请一些实施例中，所述上拉控制模块包括第一晶体管；

所述第一晶体管的栅极接入所述控制信号或所述上拉信号，所述第一晶体管的源极接入所述上拉信号，所述第一晶体管的漏极连接于所述上拉节点。

可选的，在本申请一些实施例中，所述上拉输出模块包括第二晶体管、第三晶体管以及自举电容；

所述第二晶体管的栅极、所述第三晶体管的栅极以及所述自举电容的一端均连接于所述上拉节点，所述第二晶体管的源极和所述第三晶体管的源极均接入所述时钟信号，所述第二晶体管的漏极连接于所述第N级级传信号输出端，所述第三晶体管的漏极和所述自举电容的另一端均连接于所述第N级扫描信号输出端。

可选的，在本申请一些实施例中，所述下拉模块包括第四晶体管和第五晶体管；

所述第四晶体管的栅极和所述第五晶体管的栅极均接入所述第N+m级级传信号，所述第四晶体管的源极和所述第五晶体管的源极均接入所述参考低电平信号，所述第四晶体管的漏极连接于所述上拉节点，所述第五晶体管的源极连接于所述第N级扫描信号输出端。

可选的，在本申请一些实施例中，所述下拉维持模块包括第一下拉维持单元和第二下拉维持单元，所述低频时钟信号包括第一低频时钟信号和第二低频时钟信号；

所述第一下拉维持单元接入所述第一低频时钟信号和所述参考低电平信号，并连接于所述上拉节点和所述第N级扫描信号输出端，用于维持所述第N级扫描信号输出端的电位；所述第二下拉维持单元接入所述第二低频时钟信号、所述参考低电平信号以及所述时钟信号，并连接于所述上拉节点和所述第N级扫描信号输出端，用于维持所述上拉节点和所述第N级扫描信号输出端的电位。

可选的，在本申请一些实施例中，所述第一下拉维持单元包括第六晶体管、第七晶体管、第八晶体管、第九晶体管以及第十晶体管；

所述第六晶体管的栅极、所述第六晶体管的源极以及所述第七晶体管的源极均接入所述第一低频时钟信号，所述第六晶体管的漏极、所述第七晶体管的栅极以及所述第八晶体管的漏极连接在一起，所述第七晶体管的漏极、所述第九晶体管的漏极以及所述第十晶体管的栅极连接于第一下拉节点，所述第八晶体管的栅极和所述第九晶体管的栅极均连接于所述上拉节点，所述第八晶体管的源极、所述第九晶体管的源极以及所述第十晶体管的源极均接入所述参考低电平信号，所述第十晶体管的漏极连接于所述第N级扫描信号输出端。

可选的，在本申请一些实施例中，所述第二下拉维持单元包括第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管以及第十六晶体管；

所述第十一晶体管的栅极、所述第十一晶体管的源极以及所述第十二晶体管的源极均接入所述第二低频时钟信号，所述第十一晶体管的漏极、所述第十二晶体管的栅极以及所述第十三晶体管的漏极连接在一起，所述第十二晶体管的漏极、所述第十四晶体管的漏极以及所述第十五晶体管的栅极连接于第二下拉节点，所述第十三晶体管的栅极和所述第十四晶体管的栅极均连接于所述上拉节点，所述第十三晶体管的源极、所述第十四晶体管的源极以及所述第十五晶体管的源极均接入所述参考低电平信号，所述第十五晶体管与所述第十六晶体管的源极连接在一起，所述第十六晶体管的栅极接入所述时钟信号，所述第十六晶体管的漏极连接于所述第N级扫描信号输出端。

可选的，在本申请一些实施例中，所述第一下拉维持单元还包括第十七晶体管，所述第十七晶体管的栅极连接于所述第一下拉节点，所述第十七晶体管的源极接入所述参考低电平信号，所述第十七晶体管的漏极连接于所述上拉节点或所述第N级级传信号输出端。

可选的，在本申请一些实施例中，所述第二下拉维持单元还包括第十八晶体管，所述第十八晶体管的栅极连接于所述第二下拉节点，所述第十八晶体管的源极接入所述参考低电平信号，所述第十八晶体管的漏极连接于所述上拉节点或所述第N级级传信号输出端。

可选的，在本申请一些实施例中，所述控制信号为第N-m级级传信号或第N-m级扫描信号，所述上拉信号为所述第N-m级级传信号、所述第N-m级扫描信号或高电平直流信号；N和m均为大于0的整数，且N>m。

本申请还提供一种显示面板，所述显示面板包括显示区以及与所述显示区连接的非显示区，所述显示面板包括如上述任一项所述GOA电路，所述GOA电路位于所述非显示区，所述GOA电路输出多个扫描信号至所述显示区。

本申请提供一种GOA电路及显示面板。GOA电路包括多级级传的GOA单元，第N级GOA单元包括上拉控制模块、上拉输出模块、下拉模块以及下拉维持模块，结构简单。其中，下拉维持模块接入时钟信号，可以在时钟信号的控制下下拉上拉节点的电位。由于时钟信号一直处于高低电平转换的状态，由此可以减少下拉维持模块的工作时长，延长下拉维持模块的工作寿命，进而提高GOA电路的工作稳定性。

附图说明

图1是本申请提供的第N级GOA单元的第一结构示意图；

图2是图1所示的第N级GOA单元的第一电路示意图；

图3是本申请提供的第N级GOA单元的信号时序图；

图4是图1所示的第N级GOA单元的第二电路示意图；

图5是本申请提供的第N级GOA单元的第二结构示意图；

图6是图5所示的第N级GOA单元的电路示意图；

图7是本申请提供的显示面板的一种结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

此外，本申请的说明书和权利要求书中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。

本申请提供一种GOA电路及显示面板，以下进行详细说明。需要说明的是，以下实施例的描述顺序不作为对本申请实施例优选顺序的限定。

请参阅图1，图1是本申请提供的第N级GOA单元的第一结构示意图。在本申请实施例中，GOA电路包括多级级传的GOA单元100。第N级GOA单元100包括上拉控制模块101、上拉输出模块102、下拉模块103以及下拉维持模块104。

其中，上拉控制模块101接入控制信号EM和上拉信号EN，并连接于上拉节点Q(N)。上拉控制模块101用于在控制信号EM和上拉信号EN的控制下将上拉信号EN输出至上拉节点Q(N)。

需要说明的是，控制信号EM可以为第N-m级级传信号ST(N-m)或第N-m级扫描信号G(N-m)。上拉信号EN可以为第N-m级级传信号ST(N-m)、第N-m级扫描信号G(N-m)或其它高电平直流信号。从而提高GOA电路中的信号连接灵活性。

也即，上拉控制模块101可以仅接入第N-m级级传信号ST(N-m)。上拉控制模块101也可以仅接入第N-m级扫描信号G(N-m)。上拉控制模块101也可以同时接入第N-m级级传信号ST(N-m)和第N-m级扫描信号G(N-m)。

当然，上拉控制模块101还可以接入其它与第N-m级级传信号ST(N-m)或第N-m级扫描信号G(N-m)时序相同的控制信号，本申请实施例对此不作限定。

此外，在GOA电路中，对于前m级GOA单元100而言，第N-m级级传信号ST(N-m)以及第N-m级扫描信号G(N-m)均不存在。因此，在前m级GOA单元100中，可设置起始信号替代第N-m级级传信号ST(N-m)以及第N-m级扫描信号G(N-m)，在此不再一一描述。同理，对于后m级GOA单元100而言，第N+m级级传信号ST(N+m)以及第N+m级扫描信号G(N+m)不存在。因此，在后m级GOA单元100中，也可设置起始信号或另一信号替代第N+m级级传信号ST(N+m)以及第N+m级扫描信号G(N+m)，或者设置虚拟GOA单元。需要说明的是，除上述区别之外，前m级GOA单元100和后m级GOA单元100与其他级GOA单元100的电路结构以及信号连接均相同，在此不再赘述。

其中，上拉输出模块102接入时钟信号CLK，并连接于上拉节点Q(N)、第N级扫描信号输出端A以及第N级级传信号输出端B。上拉输出模块102用于在上拉节点Q(N)的电位和时钟信号CLK的控制下输出第N级扫描信号G(N)和第N级级传信号ST(N)。

其中，下拉模块103接入第N+m级级传信号ST(N+m)和参考低电平信号VSS，并连接于上拉节点Q(N)和第N级扫描信号输出端A。下拉模块103用于在第N+m级级传信号ST(N+m)和参考低电平信号VSS的控制下下拉上拉节点Q(N)和第N级扫描信号输出端A的电位。

下拉维持模块104接入低频时钟信号LC、时钟信号CLK以及参考低电平信号VSS，并连接于上拉节点Q(N)和第N级扫描信号输出端A。下拉维持模块104用于在低频时钟信号LC、时钟信号CLK以及参考低电平信号VSS的控制下维持第N级扫描信号输出端A和上拉节点Q(N)的电位。

本申请实施例提供的第N级GOA单元100中，下拉维持模块104接入时钟信号CLK，可以在时钟信号CLK的控制下下拉上拉节点Q(N)的电位。由于时钟信号CLK一直处于高低电平转换的状态，由此可以减少下拉维持模块104的工作时长，延长下拉维持模块104的工作寿命，从而提高GOA电路的工作稳定性。此外，相较于相关技术中GOA电路结构，本申请实施例提供的第N级GOA单元100的结构简单，可以减小GOA电路的尺寸，实现显示面板的窄边框化。

请同时参阅图1和图2。图2是图1所示的第N级GOA单元的第一电路示意图。需要说明的是，本申请以下实施例均以m＝3为例进行说明，但不能理解为对本申请的限定。

在本申请一些实施例中，上拉控制模块101包括第一晶体管T1。第一晶体管T1的栅极接入控制信号EM。第一晶体管T1的源极接入上拉信号EN。第一晶体管T1的漏极连接于上拉节点Q(N)。

其中，第一晶体管T1的栅极和源极可以分别接入控制信号EM和上拉信号EN的一者。第一晶体管T1的栅极和源极也可以同时接入控制信号EM和上拉信号EN中的同一者。控制信号EM和上拉信号EN具体可参阅上述内容，在此再摘赘述。

本申请以下实施例均以第一晶体管T1的栅极接入第N-3级级传信号ST(N-3)，以及第一晶体管T1的源极接入第N-3级扫描信号G(N-3)为例进行说明，但不能理解为对本申请的限定。

在本申请一些实施例中，上拉输出模块102包括第二晶体管T2、第三晶体管T3以及自举电容Cbt。

其中，第二晶体管T2的栅极、第三晶体管T3的栅极以及自举电容Cbt的一端均连接于上拉节点Q(N)。第二晶体管T2的源极和第三晶体管T3的源极均接入时钟信号CLK。第二晶体管T2的漏极连接于第N级级传信号输出端B。第三晶体管T3的漏极和自举电容Cbt的另一端均连接于第N级扫描信号输出端A。

在本申请一些实施例中，下拉模块103包括第四晶体管T4和第五晶体管T5。

其中，第四晶体管T4的栅极和第五晶体管T5的栅极均接入第N+3级级传信号ST(N+3)。第四晶体管T4的源极和第五晶体管T5的源极均接入参考低电平信号VSS。第四晶体管T4的漏极连接于上拉节点Q(N)。第五晶体管T5的源极连接于第N级扫描信号输出端A。

在本申请一些实施例中，下拉维持模块104包括第一下拉维持单元1041和第二下拉维持单元1042。低频时钟信号LC包括第一低频时钟信号LC1和第二低频时钟信号LC2。

其中，第一下拉维持单元1041接入第一低频时钟信号LC1和参考低电平信号VSS，并连接于上拉节点Q(N)和第N级扫描信号输出端A。第一下拉维持单元1041用于维持第N级扫描信号输出端A的电位。第二下拉维持单元1042接入第二低频时钟信号LC2、参考低电平信号VSS以及时钟信号CLK，并连接于上拉节点Q(N)和第N级扫描信号输出端A。第二下拉维持单元1042用于维持上拉节点Q(N)和第N级扫描信号输出端A的电位。

其中，第一低频时钟信号LC1和第二低频时钟信号LC2反相。当第一低频时钟信号LC1为高电平时，第二低频时钟信号LC2为低电平。当第一低频时钟信号LC1为低电平时，第二低频时钟信号LC2为高电平。如此，可使第一下拉维持单元1041和第二下拉维持单元1042交替工作，延长第一下拉维持单元1041和第二下拉维持单元1042的寿命。当然，为了提高下拉的稳定性，也可以使第一低频时钟信号LC1和第二低频时钟信号LC2同相，使得第一下拉维持单元1041和第二下拉维持单元1042同时工作。

当然，在本申请一些实施例中，下拉维持模块104可以仅包括第一下拉维持单元1041。在本申请另一些实施例中，下拉维持模块104可以仅包括第二下拉维持单元1042。从而进一步简化GOA单元100的结构，减小GOA电路的尺寸。

在本申请一些实施例中，第一下拉维持单元1041包括第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9以及第十晶体管T10。

其中，第六晶体管T6的栅极、第六晶体管T6的源极以及第七晶体管T7的源极均接入第一低频时钟信号LC1。第六晶体管T6的漏极、第七晶体管T7的栅极以及第八晶体管T8的漏极连接在一起。第七晶体管T7的漏极、第九晶体管T9的漏极以及第十晶体管T10的栅极连接于第一下拉节点P(N)。第八晶体管T8的栅极和第九晶体管T9的栅极均连接于上拉节点Q(N)。第八晶体管T8的源极、第九晶体管T9的源极以及第十晶体管T10的源极均接入参考低电平信号VSS。第十晶体管T10的漏极连接于第N级扫描信号输出端A。

在本申请一些实施例中，第二下拉维持单元1042包括第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15以及第十六晶体管T16。

其中，第十一晶体管T11的栅极、第十一晶体管T11的源极以及第十二晶体管T12的源极均接入第二低频时钟信号LC2。第十一晶体管T11的漏极、第十二晶体管T12的栅极以及第十三晶体管T13的漏极连接在一起。第十二晶体管T12的漏极、第十四晶体管T14的漏极以及第十五晶体管T15的栅极连接于第二下拉节点K(N)。第十三晶体管T13的栅极和第十四晶体管T14的栅极均连接于上拉节点Q(N)。第十三晶体管T13的源极、第十四晶体管T14的源极以及第十五晶体管T15的源极均接入参考低电平信号VSS。第十五晶体管T15的漏极与第十六晶体管T16的源极连接在一起。第十六晶体管T16的栅极接入时钟信号CLK。第十六晶体管T16的漏极连接于第N级扫描信号输出端A。

可以理解的是，为降低生产成本，相关技术中的显示面板会采用Tri-gate架构。相较于传统像素架构，Tri-gate架构把所有的子像素单元旋转90度设置。比如，当子像素单元以RGB的结构排列时，扫描线的数目增加为三倍，数据线数目减少为原本的1/3。如此，可以减少驱动芯片的数量，降低生产成本。但是，随着GOA单元的数量增加，GOA电路结构占用的布线空间变大，不利于实现显示面板窄边框化。

在本申请实施例中，第N级GOA单元100仅包括16T1C(16个晶体管和1个自举电容)，结构简单，晶体管的数量较少。因此，有效地减小了GOA电路的尺寸，便于实现显示面板的窄边框。

需要说明的是，本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为源极、输出端为漏极。此外本申请实施例所采用的晶体管可以包括P型晶体管和/或N型晶体管两种，其中，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。

此外，本申请以下实施例中的晶体管均以N型晶体管为例进行说明，但不能理解为对本申请的限制。

请同时参阅图2和图3，图3是本申请提供的第N级GOA单元的信号时序图。在本申请实施例中，第N级GOA单元100的工作时序包括上拉阶段t1、信号输出阶段t2、下拉阶段t3以及下拉维持阶段t4。

在上拉阶段t1，第N-3级级传信号ST(N-3)为高电平。第一晶体管T1在第N-3级级传信号ST(N-3)的控制下打开。第N-m级扫描信号G(N-3)通过第一晶体管T1传输至上拉节点Q(N)。由于第N-m级扫描信号G(N-3)为高电平，上拉节点Q(N)的电位被拉高。第二晶体管T2和第三晶体管T3打开。此时，由于时钟信号CLK为低电平，第N级级传信号ST(N)和第N级扫描信号G(N)均输出为低电平。

与此同时，在第一下拉维持单元1041中，由于第N-3级扫描信号G(N-3)为高电平，第八晶体管T8和第九晶体管T9打开。参考低电平信号VSS传输至第七晶体管T7的栅极和第一下拉节点P(N)。第七晶体管T7处于关闭状态。第一下拉节点P(N)的电位被拉低。第十晶体管T10关闭。

在第二下拉维持单元1042中，由于第N-3级扫描信号G(N-3)为高电平，第十三晶体管T13和第十四晶体管T14打开。参考低电平信号VSS传输至第十二晶体管T12的栅极和第二下拉节点K(N)。第十二晶体管T12处于关闭状态。第二下拉节点K(N)的电位被拉低。第十五晶体管T15关闭。

在信号输出阶段t2，时钟信号CLK转变为高电平。上拉节点Q(N)的电位在自举电容Cbt和时钟信号CLK的作用下，被进一步拉高。第二晶体管T2和第三晶体管T3充分打开，时钟信号CLK分别通过第二晶体管T2和第三晶体管T3输出，损耗较小。由此，第N级级传信号ST(N)和第N级扫描信号G(N)均输出为高电平。

此时，第一下拉维持单元1041和第二下拉维持单元1042基本保持在上拉阶段t1时的状态。不同之处在于，第十六晶体管T16在时钟信号CLK的控制下打开。上拉节点Q(N)的电位传输至第N级扫描信号输出端A，可以增强第N级扫描信号G(N)的输出，提高相应扫描线的充电能力。

在下拉阶段t3，第N+3级扫描信号G(N+3)为高电平，第四晶体管T4和第五晶体管T5打开。上拉节点Q(N)的电位和第N级扫描信号G(N)的电位均被下拉至参考低电平信号VSS，实现第N级扫描信号G(N)的重置。

此时，由于上拉节点Q(N)的电位被拉低，第八晶体管T8和第九晶体管T9关闭。第一低频时钟信号LC1保持为高电平，第六晶体管T6和第七晶体管T7均打开。第一下拉节点P(N)的电位被拉高。第十晶体管T10打开，进一步下拉第N级扫描信号G(N)。同理，第十一晶体管T11和第十二晶体管T12关闭。但由于第二低频时钟信号LC2保持为低电平。第二下拉节点K(N)的电位保持为低电平。

在下拉维持阶段t4，第一低频时钟信号LC1转变为低电平，第二低频时钟信号LC2转变为高电平。第一下拉节点P(N)的电位被拉低，第二下拉节点K(N)的电位被拉高。第十五晶体管T15打开，进一步维持第N级扫描信号G(N)的低电位。

在此阶段，时钟信号CLK一直处于高低电平转换的状态。因此第十六晶体管T16处于交替打开的状态，以间接性维持上拉节点Q(N)的电位。由此，可以减少第十六晶体管T16的工作时长，减少偏压，从而提高第十六晶体管T16的寿命。此外，相较于现有GOA单元通过在下拉维持模块中设置通过下拉节点控制的晶体管维持上拉节点的低电位，本申请实施例可以通过提高第十六晶体管T16的寿命，延长第二下拉维持单元1042的工作寿命。

请参阅图4，图4是图1所示的第N级GOA单元的第二电路示意图。与图1所示的第N级GOA单元100的不同之处在于，在本申请实施例中，第一下拉维持单元1041还包括第十七晶体管T17。第十七晶体管T17的栅极连接于第一下拉节点P(N)。第十七晶体管T17的源极接入参考低电平信号VSS。第十七晶体管T17的漏极连接于上拉节点Q(N)。

结合图3以及上述分析可知，在下拉阶段t3，第十七晶体管T17在第一下拉节点P(N)的控制下打开。参考低电平信号VSS通过第十七晶体管T17传输至上拉节点Q(N)，进一步拉低上拉节点Q(N)的电位，避免错误输出扫描信号。

进一步的，在本申请一些实施例中，第二下拉维持单元1042还包括第十八晶体管T18。第十八晶体管T18的栅极连接于第二下拉节点K(N)。第十八晶体管T18的源极接入参考低电平信号VSS。第十八晶体管T18的漏极连接于上拉节点Q(N)。

结合图3以及上述分析可知，在下拉维持阶段t4，第十八晶体管T18在第二下拉节点K(N)的控制下打开。参考低电平信号VSS通过第十八晶体管T18传输至上拉节点Q(N)，进一步拉低上拉节点Q(N)的电位，避免错误输出扫描信号。

请同时参阅图5。图5是本申请提供的第N级GOA单元的第二结构示意图。与图1所示的第N级GOA单元100的不同之处在于，在本申请实施例中，下拉维持模块104还连接于第N级级传信号输出端B。下拉维持模块104还用于在低频时钟信号LC的作用下下拉第N级级传信号输出端B的电位。

具体的，请参阅图6。图6是图5所示的第N级GOA单元的电路示意图，在本申请实施例中，第十七晶体管T17的栅极连接于第一下拉节点。第十七晶体管T17的源极接入参考低电平信号VSS。第十七晶体管T17的漏极连接于第N级级传信号输出端B。

结合图3以及上述分析可知，在下拉阶段t3，第十七晶体管T17在第一下拉节点P(N)的控制下打开。参考低电平信号VSS可通过第十七晶体管T17传输至第N级级传信号输出端B，拉低第N级级传信号输出端B的电位。

进一步的，在本申请一些实施例中，第二下拉维持单元1042还包括第十八晶体管T18。第十八晶体管T18的栅极连接于第二下拉节点K(N)。第十八晶体管T18的源极接入参考低电平信号VSS。第十八晶体管T18的漏极连接于第N级级传信号输出端B。

结合图3以及上述分析可知，在下拉维持阶段t4，第十八晶体管T18在第二下拉节点K(N)的控制下打开。参考低电平信号VSS可通过第十八晶体管T18传输至第N级级传信号输出端B，拉低第N级级传信号输出端B的电位。

可以理解的是，若没有下拉第N级级传信号输出端B的电位，第N级级传信号输出端B长期处于floating(悬空)状态，高温模拟中波动很大，是一个很大的隐患。本申请实施例在下拉维持模块104中增设第十七晶体管T17和/或第十八晶体管T18对其进行持续下拉，第N级级传信号ST(N)的信赖性增加。

当然，在本申请实施例中，也可以通过第十七晶体管T17和第十八晶体管T18中的一者下拉上拉节点Q(N)的电位，另一者下拉第N级级传信号输出端B的电位，本申请对此不作限定。

相应的，本申请还提供一种显示面板，其包括上述任一项所述的GOA电路。具体的，请参阅图7，图7为本申请实施例提供的显示面板的一种结构示意图。如图7所示，显示面板1000包括显示区域AA以及与显示区AA连接的非显示区NA。GOA电路200集成设置在非显示区NA。其中，该GOA电路200与上述的GOA电路的结构与原理类似，这里不再赘述。需要说明的是，本申请提供的显示面板1000以GOA电路200设置在显示区域AA一侧的单侧驱动方式为例进行介绍，但不能理解为对本申请的限制。在一些实施例中，也可根据显示面板1000的实际需求采用双侧驱动或其他驱动方式，本申请对此作具体限定。

在本申请实施例提供的显示面板中，GOA单元包括上拉控制模块、上拉输出模块、下拉模块以及下拉维持模块，结构简单。其中，下拉维持模块接入时钟信号，可以在时钟信号的控制下下拉上拉节点的电位。由于时钟信号一直处于高低电平转换的状态，由此可以减少下拉维持模块的工作时长，延长下拉维持模块的工作寿命，进而提高GOA电路200的工作稳定性。此外，相较于相关技术中的GOA电路结构，本申请实施例可以减少GOA单元中的晶体管的数量，进而减小GOA电路200的尺寸，实现显示面板1000的窄边框化，使得显示面板1000适用于Tri-gate架构。

以上对本申请实施例进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想，并非因此限制本申请的专利范围。凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (11)

1.一种GOA电路，其特征在于，包括多级级传的GOA单元，第N级GOA单元包括：上拉控制模块、上拉输出模块、下拉模块以及下拉维持模块；

所述上拉控制模块接入控制信号和上拉信号，并连接于上拉节点，用于在所述控制信号和所述上拉信号的控制下将所述上拉信号输出至所述上拉节点；

所述上拉输出模块接入时钟信号，并连接于所述上拉节点、第N级扫描信号输出端以及第N级级传信号输出端，用于在所述上拉节点的电位和所述时钟信号的控制下输出第N级扫描信号和第N级级传信号；

所述下拉模块接入第N+m级级传信号和参考低电平信号，并连接于所述上拉节点和所述第N级扫描信号输出端，用于在所述第N+m级级传信号和所述参考低电平信号的控制下下拉所述上拉节点和所述第N级扫描信号输出端的电位；

所述下拉维持模块接入低频时钟信号、所述时钟信号以及所述参考低电平信号，并连接于所述上拉节点和所述第N级扫描信号输出端，用于在所述低频时钟信号、所述时钟信号以及所述参考低电平信号的控制下维持所述第N级扫描信号输出端和所述上拉节点的电位。

2.根据权利要求1所述的GOA电路，其特征在于，所述上拉控制模块包括第一晶体管；

所述第一晶体管的栅极接入所述控制信号或所述上拉信号，所述第一晶体管的源极接入所述上拉信号，所述第一晶体管的漏极连接于所述上拉节点。

3.根据权利要求1所述的GOA电路，其特征在于，所述上拉输出模块包括第二晶体管、第三晶体管以及自举电容；

所述第二晶体管的栅极、所述第三晶体管的栅极以及所述自举电容的一端均连接于所述上拉节点，所述第二晶体管的源极和所述第三晶体管的源极均接入所述时钟信号，所述第二晶体管的漏极连接于所述第N级级传信号输出端，所述第三晶体管的漏极和所述自举电容的另一端均连接于所述第N级扫描信号输出端。

4.根据权利要求1所述的GOA电路，其特征在于，所述下拉模块包括第四晶体管和第五晶体管；

所述第四晶体管的栅极和所述第五晶体管的栅极均接入所述第N+m级级传信号，所述第四晶体管的源极和所述第五晶体管的源极均接入所述参考低电平信号，所述第四晶体管的漏极连接于所述上拉节点，所述第五晶体管的源极连接于所述第N级扫描信号输出端。

5.根据权利要求1所述的GOA电路，其特征在于，所述下拉维持模块包括第一下拉维持单元和第二下拉维持单元，所述低频时钟信号包括第一低频时钟信号和第二低频时钟信号；

所述第一下拉维持单元接入所述第一低频时钟信号和所述参考低电平信号，并连接于所述上拉节点和所述第N级扫描信号输出端，用于维持所述第N级扫描信号输出端的电位；所述第二下拉维持单元接入所述第二低频时钟信号、所述参考低电平信号以及所述时钟信号，并连接于所述上拉节点和所述第N级扫描信号输出端，用于维持所述上拉节点和所述第N级扫描信号输出端的电位。

6.根据权利要求5所述的GOA电路，其特征在于，所述第一下拉维持单元包括第六晶体管、第七晶体管、第八晶体管、第九晶体管以及第十晶体管；

所述第六晶体管的栅极、所述第六晶体管的源极以及所述第七晶体管的源极均接入所述第一低频时钟信号，所述第六晶体管的漏极、所述第七晶体管的栅极以及所述第八晶体管的漏极连接在一起，所述第七晶体管的漏极、所述第九晶体管的漏极以及所述第十晶体管的栅极连接于第一下拉节点，所述第八晶体管的栅极和所述第九晶体管的栅极均连接于所述上拉节点，所述第八晶体管的源极、所述第九晶体管的源极以及所述第十晶体管的源极均接入所述参考低电平信号，所述第十晶体管的漏极连接于所述第N级扫描信号输出端。

7.根据权利要求6所述的GOA电路，其特征在于，所述第二下拉维持单元包括第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管以及第十六晶体管；

所述第十一晶体管的栅极、所述第十一晶体管的源极以及所述第十二晶体管的源极均接入所述第二低频时钟信号，所述第十一晶体管的漏极、所述第十二晶体管的栅极以及所述第十三晶体管的漏极连接在一起，所述第十二晶体管的漏极、所述第十四晶体管的漏极以及所述第十五晶体管的栅极连接于第二下拉节点，所述第十三晶体管的栅极和所述第十四晶体管的栅极均连接于所述上拉节点，所述第十三晶体管的源极、所述第十四晶体管的源极以及所述第十五晶体管的源极均接入所述参考低电平信号，所述第十五晶体管与所述第十六晶体管的源极连接在一起，所述第十六晶体管的栅极接入所述时钟信号，所述第十六晶体管的漏极连接于所述第N级扫描信号输出端。

8.根据权利要求6或7所述的GOA电路，其特征在于，所述第一下拉维持单元还包括第十七晶体管，所述第十七晶体管的栅极连接于所述第一下拉节点，所述第十七晶体管的源极接入所述参考低电平信号，所述第十七晶体管的漏极连接于所述上拉节点或所述第N级级传信号输出端。

9.根据权利要求6或7所述的GOA电路，其特征在于，所述第二下拉维持单元还包括第十八晶体管，所述第十八晶体管的栅极连接于所述第二下拉节点，所述第十八晶体管的源极接入所述参考低电平信号，所述第十八晶体管的漏极连接于所述上拉节点或所述第N级级传信号输出端。

10.根据权利要求1所述的GOA电路，其特征在于，所述控制信号为第N-m级级传信号或第N-m级扫描信号，所述上拉信号为所述第N-m级级传信号、所述第N-m级扫描信号或高电平直流信号；N和m均为大于0的整数，且N>m。

11.一种显示面板，其特征在于，所述显示面板包括显示区以及与所述显示区连接的非显示区，所述显示面板包括如权利要求1-10任一项所述GOA电路，所述GOA电路位于所述非显示区，所述GOA电路输出多个扫描信号至所述显示区。

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