CN106448595B - 一种高可靠性的栅极驱动电路 - Google Patents
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Abstract
本发明提出了一种具有较高可靠性的栅极驱动电路设计，主要应用于液晶显示器的扫描线驱动。电路设计采用单独的下传模块，负责电路内部讯号的传递，以避免栅极讯号线异常对下传产生影响。同时该电路在设计上对预充、下拉清空、上拉和维持等各功能模块均采用双重保护设计，即确保电路中任意一个元器件断路后依然能够正常工作，如果在生产过程中发现短路现象可利用镭射使器件断路进行修复，这样即可以提高生产的良率，也可以改善电路后期使用的信赖性。除此之外，电路设计上还实现了双驱切换单驱的功能，即对于双边驱动的液晶显示器，当一边的栅极驱动电路失效后可以将其关闭然后切换成单边驱动，确保单驱模式下液晶显示器依然能够正常工作。
Description
技术领域
本发明涉及一种高可靠性的栅极驱动电路，属于液晶显示技术领域。
背景技术
由于液晶显示器窄边框应用的需求，目前主流的技术都是直接将原有的栅极芯片(gate IC)中的扫描线驱动功能直接集成在液晶显示器的阵列基板上，利用现有的薄膜晶体管制程制作具有移位寄存功能的栅极扫描电路。由于周边集成的栅极扫描电路使用了较多的薄膜晶体管而且排版密集，对生产良率产生了较大的影响，而且电路损坏后无法修复也成为了影响其量产良率的致命因素，尤其是对于大尺寸面板。
如图1所示是目前产品设计采用的栅极扫描驱动电路设计，该电路中任意一颗薄膜晶体管TFT损坏后电路均无法工作，而且也无法进行修复。
因此如何设计具有较高良率和较高信赖性的栅极扫描电路是目前一大技术难题，目前主流的面板厂商主要是通过改善工厂制程条件和薄膜晶体管的器件特性来解决该问题。本发明从电路设计的角度出发提出了一种具有较高可靠性的栅极驱动电路方案。
发明内容
发明目的：针对现有技术中存在的问题，本发明主要目的在于提供一种高可靠性的栅极驱动电路，避免栅极讯号线异常影响电路下传启动，且电路中任意一颗TFT元件损坏后电路依然能够正常工作，并使电路具有可修复性，以及可实现双边驱动切换成单边驱动。
技术方案：为实现上述发明目的，本发明采用的技术方案是：
一种高可靠性的栅极驱动电路，包括级联的多个栅极驱动单元，所述栅极驱动单元包括：第一预充模块，用于根据上一级扫描讯号或上一级下传讯号，和上一级时钟讯号在预充阶段拉升上拉控制节点的电位，在下拉清空阶段拉低上拉控制节点的电位，以及在维持阶段维持上拉控制节点低电位；第二预充模块，用于根据上两级扫描讯号或上两级下传讯号在预充阶段拉升上拉控制节点的电压；上拉模块，用于根据本级时钟讯号和上拉控制节点的控制讯号在上拉阶段拉升本级扫描讯号，以及在下拉清空阶段拉低扫描讯号；第一维持模块，用于根据恒高电平讯号以及本级时钟讯号维持上拉控制节点及扫描控制节点低电位；下拉清空模块，用于根据下三级扫描讯号或下三级下传讯号下拉清空上拉控制节点；第二维持模块，用于根据下两级时钟讯号下拉清空扫描控制节点，以及维持扫描控制节点低电位；自举电容模块，用于抬升上拉控制节点的电位；下传模块，用于根据本级时钟讯号和上拉控制节点的控制讯号上拉阶段拉升下传讯号，以及在下拉清空阶段拉低下传讯号；以及第三维持模块，用于根据第一维持模块的讯号和/或下两级时钟讯号维持下传控制节点低电位。
本发明实施例中，所述第一预充模块、第二预充模块、上拉模块、下传模块、第一维持模块和下拉清空模块分别与上拉控制节点连接；所述上拉模块、第一维持模块和第二维持模块分别与栅极扫描控制节点连接；所述下传模块和第三维持模块分别与下传控制节点连接；自举电容模块两端分别连接上拉控制节点和栅极扫描控制节点；所述第一预充模块输入上一级扫描讯号或上一级下传讯号，和上一级时钟讯号；所述第二预充模块输入上两级扫描讯号或上两级下传讯号；所述上拉模块和下传模块输入本级时钟讯号；所述第一维持模块输入高电位电压和本级时钟讯号；所述下拉清空模块输入下三级扫描控制讯号或下三级下传讯号；所述第二维持模块输入下两级时钟讯号。
上述实施例中，所述第一预充模块，包括第一晶体管，其栅极输入上一级时钟控制讯号，漏极输入上一级扫描讯号或上一级下传讯号，源极与上拉控制节点连接；
所述第二预充模块，包括第二晶体管，其栅极和漏极输入上两级扫描讯号或上两级下传讯号，源极连接至上拉控制节点；
所述上拉模块，包括第三晶体管和第四晶体管，第三晶体管和第四晶体管的栅极与上拉控制节点连接，漏极输入本级时钟讯号，源极与扫描控制节点连接；
所述第一维持模块，包括第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；第六晶体管的栅极和漏极输入高电位电压，源极与第二电路节点连接；第七晶体管的栅极与上拉控制节点连接，漏极与第二电路节点连接，源极与低电位电压连接；第八晶体管的栅极与第二电路节点连接，漏极与扫描控制节点连接，源极与低电位电压连接；第九晶体管的栅极输入本级时钟讯号，漏极与上拉控制节点连接，源极与第十晶体管的漏极连接；第十晶体管的栅极与第二电路节点连接，源极与扫描控制节点连接；
所述下拉清空模块，包括第十一晶体管，其栅极输入下三级扫描讯号或下三级下传讯号，漏极与上拉控制节点连接，源极与低电位电压连接；
所述第二维持模块，包括第十二晶体管，其栅极输入下两级时钟讯号，漏极与扫描控制节点连接，源极与低电位电压连接；
所述自举电容模块，包括自举电容，一端连接上拉控制节点，一端连接扫描控制节点；
所述下传模块，包括第十六晶体管，其栅极与上拉控制节点连接，漏极输入本级时钟讯号，源极与下传控制节点连接；
所述第三维持模块，包括第十七晶体管，其栅极输入下两级时钟讯号或与第二电路节点连接，漏极与下传控制节点连接，源极与低电位电压连接。
所述第三维持模块的另一实现方式是，包括第十八晶体管和第十九晶体管，第十八晶体管和第十九晶体管的栅极一个输入下两级时钟讯号，另一个与第二电路节点连接，漏极与下传控制节点连接，源极与低电位电压连接。
本发明实施例中，所述栅极驱动单元还包括：第一清空重置模块，用于根据第一清空重置讯号拉低上拉控制节点电位；以及第二清空重置模块；用于根据第二清空重置讯号拉低扫描控制节点电位。
上述实施例中，所述第一清空重置模块，包括第十三晶体管和第十四晶体管，第十三晶体管的栅极输入第一清空重置讯号，漏极与上拉控制节点连接，源极与低电位电压连接；第十四晶体管的栅极输入第一清空重置讯号，漏极与第二电路节点连接，源极与低电位电压连接；所述第二清空重置模块，包括第十五晶体管，其栅极输入第二清空重置讯号，漏极与扫描控制节点连接，源极与低电位电压连接。
本发明的实施例中，上拉模块中的第三晶体管和第四晶体管之间留有可用于镭射切割的矩形区域，第三晶体管和第四晶体管的漏极连接点及源极连接点位于所述矩形区域内。第三晶体管和第四晶体管中任一元件损坏，均可进行镭射切割修复。
有益效果：与现有的技术方案相比，本发明具有如下优点：
1.电路设计采用单独的下传模块，负责电路内部讯号的传递，以避免栅极讯号线异常对下传产生影响。电路中两个预充模块可只由下传讯号控制，也可以由栅极扫描讯号和下传讯号分别控制。2.在电路设计上主要功能模块均采用双重设计，即同时设计有两个模块可实现预充、下拉清空、维持的功能，这样即使其中一个失效电路依然能够正常工作；3.设计上将上拉功能模块的元件在版图上独立成两个元件，这样如果其中一个短路或者断路均可以确保电路正常工作；4.引入两个清空重置讯号，即电路内部节点和栅极扫描讯号Gn的清空重置单独控制，这样可以实现双驱切换成单驱。
附图说明
图1为现有技术中栅极驱动单元的电路示意图。
图2为本发明实施例1中栅极驱动单元的电路示意图。
图3为图2所示电路的正常驱动波形示意图。
图4为图2所示电路在双驱切换单驱时所采用的驱动波形示意图。
图5为图2中上拉模块的两个TFT元件的版图设计示意图。
图6为本发明实施例2中栅极驱动单元的电路示意图。
图7为本发明实施例3中栅极驱动单元的电路示意图。
具体实施方式
下面结合具体实施例，进一步阐明本发明，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之下，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。
本发明实施例提供的一种高可靠性的栅极驱动电路，包括级联的多个栅极驱动单元，每个栅极驱动单元包括：第一预充模块，用于根据上一级扫描讯号或上一级下传讯号和上一级时钟讯号在预充阶段拉升上拉控制节点的电位，在下拉清空阶段拉低上拉控制节点的电位，以及在维持阶段维持上拉控制节点低电位；第二预充模块，用于根据上两级扫描讯号或上两级下传讯号在预充阶段拉升上拉控制节点的电压；上拉模块，用于根据本级时钟讯号和上拉控制节点的控制讯号在上拉阶段拉升本级扫描讯号，以及在下拉清空阶段拉低扫描讯号；第一维持模块，用于根据恒高电平讯号以及本级时钟讯号维持上拉控制节点及扫描控制节点低电位；下拉清空模块，用于根据下三级扫描讯号或下三级下传讯号下拉清空上拉控制节点；第二维持模块，用于根据下两级时钟讯号下拉清空扫描控制节点，以及维持扫描控制节点低电位；自举电容模块，用于抬升上拉控制节点的电位；下传模块，用于根据本级时钟讯号和上拉控制节点的控制讯号上拉阶段拉升下传讯号，以及在下拉清空阶段拉低下传讯号；以及第三维持模块，用于根据第一维持模块的讯号和/或下两级时钟讯号维持下传控制节点低电位。
图2为本发明实施例1的栅极驱动单元电路示意图，其中n表示栅极驱动单元的级数，上一级用n-1，下一级用n+1表示，并以此类推。用Gn表示第n级的栅极扫描讯号，Sn表示第n级的下传讯号，为便于表述，也用netAn、netBn、Sn以及Gn表示电路上的一些关键节点。CKm表示本级时钟讯号，本栅极驱动电路共需四个时钟控制讯号，依次相差1/4周期，上一级时钟讯号用CKm-1表示，下一级用CKm+1表示，并以此类推。下面结合图2和图3对本实施例的电路结构和工作原理做详细说明。
如图2所示，第一预充模块01、第二预充模块02、上拉模块03、下传模块11、维持辅助模块04、第一维持模块05和下拉清空模块06分别与上拉控制节点netAn连接；上拉模块03、第一维持模块05和第二维持模块分别与栅极扫描控制节点Gn连接；下传模块11和第三维持模块12分别与下传控制节点Sn连接；自举电容模块10两端分别连接上拉控制节点netAn和栅极扫描控制节点Gn。
第一预充模块01，包括第一晶体管M1，其栅极输入上一级时钟控制讯号CKm-1，漏极输入上一级扫描讯号Gn-1或上一级下传讯号Sn-1(第一级驱动单元输入启动讯号GPS1)，源极与上拉控制节点netAn连接；用于根据上一级扫描讯号Gn-1或上一级下传讯号Sn-1和上一级时钟讯号CKm-1在预充阶段拉升上拉控制节点netAn的电位，在下拉清空阶段拉低上拉控制节点netAn的电位，以及在维持阶段维持上拉控制节点netAn低电位。
第二预充模块02，包括第二晶体管M1A，其栅极和漏极输入上两级扫描讯号Gn-2或上两级下传讯号Sn-2(第一、二级驱动单元输入启动讯号GPS1)，源极连接至上拉控制节点netAn；用于根据上两级扫描讯号Gn-2或上两级下传讯号Sn-2在预充阶段拉升上拉控制节点netAn的电压；
在设计上第一预充模块01和第二预充模块02可以都接下传讯号Sn-1和Sn-2，也可以都接栅极扫描讯号Gn-1和Gn-2，也可以一个接下传讯号一个接栅极扫描讯号。优选的是一个接下传讯号一个接栅极扫描讯号。
上拉模块03，包括第三晶体管M10A和第四晶体管M10B，第三晶体管M10A和第四晶体管M10B的栅极与上拉控制节点netAn连接，漏极输入本级时钟讯号CKm，源极与扫描控制节点Gn连接；上拉模块03的主要功能是上拉，主要负责输出输出栅极扫描讯号Gn，同时还负责Gn的下拉清空，即根据本级时钟讯号CKm和上拉控制节点netAn的控制讯号在上拉阶段拉升本级扫描讯号，以及在下拉清空阶段拉低扫描讯号。在版图设计上将上拉模块03中原先一颗元件(如图1中的M10)分离成两个独立的元件(图2中的M10A和M10B)，如果其中一颗短路或短路后直接镭射隔离开以确保另外一颗能够正常工作。如图5所示，如果M10A部分损坏，可以沿着位置A进行镭射切割修复，如果M10B部分损坏，可以沿着位置B进行镭射切割修复。
维持辅助模块04，包括第五晶体管M4A，其栅极输入启动讯号GSP(第一、二、三级驱动单元接低电位电压VSS)，漏极与上拉控制节点netAn连接，源极与低电位电压VSS连接；维持辅助模块04采用启动讯号GSP控制以弥补第一预充模块01在每帧起始阶段维持能力的不足。
第一维持模块05，包括第六晶体管M5、第七晶体管M6、第八晶体管M13、第九晶体管M8A和第十晶体管M8B；第六晶体管M5的栅极和漏极输入高电位电压VGH，源极与第二电路节点netBn连接；第七晶体管M6的栅极与上拉控制节点netAn连接，漏极与第二电路节点netBn连接，源极与低电位电压VSS连接；第八晶体管M13的栅极与第二电路节点netBn连接，漏极与扫描控制节点Gn连接，源极与低电位电压VSS连接；第九晶体管M8A的栅极输入本级时钟讯号CKm，漏极与上拉控制节点netAn连接，源极与第十晶体管M8B的漏极连接；第十晶体管M8B的栅极与第二电路节点netBn连接，源极与扫描控制节点Gn连接；第一维持模块05用于根据恒高电平讯号VGH以及本级时钟讯号CKm维持上拉控制节点netAn及扫描控制节点Gn低电位。
下拉清空模块06，包括第十一晶体管M9，其栅极输入下三级扫描讯号Gn+3或下三级下传讯号Sn+3，漏极与上拉控制节点netAn连接，源极与低电位电压VSS连接；用于根据下三级扫描讯号Gn+3下拉清空上拉控制节点netAn。
第二维持模块07，包括第十二晶体管M11，其栅极输入下两级时钟讯号CKm+2，漏极与扫描控制节点Gn连接，源极与低电位电压VSS连接；第二维持模块07主要负责栅极扫描讯号的维持，采用时钟讯号进行维持，同时还负责扫描控制节点的下拉清空。
自举电容模块10，包括自举电容Cb，一端连接上拉控制节点netAn，一端连接扫描控制节点Gn；用于抬升上拉控制节点netAn的电位。
下传模块11，包括第十六晶体管M14，其栅极与上拉控制节点netAn连接，漏极输入本级时钟讯号CKm，源极与下传控制节点Sn连接；用于根据本级时钟讯号CKm和上拉控制节点netAn的控制讯号上拉阶段拉升下传讯号，以及在下拉清空阶段拉低下传讯号。设置单独的下传模块可以避免栅极讯号线对级传的影响，因为栅极讯号线负载较大，且容易受到其他讯号的耦合。
第三维持模块12，包括第十七晶体管M15，其栅极与第二电路节点netBn连接，漏极与下传控制节点Sn连接，源极与低电位电压VSS连接；用于维持下传控制节点Sn低电位。
为了实现双驱切换成单驱的操作，引入两个清空重置讯号，设置第一清空重置模块09和第二清空重置模块08来单独控制电路内部节点和栅极扫描讯号的清空重置。其中，第一清空重置模块09用于根据第一清空重置讯号CLR1拉低上拉控制节点netAn电位，包括第十三晶体管M2和第十四晶体管M3，第十三晶体管M2的栅极输入第一清空重置讯号CLR1，漏极与上拉控制节点netAn连接，源极与低电位电压VSS连接；第十四晶体管M3的栅极输入第一清空重置讯号CLR1，漏极与第二电路节点netBn连接，源极与低电位电压VSS连接；第二清空重置模块08用于根据第二清空重置讯号CLR2拉低扫描控制节点Gn电位，包括第十五晶体管M12，其栅极输入第二清空重置讯号CLR2，漏极与扫描控制节点Gn连接，源极与低电位电压VSS连接。当切换成单驱时一侧的电路需要完全关闭且不影响栅极扫描讯号Gn，所以上拉控制节点netAn和第二电路节点netBn要输入低电位，即CLR1输入高电位，CLR2输入低电位。
图3为图2所示驱动单元的正常驱动波形示意图。其中，时钟讯号CK1～4为依次延后1/4周期的四组脉冲讯号，本级时钟讯号对应于CK3，上一级时钟讯号对应与CK2，后两级时钟讯号对应与CK1。GSP1是电路的启动讯号；CLR1和CLR2是清空重置讯号，CLR1负责清空电路的内部节点netAn和netBn，CLR2负责清空电路的栅极扫描讯号Gn；VGH是维持模块的控制讯号，输出恒压高电位；VSS是恒压低电位，主要负责提供栅极扫描讯号Gn的低电位；其他讯号是电路的内部节点讯号以及栅极扫描输出讯号，其中下传讯号Sn和栅极扫描讯号Gn的波形基本相同，主要是因为负载不一样上升和下降延迟以及耦合效应有差异。
在第一阶段(T1，第一次预充)，上两级扫描讯号Gn-2(或上两级下传讯号Sn-2)为高电位H，第二晶体管M1A打开进行预充，上拉控制节点netAn为高电位H，第二电路节点netBn、下传控制节点Sn和扫描控制节点Gn为低电位L。
在第二阶段(T2，第二次预充)，上两级扫描讯号Gn-2(或上两级下传讯号Sn-2)和上一级扫描讯号Gn-1(或上一级下传讯号Sn-1)为高电位H，第二晶体管M1A和第一晶体管M1打开进行预充，上拉控制节点netAn为高电位H，第二电路节点netBn、下传控制节点Sn和扫描控制节点Gn为低电位L。
在第三阶段(T3，上拉)，上两级扫描讯号Gn-2(或上两级下传讯号Sn-2)变为低电位L，第二晶体管M1A关闭，上一级扫描讯号Gn-1(或上一级下传讯号Sn-1)为高电位H，第一晶体管M1打开进行预充；后两级时钟讯号CKm+2变为低电位L，第十二晶体管M11关闭，上拉控制节点netAn高电位H由电容Cb自举效应抬升到更高电位H’，第二电路节点netBn为低电位L，下传控制节点Sn和扫描控制节点Gn输出高电位H；
在第四阶段(T4，上拉)，上一级扫描讯号Gn-1(或上一级下传讯号Sn-1)变为低电位，上一级时钟讯号CKm-1变为低电位，第一晶体管M1关闭，第二晶体管M1A关闭，第十二晶体管M11关闭，上拉控制节点netAn为高电位H’，第二电路节点netBn为低电位L，下传控制节点Sn和扫描控制节点Gn输出高电位H。
在第五阶段(T5，Gn下拉清空)，第一晶体管M1关闭，第二晶体管M1A关闭，后两级时钟讯号CKm+2变为高电位，第十二晶体管M11打开清空扫描控制节点Gn，第三晶体管M10A和第四晶体管M10B也是打开的，本级时钟讯号CKm变成低电位可以清空扫描控制节点Gn。上拉控制节点netAn为高电位H，第二电路节点netBn为低电位L，下传控制节点Sn和扫描控制节点Gn输出低电位L。
在第六阶段(T6，netAn下拉清空，Gn维持)：上一级时钟讯号CKm-1变为高电位，第一晶体管M1打开清空上拉控制节点netAn，第二晶体管M1A关闭，第十二晶体管M11打开维持Gn低电位，同时后三级扫描讯号Gn+3或后三级下传讯号Sn+3输出高电位H，第十一晶体管M9打开清空上拉控制节点netAn，上拉控制节点netAn变为低电位，第三晶体管M10A和第四晶体管M10B关闭，第七晶体管M6关闭，第二电路节点netBn为高电位，第八晶体管M13打开维持Gn，下传控制节点Sn和扫描控制节点Gn输出低电位L。
在第七阶段(T7，netAn维持，Gn维持)：第一晶体管M1打开维持上拉控制节点netAn低电平，第二晶体管M1A关闭，本级时钟讯号CKm变为高电平，第九晶体管M8A和第十晶体管M8B打开维持netAn低电平，第三晶体管M10A和第四晶体管M10B关闭，上拉控制节点netAn低电位，第二电路节点netBn为高电位，第八晶体管M13打开维持Gn，下传控制节点Sn和扫描控制节点Gn输出低电位L。
第八阶段(T8，每帧结束清空重置)：第一清空重置讯号CLR1高电位，第二清空重置讯号CLR2高电位，第十三晶体管M2、第十四晶体管M3和第十五晶体管M12打开，上拉控制节点netAn和第二电路节点netBn为低电位L，下传控制节点Sn和扫描控制节点Gn输出低电位L。
结合图2、3及上述结构及波形时序分析可以看出，本实施例的栅极扫描电路的预充、上拉、下拉清空和维持这四个模块均有双重保护设计。其中，预充功能的实现有第一预充模块01和第二预充模块02；扫描控制节点Gn的上拉有上拉模块中的第三晶体管M10A和第四晶体管M10B；扫描控制节点Gn的下拉清空有上拉模块03和第二维持模块07；上拉控制节点netAn的下拉清空有第一预充模块01和下拉清空模块06；扫描控制节点Gn的维持有第一维持模块05和第二维持模块07；上拉控制节点netAn的维持有第一预充模块01和第一维持模块05。因此，该电路中任意一颗TFT断路后均能正常工作，如果出现短路可以采用镭射修复成断路即可。
图4是本实施例的电路在进行双驱切换成单驱时需要关闭电路所采用的驱动波形示意图，主要是关闭电路内部的节点且避免对栅极扫描讯号线产生影响。如图所示，除了第一清空重置讯号CLR1输出高电位，其他讯号线均输出低电位。
图6是本发明实施例2的栅极驱动单元的电路示意图。其基本结构与实施例1相同，主要区别在于下传讯号Sn的维持设计采用时钟讯号进行维持。即第三维持模块12的第十七晶体管M15的栅极接下两级时钟讯号CKm+2。
图7是本发明实施例3的栅极驱动单元的电路示意图。其基本结构与实施例1也相同，主要区别在于下传讯号Sn的维持设计同时采用VGH控制的第一维持模块和时钟讯号进行维持。即将第三维持模块12的第十七晶体管M15分成两个元件第十八晶体管M15A和第十九晶体管M15B，第十八晶体管M15A的栅极与下两级时钟讯号CKm+2连接，漏极与下传控制节点Sn连接，源极与低电位电压VSS连接；第十九晶体管M15B的栅极与第二电路节点netBn连接，漏极与下传控制节点Sn连接，源极与低电位电压VSS连接。
本发明各实施例的电路在设计上各功能模块均采用双重保护设计，即确保电路中任意一个晶体管元器件断路后依然能够正常工作，如果在生产过程中发现短路现象可利用镭射使器件断路进行修复，这样即可以提高生产的良率，也可以改善电路后期使用的信赖性。除此之外，电路设计上还实现了双驱切换单驱的功能，即对于双边驱动的液晶显示器，当一边的栅极驱动电路失效后可以将其关闭然后切换成单边驱动，确保单驱模式下液晶显示器依然能够正常工作。
上述实施例仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而这些属于本发明的精神所引伸出的显而易见的变化或变动仍处于本发明的保护范围之中。
Claims (8)
1.一种高可靠性的栅极驱动电路，包括级联的多个栅极驱动单元，其特征在于：所述栅极驱动单元包括：
第一预充模块(01)，用于根据上一级扫描讯号(Gn-1)或上一级下传讯号(Sn-1)，和上一级时钟讯号(CKm-1)在预充阶段拉升上拉控制节点(netAn)的电位，在下拉清空阶段拉低上拉控制节点(netAn)的电位，以及在维持阶段维持上拉控制节点(netAn)低电位；
第二预充模块(02)，用于根据上两级扫描讯号(Gn-2)或上两级下传讯号(Sn-2)在预充阶段拉升上拉控制节点(netAn)的电压；
上拉模块(03)，用于根据本级时钟讯号(CKm)和上拉控制节点(netAn)的控制讯号在上拉阶段拉升扫描讯号，以及在下拉清空阶段拉低扫描讯号；
第一维持模块(05)，用于根据恒高电平讯号(VGH)以及本级时钟讯号(CKm)维持上拉控制节点(netAn)低电位及扫描控制节点(Gn)低电位；
下拉清空模块(06)，用于根据下三级扫描讯号(Gn+3)或下三级下传讯号(Sn+3)下拉清空上拉控制节点(netAn)的电位；
第二维持模块(07)，用于根据下两级时钟讯号(CKm+2)下拉清空扫描控制节点，以及维持扫描控制节点(Gn)低电位；
自举电容模块(10)，用于抬升上拉控制节点(netAn)的电位；
下传模块(11)，用于根据本级时钟讯号(CKm)和上拉控制节点(netAn)的控制讯号上拉阶段拉升下传讯号，以及在下拉清空阶段拉低下传讯号；
以及第三维持模块(12)，用于根据第一维持模块(05)的讯号和/或下两级时钟讯号(CKm+2)维持下传控制节点(Sn)低电位。
2.根据权利要求1所述的高可靠性的栅极驱动电路，其特征在于：
所述第一预充模块(01)、第二预充模块(02)、上拉模块(03)、下传模块(11)、第一维持模块(05)和下拉清空模块(06)分别与上拉控制节点(netAn)连接；所述上拉模块(03)、第一维持模块(05)和第二维持模块分别与栅极扫描控制节点(Gn)连接；所述下传模块(11)和第三维持模块(12)分别与下传控制节点(Sn)连接；自举电容模块(10)两端分别连接上拉控制节点(netAn)和栅极扫描控制节点(Gn)；
所述第一预充模块(01)输入上一级扫描讯号(Gn-1)或上一级下传讯号(Sn-1)，和上一级时钟讯号(CKm-1)；所述第二预充模块(02)输入上两级扫描讯号(Gn-2)或上两级下传讯号(Sn-2)；所述上拉模块(03)和下传模块(11)输入本级时钟讯号(CKm)；所述下拉清空模块(06)输入下三级扫描控制讯号(Gn+3)或下三级下传讯号(Sn+3)；所述第二维持模块(07)输入下两级时钟讯号(CKm+2)。
3.根据权利要求2所述的高可靠性的栅极驱动电路，其特征在于：
所述第一预充模块(01)，包括第一晶体管(M1)，其栅极输入上一级时钟控制讯号(CKm-1)，漏极输入上一级扫描讯号(Gn-1)或上一级下传讯号(Sn-1)，源极与上拉控制节点(netAn)连接；
所述第二预充模块(02)，包括第二晶体管(M1A)，其栅极和漏极输入上两级扫描讯号(Gn-2)或上两级下传讯号(Sn-2)，源极连接至上拉控制节点(netAn)；
所述上拉模块(03)，包括第三晶体管(M10A)和第四晶体管(M10B)，第三晶体管(M10A)的栅极和第四晶体管(M10B)的栅极与上拉控制节点(netAn)连接，第三晶体管(M10A)的漏极和第四晶体管(M10B)的漏极输入本级时钟讯号(CKm)，第三晶体管(M10A)的源极和第四晶体管(M10B)的源极与扫描控制节点(Gn)连接；
所述第一维持模块(05)，包括第六晶体管(M5)、第七晶体管(M6)、第八晶体管(M13)、第九晶体管(M8A)和第十晶体管(M8B)；第六晶体管(M5)的栅极和漏极输入高电位电压(VGH)，源极与第二电路节点(netBn)连接；第七晶体管(M6)的栅极与上拉控制节点(netAn)连接，漏极与第二电路节点(netBn)连接，源极与低电位电压(VSS)连接；第八晶体管(M13)的栅极与第二电路节点(netBn)连接，漏极与扫描控制节点(Gn)连接，源极与低电位电压(VSS)连接；第九晶体管(M8A)的栅极输入本级时钟讯号(CKm)，漏极与上拉控制节点(netAn)连接，源极与第十晶体管(M8B)的漏极连接；第十晶体管(M8B)的栅极与第二电路节点(netBn)连接，源极与扫描控制节点(Gn)连接；
所述下拉清空模块(06)，包括第十一晶体管(M9)，其栅极输入下三级扫描讯号(Gn+3)或下三级下传讯号(Sn+3)，漏极与上拉控制节点(netAn)连接，源极与低电位电压(VSS)连接；
所述第二维持模块(07)，包括第十二晶体管(M11)，其栅极输入下两级时钟讯号(CKm+2)，漏极与扫描控制节点(Gn)连接，源极与低电位电压(VSS)连接；
所述自举电容模块(10)，包括自举电容(Cb)，一端连接上拉控制节点(netAn)，一端连接扫描控制节点(Gn)。
4.根据权利要求3所述的高可靠性的栅极驱动电路，其特征在于：
所述下传模块(11)，包括第十六晶体管(M14)，其栅极与上拉控制节点(netAn)连接，漏极输入本级时钟讯号(CKm)，源极与下传控制节点(Sn)连接；
所述第三维持模块(12)，包括第十七晶体管(M15)，其栅极输入下两级时钟讯号(CKm+2)或与第二电路节点(netBn)连接，漏极与下传控制节点(Sn)连接，源极与低电位电压(VSS)连接。
5.根据权利要求3所述的高可靠性的栅极驱动电路，其特征在于：
所述下传模块(11)，包括第十六晶体管(M14)，其栅极与上拉控制节点(netAn)连接，漏极输入本级时钟讯号(CKm)，源极与下传控制节点(Sn)连接；
所述第三维持模块(12)，包括第十八晶体管(M15A)和第十九晶体管(M15B)，第十八晶体管(M15A)的栅极和第十九晶体管(M15B)的栅极一个输入下两级时钟讯号(CKm+2)，另一个与第二电路节点(netBn)连接，第十八晶体管(M15A)漏极和第十九晶体管(M15B)的漏极与下传控制节点(Sn)连接，第十八晶体管(M15A)源极和第十九晶体管(M15B)的源极与低电位电压(VSS)连接。
6.根据权利要求1所述的高可靠性的栅极驱动电路，其特征在于：所述栅极驱动单元还包括：
第一清空重置模块(09)，用于根据第一清空重置讯号(CLR1)拉低上拉控制节点(netAn)电位；
以及第二清空重置模块(08)；用于根据第二清空重置讯号(CLR2)拉低扫描控制节点(Gn)电位。
7.根据权利要求6所述的高可靠性的栅极驱动电路，其特征在于：
所述第一清空重置模块(09)，包括第十三晶体管(M2)和第十四晶体管(M3)，第十三晶体管(M2)的栅极输入第一清空重置讯号(CLR1)，漏极与上拉控制节点(netAn)连接，源极与低电位电压(VSS)连接；第十四晶体管(M3)的栅极输入第一清空重置讯号(CLR1)，漏极与第二电路节点(netBn)连接，源极与低电位电压(VSS)连接；
所述第二清空重置模块(08)，包括第十五晶体管(M12)，其栅极输入第二清空重置讯号(CLR2)，漏极与扫描控制节点(Gn)连接，源极与低电位电压(VSS)连接。
8.根据权利要求2所述的高可靠性的栅极驱动电路，其特征在于，所述上拉模块(03)包括第三晶体管(M10A)和第四晶体管(M10B)，第三晶体管(M10A)和第四晶体管(M10B)之间留有可用于镭射切割的矩形区域，第三晶体管(M10A)的漏极和第四晶体管(M10B)的漏极连接点及第三晶体管(M10A)的源极和第四晶体管(M10B)的源极连接点位于所述矩形区域内。
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