CN103208263A - 移位寄存器、显示装置、栅极驱动电路及驱动方法 - Google Patents

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Abstract

本发明公开了一种移位寄存器、显示装置、栅极驱动电路及驱动方法，所述移位寄存器包括多级移位寄存电路，所述多级移位寄存电路的第N级移位寄存电路包括：预充电电路、上拉电路、复位电路和保持电路，所述保持电路设置有第八晶体管，所述第八晶体管的栅极与所述第一控制信号端子连接，源极和漏极相互连接。不仅实现了移位寄存，还减小了电路的工作周期，改善了电压与漂移问题，通过源漏短接的晶体管，实现控制信号对下拉节点的控制，使下拉结点在第一控制信号为高电平时快速升高，在第一控制信号为低电平时下降幅度减小，能够更好实现控制信号对电路的控制。

Description

移位寄存器、显示装置、栅极驱动电路及驱动方法
技术领域
本发明涉及液晶显示领域，特别涉及一种移位寄存器、显示装置、栅极驱动电路及驱动方法。
背景技术
在薄膜晶体管液晶显示TFT-LCD中，实现一帧画面显示的基本原理是通过数据驱动将每一行像素所需的信号依次从上往下输出，栅极驱动依次从上到下对每一像素行输入一定宽度的方波进行选通。现今的制造方法是将栅极驱动IC和数据驱动IC通过COG（chip onglass）工艺黏结在玻璃面板上。小尺寸薄膜晶体管液晶显示当分辨率较高时，栅极和数据驱动输出较多，驱动IC的长度将增大，这将不利于模组驱动IC的贴合工艺。如今，通过栅极驱动电路的设计，在不增加现有制程上任何工艺和成本的情况下将栅极驱动IC通过阵列基板工艺制作在玻璃面板上，基本的栅极驱动电路移位寄存器单元电路原理图如图1所示，但该电路工作周期较长，电压阈存在漂移问题，控制信号无法对电路很好的控制。
发明内容
（一）要解决的技术问题
本发明要解决的技术问题是：如何提供一种移位寄存器、显示装置、栅极驱动电路及驱动方法能够减小电路的工作周期，改善电压阈漂移问题，更好的实现控制信号对电路的控制。
（二）技术方案
为解决上述技术问题，本发明提供了一种移位寄存器，所述移位寄存器包括多级移位寄存电路，所述多级移位寄存电路的第N级移位寄存电路包括：
预充电电路，用于对上拉电路进行预充电；
上拉电路，用于在预充电完成后使输出端输出高电平；
复位电路，在输出端输出高电平后对所述第N级移位寄存电路进行复位；
保持电路，在所述第N级移位寄存电路复位后保持第N级移位寄存电路的输出电位；
所述预充电电路的控制端和输入端与上一级移位寄存电路的输出端连接，输出端与所述复位电路的输入端连接；
所述上拉电路的输入端与第一控制信号端子连接；
所述复位电路的控制端与下一级移位寄存电路的输出端连接，输出端接地；
所述保持电路与所述预充电电路的输出端、所述复位电路的输入端、所述上拉电路的控制端、所述上拉电路的输出端相连，第一控制端与所述第一控制信号端子连接，第二控制端与所述第二控制信号端子连接；
所述保持电路设置有第八晶体管，所述第八晶体管的栅极与所述第一控制信号端子连接，源极和漏极相互连接。
优选的，所述保持电路包括第一保持电路和第二保持电路，所述第八晶体管设置在所述第一保持电路中。
优选的，所述第一保持电路包括第五晶体管和第八晶体管，所述第八晶体管的栅极为所述保持电路的第一控制端，所述第八晶体管的源极和漏极与所述第五晶体管的源极连接，所述第五晶体管的栅极与所述上拉电路的控制端连接，所述第五晶体管的漏极接地；
所述第二保持电路包括第四晶体管、第六晶体管和第七晶体管，所述第四晶体管的栅极为所述保持电路的第二控制端，第四晶体管的源极与所述第六晶体管的源极及所述上拉电路的输出端连接，所述第四晶体管的漏极接地，所述第六晶体管的栅极与所述第七晶体管的栅极连接，所述第六晶体管的漏极接地，所述第七晶体管的源极与所述预充电电路的输出端、所述复位电路的输入端、所述上拉电路的控制端连接，所述第七晶体管的漏极接地；
所述第一保持电路和第二保持电路通过下拉节点连接，所述下拉节点连接第八晶体管的源极和漏极、所述第五晶体管的源极、所述第六晶体管的栅极、所述第七晶体管的栅极。
优选的，所述第一保持电路包括第五晶体管和第八晶体管，所述第八晶体管的控制端为所述保持电路的第一控制端，所述第八晶体管的源极和漏极与所述第五晶体管的源极连接，所述第五晶体管的栅极与所述上拉电路的控制端连接，所述第五晶体管的漏极接地；
所述第二保持电路包括第四晶体管、第六晶体管和第七晶体管，所述第四晶体管的栅极为所述保持电路的第二控制端，第四晶体管的源极与所述第七晶体管的源极及所述上拉电路的输出端连接，所述第四晶体管的漏极接地，所述第六晶体管的栅极与所述第七晶体管的栅极连接，所述第六晶体管的源极与所述预充电电路的输出端、所述复位电路的输入端、所述上拉电路的控制端连接，所述第六晶体管的漏极与第七晶体管的源极连接，所述第七晶体管的漏极接地；
所述第一保持电路和第二保持电路通过下拉节点连接，所述下拉节点连接第八晶体管的源极和漏极、所述第五晶体管的源极、所述第六晶体管的栅极、所述第七晶体管的栅极。
优选的，所述预充电电路包括第一晶体管，所述第一晶体管的栅极为控制端，源极为输入端，漏极为输出端。
优选的，所述复位电路包括第二晶体管，所述第二晶体管的栅极为控制端，源极为输入端，漏极为输出端。
优选的，所述上拉电路包括第三晶体管和电容，所述第三晶体管的栅极为控制端，源极为输入端，漏极为输出端，所述第三晶体管的栅极和漏极分别与所述电容的两端连接。
本发明还提供一种栅极驱动电路，所述栅极驱动电路包括所述的移位寄存器。
本发明还提供一种显示装置，所述显示装置包括所述的栅极驱动电路。
本发明还提供一种栅极驱动方法，该方法包括步骤：
S1预充电电路对上拉电路进行充电；
S2上拉电路对移位寄存电路电位进行上拉，移位寄存电路输出高电平；
S3复位电路对移位寄存电路进行复位；
S4保持电路在移位寄存电路复位后保持移位寄存电路的输出电位；
所述步骤S4中保持电路中的第八晶体管的等效电容随第八晶体管的开启或关闭改变，第八晶体管开启时的等效电容大于第八晶体管关闭时的等效电容。
（三）有益效果
本发明提供的移位寄存器、显示装置、栅极驱动电路及驱动方法，不仅实现了移位寄存，还减小了电路的工作周期，改善了电压与漂移问题，通过源漏短接的晶体管，实现控制信号对下拉节点的控制，使下拉结点在第一控制信号为高电平时快速升高，在第一控制信号为低电平时下降幅度减小，能够更好实现控制信号对电路的控制。
附图说明
图1是现有技术GOA电路移位寄存器单元电路原理图；
图2是本发明实施例移位寄存器电路原理图；
图3是本发明实施例1移位寄存器单元电路原理图；
图4是本发明实施例移位寄存器单元电路时序波形图；
图5是本发明实施例移位寄存器电路时序波形图；
图6是本发明实施例2移位寄存器单元电路原理图；
图7是本发明实施例栅极驱动方法步骤图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
实施例1
本发明实施例的一种移位寄存器，所述移位寄存器包括多级移位寄存电路如图2所示，图中SR0-SRn为n级移位寄存电路的每一级，GL0-GLn为n级移位寄存电路的输出端，STV为起始信号，每级移位寄存器以上级的输出作为STV起始信号，以下级的输出作为Reset复位信号，在双时钟CK和CKB下工作，实现自上而下的栅驱动扫描输出。
如图3所示，所述多级移位寄存电路的第N级移位寄存电路包括：
预充电电路1，用于对上拉电路进行预充电；
上拉电路2，用于在预充电完成后使输出端OUTPUT输出高电平；
复位电路3，在输出端OUTPUT输出高电平后对所述第N级移位寄存电路进行复位；
保持电路，在所述第N级移位寄存电路复位后保持第N级移位寄存电路的输出电位；
其中N为大于1的自然数。
所述预充电电路1的控制端和输入端与上一级移位寄存电路的输出端N-1_OUT连接，输出端与所述复位电路3的输入端连接；
所述上拉电路2的输入端与第一控制信号端子CK连接；
所述复位电路3的控制端与下一级移位寄存电路的输出端N+1_OUT连接，输出端接地；
所述保持电路与所述预充电电路1的输出端、所述复位电路3的输入端、所述上拉电路2的控制端、所述上拉电路2的输出端相连，第一控制端与所述第一控制信号端子CK连接，第二控制端与所述第二控制信号端子CKB连接；
所述保持电路设置有第八晶体管M8，所述第八晶体管M8的栅极与所述第一控制信号端子连接，源极和漏极相互连接。
所述保持电路包括第一保持电路4A和第二保持电路4B，所述第八晶体管M8设置在所述第一保持电路4A中。
所述第一保持电路4A包括第五晶体管M5和第八晶体管M8，所述第八晶体管M8的控制端为所述保持电路的第一控制端，所述第八晶体管M8的源极和漏极与所述第五晶体管M5的源极连接，所述第五晶体管M5的栅极与所述上拉电路2的控制端连接，所述第五晶体管M5的漏极接地；
所述第二保持电路4B包括第四晶体管M4、第六晶体管M6和第七晶体管M7，所述第四晶体管M4的栅极为所述保持电路的第二控制端，第四晶体管M4的源极与所述第六晶体管M6的源极及所述上拉电路2的输出端连接，所述第四晶体管M4的漏极接地，所述第六晶体管M6的栅极与所述第七晶体管M7的栅极连接，所述第六晶体管M6的漏极接地，所述第七晶体管M7的源极与所述预充电电路1的输出端、所述复位电路3的输入端、所述上拉电路2的控制端连接，所述第七晶体管M7的漏极接地；
所述第一保持电路4A和第二保持电路4B通过下拉节点PD连接，所述下拉节点PD连接第八晶体管M8的源极和漏极、所述第五晶体管M5的源极、所述第六晶体管M6的栅极、所述第七晶体管M7的栅极。
图中PU为上拉结点，PD为下拉结点，第一控制信号端子CK与第二控制信号端子CKB输入的信号为差分输入的双时钟信号。
所述预充电电路包括第一晶体管M1，所述第一晶体管M1的栅极为控制端，源极为输入端，漏极为输出端。
所述复位电路包括第二晶体管M2，所述第二晶体管M2的栅极为控制端，源极为输入端，漏极为输出端。
所述上拉电路包括第三晶体管M3和电容C1，所述第三晶体管M3的栅极为控制端，源极为输入端，漏极为输出端，所述第三晶体管M3的栅极和漏极分别与所述电容的两端连接。
优选的，上面提到的晶体管（第以晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管）为薄膜晶体管。
具体的，本发明实施例1的移位寄存器，如图4所述，第一时钟信号内第一控制信号端子CK输出为低电平，第二控制信号端子CKB输出为高电平，上一级移位寄存电路输出N-1_OUT为高电平，下一级移位寄存电路输出N+1_OUT为低电平。晶体管M2、M6、M7、M8关闭，晶体管M1、M4开启。上一级移位寄存电路输出N-1_OUT通过晶体管M1对晶体管M3的栅极进行预充电，使得上拉结点PU点电压上升。第二控制信号端子CK为低电平，同时上拉结点PU对下拉结点PD进行下拉，使下拉结点PD电压为低，晶体管M6、M7均关闭，使晶体管M3的栅极上拉结点PU保持预充电Pre-charging状态，输出端OUTPUT电压保持低电平。
第二时钟信号内，电路预充电Pre-charging后，第一控制信号端子CK输出为高电平，第二控制信号端子CKB输出为低电平，上一级移位寄存电路输出N-1_OUT为电平，下一级移位寄存电路输出N+1_OUT为低电平。晶体管M1、M2、M4关闭。上拉结点PU通过电容C1的boost作用上升，晶体管M3开启，输出端OUTPUT输出高电压信号。晶体管M8的源漏短接，等效于电容，使下拉结点PD点电位耦合第一控制信号端子CK的信号变化，此时上拉结点PU为高电平，晶体管M5开启，晶体管M8、M5的宽长比使下拉结点PD电位为低，晶体管M7、M8关闭。此阶段晶体管M8的等效电容大小为晶体管开启时的等效电容。上拉PU保持高电平，输出端OUTPUT保持输出高电平，对上一级移位寄存电路输出N-1_OUT信号进行移位。
第三时钟信号内，上一级移位寄存电路输出N-1_OUT为低电平，第一控制信号端子CK为低电平，第二控制信号端子CKB为高电平，下一级移位寄存电路输出N+1_OUT为高电平。晶体管M1关闭，晶体管M2、M4开启。上PU点和输出端OUTPUT置位到低电平。
第四时钟信号内，上一级移位寄存电路输出N-1_OUT为低电平，下一级移位寄存电路输出N+1_OUT为低电平，第一控制信号端子CK为高电平，第二控制信号端子CKB为低电平。晶体管M1、M2、M4关闭，上拉结点PU为低电平，晶体管M3、M5关闭。晶体管M8的源漏短接，等效于电容，第一控制信号端子CK为高电平，下拉结点PD通过晶体管M8耦合第一控制信号端子CK的高电平，使晶体管M6、M7开启，上拉结点PU和输出端OUTPUT下拉至低电平。此阶段晶体管M8的等效电容大小为晶体管开启时的等效电容，电容较晶体管关闭时的等效电容大。
第五时钟信号内，上一级移位寄存电路输出N-1_OUT为低电平，下一级移位寄存电路输出N+1_OUT为低电平，第一控制信号端子CK为低电平，第二控制信号端子CKB为高电平。晶体管M1、M2关闭，上拉结点PU为低电平，晶体管M3、M5关闭。晶体管M4开启，输出端OUTPUT下拉至低电平。晶体管M8的源漏短接，等效于电容，第一控制信号端子CK为低电平，下拉结点PD通过晶体管M8耦合第一控制信号端子CK的低电平，此阶段晶体管M8的等效电容大小为晶体管关闭时的等效电容，电容较晶体管开启时的等效电容小。
本发明实施例的移位寄存器电路时序波形图如图5所示，图中STV为起始信号，GL0-GLn为n级移位寄存电路的输出端。
本发明提供的移位寄存器减小了电路的工作周期，改善了电压与漂移问题，通过源漏短接的晶体管，实现控制信号对下拉节点的控制，使下拉结点在第一控制信号为高电平时快速升高，在第一控制信号为低电平时下降幅度减小，能够更好实现控制信号对电路的控制。
实施例2
本发明实施例的一种移位寄存器如图6所示，其特征与实施例1基本相同，不同之处在于，所述第一保持电路包括第五晶体管和第八晶体管，所述第八晶体管的控制端为所述保持电路的第一控制端，所述第八晶体管的源极和漏极与所述第五晶体管的源极连接，所述第五晶体管的栅极与所述上拉电路的控制端连接，所述第五晶体管的漏极接地；
所述第二保持电路包括第四晶体管、第六晶体管和第七晶体管，所述第四晶体管的栅极为所述保持电路的第二控制端，第四晶体管的源极与所述第七晶体管的源极及所述上拉电路的输出端连接，所述第四晶体管的漏极接地，所述第六晶体管的栅极与所述第七晶体管的栅极连接，所述第六晶体管的源极与所述预充电电路的输出端、所述复位电路的输入端、所述上拉电路的控制端连接，所述第六晶体管的漏极与第七晶体管的源极连接，所述第七晶体管的漏极接地；
所述第一保持电路和第二保持电路通过下拉节点连接，所述下拉节点连接第八晶体管的源极和漏极、所述第五晶体管的源极、所述第六晶体管的栅极、所述第七晶体管的栅极。
本发明通过源漏短接的晶体管实现电容耦合的效果，其方案可以有很多种，例如可以通过预充电电路Pre-charging和复位电路Reset模块的设计实现GOA双向扫描、通过设计使上拉结点PU和输出端OUTPUT下拉至前一级或后一级移位寄存器的输出、或者是采用本发明技术的四个时钟电路，只要使用了本发明的通过源漏短接的晶体管实现电容耦合的效果的技术方案，都在本发明专利的保护范围内。
本发明实施例的一种栅极驱动电路，所述栅极驱动电路包括所述的移位寄存器。
本发明实施例的一种显示装置，所述显示装置包括所述的栅极驱动电路。
本发明还提供一种栅极驱动电路，所述栅极驱动电路包括所述的移位寄存器。
本发明还提供一种显示装置，所述显示装置包括所述的栅极驱动电路。
本发明还提供一种栅极驱动方法如图7所示，该方法包括步骤：
S1预充电电路对上拉电路进行充电；
S2上拉电路对移位寄存电路电位进行上拉，移位寄存电路输出高电平；
S3复位电路对移位寄存电路进行复位；
S4保持电路在移位寄存电路复位后保持移位寄存电路的输出电位；
所述步骤S4中保持电路中的第八晶体管的等效电容随第八晶体管的开启或关闭改变，第八晶体管开启时的等效电容大于第八晶体管关闭时的等效电容。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (10)

1.一种移位寄存器，所述移位寄存器包括多级移位寄存电路，其特征在于，所述多级移位寄存电路的第N级移位寄存电路包括：
预充电电路，用于对上拉电路进行预充电；
上拉电路，用于在预充电完成后使输出端输出高电平；
复位电路，在输出端输出高电平后对所述第N级移位寄存电路进行复位；
保持电路，在所述第N级移位寄存电路复位后保持第N级移位寄存电路的输出电位；
所述预充电电路的控制端和输入端与上一级移位寄存电路的输出端连接，输出端与所述复位电路的输入端连接；
所述上拉电路的输入端与第一控制信号端子连接；
所述复位电路的控制端与下一级移位寄存电路的输出端连接，输出端接地；
所述保持电路与所述预充电电路的输出端、所述复位电路的输入端、所述上拉电路的控制端、所述上拉电路的输出端相连，第一控制端与所述第一控制信号端子连接，第二控制端与所述第二控制信号端子连接；
所述保持电路设置有第八晶体管，所述第八晶体管的栅极与所述第一控制信号端子连接，源极和漏极相互连接。
2.如权利要求1所述的移位寄存器，其特征在于，所述保持电路包括第一保持电路和第二保持电路，所述第八晶体管设置在所述第一保持电路中。
3.如权利要求2所述的移位寄存器，其特征在于，所述第一保持电路包括第五晶体管和第八晶体管，所述第八晶体管的栅极为所述保持电路的第一控制端，所述第八晶体管的源极和漏极与所述第五晶体管的源极连接，所述第五晶体管的栅极与所述上拉电路的控制端连接，所述第五晶体管的漏极接地；
所述第二保持电路包括第四晶体管、第六晶体管和第七晶体管，所述第四晶体管的栅极为所述保持电路的第二控制端，第四晶体管的栅极源极与所述第六晶体管的源极及所述上拉电路的输出端连接，所述第四晶体管的漏极接地，所述第六晶体管的栅极与所述第七晶体管的栅极连接，所述第六晶体管的漏极接地，所述第七晶体管的源极与所述预充电电路的输出端、所述复位电路的输入端、所述上拉电路的控制端连接，所述第七晶体管的漏极接地；
所述第一保持电路和第二保持电路通过下拉节点连接，所述下拉节点连接第八晶体管的源极和漏极、所述第五晶体管的源极、所述第六晶体管的栅极、所述第七晶体管的栅极。
4.如权利要求2所述的移位寄存器，其特征在于，所述第一保持电路包括第五晶体管和第八晶体管，所述第八晶体管的控制端为所述保持电路的第一控制端，所述第八晶体管的源极和漏极与所述第五晶体管的源极连接，所述第五晶体管的栅极与所述上拉电路的控制端连接，所述第五晶体管的漏极接地；
所述第二保持电路包括第四晶体管、第六晶体管和第七晶体管，所述第四晶体管的栅极为所述保持电路的第二控制端，第四晶体管的源极与所述第七晶体管的源极及所述上拉电路的输出端连接，所述第四晶体管的漏极接地，所述第六晶体管的栅极与所述第七晶体管的栅极连接，所述第六晶体管的源极与所述预充电电路的输出端、所述复位电路的输入端、所述上拉电路的控制端连接，所述第六晶体管的漏极与第七晶体管的源极连接，所述第七晶体管的漏极接地；
所述第一保持电路和第二保持电路通过下拉节点连接，所述下拉节点连接第八晶体管的源极和漏极、所述第五晶体管的源极、所述第六晶体管的栅极、所述第七晶体管的栅极。
5.如权利要求1所述的移位寄存器，其特征在于，所述预充电电路包括第一晶体管，所述第一晶体管的栅极为控制端，源极为输入端，漏极为输出端。
6.如权利要求1所述的移位寄存器，其特征在于，所述复位电路包括第二晶体管，所述第二晶体管的栅极为控制端，源极为输入端，漏极为输出端。
7.如权利要求1所述的移位寄存器，其特征在于，所述上拉电路包括第三晶体管和电容，所述第三晶体管的栅极为控制端，源极为输入端，漏极为输出端，所述第三晶体管的栅极和漏极分别与所述电容的两端连接。
8.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括权利要求1-7中任意一项所述的移位寄存器。
9.一种显示装置，其特征在于，所述显示装置包括权利要求8所述的栅极驱动电路。
10.一种栅极驱动方法，其特征在于，该方法包括步骤：
S1预充电电路对上拉电路进行充电；
S2上拉电路对移位寄存电路电位进行上拉，移位寄存电路输出高电平；
S3复位电路对移位寄存电路进行复位；
S4保持电路在移位寄存电路复位后保持移位寄存电路的输出电位；
所述步骤S4中保持电路中的第八晶体管的等效电容随第八晶体管的开启或关闭改变，第八晶体管开启时的等效电容大于第八晶体管关闭时的等效电容。
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