CN102930812A

CN102930812A - 移位寄存器、栅线集成驱动电路、阵列基板及显示器

Info

Publication number: CN102930812A
Application number: CN201210380699XA
Authority: CN
Inventors: 陈希
Original assignee: Beijing BOE Optoelectronics Technology Co Ltd
Current assignee: BOE Technology Group Co Ltd; Beijing BOE Optoelectronics Technology Co Ltd
Priority date: 2012-10-09
Filing date: 2012-10-09
Publication date: 2013-02-13
Anticipated expiration: 2032-10-09
Also published as: US9558701B2; CN102930812B; US20140098013A1

Abstract

本发明公开了一种移位寄存器、栅线集成驱动电路、阵列基板及显示器，在现有的移位寄存器中增加了两个电子开关模块，这两个电子开关模块分别设置在下拉节点、低电平信号端和上拉节点之间，以及下拉节点、低电平信号端和信号输出端之间，在移位寄存器的非工作时间内且下拉节点为低电平时，两个电子开关模块开启，分别为上拉节点和信号输出端放电拉低噪声，有效降低移位寄存器在非工作时间内的噪声干扰。

Description

移位寄存器、栅线集成驱动电路、阵列基板及显示器

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器、栅线集成驱动电路、阵列基板及显示器。

背景技术

在薄膜晶体管液晶显示器（TFT-LCD，Thin Film Transistor Liquid CrystalDisplay）中，通常通过栅极驱动装置向像素区域的各个薄膜晶体管（TFT，ThinFilm Transistor）的栅极提供栅极驱动信号。栅极驱动装置可以通过阵列工艺形成在液晶显示器的阵列基板上，这种集成工艺不仅节省了成本，而且可以做到液晶面板（Panel）两边对称的美观设计，同时，也省去了栅极集成电路（IC，Integrated Circuit）的绑定（Bonding）区域以及扇出（Fan-out）的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅线方向的Bonding工艺，从而提高了产能和良率。

现有技术中组成栅线集成驱动电路的其中一个移位寄存器的电路图，如图1所示，移位寄存器由四个薄膜晶体管T101、T102、T103、T104和一个电容C102构成，图2所示为图1所示移位寄存器的输入输出时序图。其工作原理为：在第一阶段，信号输入端（INPUT）的输入信号为高电平，复位信号端（RESETIN）的输入信号为低电平，T103导通，T104截止，PU节点通过T103充电后为高电平；在第二阶段，信号输入端（INPUT）的输入信号为低电平，复位信号端（RESETIN）的输入信号为低电平，时钟信号端（CLKIN）的输入信号为高电平，T101导通，信号输出端（OUTPUT）为高电平；并且，由于复位信号端（RESETIN）的输入信号为低电平，T103和T104截止，此时PU节点浮空，通过C102向PU节点耦合后，PU节点处的电平在第一阶段的基础上继续升高；在第三阶段，信号输入端（INPUT）的输入信号为低电平，复位信号端（RESETIN）的输入信号为高电平，T102和T104导通，由于T102和T104的源极都连接低电平信号端（VSSIN），因此，信号输出端（OUTPUT）和PU节点为低电平；在第四阶段，信号输入端（INPUT）的输入信号为低电平，复位信号端（RESETIN）的输入信号为低电平，T101、T102、T103和T104均截止，PU节点为低电平，信号输出端（OUTPUT）保持低电平；在第五阶段，信号输入端（INPUT）的输入信号为低电平，复位信号端（RESET）的输入信号为低电平，各晶体管保持第四阶段的状态，因此信号输出端（OUTPUT）仍为低电平。

可以看出，在信号输入端（INPUT）、复位信号端（RESETIN）和信号输出端（OUTPUT）均为低电平，当时钟信号端(CLKIN)为高电平时,通过T101的寄生电容Cgd1耦合到PU节点,使得T101的漏极电流增大,从而信号输出端（OUTPUT）的电位升高，并且由于在非工作时间内T103、T104和T102均截止，因此，当信号输出端（OUTPUT）受CLKIN端的影响而电位升高时，没有下拉晶体管使信号输出端(OUTPUT)的电压降低，从而使信号输出端（OUTPUT）的输出信号产生较大噪声。

发明内容

本发明实施例提供了一种移位寄存器、栅线集成驱动电路、阵列基板及显示器，用以实现降低移位寄存器在非工作时间内的噪声干扰。

本发明实施例提供的一种移位寄存器，包括：第一薄膜晶体管TFT，其栅极和漏极与信号输入端连接、源极与上拉节点连接；第二TFT，其栅极与复位信号端连接、漏极与所述上拉节点连接、源极与低电平信号端连接；第三TFT，其栅极与所述上拉节点连接、漏极与时钟信号端连接、源极与信号输出端连接；第四TFT，其栅极与所述复位信号端连接、漏极与所述信号输出端连接、源极与低电平信号端连接；连接在所述上拉节点和所述信号输出端之间的电容；还包括：

第一电子开关模块，连接在所述上拉节点和低电平信号端之间，并与下拉信号端通过下拉节点连接，用于在所述移位寄存器的非工作时间内且所述下拉节点为低电平时维持所述上拉节点为低电平；和/或，

第二电子开关模块，连接在所述信号输出端和低电平信号端之间，并与下拉信号端通过下拉节点连接，用于在所述移位寄存器的非工作时间内且所述下拉节点为低电平时维持所述信号输出端为低电平。

本发明实施例提供的一种栅线集成驱动电路，包括串联的多个本发明实例例提供的移位寄存器，除第一个移位寄存器和最后一个移位寄存器之外，其余每个移位寄存器均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号；第一个移位寄存器向第二个移位寄存器的信号输入端输入触发信号；最后一个移位寄存器向自身以及上一个移位寄存器的复位信号端输入复位信号。

本发明实施例还提供了一种阵列基板，包括本发明实施例提供的栅线集成驱动电路。

本发明实施例还提供了一种显示器，包括本发明实施例提供的阵列基板。

本发明实施例的有益效果包括：

本发明实施例提供的一种移位寄存器、栅线集成驱动电路、阵列基板及显示器，在现有的移位寄存器中增加了两个电子开关模块，这两个电子开关模块分别设置在下拉节点、低电平信号端和上拉节点之间，以及下拉节点、低电平信号端和信号输出端之间，在移位寄存器的非工作时间内且下拉节点为低电平时，两个电子开关模块开启，分别为上拉节点和信号输出端放电拉低噪声，有效地降低了移位寄存器在非工作时间内的噪声干扰。

附图说明

图1为现有技术中移位寄存器的示意图；

图2为图1所示的移位寄存器的输入输出时序图；

图3为本发明实施例提供的移位寄存器的示意图之一；

图4为本发明实施例提供的移位寄存器的示意图之二；

图5为本发明实施例提供的移位寄存器的输入输出时序图；

图6为本发明实施例提供的移位寄存器的示意图之三；

图7为现有技术中带有下拉模块的移位寄存器的示意图；

图8为图7所示的移位寄存器的输入输出时序图；

图9为本发明实施例提供的栅线集成驱动电路的示意图。

具体实施方式

下面结合附图，对本发明实施例提供的移位寄存器、栅线集成驱动电路、阵列基板及显示器的具体实施方式进行详细地说明。

本发明实施例提供的一种移位寄存器，如图3所示，包括：第一薄膜晶体管TFT M1，其栅极和漏极与信号输入INPUT端连接、源极与上拉PU节点连接；第二TFT M2，其栅极与复位信号RESET端连接、漏极与上拉PU节点连接、源极与低电平信号VSS端连接；第三TFT M3，其栅极与上拉PU节点连接、漏极与时钟信号端连接、源极与信号输出OUTPUT端连接；第四TFT M4，其栅极与复位信号RESET端连接、漏极与信号输出OUTPUT端连接、源极与低电平信号VSS端连接；连接在上拉PU节点和信号输出OUTPUT端之间的电容C1；还包括：

第一电子开关模块，连接在上拉PU节点和低电平信号VSS端之间，并与下拉信号端通过下拉PD节点连接，用于在移位寄存器的非工作时间内且下拉PD节点为低电平时维持上拉PU节点为低电平；和/或，

第二电子开关模块，连接在信号输出OUTPUT端和低电平信号VSS端之间，并与下拉信号端通过下拉PD节点连接，用于在移位寄存器的非工作时间内且下拉PD节点为低电平时维持信号输出OUTPUT端为低电平。

本发明实施例提供的移位寄存器，在现有的移位寄存器中增加了两个电子开关模块，这两个电子开关模块分别设置在PD节点、VSS端和PU节点之间，以及PD节点、VSS端和OUTPUT端之间，在移位寄存器的非工作时间内且PD节点为低电平时，两个电子开关模块开启，分别为PU节点和OUTPUT端放电拉低噪声，有效地降低了移位寄存器在非工作时间内的噪声干扰。

进一步地，如图4所示，上述第一电子开关模块和第二电子开关模块可以具体为两个P型TFT器件，即TFT的栅极在低电平时开启，以达到在PD节点为低电平时两个电子开关模块开启的功能。其中，作为第一电子开关模块的P型TFT器件MTFT_P1，其栅极与PD节点连接、漏极与PU节点连接、源极与VSS端连接；作为第二电子开关模块的P型TFT器件MTFT_P2，其栅极与PD节点连接、漏极与OUTPUT端连接、源极与VSS端连接。

当然，具体实施时，MTFT_P1和MTFT_P2为P型TFT器件，其在栅极信号为低电平时工作；其余TFT为N型TFT器件，其在高电平时工作。更为简单的办法是在，不影响移位寄存器正常输出时，下拉信号一直保持高电平，使得MTFT_P1和MTFT_P2不会开启工作。在需要MTFT_P1和/或MTFT_P2正常工作时，下拉信号一直保持低电平。

在具体实施时，移位寄存器中的时钟信号端与下拉信号端周期性交替输入时钟信号，如图5所示，在INPUT端为高电平时，时钟信号端为低电平，下拉信号端为高电平。这样，在与下拉信号端连接的PD节点为低电平时，MTFT_P1和MTFT_P2开启，PU节点和OUTPUT端出现的噪声可以及时从VSS端输出，拉低了PU节点和OUTPUT端的噪声，保证在该移位寄存器的非工作时间内，在OUTPUT端没有噪声输出，降低了与其连接的栅线的噪声信号。

优选的，时钟信号和下拉信号的周期相同，相位相反。即时钟信号为低电平，下拉信号为高电平；即时钟信号为高电平，下拉信号为低电平。

进一步地，在本发明实施例提供的上述移位寄存器中，如图4所示，还可以包括：下拉模块，连接在上拉PU节点、下拉PD节点、信号输出OUTPUT端以及低电平信号VSS端之间，用于在移位寄存器的非工作时间内且下拉PD节点为高电平时维持上拉PU节点和信号输出OUTPUT端为低电平。

具体地，上述下拉模块具体可以由四个TFT器件构成，即如图6所示，第五TFT M5、第六TFT M6、第七TFT M7、第八TFT M8组成下拉模块；其中，

第五TFT M5，其栅极和漏极与下拉信号端连接、源极与PD节点连接；

第六TFT M6，其栅极与PU节点连接、漏极与PD节点连接、源极与VSS端连接；

第七TFT M7，其栅极与PD节点连接、漏极与PU节点连接、源极与VSS端连接；

第八TFT M8，其栅极与PD节点连接、漏极与OUTPUT端连接、源极与VSS端连接。

具体地，上述TFT M8和TFT M7可以仅存在一个，也可以两个都存在，在此不做限定。

在具体实施时，上述第一TFT、第二TFT、第三TFT、第四TFT、第五TFT、第六TFT、第七TFT以及第八TFT都为N型TFT器件，即TFT的栅极在高电平时开启。

下面结合图6所示的移位寄存器以及图5所示的图6的输入输出时序图，对本发明实施例移位寄存器的工作过程作以描述。具体地，选取如图5所示的输入输出时序图中的T1～T5五个阶段。下述描述中以1表示高电平信号，0表示低电平信号。

在T1阶段，Input＝1，CLK（时钟信号端）＝0，CLKB（下拉信号端）＝1，Reset＝0。由于Input＝1，因此管M1导通并控制移位寄存器开始工作，INPUT端通过M1将PU节点拉高并为C1充电。由于CLKB＝1，因此M5导通，将PD节点拉高至高电平。由于PU节点被拉高，因此M6导通并将PD节点拉低至VSS。这样可以使M7和M8保持关闭，以免M7将PU节点拉低至VSS。由于在M5将PD节点拉高时，M6能够将PD节点拉低，因此M5和M6可以组成反相器。在PD节点为高电平时，M3导通，但由于CLK＝0，因此OUTPUT输出低电平。T1阶段为该移位寄存器中C1的充电阶段。

T2阶段，Input＝0，CLK＝1，CLKB＝0，Reset＝0。由于Input＝0，因此M1关闭，C1的自举作用将PU节点进一步拉高。由于CLKB＝0，因此M5关闭，并且PU节点被拉高时M6导通并将PD节点拉低至Vss，因此PD节点保持低电平。由于CLK＝1，因此M3在PU节点为高电平时导通，并将CLK上的高电平输出到信号输出端Output，进而由Output将该高电平输出到与所述移位寄存器对应的一行栅线上，使液晶面板的显示区域内位于该行栅线上的所有薄膜晶体管开启，数据线开始写入信号。T2阶段为该移位寄存器打开的阶段。

T3阶段，Input＝0，CLK＝0，CLKB＝1，Reset＝1。由于Reset＝1，因此M2和M4导通。理论上M2导通后将PU节点拉低至Vss，M4导通后将信号输出端Output拉低至Vss，从而使信号输出端Output输出低电平。此外，由于CLKB＝1，因此M5导通，将PD节点拉高(此时PU节点为低电平，因此M6关闭)。在PD节点为高电平时，M7和M8导通，M7导通能够将PU节点拉低至Vss，M8导通能够将信号输出端Output拉低至Vss。由于M7和M8能够同时导通，并最终能够使信号输出端Output输出低电平，因此当这两个薄膜晶体管中的一个发生损坏时，另一个仍然能够保持信号输出端Output输出低电平，这种设置起到了双保险的作用，从而能够更好地避免信号输出端Output在其他干扰信号的作用下变为高电平，并使其所控制的一行栅线在高电平作用下打开，最终造成栅线打开错误。

但实际上，其时序变化如图8所示，由于这一阶段（T3阶段）PU节点电压逐步从高到低（图8中B点），M6的状态是逐步由开启到关闭，即PD点的电压逐步低电平到高电平，即不能立即开启M7和M8，因此无法保证及时将PU和OUTPUT节点的Noise（OUTPUT的Noise一般会随着PU节点的Noise而产生而产生）及时拉低；而此时，即下拉信号端对PD充电和放电交替时，PD节点为低电平时，MTFT_P1和/或MTFT_P2开启，能够将PU节点和/或OUTPUT端出现的噪声及时从VSS端输出，拉低了PU节点和OUTPUT端的噪声。

T4阶段，Input＝0，CLK＝1，CLKB＝0，Reset＝0。由于CLKB＝0，Reset＝0，因此M5、M2和M4关闭，PD节点保持高电平，M7和M8导通。M7导通能够将PU节点拉低至Vss，M8导通能够将信号输出端Output拉低至Vss，从而避免信号输出端Output在其他干扰信号的作用下变为高电平，并使其所控制的一行栅线在高电平作用下打开，最终造成栅线打开错误。

T5阶段，Input＝0，CLK＝0，CLKB＝1，Reset＝0。由于CLKB＝1，因此M5导通，使PD节点保持高电平，并使M7和M8保持导通。M7导通能够将PU节点拉低至Vss，M8导通能够将信号输出端Output拉低至Vss，从而避免信号输出端Output在其他干扰信号的作用下变为高电平，并使其所控制的一行栅线在高电平作用下打开，最终造成栅线打开错误。

此后直到下一次信号输入端Input为高电平时，该移位寄存器重复T4和T5阶段，这T3～T5可以称为移位寄存器的非工作时间。而T1～T2阶段可以称为移位寄存器的工作时间。

实际上，在上述T3～T5的移位寄存器的非工作时间内，CLKB信号的高低电平的交替，都可能导致PD点的电压变低，进而可能导致PU点出现Noise（如图8的A点）;而增加的MTFT_P1和/或MTFT_P2开启，在PD节点为低电平时，能够将PU节点和/或OUTPUT端出现的噪声及时从VSS端输出，拉低了PU节点和OUTPUT端的噪声，

由以上工作过程可以看出，比较图4，图6和图7的移位寄存器可以看出，如果仅是有图7的移位寄存器，当选择交流信号作为下拉控制信号时，由于PD节点在栅线的非工作时间内有一半时间保持在充电状态，虽然可以有效地提高由PD节点控制的下拉单元中各TFT的寿命；但是，由于PD节点处于充电放电交替的状态，当PD节点为低电位时，PU节点和OUTPUT端一旦出现噪声就不能被及时拉低，如图8所示A、B点，容易发生异常显示（AD）以及横向条纹（H-line）问题。因此，采用图4和图6的移位寄存器后，可以通过MTFT_p1、MTFT_p2与M6的比例，确保移位寄存器在对PU充电的过程中不受影响；而在在与下拉信号端连接的PD节点为低电平时，MTFT_P1和MTFT_P2开启，PU节点和OUTPUT端出现的噪声可以及时从VSS端输出，拉低了PU节点和OUTPUT端的噪声，保证在该移位寄存器的非工作时间内，在OUTPUT端没有噪声输出，降低了与其连接的栅线的噪声信号。

以上只是举例说明移位寄存器中下拉模块的具体结构，在具体实施时，下拉模块的具体结构不局限于本发明实施例提供的上述结构，还可以是本领域技术人员熟知的其他结构，在此不做限定。

基于同一发明构思，本发明实施例还提供了一种栅线集成驱动电路，如图9所示，包括串联的多个移位寄存器，除第一个移位寄存器和最后一个移位寄存器之外，其余每个移位寄存器均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号；第一个移位寄存器向第二个移位寄存器的信号输入端输入触发信号；最后一个移位寄存器向自身以及上一个移位寄存器的复位信号端输入复位信号。

为了方便说明，图7中仅示出了五个移位寄存器，分别为第N-2级移位寄存器、第N-1级移位寄存器、第N级移位寄存器、第N+1级移位寄存器、第N+2级移位寄存器。其中，第N级移位寄存器的输出端OUTPUT（n）不仅向第N-1级移位寄存器反馈信号，同时还向第N+1级移位寄存器输出触发信号。

一般地，第一个移位寄存器的信号输入端输入帧起始信号；第奇数个移位寄存器的时钟信号端输入系统第一时钟信号，下拉信号端输入系统第二时钟信号；第偶数个移位寄存器的时钟信号端输入系统第二时钟信号，下拉信号端输入系统第一时钟信号；第一时钟信号与第二时钟信号周期性交替。

具体地，上述栅线集成驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。

基于同一发明构思，本发明实施例还提供了一种阵列基板，包括上述的栅线集成驱动电路，其具体实施可参见上述栅线集成驱动电路的描述，相同之处不再赘述。

基于同一发明构思，本发明实施例还提供了一种显示器，包括上述的阵列基板，其具体实施可参见上述阵列基板的描述，相同之处不再赘述。

本发明实施例提供的一种移位寄存器、栅线集成驱动电路、阵列基板及显示器，在现有的移位寄存器中增加了两个电子开关模块，这两个电子开关模块分别设置在下拉节点、低电平信号端和上拉节点之间，以及下拉节点、低电平信号端和信号输出端之间，在移位寄存器的非工作时间内且下拉节点为低电平时，两个电子开关模块开启，分别为上拉节点和信号输出端放电拉低噪声，有效地降低移位寄存器在非工作时间内的噪声干扰。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

1.一种移位寄存器，包括：第一薄膜晶体管TFT，其栅极和漏极与信号输入端连接、源极与上拉节点连接；第二TFT，其栅极与复位信号端连接、漏极与所述上拉节点连接、源极与低电平信号端连接；第三TFT，其栅极与所述上拉节点连接、漏极与时钟信号端连接、源极与信号输出端连接；第四TFT，其栅极与所述复位信号端连接、漏极与所述信号输出端连接、源极与低电平信号端连接；连接在所述上拉节点和所述信号输出端之间的电容；其特征在于，还包括：

2.如权利要求1所述的移位寄存器，其特征在于，所述第一电子开关模块为P型TFT器件，其栅极与所述下拉节点连接、漏极与所述上拉节点连接、源极与所述低电平信号端连接；

所述第二电子开关模块为P型TFT器件，其栅极与所述下拉节点连接、漏极与所述信号输出端连接、源极与所述低电平信号端连接。

3.如权利要求1所述的移位寄存器，其特征在于，还包括：下拉模块，连接在所述上拉节点、下拉节点、信号输出端以及低电平信号端之间，用于在所述移位寄存器的非工作时间内且所述下拉节点为高电平时维持所述上拉节点和信号输出端为低电平。

4.如权利要求3所述的移位寄存器，其特征在于，所述下拉模块，具体包括：

第五TFT，其栅极和漏极与所述下拉节点端连接、源极与下拉节点连接；

第六TFT，其栅极与所述上拉节点连接、漏极与所述下拉节点连接、源极与所述低电平信号端连接；

第七TFT，其栅极与所述下拉节点连接、漏极与所述上拉节点连接、源极与所述低电平信号端连接。

5.如权利要求4所述的移位寄存器，其特征在于，所述下拉模块，还包括：第八TFT，其栅极与所述下拉节点连接、漏极与所述信号输出端连接、源极与所述低电平信号端连接。

6.如权利要求5所述的移位寄存器，其特征在于，所述第一TFT、第二TFT、第三TFT、第四TFT、第五TFT、第六TFT、第七TFT以及第八TFT为N型TFT器件。

7.如权利要求1-6任一项所述的移位寄存器，其特征在于，所述时钟信号端与所述下拉信号端周期性交替输入时钟信号，在所述信号输入端为高电平时，所述时钟信号端为低电平，所述下拉信号端为高电平。

8.一种栅线集成驱动电路，其特征在于，包括串联的多个如权利要求1-7任一项所述的移位寄存器，除第一个移位寄存器和最后一个移位寄存器之外，其余每个移位寄存器均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号；第一个移位寄存器向第二个移位寄存器的信号输入端输入触发信号；最后一个移位寄存器向自身以及上一个移位寄存器的复位信号端输入复位信号。

9.一种阵列基板，其特征在于，包括如权利要求8所述的栅线集成驱动电路。

10.一种显示器，其特征在于，包括如权利要求9所述的阵列基板。