CN104021769A - 一种移位寄存器、栅极集成驱动电路及显示屏 - Google Patents

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Abstract

本发明公开了一种移位寄存器、栅极集成驱动电路及显示屏，将第一薄膜晶体管的源极和第二薄膜晶体管的漏极的连接点设置为第一上拉节点，将电容和第三薄膜晶体管的栅极的连接点设置为第二上拉节点，在第一上拉节点和第二上拉节点之间增加一防漏电模块，该模块在显示控制信号端的控制下，在一帧的显示时间段导通第一上拉节点和第二上拉节点，使移位寄存器实现正常的栅开启信号输出；在一帧的触控时间段断开第一上拉节点和第二上拉节点的连接，相当于在电容的放电路径中串联一个阻值较大的电阻，能够大大减缓电容放电的时间，有效降低电容的漏电速度，避免了应用于高报点率的触摸屏时可能出现的无法正常显示的问题。

Description

一种移位寄存器、栅极集成驱动电路及显示屏
技术领域
本发明涉及液晶显示技术领域，尤其涉及一种移位寄存器、栅极集成驱动电路及显示屏。
背景技术
在薄膜晶体管液晶显示器(TFT-LCD，Thin Film Transistor Liquid CrystalDisplay)中，通常通过栅极驱动装置向像素区域的各个薄膜晶体管(TFT，ThinFilm Transistor)的栅极提供栅极驱动信号。栅极驱动装置可以通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(Gate Driver on Array,GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(IC，Integrated Circuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅线方向的Bonding工艺，从而提高了产能和良率。
现有的栅线集成驱动电路，如图1a所示，由多个移位寄存器组成，各个移位寄存器用于向与该移位寄存器的信号输出端相连的栅线提供栅极扫描信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号，向与其相邻的下一个移位寄存器的信号输入端输入触发信号。如图1b所示，为现有的一个移位寄存器的结构示意图，使用4个薄膜晶体管M1-M4和一个电容C1可以实现最基本的移位寄存器功能，具体工作原理如下：在信号输入端Input输入高电平信号时，第一薄膜晶体管M1导通对上拉节点即PU节点充电，此时第三薄膜晶体管M3导通；当时钟信号端CLK输入高电平信号时，导通的第三薄膜晶体管M3使信号输出端Output输出时钟信号端CLK提供的高电平信号，同时由于电容C1的自举作用将PU节点进一步拉高；之后，复位信号端Reset输入高电平信号时，第二薄膜晶体管M2和第四薄膜晶体管M4导通，对PU节点和信号输出端Output放电。
在使用具有上述GOA电路的阵列基板制作内嵌式触摸屏时，为了提高触控的报点率以提高触控效果，可以将液晶屏的一帧时间分为交替进行的多个显示时间段和触控时间段。这样，GOA电路从原来的连续依次向与其连接的栅极线号线输出栅开启信号，变为仅在显示时间段工作，即GOA电路在一帧时间的多个触控时间段都停止工作。例如图1a所示的GOA中在第N-1级移位寄存器和第N级移位寄存器之间设置有触控时间段，在第N-1级移位寄存器工作后，由第N-1级移位寄存器的信号输出端向第N级移位寄存器的信号输入端输入的触发信号已使第N级移位寄存器内的PU节点的电位拉高，但第N级移位寄存器内的第三薄膜晶体管M3需要经过一触控时间段才会导通，此时，PU节点处于浮动(Floating)状态，电容C1开始放电，其放电路径(图1b中虚线所示)一个是通过第二薄膜晶体管M2到低电压信号端VSS，另一个是通过第一薄膜晶体管M1到高电压信号端VDD，致使PU节点出现漏电现象，尤其第二薄膜晶体管M2是制作在显示屏的非显示区域其尺寸较大导致其漏电流较大，会加速PU节点的电压流向处于低电位的低电压信号端VSS。在经过触控时间段之后，第N级移位寄存器内的第三薄膜晶体管M3导通，信号输出端输出的信号应为PU节点电压和时钟控制信号端电压的叠加，但PU节点的电压已降低，导致信号输出端输出的电压降低，使与其连接的栅极信号线上的栅开启信号过低，最终导致显示屏不能正常显示。
发明内容
有鉴于此，本发明实施例提供了一种移位寄存器、栅极集成驱动电路及显示屏，用以解决现有GOA电路在应用于高报点率的触摸屏时出现的无法正常显示的问题。
因此，本发明实施例提供了一种移位寄存器，包括：
第一薄膜晶体管，其栅极与信号输入端相连、漏极与第一参考信号端相连，源极与第一上拉节点相连；
第二薄膜晶体管，其栅极与复位信号端相连、漏极与所述第一上拉节点相连、源极与第二参考信号端相连；
第三薄膜晶体管，其栅极与第二上拉节点相连、漏极与时钟信号端相连、源极与信号输出端相连；
第四薄膜晶体管，其栅极与触控控制信号端相连、漏极与所述信号输出端相连、源极与低电压信号端相连，所述触控控制信号端用于在触控时间段导通所述第四薄膜晶体管，在显示时间段断开所述第四薄膜晶体管；
电容，其连接在所述第二上拉节点和所述信号输出端之间；
防漏电模块，其连接在显示控制信号端、所述第一上拉节点和所述第二上拉节点之间，用于在所述显示控制信号端的控制下，在显示时间端导通所述第一上拉节点和所述第二上拉节点，在触控时间段断开所述第一上拉节点和所述第二上拉节点的连接。
本发明实施例提供的上述移位寄存器，将第一薄膜晶体管的源极和第二薄膜晶体管的漏极的连接点设置为第一上拉节点，将电容和第三薄膜晶体管的栅极的连接点设置为第二上拉节点，在第一上拉节点和第二上拉节点之间增加一个防漏电模块，该模块在显示控制信号端的控制下，在一帧的显示时间段导通第一上拉节点和第二上拉节点，使移位寄存器实现正常的栅开启信号输出；在一帧的触控时间段断开第一上拉节点和第二上拉节点的连接，相当于在电容的放电路径中串联一个阻值较大的电阻，能够大大减缓电容放电的时间，有效降低电容的漏电速度，避免了将触摸屏的一帧时间分为交替进行的多个显示时间段和触控时间段以提高触控报点率时可能出现的无法正常显示的问题。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述防漏电模块，具体包括：第五薄膜晶体管，其栅极与所述显示控制信号端相连、漏极与第一上拉节点相连、源极与第二上拉节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述移位寄存器中包含的所有薄膜晶体管均为N型薄膜晶体管；
在显示时间段，所述显示控制信号端提供高电平信号，所述触控控制信号端提供低电平信号；
在触控时间段，所述显示控制信号端提供低电平信号，所述触控控制信号端提供高电平信号。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，启动正向扫描时，在显示时间段，所述第一参考信号端提供高电平信号，所述第二参考信号端提供低电平信号；
在触控时间段，所述第一参考信号端和所述第二参考信号端同时提供高电平信号。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，启动反向扫描时，在显示时间段，所述第一参考信号端提供低电平信号，所述第二参考信号端提供高电平信号；
在触控时间段，所述第一参考信号端和所述第二参考信号端同时提供高电平信号。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，还包括：下拉模块，其连接在所述显示控制信号端、第一上拉节点、第二上拉节点、信号输出端以及低电压信号端之间，用于在所述移位寄存器的非工作时间内维持所述第一上拉节点、第二上拉节点和信号输出端为低电平。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述下拉模块，具体包括：
第六薄膜晶体管，其漏极与所述显示控制信号端相连、源极与下拉节点相连；
第七薄膜晶体管，其漏极与所述下拉节点相连、栅极与所述第二上拉节点相连、漏极与所述低电压信号端相连；
第八薄膜晶体管，其栅极和漏极分别与所述显示控制信号端相连、源极与第六薄膜晶体管的栅极相连；
第九薄膜晶体管，其漏极与第八薄膜晶体管的源极相连、栅极与所述第二上拉节点相连、源极与所述低电压信号端相连；
第十薄膜晶体管，其漏极与所述第一上拉节点相连、栅极与所述下拉节点相连、源极与所述低电压信号端相连；
第十一薄膜晶体管，其漏极与所述信号输出端相连、栅极与所述下拉节点相连、源极与所述低电压信号端相连。
本发明实施例提供了一种栅线集成驱动电路，包括串联的多个本发明实例例提供的上述任一种移位寄存器；
除第一个移位寄存器和最后一个移位寄存器之外，其余每个移位寄存器均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号；第一个移位寄存器向第二个移位寄存器的信号输入端输入触发信号；最后一个移位寄存器向自身以及上一个移位寄存器的复位信号端输入复位信号。
本发明实施例提供了一种显示屏，包括本发明实施例提供的上述栅极集成驱动电路。
附图说明
图1a为现有的GOA电路的结构示意图；
图1b为现有的移位寄存器的结构示意图；
图2为本发明实施例提供的移位寄存器的结构示意图之一；
图3为本发明实施例提供的移位寄存器的结构示意图之二；
图4a和图4b分别为本发明实施例提供的移位寄存器的正向扫描和反向扫描的时序图；
图4c为本发明实施例提供的一个移位寄存器的具体输入输出时序图；
图5为本发明实施例提供的具有下拉模块的移位寄存器的结构示意图之一；
图6为本发明实施例提供的具有下拉模块的移位寄存器的结构示意图之二；
图7为本发明实施例提供的栅线集成驱动电路的结构示意图。
具体实施方式
下面结合附图，对本发明实施例提供的移位寄存器、栅极集成驱动电路及显示屏的具体实施方式进行详细地说明。
本发明实施例提供的一种移位寄存器，如图2所示，包括：
第一薄膜晶体管T1，其栅极与信号输入端Input相连、漏极与第一参考信号端Ref1相连，源极与第一上拉节点PU1相连；
第二薄膜晶体管T2，其栅极与复位信号端Reset相连、漏极与第一上拉节点PU1相连、源极与第二参考信号端Ref2相连；
第三薄膜晶体管T3，其栅极与第二上拉节点PU2相连、漏极与时钟信号端CLK相连、源极与信号输出端Output相连；
第四薄膜晶体管T4，其栅极与触控控制信号端CT2相连、漏极与信号输出端Output相连、源极与低电压信号端VSS相连，触控控制信号端CT2用于在触控时间段导通第四薄膜晶体管T4，在显示时间段断开第四薄膜晶体管T4；
电容C1，其连接在第二上拉节点PU2和信号输出端Output之间；
防漏电模块，其连接在显示控制信号端CT1、第一上拉节点PU1和第二上拉节点PU2之间，用于在显示控制信号端CT1的控制下，在显示时间端导通第一上拉节点PU1和第二上拉节点PU2，在触控时间段断开第一上拉节点PU1和第二上拉节点PU2的连接。
本发明实施例提供的上述移位寄存器，将第一薄膜晶体管T1的源极和第二薄膜晶体管T2的漏极的连接点设置为第一上拉节点PU1，将电容C1和第三薄膜晶体管T3的栅极的连接点设置为第二上拉节点PU2，在第一上拉节点PU1和第二上拉节点PU2之间增加一个防漏电模块，该模块在显示控制信号端CT1的控制下，在一帧的显示时间段导通第一上拉节点PU1和第二上拉节点PU2，使移位寄存器实现正常的栅开启信号输出；在一帧的触控时间段断开第一上拉节点PU1和第二上拉节点PU2的连接，相当于在电容C1的放电路径中串联一个阻值较大的电阻，能够大大减缓电容C1放电的时间，有效降低电容C1的漏电速度，避免了将触摸屏的一帧时间分为交替进行的多个显示时间段和触控时间段以提高触控报点率时可能出现的无法正常显示的问题。
需要说明的是，在本发明实施例提供的移位寄存器中，薄膜晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。
较佳地，为了便于实施，在本发明实施例提供的上述移位寄存器中，防漏电模块，如图3所示，可以具体包括：第五薄膜晶体管T5，其栅极与显示控制信号端CT1相连、漏极与第一上拉节点PU1相连、源极与第二上拉节点PU2相连。
具体地，在本发明实施例提供的上述移位寄存器中增加的作为防漏电模块的第五薄膜晶体管T5和移位寄存器中其他的薄膜晶体管一般均采用相同材质的薄膜晶体管，在具体实施时，一般均采用N型薄膜晶体管。
在具体实施时，为了保证本发明实施例提供的上述移位寄存器的信号输出端在一帧的各显示时间段能正常输出栅开启信号，在显示时间段，显示控制信号端CT1会一直提供稳定的高电平信号，使第五薄膜晶体管T5处于导通状态，即在第一上拉节点PU1和第二上拉节点PU2之间处于导通状态；对应地，触控控制信号CT2端一直提供稳定的低电平信号，保证第四薄膜晶体管T4处于截止状态。在触控时间段，显示控制信号端一直提供稳定的低电平信号，使第五薄膜晶体管T5处于截止状态，即第一上拉节点PU1和第二上拉节点PU2之间处于断开状态；对应地，触控控制信号端CT2一直提供稳定的高电平信号，保证第四薄膜晶体管T4处于导通状态，以拉低信号输出端Output的电压，保证无信号输出。
进一步地，由于在本发明实施例提供的上述移位寄存器中信号输入端和复位信号端为对称设计，可以实现功能互换，因此本发明实施例提供的上述移位寄存器可以实现双向扫描。
一般地，在启动正向扫描时，如图4a所示，在显示时间段(Display)，第一参考信号端Ref1提供高电平信号，第二参考信号端Ref2提供低电平信号。较佳地，为了进一步减缓电容C1的漏电速度，在触控时间段(Touch)，可以将第二参考信号端Ref2置为高电平，即第二参考信号端Ref2和第一参考信号端Ref1同时提供高电平信号，这样可以进一步减缓电流的流动。
一般地，在反向正向扫描时，如图4b所示，在显示时间段(Display)，第一参考信号端Ref1提供低电平信号，第二参考信号端Ref2提供高电平信号。较佳地，为了进一步减缓电容C1的漏电速度，在触控时间段(Touch)，可以将第一参考信号端Ref1置为高电平，即第一参考信号端Ref1和第二参考信号端Ref2同时提供高电平信号，这样可以进一步减缓电流的流动。
下面结合图3所示的移位寄存器以及图4c所示的图3的输入输出时序图，以正向扫描为例对本发明实施例移位寄存器的工作过程作以描述。具体地，选取如图4c所示的输入输出时序图中的T1～T4四个阶段。下述描述中以1表示高电平信号，0表示低电平信号。
在T1阶段，Input＝1，CLK＝0，Reset＝0，Ref1＝1，Ref2＝0，CT1＝1，CT2＝0。由于CT1＝1，因此第五薄膜晶体管T5导通，第一上拉节点PU1和第二上拉节点PU2导通；由于Input＝1，因此第一薄膜晶体管T1导通并控制移位寄存器开始工作，第一参考信号端Ref1通过第一薄膜晶体管T1将第二上拉节点PU2拉高并为电容C1充电。在第二上拉节点PU1为高电平时，第三薄膜晶体管T3导通，但由于CLK＝0，因此信号输出端Output输出低电平信号。T1阶段为该移位寄存器中电容C1的充电阶段。
T2阶段，Input＝0，CLK＝0，Reset＝0，Ref1＝1，Ref2＝1，CT1＝0，CT2＝1。此时，第一薄膜晶体管T1、第二薄膜晶体管T2以及第五薄膜晶体管T5截止，第二上拉节点PU2保持高电平，且在第二上拉节点PU2为高电平时，第三薄膜晶体管T3导通，但由于CLK＝0，因此信号输出端Output输出低电平信号，且CT2＝1，第四薄膜晶体管T4处于导通状态，可以将信号输出端Output的噪声及时拉低。T2阶段为触控时间段。
T3阶段，Input＝0，CLK＝1，Reset＝0，Ref1＝1，Ref2＝0，CT1＝1，CT2＝0。由于Input＝0，因此第一薄膜晶体管T1截止，电容C1的自举作用将第二上拉节点PU2进一步拉高。由于CLK＝1，因此第三薄膜晶体管T3在第二上拉节点PU2为高电平时导通，并将时钟信号端CLK上的高电平输出到信号输出端Output，进而由信号输出端Output将该高电平输出到与移位寄存器对应的一行栅线上，使液晶面板的显示区域内位于该行栅极信号线上的所有薄膜晶体管开启，数据信号线开始写入信号。T3阶段为该移位寄存器打开的阶段。
T4阶段，Input＝0，CLK＝0，Reset＝1，Ref1＝1，Ref2＝0，CT1＝1，CT2＝0。由于Reset＝1，因此第二薄膜晶体管T2导通。理论上第二薄膜晶体T2导通后将第二上拉节点PU2拉低至第二参考信号端Ref2的低电平。并且，在第二上拉节点PU1从高电平变为低电平时，第三薄膜晶体管T3由导通状态变为截止状态，且由于CLK＝0，因此信号输出端Output输出低电平信号。T4阶段为该移位寄存器中电容C1的放电阶段。
在实际工作中，在T4阶段，第二上拉节点PU2的电压是逐步从高到低，第三薄膜晶体管T3是逐步从导通到截止，在此过程中，不能保证信号输出端Output无噪声输出(信号输出端Output的噪声一般会随着第二上拉节点PU2的噪声产生而产生)。因此，在本发明实施例提供的上述移位寄存器中，为了降低第二上拉节点PU2和信号输出端Output的噪声，如图5所示，一般还包括：下拉模块，其连接在显示控制信号端CT1、第一上拉节点PU1、第二上拉节点PU2、信号输出端Output以及低电压信号端VSS之间，用于在移位寄存器的非工作时间内维持第一上拉节点PU1、第二上拉节点PU2和信号输出端Output为低电平，以降低噪声的输出。
在具体实施时，本发明实施例提供的上述移位寄存器中的下拉模块，如图6所示，可以具体包括：
第六薄膜晶体管T6，其漏极与显示控制信号端CT1相连、源极与下拉节点PD相连；
第七薄膜晶体管T7，其漏极与下拉节点PD相连、栅极与第二上拉节点PU2相连、漏极与低电压信号端VSS相连；
第八薄膜晶体管T8，其栅极和漏极分别与显示控制信号端CT1相连、源极与第六薄膜晶体管T6的栅极相连；
第九薄膜晶体管T9，其漏极与第八薄膜晶体管T8的源极相连、栅极与第二上拉节点PU2相连、源极与低电压信号端VSS相连；
第十薄膜晶体管T10，其漏极与第一上拉节点PU1相连、栅极与下拉节点PD相连、源极与低电压信号端VSS相连；
第十一薄膜晶体管T11，其漏极与信号输出端Output相连、栅极与下拉节点PD相连、源极与低电压信号端VSS相连。
下面结合图6所示的移位寄存器以及图4c所示的输入输出时序图，以正向扫描为例对本发明实施例移位寄存器中的下拉模块的工作过程作以描述。
在T1和T2阶段，由于CT1＝1，因此第八薄膜晶体管T8导通使第六薄膜晶体管T6导通，将下拉节点PD的电压拉高，使第十薄膜晶体管T10和第十一薄膜晶体管T11处于导通状态，从而将第一上拉节点PU1和第二上拉节点PU2以及信号输出端Output的噪声导出至低电压信号端VSS。
T3阶段，由于电容C1的自举作用将第二上拉节点PU2进一步拉高，使第七薄膜晶体管T7和第九薄膜晶体管T9处于导通状态，将下拉节点PD的电压拉低，使第十薄膜晶体管T10和第十一薄膜晶体管T11处于截止状态，保证信号输出端Output的正常输出。
T4阶段，由于第二薄膜晶体T2导通后将第二上拉节点PU2拉低，使第七薄膜晶体管T7和第九薄膜晶体管T9处于截止状态，将下拉节点PD的电压从电压逐渐拉高，使第十薄膜晶体管T10和第十一薄膜晶体管T11处于导通状态，从而将第一上拉节点PU1和第二上拉节点PU2以及信号输出端Output的噪声导出至低电压信号端VSS。
以上仅是举例说明移位寄存器中下拉模块的具体结构，在具体实施时，下拉模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
基于同一发明构思，本发明实施例还提供了一种栅线集成驱动电路，如图7所示，包括串联的多个移位寄存器，除第一个移位寄存器和最后一个移位寄存器之外，其余每个移位寄存器的信号输出端Output均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号；第一个移位寄存器的信号输出端Output向第二个移位寄存器的信号输入端输入触发信号；最后一个移位寄存器的信号输出端Output向自身以及上一个移位寄存器的复位信号端输入复位信号。
为了方便说明，图7中仅示出了五个移位寄存器，分别为第N-2级移位寄存器、第N-1级移位寄存器、第N级移位寄存器、第N+1级移位寄存器、第N+2级移位寄存器。其中，第N级移位寄存器的信号输出端Output(n)不仅向与其连接的栅极信号线输出栅开启信号，还向第N-1级移位寄存器输出复位信号，同时还向第N+1级移位寄存器输出触发信号。
具体地，上述栅线集成驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。
基于同一发明构思，本发明实施例还提供了一种显示屏，包括上述的栅极集成驱动电路，其具体实施可参见上述栅极集成驱动电路的描述，相同之处不再赘述。
本发明实施例提供的上述移位寄存器、栅极集成驱动电路及显示屏，将第一薄膜晶体管的源极和第二薄膜晶体管的漏极的连接点设置为第一上拉节点，将电容和第三薄膜晶体管的栅极的连接点设置为第二上拉节点，在第一上拉节点和第二上拉节点之间增加一个防漏电模块，该模块在显示控制信号端的控制下，在一帧的显示时间段导通第一上拉节点和第二上拉节点，使移位寄存器实现正常的栅开启信号输出；在一帧的触控时间段断开第一上拉节点和第二上拉节点的连接，相当于在电容的放电路径中串联一个阻值较大的电阻，能够大大减缓电容放电的时间，有效降低电容的漏电速度，避免了将触摸屏的一帧时间分为交替进行的多个显示时间段和触控时间段以提高触控报点率时可能出现的无法正常显示的问题。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种移位寄存器，其特征在于，包括：
第一薄膜晶体管，其栅极与信号输入端相连、漏极与第一参考信号端相连，源极与第一上拉节点相连；
第二薄膜晶体管，其栅极与复位信号端相连、漏极与所述第一上拉节点相连、源极与第二参考信号端相连；
第三薄膜晶体管，其栅极与第二上拉节点相连、漏极与时钟信号端相连、源极与信号输出端相连；
第四薄膜晶体管，其栅极与触控控制信号端相连、漏极与所述信号输出端相连、源极与低电压信号端相连，所述触控控制信号端用于在触控时间段导通所述第四薄膜晶体管，在显示时间段断开所述第四薄膜晶体管；
电容，其连接在所述第二上拉节点和所述信号输出端之间；
防漏电模块，其连接在显示控制信号端、所述第一上拉节点和所述第二上拉节点之间，用于在所述显示控制信号端的控制下，在显示时间端导通所述第一上拉节点和所述第二上拉节点，在触控时间段断开所述第一上拉节点和所述第二上拉节点的连接。
2.如权利要求1所述的移位寄存器，其特征在于，所述防漏电模块，具体包括：第五薄膜晶体管，其栅极与所述显示控制信号端相连、漏极与第一上拉节点相连、源极与第二上拉节点相连。
3.如权利要求2所述的移位寄存器，其特征在于，所述移位寄存器中包含的所有薄膜晶体管均为N型薄膜晶体管；
在显示时间段，所述显示控制信号端提供高电平信号，所述触控控制信号端提供低电平信号；
在触控时间段，所述显示控制信号端提供低电平信号，所述触控控制信号端提供高电平信号。
4.如权利要求3所述的移位寄存器，其特征在于，启动正向扫描时，在显示时间段，所述第一参考信号端提供高电平信号，所述第二参考信号端提供低电平信号；
在触控时间段，所述第一参考信号端和所述第二参考信号端同时提供高电平信号。
5.如权利要求3所述的移位寄存器，其特征在于，启动反向扫描时，在显示时间段，所述第一参考信号端提供低电平信号，所述第二参考信号端提供高电平信号；
在触控时间段，所述第一参考信号端和所述第二参考信号端同时提供高电平信号。
6.如权利要求1-5任一项所述的移位寄存器，其特征在于，还包括：下拉模块，其连接在所述显示控制信号端、第一上拉节点、第二上拉节点、信号输出端以及低电压信号端之间，用于在所述移位寄存器的非工作时间内维持所述第一上拉节点、第二上拉节点和信号输出端为低电平。
7.如权利要求6所述的移位寄存器，其特征在于，所述下拉模块，具体包括：
第六薄膜晶体管，其漏极与所述显示控制信号端相连、源极与下拉节点相连；
第七薄膜晶体管，其漏极与所述下拉节点相连、栅极与所述第二上拉节点相连、漏极与所述低电压信号端相连；
第八薄膜晶体管，其栅极和漏极分别与所述显示控制信号端相连、源极与第六薄膜晶体管的栅极相连；
第九薄膜晶体管，其漏极与第八薄膜晶体管的源极相连、栅极与所述第二上拉节点相连、源极与所述低电压信号端相连；
第十薄膜晶体管，其漏极与所述第一上拉节点相连、栅极与所述下拉节点相连、源极与所述低电压信号端相连；
第十一薄膜晶体管，其漏极与所述信号输出端相连、栅极与所述下拉节点相连、源极与所述低电压信号端相连。
8.一种栅线集成驱动电路，其特征在于，包括串联的多个如权利要求1-7任一项所述的移位寄存器；
除第一个移位寄存器和最后一个移位寄存器之外，其余每个移位寄存器均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号；第一个移位寄存器向第二个移位寄存器的信号输入端输入触发信号；最后一个移位寄存器向自身以及上一个移位寄存器的复位信号端输入复位信号。
9.一种显示屏，其特征在于，包括如权利要求8所述的栅极集成驱动电路。
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