CN106710507B - 栅极驱动电路、栅极驱动方法和显示装置 - Google Patents

栅极驱动电路、栅极驱动方法和显示装置 Download PDF

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Abstract

本发明提供一种栅极驱动电路、栅极驱动方法和显示装置。所述栅极驱动电路包括上拉节点控制单元、下拉节点控制单元、显示存储单元以及输出单元；其所述栅极驱动电路还包括补偿存储单元和补偿存储控制单元；所述补偿存储控制单元分别与输入端、下拉控制电压端、上拉节点、下拉节点、补偿存储单元的第二端连接，用于在输入阶段在所述输入端的控制下控制所述下拉控制电压端与所述补偿存储单元的第二端连接，以对所述补偿存储单元进行充电，还用于在输出阶段当所述下拉节点的电位为高电平时控制所述补偿存储单元的第二端与所述上拉节点连接。本发明解决现有的栅极驱动电路无栅极驱动信号输出的问题。

Description

栅极驱动电路、栅极驱动方法和显示装置
技术领域
本发明涉及显示驱动技术领域，尤其涉及一种栅极驱动电路、栅极驱动方法和显示装置。
背景技术
随着显示技术的发展，市场端对显示面板的信赖性要求越来越高，采用传统设计方法的GOA(Gate On Array，设置在阵列基板上的栅极驱动电路)电路在恶劣环境中运行也暴露出越来越多问题。例如，在高温高湿条件下，GOA电路包括的TFT(Thin FilmTransistor，薄膜晶体管)器件特性变化，TFT器件的关态漏电流大幅增大，直接会导致在栅极驱动信号输出阶段显示存储单元因为漏电而导致电量保持特性变差，从而使得由显示存储单元维持的上拉节点的电位无法保持为高电平，以致GOA电路将无法正常输出栅极驱动信号。
发明内容
本发明的主要目的在于提供一种栅极驱动电路、栅极驱动方法和显示装置，解决现有的栅极驱动电路由于显示存储单元漏电从而导致在输出阶段上拉节点的电位无法保持为高电平，从而导致无栅极驱动信号输出的问题。
为了达到上述目的，本发明提供了一种栅极驱动电路，包括：上拉节点控制单元，分别与输入端、复位端、上拉节点和下拉节点连接；下拉节点控制单元，分别与下拉控制电压端、所述上拉节点和所述下拉节点连接；显示存储单元，第一端与所述上拉节点连接，第二端与栅极驱动信号输出端连接；以及，输出单元；所述栅极驱动电路还包括补偿存储单元和补偿存储控制单元；所述补偿存储单元的第一端与所述栅极驱动信号输出端连接；
所述下拉节点控制单元用于在输出阶段当所述上拉节点的电位小于预定电位时控制所述下拉节点与所述下拉控制电压端连接，以控制所述下拉节点的电位为高电平；
所述补偿存储控制单元分别与所述输入端、所述下拉控制电压端、所述上拉节点、所述下拉节点、所述补偿存储单元的第二端连接，用于在输入阶段在所述输入端的控制下控制所述下拉控制电压端与所述补偿存储单元的第二端连接，以对所述补偿存储单元进行充电，还用于在输出阶段当所述下拉节点的电位为高电平时控制所述补偿存储单元的第二端与所述上拉节点连接。
实施时，所述补偿存储控制单元包括：
第一补偿存储控制晶体管，栅极与所述输入端连接，第一极与所述补偿存储单元的第二端连接，第二极与所述下拉控制电压端连接；以及，
第二补偿存储控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述补偿存储单元的第二端连接。
实施时，所述第一补偿存储控制晶体管和所述第二补偿存储控制晶体管都为n型晶体管。
实施时，所述补偿存储控制单元还与所述复位端连接，具体用于在输出阶段当所述下拉节点的电位为高电平时控制所述补偿存储单元的第二端与所述上拉节点连接，还用于在复位阶段在所述复位端的控制下控制所述补偿存储单元的第二端与所述上拉节点不连接。
实施时，所述补偿存储控制单元包括：
第一补偿存储控制晶体管，栅极与所述输入端连接，第一极与所述补偿存储单元的第二端连接，第二极与所述下拉控制电压端连接；
第二补偿存储控制晶体管，栅极与补偿控制节点连接，第一极与所述上拉节点连接，第二极与所述补偿存储单元的第二端连接；
第三补偿存储控制晶体管，栅极和第一极都与所述下拉节点连接，第二极与所述补偿控制节点连接；以及，
第四补偿存储控制晶体管，栅极与所述复位端连接，第一极与所述补偿控制节点连接，第二极与第一低电平输出端连接。
实施时，所述第一补偿存储控制晶体管、所述第二补偿存储控制晶体管、所述第三补偿存储控制晶体管和所述第四补偿存储控制晶体管都为n型晶体管。
实施时，所述补偿存储单元包括补偿电容单元。
实施时，所述下拉节点控制单元还用于当所述上拉节点的电位大于所述预定电位时控制所述下拉节点与第一低电平输入端连接，当所述上拉节点的电位小于所述预定电位并所述下拉控制电压端输入高电平时控制所述下拉节点与所述下拉控制电压端连接。
实施时，所述下拉节点控制单元包括：
第一下拉控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第一低电平输入端连接；
第二下拉控制晶体管，栅极与所述上拉节点连接，第一极与下拉控制节点连接，第二极与所述第一低电平输入端连接；
第三下拉控制晶体管，栅极和第一极都与所述下拉控制电压端连接，第二极与所述下拉控制节点连接；以及，
第四下拉控制晶体管，栅极与所述下拉控制节点连接，第一极与所述下拉控制电压端连接，第二极与所述下拉节点连接。
实施时，本发明所述的栅极驱动电路还包括：起始单元，分别与起始端和所述下拉节点连接，用于在每一帧显示时间段所述输入阶段开始之前在所述起始端的控制下控制所述下拉节点的电位为高电平，以控制对所述上拉节点和所述栅极驱动信号输出端放噪。
本发明还提供了一种栅极驱动方法，应用于上述的栅极驱动电路，所述栅极驱动方法包括：在每一帧显示时间段，
在输入阶段，下拉控制电压端输入高电平，在输入端的控制下，补偿存储控制单元控制下拉控制电压端与补偿存储单元的第二端连接，以对所述补偿存储单元进行充电；
在输出阶段，下拉控制电压端输入高电平，当所述上拉节点的电位小于预定电位时，下拉节点控制单元控制下拉节点与下拉控制电压端连接，以控制下拉节点的电位为高电平；当所述下拉节点的电位为高电平时，所述补偿存储控制单元控制所述补偿存储单元的第二端与所述上拉节点连接，从而能够通过所述补偿存储单元拉升所述上拉节点的电位。
本发明还提供了一种栅极驱动方法，应用于上述的栅极驱动电路，其特征在于，所述栅极驱动方法包括：在每一帧显示时间段，
在输入阶段，下拉控制电压端输入高电平，在输入端的控制下，补偿存储控制单元控制下拉控制电压端与补偿存储单元的第二端连接，以对所述补偿存储单元进行充电；
在输出阶段，下拉控制电压端输入高电平，当所述上拉节点的电位小于预定电位时，下拉节点控制单元控制下拉节点与下拉控制电压端连接，以控制下拉节点的电位为高电平；当所述下拉节点的电位为高电平时，所述补偿存储控制单元控制所述补偿存储单元的第二端与上拉节点连接，从而能够通过所述补偿存储单元拉升所述上拉节点的电位；
在复位阶段，在复位端的控制下，所述补偿存储控制单元控制所述补偿控制节点与所述下拉节点不连接。
实施时，本发明所述的栅极驱动方法还包括：在每一帧显示时间段，
在复位阶段，下拉控制电压端输入高电平，在复位端的控制下，上拉节点控制单元控制上拉节点的电位为低电平，下拉节点控制单元控制下拉节点与下拉控制电压端连接，以控制下拉节点的电位为高电平。
实施时，本发明所述的栅极驱动方法还包括：在每一帧显示时间段，
在复位阶段结束之后，所述下拉控制电压端输入低电平，下拉节点控制单元控制下拉节点的电位为低电平，所述补偿存储控制单元控制补偿存储单元的第二端与所述上拉节点不连接。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
与现有技术相比，本发明所述的栅极驱动电路、栅极驱动方法和显示装置栅极驱动电路增加了补偿存储单元以及补偿存储控制单元；所述补偿存储控制单元在输入阶段控制通过下拉控制电压端为补偿存储单元充电，并在输出阶段当上拉节点的电位小于预定电位(即显示存储单元发生漏电)时控制补偿存储单元与显示存储单元并联，以对显示存储单元的漏电进行补偿，从而使得上拉节点的电位被拉升为高电平，从而能够实现正常栅极驱动信号输出。
附图说明
图1是本发明实施例所述的栅极驱动电路的结构图；
图2是本发明另一实施例所述的栅极驱动电路的结构图；
图3是本发明又一实施例所述的栅极驱动电路的结构图；
图4是本发明再一实施例所述的栅极驱动电路的结构图；
图5是本发明又实施例所述的栅极驱动电路的结构图；
图6是本发明再一实施例所述的栅极驱动电路的结构图；
图7是本发明所述的栅极驱动电路的一具体实施例的电路图；
图8是本发明如图7所示的栅极驱动电路的具体实施例在显示存储单元漏电时的工作时序图；
图9是本发明如图7所述的栅极驱动电路的具体实施例在正常工作时的工作时序图；
图10是本发明实施例所述的栅极驱动方法的流程图；
图11是本发明另一实施例所述的栅极驱动方法的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。在本发明所述的栅极驱动电路的具体实施例中，以晶体管为n型晶体管为例说明。
如图1所示，本发明实施例所述的栅极驱动电路包括：
上拉节点控制单元11，分别与输入端INPUT、复位端RESET、上拉节点PU和下拉节点PD连接；
下拉节点控制单元12，分别与下拉控制电压端GCH、所述上拉节点PU和所述下拉节点PD连接；
显示存储单元13，第一端与所述上拉节点PU连接，第二端与栅极驱动信号输出端OUTPUT连接；以及，
输出单元14；
如图1所示，本发明实施例所述的栅极驱动电路还包括补偿存储单元15和补偿存储控制单元16；所述补偿存储单元15的第一端与所述栅极驱动信号输出端OUTPUT连接；
所述下拉节点控制单元12用于在输出阶段当所述上拉节点PU的电位小于预定电位时控制所述下拉节点PD与所述下拉控制电压端GCH连接，以控制所述下拉节点PD的电位为高电平；
所述补偿存储控制单元16分别与所述输入端INPUT、所述下拉控制电压端GCH、所述上拉节点PU、所述下拉节点PD和所述补偿存储单元15的第二端连接，用于在输入阶段在所述输入端INPUT的控制下控制所述下拉控制电压端GCH与所述补偿存储单元15的第二端连接，以对所述补偿存储单元15进行充电，还用于在输出阶段当所述下拉节点PD的电位为高电平时控制所述补偿存储单元15的第二端与所述上拉节点PU连接。
在实际操作时，所述输出单元14分别与上拉节点PU、下拉节点PD、栅极驱动信号输出端OUTPUT、时钟信号输入端CK和输入第一低电平VGL的第一低电平输入端连接，用于在所述上拉节点PU和所述下拉节点PD的控制下控制所述栅极驱动信号输出端OUTPUT与时钟信号输入端CK和/或第一低电平输入端连接。
在具体实施时，所述预定电位为所述输出单元14包括的上拉晶体管的阈值电压。
与现有技术相比，本发明实施例所述的栅极驱动电路增加了补偿存储单元15以及补偿存储控制单元16；所述补偿存储控制单元16在输入阶段控制通过下拉控制电压端GCH为补偿存储单元15充电，并在输出阶段当上拉节点PU的电位小于预定电位(即显示存储单元13发生漏电)时控制补偿存储单元15与显示存储单元13并联，以对显示存储单元13的漏电进行补偿，从而使得上拉节点PU的电位被拉升为高电平，从而能够实现正常栅极驱动信号输出。
具体的，所述补偿存储控制单元16可以包括用于在输入阶段控制通过下拉控制电压端GCH为补偿存储单元15充电的第一补偿存储控制晶体管，以及用于在输出阶段当上拉节点PU的电位小于预定电位(即显示存储单元13发生漏电)时控制补偿存储单元15与显示存储单元并联以对显示存储单元的漏电进行补偿，从而使得上拉节点PU的电位被拉升为高电平，从而能够实现正常栅极驱动信号输出。
具体的，所述补偿存储控制单元包括：
第一补偿存储控制晶体管，栅极与所述输入端连接，第一极与所述补偿存储单元的第二端连接，第二极与所述下拉控制电压端连接；以及，
第二补偿存储控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述补偿存储单元的第二端连接。
具体的，所述第一补偿存储控制晶体管和所述第二补偿存储控制晶体管都为n型晶体管。
根据一种具体实施方式，如图2所示，在图1所示的栅极驱动电路的基础上，所述补偿存储控制单元16包括：
第一补偿存储控制晶体管M161，栅极与所述输入端INPUT连接，漏极与所述补偿存储单元15的第二端连接，源极与所述下拉控制电压端GCH连接；以及，
第二补偿存储控制晶体管M162，栅极与所述下拉节点PD连接，漏极与所述上拉节点PU连接，源极与所述补偿存储单元15的第二端连接；
M161和M162都为n型晶体管。
本发明如图2所示的栅极驱动电路的实施例在工作时，
在输入阶段，下拉控制电压端GCH输入高电平，输入端INPUT输入的输入信号为高电平，M161打开，以使得下拉控制电压端GCH与补偿存储单元15的第二端连接，以对所述补偿存储单元15进行充电；
在输出阶段，下拉控制电压端GCH输入高电平，当所述上拉节点PU的电位小于预定电位(即当显示存储单元13漏电)时，下拉节点控制单元12控制下拉节点PD与下拉控制电压端GCH连接，以控制下拉节点PD的电位为高电平；当所述下拉节点PD的电位为高电平时，M162打开，以使得所述补偿存储单元15的第二端与所述上拉节点PU连接，从而能够通过所述补偿存储单元15拉升所述上拉节点PU的电位，以能够通过补偿存储单元15补偿所述显示存储单元13的漏电，可以有效防止因显示存储单元漏电而导致的栅极驱动电路无输出的情况。
然而，当本发明如图2所示的栅极驱动电路在工作时，在复位阶段，处于高电位的下拉节点PD会开启M162，从而使得补偿存储单元15中存储的电荷流失，至下一帧画面，需要重新给补偿存储单元15充电。
在实际操作时，所述补偿存储单元15可以包括补偿电容单元，所述显示存储单元13可以包括显示电容单元。
优选的，如图3所示，所述补偿存储控制单元16还与所述复位端RESET连接，具体用于在输出阶段当所述下拉节点PD的电位为高电平时控制所述补偿存储单元15的第二端与所述上拉节点PU连接，还用于在复位阶段在所述复位端RESET的控制下控制所述补偿存储单元15的第二端与所述上拉节点PU不连接。
本发明如图3所示的栅极驱动电路的优选实施例通过所述补偿存储控制单元16在复位阶段使得补偿存储单元15中的电荷不会放掉，从而在下拉控制电压端GCH在复位阶段结束后到下一帧开始之前输入低电平，从而下拉节点PD的电位在复位阶段结束后保持为低电平的情况下，可以实现下一帧不需要重新对补偿存储单元15进行充电，从而降低功耗。
具体的，所述补偿存储控制单元包括：
第一补偿存储控制晶体管，栅极与所述输入端连接，第一极与所述补偿存储单元的第二端连接，第二极与所述下拉控制电压端连接；
第二补偿存储控制晶体管，栅极与补偿控制节点连接，第一极与所述上拉节点连接，第二极与所述补偿存储单元的第二端连接；
第三补偿存储控制晶体管，栅极和第一极都与所述下拉节点连接，第二极与所述补偿控制节点连接；以及，
第四补偿存储控制晶体管，栅极与所述复位端连接，第一极与所述补偿控制节点连接，第二极与第一低电平输入端连接。
具体的，所述第一补偿存储控制晶体管、所述第二补偿存储控制晶体管、所述第三补偿存储控制晶体管和所述第四补偿存储控制晶体管都为n型晶体管。
如图4所示，在图1所示的栅极驱动电路的基础上，所述补偿存储控制单元包括：
第一补偿存储控制晶体管M161，栅极与所述输入端INPUT连接，漏极与所述补偿存储单元15的第二端连接，源极与所述下拉控制电压端GCH连接；
第二补偿存储控制晶体管M162，栅极与补偿控制节点PD1连接，漏极与所述上拉节点PU连接，源极与所述补偿存储单元15的第二端连接；
第三补偿存储控制晶体管M163，栅极和漏极都与所述下拉节点PD连接，源极与所述补偿控制节点PD1连接；以及，
第四补偿存储控制晶体管M164，栅极与所述复位端RESET连接，漏极与所述补偿控制节点PD1连接，源极与输入第一低电平VGL的第一低电平输入端连接；
M161、M162、M163和M164都为n型晶体管。
与图2所示的实施例相比，图4所示的栅极驱动电路的实施例增加了M163和M164，PD1为补偿控制节点，在输出阶段当PD的电位为高电平时，M163打开，从而使得PD1的电位也为高电平，使得M162导通，在复位阶段，复位端RESET输入高电平，M164导通，通过设置M163的宽长比和M164的宽长比使得PD1的电位为低电平，从而使得M162断开，补偿存储单元15中存储的电荷不会被释放掉，从而在下拉控制电压端GCH在复位阶段结束后到下一帧开始之前输入低电平，从而下拉节点PD的电位在复位阶段结束后保持为低电平的情况下，可以实现下一帧不需要重新对补偿存储单元进行充电，从而降低功耗，
具体的，所述补偿存储单元可以包括补偿电容单元。
在实际操作时，所述下拉节点控制单元12具体用于当所述上拉节点PU的电位大于所述预定电位时控制所述下拉节点PD与第一低电平输入端连接，当所述上拉节点PU的电位小于所述预定电位并所述下拉控制电压端GCH输入高电平时控制所述下拉节点PD与所述下拉控制电压端GCH连接。
具体的，所述下拉节点控制单元包括：
第一下拉控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第一低电平输入端连接；
第二下拉控制晶体管，栅极与所述上拉节点连接，第一极与下拉控制节点连接，第二极与所述第一低电平输入端连接；
第三下拉控制晶体管，栅极和第一极都与所述下拉控制电压端连接，第二极与所述下拉控制节点连接；以及，
第四下拉控制晶体管，栅极与所述下拉控制节点连接，第一极与所述下拉控制电压端连接，第二极与所述下拉节点连接。
如图5所示，在图4所示的栅极驱动电路的基础上，所述下拉节点控制单元包括：
第一下拉控制晶体管M121，栅极与所述上拉节点PU连接，漏极与所述下拉节点PD连接，源极与输入第一低电平VGL的第一低电平输入端连接；
第二下拉控制晶体管M122，栅极与所述上拉节点PU连接，漏极与下拉控制节点PDCN连接，源极与输入第一低电平VGL的第一低电平输入端连接；
第三下拉控制晶体管M123，栅极和漏极都与所述下拉控制电压端GCH连接，源极与所述下拉控制节点PDCN连接；以及，
第四下拉控制晶体管M124，栅极与所述下拉控制节点PDCN连接，漏极与所述下拉控制电压端GCH连接，漏极与所述下拉节点PD连接；
M131、M132、M133和M134都为n型晶体管。
当本发明如图5所示的栅极驱动电路的实施例在工作时，
在输入阶段，GCH输入高电平，INPUT输入高电平，M161导通，从而对补偿存储单元15进行充电；
在输出阶段，GCH输入高电平；
假设显示存储单元13漏电，PU的电位降低，M121和M122都关断，M123和M124都导通，从而PDCN与GCH连接，PD也与GCH连接，从而PD的电位与PD1的电位都为高电平，最终M162开启，处于满电荷状态的补偿存储单元15与显示存储单元13形成并联关系，对显示存储单元13的漏电电荷进行补偿，保持PU的电位为高电位，确保栅极驱动电路输出正常；
在复位阶段，GCH输入高电平，RESET输入高电平，PU的电位被拉低，PD的电位被拉高，M164开启，可以通过设计M163的宽长比与M164的宽长比的比例，使得PD1的电位保持为低电位，控制M162关断，从而断开补偿存储单元15的放电通路，使得补偿存储单元15恢复到满电荷备用状态，不工作。
具体的，如图6所示，在图1所示的栅极驱动电路的基础上，本发明实施例所述的栅极驱动电路还包括：起始单元17，分别与起始端STV和所述下拉节点PD连接，用于在每一帧显示时间段所述输入阶段开始之前在所述起始端STV的控制下控制所述下拉节点PD的电位为高电平，以控制对所述上拉节点PU和所述栅极驱动信号输出端OUTPUT放噪。
在具体实施时，所述起始单元可以包括：起始晶体管，栅极和漏极都与所述起始端连接，源极与所述下拉节点连接。
下面通过一具体实施例来说明本发明所述的栅极驱动电路。
如图7所示，本发明实施例所述的栅极驱动电路包括上拉节点控制单元、下拉节点控制单元、显示存储单元、输出单元、补偿存储单元、补偿存储控制单元和起始单元，其中，
所述上拉节点控制单元包括：
输入晶体管MI，栅极与输入端INPUT连接，漏极与输入高电平VDD的高电平输入端连接，源极与上拉节点PU连接；
复位晶体管MR，栅极与复位端RESET连接，漏极与所述上拉节点PU连接，源极与输入第二低电平VSS的第二低电平输入端连接；
上拉节点控制晶体管MUC，栅极与所述下拉节点PD连接，漏极与所述上拉节点PU连接，源极与输入第一低电平VGL的第一低电平输入端连接；
所述下拉节点控制单元包括：
第一下拉控制晶体管M121，栅极与所述上拉节点PU连接，漏极与所述下拉节点PD连接，源极与输入第一低电平VGL的第一低电平输入端连接；
第二下拉控制晶体管M122，栅极与所述上拉节点PU连接，漏极与所述下拉控制节点PDCN连接，源极与输入第一低电平VGL的第一低电平输入端连接；
第三下拉控制晶体管M123，栅极和漏极都与所述下拉控制电压端GCH连接，源极与所述下拉控制节点PDCN连接；以及，
第四下拉控制晶体管M124，栅极与所述下拉控制节点PDCN连接，漏极与所述下拉控制电压端GCH连接，漏极与所述下拉节点PD连接；
所述显示存储单元包括：显示存储电容C1，第一端与所述上拉节点PU连接，第二端与所述栅极驱动信号输出端OUTPUT连接；
所述输出单元包括：
上拉晶体管MU，栅极与所述上拉节点PU连接，漏极与时钟信号输入端CLK连接，源极与所述栅极驱动信号输出端OUTPUT连接；以及，
下拉晶体管MD，栅极与所述下拉节点PD连接，漏极与所述栅极驱动信号输出端OUTPUT连接，源极与第一低电平输入端连接；
所述补偿存储单元包括：补偿存储电容C2，第一端与所述栅极驱动信号输出端OUTPUT连接；
所述补偿存储控制单元包括：
第一补偿存储控制晶体管M161，栅极与所述输入端INPUT连接，漏极与所述补偿存储单元15的第二端连接，源极与所述下拉控制电压端GCH连接；
第二补偿存储控制晶体管M162，栅极与所述补偿控制节点PD1连接，漏极与所述上拉节点PU连接，源极与所述补偿存储单元15的第二端连接；
第三补偿存储控制晶体管M163，栅极和漏极都与所述下拉节点PD连接，源极与所述补偿控制节点PD1连接；以及，
第四补偿存储控制晶体管M164，栅极与所述复位端RESET连接，漏极与所述补偿控制节点PD1连接，源极与输入第一低电平VGL的第一低电平输入端连接；
所述起始单元可以包括：起始晶体管MS，栅极和漏极都与所述起始端STV连接，源极与所述下拉节点PD连接。
在如图7所示的具体实施例中，所有的晶体管都为n型晶体管。
与传统的栅极驱动电路相比，本发明如图7所示的栅极驱动电路的具体实施例增加了补偿存储电容C2，并匹配增加了M161、M162、M163、M164和PD1对补偿存储单元15进行控制，C2与GCH相连，在栅极驱动信号输出的输出阶段，处于满电荷备用状态，本发明如图7所示的栅极驱动电路的具体实施例可以确保当栅极驱动电路正常工作时，C2处于备用状态，不额外增加栅极驱动电路的功耗，当因C1漏电无法正常输出时，C2参与增强栅极驱动电路输出，对C1的漏电进行补偿，保证栅极驱动电路正常输出。
如图8所示，在显示存储电容C1在输出阶段t2发生漏电的情况下，
在输入阶段t1，INPUT输入高电平，RESET输入低电平，GCH输入高电平，MI和M161都开启，VDD通过开启的MI对C1进行充电，GCH通过开启的M161对C2进行充电，以使得C2充电完成后处于满电荷备用状态；
在输出阶段t2，INPUT输入低电平，RESET输入低电平(从而使得MI和M161断开)，GCH输入高电平；PU的电位由C1保持，当C1漏电从而导致PU的电位降低时，M121和M122关断，以使得PDCN的电位被导通的M123拉高为高电平，从而控制M124导通，以使得PD的电位为高电平，M163导通，以使得PD1的电位也为高电平，控制M162导通，从而使得C2的第二端与上拉节点PU连接，C1与C2并联，通过处于满电荷状态的C2对C1的漏电电荷进行补偿，保持PU的电位为高电位，确保栅极驱动电路正常输出，如图9所示(图8中未示出在输出阶段t2，PU的电位被C2拉升为高电位，并OUTPUT正常输出的波形示意图)；
在复位阶段t3，INPUT输入低电平，RESET输入高电平，GCH输入高电平，MR和M164导通，PU的电位被导通的MR拉低为VSS，M121和M122都关断，M123导通，以使得PDCN的电位被拉高为高电平。M124导通，从而使得PD的电位也为高电平，M163和M164都导通，通过设置M163的宽长比与M164的宽长比的比例，使得PD1的电位为低电平，M162断开，则断开C2的放电通路，使得补偿存储单元15恢复到满电荷备用状态，不工作。
在实际操作时，在优选情况下，在复位阶段t3结束后至下一帧开始之前，GCH输入低电平，以保证PD的电位为低电平，从而控制PD1的电位为低电平，不会控制M162导通从而使得C2放电，则不需要在下一帧对C2重新充电，减小功耗。
如图9所示，当如图7所示的栅极驱动电路的具体实施例在正常工作状态下，
在输入阶段t1，INPUT输入高电平，RESET输入低电平，GCH输入高电平，MI和M161都开启，VDD通过开启的MI对C1进行充电，GCH通过开启的M161对C2进行充电，以使得C2充电完成后处于满电荷备用状态；
在输出阶段t2，INPUT输入低电平，RESET输入低电平(从而使得MI和M161断开)，GCH输入高电平；PU的电位由C1保持，当C1不存在漏电时，PU的电位被C1保持为高电平，OUTPUT正常输出高电平，M121和M122开启，M123也开启，通过设置M123的宽长比与M122的宽长比的比例，以使得PDCN的电位为低电平，M121导通，从而使得PD的电位为低电平，从而PD1的电位低电平，C2不工作；
在复位阶段t3，INPUT输入低电平，RESET输入高电平，GCH输入高电平，MR开启，PU的电位被拉低，PD的电位升高，OUTPUT输出低电平，此时M164处于开启状态，通过设置M163的宽长比与M164的宽长比的比例，使得PD1的电位保持低电位，控制M162关断。
如图10所示，本发明实施例所述的栅极驱动方法，应用于上述的栅极驱动电路，所述栅极驱动方法包括：在每一帧显示时间段，
S1：在输入阶段，下拉控制电压端输入高电平，在输入端的控制下，补偿存储控制单元控制下拉控制电压端与补偿存储单元的第二端连接，以对所述补偿存储单元进行充电；
S2：在输出阶段，下拉控制电压端输入高电平，当所述上拉节点的电位小于预定电位时，下拉节点控制单元控制下拉节点与下拉控制电压端连接，以控制下拉节点的电位为高电平；当所述下拉节点的电位为高电平时，所述补偿存储控制单元控制所述补偿存储单元的第二端与所述上拉节点连接，从而能够通过所述补偿存储单元拉升所述上拉节点的电位。
本发明如图10所示的栅极驱动方法的实施例在工作时，在输出阶段当显示存储单元漏电时，即当所述上拉节点的电位小于预定电位时，可以通过已经被充电的补偿存储单元拉升上拉节点的电位，从而能够实现正常栅极驱动信号输出。
如图11所示，本发明实施例所述的栅极驱动方法，应用于上述的栅极驱动电路，所述栅极驱动方法包括：在每一帧显示时间段，
S1：在输入阶段，下拉控制电压端输入高电平，在输入端的控制下，补偿存储控制单元控制下拉控制电压端与补偿存储单元的第二端连接，以对所述补偿存储单元进行充电；
S2：在输出阶段，下拉控制电压端输入高电平，当所述上拉节点的电位小于预定电位时，下拉节点控制单元控制下拉节点与下拉控制电压端连接，以控制下拉节点的电位为高电平；当所述下拉节点的电位为高电平时，所述补偿存储控制单元控制所述补偿存储单元的第二端与上拉节点连接，从而能够通过所述补偿存储单元拉升所述上拉节点的电位；
S3：在复位阶段，在复位端的控制下，所述补偿存储控制单元控制所述补偿控制节点与所述下拉节点不连接。
在实际操作时，本发明如图11所示的栅极驱动方法的实施例应用于本发明如图3所示的栅极驱动电路，本发明如图11所示的栅极驱动方法的实施例在工作时，在输出阶段当显示存储单元漏电时，即当所述上拉节点的电位小于预定电位时，可以通过已经被充电的补偿存储单元拉升上拉节点的电位，从而能够实现正常栅极驱动信号输出，并通过补偿存储控制单元在复位阶段控制补偿控制节点与下拉节点不连接，从而使得补偿存储单元中的电荷不会放掉，从而在下拉控制电压端在复位阶段结束后到下一帧开始之前输入低电平，从而下拉节点的电位在复位阶段结束后保持为低电平的情况下，可以实现下一帧不需要重新对补偿存储单元进行充电，从而降低功耗。
具体的，本发明实施例所述的栅极驱动方法还包括：在每一帧显示时间段，
在复位阶段，下拉控制电压端输入高电平，在复位端的控制下，上拉节点控制单元控制上拉节点的电位为低电平，下拉节点控制单元控制下拉节点与下拉控制电压端连接，以控制下拉节点的电位为高电平。
优选的，本发明实施例所述的栅极驱动方法还包括：在每一帧显示时间段，
在复位阶段结束之后，所述下拉控制电压端输入低电平，下拉节点控制单元控制下拉节点的电位为低电平，所述补偿存储控制单元控制补偿存储单元的第二端与所述上拉节点不连接。
在优选情况下，在复位阶段结束后下拉控制电压端输入低电平，从而补偿存储单元的第二端与上拉节点一直不连接，从而补偿存储单元中存储的电荷一直不会被释放掉，从而在下一帧无需对进行补偿存储电容再进行充电，整个栅极驱动电路的功耗将大大降低。
本发明实施例所述的显示装置包括上述的栅极驱动电路。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (15)

1.一种栅极驱动电路，包括：上拉节点控制单元，分别与输入端、复位端、上拉节点和下拉节点连接；下拉节点控制单元，分别与下拉控制电压端、所述上拉节点和所述下拉节点连接；显示存储单元，第一端与所述上拉节点连接，第二端与栅极驱动信号输出端连接；以及，输出单元；其特征在于，所述栅极驱动电路还包括补偿存储单元和补偿存储控制单元；所述补偿存储单元的第一端与所述栅极驱动信号输出端连接；
所述下拉节点控制单元用于在输出阶段当所述上拉节点的电位小于预定电位时控制所述下拉节点与所述下拉控制电压端连接，以控制所述下拉节点的电位为高电平；
所述补偿存储控制单元分别与所述输入端、所述下拉控制电压端、所述上拉节点、所述下拉节点、所述补偿存储单元的第二端连接，用于在输入阶段在所述输入端的控制下控制所述下拉控制电压端与所述补偿存储单元的第二端连接，以对所述补偿存储单元进行充电，还用于在输出阶段当所述下拉节点的电位为高电平时控制所述补偿存储单元的第二端与所述上拉节点连接；
所述预定电位为所述输出单元包括的上拉晶体管的阈值电压。
2.如权利要求1所述的栅极驱动电路，其特征在于，所述补偿存储控制单元包括：
第一补偿存储控制晶体管，栅极与所述输入端连接，第一极与所述补偿存储单元的第二端连接，第二极与所述下拉控制电压端连接；以及，
第二补偿存储控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述补偿存储单元的第二端连接。
3.如权利要求2所述的栅极驱动电路，其特征在于，所述第一补偿存储控制晶体管和所述第二补偿存储控制晶体管都为n型晶体管。
4.如权利要求1所述的栅极驱动电路，其特征在于，所述补偿存储控制单元还与所述复位端连接，具体用于在输出阶段当所述下拉节点的电位为高电平时控制所述补偿存储单元的第二端与所述上拉节点连接，还用于在复位阶段在所述复位端的控制下控制所述补偿存储单元的第二端与所述上拉节点不连接。
5.如权利要求4所述的栅极驱动电路，其特征在于，所述补偿存储控制单元包括：
第一补偿存储控制晶体管，栅极与所述输入端连接，第一极与所述补偿存储单元的第二端连接，第二极与所述下拉控制电压端连接；
第二补偿存储控制晶体管，栅极与补偿控制节点连接，第一极与所述上拉节点连接，第二极与所述补偿存储单元的第二端连接；
第三补偿存储控制晶体管，栅极和第一极都与所述下拉节点连接，第二极与所述补偿控制节点连接；以及，
第四补偿存储控制晶体管，栅极与所述复位端连接，第一极与所述补偿控制节点连接，第二极与第一低电平输出端连接。
6.如权利要求5所述的栅极驱动电路，其特征在于，所述第一补偿存储控制晶体管、所述第二补偿存储控制晶体管、所述第三补偿存储控制晶体管和所述第四补偿存储控制晶体管都为n型晶体管。
7.如权利要求1至6中任一权利要求所述的栅极驱动电路，其特征在于，所述补偿存储单元包括补偿电容单元。
8.如权利要求1至6中任一权利要求所述的栅极驱动电路，其特征在于，所述下拉节点控制单元还用于当所述上拉节点的电位大于所述预定电位时控制所述下拉节点与第一低电平输入端连接，当所述上拉节点的电位小于所述预定电位并所述下拉控制电压端输入高电平时控制所述下拉节点与所述下拉控制电压端连接。
9.如权利要求8所述的栅极驱动电路，其特征在于，所述下拉节点控制单元包括：
第一下拉控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第一低电平输入端连接；
第二下拉控制晶体管，栅极与所述上拉节点连接，第一极与下拉控制节点连接，第二极与所述第一低电平输入端连接；
第三下拉控制晶体管，栅极和第一极都与所述下拉控制电压端连接，第二极与所述下拉控制节点连接；以及，
第四下拉控制晶体管，栅极与所述下拉控制节点连接，第一极与所述下拉控制电压端连接，第二极与所述下拉节点连接。
10.如权利要求1至6中任一权利要求所述的栅极驱动电路，其特征在于，还包括：起始单元，分别与起始端和所述下拉节点连接，用于在每一帧显示时间段所述输入阶段开始之前在所述起始端的控制下控制所述下拉节点的电位为高电平，以控制对所述上拉节点和所述栅极驱动信号输出端放噪。
11.一种栅极驱动方法，应用于如权利要求1至10中任一权利要求所述的栅极驱动电路，其特征在于，所述栅极驱动方法包括：在每一帧显示时间段，
在输入阶段，下拉控制电压端输入高电平，在输入端的控制下，补偿存储控制单元控制下拉控制电压端与补偿存储单元的第二端连接，以对所述补偿存储单元进行充电；
在输出阶段，下拉控制电压端输入高电平，当所述上拉节点的电位小于预定电位时，下拉节点控制单元控制下拉节点与下拉控制电压端连接，以控制下拉节点的电位为高电平；当所述下拉节点的电位为高电平时，所述补偿存储控制单元控制所述补偿存储单元的第二端与所述上拉节点连接，从而能够通过所述补偿存储单元拉升所述上拉节点的电位。
12.一种栅极驱动方法，应用于如权利要求4至10中任一权利要求所述的栅极驱动电路，其特征在于，所述栅极驱动方法包括：在每一帧显示时间段，
在输入阶段，下拉控制电压端输入高电平，在输入端的控制下，补偿存储控制单元控制下拉控制电压端与补偿存储单元的第二端连接，以对所述补偿存储单元进行充电；
在输出阶段，下拉控制电压端输入高电平，当所述上拉节点的电位小于预定电位时，下拉节点控制单元控制下拉节点与下拉控制电压端连接，以控制下拉节点的电位为高电平；当所述下拉节点的电位为高电平时，所述补偿存储控制单元控制所述补偿存储单元的第二端与上拉节点连接，从而能够通过所述补偿存储单元拉升所述上拉节点的电位；
在复位阶段，在复位端的控制下，所述补偿存储控制单元控制所述补偿控制节点与所述下拉节点不连接。
13.如权利要求12所述的栅极驱动方法，其特征在于，还包括：在每一帧显示时间段，
在复位阶段，下拉控制电压端输入高电平，在复位端的控制下，上拉节点控制单元控制上拉节点的电位为低电平，下拉节点控制单元控制下拉节点与下拉控制电压端连接，以控制下拉节点的电位为高电平。
14.如权利要求13所述的栅极驱动方法，其特征在于，还包括：在每一帧显示时间段，
在复位阶段结束之后，所述下拉控制电压端输入低电平，下拉节点控制单元控制下拉节点的电位为低电平，所述补偿存储控制单元控制补偿存储单元的第二端与所述上拉节点不连接。
15.一种显示装置，其特征在于，包括如权利要求1至10中任一权利要求所述的栅极驱动电路。
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