CN108564910A - 移位寄存器单元、驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，属于显示技术领域。该移位寄存器单元包括输入模块、输出模块、下拉模块和复位模块。其中，该输入模块与第一时钟信号端连接，并可以根据该第一时钟信号端输出的第一时钟信号控制第二上拉节点的电位；该下拉模块也与该第一时钟信号端连接，并可以在第一时钟信号的控制下，对第二上拉节点和输出端进行降噪。本发明提供的移位寄存器单元中，第一时钟信号端可以同时对输入模块和下拉模块进行控制，有效减少了该移位寄存器单元中所需连接的信号端的个数，该移位寄存器单元的结构简单，占用空间较小，功耗较低。

Description

移位寄存器单元、驱动方法、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。

背景技术

移位寄存器通常包括多个级联的移位寄存器单元，每个移位寄存器单元用于驱动一行像素单元，由该多个级联的移位寄存器单元可以实现对显示面板中各行像素单元的逐行扫描驱动，以显示图像。

相关技术中有一种移位寄存器单元，该移位寄存器单元主要包括输入模块、输出模块、复位模块、下拉控制模块和下拉模块。该下拉控制子模块与下拉节点和第一电源端连接，该下拉控制子模块用于向下拉节点输入来自该第一电源端输出的第一电源信号的电位，该下拉模块与该下拉节点、上拉节点和输出端连接，该下拉节点控制该下拉模块对该上拉节点和输出端的电位进行降噪。

相关技术中的移位寄存器单元的结构较为复杂，占用空间较大，功耗较高。

发明内容

本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，可以解决相关技术中移位寄存器单元的结构较为复杂，占用空间较大，功耗较高的问题，所述技术方案如下：

第一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：输入模块、输出模块、下拉模块和复位模块；

所述输入模块分别与输入信号端、第一时钟信号端、第二时钟信号端、第一上拉节点和第二上拉节点连接，所述输入模块用于在来自所述输入信号端的输入信号的控制下，向所述第一上拉节点输入来自所述第一时钟信号端的第一时钟信号，以及在来自所述第二时钟信号端的第二时钟信号的控制下，控制所述第二上拉节点的电位为所述第一上拉节点的电位；

所述输出模块分别与第一电源信号端、所述第二上拉节点和输出端连接，所述输出模块用于在所述第二上拉节点的控制下，向所述输出端输入来自所述第一电源信号端的第一电源信号，或者，所述输出模块分别与所述第二时钟信号端、所述第二上拉节点和所述输出端连接，所述输出模块用于在所述第二上拉节点的控制下，向所述输出端输入来自所述第二时钟信号端的第二时钟信号；

所述下拉模块分别与所述第一时钟信号端、所述第二上拉节点、第二电源信号端以及所述输出端连接，所述下拉模块用于在所述第一时钟信号的控制下，分别向所述第二上拉节点和所述输出端输入来自所述第二电源信号端的第二电源信号；

所述复位模块分别与复位信号端、所述第二电源信号端以及所述第一上拉节点连接，所述复位模块用于在来自所述复位信号端的复位信号的控制下，向所述第一上拉节点输入来自所述第二电源信号端的第二电源信号。

可选的，所述输入模块，包括：第一晶体管和第二晶体管；

所述第一晶体管的栅极与所述输入信号端连接，所述第一晶体管的第一极与所述第一时钟信号端连接，所述第一晶体管的第二极与所述第一上拉节点连接；

所述第二晶体管的栅极与所述第二时钟信号端连接，所述第二晶体管的第一极与所述第一上拉节点连接，所述第二晶体管的第二极与所述第二上拉节点连接。

可选的，所述下拉模块包括：第三晶体管和第四晶体管；

所述第三晶体管的栅极与所述第一时钟信号端连接，所述第三晶体管的第一极与所述第二电源信号端连接，所述第三晶体管的第二极与所述第二上拉节点连接；

所述第四晶体管的栅极与所述第一时钟信号端连接，所述第四晶体管的第一极与所述第二电源信号端连接，所述第四晶体管的第二极与所述输出端连接。

可选的，所述复位模块包括：第五晶体管；

所述第五晶体管的栅极与所述复位信号端连接，所述第五晶体管的第一极与所述第二电源信号端连接，所述第五晶体管的第二极与所述第一上拉节点连接。

可选的，所述输出模块包括：第六晶体管；

所述输出模块与所述第一电源信号端连接，所述第六晶体管的栅极与所述第二上拉节点连接，所述第六晶体管的第一极与所述第一电源信号端连接，所述第六晶体管的第二极与所述输出端连接；

或者，所述输出模块与所述第二时钟信号端连接，所述第六晶体管的栅极与所述第二上拉节点连接，所述第六晶体管的第一极与所述第二时钟信号端连接，所述第六晶体管的第二极与所述输出端连接。

可选的，所述输出模块还包括：第一电容器；

所述第一电容器的一端与所述第二上拉节点连接，所述第一电容器的另一端与所述输出端连接。

可选的，所述移位寄存器单元还包括：第二电容器；

所述第二电容器的一端与所述第一上拉节点连接，所述第二电容器的另一端与所述第二电源信号端或所述输出端连接。

第二方面，提供了一种移位寄存器单元的驱动方法，所述移位寄存器单元包括输入模块、输出模块、下拉模块和复位模块；所述方法包括：

第一阶段，输入信号端输出的输入信号的电位为第一电位，第一时钟信号端输出的第一时钟信号的电位为第一电位，所述输入模块在所述输入信号的控制下，向第一上拉节点输入所述第一时钟信号；

第二阶段，所述输入信号的电位为第二电位，第二时钟信号端输出的第二时钟信号的电位以及第一电源信号端输出的第一电源信号的电位均为第一电位，所述第一上拉节点保持第一电位，所述输入模块在所述第二时钟信号的控制下，控制所述第二上拉节点的电位为所述第一上拉节点的电位，所述输出模块在所述第二上拉节点的控制下，向输出端输入所述第一电源信号或所述第二时钟信号；

第三阶段，复位信号端输出的复位信号的电位为第一电位，所述第一时钟信号的电位为第一电位，所述复位模块在所述复位信号的控制下，向所述第一上拉节点输入来自第二电源信号端的第二电源信号，所述下拉模块在所述第一时钟信号的控制下，分别向所述第二上拉节点和所述输出端输入所述第二电源信号，所述第二电源信号的电位为第二电位。

第三方面，提供了一种栅极驱动电路，所述栅极驱动电路包括如第一方面所述的移位寄存器单元；

每一级移位寄存器单元的输出端分别与上一级移位寄存器单元的复位信号端，以及下一级移位寄存器单元的输入信号端连接。

第四方面，提供了一种显示装置，所述显示装置包括如第三方面所述的栅极驱动电路。

本发明提供的技术方案带来的有益效果是：

综上所述，本发明实施例提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，该移位寄存器单元包括输入模块、输出模块、下拉模块和复位模块。其中，该输入模块与第一时钟信号端连接，并可以根据该第一时钟信号端输出的第一时钟信号，控制第二上拉节点的电位；且该下拉模块也与该第一时钟信号端连接，并可以在该第一时钟信号端的控制下，对第二上拉节点和输出端进行降噪。因此，本发明实施例提供的移位寄存器单元中，第一时钟信号端可以同时对输入模块和下拉模块进行控制，有效减少了该移位寄存器单元中所需连接的信号端的个数，该移位寄存器单元的结构简单，占用空间较小，功耗较低。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种移位寄存器单元的结构示意图；

图2是本发明实施例提供的另一种移位寄存器单元的结构示意图；

图3是本发明实施例提供的又一种移位寄存器单元的结构示意图；

图4是本发明实施例提供的再一种移位寄存器单元的结构示意图；

图5是本发明实施例提供的再一种移位寄存器单元的结构示意图；

图6是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图；

图7是本发明实施例提供的一种移位寄存器中各个信号端输出的信号的时序图；

图8是本发明实施例提供的一种移位寄存器单元在第一阶段的等效电路图；

图9是本发明实施例提供的一种移位寄存器单元在第二阶段的等效电路图；

图10是本发明实施例提供的一种移位寄存器单元在第三阶段的等效电路图；

图11是本发明实施例提供的一种移位寄存器单元在第四阶段的等效电路图；

图12是本发明实施例提供的一种移位寄存器单元在第五阶段的等效电路图；

图13是本发明实施例提供的一种栅极驱动电路的结构示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一级，漏极称为第二级。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管中的任一种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位，第一电位和第二电位仅代表该信号的电位有2个不同的状态量，不代表全文中第一电位或第二电位具有特定的数值。

图1是本发明实施例提供的一种移位寄存器单元的结构示意图，如图1所示，该移位寄存器单元可以包括：输入模块10、输出模块20、下拉模块30和复位模块40。

该输入模块10可以分别与输入信号端IN、第一时钟信号端CLK1、第二时钟信号端CLK2、第一上拉节点PU1和第二上拉节点PU2连接，该输入模块10可以在来自输入信号端IN的输入信号的控制下，向第一上拉节点PU1输入来自第一时钟信号端CLK1的第一时钟信号，以及在来自第二时钟信号端CLK2的第二时钟信号的控制下，控制第二上拉节点PU2的电位为第一上拉节点PU1的电位。

其中，所述第一时钟信号与所述第二时钟信号互补。也即是，在第一时钟信号的电位为第一电位时，第二时钟信号的电位为第二电位，且在第二时钟信号的电位为第一电位时，第一时钟信号的电位为第二电位。在本发明实施例中，该第一电位可以为有效电位。

示例的，在该移位寄存器单元的输入阶段中，该输入信号端IN输出的输入信号的电位为第一电位，该输入模块10可以在该输入信号的控制下，向该第一上拉节点PU1输入来自第一时钟信号端CLK1的第一时钟信号。并且当该第二时钟信号端CLK2输出的第二时钟信号的电位为第一电位时，该输入模块10可以在该第二时钟信号的控制下，控制该第二上拉节点PU2的电位为该第一上拉节点PU1的电位。

参考图1，该输出模块20可以分别与第一电源信号端VGH、第二上拉节点PU2和输出端OUT连接，该输出模块20可以在该第二上拉节点PU2的控制下，向输出端OUT输入来自该第一电源信号端VGH的第一电源信号，该第一电源信号的电位为第一电位。

或者，如图2所示，该输出模块20可以分别与第二时钟信号端CLK2、第二上拉节点PU2和输出端OUT连接，该输出模块20可以在该第二上拉节点PU2的控制下，向输出端OUT输入来自该第二时钟信号端CLK2的第二时钟信号。

在本发明实施例中，由于该输出模块20可以在第二节点PU2的控制下控制输出端OUT的电位，且该第二节点PU2的电位由该第二时钟信号端CLK2控制，也即是当该第一节点PU1的电位为第一电位，且第二时钟信号端CLK2输出的第二时钟信号的电位为第一电位时，该输出模块20可以在该第二节点PU2的控制下，直接输出处于第一电位的第二时钟信号。因此，通过将输出模块20直接与第二时钟信号端CLK2连接，既实现了对输出模块20的控制，又保证了输出端OUT的正常输出，简化了信号线的数量，降低了移位寄存器单元的功耗。

示例的，当第二上拉节点PU2的电位为第一电位时，该输出模块20可以在该第二上拉节点PU2的控制下，向输出端OUT输入处于第一电位的第一电源信号；或者向输出端OUT输入处于第一电位的的第二时钟信号。

该下拉模块30可以分别与第一时钟信号端CLK1、第二上拉节点PU2、第二电源信号端VGL以及输出端OUT连接，该下拉模块30可以在第一时钟信号的控制下，分别向第二上拉节点PU2和输出端OUT输入来自第二电源信号端VGL的第二电源信号，该第二电源信号的电位为第二电位。

示例的，当该第一时钟信号端CLK1输出的第一时钟信号的电位为第一电位时，该下拉模块30可以在该第一时钟信号的控制下，分别向该第二上拉节点PU2和该输出端OUT输入处于第二电位的第二电源信号，从而实现对第二上拉节点PU2和输出端OUT的降噪。

在本发明实施例中，该第一时钟信号端CLK1既可以通过输入模块10控制第一上拉节点PU1的电位，从而进一步控制第二上拉节点PU2的电位；该第一时钟信号端CLK1也可以控制该下拉模块30对该第二上拉节点PU2和输出端OUT进行主动降噪。该第一时钟信号端可以同时对输入模块10和下拉模块30进行控制，有效减少了该移位寄存器单元中所需连接的信号端的个数，降低了移位寄存器单元的功耗。

该复位模块40可以分别与复位信号端RST、第二电源信号端VGL以及第一上拉节点PU1连接，该复位模块40可以在来自该复位信号端RST的复位信号的控制下，向该第一上拉节点PU1输入来自该第二电源信号端VGL的第二电源信号。

示例的，在该移位寄存器单元的复位阶段中，该复位信号端RST输出的复位信号的电位为第一电位，该复位模块40可以在该复位信号的控制下，向该第一上拉节点PU1输入处于第二电位的第二电源信号，从而实现对该第一上拉节点PU1的复位。

综上所述，本发明实施例提供的移位寄存器单元中的输入模块与第一时钟信号端连接，可以根据该第一时钟信号端输出的第一时钟信号，控制第二上拉节点的电位；且该移位寄存器单元中的下拉模块也与该第一时钟信号端连接，并可以在该第一时钟信号端的控制下，对第二上拉节点和输出端进行降噪。因此，本发明实施例提供的移位寄存器单元中，第一时钟信号端可以同时对输入模块和下拉模块进行控制，有效减少了该移位寄存器单元中所需连接的信号端的个数，该移位寄存器单元的结构简单，占用空间较小，功耗较低。

图3是本发明实施例提供的另一种移位寄存器单元的结构示意图，如图3所示，该输入模块10可以包括：第一晶体管M1和第二晶体管M2。

该第一晶体管M1的栅极与输入信号端IN连接，该第一晶体管M1的第一极与第一时钟信号端CLK1连接，该第一晶体管M1的第二极与第一上拉节点PU1连接。

该第二晶体管M2的栅极与第二时钟信号端CLK2连接，该第二晶体管M2的第一极与第一上拉节点PU1连接，该第二晶体管M2的第二极与第二上拉节点PU2连接。

可选的，如图3所示，该下拉模块30可以包括：第三晶体管M3和第四晶体管M4。

该第三晶体管M3的栅极与第一时钟信号端CLK1连接，该第三晶体管M3的第一极与第二电源信号端VGL连接，该第三晶体管M3的第二极与第二上拉节点PU2连接。

该第四晶体管M4的栅极与第一时钟信号端CLK1连接，该第四晶体管M4的第一极与第二电源信号端VGL连接，该第四晶体管M4的第二极与输出端OUT连接。

可选的，如图3所示，该复位模块40可以包括：第五晶体管M5。

该第五晶体管M5的栅极与复位信号端RST连接，该第五晶体管M5的第一极与第二电源信号端VGL连接，该第五晶体管M5的第二极与第一上拉节点PU1连接。

可选的，如图3所示，该输出模块20可以包括：第六晶体管M6。

在一种可选的实现方式中，该输出模块20可以与第一电源信号端VGH连接时，相应的，该第六晶体管M6的栅极与第二上拉节点PU2连接，该第六晶体管M6的第一极与该第一电源信号端VGH连接，该第六晶体管M6的第二极与输出端OUT连接。

在另一种可选的实现方式中，为了进一步简化信号线的数量，该输出模块20可以直接与第二时钟信号端CLK2连接，相应的，如图4所示，该第六晶体管M6的栅极与第二上拉节点PU2连接，该第六晶体管M6的第一极可以与第二时钟信号端CLK2连接，该第六晶体管M6的第二极与输出端OUT连接。

在本发明实施例中，为了提高输出模块20输出信号时的稳定性，如图3和图4所示，该输出模块20还可以包括：第一电容器C1。

该第一电容器C1的一端可以与第二上拉节点PU2连接，该第一电容器C1的另一端可以与输出端OUT连接。

可选的，在本发明实施例中，为了保持第一上拉节点PU1的电位，如图3和图4所示，该移位寄存器单元还可以包括：第二电容器C2。

参考图3和图4，该第二电容器C2的一端可以与第一上拉节点PU1连接，该第二电容器C2的另一端可以与第二电源信号端VGL连接；或者，该第二电容器C2的另一端也可以与输出端OUT连接，本发明实施例对此不做限定。

需要说明的是，为了进一步简化移位寄存器单元的结构，如图5所示，该移位寄存器单元可以只包括第二电容器C2，该第二电容器C2的一端可以与该第一上拉节点PU1连接，该第二电容器C2的另一端可以与输出端OUT连接；或者该第二电容器C2的另一端也可以与第二电源信号端VGL连接，本发明实施例对此不做限定。

综上所述，本发明实施例提供的移位寄存器单元中的输入模块与第一时钟信号端连接，可以根据该第一时钟信号端输出的第一时钟信号，控制第二上拉节点的电位；且该移位寄存器单元中的下拉模块也与该第一时钟信号端连接，并可以在该第一时钟信号端的控制下，对第二上拉节点和输出端进行降噪。因此，本发明实施例提供的移位寄存器单元中，第一时钟信号端可以同时对输入模块和下拉模块进行控制，有效减少了该移位寄存器单元中所需连接的信号端的个数，该移位寄存器单元的结构简单，占用空间较小，功耗较低。

图6是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图，该驱动方法可以用于驱动如图1至5任一所述的移位寄存器单元，参考图1，该移位寄存器单元可以包括输入模块10、输出模块20、复位模块30和下拉模块40。参考图6，该方法可以包括：

步骤601、第一阶段，输入信号端输出的输入信号的电位为第一电位，第一时钟信号端输出的第一时钟信号的电位为第一电位，输入模块在输入信号的控制下，向第一上拉节点输入第一时钟信号。

在本发明实施例中，在第一阶段中，输入信号端输出的输入信号的电位为第一电位，该输入模块可以在该输入信号的控制下，向该第一上拉节点输入处于第一电位的第一时钟信号，从而实现对该第一上拉节点的预充电。

步骤602、第二阶段，输入信号的电位为第二电位，第二时钟信号端输出的第二时钟信号的电位以及第一电源信号端输出的第一电源信号的电位均为第一电位，第一上拉节点保持第一电位，输入模块在第二时钟信号的控制下，控制第二上拉节点的电位为第一上拉节点的电位，输出模块在第二上拉节点的控制下，向输出端输入第一电源信号或第二时钟信号。

在本发明实施例中，在第二阶段中，该第一上拉节点的电位在第二电容器的作用下保持为第一电位，该第二时钟信号端输出处于第一电位的第二时钟信号，使得该输入模块在该第二时钟信号的控制下，控制第二上拉节点的电位为第一电位，此时，输出模块即可以在该第二上拉节点的控制下，向输出端输入处于第一电位的第二时钟信号或第一电源信号，从而实现对一行像素单元的扫描。

步骤603、第三阶段，复位信号端输出的复位信号的电位为第一电位，第一时钟信号的电位为第一电位，复位模块在复位信号的控制下，向第一上拉节点输入来自第二电源信号端的第二电源信号，下拉模块在第一时钟信号的控制下，分别向第二上拉节点和输出端输入第二电源信号，第二电源信号的电位为第二电位。

在本发明实施例中，在第三阶段中，该复位信号端输出的复位信号的电位为第一电位，该复位模块可以在该复位信号的控制下，向第一上拉节点输入处于第二电位的第二电源信号，从而实现对该第一上拉节点的复位。此时，该第一时钟信号端输出的第一时钟信号的电位也为第一电位，该下拉模块可以在该第一时钟信号的控制下，向第二上拉节点和输出端输入处于第二电位的第一时钟信号，从而同时实现对该第二上拉节点和输出端的降噪。

综上所述，本发明实施例提供的移位寄存器单元的驱动方法，既可以通过第一时钟信号端控制第二上拉节点的电位，也可以通过该第一时钟信号端控制下拉模块对该第二上拉节点和输出端进行降噪。有效减少了该移位寄存器单元中所需连接的信号端的个数，该移位寄存器单元的结构简单，占用空间较小，功耗较低。

进一步的，图7是本发明实施例提供的一种移位寄存器单元驱动过程中各信号端的时序图，以图3所示的移位寄存器单元为例，并以移位寄存器单元中各个晶体管为N型晶体管，详细介绍本发明实施例提供的移位寄存器单元的驱动原理。

如图7所示，在第一阶段t1中，输入信号端IN输出的输入信号的电位为第一电位，第一晶体管M1开启；第一时钟信号端CLK1输出的第一时钟信号的电位为第一电位，第三晶体管M3和第四晶体管M4开启；第二时钟信号端CLK2输出的第二时钟信号的电位为第二电位，第二晶体管M2关断。第一时钟信号端CLK1通过第一晶体管M1向第一上拉节点PU1输入处于第一电位的第一时钟信号，使得该第一上拉节点PU1的电位被拉高，由此实现对该第一上拉节点PU1的预充电。第二电源信号端VGL通过第三晶体管M3向该第二上拉节点PU2输入处于第二电位的第二电源信号，并通过第四晶体管M4向输出端OUT输入处于第二电位的第二电源信号，从而实现对该第二上拉节点PU2和输出端OUT的降噪。该移位寄存器单元在第一阶段t1的等效电路图可以参考图8。

在第二阶段t2中，输入信号端IN输出的输入信号的电位为第二电位，第一晶体管M1关断；第一时钟信号端CLK1输出的第一时钟信号的电位跳变为第二电位，第三晶体管M3以及第四晶体管M4关断。第一上拉节点PU1的电位在第二电容器C2的作用下可以保持不变，第二时钟信号端CLK2输出的第二时钟信号的电位跳变为第一电位，第二晶体管M2开启，第一上拉节点PU1通过该第二晶体管M2拉高该第二上拉节点PU2的电位，第六晶体管M6开启，第一电源信号端VGH通过第六晶体管M6向输出端OUT输出处于第一电位的第一电源信号，以实现对一行像素单元的扫描。该移位寄存器单元在第二阶段t2的等效电路图可以参考图9。

在第三阶段t3中，复位信号端RST输出的复位信号的电位为第一电位，第五晶体管M5开启，第二电源信号端VGL通过该第五晶体管M5可以向该第一上拉节点PU1输出处于第二电位的第二电源信号，从而对该第一上拉节点PU1进行放电。且在第三阶段t3中，输入信号端IN输出的输入信号的电位为第二电位，第一晶体管M1关断；第二时钟信号端CLK2输出的第二时钟信号的电位跳变为第二电位，第二晶体管M2关断；第一时钟信号端CLK1输出的第一时钟信号的电位跳变为第一电位，第三晶体管M3和第四晶体管M4开启。第二电源信号端VGL还可以通过第三晶体管M3向第二上拉节点PU2输入处于第二电位的第二电源信号，从而对该第二上拉节点PU2进行降噪；第二电源信号端VGL还可以通过第四晶体管M4向输出端OUT输入处于第二电位的第二电源信号，从而对该输出端OUT进行降噪。该移位寄存器单元在第三阶段t3的等效电路图可以参考图10。

在第四阶段t4中，第二时钟信号端CLK2输出的第二时钟信号的电位跳变为第一电位，第二晶体管M2开启。由于在第三阶段t3中，第一上拉节点PU1被放电，也即是第一上拉节点PU1的电位为第二电位，此时该第一上拉节点PU1即可以通过该第二晶体管M2向该第二上拉节点PU2输出处于第二电位的信号，从而对该第二上拉节点PU2进行放电，该第六晶体管M6关断，实现对该第二上拉节点PU2的持续降噪。且在该第四阶段t4中，该输入信号端IN输出的输入信号的电位为第二电位，该第一晶体管M1关断，该第一时钟信号端CLK1输出的第一时钟信号的电位跳变为第二电位，第三晶体管M3以及该第四晶体管M4关断。该移位寄存器单元在第四阶段t4的等效电路图可以参考图11。

在第五阶段t5中，该第一时钟信号端CLK1输出的第一时钟信号的电位跳变为第一电位，第三晶体管M3和第四晶体管M4开启，该第二电源信号端VGL通过该第三晶体管M3向该第二上拉节点PU2输入处于第二电位的第二电源信号，并通过该第四晶体管M4向该输出端OUT输入处于第二电位的第二电源信号，从而继续对该第二上拉节点PU2和输出端OUT的持续降噪。该移位寄存器单元在第五阶段t5的等效电路图可以参考图12。

在第五阶段t5后续的阶段中，当输入信号端IN输出的输入信号的电位为第二电位时，也即是在该移位寄存器单元的非工作期间，该移位寄存器单元可以重复该第四阶段t4和第五阶段t5，即该第一时钟信号端CLK1可以对该移位寄存器单元进行持续降噪。直至输入信号端IN输出的输入信号的电位变为第一电位，也即是在下一帧扫描开始时，该移位寄存器单元可以继续执行上述第一阶段t1至第五阶段t5。

需要说明的是，在上述各实施例中，均是以第一晶体管至第六晶体管为N型晶体管，且第一电位相对于第二电位为高电位为例进行的说明。当然，第一晶体管至第六晶体管还可以采用P型晶体管，当该第一晶体管至第六晶体管采用P型晶体管时，该第一电位相对于第二电位为低电位，且各个信号端和节点的电位变化可以与图7所示的电位变化相反。

综上所述，本发明实施例提供的移位寄存器单元的驱动方法，既可以通过第一时钟信号端控制第二上拉节点的电位，也可以通过该第一时钟信号端控制下拉模块对该第二上拉节点和输出端进行降噪。有效减少了该移位寄存器单元中所需连接的信号端的个数，该移位寄存器单元的结构简单，占用空间较小，功耗较低。

图13是本发明实施例提供的一种栅极驱动电路的结构示意图，如图13所示，该栅极驱动电路可以包括：至少两个级联的如图1至图5任一所示的移位寄存器单元。

从图13中可以看出，每一级移位寄存器单元的输出端OUT可以与上一级移位寄存器单元的复位信号端RST相连；每一级移位寄存器单元的输出端OUT还可以与下一级移位寄存器单元的输入信号端IN相连。该栅极驱动电路中，第一级移位寄存器单元的输入信号端IN可以与开启信号端STV相连。

需要说明的是，参考图13，该栅极驱动电路可以与两条时钟信号线CLK和CLKB连接，且该两条时钟信号线提供的时钟信号互补，即两条时钟信号线提供的两路时钟信号的频率相同，相位相反。并且，相邻的两级移位寄存器单元的同一时钟信号端所连接的时钟信号线不同。例如在图13所示的电路中，第一级移位寄存器单元的第一时钟信号端CLK1连接的时钟信号线可以为CLK，第二级移位寄存器单元的第一时钟信号端CLK1连接的时钟信号线可以为CLKB；并且，第一级移位寄存器单元的第二时钟信号端CLK2连接的时钟信号线可以为CLKB，第二级移位寄存器单元的第二时钟信号端CLK2连接的时钟信号线可以为CLK。

另外，本发明实施例还提供一种显示装置，该显示装置可以包括如图13所示的栅极驱动电路。该显示装置可以为：液晶面板、电子纸、OLED面板、AMOLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的栅极驱动电路、移位寄存器单元和各模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：输入模块、输出模块、下拉模块和复位模块；

所述输入模块分别与输入信号端、第一时钟信号端、第二时钟信号端、第一上拉节点和第二上拉节点连接，所述输入模块用于在来自所述输入信号端的输入信号的控制下，向所述第一上拉节点输入来自所述第一时钟信号端的第一时钟信号，以及在来自所述第二时钟信号端的第二时钟信号的控制下，控制所述第二上拉节点的电位为所述第一上拉节点的电位；

所述输出模块分别与第一电源信号端、所述第二上拉节点和输出端连接，所述输出模块用于在所述第二上拉节点的控制下，向所述输出端输入来自所述第一电源信号端的第一电源信号，或者，所述输出模块分别与所述第二时钟信号端、所述第二上拉节点和所述输出端连接，所述输出模块用于在所述第二上拉节点的控制下，向所述输出端输入来自所述第二时钟信号端的第二时钟信号；

所述下拉模块分别与所述第一时钟信号端、所述第二上拉节点、第二电源信号端以及所述输出端连接，所述下拉模块用于在所述第一时钟信号的控制下，分别向所述第二上拉节点和所述输出端输入来自所述第二电源信号端的第二电源信号；

所述复位模块分别与复位信号端、所述第二电源信号端以及所述第一上拉节点连接，所述复位模块用于在来自所述复位信号端的复位信号的控制下，向所述第一上拉节点输入来自所述第二电源信号端的第二电源信号。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块，包括：第一晶体管和第二晶体管；

所述第一晶体管的栅极与所述输入信号端连接，所述第一晶体管的第一极与所述第一时钟信号端连接，所述第一晶体管的第二极与所述第一上拉节点连接；

所述第二晶体管的栅极与所述第二时钟信号端连接，所述第二晶体管的第一极与所述第一上拉节点连接，所述第二晶体管的第二极与所述第二上拉节点连接。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括：第三晶体管和第四晶体管；

所述第三晶体管的栅极与所述第一时钟信号端连接，所述第三晶体管的第一极与所述第二电源信号端连接，所述第三晶体管的第二极与所述第二上拉节点连接；

所述第四晶体管的栅极与所述第一时钟信号端连接，所述第四晶体管的第一极与所述第二电源信号端连接，所述第四晶体管的第二极与所述输出端连接。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位模块包括：第五晶体管；

所述第五晶体管的栅极与所述复位信号端连接，所述第五晶体管的第一极与所述第二电源信号端连接，所述第五晶体管的第二极与所述第一上拉节点连接。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出模块包括：第六晶体管；

所述输出模块与所述第一电源信号端连接，所述第六晶体管的栅极与所述第二上拉节点连接，所述第六晶体管的第一极与所述第一电源信号端连接，所述第六晶体管的第二极与所述输出端连接；

或者，所述输出模块与所述第二时钟信号端连接，所述第六晶体管的栅极与所述第二上拉节点连接，所述第六晶体管的第一极与所述第二时钟信号端连接，所述第六晶体管的第二极与所述输出端连接。

6.根据权利要求5所述的移位寄存器单元，其特征在于，所述输出模块还包括：第一电容器；

所述第一电容器的一端与所述第二上拉节点连接，所述第一电容器的另一端与所述输出端连接。

7.根据权利要求1至6任一所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第二电容器；

所述第二电容器的一端与所述第一上拉节点连接，所述第二电容器的另一端与所述第二电源信号端或所述输出端连接。

8.一种移位寄存器单元的驱动方法，其特征在于，所述移位寄存器单元包括输入模块、输出模块、下拉模块和复位模块；所述方法包括：

第一阶段，输入信号端输出的输入信号的电位为第一电位，第一时钟信号端输出的第一时钟信号的电位为第一电位，所述输入模块在所述输入信号的控制下，向第一上拉节点输入所述第一时钟信号；

第二阶段，所述输入信号的电位为第二电位，第二时钟信号端输出的第二时钟信号的电位以及第一电源信号端输出的第一电源信号的电位均为第一电位，所述第一上拉节点保持第一电位，所述输入模块在所述第二时钟信号的控制下，控制所述第二上拉节点的电位为所述第一上拉节点的电位，所述输出模块在所述第二上拉节点的控制下，向输出端输入所述第一电源信号或所述第二时钟信号；

第三阶段，复位信号端输出的复位信号的电位为第一电位，所述第一时钟信号的电位为第一电位，所述复位模块在所述复位信号的控制下，向所述第一上拉节点输入来自第二电源信号端的第二电源信号，所述下拉模块在所述第一时钟信号的控制下，分别向所述第二上拉节点和所述输出端输入所述第二电源信号，所述第二电源信号的电位为第二电位。

9.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：至少两个级联的如权利要求1至7任一所述的移位寄存器单元；

每一级移位寄存器单元的输出端分别与上一级移位寄存器单元的复位信号端，以及下一级移位寄存器单元的输入信号端连接。

10.一种显示装置，其特征在于，所述显示装置包括：如权利要求9所述的栅极驱动电路。