WO2017036083A1 - 移位寄存器、其驱动方法、栅极驱动电路及显示装置 - Google Patents

移位寄存器、其驱动方法、栅极驱动电路及显示装置 Download PDF

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胡理科
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成都京东方光电科技有限公司
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Definitions

  • the present disclosure relates to the field of display technologies, and in particular, to a shift register, a driving method thereof, a gate driving circuit, and a display device.
  • a gate driving signal is generally supplied to a gate of each thin film transistor (TFT) of a pixel region by a gate driving circuit.
  • the gate driving circuit can be formed on the array substrate of the display by an array process, that is, a Gate Driver on Array (GOA) process, which not only saves cost but also eliminates the gate integrated circuit (IC). , the integrated circuit of the Bonding area and the fan-out wiring space, so that the design of the narrow border of the display panel can be realized.
  • GOA Gate Driver on Array
  • a general gate driving circuit is composed of a plurality of cascaded shift registers, and the gate scanning signals are sequentially supplied to the respective gate lines on the display panel through the shift registers of the stages.
  • the display device driven by the touch and display time division in order to insert a plurality of touch time periods in a time period of displaying one frame, it is generally required to cascade a plurality of gate driving circuits, and each gate driving circuit Only the corresponding several rows of gate lines are connected, and the function of inserting the touch time period in the time period in which one frame is displayed is realized by controlling the timing of the start trigger signals of the gate drive circuits of the respective stages.
  • a shift register, a driving method thereof, and a gate driving circuit provided by some embodiments of the present disclosure
  • the display device not only has a simple structure, is advantageous for a narrow bezel design, but also can realize a function of inserting a touch time period in any display time period.
  • some embodiments of the present disclosure provide a shift register, including: an input module, a reset module, a touch switching module, a node control module, a first output module, and a second output module, where
  • the input module has a first end for receiving an input signal, a second end for receiving a first clock signal, and a third end connected to the first node; the input module is configured to be at a potential and a location of the input signal When the potential of the first clock signal is the first potential, the potential of the first node is the first potential;
  • the reset module has a first end for receiving a reset signal, a second end for receiving a third clock signal, and a third end connected to the first node; the reset module is configured to be at a potential of the reset signal And when the potential of the third clock signal is the first potential, the potential of the first node is the first potential;
  • the first end of the touch switching module is configured to receive a first touch control signal, the second end is connected to the first node, and the third end is connected to the second node; Controlling, by the first touch control signal, turning on between the first node and the second node in a display phase, and cutting off between the first node and the second node in a touch phase;
  • the node control module has a first end for receiving a DC signal, a second end for receiving a fourth clock signal, a third end for receiving a second touch control signal, and a fourth end connected to the first node
  • the fifth end is connected to the second node, and the sixth end is connected to the third node
  • the node control module is configured to: when the potential of the third node is the first potential, provide the DC signal to the
  • the first node provides the fourth clock signal to the third node when the potential of the fourth clock signal is the first potential, and when the potential of the second node is the first potential a second touch control signal is provided to the third node, and when the third node is in a floating state, maintaining a voltage difference between the first end and the third node of the node control module The voltage difference of the previous period;
  • the first output module has a first end connected to the second node, a second end for receiving a second clock signal, and a third end connected to a driving signal output end of the shift register; the first output module And configured to: when the potential of the second node is a first potential, provide the second clock signal to the driving signal output end, and when the second node is in a floating state, enable the first The voltage difference between the two nodes and the output of the driving signal is maintained as the voltage difference of the previous period;
  • the second output module has a first end connected to the third node, a second end configured to receive the DC signal, and a third end connected to the driving signal output end; the second output module is configured to be used; When the potential of the third node is the first potential, the DC signal is provided to the driving signal output end;
  • the effective pulse signal of the input signal When the effective pulse signal of the input signal is high, the first potential is high, the DC signal is low, and the potential of the second touch control signal is low during the display phase.
  • the touch phase is high; when the effective pulse signal of the input signal is low, the first potential is low, the DC signal is high, and the potential of the second touch control signal is displayed
  • the phase is high and low during the touch phase.
  • the method further includes: a third output module
  • the third output module has a first end for receiving a third touch control signal, a second end for receiving the DC signal, and a third end connected to the drive signal output end;
  • the third output module is configured to provide the DC signal to the driving signal output end during a touch phase under the control of the third touch control signal.
  • the input module specifically includes: a first switching transistor; wherein a drain of the first switching transistor is connected to the first node;
  • a gate of the first switching transistor for receiving the input signal a source for receiving the first clock signal, or a gate of the first switching transistor for receiving the first clock signal, a source The pole is used to receive the input signal.
  • the reset module specifically includes: a second switching transistor; wherein a drain of the second switching transistor is connected to the first node;
  • a gate of the second switching transistor for receiving the reset signal a source for receiving the third clock signal, or a gate of the second switching transistor for receiving the third clock signal, a source The pole is used to receive the reset signal.
  • the touch switching module specifically includes: a third switching transistor
  • the third switching transistor has a gate for receiving the first touch control signal, a source connected to the first node, and a drain connected to the second node.
  • the node control module specifically includes: a fourth switching transistor, a fifth switching transistor, a sixth switching transistor, and a first capacitor; wherein
  • the fourth switching transistor has a gate connected to the third node, a source for receiving the DC signal, and a drain connected to the first node;
  • the fifth switching transistor has a gate and a source for receiving the fourth clock signal, and a drain connected to the third node;
  • the sixth switching transistor has a gate connected to the second node, a source for receiving the second touch control signal, and a drain connected to the third node;
  • One end of the first capacitor is connected to the third node, and the other end is used to receive the DC signal.
  • the first output module specifically includes: a seventh switching transistor and a second capacitor; wherein
  • the seventh switching transistor has a gate connected to the second node, a source for receiving the second clock signal, and a drain connected to the output end of the driving signal;
  • One end of the second capacitor is connected to the second node, and the other end is connected to the output end of the driving signal.
  • the second output module specifically includes: an eighth switching transistor
  • the eighth switching transistor has a gate connected to the third node, a source for receiving the DC signal, and a drain connected to the driving signal output end.
  • the third output module specifically includes: a ninth switching transistor; wherein
  • the ninth switching transistor has a gate for receiving the third touch control signal, a source for receiving the DC signal, and a drain connected to the driving signal output end.
  • all the switching transistors are N-type transistors; or When the effective pulse signal of the input signal is low, all switching transistors are P-type transistors.
  • some embodiments of the present disclosure further provide a gate driving circuit including a plurality of the above-described shift registers provided by some embodiments of the present disclosure; wherein an input signal of the first stage shift register Input from the start signal terminal; except for the first stage shift register, the input signals of the other shift registers are input by the drive signal output terminal of the upper shift register connected thereto; Outside the register, the reset signals of the remaining shift registers are input by the drive signal output of the next-stage shift register connected thereto.
  • some embodiments of the present disclosure also provide a display device including any of the above-described gate driving circuits provided by some embodiments of the present disclosure.
  • some embodiments of the present disclosure further provide a driving method of any one of the above shift registers, including: a display phase and a touch phase; wherein the display phase includes a first phase, a second phase, and a third Stage and fourth stage;
  • the input module provides the first clock signal to the first node under the control of the input signal; and the control of the first touch control signal by the touch switching module And causing the first node and the second node to be in an on state, and providing a potential of the first node to the second node; and the potential of the node control module at the second node Controlling, by the second touch control signal, the third touch control signal to the third node; the first output module providing the second clock signal to the drive signal output end under the potential control of the second node ;
  • the second node In the second stage, the second node is in a floating state, and the first output module maintains a voltage difference between the second node and the output of the driving signal as a voltage difference of a previous period of time, And providing the second clock signal to the driving signal output end under the potential control of the second node; the node control module is configured to control the second touch control under the potential control of the second node a signal is provided to the third node;
  • the reset module provides the third clock signal to the first node under the control of the reset signal; and the control of the first touch control signal by the touch switching module And causing the first node and the second node to be in an on state, and providing a potential of the first node to the second node; and the potential of the node control module at the second node Controlling, by the second touch control signal, the third touch control signal to the third node; the first output module providing the second clock signal to the drive signal output end under the potential control of the second node ;
  • the node control module provides the fourth clock signal to the third node under the control of the fourth clock signal, and the potential is controlled under the potential control of the third node a DC signal is provided to the first node;
  • the touch switching module is in a conducting state between the first node and the second node under the control of the first touch control signal, and The potential of the first node is provided to the second node;
  • the second output module provides the DC signal to the output of the driving signal under the potential control of the third node;
  • the touch switching module is in an off state between the first node and the second node under the control of the first touch control signal; the second node is in a floating state a state, the first output module maintains a voltage difference between the second node and the output of the driving signal as a voltage difference of a previous period of time, and the node control module is under the control of the second node Providing the second touch control signal to the third node; or the third node is in a floating state, and the node control module is in a voltage between the first end thereof and the third node The difference is maintained as a voltage difference of the previous period; the second output module is configured to provide the DC signal to the drive signal output terminal under the potential control of the third node.
  • the touch phase may be inserted between any two adjacent stages of the first phase, the second phase, the third phase, and the fourth phase of the display phase, or may be inserted in the display phase After the fourth stage.
  • the touch switching module is in an off state between the first node and the second node under the control of the first touch control signal; the second node is in a floating state, and the first output module enables the second node and the driver
  • the voltage difference between the signal output terminals is maintained as the voltage difference of the previous time period, and the node control module provides the second touch control signal to the third node under the control of the second node; the second output module is Providing a DC signal to the drive signal output terminal under the potential control of the third node;
  • the touch switching module When the touch phase is inserted after the fourth phase, the touch switching module is in an off state between the first node and the second node under the control of the first touch control signal; the third node is in a floating state
  • the node control module maintains a voltage difference between the first end and the third node as a voltage difference of a previous period; the second output module provides a DC signal to the potential control of the third node to Drive signal output.
  • the shift register, the driving method thereof, the gate driving circuit and the display device provided by some embodiments of the present disclosure, wherein the shift register comprises: an input module, a reset module, a touch switching module, a node control module, and a first output a module and a second output module; wherein the input module adjusts the potential of the first node by using the input signal and the first clock signal, and the reset module adjusts the potential of the first node by using the reset signal and the third clock signal, and the touch switching module passes The first touch control signal is used to adjust the first node and the second node to be in a conductive state during the display phase, and the first node and the second node are in an off state during the touch phase, and the node control module passes the DC signal and the fourth clock.
  • the signal, the second touch control signal, the potential of the second node, and the potential of the third node adjust the potential of the first node and the potential of the third node
  • the first output module passes the potential of the second clock signal and the second node Adjusting the potential of the output of the driving signal
  • the second output module adjusts the driving by the DC signal and the potential of the third node
  • the potential of the signal output terminal can realize the insertion of the touch phase between any two adjacent time periods in the display phase by the mutual cooperation of the above six modules, and output the DC signal when the drive signal output end of the shift register is in the touch phase. When the touch phase is over, the working state of the display phase is continued.
  • the shift register is not only simple in structure, but also beneficial to the narrow bezel design, and can realize the function of inserting the touch time period in any display time period.
  • 1a is a schematic structural diagram of a shift register provided by some embodiments of the present disclosure.
  • FIG. 1b is a second schematic structural diagram of a shift register according to some embodiments of the present disclosure.
  • FIG. 2a is a schematic diagram of a specific structure of the shift register provided in FIG. 1a;
  • Figure 2b is a second schematic diagram of the structure of the shift register provided in Figure 1a;
  • FIG. 3a is a schematic diagram of a specific structure of the shift register provided in FIG. 1b;
  • FIG. 3a is a schematic diagram of a specific structure of the shift register provided in FIG. 1b;
  • Figure 3b is a second schematic diagram of the structure of the shift register provided in Figure 1b;
  • Figure 3c is a third schematic diagram of the specific structure of the shift register provided in Figure 1b;
  • Figure 3d is a fourth schematic diagram of the specific structure of the shift register provided in Figure 1b;
  • Figure 4a is a fifth schematic diagram of the specific structure of the shift register provided in Figure 1b;
  • Figure 4b is a sixth schematic diagram of the specific structure of the shift register provided in Figure 1b;
  • 5a to 5e are circuit timing diagrams of the shift register shown in Fig. 2a;
  • FIG. 6 is a schematic structural diagram of a gate driving circuit with a unidirectional scanning function according to some embodiments of the present disclosure
  • FIG. 7a is a partial circuit timing diagram of the gate drive circuit shown in FIG. 6 in a forward scan
  • FIG. 7b is a partial circuit timing diagram of the gate driving circuit shown in FIG. 6 in reverse scanning.
  • a shift register provided in this embodiment includes: an input module 1, a reset module 2, a touch switching module 3, a node control module 4, a first output module 5, and a second output module 6; among them,
  • the input module 1 has a first end for receiving an input signal Input, a second end for receiving the first clock signal CK1, a third end connected to the first node A, and an input module 1 for inputting an input signal When the potential of the first clock signal CK1 and the potential of the first clock signal CK1 are both the first potential, the potential of the first node A is made the first potential;
  • the reset module 2 has a first end for receiving a reset signal Reset, a second end for receiving a third clock signal CK3, a third end connected to the first node A, and a reset module 2 for a potential of the reset signal Reset When the potential of the three clock signals CK3 is the first potential, the potential of the first node A is made the first potential;
  • the touch switching module 3 is configured to receive the first touch control signal G1, the second end is connected to the first node A, the third end is connected to the second node B, and the touch switching module 3 is used in the first Under the control of a touch control signal G1, the first node A and the second node B are turned on during the display phase, and the first node A and the second node B are turned off during the touch phase;
  • the node control module 4 has a first end for receiving the DC signal V, a second end for receiving the fourth clock signal CK4, a third end for receiving the second touch control signal G2, and a fourth end and the first node A Connected, the fifth end is connected to the second node B, and the sixth end is connected to the third node C.
  • the node control module 4 is configured to provide the DC signal V to the first node when the potential of the third node C is the first potential A, when the potential of the fourth clock signal CK4 is the first potential, the fourth clock signal CK4 is supplied to the third node C, and when the potential of the second node B is the first potential, the second touch control signal G2 is provided to The third node C, and when the third node C is in the floating state, keep the voltage difference between the first end and the third node C of the node control module as the voltage difference of the previous period;
  • the first output module 5 has a first end connected to the second node B, a second end for receiving the second clock signal CK2, and a third end connected to the drive signal output terminal Output of the shift register;
  • the second clock signal CK2 is supplied to the driving signal output terminal Output, and when the second node B is in the floating state, the second node B and the driving signal are output.
  • the voltage difference between the terminals is maintained as the voltage difference of the previous period;
  • the second output module 6 has a first end connected to the third node C, a second end for receiving the DC signal V, a third end connected to the output of the driving signal output, and a second output module 6 for the third node C.
  • the potential is the first potential
  • the DC signal V is supplied to the drive signal output terminal Output;
  • the effective pulse signal of the input signal Input When the effective pulse signal of the input signal Input is high, the first potential is high, the DC signal V is low, and the potential of the second touch control signal G2 is low during the display phase, and is high during the touch phase. Potential; when the effective pulse signal of the input signal Input is low, the first potential For a low potential, the DC signal V is at a high potential, and the potential of the second touch control signal G2 is at a high potential during the display phase and a low potential during the touch phase.
  • the above shift register includes: an input module, a reset module, a touch switching module, a node control module, a first output module, and a second output module; wherein the input module passes the input signal and the first clock
  • the signal adjusts the potential of the first node
  • the reset module adjusts the potential of the first node by using the reset signal and the third clock signal
  • the touch switching module adjusts the first node and the second stage in the display phase by using the first touch control signal
  • the node is in an on state, and the first node and the second node are in an off state during the touch phase
  • the node control module passes the DC signal, the fourth clock signal, the second touch control signal, the potential of the second node, and the third node.
  • the shift register can realize the insertion of the touch phase between any two adjacent time periods in the display phase by the mutual cooperation of the above six modules, and output the DC signal when the drive signal output end of the shift register is in the touch phase. When the touch phase is over, the working state of the display phase is continued.
  • the shift register is not only simple in structure, but also beneficial to the narrow bezel design, and can realize the function of inserting the touch time period in any display time period.
  • the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal have the same period and the same duty ratio.
  • the rising edge of the input signal is aligned with the rising edge of the first clock signal
  • the rising edge of the reset signal is aligned with the rising edge of the third clock signal
  • the falling edge of the first clock signal is The rising edge of the second clock signal and the falling edge of the input signal are aligned
  • the falling edge of the second clock signal is aligned with the rising edge of the third clock signal
  • the falling edge of the fourth clock signal is aligned with the rising edge of the first clock signal, and its duty cycle is 0.25; or, when the effective pulse signal of the input signal is low, the falling edge of the input signal Aligned with the falling edge of the first clock signal, the falling edge of the reset signal is aligned with the falling edge of the third clock signal, the rising edge of the first clock signal is aligned with the falling edge of the second clock signal and the rising edge of the input signal, second The rising edge of the clock signal is aligned
  • the third output module 7 has a first end for receiving the third touch control signal CK3, a second end for receiving the DC signal V, a third end connected to the driving signal output terminal Output, and a third output module 7 for Under the control of the third touch control signal CK3, the DC signal V is supplied to the drive signal output terminal Output during the touch phase.
  • the input module 1 may specifically include: a first switching transistor T1; wherein, the drain of the first switching transistor T1 Connected to the first node A;
  • the gate of the first switching transistor T1 is for receiving an input signal Input, and the source is for receiving the first clock signal CK1.
  • the gate of the first switching transistor T1 is for receiving the first clock signal CK1
  • the source is for receiving the input signal Input.
  • the first switching transistor T1 when the effective pulse signal of the input signal Input is high, as shown in FIG. 2a, FIG. 3a, FIG. 3c and FIG. 4a, the first switching transistor T1 may be an N-type switching transistor; or When the effective pulse signal of the input signal Input is low, as shown in FIG. 2b, FIG. 3b, FIG. 3d and FIG. 4b, the first switching transistor T1 may also be a P-type switching transistor, which is not limited herein.
  • the potential of the first node A is set to the first potential.
  • the above is only a specific structure of the input module in the shift register.
  • the specific structure of the input module is not limited to the above structure provided by some embodiments of the present disclosure, and may be other structures known to those skilled in the art. This is not limited.
  • the reset module 2 may specifically include: a second switching transistor T2; wherein a drain of the second switching transistor T2 is connected to the first node A;
  • the gate of the second switching transistor T2 is for receiving a reset signal Reset, and the source is for receiving the third clock signal CK3.
  • the gate of the second switching transistor T2 is for receiving the third clock signal CK3, and the source is for receiving the reset signal Reset.
  • the second switching transistor T2 when the effective pulse signal of the input signal Input is high, as shown in FIG. 2a, FIG. 3a, FIG. 3c and FIG. 4a, the second switching transistor T2 may be an N-type switching transistor; or When the effective pulse signal of the input signal Input is low, as shown in FIG. 2b, FIG. 3b, FIG. 3d and FIG. 4b, the second switching transistor T2 may also be a P-type switching transistor; it is not limited herein.
  • the potential of the first node A is set to the first potential.
  • the above is only a specific structure of the reset module in the shift register.
  • the specific structure of the reset module is not limited to the above-mentioned structure provided by some embodiments of the present disclosure, and may be other structures known to those skilled in the art. This is not limited.
  • the touch switching module 3 may specifically include: a third switching transistor T3;
  • the third switching transistor T3 has a gate for receiving the first touch control signal G1, a source connected to the first node A, and a drain connected to the second node B.
  • the third switching transistor T3 when the effective pulse signal of the input signal Input is high, as shown in FIG. 2a, FIG. 3a, FIG. 3c and FIG. 4a, the third switching transistor T3 may be an N-type switching transistor. Alternatively, as shown in FIG. 2b, FIG. 3b, FIG. 3d and FIG. 4b, when the effective pulse signal of the input signal Input is low, the third switching transistor T3 may also be a P-type switching transistor, which is not limited herein.
  • the third switching transistor T3 in the display phase, is in an on state under the control of the first touch control signal G1, so that the first node A and the second node B are in an on state; In the touch phase, the third switching transistor T3 is in an off state under the control of the first touch control signal G1, so that the first node A and the second node B are in an off state.
  • the foregoing is only a specific structure of the touch switching module in the shift register.
  • the specific structure of the touch switching module is not limited to the foregoing structure provided by some embodiments of the present disclosure, and may also be known to those skilled in the art. Other structures are not limited herein.
  • the node control module 4 may specifically include: a fourth switching transistor T4, a fifth switching transistor T5, and a sixth switch. a transistor T6 and a first capacitor C1; wherein
  • a fourth switching transistor T4 having a gate connected to the third node C, a source for receiving the DC signal V, and a drain connected to the first node A;
  • the fifth switching transistor T5 has a gate and a source for receiving the fourth clock signal CK4, and a drain connected to the third node C;
  • a sixth switching transistor T6 having a gate connected to the second node B, a source for receiving the second touch control signal G2, and a drain connected to the third node C;
  • One end of the first capacitor C1 is connected to the third node C, and the other end is used to receive the DC signal V.
  • the fourth switching transistor T4, the fifth switching transistor T5, and the The six-switch transistor T6 can be an N-type switching transistor.
  • the fourth switching transistor T4, the fifth switching transistor T5, and the sixth switching transistor T6 may also be The P-type switching transistor is not limited herein.
  • the fourth switching transistor T4 when the fourth switching transistor T4 is in an on state under the potential control of the third node C, the DC signal V is supplied to the first node A, and when the fifth switching transistor T5 is at the fourth clock
  • the fourth clock signal CK4 is supplied to the third node C
  • the sixth switching transistor T6 when the sixth switching transistor T6 is in the on state under the control of the second node B, the second touch control signal is G2 is supplied to the third node C, and when the third node C is in the floating state, the voltage difference between the source of the fourth switching transistor T4 and the third node C is maintained as the previous one according to the bootstrap action of the capacitor.
  • the voltage difference of the time period when the fourth switching transistor T4 is in an on state under the potential control of the third node C, the DC signal V is supplied to the first node A, and when the fifth switching transistor T5 is at the fourth clock
  • the fourth clock signal CK4 when the signal CK4 is controlled to be in the on state, the fourth clock signal
  • the above is only a specific structure of the node control module in the shift register.
  • the specific structure of the node control module is not limited to the above structure provided by some embodiments of the present disclosure, and may be other structures known to those skilled in the art. , not limited here.
  • the first output module 5 may specifically include: a seventh switching transistor T7 and a second capacitor C2;
  • a seventh switching transistor T7 having a gate connected to the second node B, a source for receiving the second clock signal CK2, and a drain connected to the driving signal output terminal Output;
  • One end of the second capacitor C2 is connected to the second node B, and the other end is connected to the driving signal output terminal Output.
  • the seventh switching transistor T7 when the effective pulse signal of the input signal Input is high, as shown in FIG. 2a, FIG. 3a, FIG. 3c and FIG. 4a, the seventh switching transistor T7 may be an N-type switching transistor. Alternatively, when the effective pulse signal of the input signal Input is low, as shown in FIG. 2b, FIG. 3b, FIG. 3d and FIG. 4b, the seventh switching transistor T7 may also be a P-type switching transistor, which is not limited herein.
  • the seventh switching transistor T7 when the seventh switching transistor T7 is in an on state under the control of the second node B, the second clock signal CK2 is supplied to the driving signal output terminal Output, and when the second node B is in the floating state In the connected state, due to the bootstrap action of the second capacitor C2, the voltage difference between the second node B and the drive signal output terminal is maintained as the voltage difference of the previous period.
  • the above is only a specific structure of the first output module in the shift register.
  • the specific structure of the first output module is not limited to the foregoing structure provided by some embodiments of the present disclosure, and may also be known to those skilled in the art. Other structures are not limited herein.
  • the second output module 6 may specifically include: an eighth switching transistor T8;
  • the eighth switching transistor T8 has a gate connected to the third node C, a source for receiving the DC signal V, and a drain connected to the driving signal output terminal Output.
  • the eighth switching transistor T8 when the effective pulse signal of the input signal Input is high, as shown in FIG. 2a, FIG. 3a, FIG. 3c and FIG. 4a, the eighth switching transistor T8 may be an N-type switching transistor. Alternatively, when the effective pulse signal of the input signal Input is low, as shown in FIG. 2b, FIG. 3b, FIG. 3d and FIG. 4b, the eighth switching transistor T8 may also be a P-type switching transistor, which is not limited herein.
  • the eighth switching transistor T8 when the eighth switching transistor T8 is controlled at the third node C When the lower state is in the on state, the DC signal V is supplied to the drive signal output terminal Output.
  • the above is only a specific structure of the second output module in the shift register.
  • the specific structure of the second output module is not limited to the foregoing structure provided by some embodiments of the present disclosure, and may also be known to those skilled in the art. Other structures are not limited herein.
  • the third output module 7 specifically includes: a ninth switching transistor T9;
  • the ninth switching transistor T9 has a gate for receiving the third touch control signal G3, a source for receiving the DC signal V, and a drain connected to the driving signal output terminal Output.
  • the ninth switching transistor T9 may be an N-type switching transistor.
  • the ninth switching transistor T9 may also be a P-type switching transistor, which is not limited herein.
  • the ninth switching transistor T9 when the ninth switching transistor T9 is in an on state under the control of the third touch control signal G3, the DC signal V is supplied to the driving signal output terminal Output during the touch phase.
  • the second touch control signal G2 and the third touch control signal G3 may be the same touch control signal, as shown in FIG. 3c and FIG. 3d, the ninth switch transistor T9, and the gate thereof is used.
  • the second touch control signal G2 is received, the source is used to receive the DC signal V, and the drain is connected to the drive signal output terminal Output.
  • the ninth switching transistor T9 when the effective pulse signal of the input signal Input is high, the ninth switching transistor T9 may be an N-type switching transistor. Alternatively, as shown in FIG. 3d, when the effective pulse signal of the input signal Input is low, the ninth switching transistor T9 may also be a P-type switching transistor, which is not limited herein.
  • the foregoing is only a specific structure of the third output module in the shift register.
  • the specific structure of the third output module is not limited to the foregoing structure provided by some embodiments of the present disclosure, and may also be known to those skilled in the art. Other structures are not limited herein.
  • the switching transistors generally adopt transistors of the same material.
  • all the switching transistors are N-type transistor; when the effective pulse signal of the input signal is low, all switching transistors are P-type transistors.
  • the N-type switching transistor is turned on under a high potential and turned off under a low potential; the P-type switching transistor is turned off under a high potential and is turned on under a low potential.
  • the switching transistors mentioned in the above embodiments of the present disclosure are all metal oxide semiconductor field effect transistors (MOS, Metal Oxide Semiconductor).
  • MOS Metal Oxide Semiconductor
  • the sources and drains of these transistors may be interchanged depending on the type of transistor and the input signal, and no specific distinction is made here.
  • the input module and the reset module are symmetrically designed to implement function interchange, and thus the above shift register provided by some embodiments of the present disclosure may implement bidirectional scanning.
  • the input module of the shift register is interchanged with the function of the reset module, that is, relative to the forward scan, the reset module is used as the input module, the reset signal is used as the input signal, the input module is used as the reset module, and the input signal is used as the input signal. Reset signal.
  • the falling edge of the second clock signal is aligned with the rising edge of the first clock signal, the falling edge of the first clock signal and the rising edge of the fourth clock signal and the input
  • the falling edge of the signal is aligned, the falling edge of the fourth clock signal is aligned with the rising edge of the third clock signal; or, when the effective pulse signal of the reset signal is low, the falling edge of the reset signal and the falling edge of the third clock signal Align, the falling edge of the input signal is aligned with the falling edge of the first clock signal, the rising edge of the third clock signal is aligned with the falling edge of the second clock signal and the rising edge of the reset signal, and the rising edge of the second clock signal is first
  • the operation of the shift register shown in FIG. 2a is taken as an example.
  • all switching transistors are N-type switching transistors, and each N Switching transistor is turned on under high potential and cut off under low potential; DC signal The potential of the number V is low, the potential of the first touch control signal G1 is high at the display stage; the potential of the second touch control signal G2 is low at the display stage; the corresponding input and output timing diagram is as shown in FIG. 5a Show.
  • the display phase S1 in the input-output timing diagram shown in FIG. 5a is selected, wherein the display phase S1 is further divided into four phases a, b, c, and d.
  • the transistor T7 is both turned on; since the sixth switching transistor T6 is turned on and the low potential second touch control signal G2 is supplied to the third node C, the potential of the third node C is low; The potential is low, so the fourth switching transistor T4 and the eighth switching transistor T8 are both turned off; since the seventh switching transistor T7 is turned on and the high potential second clock signal CK2 is supplied to the driving signal output terminal Output, the driving signal output The terminal output outputs a high potential scan signal.
  • the switching transistor T4 is turned on and supplies the low voltage DC signal V to the first node A, so the potential of the first node A is low; since the first node A and the second node B are in the on state, the second node The potential of B is low; since the potential of the second node B is low, the sixth switching transistor T6 and the seventh switching transistor T7 are both turned off; since the eighth switching transistor T8 is turned on and the low-potential DC signal V is supplied
  • the drive signal output terminal is output, so the drive signal output terminal Output outputs a low potential scan signal.
  • the potential of the third node C is maintained at a high potential, and the fourth switching transistor T4 and the eighth switching transistor T8 are turned on to ensure that the driving signal output terminal Output outputs a low potential scanning signal until the next frame starts.
  • the working process is described by taking the structure of the shift register shown in FIG. 2a as an example.
  • the touch phase S2 is inserted into the d phase in the display phase S1 on the basis of the above example,
  • the potential of a touch control signal G1 is low during the touch phase;
  • the potential of the second touch control signal G2 is high during the touch phase;
  • the corresponding input and output timing diagram is as shown in FIG. 5b.
  • the display phase S1, the touch phase S2, and the display phase S3 in the input/output timing diagram shown in FIG. 5b are selected, wherein the display phase S1 is further divided into four stages a, b, c, and d.
  • the specific working process is the same as the working process of the a-stage of the display phase S1 in some examples described above with reference to FIG. 5a, and details are not described herein.
  • the specific working process is the same as the working process of the b-stage of the display phase S1 in some examples described above with reference to FIG. 5a, and will not be described herein.
  • the specific working process is the same as the working process of the c-stage of the display phase S1 in some examples described above with reference to FIG. 5a, and details are not described herein.
  • the working process is the same as the working process of the d-stage of the display phase S1 in some examples described above with reference to FIG. 5a, and will not be described herein.
  • the above shift register provided by some embodiments of the present disclosure can realize the insertion of the touch phase S2 into the display phase S1 after the d phase on the basis of some examples described above with reference to FIG. 5a.
  • the output of the drive signal output terminal maintains a low-potential scan signal, and after the completion of the touch phase, the operation process after the d-stage of the display phase S1 is continued.
  • the operation of the shift register shown in FIG. 2a is taken as an example, and the touch phase S2 is inserted into the c-stage and the d in the display phase S1 on the basis of the above embodiment.
  • the potential of the first touch control signal G1 is low in the touch phase; the potential of the second touch control signal G2 is high in the touch phase; the corresponding input and output timing diagram is as shown in FIG. 5c.
  • the display phase S1, the touch phase S2, and the display phase S3 in the input/output timing diagram shown in FIG. 5c are selected, wherein the display phase S1 is further divided into three stages of a, b, and c, and the display is performed.
  • Stage S3 includes the d stage.
  • the specific working process is the same as the working process of the b-stage of the display phase S1 in some examples described above with reference to FIG. 5a, and will not be described herein.
  • the specific working process is the same as the working process of the c-stage of the display phase S1 in some examples described above with reference to FIG. 5a, and details are not described herein.
  • the above shift register provided by some embodiments of the present disclosure can realize the insertion of the touch phase between the c-stage and the d-stage of the display phase S1 on the basis of some examples described above with reference to FIG. 5a by only eight switching transistors. S2, when the touch phase starts, the output of the drive signal output terminal maintains a low potential scan signal.
  • the operation of the shift register shown in FIG. 2a is taken as an example, and the touch phase S2 is inserted into the display phase S1 based on some examples described above with reference to FIG. 5a.
  • the potential of the first touch control signal G1 is at the touch level
  • the segment is low potential; the potential of the second touch control signal G2 is high in the touch phase; the corresponding input and output timing diagram is as shown in FIG. 5d.
  • the display phase S1, the touch phase S2, and the display phase S3 in the input/output timing diagram shown in FIG. 5d are selected.
  • the display phase S1 is further divided into two phases a and b, and the display phase S3 is displayed. It is divided into two stages, c and d.
  • the specific working process is the same as the working process of the b-stage of the display phase S1 in some examples described above with reference to FIG. 5a, and will not be described herein.
  • the drive signal output terminal Output outputs a low potential scan signal. It can be seen that the working process of the c-stage of the display phase S3 is the same as the working process of the c-stage of the display phase S1 in some examples described above with reference to FIG. 5a, and will not be described herein.
  • the above shift register provided by some embodiments of the present disclosure can realize the insertion of the touch phase between the b phase and the c phase of the display phase S1 on the basis of some examples described above with reference to FIG. 5a by only eight switching transistors. S2, after the start of the touch phase S2, the output of the drive signal output terminal maintains a low potential scan signal.
  • the operation of the shift register shown in FIG. 2a is taken as an example, and the touch phase S2 is inserted into the display phase S1 based on some examples described above with reference to FIG. 5a.
  • the potential of the first touch control signal G1 is at the touch level
  • the segment is low potential; the potential of the second touch control signal G2 is high during the touch phase; the corresponding input and output timing diagram is as shown in FIG. 5e.
  • the display phase S1, the touch phase S2, and the display phase S3 in the input/output timing diagram shown in FIG. 5e are selected.
  • the display phase S1 includes: a phase, and the display phase S3 is divided into b, c. And three stages of d.
  • the potential of the second node B is kept at a high potential to ensure that In the stage, the sixth switching transistor T6 and the seventh switching transistor T7 are both turned on; since the sixth switching transistor T6 is turned on and the high potential second touch control signal G2 is supplied to the third node C, the third node C The potential is high; since the potential of the third node C is high, the fourth switching transistor T4 and the eighth switching transistor T8 are both turned on; since the eighth switching transistor T8 is turned on and the low-potential DC signal is supplied to the driving The signal output terminal is output, so the drive signal output terminal Output outputs a low potential scan signal.
  • the transistor T7 is both turned on; since the sixth switching transistor T6 is turned on and the low potential second touch control signal G2 is supplied to the third node C, the potential of the third node C is low; The potential is low, so the fourth switching transistor T4 and the eighth switching transistor T8 are both turned off; since the seventh switching transistor T7 is turned on and the high potential second clock signal CK2 is supplied to the driving signal output terminal Output, the driving signal output The terminal output outputs a high potential scan signal. It can be seen that the work process of the b-stage of the display phase S3 has been performed with the b-stage of the display phase S1 in some of the examples described above with reference to Figure 5a. The same process.
  • the above shift register provided by some embodiments of the present disclosure can realize the insertion of the touch phase between the a phase and the b phase of the display phase S1 on the basis of some examples described above with reference to FIG. 5a by only eight switching transistors. S2, after the start of the touch phase S2, the output of the drive signal output terminal maintains a low potential scan signal.
  • the above-mentioned shift register provided by some embodiments of the present disclosure can realize the insertion of the touch phase between any two adjacent time periods in the display phase by using eight switching transistors, and the driving signal of the shift register when the touch phase is performed.
  • the output terminal outputs a DC signal, and when the touch phase ends, the operation state of the display phase is continued.
  • the shift register is not only simple in structure, but also beneficial to the narrow bezel design, and can realize the function of inserting the touch time period in any display time period.
  • some embodiments of the present disclosure further provide a driving method of any one of the above shift registers, including: a display phase and a touch phase; wherein the display phase includes a first phase, a second phase, a third phase, and Fourth stage;
  • the input module provides the first clock signal to the first node under the control of the input signal;
  • the touch switching module enables the first node and the second node to be turned on under the control of the first touch control signal a state, and providing a potential of the first node to the second node;
  • the node control module provides the second touch control signal to the third node under the potential control of the second node; the potential control of the first output module at the second node Providing a second clock signal to the drive signal output end;
  • the second node In the second stage, the second node is in a floating state, and the first output module maintains the voltage difference between the second node and the output of the driving signal as the voltage difference of the previous period, and under the potential control of the second node
  • the second clock signal is provided to the driving signal output end; the node control module provides the second touch control signal to the third node under the potential control of the second node;
  • the reset module provides the third clock signal to the first node under the control of the reset signal;
  • the touch switching module enables the first node and the second node to be turned on under the control of the first touch control signal a state, and providing a potential of the first node to the second node;
  • the node control module provides the second touch control signal to the third node under the potential control of the second node; the potential control of the first output module at the second node Providing a second clock signal to the drive signal output end;
  • the node control module provides the fourth clock signal to the third node under the control of the fourth clock signal, and provides the DC signal to the first node under the potential control of the third node;
  • the control switching module enables the first node and the second node to be in an on state under the control of the first touch control signal, and provides the potential of the first node to the second node;
  • the second output module is at the third node Providing a DC signal to the drive signal output terminal under potential control;
  • the touch switching module is in an off state between the first node and the second node under the control of the first touch control signal; the second node is in a floating state, and the first output module enables the second node and the driver
  • the voltage difference between the signal output ends is maintained as the voltage difference of the previous time period, and the node control module provides the second touch control signal to the third node under the control of the second node; or the third node is in the floating state
  • the node control module maintains the voltage difference between the first end and the third node as the voltage difference of the previous period; the second output module is configured to provide the DC signal to the driving signal under the potential control of the third node Output.
  • the touch phase may be inserted between any two adjacent stages in the first phase, the second phase, the third phase, and the fourth phase of the display phase. And can be inserted after the fourth stage of the display phase, which is not limited herein.
  • the touch switching module is first Under the control of the touch control signal, the first node and the second node are in an off state; the second node is in a floating state, and the first output module maintains a voltage difference between the second node and the drive signal output end.
  • the voltage difference of the time period the node control module provides the second touch control signal to the third node under the control of the second node; the second output module provides the DC signal to the drive signal output under the potential control of the third node end.
  • the touch switching module is in an off state between the first node and the second node under the control of the first touch control signal; the third node is in a floating state, and the node is controlled.
  • the module maintains the voltage difference between its first end and the third node as the voltage difference of the previous period; the second output module supplies the DC signal to the drive signal output terminal under the potential control of the third node.
  • some embodiments of the present disclosure also provide a gate driving circuit, as shown in FIG. 6, including a plurality of cascaded shift registers: SR(1), SR(2)...SR(n) ...SR(N-1), SR(N) (a total of N shift registers, 1 ⁇ n ⁇ N), the input signal Input of the first stage shift register SR(1) is input by the start signal STV, except In addition to the primary shift register SR(1), the remaining stages are shifted The input signal Input of the register SR(n) is input by the scan signal outputted by the drive signal output terminal Output_n-1 of the upper stage shift register SR(n-1) connected thereto; each stage shift register SR(n) The reset signal Reset is input by the scan signal output from the drive signal output terminal Output_n+1 of the next-stage shift register SR(n+1) connected thereto.
  • each shift register in the above-mentioned gate driving circuit is the same as the above-mentioned shift register of the present disclosure, and the details are not described again.
  • the first clock signal, the second clock signal, the third clock signal, the fourth clock signal, the first touch control signal, the second touch control signal, and the direct current are input to the shift registers of each stage.
  • the first clock signal CK1 of the 4n+1th stage shift register and the fourth clock of the 4th + 2nd stage shift register The signal CK4, the third clock signal CK3 of the 4th + 3rd stage shift register, and the second clock signal CK2 of the 4th + 4th stage shift register are all input by the same clock signal end, that is, the first clock signal terminal ck1; 4n
  • the third clock signal CK3 of the bit register is input by the same clock signal terminal, that is, the second clock signal terminal ck2; the third clock signal CK3 of the 4n+1th stage shift register, and the second clock of the 4n+2th stage shift register
  • the potential of the first node A_1 of the first stage shift register SR(1), the potential of the second node B_1, and the potential of the drive signal output terminal Output_1 are both low, and the potential of the third node C_1 is high;
  • the specific working process of the second stage shift register SR(2) to the tenth stage shift register SR(10) is the same as the specific working process of the first stage shift register SR(1), and the specific timing thereof is not shown in FIG. 7a. show;
  • the specific operation of the eleventh stage shift register SR (11) is similar to the operation of inserting the touch stage S2 between the c stage and the d stage in the display stage S1 in some embodiments described above with reference to FIG. 5c.
  • the potential of the first node A_11, the potential of the second node B_11 and the potential of the drive signal output terminal Output_11 in the control phase S2 are both low, and the potential of the third node C_11 is high;
  • the specific working process of the twelfth stage shift register SR (12) is the same as the operation of inserting the touch phase S2 between the b phase and the c phase in the display phase S1 in some embodiments described above with reference to FIG. 5d.
  • the potential of the first node A_12 and the potential of the drive signal output terminal Output_12 in the control phase S2 are both low, and the potential of the second node B_12 and the potential of the third node C_12 are high;
  • the specific operation of the thirteenth stage shift register SR (13) is the same as the operation of inserting the touch phase S2 between the a phase and the b phase in the display phase S1 in some embodiments described above with reference to FIG. 5e.
  • the potential of the first node A_13 and the potential of the drive signal output terminal Output_13 in the control phase S2 are both low, and the potential of the second node B_13 and the potential of the third node C_13 are high;
  • the shift registers of each stage normally output the scan signal until the next touch phase starts or the next frame starts.
  • the gate driving circuit exchanges the functions of the input module of each shift register and the reset module when performing gate line bidirectional scanning, that is, relative to the forward scan, each shift register in the reverse scan
  • the reset module is used as the input module
  • the reset signal is used as the input signal
  • the input module of each shift register is used as the reset module
  • the input signal is used as the reset signal.
  • the potential of the first node A_N of the Nth stage shift register SR(N), the potential of the second node B_N, and the potential of the drive signal output terminal Output_N are both low, and the potential of the third node C_N is high;
  • N-10th stage shift register SR (N-10) is similar to the operation of inserting the touch stage S2 between the c stage and the d stage in the display stage S1 in some embodiments described above with reference to FIG. 5c.
  • the potential of the first node A_N-10, the potential of the second node B_N-10, and the potential of the drive signal output terminal Output_N-10 are both low, and the potential of the third node C_N-10 is high. ;
  • N-11th shift register SR (N-11) is the same as the operation of inserting the touch phase S2 between the b phase and the c phase in the display phase S1 in some embodiments described above with reference to FIG. 5d.
  • the potential of the first node A_N-11 and the potential of the drive signal output terminal Output_N-11 are both low, and the potential of the second node B_N-11 and the potential of the third node C_N-11 are high. ;
  • N-12th stage shift register SR (N-12) is the same as the operation of inserting the touch stage S2 between the a stage and the b stage in the display stage S1 in some embodiments described above with reference to FIG. 5e.
  • the potential of the first node A_N-12 and the potential of the drive signal output terminal Output_N-12 are both low, and the potential of the second node B_N-12 and the potential of the third node C_N-12 are high. ;
  • the shift registers of each stage normally output the scan signal until the next touch phase starts or the next frame starts.
  • some embodiments of the present disclosure also provide a display device including the above-described gate driving circuit.
  • the gate driving circuit provides scanning signals for the gate lines on the array substrate in the display device.
  • the specific implementation refer to the description of the gate driving circuit, and the details are not described herein again.
  • the shift register comprises: an input module, a reset module, a touch switching module, a node control module, a first output module, and a second output module; wherein the input module passes the input signal and the first clock signal Adjusting the potential of the first node, the reset module adjusts the potential of the first node by using the reset signal and the third clock signal, and the touch switching module adjusts the first node and the second node in the display phase by using the first touch control signal In the on state, the first node and the second node are in an off state during the touch phase, and the node control module passes the DC signal, the fourth clock signal, the second touch control signal, the potential of the second node, and the potential of the third node.
  • the first output module adjusts the potential of the output of the driving signal by the second clock signal and the potential of the second node
  • the second output module passes the DC signal and the potential of the third node
  • the shift register can realize the insertion of the touch phase between any two adjacent time periods in the display phase by the mutual cooperation of the above six modules, and output the DC signal when the drive signal output end of the shift register is in the touch phase. When the touch phase is over, the working state of the display phase is continued.
  • the shift register is not only simple in structure, but also beneficial to the narrow bezel design, and can realize the function of inserting the touch time period in any display time period.

Abstract

一种移位寄存器、其驱动方法、栅极驱动电路及显示装置。移位寄存器包括：输入模块(1)、复位模块(2)、触控切换模块(3)、节点控制模块(4)、第一输出模块(5)和第二输出模块(6)。该移位寄存器通过上述六个模块的相互配合，可实现在显示阶段的任意相邻两时间段之间插入触控阶段，当在触控阶段时使移位寄存器的驱动信号输出端输出直流信号，当触控阶段结束后继续执行显示阶段的工作状态。该移位寄存器不仅结构简单，有利于窄边框设计，而且可以实现在任意显示时间段内插入触控时间段的功能。

Description

移位寄存器、其驱动方法、栅极驱动电路及显示装置
相关申请的交叉引用
本申请主张在2015年9月6日在中国提交的中国专利申请号No.201510560839.5的优先权，其全部内容通过引用包括于此。
技术领域
本公开涉及显示技术领域，特别涉及一种移位寄存器、其驱动方法、栅极驱动电路及显示装置。
背景技术
在薄膜晶体管显示面板中，通常通过栅极驱动电路向像素区域的各个薄膜晶体管(TFT，Thin Film Transistor)的栅极提供栅极驱动信号。栅极驱动电路可以通过阵列工艺形成在显示器的阵列基板上，即阵列基板行驱动(Gate Driver on Array，GOA)工艺，这种集成工艺不仅节省了成本，也省去了栅极集成电路(IC，Integrated Circuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现显示面板的窄边框的设计。
目前，一般的栅极驱动电路均是由多个级联的移位寄存器组成，通过各级移位寄存器实现依次向显示面板上的各行栅线提供栅极扫描信号。而在触控与显示分时驱动的显示装置中，为了实现在显示一帧的时间段内插入多个触控时间段，一般需要将多个栅极驱动电路进行级联，各栅极驱动电路仅连接对应的几行栅线，通过控制各级栅极驱动电路的起始触发信号的时序的方法，实现在显示一帧的时间段内插入触控时间段的功能。但是在上述方法中，显示一帧的时间段内，需要插入的触控时间段越多，需要的控制信号越多，控制线也越多，电路越复杂不利于窄边框设计，且上述方法触控时间段只能插入在固定时间段内，不能进行灵活调节。
发明内容
本公开一些实施例提供的一种移位寄存器、其驱动方法、栅极驱动电路 及显示装置，不仅结构简单，有利于窄边框设计，而且可以实现在任意显示时间段内插入触控时间段的功能。
因此，本公开一些实施例提供一种移位寄存器，包括：输入模块、复位模块、触控切换模块、节点控制模块、第一输出模块和第二输出模块，其中，
所述输入模块，其第一端用于接收输入信号，第二端用于接收第一时钟信号，第三端与第一节点相连；所述输入模块用于在所述输入信号的电位和所述第一时钟信号的电位均为第一电位时，使所述第一节点的电位为第一电位；
所述复位模块，其第一端用于接收复位信号，第二端用于接收第三时钟信号，第三端与所述第一节点相连；所述复位模块用于在所述复位信号的电位和所述第三时钟信号的电位均为第一电位时，使所述第一节点的电位为第一电位；
所述触控切换模块，其第一端用于接收第一触控控制信号，第二端与所述第一节点相连，第三端与第二节点相连；所述触控切换模块用于在第一触控控制信号的控制下在显示阶段使所述第一节点与所述第二节点之间导通，在触控阶段使所述第一节点与所述第二节点之间截止；
所述节点控制模块，其第一端用于接收直流信号，第二端用于接收第四时钟信号，第三端用于接收第二触控控制信号，第四端与所述第一节点相连，第五端与所述第二节点相连，第六端与第三节点相连；所述节点控制模块用于，在所述第三节点的电位为第一电位时将所述直流信号提供给所述第一节点，在所述第四时钟信号的电位为第一电位时将所述第四时钟信号提供给所述第三节点，在所述第二节点的电位为第一电位时将所述第二触控控制信号提供给所述第三节点，以及在所述第三节点处于浮接状态时，使所述节点控制模块的第一端与所述第三节点之间的电压差保持为上一时间段的电压差；
所述第一输出模块，其第一端与所述第二节点相连，第二端用于接收第二时钟信号，第三端与移位寄存器的驱动信号输出端相连；所述第一输出模块用于，在所述第二节点的电位为第一电位时，将所述第二时钟信号提供给所述驱动信号输出端，以及在所述第二节点处于浮接状态时，使所述第二节点与所述驱动信号输出端之间的电压差保持为上一时间段的电压差；
所述第二输出模块，其第一端与所述第三节点相连，第二端用于接收所述直流信号，第三端与所述驱动信号输出端相连；所述第二输出模块用于在所述第三节点的电位为第一电位时，将所述直流信号提供给所述驱动信号输出端；
当所述输入信号的有效脉冲信号为高电位时，所述第一电位为高电位，所述直流信号为低电位，且所述第二触控控制信号的电位在显示阶段为低电位，在触控阶段为高电位；当所述输入信号的有效脉冲信号为低电位时，所述第一电位为低电位，所述直流信号为高电位，所述第二触控控制信号的电位在显示阶段为高电位，在触控阶段为低电位。
可选地，在本公开一些实施例提供的上述移位寄存器中，还包括：第三输出模块；其中，
所述第三输出模块，其第一端用于接收第三触控控制信号，第二端用于接收所述直流信号，第三端与所述驱动信号输出端相连；
所述第三输出模块用于在所述第三触控控制信号的控制下，在触控阶段将所述直流信号提供给所述驱动信号输出端。
可选地，在本公开一些实施例提供的上述移位寄存器中，所述输入模块具体包括：第一开关晶体管；其中，所述第一开关晶体管的漏极与所述第一节点相连；
所述第一开关晶体管的栅极用于接收所述输入信号，源极用于接收所述第一时钟信号；或所述第一开关晶体管的栅极用于接收所述第一时钟信号，源极用于接收所述输入信号。
可选地，在本公开一些实施例提供的上述移位寄存器中，所述复位模块具体包括：第二开关晶体管；其中，所述第二开关晶体管的漏极与所述第一节点相连；
所述第二开关晶体管的栅极用于接收所述复位信号，源极用于接收所述第三时钟信号；或所述第二开关晶体管的栅极用于接收所述第三时钟信号，源极用于接收所述复位信号。
可选地，在本公开一些实施例提供的上述移位寄存器中，所述触控切换模块具体包括：第三开关晶体管；其中，
所述第三开关晶体管，其栅极用于接收所述第一触控控制信号，源极与所述第一节点相连，漏极与所述第二节点相连。
可选地，在本公开一些实施例提供的上述移位寄存器中，所述节点控制模块具体包括：第四开关晶体管、第五开关晶体管、第六开关晶体管和第一电容；其中，
所述第四开关晶体管，其栅极与所述第三节点相连，源极用于接收所述直流信号，漏极与所述第一节点相连；
所述第五开关晶体管，其栅极和源极均用来接收所述第四时钟信号，漏极与所述第三节点相连；
所述第六开关晶体管，其栅极与所述第二节点相连，源极用于接收所述第二触控控制信号，漏极与所述第三节点相连；
所述第一电容的一端与所述第三节点相连，另一端用于接收所述直流信号。
可选地，在本公开一些实施例提供的上述移位寄存器中，所述第一输出模块具体包括：第七开关晶体管和第二电容；其中，
所述第七开关晶体管，其栅极与所述第二节点相连，源极用于接收所述第二时钟信号，漏极与所述驱动信号输出端相连；
所述第二电容的一端与所述第二节点相连，另一端与所述驱动信号输出端相连。
可选地，在本公开一些实施例提供的上述移位寄存器中，所述第二输出模块具体包括：第八开关晶体管；其中，
所述第八开关晶体管，其栅极与所述第三节点相连，源极用于接收所述直流信号，漏极与所述驱动信号输出端相连。
可选地，在本公开一些实施例提供的上述移位寄存器中，所述第三输出模块具体包括：第九开关晶体管；其中，
所述第九开关晶体管，其栅极用于接收所述第三触控控制信号，源极用于接收所述直流信号，漏极与所述驱动信号输出端相连。
进一步地，在本公开一些实施例提供的上述移位寄存器中，当所述输入信号的有效脉冲信号为高电位时，所有开关晶体管均为N型晶体管；或者当 所述输入信号的有效脉冲信号为低电位时，所有开关晶体管均为P型晶体管。
相应地，本公开一些实施例还提供了一种栅极驱动电路，包括级联的多个本公开一些实施例提供的上述任一种移位寄存器；其中，第一级移位寄存器的输入信号由起始信号端输入；除第一级移位寄存器之外，其余各级移位寄存器的输入信号均由与其连接的上一级移位寄存器的驱动信号输出端输入；除最后一级移位寄存器之外，其余各级移位寄存器的复位信号均由与其连接的下一级移位寄存器的驱动信号输出端输入。
相应地，本公开一些实施例还提供了一种显示装置，包括本公开一些实施例提供的上述任一种栅极驱动电路。
相应地，本公开一些实施例还提供了一种上述任一种移位寄存器的驱动方法，包括：显示阶段和触控阶段；其中，所述显示阶段包括第一阶段、第二阶段、第三阶段和第四阶段；
所述第一阶段，所述输入模块在所述输入信号的控制下将所述第一时钟信号提供给所述第一节点；所述触控切换模块在所述第一触控控制信号的控制下使所述第一节点和所述第二节点之间处于导通状态，并将所述第一节点的电位提供给所述第二节点；所述节点控制模块在所述第二节点的电位控制下将所述第二触控控制信号提供给所述第三节点；所述第一输出模块在所述第二节点的电位控制下将所述第二时钟信号提供给所述驱动信号输出端；
所述第二阶段，所述第二节点处于浮接状态，所述第一输出模块使所述第二节点与所述驱动信号输出端之间的电压差保持为上一时间段的电压差，以及在所述第二节点的电位控制下将所述第二时钟信号提供给所述驱动信号输出端；所述节点控制模块在所述第二节点的电位控制下将所述第二触控控制信号提供给所述第三节点；
所述第三阶段，所述复位模块在所述复位信号的控制下将所述第三时钟信号提供给所述第一节点；所述触控切换模块在所述第一触控控制信号的控制下使所述第一节点和所述第二节点之间处于导通状态，并将所述第一节点的电位提供给所述第二节点；所述节点控制模块在所述第二节点的电位控制下将所述第二触控控制信号提供给所述第三节点；所述第一输出模块在所述第二节点的电位控制下将所述第二时钟信号提供给所述驱动信号输出端；
所述第四阶段，所述节点控制模块在所述第四时钟信号的控制下将所述第四时钟信号提供给所述第三节点，以及在所述第三节点的电位控制下将所述直流信号提供给所述第一节点；所述触控切换模块在所述第一触控控制信号的控制下使所述第一节点和所述第二节点之间处于导通状态，并将所述第一节点的电位提供给所述第二节点；所述第二输出模块在所述第三节点的电位控制下将所述直流信号提供给所述驱动信号输出端；
所述触控阶段，所述触控切换模块在所述第一触控控制信号的控制下使所述第一节点和所述第二节点之间处于截止状态；所述第二节点处于浮接状态，所述第一输出模块使所述第二节点与所述驱动信号输出端之间的电压差保持为上一时间段的电压差，所述节点控制模块在所述第二节点的控制下将所述第二触控控制信号提供给所述第三节点；或者，所述第三节点处于浮接状态，所述节点控制模块在使其第一端与所述第三节点之间的电压差保持为上一时间段的电压差；所述第二输出模块用于在所述第三节点的电位控制下将所述直流信号提供给所述驱动信号输出端。
可选地，所述触控阶段可以插入在显示阶段的所述第一阶段、第二阶段、第三阶段和第四阶段任意相邻的两阶段之间，或者可以插入在显示阶段的所述第四阶段之后。
可选地，当将触控阶段插入到所述第一阶段和第二阶段之间，或所述第二阶段和第三阶段之间，或所述第三阶段和第四阶段之间时，所述触控切换模块在第一触控控制信号的控制下使第一节点和第二节点之间处于截止状态；第二节点处于浮接状态，所述第一输出模块使第二节点与驱动信号输出端之间的电压差保持为上一时间段的电压差，所述节点控制模块在第二节点的控制下将第二触控控制信号提供给第三节点；所述第二输出模块在第三节点的电位控制下将直流信号提供给驱动信号输出端；以及
当将触控阶段插入到第四阶段之后时，所述触控切换模块在第一触控控制信号的控制下使第一节点和第二节点之间处于截止状态；第三节点处于浮接状态，所述节点控制模块在使其第一端与第三节点之间的电压差保持为上一时间段的电压差；所述第二输出模块在第三节点的电位控制下将直流信号提供给驱动信号输出端。
本公开一些实施例提供的上述移位寄存器、其驱动方法、栅极驱动电路及显示装置，其中所述移位寄存器包括：输入模块、复位模块、触控切换模块、节点控制模块、第一输出模块和第二输出模块；其中，输入模块通过输入信号和第一时钟信号来调节第一节点的电位，复位模块通过复位信号和第三时钟信号来调节第一节点的电位，触控切换模块通过第一触控控制信号来调节在显示阶段使第一节点和第二节点处于导通状态，在触控阶段使第一节点和第二节点处于截止状态，节点控制模块通过直流信号、第四时钟信号、第二触控控制信号、第二节点的电位和第三节点的电位来调节第一节点的电位和第三节点的电位，第一输出模块通过第二时钟信号和第二节点的电位来调节驱动信号输出端的电位，第二输出模块通过直流信号和第三节点的电位来调节驱动信号输出端的电位。该移位寄存器通过上述六个模块的相互配合，可实现在显示阶段的任意相邻两时间段之间插入触控阶段，当在触控阶段时使移位寄存器的驱动信号输出端输出直流信号，当触控阶段结束后继续执行显示阶段的工作状态。该移位寄存器不仅结构简单，有利于窄边框设计，而且可以实现在任意显示时间段内插入触控时间段的功能。
附图说明
为了更清楚地说明本公开一些实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1a为本公开一些实施例提供的移位寄存器的结构示意图之一；
图1b为本公开一些实施例提供的移位寄存器的结构示意图之二；
图2a为图1a提供的移位寄存器的具体结构示意图之一；
图2b为图1a提供的移位寄存器的具体结构示意图之二；
图3a为图1b提供的移位寄存器的具体结构示意图之一；
图3b为图1b提供的移位寄存器的具体结构示意图之二；
图3c为图1b提供的移位寄存器的具体结构示意图之三；
图3d为图1b提供的移位寄存器的具体结构示意图之四；
图4a为图1b提供的移位寄存器的具体结构示意图之五；
图4b为图1b提供的移位寄存器的具体结构示意图之六；
图5a至图5e为图2a所示的移位寄存器的电路时序图；
图6为本公开一些实施例提供的具有单向扫描功能的栅极驱动电路的结构示意图；
图7a为图6所示的栅极驱动电路正向扫描时的部分电路时序图；以及
图7b为图6所示的栅极驱动电路反向扫描时的部分电路时序图。
具体实施方式
为使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合本公开的实施例的附图，对本公开的实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开文本保护的范围。
除非另作定义，此处使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开专利申请说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也相应地改变。
下面结合附图，对本公开一些实施例提供的移位寄存器、其驱动方法、栅极驱动电路及显示装置的具体实施方式进行详细的说明。
本实施例提供的一种移位寄存器，如图1a所示，包括：输入模块1、复位模块2、触控切换模块3、节点控制模块4、第一输出模块5和第二输出模块6；其中，
输入模块1，其第一端用于接收输入信号Input，第二端用于接收第一时钟信号CK1，第三端与第一节点A相连；输入模块1用于在输入信号Input 的电位和第一时钟信号CK1的电位均为第一电位时，使第一节点A的电位为第一电位；
复位模块2，其第一端用于接收复位信号Reset，第二端用于接收第三时钟信号CK3，第三端与第一节点A相连；复位模块2用于在复位信号Reset的电位和第三时钟信号CK3的电位均为第一电位时，使第一节点A的电位为第一电位；
触控切换模块3，其第一端用于接收第一触控控制信号G1，第二端与第一节点A相连，第三端与第二节点B相连；触控切换模块3用于在第一触控控制信号G1的控制下在显示阶段使第一节点A与第二节点B之间导通，在触控阶段使第一节点A与第二节点B之间截止；
节点控制模块4，其第一端用于接收直流信号V，第二端用于接收第四时钟信号CK4，第三端用于接收第二触控控制信号G2，第四端与第一节点A相连，第五端与第二节点B相连，第六端与第三节点C相连；节点控制模块4用于，在第三节点C的电位为第一电位时将直流信号V提供给第一节点A，在第四时钟信号CK4的电位为第一电位时将第四时钟信号CK4提供给第三节点C，在第二节点B的电位为第一电位时将第二触控控制信号G2提供给第三节点C，以及在第三节点C处于浮接状态时，使节点控制模块的第一端与第三节点C之间的电压差保持为上一时间段的电压差；
第一输出模块5，其第一端与第二节点B相连，第二端用于接收第二时钟信号CK2，第三端与移位寄存器的驱动信号输出端Output相连；第一输出模块5用于，在第二节点B的电位为第一电位时，将第二时钟信号CK2提供给驱动信号输出端Output，以及在第二节点B处于浮接状态时，使第二节点B与驱动信号输出端Output之间的电压差保持为上一时间段的电压差；
第二输出模块6，其第一端与第三节点C相连，第二端用于接收直流信号V，第三端与驱动信号输出端相连Output；第二输出模块6用于在第三节点C的电位为第一电位时，将直流信号V提供给驱动信号输出端Output；
当输入信号Input的有效脉冲信号为高电位时，第一电位为高电位，直流信号V为低电位，且第二触控控制信号G2的电位在显示阶段为低电位，在触控阶段为高电位；当输入信号Input的有效脉冲信号为低电位时，第一电位 为低电位，直流信号V为高电位，第二触控控制信号G2的电位在显示阶段为高电位，在触控阶段为低电位。
本公开一些实施例提供的上述移位寄存器，包括：输入模块、复位模块、触控切换模块、节点控制模块、第一输出模块和第二输出模块；其中，输入模块通过输入信号和第一时钟信号来调节第一节点的电位，复位模块通过复位信号和第三时钟信号来调节第一节点的电位，触控切换模块通过第一触控控制信号来调节在显示阶段使第一节点和第二节点处于导通状态，在触控阶段使第一节点和第二节点处于截止状态，节点控制模块通过直流信号、第四时钟信号、第二触控控制信号、第二节点的电位和第三节点的电位来调节第一节点的电位和第三节点的电位，第一输出模块通过第二时钟信号和第二节点的电位来调节驱动信号输出端的电位，第二输出模块通过直流信号和第三节点的电位来调节驱动信号输出端的电位。该移位寄存器通过上述六个模块的相互配合，可实现在显示阶段的任意相邻两时间段之间插入触控阶段，当在触控阶段时使移位寄存器的驱动信号输出端输出直流信号，当触控阶段结束后继续执行显示阶段的工作状态。该移位寄存器不仅结构简单，有利于窄边框设计，而且可以实现在任意显示时间段内插入触控时间段的功能。
需要说明的是，在本公开一些实施例提供的上述移位寄存器中，在显示阶段，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的周期相同，占空比相同；
当输入信号的有效脉冲信号为高电位时，输入信号的上升沿与第一时钟信号的上升沿对齐，复位信号的上升沿与第三时钟信号的上升沿对齐，第一时钟信号的下降沿与第二时钟信号的上升沿以及输入信号的下降沿对齐，第二时钟信号的下降沿与第三时钟信号的上升沿对齐，第三时钟信号的下降沿与第四时钟信号的上升沿以及复位信号的下降沿对齐，第四时钟信号的下降沿与第一时钟信号的上升沿对齐，且其占空比均为0.25；或者，当输入信号的有效脉冲信号为低电位时，输入信号的下降沿与第一时钟信号的下降沿对齐，复位信号的下降沿与第三时钟信号的下降沿对齐，第一时钟信号的上升沿与第二时钟信号的下降沿以及输入信号的上升沿对齐，第二时钟信号的上升沿与第三时钟信号的下降沿对齐，第三时钟信号的上升沿与第四时钟信号 的下降沿以及复位信号的上升沿对齐，第四时钟信号的上升沿与第一时钟信号的下降沿对齐，且其占空比均为0.75。
进一步地，为了保证本公开一些实施例提供的上述移位寄存器在触控阶段驱动信号输出端Output的电位，在本公开一些实施例提供的上述移位寄存器中，如图1b所示，还可以包括第三输出模块7；其中，
第三输出模块7，其第一端用于接收第三触控控制信号CK3，第二端用于接收直流信号V，第三端与驱动信号输出端Output相连；第三输出模块7用于在第三触控控制信号CK3的控制下，在触控阶段将直流信号V提供给驱动信号输出端Output。
下面结合具体实施例，对本公开进行详细说明。需要说明的是，本实施例是为了更好的解释本公开，但不限制本公开。
可选地，在本公开一些实施例提供的上述移位寄存器中，如图2a至图4b所示，输入模块1具体可以包括：第一开关晶体管T1；其中，第一开关晶体管T1的漏极与第一节点A相连；
如图2a至图3d所示，第一开关晶体管T1的栅极用于接收输入信号Input，源极用于接收第一时钟信号CK1。或者，如图4a和图4b所示，第一开关晶体管T1的栅极用于接收第一时钟信号CK1，源极用于接收输入信号Input。
可选地，在具体实施时，当输入信号Input的有效脉冲信号为高电位时，如图2a、图3a、图3c和图4a所示，第一开关晶体管T1可以为N型开关晶体管；或者，当输入信号Input的有效脉冲信号为低电位时，如图2b、图3b、图3d和图4b所示，第一开关晶体管T1也可以为P型开关晶体管，在此不作限定。
进一步地，在具体实施时，当第一开关晶体管T1在输入信号Input的电位和第一时钟信号CK1的电位均为第一电位时，使第一节点A的电位为第一电位。
以上仅是举例说明移位寄存器中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本公开一些实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
可选地，在本公开一些实施例提供的上述移位寄存器中，如图2a至图4b 所示，复位模块2具体可以包括：第二开关晶体管T2；其中，第二开关晶体管T2的漏极与第一节点A相连；
如图2a至图3d所示，第二开关晶体管T2的栅极用于接收复位信号Reset，源极用于接收第三时钟信号CK3。或者，如图4a和图4b所示，第二开关晶体管T2的栅极用于接收第三时钟信号CK3，源极用于接收复位信号Reset。
可选地，在具体实施时，当输入信号Input的有效脉冲信号为高电位时，如图2a、图3a、图3c和图4a所示，第二开关晶体管T2可以为N型开关晶体管；或者，当输入信号Input的有效脉冲信号为低电位时，如图2b、图3b、图3d和图4b所示，第二开关晶体管T2也可以为P型开关晶体管；在此不作限定。
进一步地，在具体实施时，当第二开关晶体管T2在复位信号Reset的电位和第三时钟信号CK3的电位均为第一电位时，使第一节点A的电位为第一电位。
以上仅是举例说明移位寄存器中复位模块的具体结构，在具体实施时，复位模块的具体结构不限于本公开一些实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
可选地，在本公开一些实施例提供的上述移位寄存器中，如图2a至图4b所示，触控切换模块3具体可以包括：第三开关晶体管T3；其中，
第三开关晶体管T3，其栅极用于接收第一触控控制信号G1，源极与第一节点A相连，漏极与第二节点B相连。
可选地，在具体实施时，当输入信号Input的有效脉冲信号为高电位时，如图2a、图3a、图3c和图4a所示，第三开关晶体管T3可以为N型开关晶体管。或者，如图2b、图3b、图3d和图4b所示，当输入信号Input的有效脉冲信号为低电位时，第三开关晶体管T3也可以为P型开关晶体管，在此不作限定。
进一步地，在具体实施时，在显示阶段，第三开关晶体管T3在第一触控控制信号G1的控制下处于导通状态，从而使第一节点A与第二节点B处于导通状态；在触控阶段，第三开关晶体管T3在第一触控控制信号G1的控制下处于截止状态，从而使第一节点A与第二节点B处于截止状态。
以上仅是举例说明移位寄存器中触控切换模块的具体结构，在具体实施时，触控切换模块的具体结构不限于本公开一些实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
可选地，在本公开一些实施例提供的上述移位寄存器中，如图2a至图4b所示，节点控制模块4具体可以包括：第四开关晶体管T4、第五开关晶体管T5、第六开关晶体管T6和第一电容C1；其中，
第四开关晶体管T4，其栅极与第三节点C相连，源极用于接收直流信号V，漏极与第一节点A相连；
第五开关晶体管T5，其栅极和源极均用来接收第四时钟信号CK4，漏极与第三节点C相连；
第六开关晶体管T6，其栅极与第二节点B相连，源极用于接收第二触控控制信号G2，漏极与第三节点C相连；
第一电容C1的一端与第三节点C相连，另一端用于接收直流信号V。
可选地，在具体实施时，当输入信号Input的有效脉冲信号为高电位时，如图2a、图3a、图3c和图4a所示，第四开关晶体管T4、第五开关晶体管T5和第六开关晶体管T6可以为N型开关晶体管。或者，当输入信号Input的有效脉冲信号为低电位时，如图2b、图3b、图3d和图4b所示，第四开关晶体管T4、第五开关晶体管T5和第六开关晶体管T6也可以为P型开关晶体管，在此不作限定。
进一步地，在具体实施时，当第四开关晶体管T4在第三节点C的电位控制下处于导通状态时，将直流信号V提供给第一节点A，当第五开关晶体管T5在第四时钟信号CK4控制下处于导通状态时，将第四时钟信号CK4提供给第三节点C，当第六开关晶体管T6在第二节点B的控制下处于导通状态时，将第二触控控制信号G2提供给第三节点C，以及当第三节点C处于浮接状态时，根据电容的自举作用，使第四开关晶体管T4的源极与第三节点C之间的电压差保持为上一时间段的电压差。
以上仅是举例说明移位寄存器中节点控制模块的具体结构，在具体实施时，节点控制模块的具体结构不限于本公开一些实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
可选地，在本公开一些实施例提供的上述移位寄存器中，如图2a至图4b所示，第一输出模块5具体可以包括：第七开关晶体管T7和第二电容C2；其中，
第七开关晶体管T7，其栅极与第二节点B相连，源极用于接收第二时钟信号CK2，漏极与驱动信号输出端Output相连；
第二电容C2的一端与第二节点B相连，另一端与驱动信号输出端Output相连。
可选地，在具体实施时，当输入信号Input的有效脉冲信号为高电位时，如图2a、图3a、图3c和图4a所示，第七开关晶体管T7可以为N型开关晶体管。或者，当输入信号Input的有效脉冲信号为低电位时，如图2b、图3b、图3d和图4b所示，第七开关晶体管T7也可以为P型开关晶体管，在此不作限定。
进一步地，在具体实施时，当第七开关晶体管T7在第二节点B的控制下处于导通状态时，将第二时钟信号CK2提供给驱动信号输出端Output，以及当第二节点B处于浮接状态时，由于第二电容C2的自举作用，使其第二节点B与驱动信号输出端Output之间的电压差保持为上一时间段的电压差。
以上仅是举例说明移位寄存器中第一输出模块的具体结构，在具体实施时，第一输出模块的具体结构不限于本公开一些实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
可选地，在本公开一些实施例提供的上述移位寄存器中，如图2a至图4b所示，第二输出模块6具体可以包括：第八开关晶体管T8；其中，
第八开关晶体管T8，其栅极与第三节点C相连，源极用于接收直流信号V，漏极与驱动信号输出端Output相连。
可选地，在具体实施时，当输入信号Input的有效脉冲信号为高电位时，如图2a、图3a、图3c和图4a所示，第八开关晶体管T8可以为N型开关晶体管。或者，当输入信号Input的有效脉冲信号为低电位时，如图2b、图3b、图3d和图4b所示，第八开关晶体管T8也可以为P型开关晶体管，在此不作限定。
进一步地，在具体实施时，当第八开关晶体管T8在第三节点C的控制 下处于导通状态时，将直流信号V提供给驱动信号输出端Output。
以上仅是举例说明移位寄存器中第二输出模块的具体结构，在具体实施时，第二输出模块的具体结构不限于本公开一些实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
可选地，在具体实施时，如图3a至图3d所示，第三输出模块7具体包括：第九开关晶体管T9；其中，
如图3a和图3b所示，第九开关晶体管T9，其栅极用于接收第三触控控制信号G3，源极用于接收直流信号V，漏极与驱动信号输出端Output相连。
可选地，在具体实施时，如图3a所示，第九开关晶体管T9可以为N型开关晶体管。或者，如图3b所示，第九开关晶体管T9也可以为P型开关晶体管，在此不作限定。
进一步地，在具体实施时，当第九开关晶体管T9在第三触控控制信号G3的控制下处于导通状态时，在触控阶段将直流信号V提供给驱动信号输出端Output。
进一步地，在具体实施时，第二触控控制信号G2和第三触控控制信号G3可以为同一触控控制信号，如图3c和图3d所示，第九开关晶体管T9，其栅极用于接收第二触控控制信号G2，源极用于接收直流信号V，漏极与驱动信号输出端Output相连。
可选地，在具体实施时，如图3c所示，当输入信号Input的有效脉冲信号为高电位时，第九开关晶体管T9可以为N型开关晶体管。或者，如图3d所示，当输入信号Input的有效脉冲信号为低电位时，第九开关晶体管T9也可以为P型开关晶体管，在此不作限定。
以上仅是举例说明移位寄存器中第三输出模块的具体结构，在具体实施时，第三输出模块的具体结构不限于本公开一些实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
可选地，在本公开一些实施例提供的上述移位寄存器中，开关晶体管一般均采用相同材质的晶体管，在具体实施时，当输入信号的有效脉冲信号为高电位时，所有开关晶体管均为N型晶体管；当输入信号的有效脉冲信号为低电位时，所有开关晶体管均为P型晶体管。
进一步的，在具体实施时，N型开关晶体管在高电位作用下导通，在低电位作用下截止；P型开关晶体管在高电位作用下截止，在低电位作用下导通。
需要说明的是，本公开上述实施例中提到的开关晶体管均为金属氧化物半导体场效应管(MOS，Metal Oxide Semiconductor)。在具体实施中，这些晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。
进一步地，由于在本公开一些实施例提供的上述移位寄存器中，输入模块与复位模块为对称设计，可以实现功能互换，因此本公开一些实施例提供的上述移位寄存器可以实现双向扫描。在反向扫描时，将移位寄存器的输入模块与复位模块的功能进行互换，即相对于正向扫描，复位模块作为输入模块，复位信号作为输入信号，输入模块作为复位模块，输入信号作为复位信号。且当复位信号的有效脉冲信号为高电位时，复位信号的上升沿与第三时钟信号的上升沿对齐，输入信号的上升沿与第一时钟信号的上升沿对齐，第三时钟信号的下降沿与第二时钟信号的上升沿以及复位信号的下降沿对齐，第二时钟信号的下降沿与第一时钟信号的上升沿对齐，第一时钟信号的下降沿与第四时钟信号的上升沿以及输入信号的下降沿对齐，第四时钟信号的下降沿与第三时钟信号的上升沿对齐；或者，当复位信号的有效脉冲信号为低电位时，复位信号的下降沿与第三时钟信号的下降沿对齐，输入信号的下降沿与第一时钟信号的下降沿对齐，第三时钟信号的上升沿与第二时钟信号的下降沿以及复位信号的上升沿对齐，第二时钟信号的上升沿与第一时钟信号的下降沿对齐，第一时钟信号的上升沿与第四时钟信号的下降沿以及输入信号的上升沿对齐，第四时钟信号的上升沿与第三时钟信号的下降沿对齐。
下面分别结合电路时序图，以正向扫描为例对本公开一些实施例提供的上述移位寄存器的工作过程作以描述。下述描述中以1表示高电位信号，0表示低电位信号。
在一些示例中，以图2a所示的移位寄存器的结构为例对其工作过程作以描述，其中在图2a所示的移位寄存器中，所有开关晶体管均为N型开关晶体管，各N型开关晶体管在高电位作用下导通，在低电位作用下截止；直流信 号V的电位为低电位，第一触控控制信号G1的电位在显示阶段为高电位；第二触控控制信号G2的电位在显示阶段为低电位；对应的输入输出时序图如图5a所示。具体地，选取如图5a所示的输入输出时序图中的显示阶段S1，其中，显示阶段S1又分为a、b、c和d四个阶段。
在显示阶段S1，G1＝1，G2＝0，V＝0。由于G1＝1，因此第三开关晶体管T3导通，使得第一节点A和第二节点B处于导通状态。
其中，在a阶段，CK1＝1，CK2＝0，CK3＝0，CK4＝0，Input＝1，Reset＝0。由于Input＝1，因此第一开关晶体管T1导通；由于第一开关晶体管T1导通并将输入信号Input的电位提供给第一节点A，因此第一节点A的电位为高电位；由于Reset＝0，因此第二开关晶体管T2截止；由于第一节点A和第二节点B处于导通状态，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第六开关晶体管T6和第七开关晶体管T7均导通；由于第六开关晶体管T6导通并将低电位的第二触控控制信号G2提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第四开关晶体管T4和第八开关晶体管T8均截止；由于CK4＝0，因此第五开关晶体管T5截止；由于第七开关晶体管T7导通并将低电位的第二时钟信号CK2提供给驱动信号输出端Output，因此，第二电容C2开始充电，驱动信号输出端Output输出低电位扫描信号。
在b阶段，CK1＝0，CK2＝1，CK3＝0，CK4＝0，Input＝0，Reset＝0。由于Input＝0，因此第一开关晶体管T1截止；由于Reset＝0，因此第二开关晶体管T2截止；由于CK4＝0，因此第五开关晶体管T5截止；由于第二节点B处于浮接状态(Floating)，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第二节点B的电位被进一步拉高，以保证在此阶段中第六开关晶体管T6和第七开关晶体管T7均导通；由于第六开关晶体管T6导通并将低电位的第二触控控制信号G2提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第四开关晶体管T4和第八开关晶体管T8均截止；由于第七开关晶体管T7导通并将高电位的第二时钟信号CK2提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
在c阶段，CK1＝0，CK2＝0，CK3＝1，CK4＝0，Input＝0，Reset＝1。由于Input＝0，因此第一开关晶体管T1截止；由于Reset＝1，因此第二开关晶体管T2导通并将复位信号的电位提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A和第二节点B处于导通状态，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第六开关晶体管T6和第七开关晶体管T7均导通；由于第六开关晶体管T6导通并将低电位的第二触控控制信号G2的电位提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第四开关晶体管T4和第八开关晶体管T8均截止；由于CK4＝0，因此第五开关晶体管T5截止；由于第七开关晶体管T7导通并将低电位的第二时钟信号CK2提供给驱动信号输出端Output，因此，第一电容C1开始充电，驱动信号输出端Output输出低电位扫描信号。
在d阶段，CK1＝0，CK2＝0，CK3＝0，CK4＝1，Input＝0，Reset＝0。由于Input＝0，因此第一开关晶体管T1截止；由于Reset＝0，因此第二开关晶体管T2截止；由于CK4＝1，因此第五开关晶体管T5导通；由于第五开关晶体管T5导通并将高电位的第四时钟信号CK4提供给第三节点C，因此第三节点C的电位为高电位，第一电容C1开始充电；由于第三节点C为高电位，因此第四开关晶体管T4和第八开关晶体管T8均导通；由于第四开关晶体管T4导通并将低电位的直流信号V提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A和第二节点B处于导通状态，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第六开关晶体管T6和第七开关晶体管T7均截止；由于第八开关晶体管T8导通并将低电位的直流信号V提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
在d阶段完成后，V＝0，G1＝1，G2＝1，Input＝0，Reset＝0。由于Input＝0，因此第一开关晶体管T1截止；由于Reset＝0，因此第二开关晶体管T2截止；在CK4＝3、CK4＝3和CK3＝1时，第三节点C处于浮接状态(Floating)，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第三节点C的电位保持为高电位，以保证在此阶段中第四开关晶体管T4和第八开关晶体管T8均导通；每当CK4＝1时，第一电容C1开始充电；由于第四 开关晶体管T4导通并将低电压的直流信号V提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A和第二节点B处于导通状态，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第六开关晶体管T6和第七开关晶体管T7均截止；由于第八开关晶体管T8导通并将低电位的直流信号V提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
本公开一些实施例提供的上述移位寄存器，在显示阶段S1中的d阶段完成之后，每当CK4＝1时，第一电容C1开始充电，用以使第一电容C1在CK1＝1、CK2＝1和CK3＝1时维持第三节点C的电位为高电位，第四开关晶体管T4和第八开关晶体管T8导通，保证驱动信号输出端Output输出低电位扫描信号，直至下一帧开始。
在一些实施例中，以图2a所示的移位寄存器的结构为例对其工作过程作以描述，在上述示例的基础上将触控阶段S2插入到显示阶段S1中的d阶段之后，第一触控控制信号G1的电位在触控阶段为低电位；第二触控控制信号G2的电位在触控阶段为高电位；对应的输入输出时序图如图5b所示。具体地，选取如图5b所示的输入输出时序图中的显示阶段S1、触控阶段S2和显示阶段S3，其中，显示阶段S1又分为a、b、c和d四个阶段。
在显示阶段S1，G1＝1，G2＝0，V＝0。由于G1＝1，因此第三开关晶体管T3导通，使得第一节点A和第二节点B处于导通状态。
其中，在a阶段，CK1＝1，CK2＝0，CK3＝0，CK4＝0，Input＝1，Reset＝0。具体工作过程与上述参照图5a所述的一些示例中的显示阶段S1的a阶段的工作过程相同，在此不做赘述。
在b阶段，CK1＝0，CK2＝1，CK3＝0，CK4＝0，Input＝0，Reset＝0。具体工作过程与上述参照图5a所述的一些示例中的显示阶段S1的b阶段的工作过程相同，在此不做赘述。
在c阶段，CK1＝0，CK2＝0，CK3＝1，CK4＝0，Input＝0，Reset＝1。具体工作过程与上述参照图5a所述的一些示例中的显示阶段S1的c阶段的工作过程相同，在此不做赘述。
在d阶段，CK1＝0，CK2＝0，CK3＝0，CK4＝1，Input＝0，Reset＝0。具体 工作过程与上述参照图5a所述的一些示例中的显示阶段S1的d阶段的工作过程相同，在此不做赘述。
在d阶段之后，V＝0，G1＝1，G2＝1，Input＝0，Reset＝0。具体工作过程与上述参照图5a所述的一些示例中的显示阶段S1的d阶段完成后的工作过程相同，在此不做赘述。
在触控阶段S2，CK1＝0，CK2＝0，CK3＝0，CK4＝0，G1＝0，G2＝1，V＝0，Input＝0，Reset＝0。由于G1＝0，因此第三开关晶体管T3截止，使得第一节点A和第二节点B处于截止状态。由于Input＝0，因此第一开关晶体管T1截止；由于Reset＝0，因此第二开关晶体管T2截止；由于第三节点处于浮接状态(Floating)，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第三节点C的电位保持为高电位，以保证在此阶段中第四开关晶体管T4和第八开关晶体管T8均导通；由于第四开关晶体管T4导通并将低电压的直流信号V提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A和第二节点B处于截止状态，因此第二节点B的电位保持为低电位；由于第二节点B的电位为低电位，因此第六开关晶体管T6和第七开关晶体管T7均截止；由于第八开关晶体管T8导通并将低电位的直流信号V提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
在显示阶段S3，V＝0，G1＝1，G2＝1，Input＝0，Reset＝0。由于Input＝0，因此第一开关晶体管T1截止；由于Reset＝0，因此第二开关晶体管T2截止；当在CK4＝3、CK4＝3和CK3＝1时，由于第三节点C处于浮接状态(Floating)，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第三节点C的电位保持为高电位，以保证在此阶段中第四开关晶体管T4和第八开关晶体管T8均导通；每当CK4＝1时，第一电容C1开始充电；由于第四开关晶体管T4导通并将低电压的直流信号V提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A和第二节点B处于导通状态，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第六开关晶体管T6和第七开关晶体管T7均截止；由于第八开关晶体管T8导通并将低电位的直流信号V提供给驱动信号输出端Output，因此驱动信号输出 端Output输出低电位扫描信号。可以看出显示阶段S3的工作过程与显示阶段S1的d阶段之后的工作过程相同，在此不做赘述。
本公开一些实施例提供的上述移位寄存器，仅需八个开关晶体管即可实现在上述参照图5a所述的一些示例的基础上将触控阶段S2插入到显示阶段S1中的d阶段之后，在触控阶段驱动信号输出端Output输出保持低电位扫描信号，在触控阶段完成后继续执行显示阶段S1的d阶段之后的工作过程。
在一些实施例中，以图2a所示的移位寄存器的结构为例对其工作过程作以描述，在上述实施例的基础上将触控阶段S2插入到显示阶段S1中的c阶段和d阶段之间，第一触控控制信号G1的电位在触控阶段为低电位；第二触控控制信号G2的电位在触控阶段为高电位；对应的输入输出时序图如图5c所示。具体地，选取如图5c所示的输入输出时序图中的显示阶段S1，触控阶段S2，显示阶段S3三个阶段，其中，显示阶段S1又分为a、b和c三个阶段，显示阶段S3包括d阶段。
在显示阶段S1，其中，在a阶段，CK1＝1，CK2＝0，CK3＝0，CK4＝0，Input＝1，Reset＝0。具体工作过程与上述参照图5a所述的一些示例中的显示阶段S1的a阶段的工作过程相同，在此不做赘述。
在b阶段，CK1＝0，CK2＝1，CK3＝0，CK4＝0，Input＝0，Reset＝0。具体工作过程与上述参照图5a所述的一些示例中的显示阶段S1的b阶段的工作过程相同，在此不做赘述。
在c阶段，CK1＝0，CK2＝0，CK3＝1，CK4＝0，Input＝0，Reset＝1。具体工作过程与上述参照图5a所述的一些示例中的显示阶段S1的c阶段的工作过程相同，在此不做赘述。
在触控阶段S2，CK1＝0，CK2＝0，CK3＝0，CK4＝0，G1＝0，G2＝1，V＝0，Input＝0，Reset＝0。由于G1＝0，因此第三开关晶体管T3截止，使得第一节点A和第二节点B处于截止状态。由于Input＝0，因此第一开关晶体管T1截止；由于Reset＝0，因此第二开关晶体管T2截止；由于第一节点A和第二节点B处于截止状态，第二节点B处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第二节点B的电位保持为高电位；由于第二节点B的电位为高电位，因此第六开关晶体管T6导通；由于第六 开关晶体管T6导通并将低电位的第二触控控制信号G2提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第四开关晶体管T4和第八开关晶体管T8均导通；由于第四开关晶体管T4导通并将低电压的直流信号V提供给第一节点A，因此第一节点A的电位为低电位；由于第八开关晶体管T8导通并将低电位的直流信号V提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
在显示阶段S3的d阶段，CK1＝0，CK2＝0，CK3＝0，CK4＝1，Input＝0，Reset＝0。由于Input＝0，因此第一开关晶体管T1截止；由于Reset＝0，因此第二开关晶体管T2截止；由于CK4＝I，因此第五开关晶体管T5导通；由于第五开关晶体管T5导通并将高电位的第四时钟信号CK4提供给第三节点C，因此第三节点的电位为高电位，第一电容C1开始充电；由于第三节点C为高电位，因此第四开关晶体管T4和第八开关晶体管T8均导通；由于第四开关晶体管T4导通并将低电位的直流信号V提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A和第二节点B处于导通状态，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第六开关晶体管T6和第七开关晶体管T7均截止；由于第八开关晶体管T8导通并将低电位的直流信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。可以看出显示阶段S3的d阶段的工作过程与上述参照图5a所述的一些示例中的显示阶段S1的d阶段的工作过程相同。
在d阶段完成后，由于V＝0，G1＝1，G2＝1，Input＝0，Reset＝0。具体工作过程与上述参照图5a所述的一些示例中的中显示阶段S1的d阶段完成后的工作过程相同，在此不做赘述。
本公开一些实施例提供的上述移位寄存器，仅需八个开关晶体管即可实现在上述参照图5a所述的一些示例的基础上在显示阶段S1的c阶段和d阶段之间插入触控阶段S2，当触控阶段开始后，驱动信号输出端Output输出保持低电位扫描信号。
在一些实施例中，以图2a所示的移位寄存器的结构为例对其工作过程作以描述，在上述参照图5a所述的一些示例的基础上将触控阶段S2插入到显示阶段S1中的b阶段和c阶段之间，第一触控控制信号G1的电位在触控阶 段为低电位；第二触控控制信号G2的电位在触控阶段为高电位；对应的输入输出时序图如图5d所示。具体地，选取如图5d所示的输入输出时序图中的显示阶段S1，触控阶段S2，显示阶段S3三个阶段，其中，显示阶段S1又分为a和b两个阶段，显示阶段S3又分为c和d两个阶段。
在显示阶段S1，其中，在a阶段，CK1＝1，CK2＝0，CK3＝0，CK4＝0，Input＝1，Reset＝0。具体工作过程与上述参照图5a所述的一些示例中的显示阶段S1的a阶段的工作过程相同，在此不做赘述。
在b阶段，CK1＝0，CK2＝1，CK3＝0，CK4＝0，Input＝0，Reset＝0。具体工作过程与上述参照图5a所述的一些示例中的显示阶段S1的b阶段的工作过程相同，在此不做赘述。
在触控阶段S2，CK1＝0，CK2＝0，CK3＝0，CK4＝0，G1＝0，G2＝1，V＝0，Input＝0，Reset＝0。由于G1＝0，因此第三开关晶体管T3截止，使得第一节点A和第二节点B处于截止状态。由于Input＝0，因此第一开关晶体管T1截止；由于Reset＝0，因此第二开关晶体管T2截止；由于第二节点B处于浮接状态(Floating)，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第二节点B的电位保持为高电位，以保证在此阶段中第六开关晶体管T6和第七开关晶体管T7均导通；由于第六开关晶体管T6导通并将高电位的第二触控控制信号G2提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第四开关晶体管T4和第八开关晶体管T8均导通；由于第八开关晶体管T8导通并将低电位的直流信号V提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
在显示阶段S3，其中，在c阶段，CK1＝0，CK2＝0，CK3＝1，CK4＝0，Input＝0，Reset＝1。由于Input＝0，因此第一开关晶体管T1截止；由于Reset＝1，因此第二开关晶体管T2导通并将复位信号的电位提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A和第二节点B处于导通状态，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第六开关晶体管T6和第七开关晶体管T7均导通；由于第六开关晶体管T6导通并将低电位的第二触控控制信号G2的电位提供给第三节点C，因此第三节点 C的电位为低电位；由于第三节点C的电位为低电位，因此第四开关晶体管T4和第八开关晶体管T8均截止；由于CK4＝0，因此第五开关晶体管T5截止；由于第七开关晶体管T7导通并将低电位的第二时钟信号CK2提供给驱动信号输出端Output，因此，驱动信号输出端Output输出低电位扫描信号。可以看出显示阶段S3的c阶段的工作过程与上述参照图5a所述的一些示例中显示阶段S1的c阶段的工作过程相同，在此不做赘述。
在d阶段，CK1＝0，CK2＝0，CK3＝0，CK4＝1，Input＝0，Reset＝0。由于Input＝0，因此第一开关晶体管T1截止；由于Reset＝0，因此第二开关晶体管T2截止；由于CK4＝1，因此第五开关晶体管T5导通；由于第五开关晶体管T5导通并将高电位的第四时钟信号CK4提供给第三节点C，因此第三节点的电位为高电位，第一电容C1开始充电；由于第三节点C为高电位，因此第四开关晶体管T4和第八开关晶体管T8均导通；由于第四开关晶体管T4导通并将低电位的直流信号V提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A和第二节点B处于导通状态，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第六开关晶体管T6和第七开关晶体管T7均截止；由于第八开关晶体管T8导通并将低电位的直流信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。可以看出显示阶段S3的d阶段的工作过程与上述参照图5a所述的一些示例中显示阶段S1的d阶段的工作过程相同，在此不做赘述。
在d阶段完成后，由于V＝0，G1＝1，G2＝1，Input＝0，Reset＝0。具体工作过程与上述参照图5a所述的一些示例中显示阶段S1的d阶段完成后的工作过程相同，在此不做赘述。
本公开一些实施例提供的上述移位寄存器，仅需八个开关晶体管即可实现在上述参照图5a所述的一些示例的基础上在显示阶段S1的b阶段和c阶段之间插入触控阶段S2，在触控阶段S2开始后，驱动信号输出端Output输出保持低电位扫描信号。
在一些实施例中，以图2a所示的移位寄存器的结构为例对其工作过程作以描述，在上述参照图5a所述的一些示例的基础上将触控阶段S2插入到显示阶段S1中的a阶段和b阶段之间，第一触控控制信号G1的电位在触控阶 段为低电位；第二触控控制信号G2的电位在触控阶段为高电位；对应的输入输出时序图如图5e所示。具体地，选取如图5e所示的输入输出时序图中的显示阶段S1，触控阶段S2，显示阶段S3三个阶段，其中，显示阶段S1包括：a阶段，显示阶段S3分为b，c和d三个阶段。
在显示阶段S3，其中，在a阶段，CK1＝1，CK2＝0，CK3＝0，CK4＝0，Input＝1，Reset＝0。具体工作过程与上述参照图5a所述的一些示例中显示阶段S1的a阶段的工作过程相同，在此不做赘述。
在触控阶段S2，CK1＝0，CK2＝0，CK3＝0，CK4＝0，G1＝0，G2＝1，V＝0。由于G1＝0，因此第三开关晶体管T3截止，使得第一节点A和第二节点B处于截止状态。由于第二节点B处于浮接状态(Floating)，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第二节点B的电位保持为高电位，以保证在此阶段中第六开关晶体管T6和第七开关晶体管T7均导通；由于第六开关晶体管T6导通并将高电位的第二触控控制信号G2提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第四开关晶体管T4和第八开关晶体管T8均导通；由于第八开关晶体管T8导通并将低电位的直流信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
在显示阶段S3，其中，在b阶段，CK1＝0，CK2＝1，CK3＝0，CK4＝0，Input＝0，Reset＝0。由于Input＝0，因此第一开关晶体管T1截止；由于Reset＝0，因此第二开关晶体管T2截止；由于CK4＝0，因此第五开关晶体管T5截止；由于第二节点B处于浮接状态(Floating)，根据第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第二节点B的电位被进一步拉高，以保证在此阶段中第六开关晶体管T6和第七开关晶体管T7均导通；由于第六开关晶体管T6导通并将低电位的第二触控控制信号G2提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第四开关晶体管T4和第八开关晶体管T8均截止；由于第七开关晶体管T7导通并将高电位的第二时钟信号CK2提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。可以看出显示阶段S3的b阶段的工作过程与上述参照图5a所述的一些示例中显示阶段S1的b阶段的工作过 程相同。
在c阶段，CK1＝0，CK2＝0，CK3＝1，CK4＝0，Input＝0，Reset＝1。由于Input＝0，因此第一开关晶体管T1截止；由于Reset＝1，因此第二开关晶体管T2导通并将复位信号的电位提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A和第二节点B处于导通状态，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第六开关晶体管T6和第七开关晶体管T7均导通；由于第六开关晶体管T6导通并将低电位的第二触控控制信号G2的电位提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第四开关晶体管T4和第八开关晶体管T8均截止；由于CK4＝0，因此第五开关晶体管T5截止；由于第七开关晶体管T7导通并将低电位的第二时钟信号CK2提供给驱动信号输出端Output，因此，驱动信号输出端Output输出低电位扫描信号。可以看出显示阶段S3的b阶段的工作过程与上述参照图5a所述的一些示例中显示阶段S1的c阶段的工作过程相同。
在d阶段，CK1＝0，CK2＝0，CK3＝0，CK4＝1，Input＝0，Reset＝0。由于Input＝0，因此第一开关晶体管T1截止；由于Reset＝0，因此第二开关晶体管T2截止；由于CK4＝1，因此第五开关晶体管T5导通；由于第五开关晶体管T5导通并将高电位的第四时钟信号CK4提供给第三节点C，因此第三节点的电位为高电位，第一电容C1开始充电；由于第三节点C为高电位，因此第四开关晶体管T4和第八开关晶体管T8均导通；由于第四开关晶体管T4导通并将低电位的直流信号V提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A和第二节点B处于导通状态，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第六开关晶体管T6和第七开关晶体管T7均截止；由于第八开关晶体管T8导通并将低电位的直流信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。可以看出显示阶段S3的b阶段的工作过程与上述参照图5a所述的一些示例中显示阶段S1的d阶段的工作过程相同。
在d阶段之后，由于V＝0，G1＝1，G2＝1，Input＝0，Reset＝0。具体工作过程与上述参照图5a所述的一些示例中显示阶段S1的d阶段完成后的工作 过程相同，在此不做赘述。
本公开一些实施例提供的上述移位寄存器，仅需八个开关晶体管即可实现在上述参照图5a所述的一些示例的基础上在显示阶段S1的a阶段和b阶段之间插入触控阶段S2，在触控阶段S2开始后，驱动信号输出端Output输出保持低电位扫描信号。
本公开一些实施例提供的上述移位寄存器，通过八个开关晶体管，可实现在显示阶段的任意相邻两时间段之间插入触控阶段，当在触控阶段时使移位寄存器的驱动信号输出端输出直流信号，当触控阶段结束后继续执行显示阶段的工作状态。该移位寄存器不仅结构简单，有利于窄边框设计，而且可以实现在任意显示时间段内插入触控时间段的功能。
基于同一发明构思，本公开一些实施例还提供了上述任一种移位寄存器的驱动方法，包括：显示阶段和触控阶段；其中，显示阶段包括第一阶段、第二阶段、第三阶段和第四阶段；
第一阶段，输入模块在输入信号的控制下将第一时钟信号提供给第一节点；触控切换模块在第一触控控制信号的控制下使第一节点和第二节点之间处于导通状态，并将第一节点的电位提供给第二节点；节点控制模块在第二节点的电位控制下将第二触控控制信号提供给第三节点；第一输出模块在第二节点的电位控制下将第二时钟信号提供给驱动信号输出端；
第二阶段，第二节点处于浮接状态，第一输出模块使第二节点与驱动信号输出端之间的电压差保持为上一时间段的电压差，以及在第二节点的电位控制下将第二时钟信号提供给驱动信号输出端；节点控制模块在第二节点的电位控制下将第二触控控制信号提供给第三节点；
第三阶段，复位模块在复位信号的控制下将第三时钟信号提供给第一节点；触控切换模块在第一触控控制信号的控制下使第一节点和第二节点之间处于导通状态，并将第一节点的电位提供给第二节点；节点控制模块在第二节点的电位控制下将第二触控控制信号提供给第三节点；第一输出模块在第二节点的电位控制下将第二时钟信号提供给驱动信号输出端；
第四阶段，节点控制模块在第四时钟信号的控制下将第四时钟信号提供给第三节点，以及在第三节点的电位控制下将直流信号提供给第一节点；触 控切换模块在第一触控控制信号的控制下使第一节点和第二节点之间处于导通状态，并将第一节点的电位提供给第二节点；第二输出模块在第三节点的电位控制下将直流信号提供给驱动信号输出端；
触控阶段，触控切换模块在第一触控控制信号的控制下使第一节点和第二节点之间处于截止状态；第二节点处于浮接状态，第一输出模块使第二节点与驱动信号输出端之间的电压差保持为上一时间段的电压差，节点控制模块在第二节点的控制下将第二触控控制信号提供给第三节点；或者，第三节点处于浮接状态，节点控制模块在使其第一端与第三节点之间的电压差保持为上一时间段的电压差；第二输出模块用于在第三节点的电位控制下将直流信号提供给驱动信号输出端。
需要说明的是，在本公开一些实施例提供的上述驱动方法中，触控阶段可以插入在显示阶段的第一阶段、第二阶段、第三阶段和第四阶段任意相邻的两阶段之间，以及可以插入在显示阶段的第四阶段之后，在此不作限定。
具体地，当将触控阶段插入到第一阶段和第二阶段之间，或第二阶段和第三阶段之间，或第三阶段和第四阶段之间时，触控切换模块在第一触控控制信号的控制下使第一节点和第二节点之间处于截止状态；第二节点处于浮接状态，第一输出模块使第二节点与驱动信号输出端之间的电压差保持为上一时间段的电压差，节点控制模块在第二节点的控制下将第二触控控制信号提供给第三节点；第二输出模块在第三节点的电位控制下将直流信号提供给驱动信号输出端。
当将触控阶段插入到第四阶段之后，触控切换模块在第一触控控制信号的控制下使第一节点和第二节点之间处于截止状态；第三节点处于浮接状态，节点控制模块在使其第一端与第三节点之间的电压差保持为上一时间段的电压差；第二输出模块在第三节点的电位控制下将直流信号提供给驱动信号输出端。
基于同一发明构思，本公开一些实施例还提供了一种栅极驱动电路，如图6所示，包括级联的多个移位寄存器：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N)，第一级移位寄存器SR(1)的输入信号Input由起始信号STV输入，除第一级移位寄存器SR(1)之外，其余各级移位 寄存器SR(n)的输入信号Input均由与其连接的上一级移位寄存器SR(n-1)的驱动信号输出端Output_n-1输出的扫描信号输入；每一级移位寄存器SR(n)的复位信号Reset由与其连接的下一级移位寄存器SR(n+1)的驱动信号输出端Output_n+1输出的扫描信号输入。
具体地，上述栅极驱动电路中的每个移位寄存器的具体结构与本公开上述移位寄存器在功能和结构上均相同，重复之处不再赘述。
进一步地，在本公开提供的上述栅极驱动电路中，第一时钟信号，第二时钟信号，第三时钟信号，第四时钟信号，第一触控控制信号，第二触控控制信号和直流信号均输入各级移位寄存器中。
进一步地，在本公开一些实施例提供的上述移位寄存器中，如图6所述，第4n+1级移位寄存器的第一时钟信号CK1、第4n+2级移位寄存器的第四时钟信号CK4、第4n+3级移位寄存器的第三时钟信号CK3、以及第4n+4级移位寄存器的第二时钟信号CK2均由同一时钟信号端即第一时钟信号端ck1输入；第4n+1级移位寄存器的第二时钟信号CK2、第4n+2级移位寄存器的第一时钟信号CK1、第4n+3级移位寄存器的第四时钟信号CK4、以及第4n+4级移位寄存器的第三时钟信号CK3均由同一时钟信号端即第二时钟信号端ck2输入；第4n+1级移位寄存器的第三时钟信号CK3、第4n+2级移位寄存器的第二时钟信号CK2、第4n+3级移位寄存器的第一时钟信号CK1、以及第4n+4级移位寄存器的第四时钟信号CK4均由同一时钟信号端即第三时钟信号端ck3输入；第4n+1级移位寄存器的第四时钟信号CK4、第4n+2级移位寄存器的第三时钟信号CK3、第4n+3级移位寄存器的第二时钟信号CK2、以及第4n+4级移位寄存器的第一时钟信号CK1均由同一时钟信号端即第四时钟信号端ck4输入。
以图6所示的栅极驱动电路的结构为例，下面结合如图7a所示的时序图对本公开一些实施例提供的上述栅极驱动电路进行正向扫描的工作过程作以描述。
当在第十二级移位寄存器SR(12)输出扫描信号之后和第十三级移位寄存器SR(13)输出扫描信号之前插入触控阶段S2时，如图7a所示，具体地在触控阶段S2：
第一级移位寄存器SR(1)的第一节点A_1的电位、第二节点B_1的电位和驱动信号输出端Output_1的电位均为低电位，第三节点C_1的电位为高电位；
第二级移位寄存器SR(2)至第十级移位寄存器SR(10)的具体工作过程与第一级移位寄存器SR(1)的具体工作过程相同，其具体时序在图7a中未示出；
第十一级移位寄存器SR(11)的具体工作过程与上述参照图5c所述的一些实施例在显示阶段S1中c阶段和d阶段之间插入触控阶段S2的工作过程相似，在触控阶段S2中第一节点A_11的电位、第二节点B_11的电位和驱动信号输出端Output_11的电位均为低电位，第三节点C_11的电位为高电位；
第十二级移位寄存器SR(12)的具体工作过程与上述参照图5d所述的一些实施例在显示阶段S1中b阶段和c阶段之间插入触控阶段S2的工作过程相同，在触控阶段S2中第一节点A_12的电位和驱动信号输出端Output_12的电位均为低电位，第二节点B_12的电位和第三节点C_12的电位为高电位；
第十三级移位寄存器SR(13)的具体工作过程与上述参照图5e所述的一些实施例在显示阶段S1中a阶段和b阶段之间插入触控阶段S2的工作过程相同，在触控阶段S2中第一节点A_13的电位和驱动信号输出端Output_13的电位均为低电位，第二节点B_13的电位和第三节点C_13的电位为高电位；
第十三级移位寄存器SR(13)以后各级移位寄存器正常输出扫描信号，直至下一个触控阶段开始或下一帧开始。
上述栅极驱动电路，在实现栅线双向扫描时，使每个移位寄存器的输入模块与复位模块的功能进行互换，即相对于正向扫描，在反向扫描时每个移位寄存器的复位模块作为输入模块，复位信号作为输入信号，每个移位寄存器的输入模块作为复位模块，输入信号作为复位信号，此时电路的连接关系不发生改变，只是电路功能发生了转变。
以图6所示的栅极驱动电路的结构为例，下面结合如图7b所示的时序图对本公开一些实施例提供的上述栅极驱动电路进行反向扫描的工作过程作以描述。
当在第N-11级移位寄存器SR(N-11)输出扫描信号之后和第N-12级移位寄存器SR(N-12)输出扫描信号之前插入触控阶段S2时，如图7b所示，具体 地在触控阶段S2：
第N级移位寄存器SR(N)的第一节点A_N的电位、第二节点B_N的电位和驱动信号输出端Output_N的电位均为低电位，第三节点C_N的电位为高电位；
第N-1级移位寄存器SR(N-1)至第N-9级移位寄存器SR(N-9)的具体工作过程与第N级移位寄存器SR(N)的具体工作过程相同，其具体时序在图7b中未示出；
第N-10级移位寄存器SR(N-10)的具体工作过程与上述参照图5c所述的一些实施例在显示阶段S1中c阶段和d阶段之间插入触控阶段S2的工作过程相似，在触控阶段S2中第一节点A_N-10的电位、第二节点B_N-10的电位和驱动信号输出端Output_N-10的电位均为低电位，第三节点C_N-10的电位为高电位；
第N-11级移位寄存器SR(N-11)的具体工作过程与上述参照图5d所述的一些实施例在显示阶段S1中b阶段和c阶段之间插入触控阶段S2的工作过程相同，在触控阶段S2中第一节点A_N-11的电位和驱动信号输出端Output_N-11的电位均为低电位，第二节点B_N-11的电位和第三节点C_N-11的电位为高电位；
第N-12级移位寄存器SR(N-12)的具体工作过程与上述参照图5e所述的一些实施例在显示阶段S1中a阶段和b阶段之间插入触控阶段S2的工作过程相同，在触控阶段S2中第一节点A_N-12的电位和驱动信号输出端Output_N-12的电位均为低电位，第二节点B_N-12的电位和第三节点C_N-12的电位为高电位；
第N-12级移位寄存器SR(N-12)以后各级移位寄存器正常输出扫描信号，直至下一个触控阶段开始或下一帧开始。
基于同一发明构思，本公开一些实施例还提供了一种显示装置，包括上述的栅极驱动电路。通过该栅极驱动电路为显示装置中阵列基板上的各栅线提供扫描信号，其具体实施可参见上述栅极驱动电路的描述，相同之处不再赘述。
本公开一些实施例提供的上述移位寄存器、其驱动方法、栅极驱动电路 及显示装置，其中所述移位寄存器包括：输入模块、复位模块、触控切换模块、节点控制模块、第一输出模块和第二输出模块；其中，输入模块通过输入信号和第一时钟信号来调节第一节点的电位，复位模块通过复位信号和第三时钟信号来调节第一节点的电位，触控切换模块通过第一触控控制信号来调节在显示阶段使第一节点和第二节点处于导通状态，在触控阶段使第一节点和第二节点处于截止状态，节点控制模块通过直流信号、第四时钟信号、第二触控控制信号、第二节点的电位和第三节点的电位来调节第一节点的电位和第三节点的电位，第一输出模块通过第二时钟信号和第二节点的电位来调节驱动信号输出端的电位，第二输出模块通过直流信号和第三节点的电位来调节驱动信号输出端的电位。该移位寄存器通过上述六个模块的相互配合，可实现在显示阶段的任意相邻两时间段之间插入触控阶段，当在触控阶段时使移位寄存器的驱动信号输出端输出直流信号，当触控阶段结束后继续执行显示阶段的工作状态。该移位寄存器不仅结构简单，有利于窄边框设计，而且可以实现在任意显示时间段内插入触控时间段的功能。
显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (15)

  1. 一种移位寄存器，包括：输入模块、复位模块、触控切换模块、节点控制模块、第一输出模块和第二输出模块，其中，
    所述输入模块，其第一端用于接收输入信号，第二端用于接收第一时钟信号，第三端与第一节点相连；所述输入模块用于在所述输入信号的电位和所述第一时钟信号的电位均为第一电位时，使所述第一节点的电位为第一电位；
    所述复位模块，其第一端用于接收复位信号，第二端用于接收第三时钟信号，第三端与所述第一节点相连；所述复位模块用于在所述复位信号的电位和所述第三时钟信号的电位均为第一电位时，使所述第一节点的电位为第一电位；
    所述触控切换模块，其第一端用于接收第一触控控制信号，第二端与所述第一节点相连，第三端与第二节点相连；所述触控切换模块用于在第一触控控制信号的控制下在显示阶段使所述第一节点与所述第二节点之间导通，在触控阶段使所述第一节点与所述第二节点之间截止；
    所述节点控制模块，其第一端用于接收直流信号，第二端用于接收第四时钟信号，第三端用于接收第二触控控制信号，第四端与所述第一节点相连，第五端与所述第二节点相连，第六端与第三节点相连；所述节点控制模块用于，在所述第三节点的电位为第一电位时将所述直流信号提供给所述第一节点，在所述第四时钟信号的电位为第一电位时将所述第四时钟信号提供给所述第三节点，在所述第二节点的电位为第一电位时将所述第二触控控制信号提供给所述第三节点，以及在所述第三节点处于浮接状态时，使所述节点控制模块的第一端与所述第三节点之间的电压差保持为上一时间段的电压差；
    所述第一输出模块，其第一端与所述第二节点相连，第二端用于接收第二时钟信号，第三端与移位寄存器的驱动信号输出端相连；所述第一输出模块用于，在所述第二节点的电位为第一电位时，将所述第二时钟信号提供给所述驱动信号输出端，以及在所述第二节点处于浮接状态时，使所述第二节点与所述驱动信号输出端之间的电压差保持为上一时间段的电压差；以及
    所述第二输出模块，其第一端与所述第三节点相连，第二端用于接收所述直流信号，第三端与所述驱动信号输出端相连；所述第二输出模块用于在所述第三节点的电位为第一电位时，将所述直流信号提供给所述驱动信号输出端，
    其中，当所述输入信号的有效脉冲信号为高电位时，所述第一电位为高电位，所述直流信号为低电位，且所述第二触控控制信号的电位在显示阶段为低电位，在触控阶段为高电位；当所述输入信号的有效脉冲信号为低电位时，所述第一电位为低电位，所述直流信号为高电位，所述第二触控控制信号的电位在显示阶段为高电位，在触控阶段为低电位。
  2. 如权利要求1所述的移位寄存器，还包括：
    第三输出模块，其第一端用于接收第三触控控制信号，第二端用于接收所述直流信号，第三端与所述驱动信号输出端相连；
    所述第三输出模块用于在所述第三触控控制信号的控制下，在触控阶段将所述直流信号提供给所述驱动信号输出端。
  3. 如权利要求1所述的移位寄存器，其中，所述输入模块包括：第一开关晶体管；其中，所述第一开关晶体管的漏极与所述第一节点相连；
    所述第一开关晶体管的栅极用于接收所述输入信号，源极用于接收所述第一时钟信号；或所述第一开关晶体管的栅极用于接收所述第一时钟信号，源极用于接收所述输入信号。
  4. 如权利要求1所述的移位寄存器，其中，所述复位模块包括：第二开关晶体管；其中，所述第二开关晶体管的漏极与所述第一节点相连；
    所述第二开关晶体管的栅极用于接收所述复位信号，源极用于接收所述第三时钟信号；或所述第二开关晶体管的栅极用于接收所述第三时钟信号，源极用于接收所述复位信号。
  5. 如权利要求1所述的移位寄存器，其中，所述触控切换模块包括：第三开关晶体管，其栅极用于接收所述第一触控控制信号，源极与所述第一节点相连，漏极与所述第二节点相连。
  6. 如权利要求1所述的移位寄存器，其中，所述节点控制模块包括：第四开关晶体管、第五开关晶体管、第六开关晶体管和第一电容；其中，
    所述第四开关晶体管，其栅极与所述第三节点相连，源极用于接收所述直流信号，漏极与所述第一节点相连；
    所述第五开关晶体管，其栅极和源极均用来接收所述第四时钟信号，漏极与所述第三节点相连；
    所述第六开关晶体管，其栅极与所述第二节点相连，源极用于接收所述第二触控控制信号，漏极与所述第三节点相连；
    所述第一电容的一端与所述第三节点相连，另一端用于接收所述直流信号。
  7. 如权利要求1所述的移位寄存器，其中，所述第一输出模块包括：第七开关晶体管和第二电容；其中，
    所述第七开关晶体管，其栅极与所述第二节点相连，源极用于接收所述第二时钟信号，漏极与所述驱动信号输出端相连；
    所述第二电容的一端与所述第二节点相连，另一端与所述驱动信号输出端相连。
  8. 如权利要求1所述的移位寄存器，其中，所述第二输出模块包括：第八开关晶体管，其栅极与所述第三节点相连，源极用于接收所述直流信号，漏极与所述驱动信号输出端相连。
  9. 如权利要求2所述的移位寄存器，其中，所述第三输出模块包括：第九开关晶体管，其栅极用于接收所述第三触控控制信号，源极用于接收所述直流信号，漏极与所述驱动信号输出端相连。
  10. 如权利要求1-9中任一项所述的移位寄存器，其中，
    当所述输入信号的有效脉冲信号为高电位时，所有开关晶体管均为N型晶体管；或者
    当所述输入信号的有效脉冲信号为低电位时，所有开关晶体管均为P型晶体管。
  11. 一种栅极驱动电路，包括级联的多个如权利要求1-10中任一项所述的移位寄存器；其中，
    第一级移位寄存器的输入信号由起始信号端输入；
    除第一级移位寄存器之外，其余各级移位寄存器的输入信号均由与其连 接的上一级移位寄存器的驱动信号输出端输入；
    除最后一级移位寄存器之外，其余各级移位寄存器的复位信号均由与其连接的下一级移位寄存器的驱动信号输出端输入。
  12. 一种显示装置，包括如权利要求11所述的栅极驱动电路。
  13. 一种如权利要求1-10任一项所述的移位寄存器的驱动方法，包括：显示阶段和触控阶段；其中，所述显示阶段包括第一阶段、第二阶段、第三阶段和第四阶段；
    所述第一阶段，所述输入模块在所述输入信号的控制下将所述第一时钟信号提供给所述第一节点；所述触控切换模块在所述第一触控控制信号的控制下使所述第一节点和所述第二节点之间处于导通状态，并将所述第一节点的电位提供给所述第二节点；所述节点控制模块在所述第二节点的电位控制下将所述第二触控控制信号提供给所述第三节点；所述第一输出模块在所述第二节点的电位控制下将所述第二时钟信号提供给所述驱动信号输出端；
    所述第二阶段，所述第二节点处于浮接状态，所述第一输出模块使所述第二节点与所述驱动信号输出端之间的电压差保持为上一时间段的电压差，以及在所述第二节点的电位控制下将所述第二时钟信号提供给所述驱动信号输出端；所述节点控制模块在所述第二节点的电位控制下将所述第二触控控制信号提供给所述第三节点；
    所述第三阶段，所述复位模块在所述复位信号的控制下将所述第三时钟信号提供给所述第一节点；所述触控切换模块在所述第一触控控制信号的控制下使所述第一节点和所述第二节点之间处于导通状态，并将所述第一节点的电位提供给所述第二节点；所述节点控制模块在所述第二节点的电位控制下将所述第二触控控制信号提供给所述第三节点；所述第一输出模块在所述第二节点的电位控制下将所述第二时钟信号提供给所述驱动信号输出端；
    所述第四阶段，所述节点控制模块在所述第四时钟信号的控制下将所述第四时钟信号提供给所述第三节点，以及在所述第三节点的电位控制下将所述直流信号提供给所述第一节点；所述触控切换模块在所述第一触控控制信号的控制下使所述第一节点和所述第二节点之间处于导通状态，并将所述第一节点的电位提供给所述第二节点；所述第二输出模块在所述第三节点的电 位控制下将所述直流信号提供给所述驱动信号输出端；
    所述触控阶段，所述触控切换模块在所述第一触控控制信号的控制下使所述第一节点和所述第二节点之间处于截止状态；所述第二节点处于浮接状态，所述第一输出模块使所述第二节点与所述驱动信号输出端之间的电压差保持为上一时间段的电压差，所述节点控制模块在所述第二节点的控制下将所述第二触控控制信号提供给所述第三节点；或者，所述第三节点处于浮接状态，所述节点控制模块在使其第一端与所述第三节点之间的电压差保持为上一时间段的电压差；所述第二输出模块用于在所述第三节点的电位控制下将所述直流信号提供给所述驱动信号输出端。
  14. 如权利要求13所述的移位寄存器的驱动方法，其中，
    所述触控阶段可以插入在显示阶段的所述第一阶段、第二阶段、第三阶段和第四阶段任意相邻的两阶段之间，或者可以插入在显示阶段的所述第四阶段之后。
  15. 如权利要求14所述的移位寄存器的驱动方法，其中，
    当将触控阶段插入到所述第一阶段和第二阶段之间，或所述第二阶段和第三阶段之间，或所述第三阶段和第四阶段之间时，所述触控切换模块在第一触控控制信号的控制下使第一节点和第二节点之间处于截止状态；第二节点处于浮接状态，所述第一输出模块使第二节点与驱动信号输出端之间的电压差保持为上一时间段的电压差，所述节点控制模块在第二节点的控制下将第二触控控制信号提供给第三节点；所述第二输出模块在第三节点的电位控制下将直流信号提供给驱动信号输出端；以及
    当将触控阶段插入到第四阶段之后时，所述触控切换模块在第一触控控制信号的控制下使第一节点和第二节点之间处于截止状态；第三节点处于浮接状态，所述节点控制模块在使其第一端与第三节点之间的电压差保持为上一时间段的电压差；所述第二输出模块在第三节点的电位控制下将直流信号提供给驱动信号输出端。
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