CN109584780B - 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置 - Google Patents

一种移位寄存器及其驱动方法、栅极驱动电路、显示装置 Download PDF

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Abstract

本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，能够解决因与信号输入端连接的晶体管因阈值电压的偏移，而导致的上拉节点充电不足的问题；该移位寄存器中，功能子电路与第一控制节点、上拉节点连接，用于控制第一控制节点和上拉节点之间的通断；输出子电路用于在上拉节点的电压的控制下，将第一时钟信号端的电压输出至信号输出端；第一控制子电路用于将第一控制端的电压输出至下拉节点，还用于将第三电压端的电压输出至下拉节点；第二控制子电路用于在下拉节点的电压的控制下，将第三电压端的电压输出至上拉节点；下拉子电路用于在下拉节点的电压的控制下，将第三电压端的电压输出至信号输出端。

Description

一种移位寄存器及其驱动方法、栅极驱动电路、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。
背景技术
GOA(Gate Driver on Array，阵列基板行驱动)是一种将栅极驱动电路集成于阵列基板上的技术，其中，GOA电路的每一级(即移位寄存器)与一行栅线相连接，用于向该栅线输出栅极扫描信号，以实现对显示面板中的多条栅线的逐行扫描。
其中，对于相关技术中具有双向扫描功能的GOA电路中的移位寄存器而言，示意的，如图1a所示，在GOA电路进行正向扫描时，移位寄存器中与输入信号端Input连接的晶体管(T1晶体管)处于受负向偏压状态，其阈值电压易产生负向偏移(例如，对于氧化物晶体管而言，由于氧化物半导体材料的不稳定性，T1晶体管产生负向偏移尤其严重)；如图1b，当该GOA电路进行反向扫描时，上述与输入信号端Input连接的晶体管(T1晶体管)，此时与复位信号端Reset连接，从而导致移位寄存器在充电阶段时上拉节点PU容易漏电至低电位(例如VGL)，导致上拉节点PU充电不足，进而导致移位寄存器失效。
发明内容
本发明的实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，能够解决因与信号输入端连接的晶体管因阈值电压的偏移，而导致的上拉节点充电不足的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例提供一种移位寄存器，包括上拉节点和下拉节点，所述移位寄存器还包括第一晶体管和第二晶体管；所述第一晶体管的栅极与信号输入端，第一极与第一电压端，第二极与第一控制节点连接；所述第二晶体管的栅极与复位信号端，第一极与第二电压端，第二极与所述第一控制节点连接；所述移位寄存器还包括：功能子电路；所述功能子电路与所述第一控制节点、所述上拉节点连接，用于控制所述第一控制节点和所述上拉节点之间的通断；所述移位寄存器还包括：输出子电路、第一控制子电路、第二控制子电路、下拉子电路、第一存储子电路；所述输出子电路与第一时钟信号端、所述上拉节点、信号输出端连接，用于在所述上拉节点的电压的控制下，将所述第一时钟信号端的电压输出至所述信号输出端；所述第一控制子电路与所述上拉节点、所述下拉节点、第三电压端、第一控制端连接，用于将所述第一控制端的电压输出至所述下拉节点，还用于将所述第三电压端的电压输出至所述下拉节点；所述第二控制子电路与所述下拉节点、所述上拉节点、所述第三电压端连接，用于在所述下拉节点的电压的控制下，将所述第三电压端的电压输出至所述上拉节点；所述下拉子电路与所述下拉节点、所述第三电压端、所述信号输出端连接，用于在所述下拉节点的电压的控制下，将所述第三电压端的电压输出至所述信号输出端；所述第一存储子电路与所述上拉节点、所述信号输出端连接，用于将所述上拉节点的电压进行存储，还用于对所述上拉节点进行放电。
在一些实施例中，所述功能子电路还与第二时钟信号端连接，用于在所述第二时钟信号端的电压的控制下，控制所述第一控制节点和所述上拉节点之间的通断；所述第一控制端为第四电压端；所述第一控制子电路用于在所述第四电压端、所述上拉节点的电压的控制下，将所述第四电压端的电压输出至所述下拉节点；所述第一控制子电路还用于在所述第四电压端、所述上拉节点的电压的控制下，将所述第三电压端的电压输出至所述下拉节点。
在一些实施例中，所述功能子电路包括第四晶体管；所述第四晶体管的栅极与所述第二时钟信号端连接，第一极与所述第一控制节点连接，第二极与所述上拉节点连接；所述第一控制子电路包括第五晶体管和第六晶体管；所述第五晶体管的栅极和第一极均与所述第四电压端连接，第二极与所述下拉节点连接；所述第六晶体管的栅极与所述上拉节点连接，第一极与所述第三电压端连接，第二极与所述下拉节点连接。
在一些实施例中，所述移位寄存器还包括：功能控制子电路、第二存储子电路；所述功能控制子电路与第二时钟信号端、第二控制节点、所述上拉节点连接；所述功能控制子电路用于在所述第二时钟信号端的电压的控制下，将所述第二时钟信号端的电压输出至所述第二控制节点；所述功能控制子电路还用于在所述上拉节点的电压的控制下，将所述第二时钟信号端的电压输出至所述第二控制节点；所述第二存储子电路与所述第二控制节点、所述第三电压端连接，用于将所述第二控制节点的电压进行存储，还用于对所述第二控制节点进行放电；所述功能子电路还与所述第二控制节点连接，用于在所述第二控制节点的电压的控制下，控制所述第一控制节点和所述上拉节点之间的通断。
在一些实施例中，所述第一控制端为第四电压端；所述第一控制子电路还与所述第二控制节点连接；所述第一控制子电路用于在所述第二控制节点、所述上拉节点的电压的控制下，将所述第四电压端的电压输出至所述下拉节点；所述第一控制子电路还用于在所述第二控制节点、所述上拉节点的电压的控制下，将所述第三电压端的电压输出至所述下拉节点。
在一些实施例中，所述功能子电路包括第四晶体管；所述第四晶体管的栅极与所述第二控制节点连接，第一极与所述第一控制节点连接，第二极与所述上拉节点连接；所述功能控制子电路包括第九晶体管和第十晶体管；所述第九晶体管的栅极与所述上拉节点连接，第一极与所述第二时钟信号端连接，第二极与所述第二控制节点连接；所述第十晶体管的栅极和第一极均与所述第二时钟信号端连接，第二极与所述第二控制节点连接；所述第二存储子电路包括第二电容；所述第二电容的第一端与所述第二控制节点连接，第二端与所述第三电压端连接；所述第一控制子电路包括第五晶体管和第六晶体管；所述第五晶体管的栅极与所述第二控制节点连接，第一极与所述第四电压端连接，第二极与所述下拉节点连接；所述第六晶体管的栅极与所述上拉节点连接，第一极与所述第三电压端连接，第二极与所述下拉节点连接。
在一些实施例中，所述第一控制端为第四电压端、所述第一时钟信号端或所述第二时钟信号端；所述第一控制子电路用于在所述第一控制端、所述上拉节点的电压的控制下，将所述第一控制端的电压输出至所述下拉节点；所述第一控制子电路还用于在所述第一控制端、所述上拉节点的电压的控制下，将所述第三电压端的电压输出至所述下拉节点；其中，在所述第一控制端为所述第一时钟信号端或所述第二时钟信号端的情况下，所述移位寄存器还包括第三存储子电路；所述第三存储子电路与所述下拉节点、所述第三电压端连接，用于将所述下拉节点的电压进行存储；还用于对所述下拉节点进行放电。
在一些实施例中，所述功能子电路包括第四晶体管；所述第四晶体管的栅极与所述第二控制节点连接，第一极与所述第一控制节点连接，第二极与所述上拉节点连接；所述功能控制子电路包括第九晶体管和第十晶体管；所述第九晶体管的栅极与所述上拉节点连接，第一极与所述第二时钟信号端连接，第二极与所述第二控制节点连接；所述第十晶体管的栅极和第一极均与所述第二时钟信号端连接，第二极与所述第二控制节点连接；所述第二存储子电路包括第二电容；所述第二电容的第一端与所述第二控制节点连接，第二端与所述第三电压端连接；所述第一控制子电路包括第五晶体管和第六晶体管；所述第五晶体管的栅极和第一极均与所述第一控制端连接，第二极与所述下拉节点连接；所述第六晶体管的栅极与所述上拉节点连接，第一极与所述第三电压端连接，第二极与所述下拉节点连接；在所述第一控制端为所述第一时钟信号端或所述第二时钟信号端，所述移位寄存器包括第三存储子电路的情况下，所述第三存储子电路包括第三电容，所述第三电容的第一端与所述下拉节点连接，第二端与所述第三电压端连接。
在一些实施例中，所述输出子电路包括第三晶体管；所述第三晶体管的栅极与所述上拉节点连接，第一极与所述第一时钟信号端连接，第二极与所述信号输出端连接；所述第二控制子电路包括第八晶体管；所述第八晶体管的栅极与所述下拉节点连接，第一极与所述第三电压端连接，第二极与所述上拉节点连接；所述下拉子电路包括第七晶体管；所述第七晶体管的栅极与所述下拉节点连接，第一极与所述第三电压端连接，第二极与所述信号输出端连接；所述第一存储子电路包括第一电容；所述第一电容的第一端与所述上拉节点连接，第二端与所述信号输出端连接。
本发明实施例还提供一种栅极驱动电路，包括至少两级级联的如前述的移位寄存器；第一级移位寄存器单元的信号输入端连接起始信号端；除了所述第一级移位寄存器以外，任一级移位寄存器的信号输入端与该级移位寄存器的上一级移位寄存器的信号输出端相连接；除了最后一级移位寄存器以外，任一级移位寄存器的信号输出端与该级移位寄存器的下一级移位寄存器的复位信号端相连接；所述最后一级移位寄存器单独设置复位信号端，或者，所述最后一级移位寄存器的复位信号端与所述起始信号端相连接。
本发明实施例还提供一种显示装置，包括前述的栅极驱动电路。
本发明实施例还提供一种如前述的移位寄存器的驱动方法，所述驱动方法包括：输入阶段：向所述信号输入端输入开启信号，所述第一晶体管导通，将所述第一电压端的电压输出至所述第一控制节点；控制所述功能子电路开启，以将所述第一控制节点电压传输至所述上拉节点，并存储至所述第一存储子电路中；在所述上拉节点的电压的控制下，所述输出子电路开启，将所述第一时钟信号端的电压输出至所述信号输出端；输出阶段：控制所述功能子电路关闭，以将所述第一控制节点和所述上拉节点之间断开；所述第一存储子电路对所述上拉节点进行放电，在所述上拉节点的电压的控制下，所述输出子电路保持开启，将所述第一时钟信号端的电压输出至所述信号输出端；并在所述信号输出端的电压的控制下，通过所述第一存储子电路进一步的抬升对所述上拉节点的放电电压；复位阶段：向所述复位信号端输入复位信号，所述第二晶体管导通，将所述第二电压端的电压输出至所述第一控制节点；控制所述功能子电路开启，以将所述第一控制节点的电压传输至所述上拉节点进行复位；在所述下拉节点的电压的控制下，所述下拉子电路开启，将所述第三电压端的电压输出至所述信号输出端进行复位；在所述下拉节点的电压的控制下，所述第二控制子电路开启，将所述第三电压端的电压输出至所述上拉节点进行复位；在下一图像帧之前，所述下拉子电路在所述下拉节点的电压的控制下保持开启，将所述第三电压端的电压持续输出至所述信号输出端。
在一些实施例中，在所述移位寄存器还包括功能控制子电路、第二存储子电路的情况下，在所述输入阶段：在所述第二时钟信号端的电压的控制下，所述功能控制子电路开启，将所述第二时钟信号端的电压输出至所述第二控制节点，控制所述功能子电路开启；在所述输出阶段：在所述上拉节点的电压的控制下，所述功能控制子电路开启，将所述第二时钟信号端的电压输出至所述第二控制节点，控制所述功能子电路关闭；在所述复位阶段：在所述第二时钟信号端的电压的控制下，所述功能控制子电路开启，将所述第二时钟信号端的电压输出至所述第二控制节点，并存储至所述第二存储子电路中；在所述第二控制节点的电压的控制下，控制所述功能子电路开启；所述驱动方法还包括：在所述复位阶段之后的放电阶段，包括：所述第二存储子电路对所述第二控制节点进行放电，在所述第二控制节点的电压的控制下，所述功能子电路保持开启；在下一图像帧之前，所述功能子电路在所述功能控制子电路和所述第二存储子电路的交替控制下，保持开启状态。
本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，该移位寄存器包括上拉节点和下拉节点，还包括第一晶体管和第二晶体管；第一晶体管的栅极与信号输入端，第一极与第一电压端，第二极与第一控制节点连接；第二晶体管的栅极与复位信号端，第一极与第二电压端，第二极与第一控制节点连接；该移位寄存器还包括：功能子电路；功能子电路与第一控制节点、上拉节点连接，用于控制第一控制节点和上拉节点之间的通断；移位寄存器还包括：输出子电路、第一控制子电路、第二控制子电路、下拉子电路、第一存储子电路。输出子电路与第一时钟信号端、上拉节点、信号输出端连接，用于在上拉节点的电压的控制下，将第一时钟信号端的电压输出至信号输出端；第一控制子电路与上拉节点、下拉节点、第三电压端、第一控制端连接，用于将第一控制端的电压输出至下拉节点，还用于将第三电压端的电压输出至下拉节点；第二控制子电路与下拉节点、上拉节点、第三电压端连接，用于在下拉节点的电压的控制下，将第三电压端的电压输出至上拉节点；下拉子电路与下拉节点、第三电压端、信号输出端连接，用于在下拉节点的电压的控制下，将第三电压端的电压输出至信号输出端；第一存储子电路与上拉节点、信号输出端连接，用于将上拉节点的电压进行存储，还用于对上拉节点进行放电。
综上所述，采用本发明的移位寄存器，通过控制功能子电路的开启和关闭，以控制第一控制节点和上拉节点之间的通断，这样一来，通过在输入阶段控制第一控制节点和上拉节点之间连通，以保证对上拉节点的充电；在输出阶段，控制第一控制节点和上拉节点之间断开，从而使得上拉节点的电压在不受第一控制节点电压的影响下，正常进行耦合抬升，保证扫描信号的正常输出；并且在复位阶段到下一图像帧以前，能够进行正常的复位以及降噪。
由此可知，采用本发明的移位寄存器，即使在该移位寄存器在进行双向扫描、与第一控制节点连接的晶体管的阈值电压漂移的情况下，由于本发明的移位寄存器能够通过在输出阶段，通过关闭功能子电路以使得上拉节点和第一控制节点之间断开(隔离)，从而减小了第一控制节点的电位对上拉节点造成的不良影响，进而解决了因与第一控制节点连接的晶体管的阈值电压漂移而漏电造成的上拉结点充电不足的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a为本发明相关技术提供的一种正向扫描的移位寄存器的结构示意图；
图1b为图1a中的移位寄存器进行反向扫描的结构示意图；
图2为本发明实施例提供的一种的移位寄存器的结构示意图；
图3为本发明实施例提供的一种的移位寄存器的结构示意图；
图4为本发明实施例提供的一种的移位寄存器的结构示意图；
图5a为本发明实施例提供的一种的移位寄存器的结构示意图；
图5b为本发明实施例提供的一种的移位寄存器的结构示意图；
图6为本发明实施例提供的一种的栅极驱动电路的结构示意图；
图7为本发明实施例提供的一种移位寄存器的驱动时序信号图；
图8为本发明实施例提供的一种移位寄存器的驱动时序信号图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本发明实施例中使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
本发明实施例提供一种移位寄存器，如图2、3、4、5所示，该移位寄存器包括上拉节点PU和下拉节点PD；并且该移位寄存器还包括第一晶体管M1和第二晶体管M2。
其中，第一晶体管M1的栅极与信号输入端Input，第一晶体管M1的第一极与第一电压端CN，第一晶体管M1的第二极与第一控制节点O1连接。第二晶体管M2的栅极与复位信号端Reset，第二晶体管M2的第一极与第二电压端CNB，第二晶体管M2的第二极与第一控制节点O1连接。
此处可以理解的是，采用上述的移位寄存器形成的栅极驱动电路能够通过调整信号端的电位(例如可以交换第一电压端CN和第二电压端CNB的电位)，能够进行正向扫描和反向扫描两种驱动扫描方式(也即该栅极驱动电路能够进行双向扫描)。
在此基础上，该移位寄存器还包括：功能子电路100。该功能子电路100与第一控制节点O1、上拉节点PU连接。该功能子电路100用于控制第一控制节点O1和上拉节点PU之间的通断，以在功能子电路100开启时，使得第一控制节点O1和上拉节点PU之间连通，从而将第一控制节点O1的电压传输至上拉节点PU；在功能子电路100关闭时，使得第一控制节点O1和上拉节点PU之间断开(隔离)，从而减小了第一控制节点O1的电位对上拉节点PU造成的不良影响。
在此基础上，如图2、3、4、5所示，该移位寄存器还包括：输出子电路101、第一控制子电路1021、第二控制子电路1022、下拉子电路103、第一存储子电路201。
其中，上述输出子电路101与第一时钟信号端CK1、上拉节点PU、信号输出端Output连接。该输出子电路101用于在上拉节点PU的电压的控制下，将第一时钟信号端CK1的电压输出至信号输出端Output。
上述第一控制子电路1021与上拉节点PU、下拉节点PD、第三电压端VGL、第一控制端S连接。该第一控制子电路1021用于将第一控制端S的电压输出至下拉节点PD；该第一控制子电路1021还用于将第三电压端VGL的电压输出至下拉节点PD。
上述第二控制子电路1022与下拉节点PD、上拉节点PU、第三电压端VGL连接。该第二控制子电路1022用于在下拉节点PD的电压的控制下，将第三电压端VGL的电压输出至上拉节点PU。
上述下拉子电路103与下拉节点PD、第三电压端VGL、信号输出端Output连接。该下拉子电路103用于在下拉节点PD的电压的控制下，将第三电压端VGL的电压输出至信号输出端Output。
上述第一存储子电路201与上拉节点PU、信号输出端Output连接。该第一存储子电路201用于将上拉节点PU的电压进行存储；该第一存储子电路201还用于对上拉节点PU进行放电。
综上所述，采用本发明的移位寄存器，通过控制功能子电路的开启和关闭，以控制第一控制节点O1和上拉节点PU之间的通断，这样一来，通过在输入阶段控制第一控制节点O1和上拉节点PU之间连通，以保证对上拉节点的充电；在输出阶段，控制第一控制节点O1和上拉节点PU之间断开，从而使得上拉节点PU的电压在不受第一控制节点电压的影响下，正常进行耦合抬升，保证扫描信号的正常输出；并且在复位阶段到下一图像帧以前，能够进行正常的复位以及降噪。
由此可知，采用本发明的移位寄存器，即使在该移位寄存器在进行双向扫描、与第一控制节点连接的晶体管的阈值电压漂移的情况下，由于本发明的移位寄存器能够通过在输出阶段，通过关闭功能子电路以使得上拉节点和第一控制节点之间断开(隔离)，从而减小了第一控制节点的电位对上拉节点造成的不良影响，进而解决了因与第一控制节点连接的晶体管的阈值电压漂移而漏电造成的上拉结点充电不足的问题。
另外，本申请的申请人通过对相关技术中(图1中的移位寄存器)和本发明中提供的一种移位寄存器(例如图2)进行双向扫描时的实际模拟对比，得知相关技术中(图1中的移位寄存器)进行双向扫描时，晶体管(T2)的阈值电压漂移至-3.1V时，GOA电路失效；而采用本发明中提供的一种移位寄存器(例如图2)，晶体管(M2)的阈值电压漂移至-5.8V时，栅极驱动电路失效。相比之下，可以看出采用本发明中的一种移位寄存器的栅极驱动电路失效时，晶体管的阈值电压的漂移范围增大了2.7V，也即本发明中的移位寄存器的降低了因漏电造成的上拉结点充电不足而导致GOA电路失效的风险。
此外，需要说明的是，尽管本发明实施例提供的移位寄存器是针对在进行双向扫描时，因与第一控制节点连接的晶体管的阈值电压漂移而漏电造成的上拉结点充电不足的问题而提出的；但本发明中，对于移位寄存器的具体应用并不限制于此，本发明实施例提供的移位寄存器可以应用于双向扫描的GOA电路，也可以用于单向扫描的GOA电路，实际中可以根据需要选择设置。
示意的，以下对上述各子电路的设置情况下，作进一步的说明。
在一些实施例中，如图2、3、4、5所示，输出子电路101可以包括第三晶体管M3。该第三晶体管M3的栅极与上拉节点PU连接，第一极与所述第一时钟信号端CK1连接，第二极与信号输出端Output连接；
在一些实施例中，如图2、3、4、5所示，第二控制子电路1022可以包括第八晶体管M8。其中，第八晶体管M8的栅极与下拉节点PD连接，第八晶体管M8的第一极与第三电压端VGL连接，第八晶体管M8的第二极与上拉节点PU连接。
在一些实施例中，如图2、3、4、5所示，下拉子电路103可以包括第七晶体管M7。其中，第七晶体管M7的栅极与下拉节点连接，第七晶体管M7的第一极与第三电压端VGL连接，第七晶体管M7的第二极与信号输出端Output连接。
在一些实施例中，如图2、3、4、5所示，第一存储子电路201可以包括第一电容C1。其中，第一电容C1的第一端与上拉节点PU连接，第一电容C1的第二端与信号输出端Output连接。
另外，以下通过具体实施例，对功能子电路100以及相关子电路的具体设置作进一步具体的说明。
实施例一
示意的，如图2所示，功能子电路100在与第一控制节点O1、上拉节点PU连接的基础上，还与第二时钟信号端CK2连接。该功能子电路100用于在第二时钟信号端CK2的电压的控制下，控制第一控制节点O1和上拉节点PU之间的通断。
在此基础上，如图2所示，在该实施例一中，与第一控制子电路1021连接的第一控制端S为第四电压端VDD。此时，该第一控制子电路1021用于在第四电压端VDD、上拉节点PU的电压的控制下，将第四电压端VDD的电压输出至下拉节点PD。该第一控制子电路1021还用于在第四电压端VDD、上拉节点PU的电压的控制下，将第三电压端VGL的电压输出至下拉节点PD。
具体的，如图2所示，在该实施例一中，上述功能子电路100、第一控制子电路1021的具体电路结构可以如下：
上述功能子电路100包括第四晶体管M4。其中，该第四晶体管M4的栅极与第二时钟信号端CK2连接，该第四晶体管M4的第一极与第一控制节点O1连接，该第四晶体管M4的第二极与上拉节点PU连接。
第一控制子电路1021包括第五晶体管M5和第六晶体管M6。其中，第五晶体管M5的栅极和第一极均与第四电压端VDD连接，第五晶体管M5的第二极与下拉节点连接。第六晶体管M6的栅极与上拉节点PU连接，第六晶体管M6的第一极与第三电压端VGL连接，第六晶体管M6的第二极与下拉节点PD连接。
实施例二
示意的，如图3所示，该寄存器还包括：功能控制子电路200、第二存储子电路202。
功能控制子电路200与第二时钟信号端CK2、第二控制节点O2、上拉节点PU连接。该功能控制子电路200用于在第二时钟信号端CK2的电压的控制下，将第二时钟信号端CK2的电压输出至第二控制节点O2。该功能控制子电路200还用于在上拉节点PU的电压的控制下，将第二时钟信号端CK2的电压输出至第二控制节点O2。
第二存储子电路202与第二控制节点O2、第三电压端VGL连接。该第二存储子电路202用于将第二控制节点O2的电压进行存储。该第二存储子电路202还用于对第二控制节点O2进行放电。
功能子电路100在与第一控制节点O1、上拉节点PU连接的基础上，还与第二控制节点O2连接。该功能子电路100用于在第二控制节点O2的电压的控制下，控制第一控制节点O1和上拉节点PU之间的通断。
在此基础上，如图3所示，在该实施例二中，与第一控制子电路1021连接的第一控制端S为第四电压端VDD，并且该第一控制子电路1021还与第二控制节点O2连接。该第一控制子电路1021用于在第二控制节点O2、上拉节点PU的电压的控制下，将第四电压端VDD的电压输出至下拉节点PD。该第一控制子电路1021还用于在第二控制节点O2、上拉节点PU的电压的控制下，将第三电压端VGL的电压输出至下拉节点PD。
具体的，如图3所示，在该实施例二中，上述功能子电路100、第一控制子电路1021、第二存储子电路202的具体电路结构可以如下：
功能子电路100包括第四晶体管M4。其中，该第四晶体管M4的栅极与第二控制节点O2连接，第四晶体管M4的第一极与所述第一控制节点O1连接，第四晶体管M4的第二极与上拉节点PU连接。
功能控制子电路200包括第九晶体管M9和第十晶体管M10。其中，第九晶体管M9的栅极与上拉节点连接，第九晶体管M9的第一极与第二时钟信号端CK2连接，第九晶体管M9的第二极与第二控制节点O2连接。第十晶体管M10的栅极和第一极均与第二时钟信号端CK2连接，第十晶体管M10的第二极与第二控制节点O2连接。
第二存储子电路202包括第二电容C2。其中，第二电容C2的第一端与第二控制节点O2连接，第二电容C2的第二端与第三电压端VGL连接。
在此基础上，第一控制子电路1021包括第五晶体管M5和第六晶体管M6。其中，第五晶体管M5的栅极与第二控制节点O2连接，第五晶体管M5的第一极与第四电压端VDD连接，第五晶体管M5的第二极与所述下拉节点PD连接。第六晶体管M6的栅极与上拉节点PU连接，第六晶体管M6的第一极与第三电压端VGL连接，第六晶体管M6的第二极与下拉节点PD连接。
实施例三
示意的，如图4所示，该移位寄存器还包括：功能控制子电路200、第二存储子电路202。
功能控制子电路200与第二时钟信号端CK2、第二控制节点O2、上拉节点PU连接。该功能控制子电路200用于在第二时钟信号端CK2的电压的控制下，将第二时钟信号端CK2的电压输出至第二控制节点O2。该功能控制子电路200还用于在上拉节点PU的电压的控制下，将第二时钟信号端CK2的电压输出至第二控制节点O2。
第二存储子电路202与第二控制节点O2、第三电压端VGL连接。该第二存储子电路202用于将第二控制节点O2的电压进行存储。该第二存储子电路202还用于对第二控制节点O2进行放电。
功能子电路100在与第一控制节点O1、上拉节点PU连接的基础上，还与第二控制节点O2连接。该功能子电路100用于在第二控制节点O2的电压的控制下，控制第一控制节点O1和上拉节点PU之间的通断。
在此基础上，在该实施例三中，如图4所示，与第一控制子电路1021连接的第一控制端S为第四电压端VDD。该第一控制子电路1021用于在第四电压端VDD、上拉节点PU的电压的控制下，将第四电压端VDD的电压输出至下拉节点PD。该第一控制子电路1021还用于在第四电压端VDD、上拉节点PU的电压的控制下，将第三电压端VGL的电压输出至下拉节点PD。
实施例四
示意的，如图5a所示，该移位寄存器还包括：功能控制子电路200、第二存储子电路202。
在该实施例四中，功能控制子电路200、第二存储子电路202的设置结构与前述实施例三中的功能控制子电路200、第二存储子电路202的结构相同，此处不再赘述。
该实施例四与实施例三的区别在于，如图5a所示，与第一控制子电路1021连接的第一控制端S为第二时钟信号端CK2。
该第一控制子电路1021用于在第二时钟信号端CK2、上拉节点PU的电压的控制下，将第二时钟信号端CK2的电压输出至下拉节点PD。该第一控制子电路1021还用于在第二时钟信号端CK2、上拉节点PU的电压的控制下，将第三电压端VGL的电压输出至下拉节点PD。
并且，在该实施例四中，该移位寄存器还包括第三存储子电路203。该第三存储子电路203与下拉节点PD、第三电压端VGL连接。该第三存储子电路203用于将下拉节点PD的电压进行存储；该第三存储子电路203还用于对下拉节点PD进行放电。
实施例五
示意的，如图5b所示，该实施例五与实施例四的区别在于，如图5b所示，与第一控制子电路1021连接的第一控制端S为第一时钟信号端CK1；其余子电路的设置情况与实施例四基本一致，此处不再赘述。
在此基础上，以下针对上述实施例三、实施例四、实施例五中，功能控制子电路200、第二存储子电路202的具体设置电路，可以如下：
如图4、图5a、图5b所示，功能控制子电路200均包括第九晶体管M9和第十晶体管M10。其中，第九晶体管M9的栅极与上拉节点连接，第九晶体管M9的第一极与第二时钟信号端CK2连接，第九晶体管M9的第二极与第二控制节点O2连接。第十晶体管M10的栅极和第一极均与第二时钟信号端CK2连接，第十晶体管M10的第二极与第二控制节点O2连接。
第二存储子电路202均包括第二电容C2。其中，第二电容C2的第一端与第二控制节点O2连接，第二电容C2的第二端与第三电压端VGL连接。
上述实施例三、实施例四、实施例五中，第一控制子电路1021具体设置电路分别如下：
如图4所示，上述实施例三中，第一控制子电路1021包括第五晶体管M5和第六晶体管M6。其中，第五晶体管M5的栅极和第一极均与第四电压端VDD连接，第五晶体管M5的第二极与下拉节点连接。第六晶体管M6的栅极与上拉节点PU连接，第六晶体管M6的第一极与第三电压端VGL连接，第六晶体管M6的第二极与下拉节点PD连接。
如图5a所示，实施例四中，第一控制子电路1021包括第五晶体管M5和第六晶体管M6。其中，第五晶体管M5的栅极和第一极均与第二时钟信号端CK2连接，第五晶体管M5的第二极与下拉节点连接。第六晶体管M6的栅极与上拉节点PU连接，第六晶体管M6的第一极与第三电压端VGL连接，第六晶体管M6的第二极与下拉节点PD连接。
如图5b所示，实施例五中，第一控制子电路1021包括第五晶体管M5和第六晶体管M6。其中，第五晶体管M5的栅极和第一极均与第一时钟信号端CK1连接，第五晶体管M5的第二极与下拉节点连接。第六晶体管M6的栅极与上拉节点PU连接，第六晶体管M6的第一极与第三电压端VGL连接，第六晶体管M6的第二极与下拉节点PD连接。
另外，在实施例四和实施例五中，如图5a和图5b所示，第三存储子电路203均包括第三电容C3。该第三电容C3的第一端与下拉节点PD连接，第三电容C3的第二端与第三电压端VGL连接。
需要说明的是，上述晶体管可以为N型晶体管，也可以为P型晶体管(本发明中优选的采用N型晶体管)；可以为增强型晶体管，也可以为耗尽型晶体管；可以采用非晶硅薄膜晶体管、多晶硅薄膜晶体管或非晶-氧化铟镓锌薄膜晶体管；并且，上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。
本发明实施例还提供一种栅极驱动电路，包括至少两级级联的如前述的移位寄存器。
如图6所示，该栅极驱动电路中，第一级移位寄存器RS1的信号输入端连接起始信号端；除了第一级移位寄存器RS1以外，任一级移位寄存器的信号输入端与该级移位寄存器的上一级移位寄存器的信号输出端相连接；除了最后一级移位寄存器RSn以外，任一级移位寄存器的信号输出端与该级移位寄存器的下一级移位寄存器的复位信号端相连接；最后一级移位寄存器RSn单独设置复位信号端，或者，最后一级移位寄存器RSn的复位信号端与起始信号端相连接；其中，n与栅极驱动电路中移位寄存器的总级数相等。
在此基础上，如图6所示，在该栅极驱动电路中：
位于奇数级的移位寄存器(RS1、RS3……RSn-1)中的第一时钟信号端CK1与第一系统时钟信号端clk1连接，第二时钟信号端CK2与第二系统时钟信号端clk2连接；位于偶数级的移位寄存器(RS2、RS4……RSn)中的第一时钟信号端CK1与第二系统时钟信号端clk2连接，第二时钟信号端CK2与第一系统时钟信号端clk1连接。
其中，图6仅是示意的以最后一级移位寄存器单独设置复位信号端、以第一控制端S为第四电压端VDD为例，进行示意说明的。并且可以理解的是，栅极驱动电路中依次级联的移位寄存器的信号输出端Output与显示面板的显示区中的依次设置的栅线(G1、G1……Gn)分别一一对应连接，以对各栅线进行逐行扫描。
由于该栅极驱动电路包括如上所述的移位寄存器，具有与前述实施例提供的移位寄存器相同的结构和有益效果。由于前述实施例已经对移位寄存器的结构和有益效果进行了详细的描述，此处不再赘述。
本发明实施例还提供一种显示装置，包括前述栅极驱动电路，同样包括前述的移位寄存器，具有与前述实施例提供的移位寄存器相同的结构和有益效果。由于前述实施例已经对移位寄存器的结构和有益效果进行了详细的描述，此处不再赘述。
需要说明的是，在本发明实施例中，显示装置具体至少可以包括液晶显示面板和有机发光二极管显示面板，所述显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本发明实施例还提供一种如前述的移位寄存器的驱动方法。
以下以图2中示出的移位寄存器对应图7的时序图，以及图3、图4、图5a、图5b中示出的移位寄存器对应图8的时序图，并结合晶体管的通断对上述驱动方法作进一步的说明。
具体的，在一图像帧内，该驱动方法包括：
输入阶段S1：
向信号输入端Input输入开启信号，第一晶体管M1导通，将第一电压端CN的电压输出至第一控制节点O1。
控制功能子电路100开启，以将第一控制节点电压O1传输至上拉节点PU，并存储至第一存储子电路201中。
示意的，对于图2中示出的功能子电路100而言，在第二时钟信号端CK2的电压的控制下，功能子电路100开启；对于图3、图4、图5a、图5b的中示出的功能子电路100而言，通过第二时钟信号端CK2的电压控制功能控制子电路200开启，将第二时钟信号端CK2的电压输出至第二控制节点O2，在第二控制节点O2的电压的控制下，功能子电路100开启。
在上拉节点PU的电压的控制下，输出子电路101开启，将第一时钟信号端CK1的电压输出至信号输出端Output。
另外，在该输入阶段S1，第一控制子电路1021开启，将第一控制端S的电压输出至下拉节点PD。
示意的，对于图2中的第一控制子电路1021而言，在第四电压端VDD(第一控制端S)、上拉节点PU的电压的控制下，将第三电压端VGL的电压输出至下拉节点PD。对于图3中的第一控制子电路1021而言，在第二控制节点O2、第四电压端VDD(第一控制端S)、上拉节点PU的电压的控制下，将第三电压端VGL的电压输出至下拉节点PD。
具体的，以下结合晶体管对该输入阶段S1做进一步的说明。
在该输入阶段S1，在信号输入端Input输入的高电平信号(开启信号)的控制下，第一晶体管M1导通，将第一电压端CN的高电平信号输出至第一控制节点O1。通过控制第四晶体管M4导通，将第一控制节点O1的高电平信号传输至上拉节点PU，并存储至第一电容C1中。并且，在上拉节点PU的高电平信号的控制下，第三晶体管M3导通，将第一时钟信号端CK1的低电平信号输出至信号输出端Output。
其中，对于图2中第四晶体管M4的导通而言，是通过第二时钟信号端CK2的高电平信号进行控制的；对于图3、图4、图5a、图5b中第四晶体管M4的导通而言，是通过第二时钟信号端CK2的高电平信号控制第十晶体管M10导通，并将第二时钟信号端CK2的高电平信号输出至第二控制节点O2，从而在第二控制节点O2的高电平信号的控制下，第四晶体管M4导通。当然，在该阶段，通过上拉节点PU的高电平信号同样可以导通第九晶体管M9，从而也可以将第二时钟信号端CK2的高电平信号输出至第二控制节点O2。
另外，针对图2、图3、图4、图5a的移位寄存器而言，在该阶段，第一控制子电路1021中的第五晶体管M5和第六晶体管M6均导通(其中图2中的M5是在CK2的控制下导通，图3、图4、图5a中M5是在O2的控制下导通)，由于第六晶体管M6的尺寸大于第五晶体管M5的尺寸(即沟道的长宽比尺寸)，从而在该输入阶段S1，将第三电压端VGL的低电平信号输出至下拉节点PD。对于图5b的移位寄存器而言，在该阶段，第一控制子电路1021中的第五晶体管M5截止，第六晶体管M6导通，将第三电压端VGL的低电平信号输出至下拉节点PD。
输出阶段S2：
控制功能子电路100关闭，以将第一控制节点O1和上拉节点PU之间断开。
第一存储子电路201对上拉节点PU进行放电，在上拉节点PU的电压的控制下，输出子电路101保持开启，将第一时钟信号端CK1的电压(作为扫描信号)输出至信号输出端Output。在信号输出端Output的电压的控制下，通过第一存储子电路201进一步的抬升对上拉节点PU的放电电压，使得上拉节点PU的电压进一步升高。
示意的，对于图2中示出的功能子电路100而言，通过第二时钟信号端CK2的电压控制该功能子电路100关闭；对于图3、图4、图5a、图5b的中示出的功能子电路100而言，通过上拉节点PU的电压控制功能控制子电路200开启，将第二时钟信号端CK2的电压输出至第二控制节点O2，在第二控制节点O2的电压的控制下，功能子电路100关闭。
具体的，以下结合晶体管对该输出阶段S2做进一步的说明。
在该输出阶段S2，控制第四晶体管M4截止，将第一控制节点O1和上拉节点PU之间断开；第一电容C1将在输入阶段S1存储的高电平信号放电(传输)至上拉节点PU；在上拉节点PU的高电平信号的控制下，第三晶体管M3保持导通状态，将第一时钟信号端CK1的高电平信号(作为扫描信号)输出至信号输出端Output。
在信号输出端Output的高电平信号的控制下，第一电容C1通过自举作用，进一步的抬升对上拉节点PU的放电电压，使得上拉节点PU的电压进一步升高。
其中，对于图2中第四晶体管M4的截止而言，是通过第二时钟信号端CK2的低电平信号进行控制的；对于图3、图4、图5a、图5b中第四晶体管M4的截止而言，是通过上拉节点PU的高电平信号控制第九晶体管M9导通，并将第二时钟信号端CK2的低电平信号输出至第二控制节点O2，从而在第二控制节点O2的低电平信号控制下，第四晶体管M4截止。
另外，针对图2、图3、图4、图5b的移位寄存器而言，在该阶段，第一控制子电路1021中的第五晶体管M5和第六晶体管M6均导通，将第三电压端VGL的低电平信号输出至下拉节点PD。对于图5a的移位寄存器而言，在该输出阶段S2，第一控制子电路1021中的第五晶体管M5截止，第六晶体管M6导通，将第三电压端VGL的低电平信号输出至下拉节点PD。
复位阶段S3：
向复位信号端Reset输入复位信号，第二晶体管M2导通，将第二电压端CNB的电压输出至第一控制节点O1。
控制功能子电路100开启，以将第一控制节点O1的电压传输至上拉节点PU进行复位。其中，对于图2、图3、图4、图5a、图5b中功能子电路100的具体控制过程与输入阶段S1基本一致，可以参考输入阶段S1对应的文字描述部分，此处不再赘述。
对于图2、图3、图4、图5a中，控制第一控制子电路1021开启，将第一控制端S的电压输出至下拉节点PD；在下拉节点PD的电压的控制下，下拉子电路103开启，将第三电压端VGL的电压输出至信号输出端Output进行复位。
同时，在下拉节点PD的电压的控制下，第二控制子电路1022开启，将第三电压端VGL的电压输出至上拉节点PU进行复位。
在下一图像帧之前，下拉子电路103在下拉节点PD的电压的控制下保持开启，将第三电压端VGL的电压持续输出至信号输出端Output。
具体的，以下结合晶体管对该复位阶段S3以及复位阶段S3到下一图像帧之前做进一步的说明。
在复位阶段S3，在复位信号端Reset输入高电平信号(复位信号)的控制下，第二晶体管M2导通，将第二电压端CNB的低电平信号输出至第一控制节点O1。同时，控制第四晶体管M4导通，将第一控制O1的低电平信号传输至上拉节点PU进行复位。
其中，对于图2中第四晶体管M4的导通而言，是通过第二时钟信号端CK2的高电平信号进行控制的；对于图3、图4、图5a、图5b中第四晶体管M4的导通而言，是通过第二时钟信号端CK2的高电平信号控制第十晶体管M10导通，并将第二时钟信号端CK2的高电平信号输出至第二控制节点O2，从而在第二控制节点O2的高电平信号的控制下，第四晶体管M4导通。
另外，在该复位阶段S3，图2、图3、图4、图5a的第一控制子电路1021中第五晶体管M5导通，第六晶体管M6截止；从而将第一控制端S(对应图2、图3、图4中的第四电压端VDD、或者图5a中的第二时钟信号端CK2)的高电平信号输出至下拉节点PD；这样一来，在下拉节点PD的高电平信号的控制下，第七晶体管M7导通，将第三电压端VGL的电压输出至信号输出端Output进行复位。
同时，在下拉节点PD的高电平信号的控制下，第八晶体管M8导通，将第三电压端VGL的低电平信号输出至上拉节点PU进一步复位。
在下一图像帧之前，第七晶体管M7在下拉节点PD的高电平信号控制下保持开启，将第三电压端VGL的低电平信号持续输出至信号输出端Output，进行降噪。
另外，以下对上述图2、图3、图4、图5a、图5b中的移位寄存器在驱动过程中的其他区别作进一步的说明。
第一，尽管图2、图3、图4、图5a、图5b中功能子电路100在输出阶段S2处于关闭状态(也即第四晶体管处于截止状态)；根据以上公开的内容可以，图2中的功能子电路100在第二时钟信号端CK2的时钟信号的控制下，周期性的开启和关闭；而图3、图4、图5a、图5b中功能子电路100而言，在功能控制子电路200的控制下，其仅在输出阶段S2关闭，在输入阶段S1、复位阶段S3以及以后的阶段均处于开启状态。
具体的，对于图3、图4、图5a、图5b中功能子电路100在复位阶段S3以及以后的阶段保持开启状态而言，可以理解的是，第二存储子电路202在复位阶段S3进行充电，从而在复位阶段S3之后的放电阶段对第二控制节点O2进行放电，进而使得功能子电路保持开启；直到下一图像帧，功能子电路在功能控制子电路(同复位阶段)和第二存储子电路(放电)的交替控制下，保持开启状态。
第二，对于图5a、图5b中设置的第三存储子电路203而言，可以理解的是，在输出阶段S2以后，由于第五晶体管M5在第二时钟信号端CK2或第一时钟信号端CK1的控制下，周期性的开启和关闭，从而导致在第五晶体管M5处于截止状态时，会对下拉节点PD的电位造成影响(造成下拉节点PD电位下降)；此时，通过设置第三存储子电路203(第三电容C3)，保证了在第五晶体管M5截止的情况下，在第三电容C3的作用下，下拉节点PD仍然能够维持高电位，从而保证在输出阶段以后，第七晶体管M7维持导通状态。
以上实施例中晶体管的通、断过程均是以所有晶体管为N型晶体管，第一电压端CN为高电平电压端，第二电压端CNB为低电平电压端，第三电压端VGL为低电平电压端，第四电压端VDD为高电平电压端为例进行的说明。当所有晶体管均为P型时，需要对图7、图8中各个控制信号，以及第一电压端、第二电压端、第三电压端、第四电压端进行翻转即可。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种移位寄存器，包括上拉节点和下拉节点，其特征在于，所述移位寄存器还包括第一晶体管和第二晶体管；
所述第一晶体管的栅极与信号输入端，第一极与第一电压端，第二极与第一控制节点连接；
所述第二晶体管的栅极与复位信号端，第一极与第二电压端，第二极与所述第一控制节点连接；
所述移位寄存器还包括：功能子电路；所述功能子电路与所述第一控制节点、所述上拉节点连接，用于控制所述第一控制节点和所述上拉节点之间的通断；
所述移位寄存器还包括：输出子电路、第一控制子电路、第二控制子电路、下拉子电路、第一存储子电路；
所述输出子电路与第一时钟信号端、所述上拉节点、信号输出端连接，用于在所述上拉节点的电压的控制下，将所述第一时钟信号端的电压输出至所述信号输出端；
所述第一控制子电路与所述上拉节点、所述下拉节点、第三电压端、第一控制端连接，用于将所述第一控制端的电压输出至所述下拉节点，还用于将所述第三电压端的电压输出至所述下拉节点；
所述第二控制子电路与所述下拉节点、所述上拉节点、所述第三电压端连接，用于在所述下拉节点的电压的控制下，将所述第三电压端的电压输出至所述上拉节点；
所述下拉子电路与所述下拉节点、所述第三电压端、所述信号输出端连接，用于在所述下拉节点的电压的控制下，将所述第三电压端的电压输出至所述信号输出端；
所述第一存储子电路与所述上拉节点、所述信号输出端连接，用于将所述上拉节点的电压进行存储，还用于对所述上拉节点进行放电；
所述移位寄存器还包括：功能控制子电路、第二存储子电路；
所述功能控制子电路与第二时钟信号端、第二控制节点、所述上拉节点连接；
所述功能控制子电路用于在所述第二时钟信号端的电压的控制下，将所述第二时钟信号端的电压输出至所述第二控制节点；所述功能控制子电路还用于在所述上拉节点的电压的控制下，将所述第二时钟信号端的电压输出至所述第二控制节点；
所述第二存储子电路与所述第二控制节点、所述第三电压端连接，用于将所述第二控制节点的电压进行存储，还用于对所述第二控制节点进行放电；
所述功能子电路还与所述第二控制节点连接，用于在所述第二控制节点的电压的控制下，控制所述第一控制节点和所述上拉节点之间的通断。
2.根据权利要求1所述的移位寄存器，其特征在于，
所述第一控制端为第四电压端；
所述第一控制子电路还与所述第二控制节点连接；
所述第一控制子电路用于在所述第二控制节点、所述上拉节点的电压的控制下，将所述第四电压端的电压输出至所述下拉节点；
所述第一控制子电路还用于在所述第二控制节点、所述上拉节点的电压的控制下，将所述第三电压端的电压输出至所述下拉节点。
3.根据权利要求2所述的移位寄存器，其特征在于，所述功能子电路包括第四晶体管；所述第四晶体管的栅极与所述第二控制节点连接，第一极与所述第一控制节点连接，第二极与所述上拉节点连接；
所述功能控制子电路包括第九晶体管和第十晶体管；所述第九晶体管的栅极与所述上拉节点连接，第一极与所述第二时钟信号端连接，第二极与所述第二控制节点连接；所述第十晶体管的栅极和第一极均与所述第二时钟信号端连接，第二极与所述第二控制节点连接；
所述第二存储子电路包括第二电容；所述第二电容的第一端与所述第二控制节点连接，第二端与所述第三电压端连接；
所述第一控制子电路包括第五晶体管和第六晶体管；所述第五晶体管的栅极与所述第二控制节点连接，第一极与所述第四电压端连接，第二极与所述下拉节点连接；所述第六晶体管的栅极与所述上拉节点连接，第一极与所述第三电压端连接，第二极与所述下拉节点连接。
4.根据权利要求1所述的移位寄存器，其特征在于，
所述第一控制端为第四电压端、所述第一时钟信号端或所述第二时钟信号端；
所述第一控制子电路用于在所述第一控制端、所述上拉节点的电压的控制下，将所述第一控制端的电压输出至所述下拉节点；
所述第一控制子电路还用于在所述第一控制端、所述上拉节点的电压的控制下，将所述第三电压端的电压输出至所述下拉节点；
其中，在所述第一控制端为所述第一时钟信号端或所述第二时钟信号端的情况下，所述移位寄存器还包括第三存储子电路；所述第三存储子电路与所述下拉节点、所述第三电压端连接，用于将所述下拉节点的电压进行存储；还用于对所述下拉节点进行放电。
5.根据权利要求4所述的移位寄存器，其特征在于，
所述功能子电路包括第四晶体管；
所述第四晶体管的栅极与所述第二控制节点连接，第一极与所述第一控制节点连接，第二极与所述上拉节点连接；
所述功能控制子电路包括第九晶体管和第十晶体管；所述第九晶体管的栅极与所述上拉节点连接，第一极与所述第二时钟信号端连接，第二极与所述第二控制节点连接；所述第十晶体管的栅极和第一极均与所述第二时钟信号端连接，第二极与所述第二控制节点连接；
所述第二存储子电路包括第二电容；所述第二电容的第一端与所述第二控制节点连接，第二端与所述第三电压端连接；
所述第一控制子电路包括第五晶体管和第六晶体管；所述第五晶体管的栅极和第一极均与所述第一控制端连接，第二极与所述下拉节点连接；所述第六晶体管的栅极与所述上拉节点连接，第一极与所述第三电压端连接，第二极与所述下拉节点连接；
在所述第一控制端为所述第一时钟信号端或所述第二时钟信号端，所述移位寄存器包括第三存储子电路的情况下，所述第三存储子电路包括第三电容，所述第三电容的第一端与所述下拉节点连接，第二端与所述第三电压端连接。
6.根据权利要求1-5任一项所述移位寄存器，其特征在于，
所述输出子电路包括第三晶体管；所述第三晶体管的栅极与所述上拉节点连接，第一极与所述第一时钟信号端连接，第二极与所述信号输出端连接；
所述第二控制子电路包括第八晶体管；所述第八晶体管的栅极与所述下拉节点连接，第一极与所述第三电压端连接，第二极与所述上拉节点连接；
所述下拉子电路包括第七晶体管；所述第七晶体管的栅极与所述下拉节点连接，第一极与所述第三电压端连接，第二极与所述信号输出端连接；
所述第一存储子电路包括第一电容；所述第一电容的第一端与所述上拉节点连接，第二端与所述信号输出端连接。
7.一种栅极驱动电路，其特征在于，包括至少两级级联的如权利要求1-6任一项所述的移位寄存器；
第一级移位寄存器单元的信号输入端连接起始信号端；
除了所述第一级移位寄存器以外，任一级移位寄存器的信号输入端与该级移位寄存器的上一级移位寄存器的信号输出端相连接；
除了最后一级移位寄存器以外，任一级移位寄存器的复位信号端与该级移位寄存器的下一级移位寄存器的信号输出端相连接；
所述最后一级移位寄存器单独设置复位信号端，或者，所述最后一级移位寄存器的复位信号端与所述起始信号端相连接。
8.一种显示装置，其特征在于，包括权利要求7所述的栅极驱动电路。
9.一种如权利要求1-6任一项的所述的移位寄存器的驱动方法，其特征在于，所述驱动方法包括：
输入阶段：
向所述信号输入端输入开启信号，所述第一晶体管导通，将所述第一电压端的电压输出至所述第一控制节点；
控制所述功能子电路开启，以将所述第一控制节点电压传输至所述上拉节点，并存储至所述第一存储子电路中；
在所述上拉节点的电压的控制下，所述输出子电路开启，将所述第一时钟信号端的电压输出至所述信号输出端；
输出阶段：
控制所述功能子电路关闭，以将所述第一控制节点和所述上拉节点之间断开；
所述第一存储子电路对所述上拉节点进行放电，在所述上拉节点的电压的控制下，所述输出子电路保持开启，将所述第一时钟信号端的电压输出至所述信号输出端；并在所述信号输出端的电压的控制下，通过所述第一存储子电路进一步的抬升对所述上拉节点的放电电压；
复位阶段：
向所述复位信号端输入复位信号，所述第二晶体管导通，将所述第二电压端的电压输出至所述第一控制节点；
控制所述功能子电路开启，以将所述第一控制节点的电压传输至所述上拉节点进行复位；
在所述下拉节点的电压的控制下，所述下拉子电路开启，将所述第三电压端的电压输出至所述信号输出端进行复位；
在所述下拉节点的电压的控制下，所述第二控制子电路开启，将所述第三电压端的电压输出至所述上拉节点进行复位；
在下一图像帧之前，所述下拉子电路在所述下拉节点的电压的控制下保持开启，将所述第三电压端的电压持续输出至所述信号输出端；
在所述移位寄存器还包括功能控制子电路、第二存储子电路的情况下，
在所述输入阶段：
在第二时钟信号端的电压的控制下，所述功能控制子电路开启，将所述第二时钟信号端的电压输出至所述第二控制节点，控制所述功能子电路开启；
在所述输出阶段：
在所述上拉节点的电压的控制下，所述功能控制子电路开启，将所述第二时钟信号端的电压输出至所述第二控制节点，控制所述功能子电路关闭；
在所述复位阶段：
在所述第二时钟信号端的电压的控制下，所述功能控制子电路开启，将所述第二时钟信号端的电压输出至所述第二控制节点，并存储至所述第二存储子电路中；在所述第二控制节点的电压的控制下，控制所述功能子电路开启；
所述驱动方法还包括：在所述复位阶段之后的放电阶段，包括：
所述第二存储子电路对所述第二控制节点进行放电，在所述第二控制节点的电压的控制下，所述功能子电路保持开启；
在下一图像帧之前，所述功能子电路在所述功能控制子电路和所述第二存储子电路的交替控制下，保持开启状态。
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