CN108806630A - 移位寄存器、栅极驱动电路及显示装置 - Google Patents

Abstract

本申请公开了一种移位寄存器、栅极驱动电路及显示装置，通过增加第二去噪模块，第二去噪模块和输出模块配合工作可以确保在输入阶段和输出阶段均可以较好的保持下拉节点为低电位，不会产生现有技术中直流功耗损失的问题，且上拉节点PU的充电效果较好；并且还可以预防下拉模块以及下拉控制模块中的晶体管设计尺寸过大或者工艺差异引起该晶体管迁移率过大时，可能会导致上拉节点不能正常充电，引起GOA单元电路稳定性较差而输出异常的问题。

Description

移位寄存器、栅极驱动电路及显示装置

技术领域

本申请涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动电路及显示装置。

背景技术

随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。其中，阵列基板行驱动(Gate Driver on Array，GOA)技术将TFT(Thin Film Transistor，薄膜晶体管)栅极驱动电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制作工艺两方面降低产品成本，还可以使显示面板做到两边对称和窄边框的美观设计。

发明内容

本申请实施例提供了一种移位寄存器、栅极驱动电路及显示装置，用以解决现有GOA电路的稳定性差和功耗大的问题。

本申请实施例提供的一种移位寄存器，包括：输入模块、输出模块、下拉控制模块、下拉模块、复位模块、第一去噪模块和第二去噪模块；其中，

所述输入模块分别连接输入信号端和上拉节点，所述输入模块用于将所述输入信号端的输入信号提供给所述上拉节点；

所述输出模块分别连接第一时钟信号端、所述上拉节点以及栅极信号输出端，所述输出模块在来自于所述上拉节点的信号的控制下，将所述第一时钟信号端的第一时钟信号提供给所述栅极信号输出端；

所述下拉控制模块用于控制下拉节点的电位与所述上拉节点的电位相反；

所述下拉模块分别连接所述上拉节点、所述下拉节点、所述第一参考信号端以及所述栅极信号输出端，用于在来自于所述下拉节点的信号的控制下将第一参考信号端的信号提供给所述上拉节点和所述栅极信号输出端；

所述复位模块分别连接所述上拉节点、复位信号端以及所述第一参考信号端，用于在所述复位信号端的信号的控制下将所述第一参考信号端的信号提供给所述上拉节点；

所述第一去噪模块分别连接所述复位信号端、所述第一参考信号端以及所述栅极信号输出端，用于在所述复位信号端的信号的控制下将所述第一参考信号端的信号提供给所述栅极信号输出端；

所述第二去噪模块分别连接所述下拉节点、所述第一参考信号端以及第二时钟信号端，用于在所述第二时钟信号端的第二时钟信号的控制下将所述第一参考信号端的信号提供给所述下拉节点。

本申请实施例提供的一种移位寄存器，通过增加第二去噪模块，在输入阶段，在第二时钟信号端的第二时钟信号的控制下将第一参考信号端的信号通过第二去燥模块提供给下拉节点，可保持下拉节点的信号为低电位信号，下拉节点的电流基本为0，因此不会产生现有技术中直流功耗损失，并且上拉节点PU的充电效果较好；并且本申请增加的第二去噪模块和输出模块配合工作可以确保在输出阶段维持下拉节点在低电位，由于栅极信号输出端连接栅线，电容负载较大，不易被下拉节点拉低，因此相比传统的电路，可以更好拉低下拉节点PD点，结合在输入阶段通过第二去燥模块导通来保持下拉节点PD为低电位，本实施例在输入阶段和输出阶段均可以较好的保持下拉节点为低电位，可以预防下拉模块以及下拉控制模块中的晶体管设计尺寸过大或者工艺差异引起该晶体管迁移率过大时，可能会导致上拉节点不能正常充电，引起GOA单元电路稳定性较差而输出异常的问题。

在一种可能的实施方式中，在本申请实施例提供的移位寄存器中，所述输入模块包括：第一开关晶体管；

所述第一开关晶体管的栅极和第一极均与所述输入信号端相连，所述第一开关晶体管的第二极与所述上拉节点相连。

在一种可能的实施方式中，在本申请实施例提供的移位寄存器中，所述输出模块包括：第二开关晶体管和电容；其中，

所述第二开关晶体管的栅极与所述上拉节点相连，所述第二开关晶体管的第一极与所述第一时钟信号端相连，所述第二开关晶体管的第二极与所述栅极信号输出端相连；

所述电容连接于所述第二开关晶体管的栅极与第二极之间。

在一种可能的实施方式中，在本申请实施例提供的移位寄存器中，所述下拉控制模块包括：第三开关晶体管、第四开关晶体管、第五开关晶体管和第六开关晶体管；其中，

所述第三开关晶体管的栅极与所述第一时钟信号端相连，所述第三开关晶体管的第一极与所述第二参考信号端相连，所述第三开关晶体管的第二极与所述第四开关晶体管的栅极相连；

所述第四开关晶体管的第一极与所述第二参考信号端相连，所述第四开关晶体管的第二极与所述下拉节点相连；

所述第五开关晶体管的栅极与所述栅极信号输出端或所述上拉节点相连，所述第五开关晶体管的第一极与所述第四开关晶体管的栅极相连，所述第五开关晶体管的第二极与所述第一参考信号端相连；

所述第六开关晶体管的栅极与所述栅极信号输出端或所述上拉节点相连，所述第六开关晶体管的第一极与所述下拉节点相连，所述第六开关晶体管的第二极与所述第一参考信号端相连。

在一种可能的实施方式中，在本申请实施例提供的移位寄存器中，所述下拉模块包括：第七开关晶体管和第八开关晶体管；其中，

所述第七开关晶体管的栅极与所述下拉节点相连，所述第七开关晶体管的第一极与所述第一参考信号端相连，所述第七开关晶体管的第二极与所述上拉节点相连；

所述第八开关晶体管的栅极与所述下拉节点相连，所述第八开关晶体管的第一极与所述第一参考信号端相连，所述第八开关晶体管的第二极与所述栅极信号输出端相连。

在一种可能的实施方式中，在本申请实施例提供的移位寄存器中，所述复位模块包括：第九开关晶体管；其中，

所述第九开关晶体管的栅极与所述复位信号端相连，所述第九开关晶体管的第一极与所述第一参考信号端相连，所述第九开关晶体管的第二极与所述上拉节点相连。

在一种可能的实施方式中，在本申请实施例提供的移位寄存器中，所述第一去噪模块包括：第十开关晶体管；其中，

所述第十开关晶体管的栅极与所述复位信号端相连，所述第十开关晶体管的第一极与所述第一参考信号端相连，所述第十开关晶体管的第二极与所述栅极信号输出端相连。

在一种可能的实施方式中，在本申请实施例提供的移位寄存器中，所述第二去噪模块包括：第十一开关晶体管和第十二开关晶体管；其中，

所述第十一开关晶体管的栅极与所述第二时钟信号端相连，所述第十一开关晶体管的第一极与所述第一参考信号端相连，所述第十一开关晶体管的第二极与所述第四开关晶体管的栅极相连；

所述第十二开关晶体管的栅极与所述第二时钟信号端相连，所述第十二开关晶体管的第一极与所述第一参考信号端相连，所述第十二开关晶体管的第二极与所述下拉节点相连。

相应地，本申请实施例还提供了一种栅极驱动电路，包括级联的多个本申请实施例提供的移位寄存器；其中，

除第一级移位寄存器之外，每一级移位寄存器的输入信号端与其相邻的上一级移位寄存器的栅极信号输出端相连；

除最后一级移位寄存器之外，每一级移位寄存器的复位信号端与其相邻的下一级移位寄存器的栅极信号输出端相连。

相应地，本申请实施例还提供了一种显示装置，包括本申请实施例提供的栅极驱动电路。

附图说明

图1为本申请实施例提供的一种移位寄存器的结构示意图之一；

图2为图1所示的移位寄存器的工作时序图；

图3为由多个图1所示的移位寄存器级联形成的栅极驱动电路的结构示意图；

图4为本申请实施例提供的一种移位寄存器的结构示意图之二；

图5为图4所示的移位寄存器的工作时序图；

图6A本申请实施例提供的一种移位寄存器的结构示意图之三；

图6B本申请实施例提供的一种移位寄存器的结构示意图之四；

图7A-图7D为本申请实施例提供的所有晶体管均为N型晶体管的移位寄存器的具体结构示意图；

图7E-图7H为本申请实施例提供的所有晶体管均为P型晶体管的移位寄存器的具体结构示意图；

图8为图7A所示的移位寄存器的工作时序图；

图9为本申请实施例提供的栅极驱动电路的结构示意图。

具体实施方式

下面结合附图，对本申请实施例提供的移位寄存器、栅极驱动电路及显示装置的具体实施方式进行详细地说明。

现有显示器的驱动电路包括GOA电路(又称栅极驱动电路)和源极驱动电路。其中GOA电路实现的是移位寄存功能，作用是在一帧内对所有栅线逐行提供一个一定宽度的脉冲信号，其时间宽度一般为每行所分配充电时间的一倍至数倍，波形通常为方波。而源极驱动电路会配合栅线脉冲产生时间，对各像素逐行提供正确的视频信号电压，从而实现画面的正常显示。

通常地，为了便于设计与生产，GOA电路会有一个最小GOA单元电路(又称移位寄存器单元)，对中小尺寸显示产品，如手机，平板电脑等，一般采用单侧驱动方式，既对应每一行的栅线，使用一个GOA单元电路进行驱动，一侧驱动奇数行栅线，另一侧驱动偶数行栅线，两侧交替开启。对中大尺寸显示产品，如笔记本(英文名称：Note Book)，显示屏(英文名称：Ponitor)，电视(英文名称：television，英文简称：TV)等，一般采用双边驱动方式，即对应每一行的栅线，使用左右各一个GOA单元电路对其进行驱动，两侧GOA单元电路同时对栅线输出完全一样的脉冲信号，以减小输出的延迟时间。由上所述，在工作过程中，每一个GOA单元电路，会在每一帧内向其对应的栅线输出一个脉冲信号。

GOA单元电路的控制信号，通常有启动信号STV，第一时钟信号端CLK的信号，第一参考信号端VGL的低电平信号，复位信号(Reset)，以及可选的第二参考信号端VGH的高电平信号等其它信号，启动信号STV一般由本行GOA单元电路前面某行GOA单元电路产生，对最开始一个或数个GOA单元电路，系统会对其提供专用的方波信号作为启动信号，用于每帧开始时对其提供脉冲启动信号，一般称为STV信号。

GOA单元电路的输出信号一般为对栅线提供的栅极信号输出端Output的信号以及对其下某行GOA单元电路的启动信号，其可以共用栅极信号输出端Output的信号，也可以是单独产生的启动信号，最后一个GOA单元电路的输出信号无需作为启动信号，其复位信号也由系统提供，或者会制作专用的复位电路对其提供复位信号，该电路一般由数个晶体管组成，复位电路的占用面积通常小于一个GOA单元电路的面积。

GOA单元电路中，一般采用自举电路(又称boot-strapping)结构，该种结构中一般会具有2个重要节点，上拉节点PU(Pulling Up)和下拉节点PD(Pulling Down)，这2个节点一般采用互为反向器(inverter)的设计结构。

图1为现有一种常用GOA单元电路的结构图，图2为图1所示的GOA单元电路的工作时序图，图3是由多个图2所示的GOA单元电路级联形成的栅极驱动电路的级联图。从图2和图3中可以看出，GOA单元电路在本行的栅线扫描信号输出后，需要该级GOA单元电路的下一行的栅线扫描信号对该级GOA单元电路的上拉结点PU进行复位，以免在一图像帧内其它行栅线的扫描时间内，当第一时钟信号端CLK的信号为高电平时，该级GOA单元电路输出栅线扫描信号，导致画面显示异常。本申请实施例中均以2个时钟信号为例进行说明，多个时钟信号时GOA单元电路的驱动原理相同，本申请实施例对此不再赘述。本申请实施例以各晶体管均为N型晶体管为例进行说明。

图1所示的GOA单元电路对应的工作时序图如图2所示，在一图像帧的输入阶段T1，STV信号通过输入模块将上拉节点PU点拉高，同时将噪声控制模块相关信号(包括噪声控制点下拉节点PD)拉低；在输出阶段T2，上拉控制模块在上拉节点PU的控制下将第一时钟信号端CLK的信号传递至栅极信号输出端Output，而栅极信号输出端Output连接到栅线，因此栅线电压变为高电平，此时像素开始充电到需要的电压，以显示正常视频信号，同时输出模块会继续将噪声控制模块相关信号(包括噪声控制点下拉节点PD)拉低；在复位阶段T3，复位端Reset的信号通过复位模块将上拉节点PU拉低，复位端Reset的信号通过下拉模块将栅极信号输出端Output拉低，此时由于第一时钟信号端CLK的信号由高变低，部分栅极信号输出端Output的电荷也可以通过上拉模块进行放电。

在一图像帧内，在上述三个阶段之外的其它工作时间，第一时钟信号端CLK的信号周期性拉高，在第二时钟信号端CLKB的信号为高时，会通过噪声控制模块将下拉节点PD拉高，而下拉节点PD通过第一噪声控制模块和第二噪声控制模块抑制上拉节点PU和栅极信号输出端Output的噪声积累，保证GOA电路正常工作。

在本实施例中，第一时钟信号端CLK的信号和第二时钟信号端CLKB的信号输出互反的方波信号，并交替作为GOA电路的时钟信号和，以此实现栅极逐行输出的功能。

由于第一时钟信号端CLK的信号是GOA电路的控制信号中频率最高的信号，因此GOA单元电路的功率损耗，很大部分是对第一时钟信号端CLK的信号上的电容负载充电产生的功耗，图1中GOA电路的噪声控制模块是采用第二时钟信号端CLKB的信号作为控制信号，这种方式有以下几点不足：

1、图2中T1阶段，需要上拉节点PU拉低下拉节点PD和PD_CN点，此阶段第二时钟信号端CLKB的信号为高，因此晶体管P9、P8、P5和P6均会不同程度的打开，从而在PD和PD_CN点均会有电流通过，于是第二时钟信号端CLKB的信号与第一参考信号端VGL的信号之间会形成电流回路，产生功耗损失。

2、在下拉节点PD充电过程中，即图2中除T1阶段、T2阶段和T3阶段之外的时间内第二时钟信号端CLKB的信号为高电平时，第二时钟信号端CLKB的信号需要对P9的栅极和源极、P5的栅极和源极、P10的栅极、P11的栅极以及P6和P8的源极进行充电，上述晶体管的电容会极大增加第二时钟信号端CLKB的信号负载，从而大大增加GOA单元电路的功耗。此外，第一时钟信号端CLK的信号在GOA单元电路内，是作为输出晶体管P3的源极对栅极信号输出端Output的信号提供电荷，第一时钟信号端CLK的信号负载增加，会引起输出延迟增大，较小像素有效充电时间，不利于高分辨率、高刷新率产品设计。

3、在图2中的T1阶段，需要上拉节点PU拉低下拉节点PD和PD_CN点，以便第一时钟信号端CLK的信号为高时栅极信号输出端Output可以正常输出信号，但在除T1阶段、T2阶段和T3阶段之外的其它工作时间，需要PD在第二时钟信号端CLKB的信号为高时可以拉低PU和栅极信号输出端Output进行去噪，因此PU和PD为反相器关系，因此在P9、P5和P10等晶体管设计尺寸过大或者工艺差异引起P9、P5和P10等晶体管迁移率过大时，可能会导致PU不能正常充电，引起GOA单元电路稳定性较差。

但图1中由于采用第一时钟信号端CLK的信号的反向时钟信号第二时钟信号端CLKB的信号作为下拉节点PD的控制信号源，第一时钟信号端CLK的信号的高电平时间约为50％，因此在一图像帧内，第五开关晶体管P5、第九开关晶体管P9、第十开关晶体管P10和第十一开关晶体管P11的栅极的高电平时间约为50％，因此晶体管的阈值电压漂移得到了较大改善，从而可以降低GOA单元电路发生失效的几率，提高了单元GOA电路的稳定性，进而提高了栅极驱动电路的工作寿命。

图4为现有技术中另一GOA电路实施例图，图5为图4对应的工作时序图，与图1中GOA单元电路的差别为采用第二参考信号端VGH的信号高电平信号作为下拉节点PD的控制信号源，因此相比于图1中GOA单元电路，没有上述不足之处的第2点中增加功耗和输出延迟增加的问题，但是第1点和第3点的不足仍然存在。由于采用第二参考信号端VGH的高电平信号作为下拉节点PD的控制信号源，因此GOA单元电路的工作阶段，除了上拉节点PU为高电平的一个时钟周期以外，晶体管P5、P9、P10和P11的栅极始终保持高电压状态。本领域技术人员熟知，晶体管的阈值电压漂移和栅极偏压时间成正比例关系，若晶体管的栅极一直处于高电压偏压状态，则阈值电压会很快发生正向移动，从而使得晶体管开启时电流会降低，降低了GOA单元电路的稳定性。在长时间的栅极偏压状态下，最终会导致晶体管电流不足，使得GOA单元电路不能正常工作，从而使得GOA单元电路易失效，进而导致GOA单元电路的工作寿命降低。

在设计GOA电路时，需要重点考虑GOA电路中各个薄膜晶体管的栅极偏压时间，防止阈值电压漂移(Vth shift)过大易导致电路失效，进而导致GOA电路的工作寿命降低，使得GOA电路的稳定性差。从显示器的应用方面考虑，GOA电路的寿命高、低功耗、高稳定性是目前薄膜晶体管-液晶显示器(Thin FilP Transistor Liquid Crystal Display，TFT-LCD)技术的发展趋势。

有鉴于此，为本申请实施例提供的一种移位寄存器，如图6A和图6B所示，包括：输入模块1、输出模块2、下拉控制模块3、下拉模块4、复位模块5、第一去噪模块6和第二去噪模块7；其中，

输入模块1分别连接输入信号端INPUT和上拉节点PU，输入模块用于将输入信号端INPUT的输入信号STV提供给上拉节点PU；

输出模块2分别连接第一时钟信号端CLK、上拉节点PU以及栅极信号输出端Output，输出模块2在来自于上拉节点PU的信号的控制下，将第一时钟信号端CLK的第一时钟信号提供给栅极信号输出端Output；

下拉控制模块3用于控制下拉节点PD的电位与上拉节点PU的电位相反；

下拉模块4分别连接上拉节点PU、下拉节点PD、第一参考信号端VGL以及栅极信号输出端Output，用于在来自于下拉节点PD的信号的控制下将第一参考信号端VGL的信号提供给上拉节点PU和栅极信号输出端Output；

复位模块5分别连接上拉节点PU、复位信号端Reset以及第一参考信号端VGL，用于在复位信号端Reset的信号的控制下将第一参考信号端VGL的信号提供给上拉节点PU；

第一去噪模块6分别连接复位信号端Reset、第一参考信号端VGL以及栅极信号输出端Output，用于在复位信号端Reset的信号的控制下将第一参考信号端VGL的信号提供给栅极信号输出端Output；

第二去噪模块7分别连接下拉节点PD、第一参考信号端VGL以及第二时钟信号端CLKB，用于在第二时钟信号端CLKB的第二时钟信号的控制下将第一参考信号端VGL的信号提供给下拉节点PD。

本申请实施例提供的一种移位寄存器，通过增加第二去噪模块，在输入阶段，在第二时钟信号端的第二时钟信号的控制下将第一参考信号端的信号通过第二去燥模块提供给下拉节点，可保持下拉节点的信号为低电位信号，下拉节点的电流基本为0，因此不会产生现有技术中直流功耗损失，并且上拉节点PU的充电效果较好；并且本申请增加的第二去噪模块和输出模块配合工作可以确保在输出阶段维持下拉节点在低电位，由于栅极信号输出端连接栅线，电容负载较大，不易被下拉节点拉低，因此相比传统的电路，可以更好拉低下拉节点PD点，结合在输入阶段通过第二去燥模块导通来保持下拉节点PD为低电位，本实施例在输入阶段和输出阶段均可以较好的保持下拉节点为低电位，可以预防下拉模块以及下拉控制模块中的晶体管设计尺寸过大或者工艺差异引起该晶体管迁移率过大时，可能会导致上拉节点不能正常充电，引起GOA单元电路稳定性较差而输出异常的问题。

下面结合具体实施例，对本申请进行详细说明。需要说明的是，本实施例是为了更好的解释本申请，但不限制本申请。

可选地，在本申请实施例提供的上述移位寄存器中，如图7A至图7H所示，输入模块1具体可以包括：第一开关晶体管M1；其中，

第一开关晶体管M1的栅极和第一极均与输入信号端INPUT相连，第一开关晶体管M1的第二极与上拉节点PU相连。

具体地，在具体实施时，如图7A至图7D所示，第一开关晶体管M1可以为N型晶体管，或者如图7E至图7H所示，第一开关晶体管M1也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本申请实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

可选地，在本申请实施例提供的上述移位寄存器中，如图7A至图7H所示，输出模块2具体可以包括：第二开关晶体管M2和电容C；其中，

第二开关晶体管M2的栅极与上拉节点PU相连，第二开关晶体管M2的第一极与第一时钟信号端CLK相连，第二开关晶体管M2的第二极与栅极信号输出端Output相连；

电容C连接于所述第二开关晶体管M2的栅极与第二极之间。

具体地，在具体实施时，如图7A至图7D所示，第二开关晶体管M2可以为N型晶体管，或者如图7E至图7H所示，第二开关晶体管M2也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中输出模块的具体结构，在具体实施时，输出模块的具体结构不限于本申请实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

可选地，在本申请实施例提供的上述移位寄存器中，下拉控制模块3具体可以包括：第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6；其中，

第三开关晶体管M3的栅极与第一时钟信号端CLK相连，第三开关晶体管M3的第一极与第二参考信号端VGH相连，第三开关晶体管M3的第二极与第四开关晶体管M4的栅极相连；

第四开关晶体管M4的第一极与第二参考信号端VGH相连，第四开关晶体管M4的第二极与下拉节点PD相连；

第五开关晶体管M5的栅极与栅极信号输出端Output或上拉节点PU相连，第五开关晶体管M5的第一极与第四开关晶体管M4的栅极相连，第五开关晶体管M5的第二极与第一参考信号端VGL相连；

第六开关晶体管M6的栅极与栅极信号输出端Output或上拉节点PU相连，第六开关晶体管M6的第一极与下拉节点PD相连，第六开关晶体管M6的第二极与第一参考信号端VGL相连。

具体地，在具体实施时，如图7A至图7D所示，第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6可以为N型晶体管，或者如图7E至图7H所示，第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中下拉控制模块的具体结构，在具体实施时，下拉控制模块的具体结构不限于本申请实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

可选地，在本申请实施例提供的上述移位寄存器中，下拉模块4具体可以包括：第七开关晶体管M7和第八开关晶体管M8；其中，

第七开关晶体管M7的栅极与所述下拉节点PD相连，第七开关晶体管M7的第一极与第一参考信号端VGL相连，第七开关晶体管M7的第二极与上拉节点PU相连；

第八开关晶体管M8的栅极与所述下拉节点PD相连，第八开关晶体管M8的第一极与第一参考信号端VGL相连，第八开关晶体管M8的第二极与栅极信号输出端Output相连。

具体地，在具体实施时，如图7A至图7D所示，第七开关晶体管M7和第八开关晶体管M8可以为N型晶体管，或者如图7E至图7H所示，第七开关晶体管M7和第八开关晶体管M8也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中下拉模块的具体结构，在具体实施时，下拉模块的具体结构不限于本申请实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

可选地，在本申请实施例提供的上述移位寄存器中，复位模块5具体可以包括：第九开关晶体管M9；其中，

第九开关晶体管M9的栅极与复位信号端Reset相连，第九开关晶体管M9的第一极与第一参考信号端VGL相连，第九开关晶体管M9的第二极与上拉节点PU相连。

具体地，在具体实施时，如图7A至图7D所示，第九开关晶体管M9可以为N型晶体管，或者如图7E至图7H所示，第九开关晶体管M9也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中复位模块的具体结构，在具体实施时，复位模块的具体结构不限于本申请实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

可选地，在本申请实施例提供的上述移位寄存器中，第一去噪模块6具体可以包括：第十开关晶体管M10；其中，

第十开关晶体管M10的栅极与复位信号端Reset相连，第十开关晶体管M10的第一极与第一参考信号端VGL相连，第十开关晶体管M10的第二极与栅极信号输出端Output相连。

具体地，在具体实施时，如图7A至图7D所示，第十开关晶体管M10可以为N型晶体管，或者如图7E至图7H所示，第十开关晶体管M10也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中第一去噪模块的具体结构，在具体实施时，第一去噪模块的具体结构不限于本申请实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

可选地，在本申请实施例提供的上述移位寄存器中，如图7A至图7H所示，第二去噪模块7具体可以包括：第十一开关晶体管M11和第十二开关晶体管M12；其中，

第十一开关晶体管M11的栅极与第二时钟信号端CLKB相连，第十一开关晶体管M11的第一极与第一参考信号端VGL相连，第十一开关晶体管M11的第二极与第四开关晶体管M4的栅极相连；

第十二开关晶体管M12的栅极与第二时钟信号端CLKB相连，第十二开关晶体管M12的第一极与第一参考信号端VGL相连，第十二开关晶体管M12的第二极与下拉节点PD相连。

具体地，在具体实施时，如图7A至图7D所示，第十一开关晶体管M11和第十二开关晶体管M12可以为N型晶体管，或者如图7E至图7H所示，第十一开关晶体管M11和第十二开关晶体管M12也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中第二去噪模块的具体结构，在具体实施时，第二去噪模块的具体结构不限于本申请实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

进一步地，为了简化制备工艺，在具体实施时，在本申请实施例提供的上述移位寄存器单元中，如图7A至图7D所示，所有开关晶体管均可以为N型开关晶体管。或者，如图7E至图7H所示，所有开关晶体管均可以为P型开关晶体管。

进一步的，在具体实施时，N型开关晶体管在高电位作用下导通，在低电位作用下截止；P型开关晶体管在高电位作用下截止，在低电位作用下导通。

需要说明的是本申请上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不做限定。在具体实施中，这些开关晶体管的第一极和第二极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。

需要说明的是，在本申请实施例提供的上述移位寄存器中，第一时钟信号端的第一时钟信号与第二时钟信号端的第二时钟信号周期相同，相位相反。

下面以图7A所示的所有开关晶体管均为N型的移位寄存器为例，对其工作过程作以详细的描述。下述描述中以1表示高电位信号，0表示低电位信号。

在图7A所示的移位寄存器中，所有晶体管均为N型晶体管，各N型晶体管在高电位作用下导通，在低电位作用下截止；第一参考信号端VGL的信号为低电位信号，第二参考信号端VGH的信号为高电位信号，对应的输入输出时序图如图8所示。具体地，选取如图8所示的输入输出时序图中的T1、T2和T3三个阶段。

T1阶段：STV＝1，CLK＝0，CLKB＝1，VGH＝1，VGL＝0，Reset＝0。

由于输入信号端INPUT的输入信号STV＝1，因此在输入信号端INPUT的控制下，第一开关晶体管M1导通，输入信号端INPUT的高电位信号通过第一开关晶体管M1输出至上拉节点PU，同时将输入信号端INPUT的高电位信号存储在电容C中。由于CLK＝0，第三开关晶体管M3截止。由于CLKB＝1，第十一开关晶体管M11和第十二开关晶体管M12均导通，下拉节点PD和PD_CN点的电位均被下拉为第一参考信号端VGL的低电位信号，第四开关晶体管P4截止。在下拉节点PD的控制下，第七开关晶体管M7和第八开关晶体管M8均截止。由于Reset＝0，第九开关晶体管M9和第十开关晶体管M10均截止。

在上拉节点PU的控制下，第二开关晶体管M2导通，第一时钟信号端CLK的低电位信号通过第二开关晶体管M2输出至栅极信号输出端Output，因此在T1阶段，栅极信号输出端Output不输出栅线扫描信号。

T2阶段：STV＝0，CLK＝1，CLKB＝0，VGH＝1，VGL＝0，Reset＝0。

由于输入信号端INPUT的信号STV＝0，因此在输入信号端INPUT的控制下，第一开关晶体管M1截止。由于电容C的自举作用，上拉节点PU的电位被进一步拉高，从而第二开关晶体管M2保持导通状态。第一时钟信号端CLK的高电位信号通过第二开关晶体管M2输出至栅极信号输出端Output，因此在T2阶段，栅极信号输出端Output输出栅线扫描信号。由于CLK＝1，第三开关晶体管M3导通，第二参考信号端VGH的高电位信号通过第三开关晶体管M3输出至PD_CN点，因此第四开关晶体管M4导通，由于Output＝1，因此第五开关晶体管M5和第六开关晶体管M6导通，在具体实施时，在本申请实施例提供的上述移位寄存器中，一般在工艺制备时第六开关晶体管M6的尺寸设置的比第四开关晶体管M4的尺寸大，第五开关晶体管M5的尺寸设置的比第三开关晶体管M3的尺寸大，这样设置使得当上拉节点PU的电位为高电位时，第五开关晶体管M5在栅极信号输出端Output的信号的控制下将第一参考信号端VGL的信号提供给PD_CN点的速率大于第三开关晶体管M3在第一时钟信号端CLK的控制下将第二参考信号端VGH的信号提供给PD_CN点的速率，第六开关晶体管M6在栅极信号输出端Output的信号的控制下将第一参考信号端VGL的信号提供给下拉节点PD，从而保证下拉节点PD的电位为低电位。在下拉节点PD的控制下，第七开关晶体管M7和第八开关晶体管M8均截止。由于Reset＝0，第九开关晶体管M9和第十开关晶体管M10均截止。由于CLKB＝0，第十一开关晶体管M11和第十二开关晶体管M12均截止。

T3阶段：STV＝0，CLK＝0，CLKB＝1，VGH＝1，VGL＝0，Reset＝1。

由于输入信号端INPUT的信号STV＝0，因此在输入信号端INPUT的控制下，第一开关晶体管M1截止。由于复位信号端Reset＝1，因此在复位信号端Reset的控制下，第九开关晶体管M9和第十开关晶体管M10导通，上拉节点PU的电位通过第九开关晶体管M9被下拉为第一参考信号端VGL的低电位，第一参考信号端VGL的低电位信号通过第十开关晶体管M10输出至栅极信号输出端Output，因此在T3阶段，栅极信号输出端Output不输出栅线扫描信号。在上拉节点PU的控制下，第二开关晶体管M2截止。在栅极信号输出端Output的控制下，第五开关晶体管M5和第六开关晶体管M6截止。由于CLK＝0，第三开关晶体管M3截止。由于CLKB＝1，第十一开关晶体管M11和第十二开关晶体管M12导通，低电位的第一参考信号端VGL的信号通过第十一开关晶体管M11输出给PD_CN点，第四开关晶体管M4截止。下拉节点PD通过第十二开关晶体管M12被下拉为第一参考信号端VGL的低电位。在下拉节点PD的控制下，第七开关晶体管M7和第八开关晶体管M8截止。

本申请上述实施例相比于现有技术的GOA单元电路，具有如下优点：

1、由于本申请采用第二参考信号端VGH的高电位信号作为下拉节点PD的控制信号，因此在下拉节点PD充电时，第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5、第六开关晶体管M6、第七开关晶体管M7和第八开关晶体管M8的电荷由第二参考信号端VGH提供，可以减小输出延迟的问题。并且在T1阶段，CLK＝0，CLKB＝1，因此第三开关晶体管M3截止,第十一开关晶体管M11和第十二开关晶体管M12均导通，可保持下拉节点PD和PD_CN点的信号为低电位信号，下拉节点PD和PD_CN点的电流基本为0，因此不会产生现有技术中直流功耗损失，并且上拉节点PU的充电效果较好。

2、本实施例通过将栅极信号输出端Output连接至第五开关晶体管M5和第六开关晶体管M6的栅极，可以确保在T2阶段内下拉节点PD和PD_CN点维持在低电位(此时CLKB＝0，第十一开关晶体管M11和第十二开关晶体管M12均截止)，由于栅极信号输出端Output连接栅线，电容负载较大，不易被下拉节点PD拉低，因此相比传统的GOA电路，可以更好拉低下拉节点PD和PD_CN点，结合在T1阶段通过第三开关晶体管P3截止，第十一开关晶体管M11和第十二开关晶体管M12导通来保持下拉节点PD和PD_CN点为低电位，本实施例在T1阶段和T2阶段均可以较好的保持下拉节点PD和PD_CN点为低电位，可以预防前述现有GOA电路(图1和图4)中在P9、P5和P10等晶体管设计尺寸过大或者工艺差异引起P9、P5和P10等晶体管迁移率过大时，可能会导致上拉节点PU不能正常充电，引起GOA单元电路稳定性较差而输出异常的问题。

3、在一帧图像内，由于采用第一时钟信号端CLK的第一时钟信号和第二时钟信号端CLKB的第二时钟信号均只需保持半帧高电平，因此上述第七开关晶体管M7和第八开关晶体管M8的栅极偏压时间大约为50％，即上述各个晶体管在一帧时间内只需各自工作一半的时间，因此改善了上述晶体管的阈值电压漂移现象，从而提高了GOA单元电路的工作寿命和稳定性。

需要说明的是，本申请仅对图7A所示的移位寄存器的工作原理进行了详细说明，具体实施时，本申请提供的图7B至图7D与图7A的差异在于第五开关晶体管M5和第六开关晶体管M6的栅极是与上拉节点相连还是与栅极信号输出端Output相连，但图7B至图7D与图7A所示的移位寄存器的工作原理相同，达到的效果也相同，均能解决现有栅极驱动电路的稳定性差、工作寿命短和功耗大的问题，7B至图7D所示的移位寄存器的工作原理参见图7A所示的工作原理，在此不做详细说明；另外，图7E至图7H与图7A至图7D的差异在于图7E至图7H所示的移位寄存器中的晶体管均为P型晶体管，在工作时，只需将低电平信号作为有效信号即可。

此外，本申请不限定上述实施例中晶体管的制备工艺。示例的，上述晶体管可以通过非晶硅(a-Si)工艺、氧化物(Oxide)工艺、低温多晶硅(LTPS)工艺、高温多晶硅(HTPS)工艺等中的一种制备。

基于同一发明构思，本申请实施例还提供了一种栅极驱动电路，如图9所示，包括级联的多个本申请实施例提供的移位寄存器：SR(1)、SR(2)…SR(n-1)、SR(n)…SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N，N为正整数)，第一级移位寄存器SR(1)的输入信号端Input_1与帧触发信号端STV相连，除第一级移位寄存器SR(1)之外，每一级移位寄存器SR(n)的输入信号端INPUT_n与其相邻的上一级移位寄存器SR(n-1)的栅极信号输出端Output_n-1相连；除最后一级移位寄存器SR(N)之外，每一级移位寄存器SR(n-1)的复位信号端Reset与其相邻的下一级移位寄存器SR(n)的栅极信号输出端Output_n相连。

具体地，上述栅极驱动电路中的每个移位寄存器与本申请实施例提供的移位寄存器在功能和结构上均相同，重复之处不再赘述。

基于同一发明构思，本申请实施例还提供了一种显示装置，包括上述的栅极驱动电路。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品的显示面板。该显示装置的实施可以参见上述栅极驱动电路的实施例，重复之处不再赘述。

本申请实施例提供的一种移位寄存器、栅极驱动电路及显示装置，该移位寄存器通过增加第二去噪模块，在输入阶段，在第二时钟信号端的第二时钟信号的控制下将第一参考信号端的信号通过第二去燥模块提供给下拉节点，可保持下拉节点的信号为低电位信号，下拉节点的电流基本为0，因此不会产生现有技术中直流功耗损失，并且上拉节点PU的充电效果较好；并且本申请增加的第二去噪模块和输出模块配合工作可以确保在输出阶段维持下拉节点在低电位，由于栅极信号输出端连接栅线，电容负载较大，不易被下拉节点拉低，因此相比传统的电路，可以更好拉低下拉节点PD点，结合在输入阶段通过第二去燥模块导通来保持下拉节点PD为低电位，本实施例在输入阶段和输出阶段均可以较好的保持下拉节点为低电位，可以预防下拉模块以及下拉控制模块中的晶体管设计尺寸过大或者工艺差异引起该晶体管迁移率过大时，可能会导致上拉节点不能正常充电，引起GOA单元电路稳定性较差而输出异常的问题。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (10)

1.一种移位寄存器，其特征在于，包括：输入模块、输出模块、下拉控制模块、下拉模块、复位模块、第一去噪模块和第二去噪模块；其中，

所述输入模块分别连接输入信号端和上拉节点，所述输入模块用于将所述输入信号端的输入信号提供给所述上拉节点；

所述输出模块分别连接第一时钟信号端、所述上拉节点以及栅极信号输出端，所述输出模块在来自于所述上拉节点的信号的控制下，将所述第一时钟信号端的第一时钟信号提供给所述栅极信号输出端；

所述下拉控制模块用于控制下拉节点的电位与所述上拉节点的电位相反；

所述下拉模块分别连接所述上拉节点、所述下拉节点、所述第一参考信号端以及所述栅极信号输出端，用于在来自于所述下拉节点的信号的控制下将第一参考信号端的信号提供给所述上拉节点和所述栅极信号输出端；

所述复位模块分别连接所述上拉节点、复位信号端以及所述第一参考信号端，用于在所述复位信号端的信号的控制下将所述第一参考信号端的信号提供给所述上拉节点；

所述第一去噪模块分别连接所述复位信号端、所述第一参考信号端以及所述栅极信号输出端，用于在所述复位信号端的信号的控制下将所述第一参考信号端的信号提供给所述栅极信号输出端；

所述第二去噪模块分别连接所述下拉节点、所述第一参考信号端以及第二时钟信号端，用于在所述第二时钟信号端的第二时钟信号的控制下将所述第一参考信号端的信号提供给所述下拉节点。

2.如权利要求1所述的移位寄存器，其特征在于，所述输入模块包括：第一开关晶体管；

所述第一开关晶体管的栅极和第一极均与所述输入信号端相连，所述第一开关晶体管的第二极与所述上拉节点相连。

3.如权利要求1所述的移位寄存器，其特征在于，所述输出模块包括：第二开关晶体管和电容；其中，

所述第二开关晶体管的栅极与所述上拉节点相连，所述第二开关晶体管的第一极与所述第一时钟信号端相连，所述第二开关晶体管的第二极与所述栅极信号输出端相连；

所述电容连接于所述第二开关晶体管的栅极与第二极之间。

4.如权利要求1所述的移位寄存器，其特征在于，所述下拉控制模块包括：第三开关晶体管、第四开关晶体管、第五开关晶体管和第六开关晶体管；其中，

所述第三开关晶体管的栅极与所述第一时钟信号端相连，所述第三开关晶体管的第一极与所述第二参考信号端相连，所述第三开关晶体管的第二极与所述第四开关晶体管的栅极相连；

所述第四开关晶体管的第一极与所述第二参考信号端相连，所述第四开关晶体管的第二极与所述下拉节点相连；

所述第五开关晶体管的栅极与所述栅极信号输出端或所述上拉节点相连，所述第五开关晶体管的第一极与所述第四开关晶体管的栅极相连，所述第五开关晶体管的第二极与所述第一参考信号端相连；

所述第六开关晶体管的栅极与所述栅极信号输出端或所述上拉节点相连，所述第六开关晶体管的第一极与所述下拉节点相连，所述第六开关晶体管的第二极与所述第一参考信号端相连。

5.如权利要求1所述的移位寄存器，其特征在于，所述下拉模块包括：第七开关晶体管和第八开关晶体管；其中，

所述第七开关晶体管的栅极与所述下拉节点相连，所述第七开关晶体管的第一极与所述第一参考信号端相连，所述第七开关晶体管的第二极与所述上拉节点相连；

所述第八开关晶体管的栅极与所述下拉节点相连，所述第八开关晶体管的第一极与所述第一参考信号端相连，所述第八开关晶体管的第二极与所述栅极信号输出端相连。

6.如权利要求1所述的移位寄存器，其特征在于，所述复位模块包括：第九开关晶体管；其中，

所述第九开关晶体管的栅极与所述复位信号端相连，所述第九开关晶体管的第一极与所述第一参考信号端相连，所述第九开关晶体管的第二极与所述上拉节点相连。

7.如权利要求1所述的移位寄存器，其特征在于，所述第一去噪模块包括：第十开关晶体管；其中，

所述第十开关晶体管的栅极与所述复位信号端相连，所述第十开关晶体管的第一极与所述第一参考信号端相连，所述第十开关晶体管的第二极与所述栅极信号输出端相连。

8.如权利要求1所述的移位寄存器，其特征在于，所述第二去噪模块包括：第十一开关晶体管和第十二开关晶体管；其中，

所述第十一开关晶体管的栅极与所述第二时钟信号端相连，所述第十一开关晶体管的第一极与所述第一参考信号端相连，所述第十一开关晶体管的第二极与所述第四开关晶体管的栅极相连；

所述第十二开关晶体管的栅极与所述第二时钟信号端相连，所述第十二开关晶体管的第一极与所述第一参考信号端相连，所述第十二开关晶体管的第二极与所述下拉节点相连。

9.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-8任一项所述的移位寄存器；其中，

除第一级移位寄存器之外，每一级移位寄存器的输入信号端与其相邻的上一级移位寄存器的栅极信号输出端相连；

除最后一级移位寄存器之外，每一级移位寄存器的复位信号端与其相邻的下一级移位寄存器的栅极信号输出端相连。

10.一种显示装置，其特征在于，包括如权利要求9所述的栅极驱动电路。