JP6606394B2 - 液晶表示装置 - Google Patents

Description

本発明は、液晶表示装置に関する。

電位を保持するデジタルメモリ素子が保持する電位を画素の液晶セルに供給することで表示を行う液晶表示装置が知られている（例えば特許文献１）。このような所謂メモリ機能による表示出力方法は、階調信号に応じて毎フレーム液晶セルに対する印加電圧を更新する表示出力方法に比して省電力性に優れる傾向を有する。

特開２０１１−１１８３０７号公報

特許文献１に記載されているようなデジタルメモリ素子では、画素のＯＮ／ＯＦＦを切り替えることができるのみであり、３値以上の階調性を有することができない。しかしながら、メモリ機能を有する液晶表示装置においても状況に応じてより高階調な出力を行いたいという需要があった。

本発明は、上記の課題に鑑みてなされたもので、メモリ機能と、２値を超える階調性での表示出力機能とを両立することができる液晶表示装置を提供することを目的とする。又は、メモリ機能を用いた表示出力と、２値を超える階調性での表示出力とを切り替えることができる液晶表示装置を提供することを目的とする。

本発明の一態様による液晶表示装置は、液晶に印加された電圧に応じた度合いで光を透過させる表示領域で前記液晶に電圧を印加する画素駆動回路と、前記表示領域で前記液晶に電圧を印加するか否かを示す少なくとも１ビットの信号である設定信号を保持するメモリと、前記画素駆動回路への接続を切り替えるための２つのスイッチ素子である第１スイッチ及び第２スイッチを有する画素が行列方向に配置された表示部と、前記２つのスイッチ素子のうち、一方のスイッチ素子のみをＯＮとすることで画像データに基づいて生成された階調信号に応じた表示出力を前記表示部に行わせる第１モードと、前記２つのスイッチ素子のうち、いずれか一方のスイッチ素子のみをＯＮとすることで前記メモリに保持された前記設定信号に応じた表示出力を前記表示部に行わせる第２モードのいずれのモードで前記表示部を動作させるかを切り替える場合に、前記メモリに前記設定の情報を書き込む制御部とを備える。

図１は、本発明の実施形態１に係る液晶表示装置の構成の一例を示す図である。 図２は、実施形態１に係る表示部の構造を模式的に示す断面図である。 図３は、実施形態１における単位画素と、単位画素を構成するサブ画素と、サブ画素を構成する画素との関係の一例を示す図である。 図４は、サブ画素を構成する３つの画素のＯＮ／ＯＦＦパターンの一例を示す図である。 図５は、画素駆動回路及びＭＩＰ回路の概略構成の一例を示す図である。 図６は、液晶表示装置の電源ＯＮ後のモード移行の流れを示す図である。 図７は、電源ＯＮ後にＷＭＡ又はＷＭＭに移行する前の画素駆動回路及びＭＩＰ回路の各部の動作状態を示す図である。 図８は、電源ＯＮ後にＷＭＡ又はＷＭＭに移行する前における信号線、対向電極、走査線、第２走査線及び配線の電位を模式的に示すタイミングチャートである。 図９は、ＷＭＡの画素駆動回路及びＭＩＰ回路の各部の動作状態を示す図である。 図１０は、ＷＭＡにおける信号線、対向電極、第１走査線、第２走査線及び配線の電位を模式的に示すタイミングチャートである。 図１１は、ＡＭの画素駆動回路及びＭＩＰ回路の各部の動作状態を示す図である。 図１２は、ＡＭにおける信号線、対向電極、第１走査線、第２走査線及び配線の電位を模式的に示すタイミングチャートである。 図１３は、ＷＭＭの画素駆動回路及びＭＩＰ回路の各部の動作状態を示す図である。 図１４は、ＷＭＭにおける信号線、対向電極、第１走査線、第２走査線及び配線の電位を模式的に示すタイミングチャートである。 図１５は、ＭＭの画素駆動回路及びＭＩＰ回路の各部の動作状態を示す図である。 図１６は、ＭＭにおける信号線、対向電極、第１走査線、第２走査線及び配線の電位を模式的に示すタイミングチャートである。 図１７は、実施形態１における液晶表示装置のモードと、信号線に出力される信号と、対向電極に出力される信号と、表示部による表示出力の有無との関係を示すタイミングチャートである。 図１８は、実施形態１における液晶表示装置のモードと、信号線に出力される信号と、対向電極に出力される信号と、表示部による表示出力の有無との関係を示すタイミングチャートである。 図１９は、実施形態１における液晶表示装置のモードと、信号線に出力される信号と、対向電極に出力される信号と、表示部による表示出力の有無との関係を示すタイミングチャートである。 図２０は、ＷＭＡの１Ｈ期間中における１つの単位画素に関する信号の出力に伴う電位の変化の一例を示すタイミングチャートである。 図２１は、ＡＭの１Ｈ期間中における１つの単位画素に関する信号の出力に伴う電位の変化の一例を示すタイミングチャートである。 図２２は、ＷＭＭの１Ｈ期間中における１つの単位画素に関する信号の出力に伴う電位の変化の一例を示すタイミングチャートである。 図２３は、ＭＭの１Ｈ期間中における１つの単位画素に関する信号の出力に伴う電位の変化の一例を示すタイミングチャートである。 図２４は、１Ｈ中に含まれるＷＭＡ、ＡＭ及びＷＭＭとして用いることができる期間の設定例を示す概略図である。 図２５は、ＡＭ動作時の１フレーム目における１Ｈ中の信号出力の一例を示すタイミングチャートである。 図２６は、ＡＭ動作時の２フレーム目以降における１Ｈ中の信号出力の一例を示すタイミングチャートである。 図２７は、ＭＭ動作時の１フレーム目における１Ｈ中の信号出力の一例を示すタイミングチャートである。 図２８は、ＭＭ動作時の２フレーム目以降における１Ｈ中の信号出力の一例を示すタイミングチャートである。 図２９は、実施形態２における液晶表示装置のモード移行の流れを示す図である。 図３０は、実施形態３の液晶表示装置の積層構造の一例を示す概略図である。 図３１は、タッチ検出部の主要構成の一例を示す分解斜視図である。 図３２は、ＡＭ動作時の１フレーム目における１Ｈ中の信号出力とタッチ検出期間との関係の一例を示すタイミングチャートである。 図３３は、ＡＭ動作時の２フレーム目以降における１Ｈ中の信号出力とタッチ検出期間との関係の一例を示すタイミングチャートである。 図３４は、ＭＭ動作時の１フレーム目における１Ｈ中の信号出力とタッチ検出期間との関係の一例を示すタイミングチャートである。 図３５は、ＭＭ動作時の２フレーム目以降における１Ｈ中の信号出力とタッチ検出期間との関係の一例を示すタイミングチャートである。 図３６は、１Ｈ中に含まれるＷＭＡ、ＡＭ及びＷＭＭとして用いることができる期間と、タッチ検出期間との関係の別の一例を示す図である。

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

（実施形態１）
図１は、本発明の実施形態１に係る液晶表示装置１の構成の一例を示す図である。図２は、実施形態１に係る液晶表示装置１の構成の一例を示すブロック図である。液晶表示装置１は、表示部１０と、制御部２０とを有する。液晶表示装置１は、外光を表示部１０で反射させることにより、画像を表示する。具体的には、液晶表示装置１は、例えば図１に示すように、複数の単位画素４８が行列方向に沿ってマトリクス状に設けられた表示パネル４０を有する表示部１０と、表示パネル４０の単位画素４８を構成する画素４９（図２参照）を動作させるＬＣＤドライバ３０を介して表示部１０の表示出力に係る各種の制御を行う回路である制御部２０と、を有する。また、液晶表示装置１は、外部に延出されたＦＰＣを有し、ＦＰＣを介して接続された外部の装置から出力された画像データに応じた表示を行うことができる。なお、実施形態１に係る液晶表示装置１は反射型の液晶表示装置であるが、透過型又は半透過型の液晶表示装置でもよい。

図２は、実施形態１に係る表示部１０の構造を模式的に示す断面図である。図２に示すように、表示部１０は、互いに対向する画素基板４１と対向基板４２とを有し、画素基板４１と対向基板４２との間に液晶素子が封入された液晶層４３が設けられている。

画素基板４１は、液晶層４３側の面に、複数の画素電極４４を有する。画素電極４４は、スイッチング素子を介して信号線ＤＴＬに接続されており、映像信号としての階調信号又は設定信号としての１ビット信号が印加される。画素電極４４は、例えばアルミニウム又は銀製の反射性を有する部材であり、外光を反射する。すなわち、実施形態１においては、画素電極４４が反射部を構成し、反射部は、表示部１０の表示面である前面側から入射した光を反射して、画像を表示させる。反射部は、液晶層４３より画素基板４１側に配置されていれば、画素電極４４ではなく、画素電極４４とは異なる層として形成されてもよい。なお、その場合、画素電極４４は反射性部材ではなく、ＩＴＯ（Indium Tin Oxide）などの透明性の導電部材で形成されてもよい。なお、画素基板は、液晶層４３の反対側に偏光板を有してもよい。

対向基板４２は、例えばガラス等の透明性を有する基板である。対向基板４２は、対向電極４５、カラーフィルタ４６、偏光板４７及び導光板５５を有する。カラーフィルタ４６は、画素基板４１側に形成されてもよい。

対向電極４５は、例えばＩＴＯ、又はＩＺＯ（Indium Zinc Oxide）等の透明性を有する導電性材料である。対向電極４５は、画素電極４４が接続されているスイッチング素子と接続されている。画素電極４４と対向電極４５とは対向して設けられているため、画素電極４４と対向電極４５との間に階調信号による電圧が印加されると、画素電極４４と対向電極４５とは、液晶層４３内に電界を生じさせる。液晶層４３内に生じた電界により液晶素子がツイストして複屈折率が変化し、液晶表示装置１は、表示部１０から反射される光量を調整する。実施形態１における表示部１０は、いわゆる縦電界方式であるが、表示部１０の表示面に平行な方向に電界を発生させる横電界方式であってもよい。より具体的には、対向電極４５を画素基板４１側に配置しても良く、画素電極４４に対して、絶縁層を介して、上層・同層・下層のいずれに配置されてもよい。また、対向電極４５が反射性の部材で構成され、対向電極４５が反射部としての機能を有してもよい。

カラーフィルタ４６は、画素電極４４に対応して複数設けられる。対向基板４２の液晶層４３と反対側の面には、偏光板４７及び導光板５５が設けられている。偏光板４７は、例えば、セルローストリアセテート（ＴＡＣ）樹脂、ポリビニルアルコール（ＰＶＡ）樹脂等の透明性を有する板状又は膜状の部材である。偏光板４７は、表示パネル４０の外部から入射する外光ＬＯ１及び表示パネル４０から出射される光ＬＯ２の偏光角度を調節する。導光板５５は、例えば、アクリル樹脂、ポリカーボネート（ＰＣ）樹脂、メタクリル酸メチル−スチレン共重合体（ＭＳ樹脂）等の透明性を有する板状部材である。導光板５５は、対向基板４２と反対側の面（上面）に、プリズム加工がなされている。導光板５５は、表示パネル４０の外部から入射する外光ＬＯ１及び表示パネル４０から出射される光ＬＯ２の射線を調節する。

次に、表示部１０による光の反射について説明する。図２に示すように、表示パネル４０には、外光ＬＯ１が入射される。外光ＬＯ１は、導光板５５、偏光板４７、対向基板４２、カラーフィルタ４６等を通って画素電極４４に入射される。画素電極４４に入射された外光ＬＯ１は、画素電極４４に反射され、光ＬＯ２として外部に出射される。

すなわち、画素電極４４は、表示部１０の前面側から表示部１０に入射される外光ＬＯ１を外部に反射する。外部に反射された光ＬＯ２は、液晶層４３及びカラーフィルタ４６を通る。そのため、液晶表示装置１は、外部に反射される光ＬＯ２により、画像を表示することができる。このように、実施形態１に係る液晶表示装置１は、反射型の液晶表示装置である。

図３は、実施形態１における単位画素４８と、単位画素４８を構成するサブ画素と、サブ画素を構成する画素４９との関係の一例を示す図である。表示部１０は、行列方向に配置された複数の単位画素４８を有する。１つの単位画素４８は、図３に示すように、複数のサブ画素を有する。サブ画素にはそれぞれ異なる色のカラーフィルタ４６が設けられる。実施形態１における１つの単位画素４８は、３つのサブ画素を有する。３つのサブ画素に設けられたカラーフィルタ４６による色の組み合わせは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）である。係るサブ画素の数及び色の組み合わせはあくまで一例であり、適宜変更可能である。図３では、赤（Ｒ）のカラーフィルタ４６が設けられたサブ画素に符号４９Ｒを付している。また、緑（Ｇ）のカラーフィルタ４６が設けられたサブ画素に符号４９Ｇを付している。また、青（Ｂ）のカラーフィルタ４６が設けられたサブ画素に符号４９Ｂを付している。

１つのサブ画素は、複数（例えば、３つ）の画素４９を有する。画素４９は、サブ画素内に複数設けられて個別に制御される最小単位として機能する。実施形態１のサブ画素は、それぞれ表示領域の大きさが異なる画素４９ａ、画素４９ｂ及び画素４９ｃのＯＮ／ＯＦＦパターンによる３ビットの面積階調による出力を行う機能を有する。ここでいう表示領域は、液晶層４３に存する液晶に印加された電圧に応じた度合いで光を透過させる領域である。画素４９ａ、画素４９ｂ及び画素４９ｃを区別する必要がない場合、画素４９と記載する。例えば、表示に係る仕組みは画素４９ａ、画素４９ｂ及び画素４９ｃで共通であるため、図２では画素４９と記載している。画素４９ａ、画素４９ｂ、画素４９ｃは、それぞれ画素電極４４又は画素電極４４及び対向電極４５の面積を異ならせることで、表示領域を異ならせている。また、単に「画素４９」と記載した場合、サブ画素を構成する複数の画素４９ａ、画素４９ｂ及び画素４９ｃのうちいずれか１つをさす。

図４は、サブ画素を構成する３つの画素４９のＯＮ／ＯＦＦパターンの一例を示す図である。図４では、非透過の画素４９にマスキングを施している。図４に示すように、実施形態１のサブ画素は、３つの画素４９の透過（ＯＮ）／非透過（ＯＦＦ）の組み合わせによって３ビット（８通り）の階調値に対応する出力を行うことができる。ここで、透過（ＯＮ）とは、例えば、画素４９が最高階調の出力を行っている状態をさす。また、非透過（ＯＦＦ）とは、例えば、画素４９が最低階調の出力を行っている状態をさす。なお、透過時の出力は最高階調に限らず、非透過時より高い階調の出力であればよい。

図４を参照して説明した３ビットの階調値に対応する出力は、画素４９の透過（ＯＮ）／非透過（ＯＦＦ）のみの切り替えによるものであるが、実施形態１の画素４９は、透過（ＯＮ）／非透過（ＯＦＦ）のみに限らない多階調出力を行うことができる。各画素４９が多階調出力を行った場合、実施形態１における１つのサブ画素は、例えば１８ビットの多階調出力を行うことができるが、サブ画素の階調性は、画素４９が発揮することができる階調性に応じる。

実施形態１では、１つのサブ画素が有する３つの画素４９はそれぞれ表示領域の大きさが異なるが、これはあくまで一例であってこれに限られるものでない。１つのサブ画素が有する複数の画素４９の一部又は全部は、表示領域の形状及び大きさが同一であってもよい。

また、サブ画素を構成する画素４９の数は図４を参照して説明した例に限らず任意である。また、面積階調のビット数は、１つのサブ画素を構成する画素４９の数、画素４９の各々の表示領域の大きさ等に応じる。

図５は、画素駆動回路５０及びＭＩＰ回路６０の概略構成の一例を示す図である。画素駆動回路５０及びＭＩＰ回路６０の概略構成は、画素４９の表示領域の大きさに関わらず全ての画素４９で共通である。図２及び図５に示すように、１つの画素４９は、画素電極４４と画素基板４１との間に設けられた画素駆動回路５０及びＭＩＰ（Memory In Pixel）回路６０を有する。

画素駆動回路５０は、表示領域で液晶層４３の液晶に電圧を印加する。具体的には、画素駆動回路５０は、例えば、画素電極４４に接続された接続配線と、当該接続配線に設けられて第１走査線ＳＣＬを介して伝送される駆動信号に応じて動作する薄膜トランジスタ（ＴＦＴ）５１とを有する。接続配線は、選択配線を介して信号線ＤＴＬ又は対向電極４５のいずれか一方に接続される。選択配線によって接続配線と信号線ＤＴＬとが接続された状態で駆動信号に応じてＴＦＴ５１がＯＮになると、信号線ＤＴＬを介して伝送される階調信号等の信号が画素電極４４に印加される。これによって、画素電極４４と対向電極４５との間に信号に応じた電圧が印加される。選択配線によって接続配線と対向電極４５とが接続された状態で駆動信号に応じてＴＦＴ５１がＯＮになると、画素電極４４と対向電極４５が電気的に接続されることで画素電極４４と対向電極４５が同電位になり、画素電極４４と対向電極４５との間の電圧が０になる。実施形態１では、画素電極４４と対向電極４５との間の電圧が０になると、画素４９はＯＦＦになる。

なお、図５等に記載されているＴＦＴ５１はダブルゲート方式となるよう設けられている、これに限られるものでなく、シングルゲート方式であってもよい。

選択配線は、接続配線と信号線ＤＴＬとを接続する第１分岐線と、接続配線と対向電極４５とを接続する第２分岐線と、第１分岐線及び第２分岐線の各々に設けられたＴＦＴ７１，７２とを有する。第１分岐線は、ＴＦＴ７１がＯＮの状態である場合に信号線ＤＴＬと接続配線とを接続する。第２分岐線は、ＴＦＴ７２がＯＮの状態である場合に対向電極４５と接続配線とを接続する。

ＭＩＰ回路６０は、実施形態１におけるメモリとして機能する。具体的には、ＭＩＰ回路６０は、例えば、１ビット信号を保持するラッチ回路と、当該ラッチ回路と信号線ＤＴＬとを接続する配線と、当該配線に設けられて第２走査線ＳＣＬＭを介して伝送されるラッチ更新信号に応じて動作するＴＦＴ８１とを有する。

ラッチ回路は、所定のグランド電位（ＧＮＤ電位）を示す配線ＶＳＳ及び制御部２０が有するオシレータから出力されるＶＧＨ電位又はＶＤＤ電位の信号が印加される配線ＶＲＡＭと接続されている。ＶＧＨ電位は、ＶＤＤ電圧及びＧＮＤ電位より高い。ＶＤＤ電位は、ＧＮＤ電位より高い。配線ＶＲＡＭからＶＧＨ電位が印加されている場合、ラッチ回路は１ビット信号を保持し続ける。

ラッチ回路は、保持している値に応じてＴＦＴ７１又はＴＦＴ７２のいずれか一方をＯＮにし、他方をＯＦＦにする。実施形態１におけるラッチ回路が保持する値をＬｏｗ（０）又はＨｉｇｈ（１）で表した場合、Ｌｏｗである場合にＴＦＴ７１がＯＮになり、Ｈｉｇｈである場合にＴＦＴ７２がＯＮになる。以後、単に「Ｌｏｗ」又は「Ｈｉｇｈ」と記載した場合、これらはラッチ回路が保持する値を示す。Ｌｏｗの場合、接続配線は信号線ＤＴＬと接続されることになる。Ｈｉｇｈの場合、接続配線は対向電極４５と接続されることになる。

制御部２０は、例えば、電源回路、オシレータ、タイミングコントローラ、画像メモリ、インタフェース制御回路及びパネル制御回路等が統合された集積回路（Integrated Circuit：ＩＣ）である。電源回路は、ＶＧＨ電位、ＶＤＤ電位及びＧＮＤ電位を供給する。オシレータは、反転駆動等に用いられる交流を供給する。タイミングコントローラ（Timing Controller）Ｔ−ＣＯＮは、クロック信号を出力する。インタフェース制御回路は、液晶表示装置１が設けられた電子機器が備える制御装置からフレキシブルプリント基板（ＦＰＣ）を介して入力される画像信号に基づいて表示部１０の各画素４９に入力するための階調信号又は１ビット信号を生成する。パネル制御回路は、後述する外部の制御装置が出力する液晶表示装置１の動作モードを決定するためのモード指定信号に応じて表示部１０の動作状態をアナログモード（Analog Mode：ＡＭ）又はメモリモード（Memory Mode：ＭＭ）のいずれかで動作させるための各種の制御信号を出力する。単に「ＡＭ」、「ＭＭ」と記載した場合、係る記載は「アナログモード」、「メモリモード」を示す。ＡＭは、画像データに基づいて生成された階調信号に応じた表示出力を表示部１０に行わせるモードである。ＭＭは、メモリ（ＭＩＰ回路６０）に保持された１ビット信号に応じた表示出力を表示部１０に行わせるモードである。

制御部２０は、ＬＣＤドライバ３０を構成するＸドライバ３２及びＹドライバ３１と接続されている。制御部２０は、Ｘドライバ３２を介して第１走査線ＳＣＬ及び第２走査線ＳＣＬＭに信号を出力することで、画素駆動回路５０及びＭＩＰ回路６０の動作状態を制御する。また、制御部２０は、Ｙドライバ３１を介して階調信号又は１ビット信号を信号線ＤＴＬに出力することで、画素４９の階調を制御する。Ｘドライバ３２は、制御部２０の制御下で第１走査線ＳＣＬに駆動信号を出力し、第２走査線ＳＣＬＭにラッチ更新信号を出力する回路である。Ｙドライバ３１は、制御部２０の制御下で階調信号又は１ビット信号を各画素４９に接続された信号線ＤＴＬに出力する回路である。

また、実施形態１の制御部２０は、起動時設定（ＡＭ又はＭＭ）を示す情報を保持するためのメモリを有する。起動時設定は、モード指定信号に応じて設定される。

次に、表示部１０のモード切替について説明する。表示部１０は、第１モードであるＡＭ又は第２モードであるＭＭで動作する。制御部２０は、表示部１０をＡＭで動作させる場合、事前に第１モード準備処理（Write Mode A：ＷＭＡ）を行う。また、制御部２０は、表示部１０をメモリモードで動作させる場合、事前に第２モード準備処理（Write Mode M：ＷＭＭ）を行う。単に「ＷＭＡ」、「ＷＭＭ」と記載した場合、係る記載は「第１モード準備処理」、「第２モード準備処理」を示す。

図６は、液晶表示装置１のモード移行の流れを示す図である。液晶表示装置１は、電源ＯＮ後にＷＭＡ又はＷＭＭに移行する。液晶表示装置１は、電源ＯＮ後にＷＭＡを経てＡＭに移行する。また、液晶表示装置１は、電源ＯＮ後にＷＭＭを経てＭＭに移行する。ＡＭからＭＭに移行する場合、液晶表示装置１は、ＷＭＭを経てＭＭに移行する。ＭＭからＡＭに移行する場合、液晶表示装置１は、ＷＭＡを経てＡＭに移行する。また、ＭＭによる表示内容を更新する場合、液晶表示装置１は、ＭＭからＷＭＭを経て改めてＭＭになる。

図７は、電源ＯＮ後にＷＭＡ又はＷＭＭに移行する前の画素駆動回路５０及びＭＩＰ回路６０の各部の動作状態を示す図である。図７等では、信号線ＤＴＬの入力側に「Ｓｉｇ」を付し、第１走査線ＳＣＬの入力側に「Ｇａｔｅ」を付し、対向電極４５の入力側に「ＣＳ」を付し、配線ＶＲＡＭの入力側に「ＶＲＡＭ」を付し、配線ＶＳＳの入力側に「ＶＳＳ」を付し、第２走査線ＳＣＬＭの入力側に「ＧａｔｅＭ」を付している。図８は、電源ＯＮ後にＷＭＡ又はＷＭＭに移行する前における信号線ＤＴＬ、対向電極４５、第１走査線ＳＣＬ、第２走査線ＳＣＬＭ及び配線ＶＲＡＭの電位を模式的に示すタイミングチャートである。電源ＯＮ後にＷＭＡ又はＷＭＭに移行する前の場合、配線ＶＲＡＭの電位がＶＧＨ電位である。また、第２走査線ＳＣＬＭの電位がラッチ更新信号の電位（ＶＧＨ電位）であり、ＴＦＴ８１がＯＮになっている。この状態のＭＩＰ回路６０は、Ｌｏｗである。このため、ＴＦＴ７１がＯＮであり、ＴＦＴ７２がＯＦＦである。また、電源ＯＮ後にＷＭＡ又はＷＭＭに移行する前の場合、第１走査線ＳＣＬの電位がＶＧＨ電位である。このため、ＴＦＴ５１は、ＯＮである。信号線ＤＴＬは、信号が供給されていないことからＧＮＤ電位を示す。また、対向電極４５の電位は、ＧＮＤ電位である。このため、液晶層４３に加えられる電圧が０になることから、画素４９の表示領域はＯＦＦになる。

図９は、ＷＭＡの画素駆動回路５０及びＭＩＰ回路６０の各部の動作状態を示す図である。図１０は、ＷＭＡにおける信号線ＤＴＬ、対向電極４５、第１走査線ＳＣＬ、第２走査線ＳＣＬＭ及び配線ＶＲＡＭの電位を模式的に示すタイミングチャートである。ＷＭＡの場合、対向電極４５の電位は、ＧＮＤ電位である。また、第１走査線ＳＣＬの電位がＶＧＬ電位とされる。ＶＧＬ電位は、ＶＧＨ電位より低い。この場合、ＴＦＴ５１は、ＯＦＦである。この状態の表示領域は、モード移行時の表示状態（ＰＤＭ：Previous Display Mode）になる。モード移行時の表示状態（ＰＤＭ）の際の表示領域は、非透過状態（黒）になる。単に「１Ｈ」と記載した場合、係る記載は「１水平走査期間」を示す。１水平走査期間とは、所定数の画素行に存する画素４９に対する信号入力の期間である。所定数は任意であり、表示部１０が有する画素４９による画素行を分割駆動することを想定して適宜設定することができる。

また、ＷＭＡの場合、第２走査線ＳＣＬＭにラッチ更新信号が供給される。ラッチ更新信号の供給は、画素行単位で表示部１０の表示領域全体を垂直方向（画素列方向）に走査するように行われる。すなわち、１Ｈ毎に異なる画素行に存する画素のＭＩＰ回路６０に接続されたＴＦＴ８１を駆動するようにラッチ更新信号が供給される。図９等では、このような垂直方向の走査に対応した信号供給が行われる対象の状態をアクティブ（Ａｃｔｉｖｅ）と表している。図９では、第２走査線ＳＣＬＭ及びＴＦＴ８１がアクティブになっている。ＷＭＡでＴＦＴ８１がアクティブになっているとき、配線ＶＲＡＭの電位は、ＶＤＤ電位である。配線ＶＲＡＭの電位がＶＤＤ電位である場合、ＭＩＰ回路６０はＴＦＴ８１がＯＮになることで信号線ＤＴＬから入力される信号の電位に応じた状態（Ｈｉｇｈ又はＬｏｗ）になる。ＷＭＡの場合、信号線ＤＴＬの電位はＧＮＤ電位であり、配線ＶＲＡＭの電位（ＶＤＤ）より低い。これによって、ＭＩＰ回路６０は直前の状態に関わらずＬｏｗになる。すなわち、ＷＭＡのタイミングで、全ての画素のＭＩＰ回路６０はＬｏｗになる。

図１１は、ＡＭの画素駆動回路５０及びＭＩＰ回路６０の各部の動作状態を示す図である。図１２は、ＡＭにおける信号線ＤＴＬ、対向電極４５、第１走査線ＳＣＬ、第２走査線ＳＣＬＭ及び配線ＶＲＡＭの電位を模式的に示すタイミングチャートである。ＡＭの場合、画素行単位で表示部１０の表示領域全体を垂直方向（画素列方向）に走査するように、第１走査線ＳＣＬに駆動信号が供給される。また、信号線ＤＴＬに各画素４９の階調値に応じた階調信号が供給される。すなわち、ＡＭの場合、画素４９の表示領域は階調信号が示す階調値に応じた多階調出力を行う。このように、ＡＭの場合、画像データに基づいて生成された階調信号に応じた表示出力を行うように画素４９が駆動される。また、ＡＭの場合、配線ＶＲＡＭの電位がＶＧＨ電位である。また、第２走査線ＳＣＬＭの電位がＶＧＬ電位であり、ＴＦＴ８１がＯＦＦになっている。このような配線ＶＲＡＭ及び第２走査線ＳＣＬＭの電位である場合、ＭＩＰ回路６０は設定を維持する。ＷＭＡのタイミングでＭＩＰ回路６０はＬｏｗに設定されているので、ＡＭでの動作中、ＭＩＰ回路６０はＬｏｗで維持されることになる。

なお、ＡＭの場合、図１２に示すように、例えば１Ｈ単位で反転駆動が行われる。具体的には、信号線ＤＴＬを介して画素駆動回路５０に供給される階調信号の電位及び対向電極４５の駆動電圧（ＶＣＯＭ）に応じた電位の正負が反転する。

図１３は、ＷＭＭの画素駆動回路５０及びＭＩＰ回路６０の各部の動作状態を示す図である。図１４は、ＷＭＭにおける信号線ＤＴＬ、対向電極４５、第１走査線ＳＣＬ、第２走査線ＳＣＬＭ及び配線ＶＲＡＭの電位を模式的に示すタイミングチャートである。ＷＭＭの場合、表示領域は、ＷＭＡの場合と同様にモード移行時の表示状態（ＰＤＭ）になる。また、ＷＭＭの場合、ＷＭＡの場合と同様に第２走査線ＳＣＬＭ及びＴＦＴ８１がアクティブになり、配線ＶＲＡＭの電位がＶＤＤ電位になる。ただし、ＷＭＭの場合、ＷＭＡの場合と異なり、信号線ＤＴＬから１ビットの信号が入力される。当該１ビットの信号（デジタル信号）が示す電位は２通りである。この２通りの信号の一方に応じた電位（ＶＧＨ電位）はＶＤＤ電位より高く、他方に応じた電位（ＧＮＤ電位）はＶＤＤ電位より低い。ここで、ＶＤＤ電位より高い電位である場合、ＭＩＰ回路６０はＨｉｇｈになる。一方、ＶＤＤ電位より低い電位である場合、ＭＩＰ回路６０はＬｏｗになる。すなわち、ＷＭＭのタイミングでＭＩＰ回路６０はＨｉｇｈ又はＬｏｗに設定される。ＷＭＭのタイミングで各画素のＭＩＰ回路６０がＨｉｇｈ又はＬｏｗのいずれに設定されるかは、信号線ＤＴＬを介して伝送されるデジタル信号が示す値に応じる。

このように、メモリ（ＭＩＰ回路６０）は、所定の中間電位（ＶＤＤ電位の電圧）を示す配線（配線ＶＲＡＭ）と接続される。１ビット信号は、当該中間電位に対する電位の高低で２値を表す信号としてメモリに入力される。

図１５は、ＭＭの画素駆動回路５０及びＭＩＰ回路６０の各部の動作状態を示す図である。図１６は、ＭＭにおける信号線ＤＴＬ、対向電極４５、第１走査線ＳＣＬ、第２走査線ＳＣＬＭ及び配線ＶＲＡＭの電位を模式的に示すタイミングチャートである。ＭＭの場合、配線ＶＲＡＭの電位がＶＧＨ電位であり、かつ、第２走査線ＳＣＬＭの電位がＶＧＬ電位である。すなわち、ＭＩＰ回路６０は設定を維持する。また、ＭＭの場合、第１走査線ＳＣＬの電位がＶＧＨ電位である。このため、ＴＦＴ５１は、ＯＮである。また、信号線ＤＴＬの電位は、ＭＭ時に信号線ＤＴＬに供給される専用の信号（ｘＣＳ）に応じた電位を示す。係る専用の信号は、例えば、ＭＭの場合に対向電極４５に供給される駆動電圧（ＶＣＯＭ）の正負を逆転した信号である。また、ＭＭの場合、反転駆動が行われる。具体的には、例えば１フレーム（６０Ｈｚ）周期で信号の正負が反転する。

ＭＭの場合、ＴＦＴ７１，７２のＯＮ／ＯＦＦは、ＷＭＭのタイミングに行われたＭＩＰ回路６０の設定に応じる。ＭＩＰ回路６０がＬｏｗである場合、ＴＦＴ７１がＯＮになり、ＴＦＴ７２がＯＦＦになる。すなわち、ＭＩＰ回路６０がＬｏｗである場合、接続配線は信号線ＤＴＬと接続されることになり、画素電極４４の電位が信号線ＤＴＬの信号に応じた電位になる。ここで、ＭＭの場合における対向電極４５の電位は、画素電極４４の電位と正負が逆の電位である。よって、ＭＩＰ回路６０がＬｏｗであるとき、液晶層４３に電圧が印加される。実施形態１では、ＭＭの場合にＭＩＰ回路６０がＬｏｗであるとき、画素４９の表示領域がＯＮになるよう専用の信号（ｘＣＳ）及び駆動電圧（ＶＣＯＭ）の電位が設定されている。一方、ＭＩＰ回路６０がＨｉｇｈである場合、ＴＦＴ７２がＯＮになり、ＴＦＴ７１がＯＦＦになる。すなわち、ＭＩＰ回路６０がＨｉｇｈである場合、接続配線は対向電極４５と接続されることになる。この場合、画素電極４４と対向電極４５が同電位になる。よって、ＭＩＰ回路６０がＨｉｇｈであるとき、液晶に加えられる電圧が０になることから、画素４９の表示領域はＯＦＦになる。このように、ＭＭの場合、メモリ（ＭＩＰ回路６０）に保持された１ビット信号（Ｈｉｇｈ又はＬｏｗ）に応じた表示出力を行うように画素４９が駆動される。

以上のように、表示部１０が有する信号線ＤＴＬは、階調信号及びメモリに設定される１ビット信号を伝送する。また、表示部１０が有する第１走査線ＳＣＬは、画素駆動回路５０と信号線ＤＴＬとを接続するか否かを示す第１走査信号（駆動信号）を伝送することで、ＴＦＴ５１のＯＮ／ＯＦＦを切り替える。また、表示部１０が有する第２走査線ＳＣＬＭは、メモリ（ＭＩＰ回路６０）と信号線ＤＴＬとを接続するか否かを示す第２走査信号（ラッチ更新信号）を伝送する。

また、画素駆動回路５０は、周期的に正負が反転する基準電位（ＶＣＯＭ）を示す基準電極（対向電極４５）に対する電位差による電圧を液晶に印加することで、表示領域の表示状態（階調）を制御する。また、メモリ（ＭＩＰ回路６０）は、画素駆動回路５０と信号線ＤＴＬとの接続と非接続とを切り替える第１スイッチ（ＴＦＴ７１）と、画素駆動回路５０と基準電極との接続と非接続とを切り替える第２スイッチ（ＴＦＴ７２）とを有する。制御部２０は、第１モード（ＡＭ）で画素４９が動作する場合に階調信号を信号線ＤＴＬに出力し、第２モード（ＭＭ）で画素４９が動作する場合に基準電位（ＶＣＯＭ）と異なる電位を示すメモリ設定信号（ｘＣＳ）を信号線ＤＴＬに出力する。これによって、制御部２０は、第１モードで画素４９が動作する場合及び第２モードで動作する画素４９の表示領域で液晶に電圧が印加される場合に画素駆動回路５０と信号線ＤＴＬとを接続状態にするとともに画素駆動回路５０と基準電極とを非接続状態にする。また、制御部２０は、第２モードで動作する画素４９の表示領域で液晶に実質的に電圧が印加されない場合に画素駆動回路５０と信号線ＤＴＬとを非接続状態にするとともに画素駆動回路５０と基準電極とを接続状態にする。なお、「実質的に電圧が印加されない」とは、画素電極４４の電位が基準電極（対向電極４５）と等しくなることで、画素電極４４と基準電極との間に電位差がなくなることによって電圧が印加されないことをさす。

制御部２０は、図７〜図１６を参照して説明した各モードで表示部１０の各画素４９を動作させるための信号出力及び係る信号出力のための処理を行う。具体的には、制御部２０は、ＷＭＡ及びＷＭＭの場合、第２走査線ＳＣＬＭ及びＴＦＴ８１をアクティブにし、配線ＶＲＡＭの電位をＶＤＤ電位にするための処理を行う。また、制御部２０は、ＷＭＡの場合、信号線ＤＴＬに信号を出力せずにＧＮＤ電位にするための処理を行う。また、制御部２０は、ＷＭＭの場合、各画素４９のＯＮ／ＯＦＦに応じた１ビット信号を信号線ＤＴＬに出力するための処理を行う。また、制御部２０は、ＡＭ及びＭＭの場合、配線ＶＲＡＭの電位をＶＧＨ電位にするとともに第２走査線ＳＣＬＭの電位をＶＧＬ電位にすることで、ＭＩＰ回路６０に設定された１ビット信号（Ｈｉｇｈ又はＬｏｗ）を維持するための処理を行う。また、制御部２０は、ＡＭの場合、画像信号に基づいて各画素４９の階調信号を生成し、各画素４９に接続された信号線ＤＴＬを介して各画素４９に階調信号を出力する。また、制御部２０は、ＭＭの場合、画像信号に基づいて表示部１０の各画素４９のＭＩＰ回路６０に設定する１ビット信号を生成し、各画素４９に接続された信号線ＤＴＬを介して各画素４９に１ビット信号を出力する。

上記の処理によって、制御部２０は、第１期間（ＷＭＡ期間）中及び第３期間（ＷＭＭ期間）中に画素駆動回路５０と信号線ＤＴＬとを非接続状態にするとともにメモリ（ＭＩＰ回路６０）と信号線ＤＴＬとを接続状態にするように第１走査信号（駆動信号）及び第２走査信号（ラッチ更新信号）を出力し、第１期間中にメモリを非動作状態（Ｌｏｗ）にし、第３期間中にメモリに１ビット信号を書き込んでいる。

制御部２０による各モードに応じた処理の一部は、表示部１０に設けられた回路であるＸドライバ３２及びＹドライバ３１に対する信号出力によって行われる。具体的には、例えば図５に示すように、第１走査線ＳＣＬ、対向電極４５及び第２走査線ＳＣＬＭは、Ｘドライバ３２に接続されている。制御部２０は、Ｘドライバ３２を介して、各モードにおける第１走査線ＳＣＬ、対向電極４５及び第２走査線ＳＣＬＭを用いた信号出力を行う。また、信号線ＤＴＬは、Ｙドライバ３１に接続されている。制御部２０は、Ｙドライバ３１を介して、各モードにおける信号線ＤＴＬを用いた信号出力を行う。

実施形態１では、配線ＶＲＡＭ及び配線ＶＳＳが制御部２０に直接接続されているが、制御部２０と独立して設けられたＭＩＰ回路６０に対する信号出力のための専用の回路を介してＭＩＰ回路６０を制御するようにしてもよい。

各モードの切り替えは、ＦＰＣを介して接続された制御装置が行う。制御装置は、液晶表示装置１のモードを指定するためのモード指定信号を出力する。制御部２０は、当該モード指定信号が示すモードに応じて、ＡＭ又はＭＭのいずれかで表示部１０を動作させる。制御部２０は、ＡＭに移行する場合に事前にＷＭＡに係る処理を行い、ＭＭに移行する場合に事前にＷＭＭに係る処理を行う。また、ＭＭでの動作中に表示内容を更新する旨のモード指定信号が制御装置から出力された場合、制御部２０は、ＷＭＭを経てＭＭでの表示内容を更新する。

図１７、図１８及び図１９は、実施形態１における液晶表示装置１のモードと、信号線ＤＴＬに出力される信号と、対向電極４５に出力される信号と、表示部１０による表示出力の有無との関係を示すタイミングチャートである。

例えば、図１７に示すように液晶表示装置１の起動時におけるモードの設定（起動時設定）がＭＭの場合、制御部２０は、電源ＯＮ後の最初の１Ｆ中にＷＭＭに係る処理を行う。ＷＭＭに係る処理が行われる１Ｆ中、信号線ＤＴＬは、上記で説明した通りアクティブになる。また、対向電極４５の電位は、モード移行時の表示状態（ＰＤＭ）の際の電位（ＧＮＤ電位）である。電源ＯＮまでの時間及びＷＭＭ中、画素４９は非透過の状態である。

ＷＭＭに係る処理が行われた１Ｆ後、制御部２０は、ＭＭでの表示に係る処理を行う。これによって、信号線ＤＴＬの電位と対向電極４５の電位は、正負が逆になる関係を保ちつつ１Ｆ単位で反転する。

また、図１８に示すように起動時設定がＡＭの場合、制御部２０は、電源ＯＮ後の最初の１Ｆ中にＷＭＡに係る処理を行う。ＷＭＡに係る処理が行われる１Ｆ中、信号線ＤＴＬ及び対向電極４５の電位は、モード移行時の表示状態の際の電位（ＧＮＤ電位）である。

ＷＭＡに係る処理が行われた１Ｆ後、制御部２０は、ＡＭでの表示に係る処理を行う。これによって、信号線ＤＴＬの電位と対向電極４５の電位は、正負が逆になる関係を保ちつつ１Ｈ単位で反転する。

また、図１９に示すように、ＡＭからＭＭに移行する場合、制御部２０は、移行前後の１Ｆ時間中にＷＭＭに係る処理を行う。また、ＭＭ中にモードを維持しつつ表示内容を変更する場合、制御部２０は、表示内容の変更前後の１Ｆ時間中にＷＭＭに係る処理を行う。また、ＭＭからＡＭに移行する場合、制御部２０は、移行前後の１Ｆ時間中にＷＭＡに係る処理を行う。

このように、制御部２０は、画像データに基づいて生成された階調信号に応じた表示出力を表示部１０に行わせる第１モード（ＡＭ）と、メモリ（ＭＩＰ回路６０）に保持された１ビット信号に応じた表示出力を表示部１０に行わせる第２モード（ＭＭ）とを切り替える。また、液晶表示装置１では、画素４９に対する信号入力の期間として、第１モード（ＡＭ）で画素４９が動作する場合にメモリを非動作状態（Ｌｏｗ）にするための信号が出力される第１期間（ＷＭＡ期間）と、第１モードで画素４９が動作する場合に階調信号が画素駆動回路５０に出力される第２期間（ＡＭ中の期間）と、第２モードで画素４９が動作する場合に１ビット信号がメモリに出力される第３期間（ＷＭＭ期間）とが設けられている。

ＡＭ及びＭＭにおける反転駆動による信号の正負の反転の周期は任意であるが、ＭＭの場合における反転駆動の周期は、ＡＭの場合における反転駆動の周期よりも長い。反転駆動の周期をより長くすることで、表示出力に係る消費電力を低減することができる。また、ＭＭの場合、各画素４９に対する毎フレームの階調信号の出力が行うことなく表示出力を行うことができることから、ＡＭに比して消費電力を低減することができる。

図２０は、ＷＭＡの１Ｈ期間中における１つの単位画素に関する信号の出力に伴う電位の変化の一例を示すタイミングチャートである。図２１は、ＡＭの１Ｈ期間中における１つの単位画素に関する信号の出力に伴う電位の変化の一例を示すタイミングチャートである。図２２は、ＷＭＭの１Ｈ期間中における１つの単位画素に関する信号の出力に伴う電位の変化の一例を示すタイミングチャートである。ＷＭＡ、ＡＭ及びＷＭＭの１Ｈ期間中、１つの単位画素が有する３つのサブ画素のうちいずれか１つのサブ画素に信号線ＤＴＬからの信号を伝送するためのスイッチ（ＡＳＷ１，ＡＳＷ２，ＡＳＷ３）のＯＮ／ＯＦＦを順次切り替えるように各スイッチを駆動する信号が出力される。

ＷＭＡでは、制御部２０は、ＭＩＰ回路６０をＬｏｗにするための処理に伴う信号の出力を行う。これによって、第１走査線ＳＣＬの電位（Ｇａｔｅ）がＶＧＬ電位となり、第２走査線ＳＣＬＭ（ＧａｔｅＭ）がアクティブとなり、信号線ＤＴＬの電位がＧＮＤ電位となる。

ＡＭでは、制御部２０は、階調信号による多階調出力を行うための処理に伴う信号の出力を行う。これによって、第１走査線ＳＣＬ（Ｇａｔｅ）がアクティブとなり、信号線ＤＴＬの電位が３つのサブ画素（ＲＧＢ）の各々の階調値を示す信号に応じた電位となる。また、ＡＭでは、ＭＩＰ回路６０がＬｏｗで維持されることから、第２走査線ＳＣＬＭの電位（ＧａｔｅＭ）がＶＧＬ電位となる。

ＷＭＭでは、制御部２０は、ＭＩＰ回路６０をＨｉｇｈ又はＬｏｗにするための処理に伴う信号の出力を行う。これによって、第１走査線ＳＣＬの電位（Ｇａｔｅ）がＶＧＬ電位となり、第２走査線ＳＣＬＭ（ＧａｔｅＭ）がアクティブとなる。実施形態１では、図４を参照して説明した通り、１つのサブ画素による出力階調値が３ビットとなることから、信号線ＤＴＬを介して伝送される信号も３ビット分の情報に対応した信号になる。より具体的には、１つのサブ画素を構成する３つの画素４９の各々に対して１ビットの信号が伝送されることから、１つのサブ画素に対する信号は、１［ビット］×３＝３［ビット］になる。

図２３は、ＭＭの１Ｈ期間中における１つの単位画素に関する信号の出力に伴う電位の変化の一例を示すタイミングチャートである。ＭＭでは、制御部２０は、画素４９の表示内容の更新を行わない。このため、１つの単位画素が有する３つのサブ画素のうちいずれか１つのサブ画素に信号線ＤＴＬからの信号を伝送するためのスイッチ（ＡＳＷ１，ＡＳＷ２，ＡＳＷ３）はＯＦＦで維持される。また、第１走査線ＳＣＬの電位（Ｇａｔｅ）がＶＧＨ電位となり、信号線ＤＴＬの電位がＭＭ時に信号線ＤＴＬに供給される専用の信号（ｘＣＳ）に応じた電位となる。また、ＭＭでは、ＭＩＰ回路６０がＷＭＭ期間中に設定された状態（Ｈｉｇｈ又はＬｏｗ）で維持されることから、第２走査線ＳＣＬＭの電位（ＧａｔｅＭ）がＶＧＬ電位となる。

以上、実施形態１によれば、液晶表示装置１は、液晶に印加された電圧に応じた度合いで光を透過させる表示領域で液晶に電圧を印加する画素駆動回路５０と、表示領域で液晶に電圧を印加するか否かを示す１ビット信号を保持するメモリ（ＭＩＰ回路６０）と、を有する画素４９が行列方向に配置された表示部１０と、画像データに基づいて生成された階調信号に応じた表示出力を表示部１０に行わせる第１モード（ＡＭ）と、メモリに保持された１ビット信号に応じた表示出力を表示部１０に行わせる第２モード（ＭＭ）と、を切り替える制御部２０とを備える。このため、第１モードによる２値を超える階調性での表示出力機能と第２モードによるメモリ機能とを両立することができる。また、第２モードにおけるメモリ機能を用いた表示出力と、第１モードにおける２値を超える階調性での表示出力とを切り替えることができる。

また、画素４９に対する信号入力の期間として、第１モードで画素が動作する場合にメモリを非動作状態にするための信号が出力される第１期間（ＷＭＡ期間）と、第１モードで画素が動作する場合に階調信号が画素駆動回路５０に出力される第２期間（ＡＭ中の期間）と、第２モードで画素４９が動作する場合に１ビット信号がメモリに出力される第３期間（ＷＭＭ期間）とが設けられている。このため、第１期間を経て第２期間に移行することで、第２モードで動作していた表示部１０を第１モードに移行させることができる。また、第３期間を経ることで、第１モードで動作していた表示部１０を第２モードに移行させることができる。

また、表示部１０が、階調信号及び１ビット信号を伝送する信号線ＤＴＬと、画素駆動回路５０と信号線ＤＴＬとを接続するか否かを示す第１走査信号（駆動信号）を伝送する第１走査線ＳＣＬと、メモリと信号線ＤＴＬとを接続するか否かを示す第２走査信号（ラッチ更新信号）を伝送する第２走査線ＳＣＬＭとを有する。このため、第１走査信号と第２走査信号を使い分けることで、画素駆動回路５０への階調信号の伝送及びメモリへの１ビット信号の伝送を共通の信号線ＤＴＬで行うことができる。

また、制御部２０が、第１期間中及び第３期間中に画素駆動回路５０と信号線ＤＴＬとを非接続状態にするとともにメモリと信号線ＤＴＬとを接続状態にし、第１期間中にメモリを非動作状態にし、第３期間中にメモリに１ビット信号を書き込む。このように、第１モードと第２モードのそれぞれの場合におけるメモリの状態を切り替えることができる。

また、メモリが所定の中間電位を示す配線（配線ＶＲＡＭ）と接続され、１ビット信号が中間電位に対する電位の高低で２値を表す信号としてメモリに入力される。このため、メモリに対する１ビット信号の伝送を簡易な方法で行うことができる。

また、画素駆動回路５０が、周期的に正負が反転する基準電位（ＶＣＯＭ）を示す基準電極（対向電極４５）に対する電位差による電圧を液晶に印加する。また、メモリ（ＭＩＰ回路６０）は、画素駆動回路５０と信号線ＤＴＬとの接続と非接続とを切り替える第１スイッチ（ＴＦＴ７１）と、画素駆動回路５０と基準電極との接続と非接続とを切り替える第２スイッチ（ＴＦＴ７２）とを有し、制御部２０は、第１モード（ＡＭ）で画素４９が動作する場合に階調信号を信号線ＤＴＬに出力し、第２モード（ＭＭ）で画素４９が動作する場合に基準電位（ＶＣＯＭ）と異なる電位を示すメモリ設定信号（ｘＣＳ）を信号線ＤＴＬに出力し、第１モードで画素４９が動作する場合及び第２モードで動作する画素４９の表示領域で液晶に電圧が印加される場合に画素駆動回路５０と信号線ＤＴＬとを接続状態にするとともに画素駆動回路５０と基準電極とを非接続状態にし、第２モードで動作する画素４９の表示領域で液晶に電圧が印加されない場合に画素駆動回路５０と信号線ＤＴＬとを非接続状態にするとともに画素駆動回路５０と基準電極とを接続状態にする。このように、第１モードと第２モードとで液晶に電圧が印加される仕組みを切り替えることができることから、第１モードによる多階調出力と、第２モードによる画素４９のＯＮ／ＯＦＦによる出力とを切り替えることができる。

（実施形態２）
次に、本発明の実施形態２について説明する。実施形態１と同様の構成については、同じ符号を付して説明を省略することがある。実施形態２では、１水平走査期間（１Ｈ）は、第１期間（ＷＭＡ期間）、第２期間（ＡＭ中の期間）及び第３期間（ＷＭＭ期間）として用いることができる期間を含む。また、第１モード（ＡＭ）と第２モード（ＭＭ）とを切り替える場合、１水平走査期間中に、第１期間（ＷＭＡ期間）と第２期間（ＡＭ中の期間）が連続する期間及び第２期間（ＡＭ中の期間）と第３期間（ＷＭＭ期間）とが連続する期間の少なくともいずれか一方が存する。また、第１期間（ＷＭＡ期間）及び第３期間（ＷＭＭ期間）は、階調信号が画素駆動回路５０に出力されない時間である。実施形態２の液晶表示装置の具体的構成（ハードウェア）は、実施形態１と同様である。

図２４は、１Ｈ中に含まれるＷＭＡ、ＡＭ及びＷＭＭとして用いることができる期間の設定例を示す概略図である。実施形態２に係る説明では、第１期間（ＷＭＡ期間）に係る処理に用いられる期間を「ＷＭＡ相当期間」とし、第２期間（ＡＭ中の期間）に係る処理に用いられる期間を「ＡＭ相当期間」とし、第３期間（ＷＭＭ期間）に係る処理に用いられる期間を「ＷＭＭ相当期間」としている。図２４に示すように、実施形態２では、ＷＭＡ相当期間、ＡＭ相当期間、ＷＭＭ相当期間の順で、これらの期間が１Ｈ期間中に連続するように設定されている。実施形態２の制御部２０は、モードに応じて１Ｈ期間中にこれらの期間に対応する処理を行う。具体的には、実施形態２の制御部２０は、実施形態１の説明にて図２０等を参照して説明したＷＭＡの際の信号の出力をＷＭＡ相当期間中に行う。また、実施形態２の制御部２０は、実施形態１の説明にて図２１等を参照して説明したＡＭの際の信号の出力をＡＭ相当期間中に行う。また、実施形態２の制御部２０は、実施形態１の説明にて図２２等を参照して説明したＷＭＭの際の信号の出力をＷＭＭ相当期間中に行う。

なお、図２４は、あくまで実施形態２において１Ｈ期間に含めることができる信号出力のポテンシャルを示すものであり、実施形態１におけるＷＭＡの際の信号の出力、ＡＭの際の出力及びＷＭＭの際の出力の全てが１Ｈ期間中に連続するわけではない。以下、図２５〜図２８を参照して実施形態２における１Ｈ期間中の信号出力パターンを例示する。

図２５は、ＡＭ動作時の１フレーム目における１Ｈ中の信号出力の一例を示すタイミングチャートである。ＡＭ動作時の１フレーム目では多階調出力の開始に先立ってＭＩＰ回路６０のリセットが行われることから、制御部２０は、ＷＭＡ相当期間にＷＭＡの際の信号の出力、すなわち、ＭＩＰ回路６０をＬｏｗにする処理に係る信号の出力を行う。制御部２０は、ＭＩＰ回路６０をＬｏｗにするのと同一の１Ｈ期間中のＡＭ相当期間に１フレーム目の画像信号に基づいて生成された階調信号の出力及び当該階調信号に応じた出力を各サブ画素に行わせるための信号（第１走査線ＳＣＬ及びスイッチＡＳＷ１，ＡＳＷ２，ＡＳＷ３への信号）の出力を行う。すなわち、制御部２０は、１フレーム目のＡＭ相当期間の直前に、モード切替のためのＷＭＡに係る処理を当該１フレーム目のＡＭ相当期間を含む同一の１Ｈ期間中に行う。

図２６は、ＡＭ動作時の２フレーム目以降における１Ｈ中の信号出力の一例を示すタイミングチャートである。ＡＭ動作時の２フレーム目以降では、制御部２０は、ＷＭＡ相当期間中に信号の出力を行わず、多階調出力のための信号の出力をＡＭ相当期間中に行う。

図２５及び図２６に示すように、ＭＭに移行しないＡＭ動作中、制御部２０は、ＷＭＭ相当期間中に信号の出力を行わない。

図２７は、ＭＭ動作時の１フレーム目における１Ｈ中の信号出力の一例を示すタイミングチャートである。ＭＭ動作時の１フレーム目では、各画素４９による１ビット出力、サブ画素単位での３ビット出力に先立ってＭＩＰ回路６０の設定（Ｈｉｇｈ又はＬｏｗ）が行われることから、制御部２０は、ＷＭＭ相当期間にＷＭＭの際の信号の出力、すなわち、ＭＩＰ回路６０の設定に係る信号の出力を行う。なお、図２７は、ＡＭ動作開始後にＭＭに移行する場合のタイミングチャートを示している。起動時設定がＭＭである場合、図２７におけるＡＭ相当期間の信号の出力はない。

図２８は、ＭＭ動作時の２フレーム目以降における１Ｈ中の信号出力の一例を示すタイミングチャートである。ＭＭ動作時の２フレーム目以降では、ＭＩＰ回路６０の設定及びリセットが必要ないことから、制御部２０は、ＷＭＡ相当期間及びＷＭＭ相当期間における信号の出力を行わない。なお、ＭＭ動作時に信号線ＤＴＬに供給される専用の信号（ｘＣＳ）は、ＷＭＡ相当期間及びＷＭＭ相当期間を含んだ１Ｈ期間を通して供給される。なお、ＭＭ動作中にモードを維持しつつ表示内容の切り替えを行う場合、制御部２０は、図２８に示すタイミングチャートにおけるＷＭＭ相当期間に、図２７に示すＷＭＭ相当期間の信号と同様の信号を出力する。

図２９は、実施形態２における液晶表示装置のモード移行の流れを示す図である。実施形態２では、１Ｈ期間中にＷＭＡ相当期間及びＷＭＭ相当期間があるので、実施形態１において１Ｆの期間をかけて行われていたＷＭＡ及びＷＭＭの処理を省略することができる。このため、図２９に示すように、１Ｆ単位でＡＭとＭＭとの移行及びＭＭ中の表示内容の切替を行うことができる。

以上、実施形態２によれば、所定数の画素行に対する信号入力の期間である１水平走査期間が、第１期間、第２期間及び第３期間として用いることができる期間を含む。このため、１Ｆ時間を費やしてＷＭＡ、ＷＭＭを行うことなく１Ｆ単位でＡＭとＭＭとの移行及びＭＭ中の表示内容の切替を行うことができる。よって、ＡＭとＭＭとのモード切替時及びＭＭ中の表示内容の切替をより高速に行うことができる。

（実施形態３）
次に、本発明の実施形態３について説明する。実施形態１，２と同様の構成については、同じ符号を付して説明を省略することがある。

図３０は、実施形態３の液晶表示装置の積層構造の一例を示す概略図である。実施形態３の液晶表示装置は、実施形態２の構成に加えて、表示部１０の表示面に対するタッチ操作を検出するタッチ検出部として機能するタッチパネル９０をさらに備える。実施形態３の液晶表示装置の構成のうち、タッチパネル９０以外の構成は実施形態１と同様である。

図３１は、タッチパネル９０の主要構成の一例を示す分解斜視図である。タッチパネル９０は、タッチ検出電極ＴＤＬと、タッチ検出駆動電極ＣＯＭｔとを有する。タッチ検出電極ＴＤＬが設けられた層とタッチ検出駆動電極ＣＯＭｔが設けられた層とは所定の距離を置いて非接触の状態となるよう設けられている。タッチ検出電極ＴＤＬとタッチ検出駆動電極ＣＯＭｔは、長手方向がそれぞれ異なる方向である電極であり、ねじれの位置にある。

タッチパネル９０の動作時、すなわち、タッチパネル９０によるタッチ検出が行われる場合、制御部２０は、タッチ検出駆動電極ＣＯＭｔにタッチ検出用の駆動信号Ｖｃｏｍｔを出力する。駆動信号Ｖｃｏｍｔの出力に応じて、タッチ検出電極ＴＤＬとタッチ検出駆動電極ＣＯＭｔとの間に静電容量が生じる。タッチパネル９０が設けられた表示面に対して指Ｆ等の物体が近接又は接触すると、当該静電容量が変化する。制御部２０は、係る静電容量の変化をタッチ検出信号Ｖｄｅｔとして検出することで、タッチ検出を行う。

タッチ検出電極ＴＤＬ及びタッチ検出駆動電極Ｃｏｍｔはそれぞれ複数設けられている。制御部２０は、並列するタッチ検出駆動電極Ｃｏｍｔにそれぞれ異なるタイミングで駆動信号Ｖｃｏｍｔを出力するスキャン操作（Ｓｃａｎ）を行う。どのタッチ検出駆動電極Ｃｏｍｔに駆動信号Ｖｃｏｍｔが出力されたタイミングでどのタッチ検出電極ＴＤＬからタッチ検出信号Ｖｄｅｔが検出されたかによって、表示面のどの位置において物体の近接又は接触が行われたかを判別することができる。

図３０及び図３１を参照して説明したタッチパネル９０は、表示部１０と別個に設けられるタッチパネル９０であるが、表示部１０とタッチパネル９０とが一体となったインセル型のタッチパネル液晶ディスプレイを採用することもできる。また、タッチ検出の方式は、タッチパネル９０の具体的構成に限られない。例えば、マトリクス状に電極を配置して、それぞれの電極に駆動電圧を印加して信号検出する所謂セルフマトリクス方式であってもよい。この場合、タッチパネル９０におけるタッチ検出電極ＴＤＬに相当する構成とタッチ検出駆動電極ＣＯＭｔに相当する構成は共通の電極となる。また、タッチ検出における他の方式として、行列方向にタイル状の電極を設け、ブリッジ配線でそれぞれ行列方向に接続することでタッチ検出電極ＴＤＬとタッチ検出駆動電極ＣＯＭｔとを同一層に形成する所謂一層式（シングルレイヤ）としてもよい。

実施形態３におけるタッチパネル９０によるタッチ操作の検出が行われるタッチ検出期間は、第１走査線ＳＣＬ及び第２走査線ＳＣＬＭにおける信号の伝送が行われない期間である。タッチ検出期間と各モードにおける信号出力タイミングとの関係について、図３２〜図３６を参照して説明する。図３２〜図３６におけるタッチ検出期間は、「ＴＰＳｃａｎ」における「ＯＮ」の期間である。タッチ検出期間とは、上記で説明したタッチ検出用の駆動信号Ｖｃｏｍｔが出力される期間である。

図３２は、ＡＭ動作時の１フレーム目における１Ｈ中の信号出力とタッチ検出期間との関係の一例を示すタイミングチャートである。実施形態２で図２５を参照して説明したように、ＭＭに移行しないＡＭ動作中、制御部２０は、ＷＭＭ相当期間中に信号の出力を行わない。このため、ＡＭ動作時の１フレーム目には、タッチ検出期間をＷＭＭ相当期間中とすることで、表示部１０による表示出力に係る信号出力が行われるタイミングとタッチパネル９０によるタッチ検出期間が行われるタイミングとを異なるタイミングにすることができる。

表示部１０による表示出力に係る信号出力が行われるタイミングにタッチ検出を同時に行うと、表示部１０による表示出力に係る信号出力に伴い生じるノイズがタッチパネル９０における静電容量に影響を与えることでタッチ検出の精度に影響を与える可能性がある。そこで、表示部１０による表示出力に係る信号出力が行われるタイミングと、タッチパネル９０によるタッチ検出期間が行われるタイミングとを異なるタイミングにすることで、タッチ検出における外部のノイズによる影響を低減することができる。

なお、図３２に示すように、ＡＭ動作時の１フレーム目には、ＷＭＡ相当期間中における信号出力のタイミングの後にＡＭ相当期間が開始されるまでに信号出力が行われない期間が存する。そこで、この期間にもタッチ検出期間を設定してよい。

図３３は、ＡＭ動作時の２フレーム目以降における１Ｈ中の信号出力とタッチ検出期間との関係の一例を示すタイミングチャートである。実施形態２で図２６を参照して説明したように、ＡＭ動作時の２フレーム目以降、制御部２０は、ＷＭＡ相当期間及びＷＭＭ相当期間中に信号の出力を行わない。このため、ＡＭ動作時の２フレーム目以降には、タッチ検出期間をＷＭＡ相当期間及びＷＭＭ相当期間中とすることで、表示部１０による表示出力に係る信号出力が行われるタイミングとタッチパネル９０によるタッチ検出期間が行われるタイミングとを異なるタイミングにすることができる。

図３４は、ＭＭ動作時の１フレーム目における１Ｈ中の信号出力とタッチ検出期間との関係の一例を示すタイミングチャートである。実施形態２で図２７を参照して説明したように、ＭＭ動作時、制御部２０は、ＷＭＡ相当期間中に信号の出力を行わない。このため、ＭＭ動作時の１フレーム目には、タッチ検出期間をＷＭＡ相当期間中とすることで、表示部１０による表示出力に係る信号出力が行われるタイミングとタッチパネル９０によるタッチ検出期間が行われるタイミングとを異なるタイミングにすることができる。

また、図３４に示すように、ＭＭ動作時の１フレーム目には、ＷＭＭ相当期間中における信号出力のタイミングの後に次フレームのＷＭＡ相当期間が開始されるまでに信号出力が行われない期間が存する。そこで、この期間にもタッチ検出期間を設定してよい。

図３５は、ＭＭ動作時の２フレーム目以降における１Ｈ中の信号出力とタッチ検出期間との関係の一例を示すタイミングチャートである。実施形態１で説明したように、ＭＭ動作時、信号線ＤＴＬの電位及び対向電極４５の電位の反転周期は１フレームとなる。このとき、制御部２０は、各画素４９に対して個別の信号出力を行わない。このため、ＭＭ動作時の２フレーム目では、ＷＭＡ相当期間、ＡＭ相当期間及びＷＭＭ相当期間をタッチ検出期間として用いることができる。

図３２〜図３５を参照した説明では、ＡＭ動作時の１フレーム目、ＡＭ動作時の２フレーム目以降、ＭＭ動作時の１フレーム目、ＭＭ動作時の２フレーム目以降の各々で異なるタッチ検出期間を設定する場合を例示しているが、これらの一部又は全部におけるタッチ検出期間の設定ルールを同一にしてもよい。

図３６は、１Ｈ中に含まれるＷＭＡ、ＡＭ及びＷＭＭとして用いることができる期間と、タッチ検出期間との関係の別の一例を示す図である。ＡＭ動作時の１フレーム目、ＡＭ動作時の２フレーム目以降、ＭＭ動作時の１フレーム目、ＭＭ動作時の２フレーム目以降のいずれにおいても、ＷＭＡ相当期間中における信号出力のタイミングの後にＡＭ相当期間が開始されるまでの期間及びＷＭＭ相当期間中における信号出力のタイミングの後に次フレームのＷＭＡ相当期間が開始されるまでの期間、制御部２０は、各画素４９に対する信号出力を行わない。そこで、図３６に示すように、ＷＭＡ相当期間中における信号出力のタイミングの後にＡＭ相当期間が開始されるまでの期間及びＷＭＭ相当期間中における信号出力のタイミングの後に次フレームのＷＭＡ相当期間をタッチ検出期間とすることで、ＡＭ動作時の１フレーム目、ＡＭ動作時の２フレーム目以降、ＭＭ動作時の１フレーム目、ＭＭ動作時の２フレーム目以降のいずれのタイミングであっても、表示部１０による表示出力に係る信号出力が行われるタイミングとタッチパネル９０によるタッチ検出期間が行われるタイミングとを異なるタイミングにすることができる。

以上、実施形態３によれば、タッチ検出部（タッチパネル９０）によるタッチ操作の検出が行われるタッチ検出期間が、第１走査線ＳＣＬ及び第２走査線ＳＣＬＭにおける信号の伝送が行われない期間である。このため、タッチ検出における外部のノイズによる影響を低減することができることから、タッチ検出の精度をより高めることができる。

なお、実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。

例えば、上記の実施形態では設定信号を１ビット信号としているが、これは一例であってこれに限られるものでない。設定信号は、２ビット以上の信号であってもよい。メモリは、設定信号のビット数に応じた情報量を保持するための構成として設けられる。

本発明の特徴は、以下のように記載することができる。
（１）
液晶に印加された電圧に応じた度合いで光を透過させる表示領域で前記液晶に電圧を印加する画素駆動回路と、前記表示領域で前記液晶に電圧を印加するか否かを示す少なくとも１ビットの信号である設定信号を保持するメモリと、前記画素駆動回路への接続を切り替えるための２つのスイッチ素子である第１スイッチ及び第２スイッチを有する画素が行列方向に配置された表示部と、
前記２つのスイッチ素子のうち、一方のスイッチ素子のみをＯＮとすることで画像データに基づいて生成された階調信号に応じた表示出力を前記表示部に行わせる第１モードと、前記２つのスイッチ素子のうち、いずれか一方のスイッチ素子のみをＯＮとすることで前記メモリに保持された前記設定信号に応じた表示出力を前記表示部に行わせる第２モードのいずれのモードで前記表示部を動作させるかを切り替える場合に、前記メモリに前記設定の情報を書き込む制御部と
を備える液晶表示装置。
（２）
前記画素は、前記２つのスイッチ素子とは異なるスイッチ素子であって前記メモリと前記設定信号が伝送される配線とを接続するスイッチ素子である第３スイッチを有し、
前記制御部は、第１モードと第２モードを切り替える場合に、前記第３スイッチ素子をＯＮにして前記メモリに前記設定の情報を書き込む
（１）に記載の液晶表示装置。
（３）
前記画素に対する信号入力の期間として、前記第１モードで前記画素が動作する場合に前記メモリを非動作状態にするための信号が出力される第１期間と、前記第１モードで前記画素が動作する場合に前記階調信号が前記画素駆動回路に出力される第２期間と、前記第２モードで前記画素が動作する場合に前記設定信号が前記メモリに出力される第３期間とが設けられている
（１）に記載の液晶表示装置。
（４）
所定数の画素行に対する信号入力の期間である１水平走査期間は、前記第１期間、前記第２期間及び前記第３期間として用いることができる期間を含む
（３）に記載の液晶表示装置。
（５）
前記第１モードと前記第２モードとを切り替える場合、１水平走査期間中に、前記第１期間と前記第２期間が連続する期間及び前記第２期間と前記第３期間とが連続する期間の少なくともいずれか一方が存する
（３）に記載の液晶表示装置。
（６）
前記第１期間及び前記第３期間は、前記階調信号が前記画素駆動回路に出力されない時間である
（３）に記載の液晶表示装置。
（７）
前記表示部は、
前記階調信号及び前記設定信号を伝送する信号線と、
前記画素駆動回路と前記信号線とを接続するか否かを示す第１走査信号を伝送する第１走査線と、
前記メモリと前記信号線とを接続するか否かを示す第２走査信号を伝送する第２走査線とを有する
（１）に記載の液晶表示装置。
（８）
前記表示部の表示面に対するタッチ操作を検出するタッチ検出部を備え、
前記タッチ検出部によるタッチ操作の検出が行われるタッチ検出期間は、前記第１走査線及び前記第２走査線における信号の伝送が行われない期間である
（７）に記載の液晶表示装置。
（９）
前記制御部は、前記第１期間中及び前記第３期間中に前記画素駆動回路と前記信号線とを非接続状態にするとともに前記メモリと前記信号線とを接続状態にし、前記第１期間中に前記メモリを非動作状態にし、前記第３期間中に前記メモリに前記設定信号を書き込む
（７）又は（８）に記載の液晶表示装置。
（１０）
前記メモリは、所定の中間電位を示す配線と接続され、
前記設定信号は、前記中間電位に対する電位の高低で２値を表す信号として前記メモリに入力される
（９）に記載の液晶表示装置。
（１１）
前記画素駆動回路は、周期的に正負が反転する基準電位を示す基準電極に対する電位差による電圧を前記液晶に印加し、
前記第１スイッチは、前記画素駆動回路と前記信号線との接続と非接続とを切り替え、
前記第２スイッチは、前記画素駆動回路と前記基準電極との接続と非接続とを切り替え、
前記制御部は、前記第１モードで前記画素が動作する場合に前記階調信号を前記信号線に出力し、前記第２モードで前記画素が動作する場合に前記基準電位と異なる電位を示すメモリ設定信号を前記信号線に出力し、前記第１モードで前記画素が動作する場合及び前記第２モードで動作する前記画素の前記表示領域で前記液晶に電圧が印加される場合に前記画素駆動回路と前記信号線とを接続状態にするとともに前記画素駆動回路と前記基準電極とを非接続状態にし、前記第２モードで動作する前記画素の前記表示領域で前記液晶に電圧が印加されない場合に前記画素駆動回路と前記信号線とを非接続状態にするとともに前記画素駆動回路と前記基準電極とを接続状態にする
（７）〜（１０）のいずれか一項に記載の液晶表示装置。
（１２）
前記第１モードの場合に１水平走査期間毎に前記基準電位の正負が反転し、前記第１モードの場合に１垂直走査期間毎に前記基準電位の正負が反転する
（１１）に記載の液晶表示装置。

また、本発明の特徴は、以下のように記載することができる。
（１３）
行列方向に配置される複数の画素が設けられて液晶に印加された電圧に応じて光を透過させる表示領域を有する表示部と、
少なくとも前記液晶に前記画素の階調値に対応する電圧を印加するための階調信号を伝送する信号線と、
所定の基準電位を示す基準電極とを有し、
前記画素は、
前記表示領域で前記液晶に前記基準電位との電位差に応じた電圧を印加する画素駆動回路と、
前記画素駆動回路と前記信号線との接続と非接続とを切り替える第１スイッチと、
前記画素駆動回路と前記基準電極との接続と非接続とを切り替える第２スイッチと、
前記液晶に電圧を印加するか否かを示す設定信号を保持するメモリとを有し、
前記第１スイッチ及び前記第２スイッチは、前記メモリに保持されている前記設定信号に応じて一方のスイッチ素子がＯＮとなり、かつ、他方のスイッチ素子がＯＦＦとなり、
前記メモリは、前記階調信号に応じた電圧が前記液晶に印加される第１モードの開始前及び前記設定信号に応じて前記液晶に電圧が印加されるか否かが決定される第２モードの開始前に前記設定信号が書き込まれる
液晶表示装置。
（１４）
行列方向に配置される複数の画素が設けられて液晶に印加された電圧に応じて光を透過させる表示領域を有する表示部と、
複数種類の信号を伝送する信号線と、
所定の基準電位を示す基準電極とを有し、
前記画素は、
前記表示領域で前記液晶に電圧を印加する画素駆動回路と、
前記設定信号を保持するメモリと、
前記画素駆動回路と前記信号線との接続と非接続とを切り替える第１スイッチと、
前記画素駆動回路と前記基準電極との接続と非接続とを切り替える第２スイッチと、
前記信号線と前記メモリとの接続と非接続とを切り替える第３スイッチとを有し、
前記複数種類の信号は、前記液晶に前記画素の階調値に対応する電圧を印加するための階調信号及び前記液晶に電圧を印加するか否かを示す設定信号を含み、
前記第１スイッチ及び前記第２スイッチは、前記メモリに保持されている前記設定信号に応じて一方のスイッチ素子がＯＮとなり、かつ、他方のスイッチ素子がＯＦＦとなり、
前記メモリは、前記階調信号に応じた電圧が前記液晶に印加される第１モードの開始前及び前記設定信号に応じて前記液晶に電圧が印加されるか否かが決定される第２モードの開始前に前記第３スイッチがＯＮになって前記設定信号が書き込まれる
液晶表示装置。
（１５）
前記信号線と前記メモリとの接続と非接続とを切り替える第３スイッチとを有し、
前記メモリは、前記第１モードの開始前及び前記第２モードの開始前に前記第３スイッチがＯＮになって前記設定信号が書き込まれる
（１３）に記載の液晶表示装置。
（１６）
前記第１モードから前記第２モードに切り替わる場合、１水平走査期間中に、前記信号線から前記階調信号が前記画素駆動回路に伝送された後、前記メモリに前記設定信号が伝送されて前記第１スイッチがＯＮになり、かつ、前記第第２スイッチがＯＦＦになる
（１３）又は（１５）に記載の液晶表示装置。
（１７）
前記第２モードから前記第１モードに切り替わる場合、１水平走査期間中に、前記第１モード時に前記信号線から前記階調信号が前記画素駆動回路に伝送されるタイミングを含む期間と、前記メモリに前記設定信号が伝送されて前記第１スイッチがＯＮになり、前記第第２スイッチがＯＦＦになり、かつ、前記階調信号が前記画素駆動回路に伝送されない期間とが設けられる
（１６）に記載の液晶表示装置。
（１８）
前記第１モードから前記第２モードに切り替わる場合に前記メモリに前記設定信号が伝送されて前記第１スイッチがＯＮになり、かつ、前記第第２スイッチがＯＦＦになる期間は、前記１水平走査期間中に前記階調信号が前記画素駆動回路に伝送されない期間である
（１６）又は（１７）に記載の液晶表示装置。

１ 液晶表示装置
１０ 表示部
２０ 制御部
４８ 単位画素
４９，４９ａ，４９ｂ，４９ｃ 画素
５０ 画素駆動回路
６０ ＭＩＰ回路（メモリ）
７１ ＴＦＴ（第１スイッチ）
７２ ＴＦＴ（第２スイッチ）
９０ タッチパネル（タッチ検出部）
ＤＴＬ 信号線
ＳＣＬ 第１走査線
ＳＣＬＭ 第２走査線
ＶＳＳ 配線
ＶＲＡＭ 配線（中間電位を示す配線）

Claims (10)

1. 液晶に印加された電圧に応じた度合いで光を透過させる表示領域で前記液晶に電圧を印加する画素駆動回路と、前記表示領域で前記液晶に電圧を印加するか否かを示す少なくとも１ビットの信号である設定信号を保持するメモリと、前記画素駆動回路への接続を切り替えるための２つのスイッチ素子である第１スイッチ及び第２スイッチを有する画素が行列方向に配置された表示部と、
   前記２つのスイッチ素子のうち、一方のスイッチ素子のみをＯＮとすることで画像データに基づいて生成された階調信号に応じた表示出力を前記表示部に行わせる第１モードと、前記２つのスイッチ素子のうち、いずれか一方のスイッチ素子のみをＯＮとすることで前記メモリに保持された前記設定信号に応じた表示出力を前記表示部に行わせる第２モードのいずれのモードで前記表示部を動作させるかを切り替える場合に、前記メモリに前記設定の情報を書き込む制御部と
   を備え、
   前記画素に対する信号入力の期間である水平走査期間は、第１期間と第２期間と第３期間を含み、
   前記第１モードの１つの前記水平走査期間において、前記第１期間では、前記画素が動作する場合に前記メモリを非動作状態にするための信号が出力され、前記第２期間では、前記第１モードに対応する前記階調信号が前記画素駆動回路に出力され、前記第３期間では、前記メモリに対する入力が行われず、
   前記第１モードから前記第２モードへと切り替える場合、１つの前記１水平走査期間中において、前記第２期間では、前記第１モードに対応する前記階調信号が前記画素駆動回路に出力され、前記第３期間では、前記第２モードに対応する前記設定信号が前記メモリに出力される
   液晶表示装置。
2. 前記画素は、前記２つのスイッチ素子とは異なるスイッチ素子であって前記メモリと前記設定信号が伝送される配線とを接続するスイッチ素子である第３スイッチを有し、
   前記制御部は、第１モードと第２モードを切り替える場合に、前記第３スイッチをＯＮにして前記メモリに前記設定の情報を書き込む
   請求項１の液晶表示装置。
3. 前記第１期間及び前記第３期間は、前記階調信号が前記画素駆動回路に出力されない時間である
   請求項１に記載の液晶表示装置。
4. 前記表示部は、
   前記階調信号及び前記設定信号を伝送する信号線と、
   前記画素駆動回路と前記信号線とを接続するか否かを示す第１走査信号を伝送する第１走査線と、
   前記メモリと前記信号線とを接続するか否かを示す第２走査信号を伝送する第２走査線とを有する
   請求項１に記載の液晶表示装置。
5. 前記表示部の表示面に対するタッチ操作を検出するタッチ検出部を備え、
   前記タッチ検出部によるタッチ操作の検出が行われるタッチ検出期間は、前記第１走査線及び前記第２走査線における信号の伝送が行われない期間である
   請求項４に記載の液晶表示装置。
6. 前記制御部は、前記第１期間中及び前記第３期間中に前記画素駆動回路と前記信号線とを非接続状態にするとともに前記メモリと前記信号線とを接続状態にし、前記第１期間中に前記メモリを非動作状態にし、前記第３期間中に前記メモリに前記設定信号を書き込む
   請求項４又は５に記載の液晶表示装置。
7. 前記メモリは、所定の中間電位を示す配線と接続され、
   前記設定信号は、前記中間電位に対する電位の高低で２値を表す信号として前記メモリに入力される
   請求項１に記載の液晶表示装置。
8. 前記画素駆動回路は、周期的に正負が反転する基準電位を示す基準電極に対する電位差による電圧を前記液晶に印加し、
   前記第１スイッチは、前記画素駆動回路と前記信号線との接続と非接続とを切り替え、
   前記第２スイッチは、前記画素駆動回路の画素電極と、前記基準電極への基準電位の供給配線と、の接続と非接続とを切り替え、
   前記制御部は、前記第１モードで前記画素が動作する場合に前記階調信号を前記信号線に出力し、前記第２モードで前記画素が動作する場合に前記基準電位と異なる電位を示すメモリ設定信号を前記信号線に出力し、前記第１モードで前記画素が動作する場合及び前記第２モードで動作する前記画素の前記表示領域で前記液晶に電圧が印加される場合に前記画素駆動回路と前記信号線とを接続状態にするとともに前記画素電極と前記供給配線とを非接続状態にし、前記第２モードで動作する前記画素の前記表示領域で前記液晶に電圧が印加されない場合に前記画素駆動回路と前記信号線とを非接続状態にするとともに前記画素電極と前記供給配線とを接続状態にする
   請求項４から６のいずれか一項に記載の液晶表示装置。
9. 前記第１モードの場合に１水平走査期間毎に前記基準電位の正負が反転し、前記第２モードの場合に１垂直走査期間毎に前記基準電位の正負が反転する
   請求項８に記載の液晶表示装置。
10. 行列方向に配置される複数の画素が設けられて液晶に印加された電圧に応じて光を透過させる表示領域を有する表示部と、
    少なくとも前記液晶に前記画素の階調値に対応する電圧を印加するための階調信号を伝送する信号線と、
    所定の基準電位を示す基準電極とを有し、
    前記画素は、
    前記表示領域で前記液晶に前記基準電位との電位差に応じた電圧を印加する画素駆動回路と、
    前記画素駆動回路と前記信号線との接続と非接続とを切り替える第１スイッチと、
    前記画素駆動回路の画素電極と、前記基準電極への基準電位の供給配線と、の接続と非接続とを切り替える第２スイッチと、
    前記液晶に電圧を印加するか否かを示す設定信号を保持するメモリとを有し、
    前記第１スイッチ及び前記第２スイッチは、前記メモリに保持されている前記設定信号に応じて一方のスイッチ素子がＯＮとなり、かつ、他方のスイッチ素子がＯＦＦとなり、
    前記メモリは、前記階調信号に応じた電圧が前記液晶に印加される第１モードの開始前及び前記設定信号に応じて前記液晶に電圧が印加されるか否かが決定される第２モードの開始前に前記設定信号が書き込まれ、
    前記画素に対する信号入力の期間である水平走査期間は、第１期間と第２期間と第３期間を含み、
    前記第１モードの１つの前記水平走査期間において、前記第１期間では、前記画素が動作する場合に前記メモリを非動作状態にするための信号が出力され、前記第２期間では、前記第１モードに対応する前記階調信号が前記画素駆動回路に出力され、前記第３期間では、前記メモリに対する入力が行われず、
    前記第１モードから前記第２モードへと切り替える場合、１つの前記１水平走査期間中において、前記第２期間では、前記第１モードに対応する前記階調信号が前記画素駆動回路に出力され、前記第３期間では、前記第２モードに対応する前記設定信号が前記メモリに出力される
    液晶表示装置。

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