CN104766586A - 移位寄存器单元、其驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，移位寄存器单元包括：输入单元、复位单元、第一输出单元、第二输出单元以及控制单元。该移位寄存器单元利用控制单元控制第一节点和第二节点的电位，在第一节点的电位为第一电位时，第一输出单元将时钟信号提供给移位寄存器单元的栅极信号输出端，在第二节点的电位为第一电位时，第二输出单元将第一直流源的电压分别提供给第一节点和移位寄存器单元的栅极信号输出端，从而对第一节点和栅极信号输出端进行放燥，进而保证移位寄存器单元的栅极信号输出端始终有信号输出，从而可以消除噪声，保证栅极信号输出端输出的信号的稳定性。

Description

移位寄存器单元、其驱动方法、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置。

背景技术

在薄膜晶体管显示器中，通常通过栅极驱动装置向像素区域的各个薄膜晶体管(TFT，Thin Film Transistor)的栅极提供栅极驱动信号。栅极驱动装置可以通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(GateDriver on Array,GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(IC，Integrated Circuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。

目前，现有的栅极驱动电路，主要是通过一个时钟信号来控制下拉节点，然后再通过下拉节点控制上拉节点和栅极信号输出端的下拉，但是由于下拉节点的占空比为50％，所以栅极信号输出端Output在扫描周期的一半时间内被下拉，另一半时间中处于悬空，这样导致栅极信号输出端输出的信号的噪声比较大。

发明内容

有鉴于此，本发明实施例提供一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，用以降低移位寄存器单元的栅极信号输出端所输出的信号的噪声。

因此，本发明实施例提供了一种移位寄存器单元，包括：输入单元、复位单元、第一输出单元、第二输出单元以及控制单元；其中，

所述输入单元的第一输入端用于接收输入信号，第二输入端与第一参考电压相连，输出端与第一节点相连；所述输入单元用于在所述输入信号的控制下将所述第一参考电压提供给所述第一节点；

所述复位单元的第一输入端用于接收复位信号，第二输入端与第二参考电压相连，输出端与所述第一节点相连；所述复位单元用于在所述复位信号的控制下，将所述第二参考电压提供给所述第一节点；

所述第一输出单元的第一输入端用于接收时钟信号，第二输入端与所述第一节点相连，输出端与所述移位寄存器单元的栅极信号输出端相连；所述第一输出单元用于在所述第一节点的电位为第一电位时，将所述时钟信号提供给所述移位寄存器单元的栅极信号输出端；

所述第二输出单元的第一输入端与第一直流源相连，第二输入端与所述第二节点相连，第一输出端与所述第一节点相连，第二输出端与所述移位寄存器单元的栅极信号输出端相连；所述第二输出单元用于在所述第二节点的电位为第一电位时，将所述第一直流源的电压分别提供给所述第一节点和所述移位寄存器单元的栅极信号输出端；

所述控制单元的输入端与所述第一节点相连，输出端与所述第二节点相连；所述控制单元用于在所述第二节点的电位为第一电位时，使所述第一节点的电位为第二电位，在所述第一节点的电位为第一电位时，使所述第二节点的电位为第二电位；

当所述第一电位为高电位，所述第二电位为低电位时，所述第一参考电压为高电位电压，所述第二参考电压和所述第一直流源的电压为低电位电压；或者，当所述第一电位为低电位，所述第二电位为高电位时，所述第一参考电压为低电位电压，所述第二参考电压和所述第一直流源的电压为高电位电压。

较佳地，为了减小栅极信号输出端输出的信号的失真，在本发明实施例提供的上述移位寄存器单元中，还包括：第三输出单元；其中，

所述第三输出单元的第一输入端与第二直流源相连，第二输入端与所述第一输出单元的输出端相连，输出端与所述移位寄存器单元的栅极信号输出端相连；

所述第三输出单元用于在所述第一输出单元的输出端的电压为第一电位时，将所述第二直流源的电压提供给所述移位寄存器单元的栅极信号输出端；

当所述第一电位为高电位，所述第二电位为低电位时，所述第二直流源的电压为高电位电压；当所述第一电位为低电位，所述第二电位为高电位时，所述第二直流源的电压为低电位电压。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第三输出单元具体包括：第一开关晶体管；其中，

所述第一开关晶体管，其栅极为所述第三输出单元的第二输入端，源极为所述第三输出单元的第一输入端，漏极为所述第三输出单元的输出端。

较佳地，为了改善显示装置的关机残影等不良问题，在本发明实施例提供的上述移位寄存器单元中，还包括：放电单元；其中，

所述放电单元的第一输入端与第三直流源相连，第二输入端与放电控制信号相连，输出端与所述栅极信号输出端相连；

所述第三输出单元用于在所述放电控制信号的控制下，将所述第三直流源的电压提供给所述栅极信号输出端。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述放电单元具体包括：第二开关晶体管；其中，

所述第二开关晶体管，其栅极为所述放电单元的第二输入端，源极为所述放电单元的第一输入端，漏极为所述放电单元的输出端。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述输入单元具体包括：第三开关晶体管；其中，

所述第三开关晶体管，其栅极为所述输入单元的第一输入端，源极为所述输入单元的第二输入端，漏极为所述输入单元的输出端。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述复位单元具体包括：第四开关晶体管；其中，

所述第四开关晶体管，其栅极为所述复位单元的第一输入端，源极为所述复位单元的第二输入端，漏极为所述复位单元的输出端。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第一输出单元具体包括：第五开关晶体管和电容；其中，

所述第五开关晶体管，其栅极为所述第一输出单元的第二输入端，源极为所述第一输出单元的第一输入端，漏极为所述第一输出单元的输出端；

所述电容连接与所述第五开关晶体管的栅极与漏极之间。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第二输出单元具体包括：第六开关晶体管和第七开关晶体管；其中，

所述第六开关晶体管，其栅极为所述第二输出单元的第二输入端，源极为所述第二输出单元的第一输入端，漏极为所述第二输出单元的第一输出端；

所述第七开关晶体管，其栅极为所述第二输出单元的第二输入端，源极为所述第二输出单元的第一输入端，漏极为所述第二输出单元的第二输出端。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述控制单元具体包括：第八开关晶体管，第九开关晶体管，第十开关晶体管和第十一开关晶体管；其中，

所述第八开关晶体管，其栅极和所述第九开关晶体管的栅极相连且均为所述控制模块的输入端，源极分别与所述第九开关晶体管的源极和所述第一直流源相连，漏极与所述第十开关晶体管的漏极相连且为所述控制模块的输出端；

所述第九开关晶体管的漏极分别与所述第十开关晶体管的栅极和所述第十一开关晶体管的漏极相连；

所述第十开关晶体管的源极分别与所述第十一开关晶体管的源极、所述第十一开关晶体管的栅极、以及第四直流源相连。

相应地，本发明实施例还提供了一种上述任一种移位寄存器单元的驱动方法，包括：

在第一阶段，所述输入单元在所述输入信号的控制下将所述第一参考电压提供给所述第一节点；所述第一节点的电位为第一电位，所述控制单元使所述第二节点的电位为第二电位；所述第一输出单元将所述时钟信号提供给所述移位寄存器单元的栅极信号输出端；

在第二阶段，所述第一节点的电位为第一电位，所述控制单元使所述第二节点的电位为第二电位；所述第一输出单元将所述时钟信号提供给所述移位寄存器单元的栅极信号输出端；

在第三阶段，所述复位单元在所述复位信号的控制下，将所述第二参考电压提供给所述第一节点；所述第二节点的电位为第一电位，所述控制单元使所述第一节点的电位为第二电位；所述第二输出单元将所述第一直流源的电压分别提供给所述第一节点和所述移位寄存器单元的栅极信号输出端；

在第四阶段，所述第二节点的电位为第一电位，所述控制单元使所述第一节点的电位为第二电位；所述第二输出单元将所述第一直流源的电压分别提供给所述第一节点和所述移位寄存器单元的栅极信号输出端。

相应地，本发明实施例还提供了一种栅极驱动电路，包括串联的多个本发明实例提供的上述任一种移位寄存器单元；其中，

除第一级移位寄存器单元之外，其余每一级移位寄存器单元的栅极信号输出端分别向与其相邻的上一级移位寄存器单元输入复位信号；

除最后一级移位寄存器单元之外，其余每一级移位寄存器单元的栅极信号输出端分别向与其相邻的下一级移位寄存器单元输入输入信号；

所述第一级移位寄存器单元的输入信号由帧起始信号端输入。

相应地，本发明实施例还提供了一种显示装置，所述显示装置包含至少一个本发明实施例提供的上述任一种栅极驱动电路。

本发明实施例提供的一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，移位寄存器单元包括：输入单元、复位单元、第一输出单元、第二输出单元以及控制单元。输入单元用于在输入信号的控制下将第一参考电压提供给第一节点；复位单元用于在复位信号的控制下，将第二参考电压提供给所述第一节点；第一输出单元用于在第一节点的电位为第一电位时，将时钟信号提供给移位寄存器单元的栅极信号输出端；第二输出单元用于在第二节点的电位为第一电位时，将第一直流源的电压分别提供给第一节点和移位寄存器单元的栅极信号输出端；控制单元用于在第二节点的电位为第一电位时，使第一节点的电位为第二电位，在第一节点的电位为第一电位时，使第二节点的电位为第二电位。该移位寄存器单元利用控制单元控制第一节点和第二节点的电位，在第一节点的电位为第一电位时，第一输出单元将时钟信号提供给移位寄存器单元的栅极信号输出端，在第二节点的电位为第一电位时，第二输出单元将第一直流源的电压分别提供给第一节点和移位寄存器单元的栅极信号输出端，从而对第一节点和栅极信号输出端进行放燥，进而保证移位寄存器单元的栅极信号输出端始终有信号输出，从而可以消除噪声，保证栅极信号输出端输出的信号的稳定性。

附图说明

图1为本发明实施例提供的移位寄存器单元的结构示意图之一；

图2为本发明实施例提供的移位寄存器单元的结构示意图之二；

图3为本发明实施例提供的移位寄存器单元的结构示意图之三；

图4a为本发明实施例提供的所有晶体管均为N型晶体管的移位寄存器单元的具体结构示意图之一；

图4b为本发明实施例提供的所有晶体管均为P型晶体管的移位寄存器单元的具体结构示意图之一；

图5a为本发明实施例提供的所有晶体管均为N型晶体管的移位寄存器单元的具体结构示意图之二；

图5b为本发明实施例提供的所有晶体管均为P型晶体管的移位寄存器单元的具体结构示意图之二；

图6a为图5a所示的移位寄存器单元的正向扫描时的电路时序图；

图6b为图5a所示的移位寄存器单元的反向扫描时的电路时序图；

图6c为图5b所示的移位寄存器单元的正向扫描时的电路时序图；

图6d为图5b所示的移位寄存器单元的反向扫描时的电路时序图；

图7a为本发明实施例提供的所有晶体管均为N型晶体管的移位寄存器单元的具体结构示意图之三；

图7b为本发明实施例提供的所有晶体管均为P型晶体管的移位寄存器单元的具体结构示意图之三；

图8为本发明实施例提供的栅极驱动电路的结构示意图；

图9为本发明实施例提供的移位寄存器单元的驱动方法的流程示意图。

具体实施方式

下面结合附图，对本发明实施例提供的移位寄存器单元、其驱动方法、栅极驱动电路及显示装置的具体实施方式进行详细地说明。

本发明实施例提供的一种移位寄存器单元，如图1所示，包括：输入单元1、复位单元2、第一输出单元3、第二输出单元4以及控制单元5；其中，

输入单元1的第一输入端1a用于接收输入信号Input，第二输入端1b与第一参考电压Vref1相连，输出端1c与第一节点A相连；输入单元1用于在输入信号Input的控制下将第一参考电压Vref1提供给第一节点A；

复位单元2的第一输入端2a用于接收复位信号Reset，第二输入端2b与第二参考电压Vref2相连，输出端2c与第一节点A相连；复位单元2用于在复位信号Reset的控制下，将第二参考电压Vref2提供给第一节点A；

第一输出单元3的第一输入端3a用于接收时钟信号CLK，第二输入端3b与第一节点A相连，输出端3c与移位寄存器单元的栅极信号输出端Output相连；第一输出单元3用于在第一节点A的电位为第一电位时，将时钟信号CLK提供给移位寄存器单元的栅极信号输出端Output；

第二输出单元4的第一输入端4a与第一直流源VG1相连，第二输入端4b与第二节点B相连，第一输出端4c与第一节点A相连，第二输出端4d与移位寄存器单元的栅极信号输出端Output相连；第二输出单元4用于在第二节点B的电位为第一电位时，将第一直流源VG1的电压分别提供给第一节点A和移位寄存器单元的栅极信号输出端Output；

控制单元5的输入端5a与第一节点A相连，输出端5b与第二节点B相连；控制单元5用于在第二节点B的电位为第一电位时，使第一节点A的电压为第二电位，在第一节点A的电位为第一电位时，使第二节点B的电位为第二电位；

当第一电位为高电位，第二电位为低电位时，第一参考电压为高电位电压，第二参考电压和第一直流源的电压为低电位电压；或者，当第一电位为低电位，第二电位为高电位时，第一参考电压为低电位电压，第二参考电压和第一直流源的电压为高电位电压。

本发明实施例提供的上述移位寄存器单元，包括：输入单元、复位单元、第一输出单元、第二输出单元以及控制单元。输入单元用于在输入信号的控制下将第一参考电压提供给第一节点；复位单元用于在复位信号的控制下，将第二参考电压提供给所述第一节点；第一输出单元用于在第一节点的电位为第一电位时，将时钟信号提供给移位寄存器单元的栅极信号输出端；第二输出单元用于在第二节点的电位为第一电位时，将第一直流源的电压分别提供给第一节点和移位寄存器单元的栅极信号输出端；控制单元用于在第二节点的电位为第一电位时，使第一节点的电位为第二电位，在第一节点的电位为第一电位时，使第二节点的电位为第二电位。该移位寄存器单元利用控制单元控制第一节点和第二节点的电位，在第一节点的电位为第一电位时，第一输出单元将时钟信号提供给移位寄存器单元的栅极信号输出端，在第二节点的电位为第一电位时，第二输出单元将第一直流源的电压分别提供给第一节点和移位寄存器单元的栅极信号输出端，从而对第一节点和栅极信号输出端进行放燥，进而保证移位寄存器单元的栅极信号输出端始终有信号输出，从而可以消除噪声，保证栅极信号输出端输出的信号的稳定性。

需要说明的是，本发明实施例提供的上述移位寄存器单元为双向扫描寄存器，当第一电位为高电位，第二电位为低电位时：在正向扫描时，第一参考电压为高电位电压，第二参考电压为低电位电压；在反向扫描时，输入信号作为复位信号，复位信号作为输入信号，第一参考电压为低电位电压，第二参考电压为高电位电压。当第一电位为低电位，第二电位为高电位时：在正向扫描时，第一参考电压为低电位电压，第二参考电压为高电位电压；在反向扫描时，输入信号作为复位信号，复位信号作为输入信号，第一参考电压为高电位电压，第二参考电压为低电位电压。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

较佳地，在本发明实施例提供的上述移位寄存器单元中，如图2所示，还可以包括：第三输出单元6；其中，

第三输出单元6的第一输入端6a与第二直流源VG2相连，第二输入端6b与第一输出单元3的输出端3c相连，输出端6c与移位寄存器单元的栅极信号输出端Output相连；

第三输出单元6用于在第一输出单元3的输出端3c的电压为第一电位时，将第二直流源VG2的电压提供给移位寄存器单元的栅极信号输出端Output；

当第一电位为高电位，第二电位为低电位时，第二直流源VG2的电压为高电位电压；当第一电位为低电位，第二电位为高电位时，第二直流源VG2的电压为低电位电压。

这样，当第一输出单元的输出端的电压为第一电位时，利用第三输出单元将第二直流源的电压提供给移位寄存器单元的栅极信号输出端，从而减小栅极信号输出端输出的信号的失真，有效改善高分辨率产品充电不足的问题。

较佳地，在本发明实施例提供的移位寄存器单元中，如图4a和图4b所示，第三输出单元6具体可以包括：第一开关晶体管T1；其中，

第一开关晶体管T1，其栅极为第三输出单元的第二输入端，源极为第三输出单元的第一输入端，漏极为第三输出单元的输出端。

具体地，在具体实施时，如图4a所示，第一开关晶体管T1可以为N型晶体管，或者如图4b所示，第一开关晶体管T1也可以为p型晶体管，在此不作限定。

以上仅是举例说明移位寄存器单元中第三输出单元的具体结构，在具体实施时，第三输出单元的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在本发明实施例提供的上述移位寄存器单元中，如图2所示，还可以包括：放电单元7；其中，

放电单元7的第一输入端7a与第三直流源VG3相连，第二输入端7b与放电控制信号Charge相连，输出端7c与栅极信号输出端Output相连；

放电单元7用于在放电控制信号Charge的控制下，将第三直流源VG3的电压提供给栅极信号输出端Output。

在具体实施时，当第一电位为高电位，第二电位为低电位时，第三直流源的电压为高电位电压；当第一电位为低电位，第二电位为高电位时，第三直流源的电压为低电位电压。这样利用放电单元在放电控制信号的控制下，将第三直流源的电压提供给栅极信号输出端的功能，实现与各行栅线连接的像素单元的检查功能。并且，也可以在显示装置关机前，放电单元将第三直流源的电压提供给栅极信号输出端，使所有的栅线打开进行放电，从而有效改善显示装置的关机残影等不良问题。

较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图3所示，第二直流源VG2为第三直流源VG3，即第二直流源VG2与第三直流源VG3接同一电源端。

较佳地，在具体实施时，在发明实施例提供的移位寄存器单元中，如图4a和图4b所示，放电单元7具体可以包括：第二开关晶体管T2；其中，

第二开关晶体管T2，其栅极为放电单元7的第二输入端7b，源极为放电单元7的第一输入端7a，漏极为放电单元7的输出端7c。

具体地，在具体实施时，如图4a所示，第二开关晶体管T2可以为N型晶体管，或者如图4b所示，第二开关晶体管T2也可以为p型晶体管，在此不作限定。

以上仅是举例说明移位寄存器单元中放电单元的具体结构，在具体实施时，放电单元的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在具体实施时，在发明实施例提供的移位寄存器单元中，如图4a和图4b所示，输入单元1具体可以包括：第三开关晶体管T3；其中，

第三开关晶体管T3，其栅极为输入单元1的第一输入端1a，源极为输入单元1的第二输入端1b，漏极为输入单元1的输出端1c。

具体地，在具体实施时，如图4a所示，第三开关晶体管T3可以为N型晶体管，或者如图4b所示，第三开关晶体管T3也可以为p型晶体管，在此不作限定。

以上仅是举例说明移位寄存器单元中输入单元的具体结构，在具体实施时，输入单元的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在具体实施时，在发明实施例提供的移位寄存器单元中，如图4a和图4b所示，复位单元2具体可以包括：第四开关晶体管T4；其中，

第四开关晶体管T4，其栅极为复位单元2的第一输入端2a，源极为复位单元2的第二输入端2b，漏极为复位单元2的输出端2c。

具体地，在具体实施时，如图4a所示，第四开关晶体管T4可以为N型晶体管，或者如图4b所示，第四开关晶体管T4也可以为p型晶体管，在此不作限定。

以上仅是举例说明移位寄存器单元中复位单元的具体结构，在具体实施时，复位单元的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在具体实施时，在发明实施例提供的移位寄存器单元中，如图4a和图4b所示，第一输出单元3具体可以包括：第五开关晶体管T5和电容C；其中，

第五开关晶体管T5，其栅极为第一输出单元3的第二输入端3b，源极为第一输出单元3的第一输入端3a，漏极为第一输出单元3的输出端3c；

电容C连接与第五开关晶体管T5的栅极与漏极之间。

具体地，在具体实施时，如图4a所示，第五开关晶体管T5可以为N型晶体管，或者如图4b所示，第五开关晶体管T5也可以为p型晶体管，在此不作限定。

以上仅是举例说明移位寄存器单元中第一输出单元的具体结构，在具体实施时，第一输出单元的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在具体实施时，在发明实施例提供的移位寄存器单元中，如图4a和图4b所示，第二输出单元4具体可以包括：第六开关晶体管T6和第七开关晶体管T7；其中，

第六开关晶体管T6，其栅极为第二输出单元4的第二输入端4b，源极为第二输出单元4的第一输入端4a，漏极为第二输出单元4的第一输出端4c；

第七开关晶体管T7，其栅极为第二输出单元4的第二输入端4b，源极为第二输出单元4的第一输入端4a，漏极为第二输出单元4的第二输出端4d。

具体地，在具体实施时，如图4a所示，第六开关晶体管T6和第七开关晶体管T7可以为N型晶体管，或者如图4b所示，第六开关晶体管T6和第七开关晶体管T7也可以为p型晶体管，在此不作限定。

以上仅是举例说明移位寄存器单元中第二输出单元的具体结构，在具体实施时，第二输出单元的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在具体实施时，在发明实施例提供的移位寄存器单元中，如图4a和图4b所示，控制单元5具体可以包括：第八开关晶体管T8，第九开关晶体管T9，第十开关晶体管T10和第十一开关晶体管T11；其中，

第八开关晶体管T8，其栅极和第九开关晶体管T9的栅极相连且均为控制模块5的输入端5a，源极分别与第九开关晶体管T9的源极和第一直流源VG1相连，漏极与第十开关晶体管T10的漏极相连且为控制模块5的输出端5b；

第九开关晶体管T9的漏极分别与第十开关晶体管T10的栅极和第十一开关晶体管T11的漏极相连；

第十开关晶体管T10的源极分别与第十一开关晶体管T11的源极、第十一开关晶体管T11的栅极、以及第四直流源VG4相连。

在具体实施时，在具体实施时，当第一电位为高电位，第二电位为低电位时，第四直流源的电压为高电位电压；当第一电位为低电位，第二电位为高电位时，第四直流源的电压为低电位电压。

具体地，在具体实施时，如图4a所示，第八开关晶体管T8、第九开关晶体管T9、第十开关晶体管T10和第十一开关晶体管T11可以为N型晶体管，或者如图4b所示，第八开关晶体管T8、第九开关晶体管T9、第十开关晶体管T10和第十一开关晶体管T11也可以为p型晶体管，在此不作限定。

较佳地，在本发明实施例提供的上述移位寄存器单元中，如图5a和图5b所示，第二直流源VG2为第四直流源VG4，即第二直流源VG2与第四直流源VG4接同一电源端。

以上仅是举例说明移位寄存器单元中控制单元的具体结构，在具体实施时，控制单元的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在本发明实施例提供的上述移位寄存器单元中，开关晶体管一般均采用相同材质的晶体管，在具体实施时，为了简化制作工艺，所有开关晶体管即上述第一至第十一开关晶体管均采用P型晶体管或N型晶体管。当第一至第十一开关晶体管均为N型晶体管时，第一电位为高电位，第二电位为低电位，且在正向扫描时，第一参考电压为高电位电压，第二参考电压为低电位电压，在反向扫描时，第一参考电压为低电位电压，第二参考电压为高电位电压。当第一至第十一开关晶体管均为P型晶体管时，第一电位为低电位，第二电位为高电位，第一参考电压为低电位电压，第二参考电压为高电位电压；在反向扫描时，第一参考电压为高电位电压，第二参考电压为低电位电压。

需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Scmiconductor)，在此不做限定。在具体实施中，这些开关晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。

下面分别以图5a和图5b所示的移位寄存器单元为例，对其工作过程作以详细的描述。下述描述中以1表示高电位信号，0表示低电位信号。

实例一：

在图5a所示的移位寄存器单元中，所有晶体管均为N型晶体管，各N型晶体管在高电位作用下截止，在低电位作用下导通；正向扫描时，第一电位为高电位，第二电位为低电位，第一参考电压和第二直流源的电压为高电位电压，第二参考电压和第一直流源的电压为低电位电压，对应的输入输出时序图如图6a所示。具体地，选取如图6a所示的输入输出时序图中的T1、T2、T3和T4四个阶段。

在T1阶段，Input＝1，CLK＝0，Reset＝0，Charge＝0。由于第二直流源VG2的电压为高电位，因此刚开始时第十开关晶体管T10和第十一开关晶体管T11导通。由于Input＝1，第三开关晶体管T3导通，高电位的第一参考电压Vref1通过第三开关晶体管T3传输给第一节点A，因此第一节点A的电位为高电位，第八开关晶体管T8和第九开关晶体管T9导通，从而使第十开关晶体管T10截止，第二节点B的电位为低电位，并且由于第一节点A的电位为高电位，电容C开始充电，第五开关晶体管T5导通，低电位的时钟信号CLK通过第五开关晶体管T5输出给栅极信号输出端Output，因此，栅极信号输出端Output输出输出低电位信号。

在T2阶段，Input＝0，CLK＝1，Reset＝0，Charge＝0。由于CLK＝1，根据电容的作用，第一节点A的电位被进一步拉高，第八开关晶体管T8和第九开关晶体管T9导通，从而使第十开关晶体管T10截止，第二节点B的电位为低电位，并且由于第一节点A的电位为高电位，第五开关晶体管T5导通，高电位的时钟信号CLK通过第五开关晶体管T5的漏极输出给栅极信号输出端Output，因此，栅极信号输出端Output输出输出高电位信号。并且，由于第五开关晶体管T5的漏极的电位为高电位，因此第一开关晶体管T1导通，高电位的第二直流源VG2的电压通过第一开关晶体管传输给栅极信号输出端Output，从而有效减小栅极信号输出端输出的信号的失真。

在T3阶段，Input＝0，CLK＝0，Reset＝1，Charge＝0。由于Reset＝1，第四开关晶体管T4导通，低电位的第二参考电压Vref2通过第四开关晶体管T4传输给第一节点A，因此第一节点A的电位变为低电位。由于第二直流源VG2的电压为高电位，因此第十开关晶体管T10和第十一开关晶体管T11导通，第二节点B的电位为高电位，第六开关晶体管T6和第七开关晶体管T7导通，低电位的第一直流源VG1分别通过第六开关晶体管T6和第七开关晶体管T7传输给第一节点A和栅极信号输出端Output，从而对第一节点A和栅极信号输出端Output进行放噪，因此，栅极信号输出端Output输出输出低电位信号。

在T4阶段，Input＝0，CLK＝0或CLK＝1，Reset＝0，Charge＝0。由于第二直流源VG2的电压为高电位，因此第十开关晶体管T10和第十一开关晶体管T11导通，第二节点B的电位为高电位，第六开关晶体管T6和第七开关晶体管T7导通，低电位的第一直流源VG1分别通过第六开关晶体管T6和第七开关晶体管T7传输给第一节点A和栅极信号输出端Output，从而对第一节点A和栅极信号输出端Output进行放噪，因此，栅极信号输出端Output输出输出低电位信号。

一直保持T4阶段到下一帧到来，第一节点A的电位一直为低电电位，第二节点B点的电位一直为高电位，信号输出端Output始终输出低电位信号，从而降低了上述移位寄存器单元的信号输出端Output输出的信号的噪声。并且，上述移位寄存器单元还可以减小栅极信号输出端输出的信号的失真，有效改善高分辨率产品充电不足的问题。

实例二：

在图5a所示的移位寄存器单元中，所有晶体管均为N型晶体管，各N型晶体管在高电位作用下截止，在低电位作用下导通；在反向扫描时，第一电位为高电位，第二电位为低电位，第二参考电压和第二直流源的电压为高电位电压，第一参考电压和第一直流源的电压为低电位电压，对应的输入输出时序图如图6b所示。具体地，选取如图6b所示的输入输出时序图中的T1、T2、T3和T4四个阶段。

在T1阶段，Input＝0，CLK＝0，Reset＝1，Charge＝0。由于第二直流源VG2的电压为高电位，因此刚开始时第十开关晶体管T10和第十一开关晶体管T11导通。由于Reset＝1，第四开关晶体管T4导通，高电位的第二参考电压Vref2通过第四开关晶体管T4传输给第一节点A，因此第一节点A的电位为高电位，第八开关晶体管T8和第九开关晶体管T9导通，从而使第十开关晶体管T10截止，第二节点B的电位为低电位，并且由于第一节点A的电位为高电位，电容C开始充电，第五开关晶体管T5导通，低电位的时钟信号CLK通过第五开关晶体管T5输出给栅极信号输出端Output，因此，栅极信号输出端Output输出输出低电位信号。

在T2阶段，Input＝0，CLK＝1，Reset＝0，Charge＝0。由于CLK＝1，根据电容的作用，第一节点A的电位被进一步拉高，第八开关晶体管T8和第九开关晶体管T9导通，从而使第十开关晶体管T10截止，第二节点B的电位为低电位，并且由于第一节点A的电位为高电位，第五开关晶体管T5导通，高电位的时钟信号CLK通过第五开关晶体管T5的漏极输出给栅极信号输出端Output，因此，栅极信号输出端Output输出输出高电位信号。并且，由于第五开关晶体管T5的漏极的电位为高电位，因此第一开关晶体管T1导通，高电位的第二直流源VG2的电压通过第一开关晶体管传输给栅极信号输出端Output，从而有效减小栅极信号输出端输出的信号的失真。

在T3阶段，Input＝1，CLK＝0，Reset＝0，Charge＝0。由于Input＝1，第三开关晶体管T3导通，低电位的第一参考电压Vref1通过第三开关晶体管T3传输给第一节点A，因此第一节点A的电位变为低电位。由于第二直流源VG2的电压为高电位，因此第十开关晶体管T10和第十一开关晶体管T11导通，第二节点B的电位为高电位，第六开关晶体管T6和第七开关晶体管T7导通，低电位的第一直流源VG1分别通过第六开关晶体管T6和第七开关晶体管T7传输给第一节点A和栅极信号输出端Output，从而对第一节点A和栅极信号输出端Output进行放噪，因此，栅极信号输出端Output输出输出低电位信号。

在T4阶段，Input＝0，CLK＝0或CLK＝1，Reset＝0，Charge＝0。由于第二直流源VG2的电压为高电位，因此第十开关晶体管T10和第十一开关晶体管T11导通，第二节点B的电位为高电位，第六开关晶体管T6和第七开关晶体管T7导通，低电位的第一直流源VG1分别通过第六开关晶体管T6和第七开关晶体管T7传输给第一节点A和栅极信号输出端Output，从而对第一节点A和栅极信号输出端Output进行放噪，因此，栅极信号输出端Output输出输出低电位信号。

一直保持T4阶段到下一帧到来，第一节点A的电位一直为低电电位，第二节点B点的电位一直为高电位，信号输出端Output始终输出低电位信号，从而降低了上述移位寄存器单元的信号输出端Output输出的信号的噪声。并且，上述移位寄存器单元还可以减小栅极信号输出端输出的信号的失真，有效改善高分辨率产品充电不足的问题。

实例三：

在图5b所示的移位寄存器单元中，所有晶体管均为P型晶体管，各P型晶体管在高电位作用下截止，在低电位作用下导通；正向扫描时，第一电位为低电位，第二电位为高电位，第一参考电压和第二直流源的电压为低电位电压，第二参考电压和第一直流源的电压为高电位电压，对应的输入输出时序图如图6c所示。具体地，选取如图6c所示的输入输出时序图中的T1、T2、T3和T4四个阶段。

在T1阶段，Input＝0，CLK＝1，Reset＝1，Charge＝1。由于第二直流源VG2的电压为低电位，因此刚开始时第十开关晶体管T10和第十一开关晶体管T11导通。由于Input＝0，第三开关晶体管T3导通，低电位的第一参考电压Vref1通过第三开关晶体管T3传输给第一节点A，因此第一节点A的电位为低电位，第八开关晶体管T8和第九开关晶体管T9导通，从而使第十开关晶体管T10截止，第二节点B的电位为高电位，并且由于第一节点A的电位为低电位，电容C开始充电，第五开关晶体管T5导通，高电位的时钟信号CLK通过第五开关晶体管T5输出给栅极信号输出端Output，因此，栅极信号输出端Output输出输出高电位信号。

在T2阶段，Input＝1，CLK＝0，Reset＝1，Charge＝1。由于CLK＝0，根据电容的作用，第一节点A的电位被进一步拉低，第八开关晶体管T8和第九开关晶体管T9导通，从而使第十开关晶体管T10截止，第二节点B的电位为高电位，并且由于第一节点A的电位为低电位，第五开关晶体管T5导通，低电位的时钟信号CLK通过第五开关晶体管T5的漏极输出给栅极信号输出端Output，因此，栅极信号输出端Output输出输出低电位信号。并且，由于第五开关晶体管T5的漏极的电位为低电位，因此第一开关晶体管T1导通，低电位的第二直流源VG2的电压通过第一开关晶体管传输给栅极信号输出端Output，从而有效减小栅极信号输出端输出的信号的失真。

在T3阶段，Input＝1，CLK＝1，Reset＝0，Charge＝1。由于Reset＝0，第四开关晶体管T4导通，高电位的第二参考电压Vref2通过第四开关晶体管T4传输给第一节点A，因此第一节点A的电位变为高电位。由于第二直流源VG2的电压为低电位，因此第十开关晶体管T10和第十一开关晶体管T11导通，第二节点B的电位为低电位，第六开关晶体管T6和第七开关晶体管T7导通，高电位的第一直流源VG1分别通过第六开关晶体管T6和第七开关晶体管T7传输给第一节点A和栅极信号输出端Output，从而对第一节点A和栅极信号输出端Output进行放噪，因此，栅极信号输出端Output输出输出高电位信号。

在T4阶段，Input＝1，CLK＝1或CLK＝0，Reset＝1，Charge＝1。由于第二直流源VG2的电压为低电位，因此第十开关晶体管T10和第十一开关晶体管T11导通，第二节点B的电位为低电位，第六开关晶体管T6和第七开关晶体管T7导通，高电位的第一直流源VG1分别通过第六开关晶体管T6和第七开关晶体管T7传输给第一节点A和栅极信号输出端Output，从而对第一节点A和栅极信号输出端Output进行放噪，因此，栅极信号输出端Output输出输出高电位信号。

一直保持T4阶段到下一帧到来，第一节点A的电位一直为高电电位，第二节点B点的电位一直为低电位，信号输出端Output始终输出高电位信号，从而降低了上述移位寄存器单元的信号输出端Output输出的信号的噪声。并且，上述移位寄存器单元还可以减小栅极信号输出端输出的信号的失真，有效改善高分辨率产品充电不足的问题。

实例四：

在图5b所示的移位寄存器单元中，所有晶体管均为P型晶体管，各P型晶体管在低电位作用下截止，在高电位作用下导通；在反向扫描时，第一电位为低电位，第二电位为高电位，第二参考电压和第二直流源的电压为低电位电压，第一参考电压和第一直流源的电压为高电位电压，对应的输入输出时序图如图6d所示。具体地，选取如图6d所示的输入输出时序图中的T1、T2、T3和T4四个阶段。

在T1阶段，Input＝1，CLK＝1，Reset＝0，Charge＝1。由于第二直流源VG2的电压为低电位，因此刚开始时第十开关晶体管T10和第十一开关晶体管T11导通。由于Reset＝0，第四开关晶体管T4导通，低电位的第二参考电压Vref2通过第四开关晶体管T4传输给第一节点A，因此第一节点A的电位为低电位，第八开关晶体管T8和第九开关晶体管T9导通，从而使第十开关晶体管T10截止，第二节点B的电位为高电位，并且由于第一节点A的电位为低电位，电容C开始充电，第五开关晶体管T5导通，高电位的时钟信号CLK通过第五开关晶体管T5输出给栅极信号输出端Output，因此，栅极信号输出端Output输出输出高电位信号。

在T2阶段，Input＝1，CLK＝0，Reset＝1，Charge＝1。由于CLK＝0，根据电容的作用，第一节点A的电位被进一步拉低，第八开关晶体管T8和第九开关晶体管T9导通，从而使第十开关晶体管T10截止，第二节点B的电位为高电位，并且由于第一节点A的电位为低电位，第五开关晶体管T5导通，低电位的时钟信号CLK通过第五开关晶体管T5的漏极输出给栅极信号输出端Output，因此，栅极信号输出端Output输出输出低电位信号。并且，由于第五开关晶体管T5的漏极的电位为低电位，因此第一开关晶体管T1导通，低电位的第二直流源VG2的电压通过第一开关晶体管传输给栅极信号输出端Output，从而有效减小栅极信号输出端输出的信号的失真。

在T3阶段，Input＝0，CLK＝1，Reset＝1，Charge＝1。由于Input＝0，第三开关晶体管T3导通，高电位的第一参考电压Vref1通过第三开关晶体管T3传输给第一节点A，因此第一节点A的电位变为高电位。由于第二直流源VG2的电压为低电位，因此第十开关晶体管T10和第十一开关晶体管T11导通，第二节点B的电位为低电位，第六开关晶体管T6和第七开关晶体管T7导通，高电位的第一直流源VG1分别通过第六开关晶体管T6和第七开关晶体管T7传输给第一节点A和栅极信号输出端Output，从而对第一节点A和栅极信号输出端Output进行放噪，因此，栅极信号输出端Output输出输出高电位信号。

在T4阶段，Input＝1，CLK＝1或CLK＝0，Reset＝1，Charge＝1。由于第二直流源VG2的电压为低电位，因此第十开关晶体管T10和第十一开关晶体管T11导通，第二节点B的电位为低电位，第六开关晶体管T6和第七开关晶体管T7导通，高电位的第一直流源VG1分别通过第六开关晶体管T6和第七开关晶体管T7传输给第一节点A和栅极信号输出端Output，从而对第一节点A和栅极信号输出端Output进行放噪，因此，栅极信号输出端Output输出输出高电位信号。

一直保持T4阶段到下一帧到来，第一节点A的电位一直为高电电位，第二节点B点的电位一直为低电位，信号输出端Output始终输出高电位信号，从而降低了上述移位寄存器单元的信号输出端Output输出的信号的噪声。并且，上述移位寄存器单元还可以减小栅极信号输出端输出的信号的失真，有效改善高分辨率产品充电不足的问题。

进一步地，在本发明实施例提供的上述移位寄存器单元中，当不考虑双向扫描，仅需要实现单向扫描时，如图7a和图7b所示，用输入信号Input代替第一参考电压Vref1，用第一直流源VG1代替第二参考信号Vref2，从而实现正向扫描。具体地，正向扫描的工作原理与上述如图5a和图5b所示的移位寄存器单元实现正向扫描的原理相同，在此不作赘述。

基于同一发明构思，本发明实施例还提供了一种上述任一种移位寄存器单元的驱动方法，如图9所示，具体可以包括：

S901、在第一阶段，输入单元在输入信号的控制下将第一参考电压提供给第一节点；第一节点的电位为第一电位，控制单元使第二节点的电位为第二电位；第一输出单元将时钟信号提供给移位寄存器单元的栅极信号输出端；

S902、在第二阶段，第一节点的电位为第一电位，控制单元使第二节点的电位为第二电位；第一输出单元将时钟信号提供给移位寄存器单元的栅极信号输出端；

S903、在第三阶段，复位单元在复位信号的控制下，将第二参考电压提供给第一节点；第二节点的电位为第一电位，控制单元使第一节点的电位为第二电位；第二输出单元将第一直流源的电压分别提供给第一节点和移位寄存器单元的栅极信号输出端；

S904、在第四阶段，第二节点的电位为第一电位，控制单元使第一节点的电位为第二电位；第二输出单元将第一直流源的电压分别提供给第一节点和移位寄存器单元的栅极信号输出端。

基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图8所示，包括串联的多个本发明实例提供的上述任一种移位寄存器单元：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器单元，1≤n≤N)；其中，

除第一级移位寄存器单元SR(1)之外，其余每一级移位寄存器单元SR(n)的栅极信号输出端Output_n(1≤n≤N)分别向与其相邻的上一级移位寄存器单元SR(n-1)输入复位信号Reset；

除最后一级移位寄存器单元SR(N)之外，其余每一级移位寄存器单元SR(n)的栅极信号输出端Output_n(1≤n≤N)分别向与其相邻的下一级移位寄存器单元SR(n+1)输入输入信号Input，；

第一级移位寄存器单元SR(1)的输入信号Input由帧起始信号STV端输入。

进一步地，在本发明实施例提供的上述栅极驱动电路中，时钟信号CLK、第一参考电压Vref1、第二参考电压Vref2、第一直流电压源VG1和第二直流电压源VG2均输入各级移位寄存器单元中。

具体地，上述栅极驱动电路中的每个移位寄存器单元的具体结构与本发明上述移位寄存器单元在功能和结构上均相同，重复之处不再赘述。

具体地，在具体实施时，当本发明实施例提供的栅极驱动电路中包括放电单元时，在进行面板测试时，各级移位寄存器单元中的放电模块同时在放电控制信号的控制下，将第三直流源的电压提供给各级移位寄存器单元的栅极信号输出端，向各行栅线输出开启信号，从而可以检测与各行栅线连接的像素单元是否正常。并且，也可以在显示装置关机前，各级移位寄存器单元中的放电单元将第三直流源的电压提供给各级移位寄存器单元的栅极信号输出端，对所有的栅线打开进行放电，从而有效改善显示装置的关机残影等不良问题。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述的栅极驱动电路，通过该栅极驱动电路为显示装置中阵列基板上的各栅线提供扫描信号，其具体实施可参见上述栅极驱动电路的描述，相同之处不再赘述。

本发明实施例提供的一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，其中移位寄存器单元包括：输入单元、复位单元、第一输出单元、第二输出单元以及控制单元。输入单元用于在输入信号的控制下将第一参考电压提供给第一节点；复位单元用于在复位信号的控制下，将第二参考电压提供给所述第一节点；第一输出单元用于在第一节点的电位为第一电位时，将时钟信号提供给移位寄存器单元的栅极信号输出端；第二输出单元用于在第二节点的电位为第一电位时，将第一直流源的电压分别提供给第一节点和移位寄存器单元的栅极信号输出端；控制单元用于在第二节点的电位为第一电位时，使第一节点的电位为第二电位，在第一节点的电位为第一电位时，使第二节点的电位为第二电位。该移位寄存器单元利用控制单元控制第一节点和第二节点的电位，在第一节点的电位为第一电位时，第一输出单元将时钟信号提供给移位寄存器单元的栅极信号输出端，在第二节点的电位为第一电位时，第二输出单元将第一直流源的电压分别提供给第一节点和移位寄存器单元的栅极信号输出端，从而对第一节点和栅极信号输出端进行放燥，进而保证移位寄存器单元的栅极信号输出端始终有信号输出，从而可以消除噪声，保证栅极信号输出端输出的信号的稳定性。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (13)

1.一种移位寄存器单元，其特征在于，包括：输入单元、复位单元、第一输出单元、第二输出单元以及控制单元；其中，

所述输入单元的第一输入端用于接收输入信号，第二输入端与第一参考电压相连，输出端与第一节点相连；所述输入单元用于在所述输入信号的控制下将所述第一参考电压提供给所述第一节点；

所述复位单元的第一输入端用于接收复位信号，第二输入端与第二参考电压相连，输出端与所述第一节点相连；所述复位单元用于在所述复位信号的控制下，将所述第二参考电压提供给所述第一节点；

所述第一输出单元的第一输入端用于接收时钟信号，第二输入端与所述第一节点相连，输出端与所述移位寄存器单元的栅极信号输出端相连；所述第一输出单元用于在所述第一节点的电位为第一电位时，将所述时钟信号提供给所述移位寄存器单元的栅极信号输出端；

所述第二输出单元的第一输入端与第一直流源相连，第二输入端与所述第二节点相连，第一输出端与所述第一节点相连，第二输出端与所述移位寄存器单元的栅极信号输出端相连；所述第二输出单元用于在所述第二节点的电位为第一电位时，将所述第一直流源的电压分别提供给所述第一节点和所述移位寄存器单元的栅极信号输出端；

所述控制单元的输入端与所述第一节点相连，输出端与所述第二节点相连；所述控制单元用于在所述第二节点的电位为第一电位时，使所述第一节点的电位为第二电位，在所述第一节点的电位为第一电位时，使所述第二节点的电位为第二电位；

当所述第一电位为高电位，所述第二电位为低电位时，所述第一参考电压为高电位电压，所述第二参考电压和所述第一直流源的电压为低电位电压；或者，当所述第一电位为低电位，所述第二电位为高电位时，所述第一参考电压为低电位电压，所述第二参考电压和所述第一直流源的电压为高电位电压。

2.如权利要求1所述的移位寄存器单元，其特征在于，还包括：第三输出单元；其中，

所述第三输出单元的第一输入端与第二直流源相连，第二输入端与所述第一输出单元的输出端相连，输出端与所述移位寄存器单元的栅极信号输出端相连；

所述第三输出单元用于在所述第一输出单元的输出端的电压为第一电位时，将所述第二直流源的电压提供给所述移位寄存器单元的栅极信号输出端；

当所述第一电位为高电位，所述第二电位为低电位时，所述第二直流源的电压为高电位电压；当所述第一电位为低电位，所述第二电位为高电位时，所述第二直流源的电压为低电位电压。

3.如权利要求2所述的移位寄存器单元，其特征在于，所述第三输出单元具体包括：第一开关晶体管；其中，

所述第一开关晶体管，其栅极为所述第三输出单元的第二输入端，源极为所述第三输出单元的第一输入端，漏极为所述第三输出单元的输出端。

4.如权利要求1所述的移位寄存器单元，其特征在于，还包括：放电单元；其中，

所述放电单元的第一输入端与第三直流源相连，第二输入端与放电控制信号相连，输出端与所述栅极信号输出端相连；

所述第三输出单元用于在所述放电控制信号的控制下，将所述第三直流源的电压提供给所述栅极信号输出端。

5.如权利要求4所述的移位寄存器单元，其特征在于，所述放电单元具体包括：第二开关晶体管；其中，

所述第二开关晶体管，其栅极为所述放电单元的第二输入端，源极为所述放电单元的第一输入端，漏极为所述放电单元的输出端。

6.如权利要求1-5任一项所述的移位寄存器单元，其特征在于，所述输入单元具体包括：第三开关晶体管；其中，

所述第三开关晶体管，其栅极为所述输入单元的第一输入端，源极为所述输入单元的第二输入端，漏极为所述输入单元的输出端。

7.如权利要求1-5任一项所述的移位寄存器单元，其特征在于，所述复位单元具体包括：第四开关晶体管；其中，

所述第四开关晶体管，其栅极为所述复位单元的第一输入端，源极为所述复位单元的第二输入端，漏极为所述复位单元的输出端。

8.如权利要求1-5任一项所述的移位寄存器单元，其特征在于，所述第一输出单元具体包括：第五开关晶体管和电容；其中，

所述第五开关晶体管，其栅极为所述第一输出单元的第二输入端，源极为所述第一输出单元的第一输入端，漏极为所述第一输出单元的输出端；

所述电容连接与所述第五开关晶体管的栅极与漏极之间。

9.如权利要求1-5任一项所述的移位寄存器单元，其特征在于，所述第二输出单元具体包括：第六开关晶体管和第七开关晶体管；其中，

所述第六开关晶体管，其栅极为所述第二输出单元的第二输入端，源极为所述第二输出单元的第一输入端，漏极为所述第二输出单元的第一输出端；

所述第七开关晶体管，其栅极为所述第二输出单元的第二输入端，源极为所述第二输出单元的第一输入端，漏极为所述第二输出单元的第二输出端。

10.如权利要求1-5任一项所述的移位寄存器单元，其特征在于，所述控制单元具体包括：第八开关晶体管，第九开关晶体管，第十开关晶体管和第十一开关晶体管；其中，

所述第八开关晶体管，其栅极和所述第九开关晶体管的栅极相连且均为所述控制模块的输入端，源极分别与所述第九开关晶体管的源极和所述第一直流源相连，漏极与所述第十开关晶体管的漏极相连且为所述控制模块的输出端；

所述第九开关晶体管的漏极分别与所述第十开关晶体管的栅极和所述第十一开关晶体管的漏极相连；

所述第十开关晶体管的源极分别与所述第十一开关晶体管的源极、所述第十一开关晶体管的栅极、以及第四直流源相连。

11.一种如权利要求1-10任一项所述的移位寄存器单元的驱动方法，其特征在于，包括：

在第一阶段，所述输入单元在所述输入信号的控制下将所述第一参考电压提供给所述第一节点；所述第一节点的电位为第一电位，所述控制单元使所述第二节点的电位为第二电位；所述第一输出单元将所述时钟信号提供给所述移位寄存器单元的栅极信号输出端；

在第二阶段，所述第一节点的电位为第一电位，所述控制单元使所述第二节点的电位为第二电位；所述第一输出单元将所述时钟信号提供给所述移位寄存器单元的栅极信号输出端；

在第三阶段，所述复位单元在所述复位信号的控制下，将所述第二参考电压提供给所述第一节点；所述第二节点的电位为第一电位，所述控制单元使所述第一节点的电位为第二电位；所述第二输出单元将所述第一直流源的电压分别提供给所述第一节点和所述移位寄存器单元的栅极信号输出端；

在第四阶段，所述第二节点的电位为第一电位，所述控制单元使所述第一节点的电位为第二电位；所述第二输出单元将所述第一直流源的电压分别提供给所述第一节点和所述移位寄存器单元的栅极信号输出端。

12.一种栅极驱动电路，其特征在于，包括串联的多个如权利要求1-10任一项所述的移位寄存器单元；其中，

除第一级移位寄存器单元之外，其余每一级移位寄存器单元的栅极信号输出端分别向与其相邻的上一级移位寄存器单元输入复位信号；

除最后一级移位寄存器单元之外，其余每一级移位寄存器单元的栅极信号输出端分别向与其相邻的下一级移位寄存器单元输入输入信号；

所述第一级移位寄存器单元的输入信号由帧起始信号端输入。

13.一种显示装置，其特征在于，包括如权利要求12所述的栅极驱动电路。