CN107967889A - 移位寄存器单元、栅极驱动电路以及控制方法 - Google Patents

Abstract

本申请公开了一种移位寄存器，包括：输入子电路，其第一端与第一信号线连接，第二端与上拉节点连接，第三端与输入信号线相连接；输出子电路，其第一端与上拉节点连接，第二端与时钟信号线连接，第三端与输出端连接，并且被配置为在上拉节点的控制下将时钟信号线的时钟信号输出至输出端；关机控制子电路，其第一端与输出端连接，第二端与第一关机控制信号线连接，第三端与第二关机控制信号线连接，其中所述关机控制子电路配置成在第一关机控制信号的控制下将第二关机控制信号线的第二关机控制信号输入至输出端。

Description

移位寄存器单元、栅极驱动电路以及控制方法

技术领域

本公开涉及显示技术领域，具体涉及一种移位寄存器单元、包括该移位寄存器单元的栅极驱动电路以及应用于该移位寄存器单元的控制方法。

背景技术

在平板显示器的使用时，经常会有开关机的动作，很多采用栅极阵列(gate onarray，GOA)结构的显示器缺乏开关机时对电路和面板(panel)初始化的功能，这样开关机动作会带来很多画面不良，如闪烁，残像，线缺陷等等。也有一些采用Xon(gate on)技术显示器，在关机后短时间内把全部信号电压拉到高，所有栅极同时输出，达到让像素电压初始化的功能。然而Xon对栅极阵列的初始化没有作用，要结合栅极阵列的具体结构才能做到使栅极阵列内关键节点位置的电压初始化。

发明内容

针对以上问题，本公开提供一种新型移位寄存器单元的设计，即在原来的结构上增加针对栅极阵列结构中开关机时的初始化功能，使得栅极阵列结构在开关机上下电期间，电路可以保持正常功能，也可以提高产品的稳定性和寿命。

根据本公开的一方面，提出了一种移位寄存器，包括：输入子电路，其第一端与第一信号线(Vdd)连接，第二端与上拉节点(PU)连接，第三端与输入信号线相连接；输出子电路，其第一端与上拉节点(PU)连接，第二端与时钟信号线(CLK)连接，第三端与输出端连接，并且被配置为在上拉节点(PU)的控制下将时钟信号线(CLK)的时钟信号输出至输出端；关机控制子电路，其第一端与输出端连接，第二端与第一关机控制信号线连接，第三端与第二关机控制信号线连接，其中所述关机控制子电路配置成在第一关机控制信号的控制下将第二关机控制信号线的第二关机控制信号输入至输出端。

在一个实施例中，响应于关机信号，所述第一信号线的电位回落到零电位，所述第一关机控制信号线被上拉，并控制所述关机控制子电路将所述第二关机控制信号线的第二关机控制信号输出至输出端，其中所述第二关机控制信号的电位被上拉后回落到零电位。

在一个实施例中，所述第一关机控制信号线或所述第二关机控制信号线是时钟信号线。

在一个实施例中，该移位寄存器单元还包括：下拉控制子电路，其第一端与上拉节点(PU)相连接，第二端与第二信号线(GCH1、GCH2)相连接，第三端与第三信号线(VSS)连接，并且被配置为根据上拉节点(PU)的电平、第二信号线(GCH1、GCH2)输入的第一电源信号以及第三信号线(VSS)输入的第三电源信号，控制下拉节点(PD1/PD2)的电平；下拉子电路，其第一端与下拉节点(PD1/PD2)连接，第二端与上拉节点(PU)连接，第三端与输出端连接，第四端与第三信号线(VSS)连接，并且被配置为在下拉节点(PD1/PD2)的控制下将上拉节点(PU)和输出端的电平下拉至第三信号线(VSS)的第三电源信号；复位子电路，其第一端连接复位信号线，其第二端连接上拉节点(PU)，其第三端与第三信号线(VSS)连接，并且被配置为在复位信号线的控制下将上拉节点(PU)下拉至第三信号线(VSS)的第三电源信号；其中响应于所述关机信号，所述第三信号线的电位回落到零电位。

在一个实施例中，所述关机控制子电路包括关机控制晶体管(T16)，其栅极与第一关机控制信号线连接，第一极与输出端连接，第二极与第二关机控制信号线连接。

在一个实施例中，在第一关机控制信号的控制下将第二关机控制信号线的第二关机控制信号输入至输出端包括：在第一关机控制信号线上施加导通信号，使得关机控制晶体管导通，并将输出端的电位上拉到第二关机控制信号线的电位。

在一个实施例中，输入子电路包括输入晶体管(T1)，其中输入晶体管的栅极连接到输入信号线，第一极连接到第一信号线，第二极与上拉节点(PU)连接；输出子电路包括输出晶体管(T3)及输出电容(C)，其中所述输出晶体管的栅极与所述输出电容的第一端相连并连接到上拉节点，所述输出晶体管的第二端与所述输出电容的第二端相连并连接到输出端，所述输出晶体管的第二端与时钟信号线连接。

在一个实施例中，下拉控制子电路包括第一下拉控制晶体管(T4/T6)、第二下拉控制晶体管(T5/T7)、第三下拉控制晶体管(T9/T11)、第四下拉控制晶体管(T8/T10)，其中第一下拉控制晶体管(T4/T6)的栅极与第一极相连并连接到第二信号线，第二极连接到第二下拉控制晶体管(T5/T7)的栅极，并连接到第三下拉控制晶体管(T9/T11)的第一极；第二下拉控制晶体管(T5/T7)的第一极与第二信号线(GCH)连接，第二极与下拉节点(PD1/PD2)连接；第三下拉控制晶体管(T9/T11)的栅极与上拉节点(PU)连接，第二极与第三信号线(VSS)连接；第四下拉控制晶体管(T8/T10)的栅极与上拉节点(PU)连接，第一极与下拉节点(PD1/PD2)连接，第二极与第三信号线(VSS)连接；所述下拉子电路包括第一下拉晶体管(T12/T14)和第二下拉晶体管(T13/T15)，其中所述第一下拉晶体管(T12/T14)的栅极与所述下拉节点(PD1/PD2)连接，第一极与所述输出端连接，第二极与所述第三信号线(VSS)连接；所述第二下拉晶体管(T13/T15)的栅极与所述下拉节点(PD1/PD2)连接，第一极与所述上拉节点(PU)连接，第二极与所述第三信号线(VSS)连接；以及复位子电路包括复位晶体管(T2)，其中复位晶体管(T2)的栅极与复位信号线连接，第一极与上拉节点(PU)连接，第二极与第三信号线(VSS)连接。

根据本公开的另一方面，提出了一种应用如上所述的移位寄存器单元的栅极驱动电路，其包括级联的N级移位寄存器单元，所述移位寄存器为权利要求1－8之一所述的移位寄存器，其中，第i级的移位寄存器的输入端与第i-1级的移位寄存器的输出端连接，第i级的移位寄存器的输出端与第i-1级的移位寄存器的复位端连接，其中N为大于2的整数，1<i≤N；第1级的移位寄存器的输入端与帧输入信号控制线连接；第N级的移位寄存器的复位端与帧复位信号控制线连接。

根据本公开的另一方面，提出了一种包括如上所述的栅极驱动电路的显示装置。

根据本公开的另一方面，提出了一种控制方法，应用于如上所述的显示装置，包括：响应于显示装置的关机信号，在第一关机控制信号线上施加导通信号；以及在第一关机控制信号的控制下将第二关机控制信号线的第二关机控制信号输入至输出端。

在一个实施例中，在第一关机控制信号的控制下将第二关机控制信号线的第二关机控制信号输入至输出端包括：在第一关机控制信号线上施加导通信号，使得所述关机控制晶体管导通，并将输出端的电位上拉到第二关机控制信号线的电位。

利用本公开提供的移位寄存器单元、栅极驱动电路以及驱动方法，能够使得关机后移位寄存器单元内部的电荷得到及时的释放，从而避免在下次开机的时候由于内部电荷未能及时释放而导致画面异常。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员而言，在没有做出创造性劳动的前提下，还可以根据这些附图获得其他的附图。以下附图并未刻意按实际尺寸等比例缩放绘制，重点在于示出本公开的主旨。

图1a是根据现有技术的一种移位寄存器单元的示例电路结构；

图1b是根据现有技术的一种栅极驱动电路的示意图；

图2是根据现有技术的栅极驱动电路的关机时序图；

图3是根据本公开的实施例的一种移位寄存器单元的示意性框图；

图4是根据本公开的实施例的一种移位寄存器单元的示例电路结构；

图5是根据本公开的实施例的一种移位寄存器单元的示意性框图；

图6是根据本公开的实施例的一种移位寄存器单元的示例电路结构；

图7是根据本公开的实施例的一种移位寄存器单元的示例电路结构；

图8是根据本公开的实施例的栅极驱动电路的关机时序图；

图9是根据本公开的实施例的一种移位寄存器单元的示例电路结构；

图10是根据本公开的实施例的栅极驱动电路的关机时序图；

图11是应用本公开的实施例的移位寄存器单元的栅极驱动电路的示意图；以及

图12是根据本公开的一种显示装置的控制方法的流程图。

具体实施方式

下面将结合附图对本公开实施例中的技术方案进行清楚、完整地描述，显而易见地，所描述的实施例仅仅是本公开的部分实施例，而不是全部的实施例。基于本公开实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，也属于本公开保护的范围。

本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的连接方式可以互换，因此，本公开实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除栅极之外的两极，而将其中一极称为漏极，另一极称为源极。本公开实施例中采用的薄膜晶体管可以为N型晶体管，也可以为P型晶体管。在本公开实施例中，当采用N型薄膜晶体管时，其第一极可以是源极，第二极可以是漏极。在以下实施例中，以薄膜晶体管为N型晶体管为例进行的说明，即栅极的信号是高电平时，薄膜晶体管导通。可以想到，当采用P型晶体管时，需要相应调整驱动信号的时序。具体细节不在此赘述，但也应该在本发明的保护范围内。

图1a是根据现有技术的一种移位寄存器单元的示例电路结构。根据图1a所示的电路结构，移位寄存器单元经由输入信号线Output n-1施加输入信号，其中输入信号线Output n-1即栅极驱动电路中上一级移位寄存器单元的输出信号线。对于栅极驱动电路中的第一极移位寄存器单元，其输入信号线为帧输入信号线STV。经由输入信号对输出电容C进行充电，将上拉节点PU的电平拉高。之后经由时钟信号线CLK施加时钟信号，由于上拉节点PU电平为高并控制输出晶体管T3导通，从而在输出端输出本级移位寄存器的输出信号。当上拉节点PU被上拉到高电平时，T8/T10在上拉节点PU的控制下导通。由于第三信号线VSS输入的是低电平，因此下拉节点PD1/PD2被下拉到低电平。例如，通过设计T4/T6和T9/T11的沟道宽长比，使得在上拉节点PU为高电平控制T8/T10和T9/T11导通时T5/T7的栅极为低电平，因此T5/T7截止，从而通过T8/T10将下拉节点PD1/PD2下拉至低电平。当上拉节点PU被下拉到低电平时，T8/T10和T9/T11在PU点的控制下关断，从而使得PD1/PD2在Vdd1/Vdd2的控制下被上拉到高电平，并控制T12/T14和T13/T15导通，进一步维持上拉节点PU点为低电平。在输出端Output n输出输出信号后，经由复位控制线Outputn+1施加复位信号，对上拉节点PU进行复位。其中复位控制线Output n+1即栅极驱动电路中下一级移位寄存器单元的输出信号线。对于栅极驱动电路中的最后一级移位寄存器单元，其输入信号线为帧复位信号线。

在如图1a所示的移位寄存器单元中，T4/T6、T5/T7、T9/T11、T8/T10、T12/T14、T13/T15以及信号线Vdd1/Vdd2构成两组结构相同的电路结构。在移位寄存器单元的驱动过程中，信号线Vdd1/Vdd2交替施加驱动信号(如高电平)，即当Vdd1输入高电平时，Vdd2输入低电平；当Vdd1输入低电平时，Vdd2输入高电平。通过上述控制方法使得上述两组相同的电路交替实现同样的电路控制功能，从而防止晶体管由于持续处于工作状态而出现电学特性的偏移。

图1b是根据现有技术的一种栅极驱动电路的结构。如图1b所示，其中，第一级移位寄存器单元的输出端OUTPUT连接到第二级移位寄存器单元的输入信号线Input，最后一级移位寄存器单元的输出端OUTPUT连接到倒数第二级移位寄存器单元的复位端RESET，除了第一级移位寄存器单元之外，每一级移位寄存器单元的输出端OUTPUT还连接到上一级移位寄存器单元的复位端RESET，除了最后一级移位寄存器单元之外，每一级移位寄存器单元的输出端OUTPUT还连接到下一级移位寄存器单元的输入信号线Input，即，对于第N级移位寄存器单元，其输入信号线Input连接到第N-1级移位寄存器单元的输出端OUTPUT，复位端RESET连接到第N+1级移位寄存器单元的输出端OUTPUT。奇数级移位寄存器单元的时钟信号线CLK连接到第一时钟信号线CLK1，偶数级移位寄存器单元的时钟信号线CLK连接到第二时钟信号线CLK2，其中第一时钟信号CLK1与第二时钟信号CLK2相位相差180度且电平相反。例如，第1、3、5、7级移位寄存器的时钟信号线CLK连接到第一时钟信号线CLK1，第2、4、6、8级移位寄存器的时钟信号线CLK连接到第二时钟信号线CLK2。

图2是根据现有技术的栅极驱动电路的关机时序图。根据图2示出的关机时序，当关机程序启动后，每一级移位寄存器单元连接的电源信号线Vdd1、Vdd2、Vss、CLK均被拉升到高电平，从而使得每一级移位寄存器单元内所有晶体管导通，并使每一级移位寄存器单元输出高电平，使像素电压在关机后可以达到一致，消除关机残影。随后，信号线Vdd1、Vdd2、Vss、CLK的电位从高电平逐渐回落。

然而，现有技术的关机方式存在缺陷，由于Vdd1，Vdd2，CLK和Vss同时被Xon功能拉高，一段时间之后缓慢降低，因此在关机期间移位寄存器的输出端Output n电位为高，上拉节点PU与下拉节点PD电位也都为高。由于上拉节点PU在输出电容C的一端，而电容C具有保持效果，因此，如果在关机后短时间内重新开机，可能出现栅极驱动电路中部分移位寄存器的上拉节点PU处的电荷尚未释放的情况，在栅极驱动电路逐级驱动移位寄存器的过程中，如果部分移位寄存器单元中的上拉节点PU处的电荷未能释放完毕，可能导致这些移位寄存器单元中的输出晶体管T3在CLK信号到来时提前开启，出现多重输出(multi-output)的画面异常现象。

此外，由于上拉节点PU的电位在相当一段时间内为高。如果在上拉节点PU电荷释放之前重新开机，上拉节点PU将持续控制晶体管T8、T9、T10、T11开启，晶体管T5、T7始终保持关闭，因而下拉节点PD1、PD2无法在信号线Vdd1、Vdd2输入信号控制下被拉高到高电平。在这个情况下，无法通过晶体管T12、T14将上拉节点PU的电位下拉，从而也可能导致栅极驱动电路中部分移位寄存器的输出晶体管T3提前开启，出现画面异常。

本公开的主要思想是在现有的电路结构上做一些改变，增加由第一关机控制信号线和/或第二关机控制信号线控制的关机控制子电路。这样在结合Xon功能时，不需要Xon功能控制所有信号电压，而是只控制第一关机控制信号和/或第二关机控制信号。这样，在关机时，每一级移位寄存器的输出信号可以由关机控制子电路上拉至高电平，实现给像素放电的功能。并且，当第n级移位寄存器单元的输出信号作用到相邻移位寄存器的output n-1点和output n+1上，相邻移位寄存器的上拉节点PU点的电位会随着Vdd和Vss的信号回落到0。这样，在下次开机的时候，上拉节点PU点的电位较低，可以有效防止由于PU点电荷来不及释放而造成的画面异常。

图3是根据本公开的实施例的一种移位寄存器单元的示意性框图。如图3所示，该移位寄存器单元300包括：输入子电路310，其第一端与第一信号线Vdd连接，第二端与上拉节点PU连接；输出子电路320，其第一端与上拉节点PU连接，第二端与时钟信号线CLK连接，第三端与输出端Output n连接，并且被配置为在上拉节点PU的控制下将时钟信号线CLK的时钟信号输出至输出端；关机控制子电路330，其第一端与输出端连接，第二端与第一关机控制信号线连接，第三端与第二关机控制信号线连接，其中所述关机控制子电路配置成在第一关机控制信号的控制下将第二关机控制信号线的第二关机控制信号输入至输出端。

图4是根据本公开的实施例的一种移位寄存器单元的示例电路结构。以下结合图3和图4对该移位寄存器单元的电路结构进行详细说明。

如图4所示，在一个实施例中，输入子电路310包括输入晶体管T1，其中输入晶体管T1的栅极输入信号线Output n-1相连接，第一端与第一信号线Vdd相连接，第二端与上拉节点PU相连接；输出子电路320包括输出晶体管T3及输出电容C，其中输出晶体管T3的栅极与输出电容C的第一端相连并连接到上拉节点PU，输出晶体管T3的第二端与输出电容C的第二端相连并连接到输出端Output n，输出晶体管T3的第二端与时钟信号线CLK连接。关机控制子电路330包括关机控制晶体管T16。其中关机控制晶体管T16的栅极与第一关机控制信号线相连接，第一极与输出端Output n相连接，第二极与第二关机控制信号线相连接。响应于关机信号，所述第一信号线的电位自然回落到零电位，所述第一关机控制信号线被上拉，并控制所述关机控制子电路将所述第二关机控制信号线的第二关机控制信号输出至输出端，其中所述第二关机控制信号的电位被上拉后自然回落到零电位。

在一些实施例中，第一关机控制信号线和第二关机控制信号线可以是同一条信号线。例如，关机控制信号线可以将关机控制晶体管T16的栅极与第二极相连接。

在另一些实施例中，第一关机控制信号线和第二关机控制信号线中的至少一个可以复用移位寄存器连接的其他信号线。在这种情况下，第一关机控制信号线和第二关机控制信号线可以是不同的信号线。例如，第一关机控制信号线和第二关机控制信号线中的一个可以是第一时钟信号线CLK1，另一个可以是其他信号线(如帧输入信号控制线STV、第三信号线VSS或任何其他在移位寄存器正常工作期间不会和第一时钟信号线CLK1同时输出高电平的信号线)。又例如，第一关机控制信号线和第二关机控制信号线中的一个可以是帧输入信号控制线STV，另一个可以是其他信号线(如第一时钟信号线CLK1、第三信号线VSS或任何其他在移位寄存器正常工作期间不会和帧输入信号控制线STV同时输出高电平的信号线)。

在移位寄存器正常工作的状态下，帧输入信号控制线STV为高电位的时间内，第一时钟信号线CLK1都是为低电平。因此，在正常工作状态下关机控制子电路不会对输出端Output n造成影响。

而在关机程序中，当关机Xon功能开启时，帧输入信号控制线STV和时钟信号线CLK同时为高，关机控制晶体管T16开启，输出端Output n输出高电平并对像素区进行放电。类似的，此时栅极驱动电路中的各级移位寄存器均输出高电平，因此输入晶体管T1在输入信号线Output n-1的控制下打开，此时输入信号线Vdd不受关机程序的影响，通过自然放电逐渐回落到0电位，使得上拉节点PU随着第一信号线Vdd自然回落。

在开机时，帧输入信号控制线STV作为第一级移位寄存器的输入信号线，在第一时钟信号线CLK1之前被拉高。因此对其他各级移位寄存器的输出端没有影响，不影响栅极驱动电路的正常工作。

如上所述，根据本公开的移位寄存器单元400能够有效避免出现由于上拉节点PU电位过高造成的输出异常。

图5图示了本公开的实施例的一种移位寄存器单元的示意性框图。图5中示出的输入子电路510、输出子电路520、关机控制子电路530与图3中示出的输入子电路310、输出子电路320、关机控制子电路330结构相同，在此不再赘述。

如图5所示，该移位寄存器单元500还可以包括：下拉控制子电路540，其第一端与上拉节点PU相连接，第二端与第二信号线GCH相连接，第三端与第三信号线VSS连接，并且被配置为根据上拉节点PU的电平、第二信号线GCH输入的第二电源信号以及第三信号线VSS输入的第三电源信号，控制下拉节点PD的电平。

该移位寄存器单元500还可以包括：下拉子电路550，其第一端与下拉节点PD连接，第二端与上拉节点PU连接，第三端与输出端OUTPUT连接，第四端与第三信号线VSS连接，并且被配置为在下拉节点PD的控制下将上拉节点PU和输出端的电平下拉至第三信号线VSS的第三电源信号。

该移位寄存器单元500还可以包括：复位子电路560，其第一端连接复位信号线Output n+1，其第二端连接上拉节点PU，其第三端与第三信号线VSS连接，并且被配置为在复位信号线的控制下将上拉节点PU下拉至第三信号线VSS的第三电源信号。

图6图示了根据本公开的实施例的一种移位寄存器单元的示例电路结构。以下结合图5和图6对该移位寄存器单元的电路结构进行详细说明。其中输入子电路510、输出子电路520、关机控制子电路530与图3中示出的输入子电路310、输出子电路320、关机控制子电路330结构相同，在此不再赘述。

如图6所示，在一个实施例中，下拉控制子电路540包括第一下拉控制晶体管T4、第二下拉控制晶体管T5、第三下拉控制晶体管T9、第四下拉控制晶体管T8，其中第一下拉控制晶体管T4的栅极与第一极相连并连接到第二信号线GCH，第二极连接到第二下拉控制晶体管T5的栅极，并连接到第三下拉控制晶体管T9的第一极；第二下拉控制晶体管T5的第一极与第二信号线GCH连接，第二极与下拉节点PD连接；第三下拉控制晶体管T9的栅极与上拉节点PU连接，第二极与第三信号线VSS连接；第四下拉控制晶体管T8的栅极与上拉节点PU连接，第一极与下拉节点PD连接，第二极与第三信号线VSS连接。

在一个实施例中，下拉子电路550包括第一下拉晶体管T12和第二下拉晶体管T13，其中所述第一下拉晶体管T12的栅极与所述下拉节点PD连接，第一极与上拉节点PU连接，第二极与所述第三信号线VSS连接；所述第二下拉晶体管T13的栅极与所述下拉节点PD连接，第一极与输出端Output n连接，第二极与所述第三信号线VSS连接。

在一个实施例中，复位子电路560包括复位晶体管T2，其中复位晶体管T2的栅极与复位信号线连接，第一极与上拉节点PU连接，第二极与第三信号线VSS连接。

根据本公开的移位寄存器单元600，在关机过程中，移位寄存器的输出端在关机控制子电路的控制下输出高电平，第一信号线Vdd、第二信号线GCH与第三信号线VSS以自然放电的方式逐渐回落至0电位。由于上拉节点PU、下拉节点PD不受关机控制子电路以及各级移位寄存器输出信号的影响，上拉节点PU、下拉节点PD处的电位也自然回落，从而避免在重新开机时出现由于上拉节点PU、下拉节点PD处电荷未及时释放而导致的输出异常。

图7图示了根据本公开的实施例的一种移位寄存器单元的示例电路结构。以下结合图5、图6和图7对该移位寄存器单元的电路结构进行详细说明。其中，图7中示出的输入子电路710、输出子电路720、关机控制子电路730、复位子电路760与图5、图6中示出的结构相同，在此处不再加以赘述。

在一个实施例中，在如图7所示的移位寄存器单元700中，下拉控制子电路740包括两个具有相同结构的子单元，其中第一下拉控制子单元包括第一下拉控制晶体管T4、第二下拉控制晶体管T5、第三下拉控制晶体管T9、第四下拉控制晶体管T8，第二下拉控制子单元包括第一下拉控制晶体管T6、第二下拉控制晶体管T7、第三下拉控制晶体管T11、第四下拉控制晶体管T10。

类似的，下拉子电路750包括两个具有相同结构的子单元，其中第一下拉子单元包括第一下拉晶体管T12和第二下拉晶体管T13，第二下拉子单元包括第一下拉晶体管T14和第二下拉晶体管T15。

如图7所示，第一下拉控制子单元与第一下拉子单元经由第一下拉节点PD1相互连接，第二下拉控制子单元与第二下拉子单元经由第二下拉节点PD2相互连接。

在如图7所示的移位寄存器单元中，T4/T6、T5/T7、T9/T11、T8/T10、T12/T14、T13/T15以及信号线GCH1/GCH2构成两组结构相同的电路结构。在移位寄存器单元的驱动过程中，信号线GCH1/GCH2交替施加驱动信号(如高电平)，即当GCH1输入高电平时，GCH2输入低电平；当GCH1输入低电平时，GCH2输入高电平。通过上述控制方法使得上述两组相同的电路交替实现同样的电路控制功能，从而防止晶体管由于持续处于工作状态而出现电学特性的偏移。

图8是根据本公开的实施例的栅极驱动电路的关机时序图，该关机时序图可以用于如图7所示的移位寄存器单元。

如图8所示，当关机程序启动时，第一信号线Vdd、第二信号线GCH1/GCH2以及第三信号线Vss以自然放电的方式回落至0电位。第一关机控制信号线和第二关机控制信号线被拉高至高电位后逐渐回落至0电位。

通过在关机程序中应用如图8所示的关机时序，在关机过程中，各级移位寄存器单元在第一关机控制线SHUTDOWN1和第二关机控制线SHUTDOWN2的控制下输出高电位。同时由于第一信号线Vdd、第二信号线GCH1/GCH2以及第三信号线Vss以自然放电的方式回落至0电位，因此上拉节点PU和下拉节点PD的电位随着第一信号线Vdd、第二信号线GCH1/GCH2以及第三信号线Vss自然下降。在这种情况下可以避免在重新开机时出现由于上拉节点PU、下拉节点PD处电荷未及时释放而导致的输出异常。

图9是根据本公开的另一实施例的一种移位寄存器单元的示例电路结构。其中，图9中示出的输入子电路710、输出子电路720、关机控制子电路730、复位子电路760与图7中示出的结构相同，在此处不再加以赘述。

根据如图9所示的示例性的电路结构，第一关机控制信号线可以是第三信号线VSS，第二关机控制信号线可以是第四信号线Com。在关机程序中，第四信号线Com和第三信号线VSS被拉高至高电位后逐渐回落至0电位。此时，通过设计输入晶体管T1与复位晶体管T2之间的沟道宽长比，可以使得上拉节点PU随着第一信号线Vdd的电位逐渐回落。上拉节点PU处的电位不会随着第三信号线VSS而升高。从而避免在重新开机时出现由于上拉节点PU、下拉节点PD处电荷未及时释放而导致的输出异常。

根据本公开的另一方面，还提供了一种栅极驱动电路。如图11所示，该栅极驱动电路包括多级级联的移位寄存器单元，其中任意一级或多级的移位寄存器单元可以采用如图3-7、图9之一所示的移位寄存器单元的结构。例如，该栅极驱动电路中多级级联的所有移位寄存器单元均采用如上所述的移位寄存器单元的结构。

图11所示的栅极驱动电路的移位寄存器单元的级联结构中的移位寄存器单元连接到第一关机控制信号线SHUTDOWN1与第二关机控制信号线SHUTDOWN2。在一些实施例中，第一关机控制信号线SHUTDOWN1与第二关机控制信号线SHUTDOWN2可以是同一条关机控制信号线。在另一些实施例中，第一关机控制信号线SHUTDOWN1或第二关机控制信号线SHUTDOWN2中的至少一个可以复用移位寄存器连接的其他信号线。在这种情况下，第一关机控制信号线和第二关机控制信号线可以是不同的信号线。例如，第一关机控制信号线SHUTDOWN1和第二关机控制信号线SHUTDOWN2中的一个可以是第一时钟信号线CKL1，另一个可以是其他信号线(如帧输入信号控制线STV、第三信号线VSS或任何其他在移位寄存器正常工作期间不会和第一时钟信号线CLK1同时输出高电平的信号线)。又例如，第一关机控制信号线SHUTDOWN1和第二关机控制信号线SHUTDOWN2中的一个可以是帧输入信号线STV，另一个可以是其他信号线(如第一时钟信号线CLK1、第三信号线VSS或任何其他在移位寄存器正常工作期间不会和帧输入信号控制线STV同时输出高电平的信号线)。在另一些实施例中，第一关机控制信号线SHUTDOWN1或第二关机控制信号线SHUTDOWN2可以是第三信号线VSS。

此外，图11中与图2中所示的栅极驱动电路的各级移位寄存器单元的级联结构相同，在此不加赘述。

图12是根据本公开的一种显示装置的控制方法的流程图。如图12所示，根据本公开的栅极驱动电路的控制方法包括：

步骤1202：响应于显示装置的关机信号，在第一关机控制信号线上施加导通信号；

步骤1204：在第一关机控制信号的控制下将第二关机控制信号线的第二关机控制信号输入至输出端。

在步骤1202中，响应于显示装置的关机信号(例如当用户按下关机键后)，在第一关机控制信号线SHUTDOWN1上施加导通信号，例如，给SHUTDOWN1以高电平，使得关机控制晶体管T16导通。

在步骤1204中，在第一关机控制信号的控制下将第二关机控制信号线的第二关机控制信号输入至输出端。例如，在第二关机控制信号线上施加高电平。在第一关机控制信号线的控制下，如上所述，通过导通的关机控制晶体管T16将高电平信号经由该级移位寄存器的输出端输出高电平信号。同时，对于本级移位寄存器来说，除来自上一级移位寄存器输出的输入信号线Output n-1与来自下一级移位寄存器输出的复位信号Output n+1，移位寄存器单元连接的其他信号线均自然回落至0电位，使得上拉节点PU与下拉节点PD的电位随着相连接的信号线自然回落。从而避免出现由于上拉节点PU在关机程序中电位被拉高而导致在下一次开机时出现画面异常。

除非另有定义，这里使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员共同理解的相同含义。还应当理解，诸如在通常字典里定义的那些术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。

上面是对本发明的说明，而不应被认为是对其的限制。尽管描述了本发明的若干示例性实施例，但本领域技术人员将容易地理解，在不背离本发明的新颖教学和优点的前提下可以对示例性实施例进行许多修改。因此，所有这些修改都意图包含在权利要求书所限定的本发明范围内。应当理解，上面是对本发明的说明，而不应被认为是限于所公开的特定实施例，并且对所公开的实施例以及其他实施例的修改意图包含在所附权利要求书的范围内。本发明由权利要求书及其等效物限定。

Claims (13)

1.一种移位寄存器，包括：

输入子电路，其第一端与第一信号线连接，第二端与上拉节点连接，第三端与输入信号线相连接；

输出子电路，其第一端与所述上拉节点连接，第二端与时钟信号线连接，第三端与输出端连接，并且被配置为在所述上拉节点的控制下将所述时钟信号线的时钟信号输出至所述输出端；

关机控制子电路，其第一端与所述输出端连接，第二端与第一关机控制信号线连接，第三端与第二关机控制信号线连接，其中所述关机控制子电路配置成在所述第一关机控制信号的控制下将所述第二关机控制信号线的第二关机控制信号输出至所述输出端。

2.如权利要求1所述的移位寄存器，其中所述输入子电路进一步配置成响应于关机信号，所述第一信号线的电位回落到零电位，以及

所述关机控制子电路进一步配置成响应于关机信号，所述第一关机控制信号线被上拉，并控制所述关机控制子电路将所述第二关机控制信号线的第二关机控制信号输出至所述输出端，其中所述第二关机控制信号的电位被上拉后回落到零电位。

3.如权利要求1或2所述的移位寄存器，其中所述第一关机控制信号线和所述第二关机控制信号线中的一个是时钟信号线。

4.如权利要求3所述的移位寄存器，其中所述第一关机控制信号线和所述第二关机控制信号线中的另一个是帧输入信号控制线。

5.如权利要求1或2所述的移位寄存器，还包括：

下拉控制子电路，其第一端与所述上拉节点相连接，第二端与第二信号线相连接，第三端与第三信号线连接，并且被配置为根据所述上拉节点的电平、所述第二信号线输入的第一电源信号以及所述第三信号线输入的第三电源信号，控制下拉节点的电平；

下拉子电路，其第一端与所述下拉节点连接，第二端与所述上拉节点连接，第三端与所述输出端连接，第四端与所述第三信号线连接，并且被配置为在所述下拉节点的控制下将所述上拉节点和所述输出端的电平下拉至所述第三信号线的第三电源信号；

复位子电路，其第一端连接复位信号线，其第二端连接所述上拉节点，其第三端与所述第三信号线连接，并且被配置为在所述复位信号线的控制下将所述上拉节点下拉至所述第三信号线的第三电源信号；

其中响应于所述关机信号，所述第三信号线的电位回落到零电位。

6.如权利要求5所述的移位寄存器，其中所述第一关机控制信号线和所述第二关机控制信号线中的一个是所述第三信号线。

7.如权利要求1或2所述的移位寄存器，其中，

所述关机控制子电路包括关机控制晶体管，其栅极与所述第一关机控制信号线连接，第一极与所述输出端连接，第二极与所述第二关机控制信号线连接。

8.如权利要求1所述的移位寄存器，其中，

输入子电路包括输入晶体管，其中

所述输入晶体管的栅极连接到所述输入信号线，第一极连接到所述第一信号线，第二极与所述上拉节点连接；

输出子电路包括输出晶体管及输出电容，其中

所述输出晶体管的栅极与所述输出电容的第一端相连并连接到所述上拉节点，所述输出晶体管的第二端与所述输出电容的第二端相连并连接到所述输出端，所述输出晶体管的第二端与所述时钟信号线连接。

9.如权利要求5所述的移位寄存器，其中，

下拉控制子电路包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管、第四下拉控制晶体管，其中

所述第一下拉控制晶体管的栅极与第一极相连并连接到所述第二信号线，第二极连接到所述第二下拉控制晶体管的栅极，并连接到所述第三下拉控制晶体管的第一极；

所述第二下拉控制晶体管的第一极与所述第二信号线连接，第二极与所述下拉节点连接；

所述第三下拉控制晶体管的栅极与所述上拉节点连接，第二极与所述第三信号线连接；

所述第四下拉控制晶体管的栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第三信号线连接；

所述下拉子电路包括第一下拉晶体管和第二下拉晶体管，其中

所述第一下拉晶体管的栅极与所述下拉节点连接，第一极与所述输出端连接，第二极与所述第三信号线连接；

所述第二下拉晶体管的栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第三信号线连接；以及

复位子电路包括复位晶体管，其中

所述复位晶体管的栅极与所述复位信号线连接，第一极与所述上拉节点连接，第二极与所述第三信号线连接。

10.一种栅极驱动电路，包括级联的N级移位寄存器，所述移位寄存器为权利要求1-9之一所述的移位寄存器，其中，

第i级的移位寄存器的输入端与第i-1级的移位寄存器的输出端连接，第i级的移位寄存器的输出端与第i-1级的移位寄存器的复位端连接，其中N为大于2的整数，1＜i≤N；

第1级的移位寄存器的输入端与帧输入信号控制线连接；

第N级的移位寄存器的复位端与帧复位信号控制线连接。

11.一种显示装置，包含如权利要求10所述的栅极驱动电路。

12.一种控制方法，应用于如权利要求11所述的显示装置，包括：

响应于显示装置的关机信号，在第一关机控制信号线上施加导通信号；以及

在第一关机控制信号的控制下将第二关机控制信号线的第二关机控制信号输入至输出端。

13.如权利要求12所述的控制方法，所述关机控制子电路包括关机控制晶体管，其栅极与第一关机控制信号线连接，第一极与输出端连接，第二极与第二关机控制信号线连接，其中

在第一关机控制信号的控制下将第二关机控制信号线的第二关机控制信号输入至输出端包括：

在第一关机控制信号线上施加导通信号，使得所述关机控制晶体管导通，并将输出端的电位上拉到第二关机控制信号线的电位。