CN115482792A - 一种显示面板 - Google Patents

Abstract

本公开涉及显示技术领域，提供一种显示面板。该显示面板包括电源驱动电路和栅极驱动电路，电源驱动电路包括电压输出电路，电压输出电路连接控制信号端、电平转换端、第一电平信号端和第二电平信号端，电压输出电路用于在控制信号端的信号与第一电平信号端的信号极性相同时通过电平转换端输出第二电平信号端的信号；栅极驱动电路中的移位寄存器单元包括栅极控制电路，栅极控制电路连接时钟信号端、电平转换端和移位信号输出端，用于在显示面板的下电阶段响应时钟信号端的信号将电平转换端的信号传输至移位信号输出端以拉高移位信号输出端；其中，第一电平信号端的信号与第二电平信号端的信号极性相反。

Description

一种显示面板

技术领域

本公开涉及显示技术领域，具体而言，涉及一种显示面板。

背景技术

在现在液晶显示屏的产品设计中，通常会采用栅极驱动电路(Gate Driver onArray，简称GOA)设计。GOA设计可以节省GIC费用，并且节省Gate侧空间，利于产品窄边框需求。

显示屏断电过程中，为防止在断电后像素电压存留造成像素液晶极化，以及电压残留到下一次屏幕开启，造成开机画面显示异常，会在断电过程中对像素进行放电处理。

显示屏下电启动放电时，所有CLK拉高，Gate打开，DDIC(Display Driver IC)GIPPad负载瞬间增大百倍，产生大电流抽载100～200mA，GOA控制信号如CLK、STV等都是经过DDIC控制GIP PAD输出产生，但是DDIC GIP PAD电流驱动能力较弱，一般为30mA以下，瞬间电流100mA以下。在长时间的开关机测试中，会造成显示驱动电路DDIC的输出引脚烧毁。

发明内容

本公开的目的在于克服上述现有技术的不足，提供一种显示面板。

根据本公开的一个方面，提供一种显示面板，包括：电源驱动电路，所述电源驱动电路包括：电压输出电路，连接控制信号端、电平转换端、第一电平信号端和第二电平信号端，所述电压输出电路用于在所述控制信号端的信号与所述第一电平信号端的信号极性相同时通过所述电平转换端输出所述第二电平信号端的信号，或者在所述控制信号端的信号与所述第二电平信号端的信号极性相同时通过所述电平转换端输出第一电平信号端的信号；栅极驱动电路，所述栅极驱动电路包括多个级联的移位寄存器单元，所述移位寄存器单元包括：栅极控制电路，连接时钟信号端、所述电平转换端和移位信号输出端，用于在所述显示面板的下电阶段响应所述时钟信号端的信号将所述电平转换端的信号传输至所述移位信号输出端以拉高所述移位信号输出端；或者，连接所述电平转换端和移位信号输出端，用于在所述下电阶段响应所述电平转换端的信号将所述电平转换端的信号传输至所述移位信号输出端以拉高所述移位信号输出端；其中，所述第一电平信号端的信号与所述第二电平信号端的信号极性相反。

在本公开的示例性实施例中，所述电压输出电路包括第一电压选择电路，所述第一电压选择电路包括第一选择支路和第二选择支路，且所述控制信号端包括第一子控制信号端；其中，所述第一选择支路连接所述第一子控制信号端、所述电平转换端和所述第一电平信号端；所述第二选择支路连接子控制信号端、所述电平转换端和所述第二电平信号端；所述第一电压选择电路用于在所述第一子控制信号端的信号与所述第一电平信号端的信号极性相反时利用所述第二选择支路由所述电平转换端输出所述第二电平信号端的信号，或者用于在所述第一子控制信号端的信号与所述第二电平信号端的信号极性相反时利用所述第一选择支路由所述电平转换端输出所述第一电平信号端的信号。

在本公开的示例性实施例中，所述第一选择支路包括：第一分压电路，第一端连接所述第一子控制信号端，分压输出端连接第二节点，第二端连接所述第一电平信号端，所述第一分压电路用于利用所述第二节点与所述第一电平信号端的电压差通过所述分压输出端输出第一分压信号；第一开关电路，第一端连接所述第一分压电路的输出端，第二端连接所述电平转换端，控制端连接所述第二节点，所述第一开关电路用于响应所述第二节点与所述第一电平信号端的电压差将所述第一电平信号端的信号传输至所述电平转换端；第一滤波电路，串接于所述第一子控制信号端和所述第一分压电路的第一端之间；所述第二选择支路包括：第二分压电路，第一端连接所述第一子控制信号端，分压端输出端连接第一节点，第二端连接所述第二电平信号端，所述第二分压电路用于利用所述第一节点与所述第二电平信号端的电压差通过所述分压输出端输出第二分压信号；

第二开关电路，第一端连接第二分压电路的第二端，第二端连接所述电平转换端，控制端连接所述第一节点，所述第二开关电路用于响应所述第一节点与所述第二电平信号端的电压差将所述第二电平信号端的信号传输至所述电平转换端；第二滤波电路，串接于所述第一子控制信号端与所述第二分压电路的第一端之间。

在本公开的示例性实施例中，所述第一分压电路包括第一电阻和第二电阻，所述第一滤波电路包括第一电容，所述第一开关电路包括第一三极管；所述第二分压电路包括第三电路和第四电阻，所述第二滤波电路包括第二电容，所述第二开关电路包括第二三极管；其中，所述第一电容的第一极连接所述第一子控制信号端、第二极连接所述第一分压电路的第一端；所述第一电阻的一端、所述第二电阻的一端对应连接所述第一分压电路的第一端和第二端，所述第一电阻与所述第二电阻的公共连接端连接所述第一分压电路的分压输出端；所述第一三极管的第一极、第二极和控制极对应连接所述第一开关电路的第一端、第二端和控制端；所述第二电容的第一极连接所述第一子控制信号端、第二极连接所述第二分压电路的第一端；所述第三电阻的一端、所述第四电阻的一端对应连接所述第二分压电路的第一端和第二端，所述第三电阻和所述第四电阻的公共连接端连接所述第二分压电路的分压输出端；所述第二三极管的第一极、第二极和控制极对应连接所述第二开关电路的第一端、第二端和控制端；所述第一三极管与所述第二三极管极性相反。

在本公开的示例性实施例中，所述第一三极管为PNP型三极管，所述第二三级管为NPN型三极管。

在本公开的示例性实施例中，所述电压输出电路包括第二电压选择电路，所述第二电压选择电路包括第三选择支路和第四选择支路，且所述控制信号端包括第二子控制信号端；其中，所述第三选择支路连接所述第二子控制信号端、参考电压端、电平转换端和所述第一电平信号端，所述第三选择支路用于在所述第二子控制信号端的电压大于所述参考电压端的电压时将所述第一电平信号端的信号传输至所述电平转换端进行输出；所述第四选择支路连接所述第二子控制信号端、所述参考电压端、所述电平转换端和所述第二电平信号端，所述第四选择支路用于在所述第二子控制信号端的电压小于所述参考电压端的电压时将所述第二电平信号端的信号传输至所述电平转换端进行输出。

在本公开的示例性实施例中，所述第三选择支路包括：第一比较器，同相输入端连接所述第二子控制信号端，反相输入端连接所述参考电压端，所述第一比较器用于在所述第二子控制信号端的电压大于所述参考电压端的电压时输出第一导通信号；第一晶体管，第一极连接所述第一电平信号端，第二极连接所述电平转换端，栅极连接所述第一比较器的输出端，所述第一晶体管用于响应所述第一导通信号将所述第一电平信号端的信号传输至所述电平转换端进行输出；所述第四选择支路包括：第二比较器，同相输入端连接所述参考电压端，反相输入端连接所述第二子控制信号端，所述第二比较器用于在所述参考电压端的电压大于所述第二子控制信号端的电压时输出第二导通信号；第二晶体管，第一极连接所述第二电平信号端，第二极连接所述电平转换端，栅极连接所述第二比较器的输出端，所述第二晶体管用于响应所述第二导通信号将所述第二电平信号端的信号传输至所述电平转换端进行输出；所述第一晶体管和所述第二晶体管极性相同。

在本公开的示例性实施例中，所述第一晶体管和所述第二晶体管均为N型晶体管。

在本公开的示例性实施例中，所述输出控制电路包括第一子输出控制电路，所述第一子输出控制电路包括：第十二晶体管，第一极连接所述电平转换端，第二极连接所述第十三晶体管的栅极，栅极连接所述时钟信号端，所述第十二晶体管用于在下电阶段响应所述时钟信号端的信号将所述电平转换端的信号传输至第二极；第十三晶体管，第一极连接所述电平转换端，第二极连接所述移位信号输出端，栅极连接所述第十二晶体管的第二极，所述第十三晶体管用于响应所述第十二晶体管提供的信号将所述电平转换端提供的信号传输至所述移位信号输出端以拉高所述移位信号输出端；所述第十二晶体管、所述第十三晶体管均为N型晶体管。

在本公开的示例性实施例中，所述输出控制电路包括第二子输出控制电路，所述第二子输出控制电路包括：第十四晶体管，第一极和栅极连接所述电平转换端，第二极连接所述移位信号输出端，所述第十四晶体管用于在下电阶段响应所述电平转换端的信号将所述电平转换端的信号传输至所述移位信号输出端以拉高所述移位信号输出端；所述第十四晶体管为N型晶体管。

本公开提供的显示面板，电源驱动电路包括电压输出电路，在显示面板的下电阶段，电压输出电路能够在控制信号端的信号控制下，输出第二电平信号端的电压信号，由此移位寄存器单元可以通过输出控制电路利用第二电平信号端的信号上拉移位信号输出端，对移位信号输出端进行充电，以在显示面板的下电阶段启动像素放电。而在显示过程中，电压输出电路输出第一电平信号端的信号，关闭移位寄存器单元中的输出控制电路，从而不影响显示面板在运行阶段的正常工作。本公开显示面板，控制移位寄存器单元中第一电平信号端进行电压翻转的电压信号不再由显示驱动电路提供，而由电流承载能力强的电源驱动电路提供，因此不会在显示面板的下电阶段出现浪涌电流破坏显示驱动电路的信号引脚的问题。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为根据本公开一种实施方式的显示面板的供电示意图；

图2为根据本公开一种实施方式的电压输出电路的结构示意图；

图3为根据本公开一种实施方式的电压输出电路的结构示意图；

图4为根据本公开一种实施方式的移位寄存器单元的结构示意图；

图5为根据本公开一种实施方式的移位寄存器单元的结构示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。

在液晶显示屏的产品设计中，通常会采用用GOA设计。GOA是将Gate驱动IC功能设计到显示面板上，通过外部时序信号的开启和关断，控制GOA单元输出高电平或者低电平，进而控制栅级的逐行打开和关断。GOA设计可以节省GIC费用，并且节省Gate侧空间，利于产品窄边框需求。

显示屏断电过程中，为防止在断电后像素电压存留造成像素液晶极化，以及电压残留到下一次屏幕开启，造成开机画面显示异常，会在断电过程中对像素进行放电处理，具体的放电流程为，在VDD电压下降到特定阈值电压后，显示驱动电路DDIC会启动内置的Level Shifter的Xon功能，即将所有GOA信号(CLK，STV，VDDO，VDDE等)拉到高电平VGH，同时将VGL也拉到高电平VGH，对GOA单元进行充电，进而将所有GOA单元的Output打开，同时Source IC将输出电压拉到Vcom/GND，对像素进行放电。随着VGH电压降低，当VGH电压下降到UVLO(Under Voltage Lockout Threshold)电压范围，一般为3～5V，所有信号拉到VGL，栅级输出关断，最后随VGL放电到GND。

显示驱动电路DDIC放电有两种模式，ABN Mode和GAS Mode。ABN Mode为当输出数据信号消失后所有控制信号拉高到VGH，同时Source输出黑画面，持续时间约80ms，对像素进行放电处理。GAS Mode同Xon功能放电，即检测VDD电压掉电情况启动像素放电。

相关技术中，在显示屏信赖性测试中会有开关机测试，一般为10s开机，5s关机，或者10s开机，10s关机，持续240小时，显示屏在长时间的开关机测试中，由于启动了ABN和GAS两种模式，长时间测试，下电过程中，大电流发热。长时间累积，造成显示驱动电路DDIC的输出GIP Pad烧毁。

图1为根据本公开一种实施方式的显示面板的供电示意图，如图1所示，显示面板可以包括电源驱动电路PMIC和栅极驱动电路GOA，电源驱动电路PMIC可以包括电压输出电路100，电压输出电路100连接控制信号端SW、电平转换端VGLC、第一电平信号端VGL和第二电平信号端VGH，电压输出电路100可用于响应控制信号端SW的信号在控制信号端SW的信号与第一电平信号端VGL的信号极性相同时通过电平转换端VGLC输出第二电平信号端VGH的信号，或者在控制信号端SW的信号与第二电平信号端VGH的信号极性相同时通过电平转换端VGLC输出第一电平信号端VGL的信号；栅极驱动电路GOA包括多个级联的移位寄存器单元(GOA1……GOAn)，移位寄存器单元可以包括输出控制电路200，输出控制电路200连接时钟信号端CLK、电平转换端VGLC和移位信号输出端G-out，输出控制电路200可用于在显示面板的下电阶段X-ON响应时钟信号端CLK的信号将电平转换端VGLC的信号传输至移位信号输出端G-out以拉高移位信号输出端G-out；或者，输出控制电路200连接电平转换端VGLC和移位信号输出端G-out，相应地，输出控制电路200可用于在下电阶段X-ON响应电平转换端VGLC的信号将电平转换端VGLC的信号传输至移位信号输出端G-out以拉高移位信号输出端G-out；其中，第一电平信号端VGL的信号与第二电平信号端VGH的信号极性相反。

本公开提供的显示面板，电源驱动电路PMIC包括电压输出电路100，在显示面板的下电阶段X-ON，电压输出电路100能够在控制信号端SW的信号控制下，输出第二电平信号端VGH的电压信号，由此移位寄存器单元可以通过输出控制电路200利用第二电平信号端VGH的信号上拉移位信号输出端G-out，对移位信号输出端G-out进行充电，以在显示面板的下电阶段X-ON启动像素放电。而在显示过程中，电压输出电路100输出第一电平信号端VGL的信号，关闭移位寄存器单元中的输出控制电路200，从而不影响显示面板在运行阶段的正常工作。本公开显示面板，控制移位寄存器单元中第一电平信号端VGL进行电压翻转的电压信号不再由显示驱动电路显示驱动电路DDIC提供，而由电流承载能力强的电源驱动电路PMIC提供，因此不会在显示面板的下电阶段X-ON出现浪涌电流破坏显示驱动电路显示驱动电路DDIC的信号引脚的问题。

电平转换端VGLC用于在显示面板的不同阶段输出不同的电平信号。具体地，在显示面板的运行阶段，电平转换端VGLC输出低电平信号；在显示面板的下电阶段X-ON，电平转换端VGLC输出高电平信号，用于对各移位寄存器单元的输出端进行充电，对像素进行放电。本公开电平转换端VGLC连接电源驱动电路PMIC(Power Management IC)，因为电源驱动电路PMIC的电流承载能力更强，因而在显示面板下电阶段X-ON，不会因为电平转换端VGLC要输出高电平信号而出现浪涌电流烧毁输出引脚的问题。

并且，在显示面板的下电阶段X-ON对各移位寄存器单元的输出进行充电的控制信号由电源驱动电路PMIC输出，因此也降低了显示驱动电路DDIC的负载，从而在显示面板的下电阶段X-ON显示驱动电路DDIC仅需要承担CLK信号的高电平，因此相当于分担了显示驱动电路DDIC在显示面板下电阶段X-ON的浪涌电流，从而也进一步降低了显示驱动电路DDIC因为大浪涌电流而烧毁引脚的可能性。

第一电平信号端VGL用于输出第一电平信号，第二电平信号端VGH用于输出第二电平信号。第一电平信号端VGL的信号与第二电平信号端VGH的信号极性相反，例如可以为，第一电平信号端VGL的信号为低电平，第二电平信号端VGH的信号为高电平。或者，第一电平信号端VGL的信号为高电平，第二电平信号端VGH的信号为低电平。

需要说明的是，本公开所述的高电平、低电平是指电路节点的电位范围代表的两种逻辑状态。举例来说，第二电平信号端VGH的信号为高电平可以具体指代高于公共端电压的电平，第一电平信号端VGL的信号为低电平可以具体指代低于公共端电压的电平。具体的电位范围可以在具体应用场景下根据需要进行设置，本公开对此不作限定。在不作特殊说明的情况下，下文仅以第一电平信号端VGL的信号为低电平且第二电频信号端的信号为高电平为例进行示例性说明。

此外，本公开所述的“拉高移位信号输出端G-out”可以理解为将移位信号输出端G-out拉高为高电平，“拉高”可以通过电荷的定向移动实现，因此可以具体藉由具有相应功能的电子元器件或其组合实现，本公开对此不做限制。

下面结合附图对本公开显示面板的工作原理作进一步介绍。

图2为根据本公开一种实施方式的电压输出电路的结构示意图，如图2所示，电压输出电路100可以包括第一电压选择电路110，第一电压选择电路110可以包括第一选择支路10和第二选择支路20，且控制信号端SW包括可以第一子控制信号端STV；其中，第一选择支路10连接第一子控制信号端STV、电平转换端VGLC和第一电平信号端VGL；第二选择支路20子控制信号端STV、电平转换端VGLC和第二电平信号端VGH；第一电压选择电路110可用于在第一子控制信号端STV的信号与第一电平信号端VGL的信号极性相反时利用第二选择支路20由所述电平转换端VGLC输出第二电平信号端VGH的信号，或者可用于在第一子控制信号端STV的信号与第二电平信号端VGH的信号极性相反时利用第一选择支路10由所述电平转换端VGLC输出第一电平信号端VGL的信号。

其中，第一子控制信号端STV的信号可以由显示驱动电路DDIC进行输出，其可以为高电平或低电平。具体地，在显示面板的下电阶段X-ON，第一子控制信号端STV的信号可以为低电平，第二选择支路20导通将第二电平信号端VGH的信号传输至电平转换端VGLC，从而电平转换端VGLC输出高电平信号，从而在显示面板的下电阶段X-ON，通过向控制信号端SW输出低电平信号而使得电平转换端VGLC输出高电平信号控制移位寄存器中的输出控制电路200导通而对移位寄存器的移位信号输出端G-out进行充电。在显示面板的运行阶段，第一子控制信号端STV的信号为高电平信号，第一选择支路10导通将第一电平信号传输至电平转换端VGLC，从而电平转换端VGLC输出低电平信号，从而在显示面板的运行阶段通过向第一子控制信号端STV提供高电平信号而使得电平转换端VGLC输出低电平信号而关闭移位寄存器中的输出控制电路200，从而不会影响移位寄存器的移位信号输出端G-out的正常输出。

如图2所示，在示例性实施例中，第一选择支路10可以包括第一分压电路11、第一开关电路12和第一滤波电路13，其中，第一分压电路11的第一端连接第一子控制信号端STV，第一分压电路11的分压输出端连接第二节点N2，第一分压电路11的第二端连接第一电平信号端VGL，第一分压电路11可用于利用第二节点N2与第一电平信号端VGL的电压差通过分压输出端输出第一分压信号；第一开关电路12的第一端连接第一分压电路11的输出端，第一开关电路12的第二端连接电平转换端VGLC，第一开关电路12的控制端连接第二节点N2，第一开关电路12可用于响应第二节点N2与第一电平信号端VGL的电压差将第一电平信号端VGL的信号传输至电平转换端VGLC；第一滤波电路13串接于第一子控制信号端STV和第一分压电路11的第一端之间。

第二选择支路20可以包括第二分压电路21、第二开关电路22和第二滤波电路23，其中，第二分压电路21的第一端连接第一子控制信号端STV，第二分压电路21的分压端输出端连接第一节点N1，第二分压电路21的第二端连接第二电平信号端VGH，第二分压电路21可用于利用第一节点N1与第二电平信号端VGH的电压差通过分压输出端输出第二分压信号；第二开关电路22的第一端连接第二分压电路21的第二端，第二开关电路22的第二端连接电平转换端VGLC，第二开关电路22的控制端连接第一节点N1，第二开关电路22可用于响应第一节点N1与第二电平信号端VGH的电压差将第二电平信号端VGH的信号传输至电平转换端VGLC；第二滤波电路23串接于第一子控制信号端STV与第二分压电路21的第一端之间。

具体地，在显示面板的下电阶段X-ON，第一子控制信号端STV可以为低电平，第一电平信号端VGL与第一子控制信号端STV之间断路，相应地，第一开关电路12关闭。第二电平信号端VGH的高电平信号经由第二分压电路21分压后向第一节点N1提供第二分压信号，显然第一分压信号小于第二电平信号端VGH的电压值，从而控制第二开关电路22导通，导通的第二开关电路22将第二电平信号传输至电平转换端VGLC，由此电压输出电路100此时输出高电平信号。在显示面板的运行阶段，第一子控制信号端STV可以为高电平，第二电平信号端VGH与第一子控制信号端STV之间等电位，因而第二电平信号端VGH与第一子控制信号端STV之间断路。第一电平信号端VGL的低电平与第一子控制信号端STV的高电平构成回路，第一子控制信号端STV的高电平经由第一分压电路11分压后向第二节点N2提供第一分压信号，显然，第一分压信号大于第一电平信号端VGL的电压值，从而控制第一三极管导通，导通的第一三极管将第一电平信号端VGL的信号传输至电平转换端VGLC，由此电压输出电路100此时输出低电平信号。

如图2所示，在示例性实施例中，第一分压电路11和第二分压电路21均可以采用电阻分压电路，第一滤波电路13和第二滤波电路23均可以由电容组成，第一开关电路12和第二开关电路22均可以通过开关管形成。

举例而言，第一分压电路11可以包括第一电阻R1和第二电阻R2，第一滤波电路13可以包括第一电容C1，第一开关电路12可以包括第一三极管Q1，第一电容C1的第一极连接第一子控制信号端STV、第二极连接第一分压电路11的第一端；第一电阻R1的一端、第二电阻R2的一端对应连接第一分压电路11的第一端和第二端，第一电阻R1与第二电阻R2的公共连接端连接第一分压电路11的分压输出端；第一三极管Q1的第一极、第二极和控制极对应连接第一开关电路12的第一端、第二端和控制端。

第二分压电路21可以包括第三电路和第四电阻R4，第二滤波电路23可以包括第二电容C2，第二开关电路22可以包括第二三极管Q2，第二电容C2的第一极连接第一子控制信号端STV、第二极连接第二分压电路21的第一端；第三电阻R3的一端、第四电阻R4的一端对应连接第二分压电路21的第一端和第二端，第三电阻R3和第四电阻R4的公共连接端连接第二分压电路21的分压输出端；第二三极管Q2的第一极、第二极和控制极对应连接第二开关电路22的第一端、第二端和控制端。

其中，第一三极管Q1可以为PNP型三极管，第二三极管Q2可以为NPN型三极管。

当第一子控制信号端STV为低电平时，此时第一电平信号端VGL与第一子控制信号端STV等电位而使得第一电平信号端VGL与第二节点N2之间没有压差，即第一三极管Q1的基极电流Ibe为0，第一三极管Q1截止。第二电平信号端VGH的高电位与第一子控制信号端STV的低电位形成回路，第二电平信号端VGH的高电平经由第三电阻R3和第四电阻R4分压后由第一节点N1输出第一分压信号，显然，第一分压信号小于第二电平信号端VGH的电压，从而使得第二三极管Q2的基极电流Ibe大于0，第二三极管Q2导通，电平转换端VGLC输出第二电平信号端VGH的高电平信号。

当第一子控制信号端STV为高电平时，此时第二电平信号端VGH与第一子控制信号端STV等电位而使得第二电平信号端VGH与第一节点N1之间没有压差，从而第二三极管Q2的基极电流Ibe为0，第二三极管Q2截止。第一电平信号端VGL的低电位与第一子控制信号端STV的高电位形成回路，第一子控制信号端STV的高电位经由第一电阻R1和第二电阻R2分压后向第二节点N2提供第二分压信号，第二分压信号大于第一电平信号端VGL的电压，因此，第一三极管Q1的基极电流Ibe大于0，第一三极管Q1导通而将第一电平信号端VGL的低电平信号传输至电平转换端VGLC，即电平转换端VGLC此时输出第一电平信号端VGL的低电平信号。

此外，在示例性实施例中，第一电压选择电路110还可以包括第三滤波电路30，第三滤波电路30串接于第一选择支路10与电平转换端VGLC以及第二选择支路20与电平转换端VGLC之间。第三滤波电路30可以包括多个并联的滤波电容，例如，可以包括并联的第一滤波电容C9932、第二滤波电容C9942和第三滤波电容C9955，通过选择合适的电容值，可以滤波高频干扰信号。

应该理解的，在其他实施例中，第一选择支路10和第二选择支路20还可以具有其他的电路结构，此处不再一一列举。

图3为根据本公开一种实施方式的电压输出电路的结构示意图，如图3所示，电压输出电路100还可以包括第二电压选择电路120，第二电压选择电路120可以包括第三选择支路40和第四选择支路50，且控制信号端SW可以包括第二子控制信号端VDD；其中，第三选择支路40连接第二子控制信号端VDD、参考电压端Vref、电平转换端VGLC和第一电平信号端VGL，第三选择支路40用于在第二子控制信号端VDD的电压大于参考电压端Vref的电压时将第一电平信号端VGL的信号传输至电平转换端VGLC进行输出；第四选择支路50连接第二子控制信号端VDD、参考电压端Vref、电平转换端VGLC和第二电平信号端VGH，第四选择支路50用于在第二子控制信号端VDD的电压小于参考电压端Vref的电压时将第二电平信号端VGH的信号传输至电平转换端VGLC进行输出。

具体地，第二子控制信号端VDD的信号同样可以由显示驱动电路DDIC提供，例如可以为数字VDD。在显示面板正常运行过程中，第二子控制信号端VDD的信号为高电平，第三选择支路40导通，将第一电平信号端VGL的信号传输至电平转换端VGLC进行输出，即电平转换端VGLC此时输出第一电平信号端VGL的低电平信号，从而不对移位寄存器的输出产生影响。在显示面板的下电阶段，第二子控制信号端VDD的信号为低电平，第四选择支路50导通将第二电平信号端VGH的高电平信号传输至电平转换端VGLC，即此时电压输出电路100输出高电平信号拉高移位寄存器单元的移位信号输出端G-out。

如图3所示，在示例性实施例中，第三选择支路40可以包括第一比较器U1和第一晶体管T1，第一比较器U1的同相输入端连接第二子控制信号端VDD，第一比较器U1的反相输入端连接参考电压端Vref，第一比较器U1可用于在第二子控制信号端VDD的电压大于参考电压端Vref的电压时输出第一导通信号；第一晶体管T1的第一极连接第一电平信号端VGL，第一晶体管T1的第二极连接电平转换端VGLC，第一晶体管T1的栅极连接第一比较器U1的输出端，第一晶体管T1可用于响应第一导通信号将第一电平信号端VGL的信号传输至电平转换端VGLC进行输出。第四选择支路50可以包括第二比较器U2和第二晶体管T2，第二比较器U2的同相输入端连接参考电压端Vref，第二比较器U2的反相输入端连接第二子控制信号端VDD，第二比较器U2可用于在参考电压端Vref的电压大于第二子控制信号端VDD的电压时输出第二导通信号；第二晶体管T2的第一极连接第二电平信号端VGH，第二晶体管T2的第二极连接电平转换端VGLC，第二晶体管T2的栅极连接第二比较器U2的输出端，第二晶体管T2可用于响应第二导通信号将第二电平信号端VGH的信号传输至电平转换端VGLC进行输出。

其中，第一晶体管T1和第二晶体管T2可以为N型晶体管，例如可以为N型氧化物晶体管。当第二子控制信号端VDD的信号为高电平时，第一比较器U1的反相输入端电压高于同相输入端电压，从而第一比较器U1输出低电平信号，控制第一晶体管T1关闭。同时，第二比较器U2的同相输入端电压高于反相输入端电压而输出高电平信号，从而导通与其连接的第二晶体管T2，导通的第二晶体管T2将第一电平信号端VGL的信号传输至电平转换端VGLC，即电压输出电路100此时输出低电平信号。相反，当第二子控制信号端VDD的信号为低电平时，第二比较器U2的同相输入端电压小于反相输入端电压而输出低电平信号，控制与其连接的第二晶体管T2关闭。同时，第一比较器U1的同相输入端电压大于反相输入端电压而输出高电平信号，从而导通与其连接的第一晶体管T1，导通的第一晶体管T1将第二电平信号端VGH的高电平信号传输至电平转换端VGLC，即电压输出电路100此时输出低电平信号。

图4为根据本公开一种实施方式的移位寄存器单元的结构示意图，如图4所示，在示例性实施例中，输出控制电路200可以包括第一子输出控制电路201，第一子输出控制电路201可以包括第十二晶体管M12和第十三晶体管M13，第十二晶体管M12的第一极连接电平转换端VGLC，第十二晶体管M12的第二极连接第十三晶体管M13的栅极，第十二晶体管M12的栅极连接时钟信号端CLK，第十二晶体管M12可用于在下电阶段X-ON响应时钟信号端CLK的信号将电平转换端VGLC的信号传输至第二极；第十三晶体管M13的第一极连接电平转换端VGLC，第十三晶体管M13的第二极连接移位信号输出端G-out，第十三晶体管M13的栅极连接第十二晶体管M12的第二极，第十三晶体管M13可用于响应第十二晶体管M12提供的信号将电平转换端VGLC提供的信号传输至移位信号输出端G-out以拉高移位信号输出端G-out。

其中，第十二晶体管M12和第十三晶体管M13可以均为N型晶体管。在显示面板正常运行阶段，电平转换端VGLC输出低电平信号，此时，可以通过时钟信号端CLK输出高电平信号而控制第十二晶体管M12导通，导通的第十二晶体管M12将电平转换端VGLC的低电平信号传输至第十三晶体管M13的栅极，从而控制第十三晶体管M13关闭，因此在显示面板的正常运行阶段，输出控制电路200不影响移位寄存器单元的正常工作。

在显示面板的下电阶段X-ON，电平转换端VGLC转为输出高电平信号，此时，时钟信号端CLK输出高电平信号控制第十二晶体管M12导通，导通的第十二晶体管M12将电平转换端VGLC的高电平信号传输至第十三晶体管M13的栅极，从而控制第十三晶体管M13导通，导通的第十三晶体管M13进一步将电平转换端VGLC的高电平信号传输至移位信号输出端G-out，对移位信号输出端G-out进行充电，使得显示面板进行像素放电。

图5为根据本公开一种实施方式的移位寄存器单元的结构示意图，如图5所示，在示例性实施例中，输出控制电路200可以包括第二子输出控制电路202，第二子输出控制电路202可以包括：第十四晶体管M14的第一极和栅极连接电平转换端VGLC，第十四晶体管M14的第二极连接移位信号输出端G-out，第十四晶体管M14可用于在下电阶段X-ON响应电平转换端VGLC的信号将电平转换端VGLC的信号传输至移位信号输出端G-out以拉高移位信号输出端G-out。

其中，第十四晶体管M14可以为N型晶体管，例如可以为N型氧化晶体管。在显示面板的正常运行阶段，电平转换端VGLC输出低电平信号，此时，第十四晶体管M14关闭，从而不会对移位寄存器单元的输出产生影响。在显示面板的下电阶段X-ON，电平转换端VGLC转为输出高电平信号，此时，第十四晶体管M14导通，导通的第十四晶体管M14进一步将电平转换端VGLC的高电平信号传输至移位信号输出端G-out，对移位信号输出端G-out进行充电，从而控制像素进行下电阶段X-ON的放电。

此外，如图4、图5所示，在示例性实施例中，该移位寄存器单元在显示阶段可包括如下几个阶段：

在第一阶段，输入信号端Input信号加载后，上拉节点PU拉高，第一下拉晶体管M6A、第二下拉晶体管M6B导通，上拉节点PU通过第一下拉晶体管M6A对第一下拉节点PD1进行放电，通过第二下拉晶体管M6B对第二下拉节点PD2进行放电，此时第三晶体管M3打开。

在第二阶段，输入信号端Input信号拉低，时钟信号端CLK信号拉高，通过电容C的自举作用，上拉节点PU电压进一步拉高，第三晶体管M3进一步完全打开，移位信号输出端G-output电压快速拉高到高电平，此时源极驱动电路Source-IC输出像素电压Vdata，通过像素驱动电路中的晶体管进行充电；同时时钟信号端CLK拉高，第十二晶体管M12打开，此时VGL为低电平，对第十三晶体管M13栅极进行放电，第十三晶体管M13保持关闭，不会对移位信号输出端G-output进行放电。

在第三阶段，时钟信号端CLK信号拉低，此时第一电源端VDDO、第二电源端VDDE信号为高电平，第一下拉节点PD1、第二下拉节点PD2进行充电拉高，第一下拉节点PD1通过第一上拉控制晶体管M10A对上拉节点PU进行放电，通过第一输出控制晶体管M11A对移位信号输出端G-output进行放电，第二下拉节点PD2通过第二上拉控制晶体管M10B对上拉节点PU进行放电，通过第二输出控制晶体管M11B对移位信号输出端G-output进行放电，此时上拉节点PU保持低点位，移位信号输出端G-output拉低保持低电平，对像素电压进行保持。时钟信号端CLK信号拉低，第十二晶体管M12关闭，第十三晶体管M13关闭。不会对移位信号输出端G-output电位造成影响。

在显示面板的断电过程中，电平转换端VGLC通过电压输出电路100拉高，同时时钟信号端CLK信号拉高，第十二晶体管M12打开，从而第十三晶体管M13栅极电压拉高，电平转换端VGLC对移位信号输出端G-output进行充电，移位信号输出端G-output电压拉高，像素打开进行放电处理。由于时钟信号端CLK信号仅对第十二晶体管M12栅极开启作用，电流较小，因此不会产生Inrush烧毁问题。

应该理解的，本公开仅以图4、图5所示的移位寄存器电路进行示例性说明，不应理解为对本公开移位寄存器单元的电路结构限制。在其他实施例中，移位寄存器单元还可以具有其他的电路结构，并且在其他电路结构中，同样可以在移位信号输出端G-out增加输出控制电路200，利用电源驱动电路PMIC对电平转换端VGLC进行电压控制而实现在显示面板的下电阶段进行像素放电且在显示面板的正常运行阶段正常运行。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性远离并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

Claims (10)

1.一种显示面板，其特征在于，包括：

电源驱动电路，所述电源驱动电路包括：

电压输出电路，连接控制信号端、电平转换端、第一电平信号端和第二电平信号端，所述电压输出电路用于在所述控制信号端的信号与所述第一电平信号端的信号极性相同时通过所述电平转换端输出所述第二电平信号端的信号，或者在所述控制信号端的信号与所述第二电平信号端的信号极性相同时通过所述电平转换端输出第一电平信号端的信号；

栅极驱动电路，所述栅极驱动电路包括多个级联的移位寄存器单元，所述移位寄存器单元包括：

栅极控制电路，连接时钟信号端、所述电平转换端和移位信号输出端，用于在所述显示面板的下电阶段响应所述时钟信号端的信号将所述电平转换端的信号传输至所述移位信号输出端以拉高所述移位信号输出端；或者，连接所述电平转换端和移位信号输出端，用于在所述下电阶段响应所述电平转换端的信号将所述电平转换端的信号传输至所述移位信号输出端以拉高所述移位信号输出端；

其中，所述第一电平信号端的信号与所述第二电平信号端的信号极性相反。

2.根据权利要求1所述的显示面板，其特征在于，所述电压输出电路包括第一电压选择电路，所述第一电压选择电路包括第一选择支路和第二选择支路，且所述控制信号端包括第一子控制信号端；

其中，所述第一选择支路连接所述第一子控制信号端、所述电平转换端和所述第一电平信号端；

所述第二选择支路连接子控制信号端、所述电平转换端和所述第二电平信号端；

所述第一电压选择电路用于在所述第一子控制信号端的信号与所述第一电平信号端的信号极性相反时利用所述第二选择支路由所述电平转换端输出所述第二电平信号端的信号，或者用于在所述第一子控制信号端的信号与所述第二电平信号端的信号极性相反时利用所述第一选择支路由所述电平转换端输出所述第一电平信号端的信号。

3.根据权利要求2所述的显示面板，其特征在于，所述第一选择支路包括：

第一分压电路，第一端连接所述第一子控制信号端，分压输出端连接第二节点，第二端连接所述第一电平信号端，所述第一分压电路用于利用所述第二节点与所述第一电平信号端的电压差通过所述分压输出端输出第一分压信号；

第一开关电路，第一端连接所述第一分压电路的输出端，第二端连接所述电平转换端，控制端连接所述第二节点，所述第一开关电路用于响应所述第二节点与所述第一电平信号端的电压差将所述第一电平信号端的信号传输至所述电平转换端；

第一滤波电路，串接于所述第一子控制信号端和所述第一分压电路的第一端之间；

所述第二选择支路包括：

第二分压电路，第一端连接所述第一子控制信号端，分压端输出端连接第一节点，第二端连接所述第二电平信号端，所述第二分压电路用于利用所述第一节点与所述第二电平信号端的电压差通过所述分压输出端输出第二分压信号；

第二开关电路，第一端连接第二分压电路的第二端，第二端连接所述电平转换端，控制端连接所述第一节点，所述第二开关电路用于响应所述第一节点与所述第二电平信号端的电压差将所述第二电平信号端的信号传输至所述电平转换端；

第二滤波电路，串接于所述第一子控制信号端与所述第二分压电路的第一端之间。

4.根据权利要求3所述的显示面板，其特征在于，所述第一分压电路包括第一电阻和第二电阻，所述第一滤波电路包括第一电容，所述第一开关电路包括第一三极管；

所述第二分压电路包括第三电路和第四电阻，所述第二滤波电路包括第二电容，所述第二开关电路包括第二三极管；

其中，所述第一电容的第一极连接所述第一子控制信号端、第二极连接所述第一分压电路的第一端；所述第一电阻的一端、所述第二电阻的一端对应连接所述第一分压电路的第一端和第二端，所述第一电阻与所述第二电阻的公共连接端连接所述第一分压电路的分压输出端；所述第一三极管的第一极、第二极和控制极对应连接所述第一开关电路的第一端、第二端和控制端；

所述第二电容的第一极连接所述第一子控制信号端、第二极连接所述第二分压电路的第一端；所述第三电阻的一端、所述第四电阻的一端对应连接所述第二分压电路的第一端和第二端，所述第三电阻和所述第四电阻的公共连接端连接所述第二分压电路的分压输出端；所述第二三极管的第一极、第二极和控制极对应连接所述第二开关电路的第一端、第二端和控制端；

所述第一三极管与所述第二三极管极性相反。

5.根据权利要求4所述的显示面板，其特征在于，所述第一三极管为PNP型三极管，所述第二三级管为NPN型三极管。

6.根据权利要求1所述的显示面板，其特征在于，所述电压输出电路包括第二电压选择电路，所述第二电压选择电路包括第三选择支路和第四选择支路，且所述控制信号端包括第二子控制信号端；

其中，所述第三选择支路连接所述第二子控制信号端、参考电压端、电平转换端和所述第一电平信号端，所述第三选择支路用于在所述第二子控制信号端的电压大于所述参考电压端的电压时将所述第一电平信号端的信号传输至所述电平转换端进行输出；

所述第四选择支路连接所述第二子控制信号端、所述参考电压端、所述电平转换端和所述第二电平信号端，所述第四选择支路用于在所述第二子控制信号端的电压小于所述参考电压端的电压时将所述第二电平信号端的信号传输至所述电平转换端进行输出。

7.根据权利要求6所述的显示面板，其特征在于，所述第三选择支路包括：

第一比较器，同相输入端连接所述第二子控制信号端，反相输入端连接所述参考电压端，所述第一比较器用于在所述第二子控制信号端的电压大于所述参考电压端的电压时输出第一导通信号；

第一晶体管，第一极连接所述第一电平信号端，第二极连接所述电平转换端，栅极连接所述第一比较器的输出端，所述第一晶体管用于响应所述第一导通信号将所述第一电平信号端的信号传输至所述电平转换端进行输出；

所述第四选择支路包括：

第二比较器，同相输入端连接所述参考电压端，反相输入端连接所述第二子控制信号端，所述第二比较器用于在所述参考电压端的电压大于所述第二子控制信号端的电压时输出第二导通信号；

第二晶体管，第一极连接所述第二电平信号端，第二极连接所述电平转换端，栅极连接所述第二比较器的输出端，所述第二晶体管用于响应所述第二导通信号将所述第二电平信号端的信号传输至所述电平转换端进行输出；

所述第一晶体管和所述第二晶体管极性相同。

8.根据权利要求7所述的显示面板，其特征在于，所述第一晶体管和所述第二晶体管均为N型晶体管。

9.根据权利要求1所述的显示面板，其特征在于，所述输出控制电路包括第一子输出控制电路，所述第一子输出控制电路包括：

第十二晶体管，第一极连接所述电平转换端，第二极连接所述第十三晶体管的栅极，栅极连接所述时钟信号端，所述第十二晶体管用于在下电阶段响应所述时钟信号端的信号将所述电平转换端的信号传输至第二极；

第十三晶体管，第一极连接所述电平转换端，第二极连接所述移位信号输出端，栅极连接所述第十二晶体管的第二极，所述第十三晶体管用于响应所述第十二晶体管提供的信号将所述电平转换端提供的信号传输至所述移位信号输出端以拉高所述移位信号输出端；

所述第十二晶体管、所述第十三晶体管均为N型晶体管。

10.根据权利要求1所述的显示面板，其特征在于，所述输出控制电路包括第二子输出控制电路，所述第二子输出控制电路包括：

第十四晶体管，第一极和栅极连接所述电平转换端，第二极连接所述移位信号输出端，所述第十四晶体管用于在下电阶段响应所述电平转换端的信号将所述电平转换端的信号传输至所述移位信号输出端以拉高所述移位信号输出端；

所述第十四晶体管为N型晶体管。

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