CN114677946A - 移位寄存器、栅极驱动电路及显示装置 - Google Patents

移位寄存器、栅极驱动电路及显示装置 Download PDF

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Abstract

本申请公开一种移位寄存器、栅极驱动电路及显示装置，本申请的移位寄存器在上拉节点为低电平时，通过第三信号控制端控制第一降噪模块导通并向上拉节点提供第一电源端的低电平信号，从而拉低上拉节点的信号，以降低噪声，从而解决时钟信号端提供的时钟信号为高电平时对栅极驱动信号输出端产生噪音干扰的问题。

Description

移位寄存器、栅极驱动电路及显示装置
技术领域
本申请涉及显示技术领域，具体涉及一种移位寄存器、栅极驱动电路及显示装置。
背景技术
显示装置作为电子设备的显示部件已经广泛的应用于各种电子产品中，其中，栅极驱动电路为显示装置的一个重要组成部分。栅极驱动电路也可以称为GOA(GateDriverOnArray，阵列基板行驱动)电路，其利用薄膜晶体管显示器的阵列制程将栅极行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式的一项技术。
每个GOA单元作为一个移位寄存器将扫描信号依次传递给下一GOA单元，逐行开启薄膜晶体管开关，完成像素的数据信号输入。在相关技术中，由于薄膜晶体管器件固有特性，经长期信赖性或在一些特定的使用条件下，薄膜晶体管特性会发生漂移，进而导致移位寄存器单元包括的输出晶体管的栅极即使保持了良好的截止电压，也无法保持良好的截止特性，也即在输出截止保持时间段，所述输出晶体管也可以会导通，从而导致在输出截止保持时间段，时钟信号端提供的时钟信号为高电平时，造成对栅极驱动信号输出端产生噪音干扰，使得画面错充，产生异常显示。
发明内容
本申请提供一种移位寄存器、栅极驱动电路及显示装置，以解决时钟信号端提供的时钟信号为高电平时对栅极驱动信号输出端产生噪音干扰的问题。
本申请提供一种移位寄存器，其包括：
输入模块，所述输入模块分别与信号输入端、第一信号控制端以及上拉节点连接，所述输入模块用于在所述第一信号控制端控制下向所述上拉节点提供所述信号输入端的信号；
输出模块，所述输出模块分别与上拉节点、时钟信号端以及信号输出端连接，所述输出模块用于在所述上拉节点控制下向所述信号输出端提供所述时钟信号端的时钟信号；
复位模块，所述复位模块分别与上拉节点、第二信号控制端以及第一电源端连接，所述复位模块在所述第二信号控制端控制下向所述上拉节点提供所述第一电源端的信号；
第一降噪模块，所述第一降噪模块分别与上拉节点、第三信号控制端以及所述第一电源端连接，所述第一降噪模块在所述上拉节点和所述第三信号控制端控制下向所述上拉节点提供所述第一电源端的信号。
可选的，在本申请一些实施例中，所述第一降噪模块还与所述信号输出端连接，所述第一降噪模块在所述上拉节点和所述第三信号控制端控制下向所述信号输出端提供所述第一电源端的信号。
可选的，在本申请一些实施例中，所述移位寄存器还包括第二降噪模块，所述第二降噪模块分别与上拉节点、第四信号控制端以及所述第一电源端连接，所述第二降噪模块在所述上拉节点和所述第四信号控制端控制下向所述上拉节点提供所述第一电源端的信号。
可选的，在本申请一些实施例中，所述第二降噪模块还与所述信号输出端连接，所述第二降噪模块在所述上拉节点和所述第四信号控制端控制下向所述信号输出端提供所述第一电源端的信号。
可选的，在本申请一些实施例中，所述移位寄存器还包括关机控制模块，所述关机控制模块分别与所述第一电源端、第二电源端以及所述信号输出端连接，所述关机控制模块用于在所述第一电源端和所述第二电源端控制下向所述信号输出端提供开启信号，以使得与相应行栅线连接的薄膜晶体管都导通。
可选的，在本申请一些实施例中，所述输入模块包括第一晶体管，所述第一晶体管的栅极与所述第一信号控制端连接，所述第一晶体管的源极和漏极中的一者与所述信号输入端连接，所述第一晶体管的源极和漏极中的另一者与所述上拉节点连接。
可选的，在本申请一些实施例中，所述输出模块包括第二晶体管和第一电容，所述第二晶体管的栅极与所述上拉节点连接，所述第二晶体管的源极和漏极中的一者与所述时钟信号端连接，所述第二晶体管的源极和漏极中的另一者与所述信号输出端连接；
所述第一电容的一端与所述上拉节点连接，所述第一电容的另一端与所述信号输出端连接。
可选的，在本申请一些实施例中，所述复位模块包括第三晶体管，所述第三晶体管的栅极与所述第二信号控制端连接，所述第三晶体管的源极和漏极中的一者与所述上拉节点连接，所述第三晶体管的源极和漏极中的另一者与所述第一电源端连接。
可选的，在本申请一些实施例中，所述第一降噪模块包括第四晶体管和第五晶体管，所述第五晶体管为P型晶体管，所述第四晶体管的栅极与所述第三信号控制端连接，所述第四晶体管的源极和漏极中的一者与所述上拉节点连接，所述第四晶体管的源极和漏极中的另一者与所述第五晶体管的栅极连接，所述第五晶体管的源极和漏极中的一者与所述上拉节点连接，所述第五晶体管的源极和漏极中的另一者与所述第一电源端连接。
可选的，在本申请一些实施例中，所述第一降噪模块包括第四晶体管、第一反相器和第五晶体管，所述第四晶体管的栅极与所述第三信号控制端连接，所述第四晶体管的源极和漏极中的一者与所述上拉节点连接，所述第四晶体管的源极和漏极中的另一者与所述第一反相器的输入端连接，所述第一反相器的输出端与所述第五晶体管的栅极连接，所述第五晶体管的源极和漏极中的一者与所述上拉节点连接，所述第五晶体管的源极和漏极中的另一者与所述第一电源端连接。
可选的，在本申请一些实施例中，所述第一降噪模块还包括第六晶体管，所述第六晶体管为P型晶体管，所述第六晶体管的栅极与所述第四晶体管的源极和漏极中的另一者连接，所述第六晶体管的源极和漏极中的一者与所述信号输出端连接，所述第六晶体管的源极和漏极中的另一者与所述第一电源端连接。
可选的，在本申请一些实施例中，所述第一降噪模块还包括第二反相器和第六晶体管，所述第二反相器的输入端与所述第四晶体管的源极和漏极中的另一者连接，所述第二反相器的输出端与所述第六晶体管的栅极连接，所述第六晶体管的源极和漏极中的一者与所述信号输出端连接，所述第六晶体管的源极和漏极中的另一者与所述第一电源端连接。
可选的，在本申请一些实施例中，所述第二降噪模块包括第七晶体管和第八晶体管，所述第八晶体管为P型晶体管，所述第七晶体管的栅极与所述第四信号控制端连接，所述第七晶体管的源极和漏极中的一者与所述上拉节点连接，所述第七晶体管的源极和漏极中的另一者与所述第八晶体管的栅极连接，所述第八晶体管的源极和漏极中的一者与所述上拉节点连接，所述第八晶体管的源极和漏极中的另一者与所述第一电源端连接。
可选的，在本申请一些实施例中，所述第二降噪模块包括第七晶体管、第三反相器和第八晶体管，所述第七晶体管的栅极与所述第三信号控制端连接，所述第七晶体管的源极和漏极中的一者与所述上拉节点连接，所述第七晶体管的源极和漏极中的另一者与所述第三反相器的输入端连接，所述第三反相器的输出端与所述第八晶体管的栅极连接，所述第八晶体管的源极和漏极中的一者与所述上拉节点连接，所述第八晶体管的源极和漏极中的另一者与所述第一电源端连接。
可选的，在本申请一些实施例中，所述第二降噪模块还包括第九晶体管，所述第九晶体管为P型晶体管，所述第九晶体管的栅极与所述第七晶体管的源极和漏极中的另一者连接，所述第九晶体管的源极和漏极中的一者与所述信号输出端连接，所述第九晶体管的源极和漏极中的另一者与所述第一电源端连接。
可选的，在本申请一些实施例中，所述第二降噪模块还包括第四反相器和第九晶体管，所述第四反相器的输入端与所述第七晶体管的源极和漏极中的另一者连接，所述第四反相器的输出端与所述第九晶体管的栅极连接，所述第九晶体管的源极和漏极中的一者与所述信号输出端连接，所述第九晶体管的源极和漏极中的另一者与所述第一电源端连接。
可选的，在本申请一些实施例中，所述关机控制模块包括第二电容和第十晶体管，所述第十晶体管的栅极与所述第一电源端连接，所述第十晶体管的源极和漏极中的一者与所述第二电源端连接，所述第十晶体管的源极和漏极中的另一者与所述信号输出端连接，所述第二电容的一端与所述第一电源端连接，所述第二电容的另一端与所述第二电源端连接。
相对应地，本申请还提供一种栅极驱动电路，其包括：多个级联的如上述所述的移位寄存器；第一级移位寄存器的信号输入端与初始信号端连接，第N级移位寄存器的信号输出端与第N+1级移位寄存器的信号输入端连接，第N+1级移位寄存器的信号输出端与第N级移位寄存器的复位信号端连接，N≥1。
相对应地，本申请还提供一种显示装置，其包括如上述所述的栅极驱动电路。
本申请提供一种移位寄存器、栅极驱动电路及显示装置，其中移位寄存器，其包括：输入模块，所述输入模块分别与信号输入端、第一信号控制端以及上拉节点连接，所述输入模块用于在所述第一信号控制端控制下向所述上拉节点提供所述信号输入端的信号；输出模块，所述输出模块分别与上拉节点、时钟信号端以及信号输出端连接，所述输出模块用于在所述上拉节点控制下向所述信号输出端提供所述时钟信号端的时钟信号；复位模块，所述复位模块分别与上拉节点、第二信号控制端以及第一电源端连接，所述复位模块在所述第二信号控制端控制下向所述上拉节点提供所述第一电源端的信号；第一降噪模块，所述第一降噪模块分别与上拉节点、第三信号控制端以及所述第一电源端连接，所述第一降噪模块在所述上拉节点和所述第三信号控制端控制下向所述上拉节点提供所述第一电源端的信号。本申请在所述上拉节点为低电平时，通过第三信号控制端控制第一降噪模块导通并向所述上拉节点提供所述第一电源端的低电平信号，从而拉低上拉节点的信号，以降低噪声，从而解决时钟信号端提供的时钟信号为高电平时对栅极驱动信号输出端产生噪音干扰的问题。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。
图1为本申请提供的移位寄存器的第一结构示意图；
图2为本申请提供的移位寄存器的第二结构示意图；
图3为本申请提供的移位寄存器的第三结构示意图；
图4为本申请提供的移位寄存器的第四结构示意图；
图5为本申请提供的移位寄存器的第四结构的工作时序示意图，
图6为本申请提供的移位寄存器的第五结构示意图；
图7为本申请提供的移位寄存器的第六结构示意图；
图8为本申请提供的移位寄存器的第六结构的工作时序示意图；
图9为本申请提供的移位寄存器的第七结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所得到的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定控制模块的中间端为栅极、信号输入端为源极、输出端为漏极。此外本申请实施例所采用的晶体管可以包括P型晶体管和/或N型晶体管两种，其中，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。
本申请提供一种移位寄存器、栅极驱动电路及显示装置，以下进行详细说明。需要说明的是，以下实施例的描述顺序不作为对本申请实施例优选顺序的限定。
请参阅图1，图1为本申请提供的移位寄存器100的第一结构示意图。本申请提供一种移位寄存器100，其包括输入模块10、输出模块20、复位模块30和第一降噪模块40。
其中，所述输入模块10分别与信号输入端IN、第一信号控制端S1以及上拉节点P连接，所述输入模块10用于在所述第一信号控制端S1控制下向所述上拉节点P提供所述信号输入端IN的信号；
所述输出模块20分别与上拉节点P、时钟信号端CLK以及信号输出端OUT连接，所述输出模块20用于在所述上拉节点P控制下向所述信号输出端OUT提供所述时钟信号端CLK的时钟信号；
所述复位模块30分别与上拉节点P、第二信号控制端S2以及第一电源端VGL连接，所述复位模块30在所述第二信号控制端S2控制下向所述上拉节点P提供所述第一电源端VGL的信号；
所述第一降噪模块40分别与上拉节点P、第三信号控制端S3以及所述第一电源端VGL连接，所述第一降噪模块40在所述上拉节点P和所述第三信号控制端S3控制下向所述上拉节点P提供所述第一电源端VGL的信号。
具体地，在工作过程中，输入模块10在所述第一信号控制端S1控制下向所述上拉节点P提供所述信号输入端IN的信号，使得上拉节点P的电位处于高电平；接着输出模块20在所述上拉节点P控制下导通，并向所述信号输出端OUT提供所述时钟信号端CLK的时钟信号；然后复位模块30在所述第二信号控制端S2控制下向所述上拉节点P提供所述第一电源端VGL的信号，将上拉节点P的电位下拉至低电平；最后，在所述上拉节点P的低电平以及所述第三信号控制端S3控制下，所述第一降噪模块40向所述上拉节点P提供所述第一电源端VGL的信号，将所述上拉节点P的电位持续下拉，此时即使时钟信号端CLK提供的时钟信号为高电平，输出模块20也无法向所述信号输出端OUT提供所述时钟信号端CLK的时钟信号，因此可以降低噪声，从而解决时钟信号端CLK提供的时钟信号为高电平时对栅极驱动信号输出端OUT产生噪音干扰的问题。
在一些实施例中，所述第一降噪模块40还与所述信号输出端OUT连接，所述第一降噪模块40在所述上拉节点P和所述第三信号控制端S3控制下向所述信号输出端OUT提供所述第一电源端VGL的信号。
也即是，在复位模块30将上拉节点P的电位下拉至低电平后，在所述上拉节点P的低电平以及所述第三信号控制端S3控制下，所述第一降噪模块40向所述信号输出端OUT提供所述第一电源端VGL的信号，将所述信号输出端OUT的电位下拉，此时即使时钟信号端CLK提供的时钟信号为高电平，所述信号输出端OUT输出的是低电平信号，因此可以进一步降低噪声。
请参阅图2，图2为本申请提供的移位寄存器100的第二结构示意图。本实施例与图1所提供的移位寄存器100不同的是：所述移位寄存器100还包括第二降噪模块50，所述第二降噪模块50分别与上拉节点P、第四信号控制端S4以及所述第一电源端VGL连接，所述第二降噪模块50在所述上拉节点P和所述第四信号控制端S4控制下向所述上拉节点P提供所述第一电源端VGL的信号。
也即是，在复位模块30将上拉节点P的电位下拉至低电平后，在所述上拉节点P的低电平以及所述第四信号控制端S4控制下，所述第二降噪模块50向所述上拉节点P提供所述第一电源端VGL的信号，将所述上拉节点P的电位持续下拉，此时即使时钟信号端CLK提供的时钟信号为高电平，输出模块20也无法向所述信号输出端OUT提供所述时钟信号端CLK的时钟信号，因此可以降低噪声。而且第一降噪模块40和第二降噪模块50由不同的信号控制，因此可以第三信号控制端S3和第四信号控制端S4交替地将第一降噪模块40和第二降噪模块50接通，而实现了第一降噪模块40和第二降噪模块50交替地将所述上拉节点P的电位持续下拉，从而持续降噪。
在一些实施例中，所述第二降噪模块50还与所述信号输出端OUT连接，所述第二降噪模块50在所述上拉节点P和所述第四信号控制端S4控制下向所述信号输出端OUT提供所述第一电源端VGL的信号。
也即是，在复位模块30将上拉节点P的电位下拉至低电平后，在所述上拉节点P的低电平以及所述第四信号控制端S4控制下，所述第二降噪模块50向所述信号输出端OUT提供所述第一电源端VGL的信号，将所述信号输出端OUT的电位下拉，此时即使时钟信号端CLK提供的时钟信号为高电平，所述信号输出端OUT输出的是低电平信号，因此可以进一步降低噪声。
请参考图3，图3为本申请提供的移位寄存器100的第三结构示意图。在该实施例中本实施例与图1所提供的移位寄存器100不同的是：所述移位寄存器100还包括关机控制模块60，所述关机控制模块60分别与所述第一电源端VGL、第二电源端VGH以及所述信号输出端OUT连接，所述关机控制模块60用于在所述第一电源端VGL和所述第二电源端VGH控制下向所述信号输出端OUT提供开启信号，以使得与相应行栅线连接的薄膜晶体管都导通。
在现有技术中的液晶显示面板具有关机瞬间的栅线开启功能，关机瞬间的栅线开启功能是在关机瞬间，通过关机瞬间的栅线开启信号触发每个GOA单元输出薄膜晶体管的开启信号，使得所有行的薄膜晶体管开启，进而释放像素存储电容和寄生电容存储的电荷，避免关机残影不良。
基于上述问题，本申请通过设有关机控制模块60，在处于显示阶段时，第一电源端VGL持续提供低电平信号，第二电源端VGH持续提供高电平信号，在关机瞬间的栅线开启功能启动时，第一电源端VGL的信号为关机瞬间的栅线开启信号，关机瞬间的栅线开启信号为高电平，第二电源端VGH的信号也为高电平，其中，第二电源端VGH的信号的电压与关机瞬间的栅线开启信号的电压相同。
本申请通过第一电源端VGL和第二电源端VGH两个信号端来控制向信号输出端OUT提供开启信号，与现有技术只通过第一电源端VGL的信号来控制向信号输出端OUT提供开启信号相比，在实现关机瞬间的栅线开启功能时，提高了关机瞬间的栅线开启的驱动能力，使得像素能够更加充分的释放电荷，避免产生电荷残留，进而提升了显示效果。
请参考图4，图4为本申请提供的移位寄存器100的第四结构示意图。在该实施例中，所述输入模块10包括第一晶体管Q1，所述第一晶体管Q1的栅极与所述第一信号控制端S1连接，所述第一晶体管Q1的源极和漏极中的一者与所述信号输入端IN连接，所述第一晶体管Q1的源极和漏极中的另一者与所述上拉节点P连接。具体地，所述第一晶体管Q1的栅极和所述第一晶体管Q1的源极和漏极中的一者分别与所述信号输入端IN连接。
所述输出模块20包括第二晶体管Q2和第一电容C1，所述第二晶体管Q2的栅极与所述上拉节点P连接，所述第二晶体管Q2的源极和漏极中的一者与所述时钟信号端CLK连接，所述第二晶体管Q2的源极和漏极中的另一者与所述信号输出端OUT连接；
所述第一电容C1的一端与所述上拉节点P连接，所述第一电容C1的另一端与所述信号输出端OUT连接。
所述复位模块30包括第三晶体管Q3，所述第三晶体管Q3的栅极与所述第二信号控制端S2连接，所述第三晶体管Q3的源极和漏极中的一者与所述上拉节点P连接，所述第三晶体管Q3的源极和漏极中的另一者与所述第一电源端VGL连接。
所述第一降噪模块40包括第四晶体管Q4和第五晶体管Q5，所述第五晶体管Q5为P型晶体管，所述第四晶体管Q4的栅极与所述第三信号控制端S3连接，所述第四晶体管Q4的源极和漏极中的一者与所述上拉节点P连接，所述第四晶体管Q4的源极和漏极中的另一者与所述第五晶体管Q5的栅极连接，所述第五晶体管Q5的源极和漏极中的一者与所述上拉节点P连接，所述第五晶体管Q5的源极和漏极中的另一者与所述第一电源端VGL连接。
所述第一降噪模块40还包括第六晶体管Q6，所述第六晶体管Q6为P型晶体管，所述第六晶体管Q6的栅极与所述第四晶体管Q4的源极和漏极中的另一者连接，所述第六晶体管Q6的源极和漏极中的一者与所述信号输出端OUT连接，所述第六晶体管Q6的源极和漏极中的另一者与所述第一电源端VGL连接。
所述关机控制模块60包括第二电容C2和第十晶体管Q10，所述第十晶体管Q10的栅极与所述第一电源端VGL连接，所述第十晶体管Q10的源极和漏极中的一者与所述第二电源端VGH连接，所述第十晶体管Q10的源极和漏极中的另一者与所述信号输出端OUT连接，所述第二电容C2的一端与所述第一电源端VGL连接，所述第二电容C2的另一端与所述第二电源端VGH连接。
需要说明的是，图4中具体示出了输入模块10、输出模块20、复位模块30、第一降噪模块40和关机控制模块60的示例性结构。本领域技术人员容易理解的是，输入模块10、输出模块20、复位模块30、第一降噪模块40、第二降噪模块50和关机控制模块60的实现方式不限于此，只要能够实现其功能即可。
请参考图5，图5为本申请提供的移位寄存器的第四结构的工作时序示意图，在显示阶段，第一电源端VGL持续提供低电平信号，第二电源端VGH持续提高电平信号。具体地，显示阶段包括：
第一阶段T1，即输入阶段，信号输入端IN的输入信号为高电平，第一晶体管Q1开启，将上拉节点P的电位拉高，对第一电容C1进行充电。本阶段中，信号输入端IN和第三信号控制端S3的输入信号为高电平，复位信号端和时钟信号端CLK的输入信号为低电平，信号输出端OUT的输出信号为低电平。虽然第三信号控制端S3的输入信号为高电平，第四晶体管Q4导通，所述第四晶体管Q4的源极和漏极中的另一者为高电平，但由于所述第五晶体管Q5为P型晶体管，所以所述第五晶体管Q5截止，不会拉低上拉节点P的电位。
第二阶段T2，即输出阶段，本阶段中，时钟信号端CLK和第三信号控制端S3的输入信号为高电平，复位信号端和信号输入端IN的输入信号为低电平，由于第一电容C1的自举效应，上拉节点P的电位继续被拉高，第二晶体管Q2导通，信号输出端OUT的输出信号为高电平。虽然第三信号控制端S3的输入信号为高电平，第四晶体管Q4导通，所述第四晶体管Q4的源极和漏极中的另一者为高电平，但由于所述第五晶体管Q5为P型晶体管，所以所述第五晶体管Q5截止，不会拉低上拉节点P的电位。
第三阶段T3，即复位阶段，本阶段中，复位信号端和第三信号控制端S3的输入信号为高电平，第三晶体管Q3导通，上拉节点P的电位被拉低，此时第四晶体管Q4导通，所述第四晶体管Q4的源极和漏极中的另一者为低电平，所述第五晶体管Q5为P型晶体管，所以所述第五晶体管Q5导通，进一步拉低上拉节点P的电位，以降低噪声。另外，时钟信号端CLK的输入信号为高电平，但由于上拉节点P的电位被拉低，第二晶体管Q2截止，信号输出端OUT的输出信号为低电平。
第四阶段T4，即为降噪阶段，本阶段中，第三信号控制端S3的输入信号为高电平，由于第一电容C1的自举效应，上拉节点P的电位继续被拉低，此时第四晶体管Q4导通，所述第四晶体管Q4的源极和漏极中的另一者为低电平，所述第五晶体管Q5为P型晶体管，所以所述第五晶体管Q5导通，进一步拉低上拉节点P的电位，以持续降低噪声。在第四阶段T4之后，本级移位寄存器100始终保持降噪阶段，本级移位寄存器100直至信号输入端IN再次接收到高电平信号。
在关机阶段，具体的，包括：
第五阶段T5，接收到关机控制信号之后，第一电源端VGL的信号为低电平，第十晶体管Q10截止，第二电源端VGH的信号开始下降，输入信号为高电平的第三信号控制端S3的信号开始下降。
第六阶段T6、即为关机瞬间的栅线开启(以下称XON)功能实现阶段，在XON功能启动时，第一电源端VGL的信号被拉升到高电平的XON信号，第十晶体管Q10开启，另外，由于第二电容C2的自举作用，节点N的被自举到XON信号的电压与第二电源端VGH的信号的电压之和，信号输出端OUT的输出信号的电压等于XON信号的电压与第二电源端VGH的信号的电压之和。另外，在XON功能启动时，第二电源端VGH的信号的电压为XON信号的电压，因此，信号输出端OUT的输出信号的电压等于2个XON信号的电压，以使得相连行的薄膜晶体管开启，当第三信号控制端S3、第一电源端VGL和信号输出端OUT的信号在下降至3.3V左右，XON功能结束。
本申请通过第一电源端VGL和第二电源端VGH两个信号端来控制向信号输出端OUT提供开启信号，与现有技术只通过第一电源端VGL的信号来控制向信号输出端OUT提供开启信号相比，在实现关机瞬间的栅线开启功能时，提高了关机瞬间的栅线开启的驱动能力，使得像素能够更加充分的释放电荷，避免产生电荷残留，进而提升了显示效果。
本申请实施例还提供一种栅极驱动电路，其包括：多个级联的如上述所述的移位寄存器100；第一级移位寄存器100的信号输入端IN与初始信号端连接，第N级移位寄存器100的信号输出端OUT与第N+1级移位寄存器100的信号输入端IN连接，第N+1级移位寄存器100的信号输出端OUT与第N级移位寄存器100的复位信号端连接，N≥1。
该栅极驱动电路解决问题的原理与前述移位寄存器100相似，因此该栅极驱动电路的实施和有益效果可以参见前述移位寄存器100的描述，重复之处在此不再赘述。
本申请实施例还提供一种显示装置，其包括如上述所述的栅极驱动电路。
该显示装置解决问题的原理与前述移位寄存器100相似，因此该栅极驱动电路的实施和有益效果可以参见前述移位寄存器100的描述，重复之处在此不再赘述。
请参考图6，图6为本申请提供的移位寄存器100的第五结构示意图。本实施例与图4所提供的移位寄存器100不同的是：所述第一降噪模块40包括第四晶体管Q4、第一反相器F1和第五晶体管Q5，所述第四晶体管Q4的栅极与所述第三信号控制端S3连接，所述第四晶体管Q4的源极和漏极中的一者与所述上拉节点P连接，所述第四晶体管Q4的源极和漏极中的另一者与所述第一反相器F1的输入端连接，所述第一反相器F1的输出端与所述第五晶体管Q5的栅极连接，所述第五晶体管Q5的源极和漏极中的一者与所述上拉节点P连接，所述第五晶体管Q5的源极和漏极中的另一者与所述第一电源端VGL连接。
所述第一降噪模块40还包括第二反相器F2和第六晶体管Q6，所述第二反相器F2的输入端与所述第四晶体管Q4的源极和漏极中的另一者连接，所述第二反相器F2的输出端与所述第六晶体管Q6的栅极连接，所述第六晶体管Q6的源极和漏极中的一者与所述信号输出端OUT连接，所述第六晶体管Q6的源极和漏极中的另一者与所述第一电源端VGL连接。
请参考图7，图7为本申请提供的移位寄存器100的第六结构示意图。本实施例与图4所提供的移位寄存器100不同的是：所述第二降噪模块50包括第七晶体管Q7和第八晶体管Q8，所述第八晶体管Q8为P型晶体管，所述第七晶体管Q7的栅极与所述第四信号控制端S4连接，所述第七晶体管Q7的源极和漏极中的一者与所述上拉节点P连接，所述第七晶体管Q7的源极和漏极中的另一者与所述第八晶体管Q8的栅极连接，所述第八晶体管Q8的源极和漏极中的一者与所述上拉节点P连接，所述第八晶体管Q8的源极和漏极中的另一者与所述第一电源端VGL连接。
在所述上拉节点P的低电平以及所述第四信号控制端S4控制下，所述第二降噪模块50向所述上拉节点P提供所述第一电源端VGL的信号，将所述上拉节点P的电位持续下拉，此时即使时钟信号端CLK提供的时钟信号为高电平，输出模块20也无法向所述信号输出端OUT提供所述时钟信号端CLK的时钟信号，因此可以降低噪声。具体地，在第四阶段T4，即为降噪阶段，第四信号控制端S4的输入信号为高电平，由于第一电容C1的自举效应，上拉节点P的电位继续被拉低，此时第七晶体管Q7导通，所述第七晶体管Q7的源极和漏极中的另一者为低电平，所述第八晶体管Q8为P型晶体管，所以所述第八晶体管Q8导通，进一步拉低上拉节点P的电位，以持续降低噪声。
而且第一降噪模块40和第二降噪模块50由不同的信号控制，因此可以第三信号控制端S3和第四信号控制端S4交替地将第一降噪模块40和第二降噪模块50接通，而实现了第一降噪模块40和第二降噪模块50交替地将所述上拉节点P的电位持续下拉，从而持续降噪。另外，晶体管不需要长期工作，延长了使用寿命。
在一些实施例中，所述第二降噪模块50还包括第九晶体管Q9，所述第九晶体管Q9为P型晶体管，所述第九晶体管Q9的栅极与所述第七晶体管Q7的源极和漏极中的另一者连接，所述第九晶体管Q9的源极和漏极中的一者与所述信号输出端OUT连接，所述第九晶体管Q9的源极和漏极中的另一者与所述第一电源端VGL连接。
请参考图8，图8为本申请提供的移位寄存器的第六结构的工作时序示意图，在显示阶段，第一电源端VGL持续提供低电平信号，第二电源端VGH持续提高电平信号。具体地，显示阶段包括：
第一阶段T1，即输入阶段，信号输入端IN的输入信号为高电平，第一晶体管Q1开启，将上拉节点P的电位拉高，对第一电容C1进行充电。本阶段中，信号输入端IN和第三信号控制端S3的输入信号为高电平，复位信号端和时钟信号端CLK的输入信号为低电平，信号输出端OUT的输出信号为低电平。虽然第三信号控制端S3的输入信号为高电平，第四晶体管Q4导通，所述第四晶体管Q4的源极和漏极中的另一者为高电平，但由于所述第五晶体管Q5为P型晶体管，所以所述第五晶体管Q5截止，不会拉低上拉节点P的电位。
第二阶段T2，即输出阶段，本阶段中，时钟信号端CLK和第三信号控制端S3的输入信号为高电平，复位信号端和信号输入端IN的输入信号为低电平，由于第一电容C1的自举效应，上拉节点P的电位继续被拉高，第二晶体管Q2导通，信号输出端OUT的输出信号为高电平。虽然第三信号控制端S3的输入信号为高电平，第四晶体管Q4导通，所述第四晶体管Q4的源极和漏极中的另一者为高电平，但由于所述第五晶体管Q5为P型晶体管，所以所述第五晶体管Q5截止，不会拉低上拉节点P的电位。
第三阶段T3，即复位阶段，本阶段中，复位信号端和第三信号控制端S3的输入信号为高电平，第三晶体管Q3导通，上拉节点P的电位被拉低，此时第四晶体管Q4导通，所述第四晶体管Q4的源极和漏极中的另一者为低电平，所述第五晶体管Q5为P型晶体管，所以所述第五晶体管Q5导通，进一步拉低上拉节点P的电位，以降低噪声。另外，时钟信号端CLK的输入信号为高电平，但由于上拉节点P的电位被拉低，第二晶体管Q2截止，信号输出端OUT的输出信号为低电平。
第四阶段T4，即为降噪阶段，本阶段中，第三信号控制端S3的输入信号或第四信号控制端S4的输入信号为高电平，由于第一电容C1的自举效应，上拉节点P的电位继续被拉低。当第三信号控制端S3的输入信号为高电平时，此时第四晶体管Q4导通，所述第四晶体管Q4的源极和漏极中的另一者为低电平，所述第五晶体管Q5为P型晶体管，所以所述第五晶体管Q5导通，进一步拉低上拉节点P的电位，以持续降低噪声。第四信号控制端S4的输入信号为高电平时，此时第七晶体管Q7导通，所述第七晶体管Q7的源极和漏极中的另一者为低电平，所述第九晶体管Q9为P型晶体管，所以所述第九晶体管Q9导通，将所述信号输出端OUT的电位下拉，此时即使时钟信号端CLK提供的时钟信号为高电平，所述信号输出端OUT输出的是低电平信号，因此可以进一步降低噪声。在第四阶段T4之后，本级移位寄存器100始终保持降噪阶段，本级移位寄存器100直至信号输入端IN再次接收到高电平信号。
在关机阶段，具体的，包括：
第五阶段T5，接收到关机控制信号之后，第一电源端VGL的信号为低电平，第十晶体管Q10截止，第二电源端VGH的信号开始下降，输入信号为高电平的第三信号控制端S3的信号开始下降。
第二阶段T6、即为关机瞬间的栅线开启(以下称XON)功能实现阶段，在XON功能启动时，第一电源端VGL的信号被拉升到高电平的XON信号，第十晶体管Q10开启，另外，由于第二电容C2的自举作用，节点N的被自举到XON信号的电压与第二电源端VGH的信号的电压之和，信号输出端OUT的输出信号的电压等于XON信号的电压与第二电源端VGH的信号的电压之和。另外，在XON功能启动时，第二电源端VGH的信号的电压为XON信号的电压，因此，信号输出端OUT的输出信号的电压等于2个XON信号的电压，以使得相连行的薄膜晶体管开启，当第三信号控制端S3、第一电源端VGL和信号输出端OUT的信号在下降至3.3V左右，XON功能结束。
请参考图9，图9为本申请提供的移位寄存器100的第七结构示意图。本实施例与图7所提供的移位寄存器100不同的是：所述第二降噪模块50包括第七晶体管Q7、第三反相器F3和第八晶体管Q8，所述第七晶体管Q7的栅极与所述第三信号控制端S3连接，所述第七晶体管Q7的源极和漏极中的一者与所述上拉节点P连接，所述第七晶体管Q7的源极和漏极中的另一者与所述第三反相器F3的输入端连接，所述第三反相器F3的输出端与所述第八晶体管Q8的栅极连接，所述第八晶体管Q8的源极和漏极中的一者与所述上拉节点P连接，所述第八晶体管Q8的源极和漏极中的另一者与所述第一电源端VGL连接。
所述第二降噪模块50还包括第四反相器F4和第九晶体管Q9，所述第四反相器F4的输入端与所述第七晶体管Q7的源极和漏极中的另一者连接，所述第四反相器F4的输出端与所述第九晶体管Q9的栅极连接，所述第九晶体管Q9的源极和漏极中的一者与所述信号输出端OUT连接，所述第九晶体管Q9的源极和漏极中的另一者与所述第一电源端VGL连接。
以上对本申请实施例所提供的一种移位寄存器、栅极驱动电路及显示装置进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本申请的限制。

Claims (19)

1.一种移位寄存器，其特征在于，包括：
输入模块，所述输入模块分别与信号输入端、第一信号控制端以及上拉节点连接，所述输入模块用于在所述第一信号控制端控制下向所述上拉节点提供所述信号输入端的信号；
输出模块，所述输出模块分别与上拉节点、时钟信号端以及信号输出端连接，所述输出模块用于在所述上拉节点控制下向所述信号输出端提供所述时钟信号端的时钟信号；
复位模块，所述复位模块分别与上拉节点、第二信号控制端以及第一电源端连接，所述复位模块在所述第二信号控制端控制下向所述上拉节点提供所述第一电源端的信号；
第一降噪模块，所述第一降噪模块分别与上拉节点、第三信号控制端以及所述第一电源端连接，所述第一降噪模块在所述上拉节点和所述第三信号控制端控制下向所述上拉节点提供所述第一电源端的信号。
2.根据权利要求1所述的移位寄存器，其特征在于，所述第一降噪模块还与所述信号输出端连接，所述第一降噪模块在所述上拉节点和所述第三信号控制端控制下向所述信号输出端提供所述第一电源端的信号。
3.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括第二降噪模块，所述第二降噪模块分别与上拉节点、第四信号控制端以及所述第一电源端连接，所述第二降噪模块在所述上拉节点和所述第四信号控制端控制下向所述上拉节点提供所述第一电源端的信号。
4.根据权利要求3所述的移位寄存器，其特征在于，所述第二降噪模块还与所述信号输出端连接，所述第二降噪模块在所述上拉节点和所述第四信号控制端控制下向所述信号输出端提供所述第一电源端的信号。
5.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括关机控制模块，所述关机控制模块分别与所述第一电源端、第二电源端以及所述信号输出端连接，所述关机控制模块用于在所述第一电源端和所述第二电源端控制下向所述信号输出端提供开启信号，以使得与相应行栅线连接的薄膜晶体管都导通。
6.根据权利要求1所述的移位寄存器，其特征在于，所述输入模块包括第一晶体管，所述第一晶体管的栅极与所述第一信号控制端连接，所述第一晶体管的源极和漏极中的一者与所述信号输入端连接，所述第一晶体管的源极和漏极中的另一者与所述上拉节点连接。
7.根据权利要求1所述的移位寄存器，其特征在于，所述输出模块包括第二晶体管和第一电容，所述第二晶体管的栅极与所述上拉节点连接，所述第二晶体管的源极和漏极中的一者与所述时钟信号端连接，所述第二晶体管的源极和漏极中的另一者与所述信号输出端连接；
所述第一电容的一端与所述上拉节点连接，所述第一电容的另一端与所述信号输出端连接。
8.根据权利要求1所述的移位寄存器，其特征在于，所述复位模块包括第三晶体管，所述第三晶体管的栅极与所述第二信号控制端连接，所述第三晶体管的源极和漏极中的一者与所述上拉节点连接，所述第三晶体管的源极和漏极中的另一者与所述第一电源端连接。
9.根据权利要求1所述的移位寄存器，其特征在于，所述第一降噪模块包括第四晶体管和第五晶体管，所述第五晶体管为P型晶体管，所述第四晶体管的栅极与所述第三信号控制端连接，所述第四晶体管的源极和漏极中的一者与所述上拉节点连接，所述第四晶体管的源极和漏极中的另一者与所述第五晶体管的栅极连接，所述第五晶体管的源极和漏极中的一者与所述上拉节点连接，所述第五晶体管的源极和漏极中的另一者与所述第一电源端连接。
10.根据权利要求1所述的移位寄存器，其特征在于，所述第一降噪模块包括第四晶体管、第一反相器和第五晶体管，所述第四晶体管的栅极与所述第三信号控制端连接，所述第四晶体管的源极和漏极中的一者与所述上拉节点连接，所述第四晶体管的源极和漏极中的另一者与所述第一反相器的输入端连接，所述第一反相器的输出端与所述第五晶体管的栅极连接，所述第五晶体管的源极和漏极中的一者与所述上拉节点连接，所述第五晶体管的源极和漏极中的另一者与所述第一电源端连接。
11.根据权利要求9或10所述的移位寄存器，其特征在于，所述第一降噪模块还包括第六晶体管，所述第六晶体管为P型晶体管，所述第六晶体管的栅极与所述第四晶体管的源极和漏极中的另一者连接，所述第六晶体管的源极和漏极中的一者与所述信号输出端连接，所述第六晶体管的源极和漏极中的另一者与所述第一电源端连接。
12.根据权利要求9或10所述的移位寄存器，其特征在于，所述第一降噪模块还包括第二反相器和第六晶体管，所述第二反相器的输入端与所述第四晶体管的源极和漏极中的另一者连接，所述第二反相器的输出端与所述第六晶体管的栅极连接，所述第六晶体管的源极和漏极中的一者与所述信号输出端连接，所述第六晶体管的源极和漏极中的另一者与所述第一电源端连接。
13.根据权利要求3所述的移位寄存器，其特征在于，所述第二降噪模块包括第七晶体管和第八晶体管，所述第八晶体管为P型晶体管，所述第七晶体管的栅极与所述第四信号控制端连接，所述第七晶体管的源极和漏极中的一者与所述上拉节点连接，所述第七晶体管的源极和漏极中的另一者与所述第八晶体管的栅极连接，所述第八晶体管的源极和漏极中的一者与所述上拉节点连接，所述第八晶体管的源极和漏极中的另一者与所述第一电源端连接。
14.根据权利要求3所述的移位寄存器，其特征在于，所述第二降噪模块包括第七晶体管、第三反相器和第八晶体管，所述第七晶体管的栅极与所述第三信号控制端连接，所述第七晶体管的源极和漏极中的一者与所述上拉节点连接，所述第七晶体管的源极和漏极中的另一者与所述第三反相器的输入端连接，所述第三反相器的输出端与所述第八晶体管的栅极连接，所述第八晶体管的源极和漏极中的一者与所述上拉节点连接，所述第八晶体管的源极和漏极中的另一者与所述第一电源端连接。
15.根据权利要求13或14所述的移位寄存器，其特征在于，所述第二降噪模块还包括第九晶体管，所述第九晶体管为P型晶体管，所述第九晶体管的栅极与所述第七晶体管的源极和漏极中的另一者连接，所述第九晶体管的源极和漏极中的一者与所述信号输出端连接，所述第九晶体管的源极和漏极中的另一者与所述第一电源端连接。
16.根据权利要求13或14所述的移位寄存器，其特征在于，所述第二降噪模块还包括第四反相器和第九晶体管，所述第四反相器的输入端与所述第七晶体管的源极和漏极中的另一者连接，所述第四反相器的输出端与所述第九晶体管的栅极连接，所述第九晶体管的源极和漏极中的一者与所述信号输出端连接，所述第九晶体管的源极和漏极中的另一者与所述第一电源端连接。
17.根据权利要求5所述的移位寄存器，其特征在于，所述关机控制模块包括第二电容和第十晶体管，所述第十晶体管的栅极与所述第一电源端连接，所述第十晶体管的源极和漏极中的一者与所述第二电源端连接，所述第十晶体管的源极和漏极中的另一者与所述信号输出端连接，所述第二电容的一端与所述第一电源端连接，所述第二电容的另一端与所述第二电源端连接。
18.一种栅极驱动电路，其特征在于，包括：多个级联的如权利要求1至17任一所述的移位寄存器；第一级移位寄存器的信号输入端与初始信号端连接，第N级移位寄存器的信号输出端与第N+1级移位寄存器的信号输入端连接，第N+1级移位寄存器的信号输出端与第N级移位寄存器的复位信号端连接，N≥1。
19.一种显示装置，其特征在于，包括：如权利要求18所述的栅极驱动电路。
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