JP2021516839A - シフトレジスタユニット及び駆動方法、ゲート駆動回路及び表示装置 - Google Patents
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Abstract
シフトレジスタユニット及び駆動方法、ゲート駆動回路及び表示装置に関する。シフトレジスタユニットは、入力回路（１１０）と、第１のリセット回路（１２０）と、出力回路（１３０）とを含む。入力回路（１１０）は、入力端（ＩＮＴ）を含み、入力端（ＩＮＴ）の入力信号に応じて第１の制御ノード（ＰＵ）及び第１のノード（Ｎ１）に対して第１の制御を行い、その後第１のノード（Ｎ１）のレベルによる制御に基づき第１のノード（Ｎ１）に対して第１の制御と異なる第２の制御を行い、入力信号によって第１の制御ノード（ＰＵ）に対して第１の制御を行う経路において第１のノード（Ｎ１）が位置するように配置され、第１のリセット回路（１２０）は、第１のリセット信号に応じて第１の制御ノード（ＰＵ）をリセットするように配置され、出力回路（１３０）は、第１の制御ノード（ＰＵ）のレベルによる制御に基づき、出力端（ＯＵＴ）に出力信号を出力するように配置される。当該シフトレジスタユニットでは、その入力端のトランジスタの閾値電圧の負のオフセットに起因する、走査方向を切り替えた後に出力しない現象を回避することができ、回路の安定性を向上しながら、大きい閾値電圧のオフセットのマージンを持つ。
Description
（関連出願の相互参照）
本願は、出願番号がＣＮ２０１８１０２９０６８２．２であって、出願日が２０１８年３月３０日である中国特許出願に基づき優先権を主張し、当該中国特許出願のすべての開示内容を本願の一部としてここに援用する。
本願は、出願番号がＣＮ２０１８１０２９０６８２．２であって、出願日が２０１８年３月３０日である中国特許出願に基づき優先権を主張し、当該中国特許出願のすべての開示内容を本願の一部としてここに援用する。
本開示の実施例は、シフトレジスタユニット及び駆動方法、ゲート駆動回路及び表示装置に関する。
表示技術分野では、例えば、液晶表示パネルの画素アレイには、一般的に、複数行のゲート線と、それと交替で配列する複数列のデータ線が含まれている。ゲート線にボンディングされた集積駆動回路によってゲート線に対する駆動を実現させることができる。近年、アモルファスシリコン薄膜トランジスタ又は酸化物薄膜トランジスタの製造プロセスが改善し続けるにつれて、薄膜トランジスタアレイ基板にゲート線駆動回路を直接的に統合して得られたＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）によって、ゲート線を駆動することが可能になる。例えば、カスケード接続されている複数のシフトレジスタユニットで構成されたＧＯＡを採用して、画素アレイにおける複数行のゲート線にスイッチング電圧信号を供給することにより、例えば、複数行のゲート線が順にオンとなるように制御するとともに、データ線から画素アレイにおける対応行の画素ユニットにデータ信号が供給されることにより、画像の各グレースケールを表示するために必要なグレースケール電圧が各画素ユニットに生成され、１フレーム画像が表示される。現在の表示パネルには、ゲート線を駆動するためにＧＯＡ技術がますます採用されている。ＧＯＡ技術は、狭額縁の実現に役立ち、かつ、生産のコストも低減できる。
本開示の少なくとも一実施例によれば、入力端を備え、入力端の入力信号に応じて第１の制御ノード及び第１のノードに対して第１の制御を行い、その後第１のノードのレベルによる制御に基づき第１のノードに対して第１の制御と異なる第２の制御を行い、入力信号によって第１の制御ノードに対して第１の制御を行う経路において第１のノードが位置するように配置される入力回路と、第１のリセット信号に応じて第１の制御ノードをリセットするように配置される第１のリセット回路と、第１の制御ノードのレベルによる制御に基づき、出力端に出力信号を出力するように配置される出力回路とを含む、シフトレジスタユニットが提供される。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、入力回路は、入力信号に応じて第１のノードに対して第１の制御を行うように配置される第１の入力サブ回路と、入力信号に応じて第１の制御ノードに対して第１の制御を行うように配置される第２の入力サブ回路と、第１のノードのレベルによる制御に基づき、第１のノードに対して第２の制御を行うように配置される第１のノード放電サブ回路とを含む。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、第１の入力サブ回路は、ゲートが入力端に接続されて入力信号を受信し、第１の電極が第１の電圧端に接続されて第１の電圧を受信し、第２の電極が第１のノードに接続される第１のトランジスタを含み、第２の入力サブ回路は、ゲートが入力端に接続されて入力信号を受信し、第１の電極が第１のノードに接続され、第２の電極が第１の制御ノードに接続される第２のトランジスタを含み、第１のノード放電サブ回路は、ゲートと第１の電極が互いに電気的に接続され、かつ、共に第１のノードに接続されるように配置され、第２の電極が第２の制御経路に接続される第３のトランジスタを含む。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、第２の制御経路は入力端である。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、第１のリセット回路と入力回路とは対称的に設置され、第１のリセット回路は、第１のリセット端を備え、第１のリセット端の第１のリセット信号及び第２のノードのレベルによる制御に基づき、第２のノードに対して第２の制御を行い、第１のリセット信号によって第１の制御ノードに対して第２の制御を行う経路において第２のノードが位置するように配置される。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、第１のリセット回路は、第１のリセット信号に応じて、第２のノードをリセットするように配置される第１のリセットサブ回路と、第１のリセット信号に応じて第１の制御ノードをリセットするように配置される第２のリセットサブ回路と、第２のノードのレベルによる制御に基づき、第２のノードに対して第２の制御を行うように配置される第２のノード放電サブ回路と、を含む。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、第１のリセットサブ回路は、ゲートが第１のリセット端に接続されて第１のリセット信号を受信し、第１の電極が第２の電圧端に接続されて第２の電圧を受信し、第２の電極が第２のノードに接続される第４のトランジスタを含み、第２のリセットサブ回路は、ゲートが第１のリセット端に接続されて第１のリセット信号を受信し、第１の電極が第２のノードに接続され、第２の電極が第１の制御ノードに接続される第５のトランジスタを含み、第２のノード放電サブ回路は、ゲートと第１の電極が互いに電気的に接続され、かつ、共に第２のノードに接続されるように配置され、第２の電極が第１のリセット端に接続される第６のトランジスタを含む。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、出力回路は、ゲートが第１の制御ノードに接続され、第１の電極がクロック信号端に接続されてクロック信号を出力信号として受信し、第２の電極が出力端に接続される第７のトランジスタと、第１の電極が第１の制御ノードに接続され、第２の電極が出力端に接続される第１の記憶コンデンサと、を含む。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいては、第２の制御ノードのレベルを制御するように配置される第１の制御回路と、第２の制御ノードのレベルによる制御に基づき、第１の制御ノードに対してノイズ低減を行うように配置される第１の制御ノードノイズ低減回路と、第２の制御ノードのレベルによる制御に基づき、出力端に対してノイズ低減を行うように配置される出力ノイズ低減回路と、をさらに含む。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、第１の制御回路は、ゲートと第１の電極が互いに電気的に接続され、かつ、共に第３の電圧端に接続されて第３の電圧を受信するように配置され、第２の電極が第２の制御ノードに接続される第８のトランジスタと、ゲートが第１の制御ノードに接続され、第１の電極が第２の制御ノードに接続され、第２の電極が第４の電圧端に接続されて第４の電圧を受信する第９のトランジスタと、を含み、第１の制御ノードノイズ低減回路は、ゲートが第２の制御ノードに接続され、第１の電極が第１の制御ノードに接続され、第２の電極が第４の電圧端に接続されて第４の電圧を受信する第１０のトランジスタを含み、出力ノイズ低減回路は、ゲートが第２の制御ノードに接続され、第１の電極が出力端に接続され、第２の電極が第４の電圧端に接続されて第４の電圧を受信する第１１のトランジスタを含む。
例えば、本開示の一実施例に係るシフトレジスタユニットは、第２のリセット信号に応じて、第１の制御ノードをリセットするように配置される第２のリセット回路をさらに含む。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、第２のリセット回路は、ゲートが第２のリセット端に接続されて第２のリセット信号を受信し、第１の電極が第１の制御ノードに接続され、第２の電極が第４の電圧端に接続されて第４の電圧を受信する第１２のトランジスタを含む。
例えば、本開示の一実施例に係るシフトレジスタユニットは、入力信号に応じて、第２の制御ノードに対して第２の制御を行うように配置される第２の制御回路をさらに含む。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、第２の制御回路は、ゲートが入力端に接続されて入力信号を受信し、第１の電極が第２の制御ノードに接続され、第２の電極が第４の電圧端に接続されて第４の電圧を受信する第１３のトランジスタと、ゲートが第１のリセット端に接続されて第１のリセット信号を受信し、第１の電極が第２の制御ノードに接続され、第２の電極が第４の電圧端に接続されて第４の電圧を受信する第１４のトランジスタと、を含む。
本開示の少なくとも一実施例によれば、本開示のいずれの実施例に記載のシフトレジスタユニットを含むゲート駆動回路がさらに提供される。
本開示の少なくとも一実施例によれば、本開示の一実施例に記載のゲート駆動回路を含む表示装置がさらに提供される。
本開示の少なくとも一実施例によれば、シフトレジスタユニットの駆動方法であって、入力回路が入力信号に応じて、第１の制御ノード及び第１のノードに対して第１の制御を行い、出力回路が出力端に出力信号の低レベルを出力する第１段階と、入力回路が第１のノードのレベルに応じて、第１のノードに対して第２の制御を行い、出力回路が出力端に出力信号の高レベルを出力する第２段階と、第１のリセット回路が第１のリセット信号による制御に基づき、第１の制御ノードをリセットする第３段階と、を含む、駆動方法がさらに提供される。
本開示の少なくとも一実施例によれば、シフトレジスタユニットの駆動方法であって、入力信号と第１のリセット信号が互いに交換され、第１のリセット回路が入力信号に応じて、第１の制御ノード及び第２のノードに対して第１の制御を行い、出力回路が出力端に出力信号の低レベルを出力する第１段階と、第１のリセット回路が第２のノードのレベルに応じて、第２のノードに対して第２の制御を行い、出力回路が出力端に出力信号の高レベルを出力する第２段階と、入力回路が第１のリセット信号による制御に基づき、第１の制御ノードをリセットする第３段階と、を含む、駆動方法がさらに提供される。
本開示の少なくとも一実施例によれば、シフトレジスタユニットの駆動方法であって、入力回路が入力信号に応じて、第１の制御ノード及び第１のノードに対して第１の制御を行い、第２の制御回路が入力信号に応じて、第２の制御ノードのレベルに対して第２の制御を行い、出力回路が出力端に出力信号の低レベルを出力する第１段階と、入力回路が第１のノードの第１レベルに応じて、第１のノードに対して第２の制御を行い、出力回路が出力端に出力信号の高レベルを出力する第２段階と、第１のリセット回路が第１のリセット信号による制御に基づき、第１の制御ノードをリセットし、第２の制御回路が第１のリセット信号に応じて、第２の制御ノードのレベルに対して第２の制御を行う第３段階と、を含む、駆動方法がさらに提供される。
本開示の実施例にかかる技術案をさらに明らかに説明するために、以下に実施例にかかる添付図面について簡単に紹介する。勿論、以下に記載の図面は、ただ本発明のいくつかの実施例に係るものであり、本発明に対し制限するものではない。
本開示の実施例の目的、技術案および利点をより明確にさせるために、以下、本開示の実施例の図面を参照しながら、本開示の実施例の技術案について、明らかにかつ完全に説明する。説明される実施例は、本開示の一部の実施例であり、全ての実施例ではないことが明らかである。説明される本開示の実施例に基づき、当業者が創造的な労働を必要としない前提で得られるすべての他の実施例は、いずれも本開示の保護範囲に属する。
別に定義しない限り、ここに使用される技術用語又は科学用語とは、本開示の分野において一般的なスキルを持つ人によって理解される通常の意味を示すべきである。本開示に使用される「第１」、「第２」及び類似する用語は、何らの順番、数又は重要性を示すものではなく、異なる構成要素を区別するものに過ぎない。同様に、「１つ」や「１」、「当該」などの類似する用語とは、数に対する制限を示すものではなく、少なくとも１つがある意味を示すものである。「含む」や「有する」などの類似する用語とは、該用語の前の要素や物体が該用語の後に挙げられる要素や物体及びそれらに同等なものを網羅する意味であり、他の要素や物体を除外するものではない。「接続」や「結合」などの類似する用語は、物理的又は機械的な接続に限定されておらず、電気的な接続を含むことができ、直接か間接かに拘らない。「上」、「下」、「左」、「右」などの用語は、ただ相対的な位置関係を示すものであり、記述される対象の絶対位置が変更したら、当該相対的な位置関係がそれに応じて変更することもある。
表示パネルに関する製品の消費者が増えていくにつれて、表示パネルに対する需要もますます多様化している。異なる消費者は、表示パネルの走査方式に対する需要も異なる。例えば、一部の消費者は、パネルを直立で放置し、第１行から走査を始めてほしいが、他の消費者は、パネルを倒立で放置し、最後第１行から走査を始めてほしい。消費者の需要を満たすために、ＧＯＡ回路にも、双方向走査の概念が徐々に導入された。いわゆる双方向走査とは、表示パネルに対して、第１行から走査を始めてもよいし（順方向走査）、最後第１行から走査を始めてもよい（逆方向走査）ということである。この形態では、機器全体に適応するために、表示パネルが直立あるいは倒立で放置されるかにかかわらず、最終的に表示パネルに直立した画像が表示されることができる。
しかし、双方向走査機能を持つＧＯＡ回路では、順方向走査の際の入力トランジスタと逆方向走査の際の入力トランジスタが受ける応力は異なる。高電圧端に接続される入力トランジスタは、長期間に負バイアスの熱応力（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｈｅｒｍａｌ Ｓｔｒｅｓｓ、 ＮＢＴＳ）を受けるので、閾値電圧の負のオフセットが生じやすくなる。もし閾値電圧の負のオフセットが生じれば、走査方向を切り替えた後、リーク電流があるため、プルアップノードの充電後のレベルが保ち難しくなることで、ＧＯＡ回路に出力がない現象を引き起こす。ＧＯＡ回路に酸化物トランジスタ（例えば、酸化インジウムガリウム亜鉛（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ、ＩＧＺＯ）が活性層として用いられる）が用いられば、酸化物トランジスタ自身が不安定性を有するので、ＧＯＡ回路に出力がない現象がより発生しやくなってしまう。
本開示の一実施例によれば、入力回路と、第１のリセット回路と、出力回路とを含むシフトレジスタユニットが提供されている。入力回路は、入力端を備え、入力端の入力信号に応じて第１の制御ノード及び第１のノードに対して第１の制御を行い、その後第１のノードのレベルによる制御に基づき第１のノードに対して第１の制御と異なる第２の制御を行い、入力信号によって第１の制御ノードに対して第１の制御を行う経路において第１のノードが位置するように配置され、第１のリセット回路は、第１のリセット信号に応じて第１の制御ノードをリセットするように配置され、出力回路は、第１の制御ノードのレベルによる制御に基づき、出力端に出力信号を出力するように配置される。本開示の実施例によれば、上記のシフトレジスタユニットに対応するゲート駆動回路、表示装置及び駆動方法がさらに提供されている。
本開示の実施例に係るシフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法では、入力端のトランジスタの閾値電圧の負のオフセットにより、ＧＯＡ回路が走査方向を切り替えた後に出力しない現象を回避することができ、回路の安定性を向上し、トランジスタの閾値電圧のオフセットマージンを増やす。
以下、図面を参照し、本開示の実施例及びその例について詳細に説明する。
本開示の一実施例によれば、シフトレジスタユニットが提供されており、例えば、当該シフトレジスタユニットは、入力回路と、第１のリセット回路と、出力回路とを含む。図１は、本開示の一実施例に係るシフトレジスタユニットの模式図である。図１に示すように、当該シフトレジスタユニット１００は、入力回路１１０と、第１のプルアップノードリセット回路１２０と、出力回路１３０とを含む。なお、本開示の実施例における第１のプルアップノードリセット回路１２０は、第１のリセット回路の一例であり、以下、第１のプルアップノードリセット回路１２０が第１のリセット回路であることを例として説明するが、本開示の実施例はこれに限られない。以下の実施例はこれと同様であり、詳細な説明を省略する。
入力回路１１０は、入力端ＩＮＴを備え、入力端ＩＮＴの入力信号に応じて、第１の制御ノードＰＵ（例えば、プルアップノード）及び第１のノードＮ１（図２に示すように）に対して第１の制御（例えば、充電）を行う。例えば、それらを第１レベル（例えば、高レベル）になるまで充電する。その後、第１のノードＮ１のレベルによる制御に基づき、第１のノードＮ１に対して第１の制御と異なる第２の制御（例えば、放電）を行う。例えば、第２レベル（例えば、低レベル）になるまで放電する。例えば、図２に示すように、入力信号によって第１の制御ノードＰＵに対して第１の制御を行う経路（例えば、充電の充電経路）において第１のノードＮ１が位置する。例えば、入力回路１１０は、入力端ＩＮＴ、第１の制御ノードＰＵ、及び第１の電圧端ＶＦＤに接続され、入力端ＩＮＴから供給される入力信号による制御に基づき、第１の制御ノードＰＵを第１の電圧端ＶＦＤと電気的に接続させて第１の電圧を受信することで、第１の電圧端から受信される第１の電圧によって第１の制御ノードＰＵに対して充電（例えば、プルアップ）することができ、第１の制御ノードＰＵの電圧が第１レベルまで上昇し、それにより出力回路２３０がオンになるように制御する。なお、第１の電圧端ＶＦＤは、例えば、直流高レベル信号を入力する状態を維持するように配置される。例えば、当該直流高レベル信号は、第１の電圧と呼ばれる。これにより、第１の制御ノードＰＵに対して充電することができる。以下の各実施例はこれと同様であり、詳細な説明を省略する。
なお、本開示の実施例では、第１の制御が充電（例えば、プルアップ）、第２の制御が放電（例えば、プルダウン）である例を挙げて説明するが、本開示の実施例はこれに限られない。以下の実施例はこれと同様であり、詳細な説明を省略する。
なお、本開示の実施例における第１の制御ノードはプルアップノードを含む。以下、プルアップノードが第１の制御ノードである例を挙げて説明するが、本開示の実施例はこれに限られない。以下の実施例はこれと同様であり、詳細な説明を省略する。
当該第１のプルアップノードリセット回路１２０は、第１のリセット信号に応じて、プルアップノードＰＵをリセットするように配置される。例えば、当該第１のプルアップノードリセット回路１２０は、第１のリセット端ＲＳＴ１に接続され、第１のリセット端ＲＳＴ１へ入力される第１のリセット信号による制御に基づき、プルアップノードＰＵを低レベル信号又は低電圧端に電気的に接続させることで、プルアップノードＰＵをプルダウンしてリセットするように配置されることができる。
出力回路１３０は、プルアップノードＰＵのレベルによる制御に基づき、クロック信号を当該シフトレジスタユニット１００の出力信号として出力端ＯＵＴに出力することで、例えば当該出力端ＯＵＴに接続されるゲート線を駆動するように配置される。例えば、出力回路１３０は、クロック信号端ＣＬＫ及び出力端ＯＵＴに接続され、プルアップノードＰＵのレベルによる制御に基づきオンとなり、クロック信号端ＣＬＫと出力端ＯＵＴとを電気的に接続させることで、クロック信号端ＣＬＫから入力されるクロック信号が出力端ＯＵＴに出力されるように配置される。
図２は、図１に示すシフトレジスタユニットにおける入力回路の例示的な模式図である。図２に示すように、当該入力回路１１０は、第１の入力サブ回路１１１と、第２の入力サブ回路１１２と、第１のノード放電サブ回路１１３とを含む。
第１の入力サブ回路１１１は、入力信号に応じて、第１のノードＮ１に対して第１の制御を行うように配置される。例えば、第１の入力サブ回路１１１は、入力端ＩＮＴ、第１のノードＮ１、及び第１の電圧端ＶＦＤに接続され、入力端ＩＮＴから供給される入力信号による制御に基づき、第１のノードＮ１を第１の電圧端ＶＦＤに接続させることで、第１の電圧端ＶＦＤから受信される高レベル信号（つまり、第１の電圧）により第１のノードＮ１を第１レベルになるまで充電するように配置される。
第２の入力サブ回路１１２は、入力信号に応じて、プルアップノードＰＵに対して第１の制御を行うように配置される。例えば、第２の入力サブ回路１１２は、入力端ＩＮＴ、プルアップノードＰＵ、及び第１のノードＮ１に接続され、入力端ＩＮＴから供給される入力信号による制御に基づき、第１のノードＮ１をプルアップノードＰＵに電気的に接続させることで、第１のノードＮ１の高レベル信号によりプルアップノードＰＵを第１レベルになるまで充電するように配置される。
第１のノード放電サブ回路１１３は、第１のノードＮ１の第１レベルによる制御に基づき、第１のノードＮ１に対して第２の制御を行うように配置される。例えば、第１のノード放電サブ回路１１３は、入力端ＩＮＴ及び第１のノードＮ１に接続され、第１のノードＮ１の第１レベルによる制御に基づき、第１のノードＮ１を入力端ＩＮＴに電気的に接続させる（このとき、入力端ＩＮＴは低電圧状態）ことで、第１のノードＮ１を第２レベルになるまで放電させるように配置される。例えば、入力端ＩＮＴから供給される入力信号が高レベルから低レベルになると、第１のノードＮ１は、カップリングにより放電し、例えば、以降の段階において、入力端ＩＮＴから供給される入力信号が低レベルのまま保持される場合、第１の電圧端ＶＦＤから高レベル電圧が入力され続けるので、第１の入力サブ回路１１１におけるトランジスタは負方向にオフセットするリスクがあり、第１のノードＮ１の電位は高レベルになるまで充電される可能性がある。この場合に、第１のノードＮ１は、第１のノード放電サブ回路１１３及び入力端ＩＮＴを介して低レベルになるまで放電されることができる。これにより、第２の入力サブ回路１２０におけるトランジスタを零バイアス状態に維持することができ、閾値電圧のオフセットのリスクを解消し、プルアップノードＰＵでリーク経路が形成されることを防止することで、走査方向を切り替えた後ＧＯＡ回路が出力しない現象が起こることを回避する。
図３は、図１に示すシフトレジスタユニットにおける第１のプルアップノードリセット回路の例示的な模式図である。例えば、第１のプルアップノードリセット回路１２０は第１のリセット端ＲＳＴ１を備え、さらに、第１のプルアップノードリセット回路１２０は、第２のノードＮ２のレベルによる制御に基づき、第２のノードＮ２に対して第２の制御を行うように配置され、第２のノードＮ２は、例えば、第１のリセット信号によって第１の制御ノードＰＵに対して第２の制御を行う経路（例えば、放電経路）において位置する。より具体的に、図３に示すように、第１のプルアップノードリセット回路１２０は、第１のリセットサブ回路１２１と、第２のリセットサブ回路１２２と、第２のノード放電サブ回路１２３と、を含む。
第１のリセットサブ回路１２１は、第１のリセット信号に応じて、第２のノードＮ２をリセットするように配置される。例えば、第１のリセットサブ回路１２１は、第１のリセット端ＲＳＴ１及び第２の電圧端ＶＢＤに接続され、第１のリセット端ＲＳＴ１から供給される第１のリセット信号による制御に基づき、第２のノードＮ２を第２の電圧端ＶＢＤに電気的に接続させることで、第２のノードＮ２をリセットするように配置される。当該第２の電圧端ＶＢＤは、例えば、直流低レベル信号を入力し続けるように配置される。当該直流低レベルは第２の電圧と呼ばれる。例えば、第２の電圧は第１の電圧より小さい。よって第２のノードＮ２をリセットすることができる。以下の各実施例はこれと同様であり、詳細な説明を省略する。
第２のリセットサブ回路１２２は、第１のリセット信号に応じて、プルアップノードＰＵをリセットするように配置される。例えば、第２のリセットサブ回路１２２は、第１のリセット端ＲＳＴ１、プルアップノードＰＵ、及び第２のノードＮ２に接続され、第１のリセット端ＲＳＴ１から供給される第１のリセット信号による制御に基づき、第２のノードＮ２をプルアップノードＰＵに電気的に接続させることで、第２のノードＮ２の低レベル信号によりプルアップノードＰＵをリセットするように配置される。
第２のノード放電サブ回路１２３は、第２のノードＮ２のレベルによる制御に基づき、第２のノードＮ２に対して第２の制御を行うように配置される。例えば、第２のノード放電サブ回路１２３は、第１のリセット端ＲＳＴ１及び第２のノードＮ２に接続され、第２のノードＮ２のレベルによる制御に基づき、第２のノードＮ２を第１のリセット端ＲＳＴ１に電気的に接続させることで、第２のノードＮ２を放電させるように配置される。
当該実施例では、第１のプルアップノードリセット回路１２０と入力回路１１０とは、対称的に設置されるので、当該シフトレジスタユニットは、双方向走査に用いられることができる。当該シフトレジスタユニット１００を採用する表示パネルが、順方向走査の際（つまり、入力端ＩＮＴへ入力信号を供給し、第１のリセット端ＲＳＴ１へ第１のリセット信号を供給）、その動作は上記の通りである。当該シフトレジスタユニット１００を採用する表示パネルが逆方向走査の際（つまり、第１のリセット端ＲＳＴ１へ入力信号を供給し、入力端ＩＮＴへ第１のリセット信号を供給）、第１のリセットサブ回路１２１は、第１のリセット端ＲＳＴ１から供給される入力信号に応じて第２のノードＮ２に対して充電することができ、第２のリセットサブ回路１２２は、第１のリセット端ＲＳＴ１から供給される入力信号に応じてプルアップノードＰＵに対して充電することができ、第２のノード放電サブ回路１２３は、第２のノードＮ２のレベルによる制御に基づき第２のノードＮ２を放電させることができる。例えば、第１のリセット端ＲＳＴ１から供給される入力信号が高レベルから低レベルになると、第２のノードＮ２はカップリングにより放電し、例えば、以降の段階において、第１のリセット端ＲＳＴ１から供給される入力信号が低レベルのまま保持される場合、第２の電圧端ＶＢＤには高レベルが入力され続けるので、第１のリセットサブ回路１２１におけるトランジスタは負方向にオフセットするリスクがあり、第２のノードＮ２の電位が高レベルになるまで充電される可能性がある。この場合に、第２のノードＮ２は、第２のノード放電サブ回路１２３及び第１のリセット端ＲＳＴ１を介して低レベルになるまで放電されてもよい。これにより、第２のリセットサブ回路１２２におけるトランジスタを零バイアス状態に維持させ、閾値電圧のオフセットのリスクを解消し、プルアップノードＰＵでリーク経路が形成されることを防止することで、走査方向を切り替えた後ＧＯＡ回路が出力しない現象を回避する。
例えば、シフトレジスタユニットは、第１の制御回路と、第１の制御ノードノイズ低減回路と、出力ノイズ低減回路とをさらに含んでもよい。図４Ａは、本開示の一実施例に係る他のシフトレジスタユニットの模式図である。図４Ａに示すように、図１に示す例の上に、当該シフトレジスタユニット１００は、第１のプルダウンノード制御回路１４０と、プルアップノードノイズ低減回路１５０と、出力ノイズ低減回路１６０とをさらに含んでもよく、他の構成は図１に示すシフトレジスタユニット１００に類似するので、ここで詳細な説明を省略する。なお、本開示の実施例における第１のプルダウンノード制御回路１４０は第１の制御回路の一例であり、プルアップノードノイズ低減回路１５０は第１の制御ノードノイズ低減回路の一例であり、以下、第１のプルダウンノード制御回路１４０が第１の制御回路、プルアップノードノイズ低減回路１５０が第１の制御ノードノイズ低減回路である例を挙げて説明するが、本開示の実施例はこれに限られない。以下の実施例はこれと同様であり、詳細な説明を省略する。
第１のプルダウンノード制御回路１４０は、プルアップノードＰＵのレベルによる制御に基づき、第２の制御ノードＰＤ（例えば、プルダウンノード）のレベルに対して制御を行うように配置される。例えば、第１のプルダウンノード制御回路１４０は、第３の電圧端ＶＧＨ、第４の電圧端ＶＧＬ、プルアップノードＰＵ、及び第２の制御ノードＰＤに接続され、プルアップノードＰＵのレベルによる制御に基づき、第２の制御ノードＰＤを第４の電圧端ＶＧＬに電気的に接続させることで、第２の制御ノードＰＤのレベルに対してプルダウン制御を行い、第２の制御ノードＰＤが低レベルとなるようにさせる。同時に、第１のプルダウンノード制御回路１４０は、第３の電圧端ＶＧＨから供給される第３の電圧による制御に基づき、第２の制御ノードＰＤを第３の電圧端に電気的に接続させることで、第２の制御ノードＰＤに対して充電してもよい。なお、第３の電圧端ＶＧＨは、例えば直流高レベル信号を入力し続けるように配置されてもよく、例えば、当該直流高レベル信号が第３の電圧と呼ばれる。第４の電圧端ＶＧＬは例えば直流低レベル信号を入力し続けるように配置されてもよく、例えば、当該直流低レベル信号が第４の電圧と呼ばれる。第４の電圧が第３の電圧より低く、例えば、第３の電圧が第１の電圧に等しく、第４の電圧が第２の電圧に等しい。以下の各実施例はこれと同様であり、詳細な説明を省略する。
なお、本開示の実施例における第２の制御ノードはプルダウンノードを含む。以下、プルダウンノードが第２の制御ノードである例を挙げて説明するが、本開示の実施例はこれに限られない。以下の実施例はこれと同様であり、詳細な説明を省略する。
プルアップノードノイズ低減回路１５０は、プルダウンノードＰＤのレベルによる制御に基づき、プルアップノードＰＵに対してノイズ低減を行うように配置される。例えば、プルアップノードノイズ低減回路１５０は、第４の電圧端ＶＧＬ、プルアップノードＰＵ、及びプルダウンノードＰＤに接続され、プルダウンノードＰＤのレベルによる制御に基づき、プルアップノードＰＵを第４の電圧端ＶＧＬに電気的に接続させることで、プルアップノードＰＵに対してプルダウンノイズ低減を行うように配置される。
出力ノイズ低減回路１６０は、プルダウンノードＰＤのレベルによる制御に基づき、出力端ＯＵＴに対してノイズ低減を行うように配置される。例えば、出力ノイズ低減回路１６０は、第４の電圧端ＶＧＬ、出力端ＯＵＴ、及びプルダウンノードＰＤに接続され、プルダウンノードＰＤのレベルによる制御に基づき、出力端ＯＵＴを第４の電圧端ＶＧＬに電気的に接続させることで、出力端ＯＵＴに対してプルダウンノイズ低減を行うように配置される。
なお、当該実施例では、入力回路１１０は第１の電圧端ＶＦＤに接続され、第１のプルアップノードリセット回路１２０は第２の電圧端ＶＢＤに接続される。例えば、第１の電圧端ＶＦＤと第２の電圧端ＶＢＤとの出力信号は、必要に応じて、高レベルと低レベルとの間で切り替えることができる。例えば、入力回路１１０の入力端ＩＮＴから入力信号が供給され、第１のプルアップノードリセット回路１２０の第１のリセット端ＲＳＴ１から第１のリセット信号が供給される場合、第１の電圧端ＶＦＤは、直流高レベル信号を入力し続けるように配置されてもよいし、第２の電圧端ＶＢＤは、直流低レベル信号を入力し続けるように配置されてもよい。入力回路１１０の入力端ＩＮＴから第１のリセット信号が供給され、第１のプルアップノードリセット回路１２０の第１のリセット端ＲＳＴ１から入力信号が供給される場合、第１の電圧端ＶＦＤは、直流低レベル信号を入力し続けるように切り替えてもよいし、第２の電圧端ＶＢＤは、直流高レベル信号を入力し続けるように切り替えてもよい。以下の各実施例はこれと同様であり、詳細な説明を省略する。
例えば、図４Ａに示すシフトレジスタユニット１００は、一例において具体的に図４Ｂに示す回路構成として実現されてもよい。以下の説明において、各トランジスタがＮ型トランジスタである例を挙げて説明するが、本開示の実施例を制限することは意図されていない。図４Ｂに示すように、当該シフトレジスタユニット１００は、第１のトランジスタないし第１１のトランジスタＴ１−Ｔ１１及び第１の記憶コンデンサＣ１を含む。
例えば、入力回路１１０は、第１の入力サブ回路１１１と、第２の入力サブ回路１１２と、第１のノード放電サブ回路１１３とを含む。図４Ｂに示すように、第１の入力サブ回路１１１は、第１のトランジスタＴ１として実現されてもよい。第１のトランジスタＴ１のゲートは、入力端ＩＮＴに接続されて入力信号を受信するように配置され、第１のトランジスタＴ１の第１の電極は、第１の電圧端ＶＦＤに接続されて第１の電圧を受信するように配置され、第１のトランジスタＴ１の第２の電極は、第１のノードＮ１に接続されるように配置される。これにより、第１のトランジスタＴ１が入力端ＩＮＴから受信されるオン信号（高レベル信号）によってオンとなると、第１のノードＮ１が第１レベル、すなわち、高レベルとなるように、第１の電圧端ＶＦＤから供給される第１の電圧によって第１のノードＮ１に対して充電する。第２の入力サブ回路１１２は、第２のトランジスタＴ２として実現されてもよい。第２のトランジスタＴ２のゲートは、入力端ＩＮＴに接続されて入力信号を受信するように配置され、第２のトランジスタＴ２の第１の電極は、第１のノードＮ１に接続されるように配置され、第２のトランジスタＴ２の第２の電極ははプルアップノードＰＵに接続されるように配置される。これにより、第２のトランジスタＴ２が入力端ＩＮＴから受信されるオン信号（高レベル信号）によってオンとなると、プルアップノードＰＵが第１レベル、すなわち、高レベルとなるように第１のノードＮ１の高レベルによってプルアップノードＰＵに対して充電する。第１のノード放電サブ回路１１３は、第３のトランジスタＴ３として実現されてもよい。第３のトランジスタＴ３のゲートと第１の電極とは互いに電気的に接続され、かつ、共に第１のノードＮ１に接続されるように配置され、第３のトランジスタＴ３の第２の電極は第２の制御経路（例えば、放電経路）に接続される。例えば、当該放電経路は、例えば入力端である。例えば、入力端ＩＮＴから供給される入力信号が高レベルから低レベルになると、第１のノードＮ１の電位は、カップリング、例えば、トランジスタの寄生コンデンサのカップリングにより下落する。例えば、以降の段階において、入力端ＩＮＴから供給される入力信号が低レベルのまま保持される場合、第１の電圧端ＶＦＤには高レベル電圧を入力し続けるので、第１のトランジスタＴ１は負方向にオフセットするリスクがあり、第１のノードＮ１の電位が高レベルになるまで充電される可能性がある。このような場合に、第３のトランジスタＴ３は、第１のノードＮ１のオンレベル（高レベル）によってオンとなり、第１のノードＮ１の高レベルを入力端ＩＮＴを介して放電させることで、第１のノードＮ１が低レベルとなるようにする。このようにして、以降の段階において、第２のトランジスタＴ２を零バイアス状態（第１の電極と第２の電極とは低レベル）に維持させることで、閾値電圧のオフセットのリスクを解消し、プルアップノードＰＵでリーク経路が形成されることを防止できる。
入力端ＩＮＴから供給される入力信号が有効レベル（例えば、高レベル）であると、第１のトランジスタＴ１と第２のトランジスタＴ２とがオンとなり、第１のノードＮ１及びプルアップノードＰＵが第１レベル、すなわち、高レベルとなるように、第１の電圧端ＶＦＤの第１の電圧によって第１のノードＮ１及びプルアップノードＰＵに対して充電する。このとき、例えば、第１の電圧端ＶＦＤは、直流高レベル信号を入力し続けるように配置される。充電が終了した後、入力端から供給される入力信号が有効レベルから無効レベル（例えば、低レベル）になると、第１のノードＮ１のレベルがカップリングにより下落し、同時に、以降の段階において、入力端ＩＮＴから低レベル信号が供給され続け、第１の電圧端ＶＦＤには高レベルが入力され続けるので、第１のトランジスタＴ１は負方向にオフセットするリスクがあり、第１のノードＮ１の電位が高レベルになるまで充電される可能性がある。このような場合に、第３のトランジスタＴ３がオンとなり、第１のノードＮ１を入力端ＩＮＴに電気的に接続させることで、第１のノードＮ１を放電させ、第１のノードＮ１が第２レベル、すなわち、低レベルとなるように制御する。このようにして、第２のトランジスタＴ２を零バイアス状態に維持させることで、閾値電圧のオフセットのリスクを解消し、プルアップノードＰＵでリーク経路が形成されることを防止し、走査方向を切り替えた後ＧＯＡ回路が出力しない現象を回避する。
例えば、第１のプルアップノードリセット回路１２０は、第１のリセットサブ回路１２１と、第２のリセットサブ回路１２２と、第２のノード放電サブ回路１２３とを含む。図４Ｂに示すように、第１のリセットサブ回路１２１は第４のトランジスタＴ４として実現されてもよい。第４のトランジスタＴ４のゲートは、第１のリセット端ＲＳＴ１に接続されて第１のリセット信号を受信するように配置され、第４のトランジスタＴ４の第１の電極は、第２の電圧端ＶＢＤに接続されて第２の電圧を受信するように配置され、第４のトランジスタＴ４の第２の電極は第２のノードＮ２に接続されるように配置される。第２のリセットサブ回路１２２は、第５のトランジスタＴ５として実現されてもよい。第５のトランジスタＴ５のゲートは、第１のリセット端ＲＳＴ１に接続されて第１のリセット信号を受信するように配置され、第５のトランジスタＴ５の第１の電極は第２のノードＮ２に接続されるように配置され、第５のトランジスタＴ５の第２の電極はプルアップノードＰＵに接続されるように配置される。第２のノード放電サブ回路１２３は、第６のトランジスタＴ６として実現されてもよい。第６のトランジスタＴ６のゲートと第１の電極とは互いに電気的に接続され、かつ、共に第２のノードＮ２に接続されるように配置され、第６のトランジスタＴ６の第２の電極は第１のリセット端ＲＳＴ１に接続される。
第１のリセット端ＲＳＴ１から供給される第１のリセット信号が有効レベルであると、第４のトランジスタＴ４と第５のトランジスタＴ５とがオンとなり、プルアップノードＰＵを第２の電圧端ＶＢＤに電気的に接続させることで、プルアップノードＰＵをリセットし、プルアップノードＰＵを高レベルから低レベルに下落させることができる。このとき、例えば、第２の電圧端ＶＢＤは、直流低レベル信号を入力し続けるように配置される。逆方向走査の際、第１のリセット端ＲＳＴ１から入力信号が供給され、第２の電圧端ＶＢＤが直流高レベル信号を供給するように切り替えることで、第２のノードＮ２及びプルアップノードＰＵに対して充電する。充電が終了した後、第１のリセット端の入力信号が有効レベルから無効レベルになり、第２のノードＮ２のレベルはカップリングにより下落する。同時に、以降の段階において、第１のリセット端ＲＳＴ１は低レベル信号を供給し続け、第２の電圧端ＶＢＤに高レベル電圧が入力され続けるので、第４のトランジスタＴ４は負方向にオフセットするリスクがあり、第２のノードＮ２の電位が高レベルになるまで充電される可能性がある。このような場合に、第６のトランジスタＴ６は、第２のノードＮ２のレベルによる制御に基づきオンとなり、第２のノードＮ２を第１のリセット端ＲＳＴ１に電気的に接続させることで、第２のノードＮ２を放電させ、第２のノードＮ２が第２レベル、すなわち、低レベルとなるように制御する。このようにして、第５のトランジスタＴ５を零バイアス状態に維持させることで、閾値電圧のオフセットのリスクを解消し、プルアップノードＰＵでリーク経路が形成されることを防止でき、走査方向を切り替えた後ＧＯＡ回路が出力しない現象を回避する。
出力回路１３０は、第７のトランジスタＴ７及び第１の記憶コンデンサＣ１として実現されてもよい。第７のトランジスタＴ７のゲートはプルアップノードＰＵに接続されるように配置され、第７のトランジスタＴ７の第１の電極はクロック信号端ＣＬＫに接続されてクロック信号を受信するように配置され、第７のトランジスタＴ７の第２の電極は出力端ＯＵＴに接続されるように配置される。第１の記憶コンデンサＣ１の第１の電極は第７のトランジスタＴ７のゲートに接続されるように配置され、第１の記憶コンデンサＣ１の第２の電極は第７のトランジスタＴ７の第２の電極に接続されるように配置される。プルアップノードＰＵのレベルが有効レベルである場合、第７のトランジスタＴ７がオンとなり、クロック信号を出力端ＯＵＴに出力する。第１の記憶コンデンサＣ１はブートストラップ機能を持ち、クロック信号の高レベルをより良く出力するのに役立つ。
第１のプルダウンノード制御回路１４０は、第８のトランジスタＴ８及び第９のトランジスタＴ９として実現されてもよい。第８のトランジスタＴ８のゲートと第１の電極とは互いに電気的に接続され、かつ、共に第３の電圧端ＶＧＨに接続されて第３の電圧を受信するように配置され、第８のトランジスタＴ８の第２の電極はプルダウンノードＰＤに接続される。第９のトランジスタＴ９のゲートはプルアップノードＰＵに接続され、第９のトランジスタＴ９の第１の電極はプルダウンノードＰＤに接続され、第９のトランジスタＴ９の第２の電極は第４の電圧端ＶＧＬに接続されて第４の電圧を受信する。
例えば、第８のトランジスタＴ８は、第３の電圧端ＶＧＨから供給される第３の電圧に応じて常にオン状態となり、第９のトランジスタＴ９がオフとなると、プルアップノードＰＵのレベルを第３の電圧、すなわち、高レベルとなるように制御する。第９のトランジスタＴ９がプルアップノードＰＵのレベルによる制御に基づきオンとなると、プルダウンノードＰＤの電圧を第４の電圧にプルダウンさせることができるように、第９のトランジスタＴ９及び第８のトランジスタＴ８のパラメーター（チャネルのアスペクト比又はオン抵抗を含む）が設計される。以下の実施例はこれと同様であり、詳細な説明を省略する。
プルアップノードノイズ低減回路１５０は、第１０のトランジスタＴ１０として実現されてもよい。第１０のトランジスタＴ１０のゲートは、プルダウンノードＰＤに接続され、第１０のトランジスタＴ１０の第１の電極はプルアップノードＰＵに接続され、第１０のトランジスタＴ１０の第２の電極は第４の電圧端ＶＧＬに接続されて第４の電圧を受信する。第１０のトランジスタＴ１０は、プルダウンノードＰＤが有効レベルにある場合にオンとなり、プルアップノードＰＵを第４の電圧端ＶＧＬに電気的に接続させることで、プルアップノードＰＵを第４の電圧までプルダウンして、ノイズ低減を実現させることができる。
出力ノイズ低減回路１６０は第１１のトランジスタＴ１１として実現されてもよい。第１１のトランジスタＴ１１のゲートはプルダウンノードＰＤに接続され、第１１のトランジスタＴ１１の第１の電極は出力端ＯＵＴに接続され、第１１のトランジスタＴ１１の第２の電極は第４の電圧端ＶＧＬに接続されて第４の電圧を受信する。第１１のトランジスタＴ１１は、プルダウンノードＰＤが有効レベルにある場合にオンとなり、出力端ＯＵＴを第４の電圧端ＶＧＬに電気的に接続させることで、出力端ＯＵＴに対してノイズ低減を行うことができる。
例えば、当該シフトレジスタユニットは第２のリセット回路をさらに含んでもよい。図５Ａは、本開示の一実施例に係る他のシフトレジスタユニットの模式図である。図５Ａに示すように、図４Ａに示す例の上に、シフトレジスタユニット１００は第２のプルアップノードリセット回路１７０をさらに含み、他の構成は図４Ａに示すシフトレジスタユニット１００に類似するので、ここで詳細な説明を省略する。なお、本開示の実施例における第２のプルアップノードリセット回路１７０は第２のリセット回路の一例であり、以下、第２のリセット回路が第２のプルアップノードリセット回路１７０である例を挙げて説明するが、本開示の実施例はこれに限られない。以下の実施例はこれと同様であり、詳細な説明を省略する。
第２のプルアップノードリセット回路１７０は、第２のリセット信号に応じて、プルアップノードＰＵをリセットするように配置される。例えば、第２のプルアップノードリセット回路１７０は、第２のリセット端ＲＳＴ２、プルアップノードＰＵ、及び第４の電圧端ＶＧＬに接続され、第２のリセット端ＲＳＴ２から供給される第２のリセット信号による制御に基づき、プルアップノードＰＵを第４の電圧端ＶＧＬに電気的に接続させることで、プルアップノードＰＵをリセットすることができる。例えば、当該第２のリセット信号は、総リセット信号であり、第２のプルアップノードリセット回路１７０は、１フレーム画像走査が終了した後、当該第２のリセット信号による制御に基づき、カスケード接続されている全てのシフトレジスタユニットのプルアップノードＰＵをリセットすることができる。
例えば、図５Ａに示すシフトレジスタユニット１００は、一例において具体的に図５Ｂに示す回路構成として実現されてもよい。図５Ｂに示すように、当該実施例におけるシフトレジスタユニット１００は、図４Ｂに示すシフトレジスタユニット１００に類似し、それらの相違点は、第１２のトランジスタＴ１２をさらに含むことにある。
当該実施例では、第２のプルアップノードリセット回路１７０は、第１２のトランジスタＴ１２として実現されてもよい。第１２のトランジスタＴ１２のゲートは第２のリセット端ＲＳＴ２に接続されて第２のリセット信号を受信し、第１２のトランジスタＴ１２の第１の電極はプルアップノードＰＵに接続され、第１２のトランジスタＴ１２の第２の電極は第４の電圧端ＶＧＬに接続されて第４の電圧を受信する。第１２のトランジスタＴ１２は、第２のリセット信号が有効レベル（例えば高レベル）にある場合にオンとなり、プルアップノードＰＵを第４の電圧端ＶＧＬに電気的に接続させることで、プルアップノードＰＵをリセットすることができる。
例えば、当該シフトレジスタユニットは第２の制御回路をさらに含む。図６Ａは、本開示の一実施例に係る他のシフトレジスタユニットの模式図である。図６Ａに示すように、図５Ａに示す例の上に、シフトレジスタユニット１００は第２のプルダウンノード制御回路１８０をさらに含み、他の構成は図５Ａに示すシフトレジスタユニット１００に類似するので、ここで詳細な説明を省略する。なお、本開示の実施例における第２のプルダウンノード制御回路１８０は第２の制御回路の一例であり、以下、第２の制御回路が第２のプルダウンノード制御回路１８０である例を挙げて説明するが、本開示の実施例はこれに限られない。以下の実施例はこれと同様であり、詳細な説明を省略する。
第２のプルダウンノード制御回路１８０は、入力信号に応じて、プルダウンノードＰＤに対して第２の制御を行うように配置される。例えば、第２のプルダウンノード制御回路１８０は、入力端ＩＮＴ、第１のリセット端ＲＳＴ１、プルダウンノードＰＤ、第４の電圧端ＶＧＬに接続され、入力端ＩＮＴから入力される入力信号（順方向走査の際）又は第１のリセット端ＲＳＴ１から供給される入力信号（逆方向走査の際）による制御に基づき、プルダウンノードＰＤを第４の電圧端ＶＧＬに電気的に接続させることで、入力段階において、プルダウンノードＰＤを放電させ（例えば、第２レベルになるまで放電する）、プルアップノードが充電中にプルダウンノードＰＤの影響を受けないことが十分に保証される。
例えば、図６Ａに示すシフトレジスタユニット１００は、一例において具体的に図６Ｂに示す回路構成として実現されてもよい。図６Ｂに示すように、当該実施例におけるシフトレジスタユニット１００は、図５Ｂに示すシフトレジスタユニット１００の構成に類似し、それらの相違点は第１３のトランジスタＴ１３及び第１４のトランジスタＴ１４をさらに含むことである。
当該実施例では、第２のプルダウンノード制御回路１８０は、第１３のトランジスタＴ１３及び第１４のトランジスタＴ１４として実現されてもよい。第１３のトランジスタＴ１３のゲートは入力端ＩＮＴに接続されて入力信号を受信し、第１３のトランジスタＴ１３の第１の電極はプルダウンノードＰＤに接続され、第１３のトランジスタＴ１３の第２の電極は第４の電圧端ＶＧＬに接続されて第４の電圧を受信する。第１４のトランジスタＴ１４のゲートは第１のリセット端ＲＳＴ１に接続されて第１のリセット信号を受信し、第１４のトランジスタＴ１４の第１の電極はプルダウンノードＰＤに接続され、第１４のトランジスタＴ１４の第２の電極は第４の電圧端ＶＧＬに接続されて第４の電圧を受信する。
例えば、順方向走査の際、第１３のトランジスタＴ１３は、入力端ＩＮＴから供給される入力信号が有効レベルである場合にオンとなり、プルダウンノードＰＤを第４の電圧端ＶＧＬに電気的に接続させることで、プルダウンノードＰＤを放電させることができる。第１４のトランジスタＴ１４は、第１のリセット端ＲＳＴ１から供給される第１のリセット信号が有効レベルである場合にオンとなり、プルダウンノードＰＤを第４の電圧端ＶＧＬに電気的に接続させることで、プルダウンノードＰＤを放電させることができる。例えば、逆方向走査の際、第１４のトランジスタＴ１４は、第１のリセット端ＲＳＴ１から供給される入力信号が有効レベルである場合にオンとなり、プルダウンノードＰＤを第４の電圧端ＶＧＬに電気的に接続させることで、プルダウンノードＰＤを放電させることができる。第１３のトランジスタＴ１３は、入力端ＩＮＴから供給される第１のリセット信号が有効レベルである場合にオンとなり、プルダウンノードＰＤを第４の電圧端ＶＧＬに電気的に接続させることで、プルダウンノードＰＤを放電させることができる。
なお、本開示の各実施例の説明において、プルアップノードＰＵ、プルダウンノードＰＤ、第１のノードＮ１、第２のノードＮ２は、実際に存在する部品を示すのではなく、回路図における関連する電気的接続の合流点を示す。
なお、本開示の実施例で採用されるトランジスタは、全て薄膜トランジスタ、電界効果トランジスタ又は同じ特性を持つ他のスイッチング素子であってもよい。本開示の全ての実施例では、薄膜トランジスタを例として説明する。ここで採用されるトランジスタのソースとドレインは、構成的に対称なものとすることができるので、そのソースとドレインは、構成的に違いがなくてもよい。本開示の実施例では、トランジスタのゲート以外の２つの電極を区別するために、直接にその中の１つを第１の電極とし、他の１つを第２の電極として説明する。
また、本開示の実施例におけるトランジスタは、全てがＮ型トランジスタである例を挙げて説明する。このとき、トランジスタの第１の電極はドレインであり、第２の電極はソースである。なお、本開示はこれを含むが、これに限られない。例えば、本開示の実施例に係るシフトレジスタユニット１００における１つの又は複数のトランジスタには、Ｐ型トランジスタが用いられてもよい。このとき、トランジスタの第１の電極はソースであり、第２の電極はドレインであり、本開示の実施例における対応するトランジスタの各電極を参照して、選定されたタイプのトランジスタの各電極を接続すればよい。Ｎ型トランジスタが採用される場合、酸化インジウムガリウム亜鉛（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ、ＩＧＺＯ）によって薄膜トランジスタの活性層が形成されてもよく、低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ、ＬＴＰＳ）又はアモルファスシリコン（例えば、水素化アモルファスシリコン）によって薄膜トランジスタの活性層が形成されるのと比較して、トランジスタのサイズを有効に縮小でき、リーク電流を防止することもできる。
本開示の実施例では、例えば、各回路がＮ型トランジスタによって実現される場合、用語「プルアップ」とは、１つのノード又は１つのトランジスタの１つの電極のレベルの絶対値が上昇するように、当該ノード又は当該電極に対して充電することにより、対応するトランジスタの動作（例えば、オン）を実現させることを指す。「プルダウン」とは、１つのノード又は１つのトランジスタの１つの電極のレベルの絶対値が下落するように、当該ノード又は当該電極を放電させることにより、対応するトランジスタの動作（例えば、オフ）を実現させることを指す。また、例えば、各回路がＰ型トランジスタによって実現される場合、用語「プルアップ」とは、１つのノード又は１つのトランジスタの１つの電極のレベルの絶対値が下落するように、当該ノード又は当該電極を放電させることにより、対応するトランジスタの動作（例えば、オン）を実現させることを指す。「プルダウン」とは、１つのノード又は１つのトランジスタの１つの電極のレベルの絶対値が上昇するように、当該ノード又は当該電極に対して充電することにより、対応するトランジスタの動作（例えば、オフ）を実現させることを示す。
図７は、本開示の一実施例に係るシフトレジスタユニットの動作際の信号のタイミングチャートである。以下、図７に示す信号のタイミングチャートを参照し、図６Ｂに示すシフトレジスタユニット１００の動作原理について説明する。ここで、各トランジスタがＮ型トランジスタである例を挙げて説明するが、本開示の実施例はこれに限られない。当該シフトレジスタユニット１００は、それぞれ図７に示す第１段階１、第２段階２、第３段階３、第４段階４の合計４つの段階において、次の動作を実行する。
第１段階１（つまり、入力段階）において、入力端ＩＮＴから高レベル信号が供給され、第１の電圧端ＶＦＤから直流高レベル信号が供給されるように配置される。第１のトランジスタＴ１及び第２のトランジスタＴ２は、入力端ＩＮＴから供給される高レベル信号に応じてオンとなり、第１のノードＮ１及びプルアップノードＰＵは第１レベルになるまで充電される。第７のトランジスタＴ７は、プルアップノードＰＵの第１レベルに応じてオンとなり、クロック信号端ＣＬＫを出力端ＯＵＴに電気的に接続させる。この段階において、クロック信号端ＣＬＫから供給されるクロック信号は低レベルであるので、出力端ＯＵＴからクロック信号の低レベルが出力される。同時に、この段階において、第１３のトランジスタＴ１３は入力信号の高レベルに応じてオンとなり、第９のトランジスタＴ９はプルアップノードＰＵの高レベルに応じてオンとなり、プルダウンノードＰＤを第４の電圧端ＶＧＬに接続させることで、プルダウンノードＰＤが第４の電圧（つまり、低レベル）にプルダウンされる。したがって、この段階において、プルダウンノードがプルアップノードＰＵの充電に影響を与えないので、第９のトランジスタＴ９の閾値電圧オフセットには大きいマージンがあり、そのプロセス条件に対する要求が緩和される。
第２段階２（つまり、出力段階）において、クロック信号端から高レベル信号が供給されるので、出力端ＯＵＴからクロック信号の高レベルが出力される。コンデンサのブートストラップ効果により、プルアップノードＰＵがさらに高レベル（例えば、第１レベルより高い）になるまで充電される。第９のトランジスタＴ９は、プルアップノードＰＵのレベルによる制御に基づきオンとなり、プルダウンノードＰＤを第４の電圧端ＶＧＬに接続させることで、低レベルを維持する。この段階において、入力端ＩＮＴから供給される入力信号は、第１段階の高レベルから低レベルになり、第１のノードＮ１の電位は、カップリング、例えばトランジスタの寄生コンデンサのカップリングにより下落する。同時に、以降の段階において、入力端ＩＮＴから供給される入力信号が低レベルのまま保持される場合、第１の電圧端ＶＦＤに高レベル電圧が入力され続けるので、第１のトランジスタＴ１は負方向にオフセットするリスクがあり、第１のノードＮ１の電位が高レベルになるまで充電される可能性がある。このような場合に、第１のノードＮ１は、第３のトランジスタＴ３及び入力端ＩＮＴを介して低レベルになるまで放電されてもよい。これにより、以降の段階において、第２のトランジスタＴ２を零バイアス状態（第１の電極及び第２の電極は、低レベル）に維持させることで、閾値電圧のオフセットのリスクを解消し、プルアップノードＰＵでのリーク経路の形成を防止する。したがって、当該シフトレジスタユニット１００は、長期間の順方向走査（つまり、入力端ＩＮＴから入力信号が供給され、第１のリセット端ＲＳＴ１から第１のリセット信号が供給される）から逆方向走査へ切り替える際、第１のトランジスタＴ１の閾値電圧が、長期間に第１の電圧端ＶＦＤに接続されて負バイアスの熱応力（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｈｅｒｍａｌ Ｓｔｒｅｓｓ, ＮＢＴＳ）を受けることで負のオフセットが生じたとしても、第２のトランジスタＴ２の閾値電圧がオフセットしないので、充電中にプルアップノードＰＵでリーク電流が発生することに起因する、ＧＯＡ回路が走査方向を切り替えた後に出力しない現象を回避する。
第３段階３（つまり、リセット段階）において、第１のリセット端ＲＳＴ１から高レベル信号が供給され、第２の電圧端ＶＢＤは直流低レベル信号を供給するように配置され、第４のトランジスタＴ４及び第５のトランジスタＴ５は、第１のリセット端ＲＳＴ１から供給される高レベル信号に応じてオンとなり、プルアップノードＰＵを第２の電圧端ＶＢＤに接続させ、プルアップノードＰＵが低レベルにプルダウンされる。第１４のトランジスタＴ１４は、第１のリセット端ＲＳＴ１から供給される高レベル信号に応じてオンとなり、プルダウンノードＰＤを第４の電圧端ＶＧＬに接続させる。したがって、この段階において、プルダウンノードＰＤは、依然として低レベルを維持する。この段階において、第７のトランジスタＴ７がプルアップノードＰＵの低レベルによってオフとされるので、出力端ＯＵＴから低レベル信号が出力される。
第４段階４（つまり、総リセット段階）において、１フレームの走査が終了した後、次のフレームが開始する前の間隔段階において、第２のリセット端ＲＳＴ２から高レベル信号が供給されると、第１２のトランジスタＴ１２がオンとなり、プルアップノードＰＵを第４の電圧端ＶＧＬに電気的に接続させることで、プルアップノードＰＵをさらにリセットする。
例えば、当該シフトレジスタユニット１００による逆方向走査の際、入力信号と第１のリセット信号を互いに交換すればよい。つまり、入力端ＩＮＴから第１のリセット信号が供給され、第１のリセット端ＲＳＴ１から入力信号が供給される。このとき、第１の電圧端ＶＦＤから直流低レベル信号が供給され、第２の電圧端ＶＢＤから直流高レベル信号が供給される。逆方向走査の際、シフトレジスタユニット１００の動作原理は、順方向走査の際に類似するので、ここで詳細な説明を省略する。なお、第１のリセット端ＲＳＴ１から供給される入力信号が高レベルから低レベルになると、第２のノードＮ２の電位は、カップリング、例えばトランジスタの寄生コンデンサカップリングにより下落する。同時に、逆方向走査の以降の段階において、第１のリセット端ＲＳＴ１から供給される入力信号が低レベルを維持し、第２の電圧端ＶＢＤに高レベル電圧が入力され続けるので、第４のトランジスタＴ４は負方向にオフセットするリスクがあり、第１のノードＮ１の電位が高レベルになるまで充電される可能性がある。このような場合に、第２のノードＮ２は、第６のトランジスタＴ６及び入力端ＩＮＴを介して低レベルになるまで放電されることで、第５のトランジスタＴ５を第１段階１以降の各段階において零バイアス状態に維持させることにより、閾値電圧のオフセットのリスクを解消し、プルアップノードＰＵでリーク経路が形成されることを防止することもできる。
本開示の少なくとも一実施例によれば、ゲート駆動回路が提供されている。例えば、図８に示すように、当該ゲート駆動回路は、第１のクロック信号線ＣＬＫ１と、第２のクロック信号線ＣＬＫ２と、総リセット線ＴＴ_ＲＳＴと、カスケード接続されている複数のシフトレジスタユニット１００を含む。シフトレジスタユニットとして、本開示のいずれの実施例に係るシフトレジスタユニット１００が採用されてもよい。例えば、ここで、各シフトレジスタユニット１００として図６Ｂに示すような回路構成が採用される例を挙げて説明するが、本開示の実施例はこれに限られない。当該ゲート駆動回路１０は、薄膜トランジスタと同じプロセスによって直接的に表示装置のアレイ基板に集積化されることで、プログレッシブスキャン駆動の機能を実現してもよい。
例えば、図８に示すように、当該シフトレジスタユニットの夫々はクロック信号端ＣＬＫをさらに含む。クロック信号端ＣＬＫは、第１のクロック信号線ＣＬＫ１又は第２のクロック信号線ＣＬＫ２に接続されて第１のクロック信号又は第２のクロック信号を受信するように配置される。第１のクロック信号線ＣＬＫ１は第２ｎ−１（ｎは０より大きい整数）段のシフトレジスタユニットのクロック信号端ＣＬＫに接続され、第２のクロック信号線ＣＬＫ２は第２ｎ段のシフトレジスタユニットのクロック信号端ＣＬＫに接続される。なお、本開示の実施例はこれを含むが、上記の接続方式に限られない。例えば、第１のクロック信号線ＣＬＫ１は第２ｎ（ｎは０より大きい整数）段のシフトレジスタユニットのクロック信号端ＣＬＫに接続され、第２のクロック信号線ＣＬＫ２は第２ｎ−１段のシフトレジスタユニットのクロック信号端ＣＬＫに接続されるものとしてもよい。
例えば、図８に示すように、当該シフトレジスタユニットの夫々は第２のリセット端ＲＳＴ２をさらに含む。第２のリセット端ＲＳＴ２は、総リセット線ＴＴ_ＲＳＴに接続されて第２のリセット信号を受信することにより、各フレーム走査が終了した後、当該総リセット線ＴＴ_ＲＳＴから供給される第２のリセット信号によって、全てのシフトレジスタユニットのプルアップノードをリセットするように配置される。
例えば、図８に示すように、当該ゲート駆動回路１０は、タイミング制御器２００をさらに含む。例えば、当該タイミング制御器２００は、第１のクロック信号線ＣＬＫ１、第２のクロック信号線ＣＬＫ２、及び総リセット線ＴＴ_ＲＳＴに接続され、各シフトレジスタユニットにクロック信号及び第２のリセット信号を供給するように配置されてもよい。例えば、タイミング制御器２００は、さらにトリガー信号ＳＴＶ及びリセット信号ＲＥＳＥＴを供給するように配置されてもよい。
例えば、図８に示すように、最終段のシフトレジスタユニット以外、残りの各段のシフトレジスタユニットの第１のリセット端ＲＳＴ１は、直後の段のシフトレジスタユニットの出力端ＯＵＴに接続される。第１段のシフトレジスタユニット以外、残りの各段のシフトレジスタユニットの入力端ＩＮＴは、直前の段のシフトレジスタユニットの出力端ＯＵＴに接続される。例えば、順方向走査について、第１段のシフトレジスタユニットの入力端ＩＮＴは、トリガー信号ＳＴＶを受信するように配置されてもよいし、最終段のシフトレジスタユニットの第１のリセット端ＲＳＴ１は、リセット信号ＲＥＳＥＴを受信するように配置されてもよい。逆方向走査について、第１段のシフトレジスタユニットの入力端ＩＮＴは、リセット信号ＲＥＳＥＴを受信するように配置されてもよいし、最終段のシフトレジスタユニットの第１のリセット端ＲＳＴ１は、トリガー信号ＳＴＶを受信するように配置されてもよい。
なお、異なる配置によって、当該ゲート駆動回路１０は、４つ、６つ、又は８つのクロック信号線を含んでもよい。クロック信号線の数は、具体的な状況に応じて決定され、本開示の実施例では、これは限定されていない。
なお、本開示の実施例に係るゲート駆動回路１０によって、表示パネルを駆動する場合、当該ゲート駆動回路１０を表示パネルの一側に設けてもよい。例えば、当該表示パネルは、複数行のゲート線を含み、ゲート駆動回路１０における各段のシフトレジスタユニットの出力端は当該複数行のゲート線に順に接続されてゲート走査信号を出力するように配置されてもよい。なお、両側駆動を実現するように、表示パネルの両側にそれぞれ当該ゲート駆動回路１０を設けてもよい。本開示の実施例では、ゲート駆動回路１０の設置方式が限定されていない。例えば、奇数行のゲート線を駆動するために、表示パネルの一側にゲート駆動回路１０を設け、偶数行のゲート線を駆動するために、表示パネルの他の側にゲート駆動回路１０を設けてもよい。
当該ゲート駆動回路は、入力端のトランジスタの閾値電圧の負のオフセットに起因する、走査方向を切り替えた後に出力しない現象を回避することができ、回路の安定性を向上し、トランジスタが大きい閾値電圧のオフセットのマージンを持つようにさせる。
本開示の実施例によれば、図９に示すように、本開示の実施例に係るゲート駆動回路１０が含まれている表示装置１が提供されている。当該表示装置１は、複数の画素ユニット３０からなる画素アレイを含む。例えば、当該表示装置１は、データ駆動回路２０をさらに含んでもよい。データ駆動回路２０は、データ信号を画素アレイに供給するためのものであり、ゲート駆動回路１０は、ゲート走査信号を画素アレイに供給するためのものである。データ駆動回路２０は、データ線２１を介して画素ユニット３０に電気的に接続され、ゲート駆動回路１０は、ゲート線１１を介して画素ユニット３０に電気的に接続される。
なお、本実施例における表示装置１は、液晶パネル、液晶テレビ、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー表示装置、携帯電話、タブレット、ノートパソコン、デジタルフォトフレーム、ナビゲーターなど、表示機能を持つ任意の製品又は部品であってもよい。当該表示装置１は、表示パネルなど、他の従来部品を含んでもよい。本開示の実施例では、これが限定されていない。
本開示の実施例に係る表示装置１の技術効果について、上記の実施例におけるゲート駆動回路１０に関する記載を参照することができるので、ここで詳細な説明を省略する。
なお、説明を明確、簡潔にするため、当該表示装置１の構成全体は示されていない。表示装置の必要な機能を実現するために、当業者は、特定のアプリケーションシナリオに従って、示されていない他の構成を配置することができる。本開示の実施例では、これが限定されていない。
本開示の一実施例によれば、例えば、表示装置のシフトレジスタユニットのための駆動方法が提供されている。例えば、図４Ｂ又は図５Ｂに示す例では、当該シフトレジスタユニットの駆動方法は、次のような動作を含む。
第１段階において、入力回路１１０は、入力信号に応じて、プルアップノードＰＵ及び第１のノードＮ１に対して第１の制御を行い（例えば、第１レベルになるまで充電）、出力回路１３０は、出力端ＯＵＴに出力信号（例えば、クロック信号）の低レベルを出力する。
第２段階において、入力回路１１０は、第１のノードＮ１のレベルに応じて、第１のノードＮ１に対して第２の制御を行い（例えば、第２レベルになるまで放電）、出力回路１３０は、出力端ＯＵＴに出力信号の高レベルを出力する。
第３段階において、第１のプルアップノードリセット回路１２０は、第１のリセット信号による制御に基づき、プルアップノードＰＵをリセットする。
例えば、図６Ｂに示す例では、当該シフトレジスタユニットの駆動方法は、次のような動作を含む。
第１段階において、入力回路１１０は、入力信号に応じて、プルアップノードＰＵ及び第１のノードＮ１に対して第１の制御を行い、第２のプルダウンノード制御回路１８０は、入力信号に応じて、プルダウンノードＰＤのレベルに対して第２の制御を行い、例えば、第２レベル（例えば、第４の電圧）にプルダウンし、出力回路１３０は、出力端ＯＵＴに出力信号の低レベルを出力する。
第２段階において、入力回路１１０は、第１のノードＮ１の第１レベルに応じて、第１のノードＮ１に対して第２の制御を行い、出力回路１３０は、出力端ＯＵＴに出力信号の高レベルを出力する。
第３段階において、第１のプルアップノードリセット回路１２０は、第１のリセット信号による制御に基づき、プルアップノードＰＵをリセットし、第２のプルダウンノード制御回路１８０は、第１のリセット信号に応じて、プルダウンノードＰＤのレベルに対して第２の制御を行う。
例えば、他の例では、当該シフトレジスタユニット１００を採用する表示パネルは、逆方向走査の際、入力信号と第１のリセット信号を互いに交換してもよい。つまり、第１のリセット端ＲＳＴ１から入力信号が供給され、入力端ＩＮＴから第１のリセット信号が供給される。このとき、当該駆動方法は、次のような動作を含む。
第１段階において、第１のプルアップノードリセット回路１２０は、入力信号に応じて、プルアップノードＰＵ及び第２のノードＮ２に対して第１の制御を行い、出力回路１３０は、出力端ＯＵＴに出力信号の低レベルを出力する。
第２段階において、第１のプルアップノードリセット回路１２０は、第２のノードＮ２の第１レベルに応じて、第２のノードＮ２に対して第２の制御を行い、出力回路１３０は、出力端ＯＵＴに出力信号の高レベルを出力する。
第３段階において、入力回路１１０は、第１のリセット信号による制御に基づき、プルアップノードＰＵをリセットする。
なお、当該駆動方法の詳細な説明及び技術効果について、本開示の実施例におけるシフトレジスタユニット１００の動作原理に関する説明を参照することができるので、ここで詳細な説明を省略する。
以下の事項について、説明する必要がある。
（１）本開示の実施例の図面は、本開示の実施例に係る構成のみに関し、他の構成について一般的なデザインを参照することができる。
（２）矛盾しない限り、本開示の実施例及び実施例における特徴は、互いに組み合わせにより新たな実施例を得ることができる。
（１）本開示の実施例の図面は、本開示の実施例に係る構成のみに関し、他の構成について一般的なデザインを参照することができる。
（２）矛盾しない限り、本開示の実施例及び実施例における特徴は、互いに組み合わせにより新たな実施例を得ることができる。
以上、本開示の具体的な実施形態に過ぎず、本開示の保護範囲はこれに限られない。本開示の保護範囲は、請求項の保護範囲によって定義されるべきである。
１ 表示装置
１０ ゲート駆動回路
１１ ゲート線
２０ データ駆動回路
２１ データ線
３０ 画素ユニット
１００ シフトレジスタユニット
１１０ 入力回路
１１１ 第１の入力サブ回路
１１２ 第２の入力サブ回路
１１３ 第１のノード放電サブ回路
１２０ 第１のプルアップノードリセット回路
１２１ 第１のリセットサブ回路
１２２ 第２のリセットサブ回路
１２３ 第２のノード放電サブ回路
１３０ 出力回路
１４０ 第１のプルダウンノード制御回路
１５０ プルアップノードノイズ低減回路
１６０ 出力ノイズ低減回路
１７０ 第２のプルアップノードリセット回路
１８０ 第２のプルダウンノード制御回路
２００ タイミング盛漁期
２３０ 出力回路
ＩＮＴ 入力端
ＰＵ 第１の制御ノード（プルアップノード）
ＰＤ 第２の制御ノード（プルダウンノード）
Ｎ１、Ｎ２ 第１、第２のノード
ＶＦＤ 第１の電圧端
ＶＢＤ 第２の電圧端
ＶＧＨ 第３の電圧端
ＶＧＬ 第４の電圧端
ＲＳＴ１、ＲＳＴ２ 第１、第２のリセット端
ＣＬＫ クロック信号端
ＣＬＫ１、ＣＬＫ２ 第１、第２のクロック信号線
ＴＴ＿ＲＳＴ 総リセット線
ＯＵＴ 出力端
Ｔ１−Ｔ１４ トランジスタ
Ｃ１ 第１の記憶コンデンサ
ＳＴＶ トリガー信号
ＲＥＳＥＴ リセット信号
１０ ゲート駆動回路
１１ ゲート線
２０ データ駆動回路
２１ データ線
３０ 画素ユニット
１００ シフトレジスタユニット
１１０ 入力回路
１１１ 第１の入力サブ回路
１１２ 第２の入力サブ回路
１１３ 第１のノード放電サブ回路
１２０ 第１のプルアップノードリセット回路
１２１ 第１のリセットサブ回路
１２２ 第２のリセットサブ回路
１２３ 第２のノード放電サブ回路
１３０ 出力回路
１４０ 第１のプルダウンノード制御回路
１５０ プルアップノードノイズ低減回路
１６０ 出力ノイズ低減回路
１７０ 第２のプルアップノードリセット回路
１８０ 第２のプルダウンノード制御回路
２００ タイミング盛漁期
２３０ 出力回路
ＩＮＴ 入力端
ＰＵ 第１の制御ノード（プルアップノード）
ＰＤ 第２の制御ノード（プルダウンノード）
Ｎ１、Ｎ２ 第１、第２のノード
ＶＦＤ 第１の電圧端
ＶＢＤ 第２の電圧端
ＶＧＨ 第３の電圧端
ＶＧＬ 第４の電圧端
ＲＳＴ１、ＲＳＴ２ 第１、第２のリセット端
ＣＬＫ クロック信号端
ＣＬＫ１、ＣＬＫ２ 第１、第２のクロック信号線
ＴＴ＿ＲＳＴ 総リセット線
ＯＵＴ 出力端
Ｔ１−Ｔ１４ トランジスタ
Ｃ１ 第１の記憶コンデンサ
ＳＴＶ トリガー信号
ＲＥＳＥＴ リセット信号
Claims (19)
- 入力端を備え、前記入力端の入力信号に応じて第１の制御ノード及び第１のノードに対して第１の制御を行い、その後前記第１のノードによる制御に基づき前記第１のノードに対して前記第１の制御と異なる第２の制御を行い、前記入力信号によって前記第１の制御ノードに対して前記第１の制御を行う経路において前記第１のノードが位置するように配置される入力回路と、
第１のリセット信号に応じて前記第１の制御ノードをリセットするように配置される第１のリセット回路と、
前記第１の制御ノードのレベルによる制御に基づき、出力端に出力信号を出力するように配置される出力回路と、
を含むシフトレジスタユニット。 - 前記入力回路は、
前記入力信号に応じて前記第１のノードに対して前記第１の制御を行うように配置される第１の入力サブ回路と、
前記入力信号に応じて前記第１の制御ノードに対して前記第１の制御を行うように配置される第２の入力サブ回路と、
前記第１のノードのレベルによる制御に基づき、前記第１のノードに対して前記第２の制御を行うように配置される第１のノード放電サブ回路と、
を含む、請求項１に記載のシフトレジスタユニット。 - 前記第１の入力サブ回路は、ゲートが前記入力端に接続されて前記入力信号を受信し、第１の電極が第１の電圧端に接続されて第１の電圧を受信し、第２の電極が前記第１のノードに接続される第１のトランジスタを含み、
前記第２の入力サブ回路は、ゲートが前記入力端に接続されて前記入力信号を受信し、第１の電極が前記第１のノードに接続され、第２の電極が前記第１の制御ノードに接続される第２のトランジスタを含み、
前記第１のノード放電サブ回路は、ゲートと第１の電極が互いに電気的に接続され、かつ、共に前記第１のノードに接続されるように配置され、第２の電極が第２の制御経路に接続される第３のトランジスタを含む、
請求項２に記載のシフトレジスタユニット。 - 前記第２の制御経路は前記入力端である、請求項３に記載のシフトレジスタユニット。
- 前記第１のリセット回路と前記入力回路とは対称的に設置され、前記第１のリセット回路は、第１のリセット端を備え、前記第１のリセット端の第１のリセット信号及び第２のノードのレベルによる制御に基づき、前記第２のノードに対して前記第２の制御を行い、前記第１のリセット信号によって前記第１の制御ノードに対して前記第２の制御を行う経路において前記第２のノードが位置するように配置される、
請求項１に記載のシフトレジスタユニット。 - 前記第１のリセット回路は、
前記第１のリセット信号に応じて、前記第２のノードをリセットするように配置される第１のリセットサブ回路と、
前記第１のリセット信号に応じて前記第１の制御ノードをリセットするように配置される第２のリセットサブ回路と、
前記第２のノードのレベルによる制御に基づき、前記第２のノードに対して前記第２の制御を行うように配置される第２のノード放電サブ回路と、
を含む、請求項５に記載のシフトレジスタユニット。 - 前記第１のリセットサブ回路は、ゲートが前記第１のリセット端に接続されて前記第１のリセット信号を受信し、第１の電極が第２の電圧端に接続されて第２の電圧を受信し、第２の電極が前記第２のノードに接続される第４のトランジスタを含み、
前記第２のリセットサブ回路は、ゲートが前記第１のリセット端に接続されて前記第１のリセット信号を受信し、第１の電極が前記第２のノードに接続され、第２の電極が前記第１の制御ノードに接続される第５のトランジスタを含み、
前記第２のノード放電サブ回路は、ゲートと第１の電極が互いに電気的に接続され、かつ、共に前記第２のノードに接続されるように配置され、第２の電極が前記第１のリセット端に接続される第６のトランジスタを含む、
請求項６に記載のシフトレジスタユニット。 - 前記出力回路は、
ゲートが前記第１の制御ノードに接続され、第１の電極がクロック信号端に接続されてクロック信号を前記出力信号として受信し、第２の電極が前記出力端に接続される第７のトランジスタと、
第１の電極が前記第１の制御ノードに接続され、第２の電極が前記出力端に接続される第１の記憶コンデンサと、
を含む、請求項１ないし請求項７のいずれか１項に記載のシフトレジスタユニット。 - 第２の制御ノードのレベルを制御するように配置される第１の制御回路と、
前記第２の制御ノードのレベルによる制御に基づき、前記第１の制御ノードに対してノイズ低減を行うように配置される第１の制御ノードノイズ低減回路と、
前記第２の制御ノードのレベルによる制御に基づき、前記出力端に対してノイズ低減を行うように配置される出力ノイズ低減回路と、
をさらに含む、請求項１ないし請求項７のいずれか１項に記載のシフトレジスタユニット。 - 前記第１の制御回路は、
ゲートと第１の電極が互いに電気的に接続され、かつ、共に第３の電圧端に接続されて第３の電圧を受信するように配置され、第２の電極が前記第２の制御ノードに接続される第８のトランジスタと、
ゲートが前記第１の制御ノードに接続され、第１の電極が前記第２の制御ノードに接続され、第２の電極が第４の電圧端に接続されて第４の電圧を受信する第９のトランジスタと、を含み、
前記第１の制御ノードノイズ低減回路は、ゲートが前記第２の制御ノードに接続され、第１の電極が前記第１の制御ノードに接続され、第２の電極が前記第４の電圧端に接続されて前記第４の電圧を受信する第１０のトランジスタを含み、
前記出力ノイズ低減回路は、
ゲートが前記第２の制御ノードに接続され、第１の電極が前記出力端に接続され、第２の電極が前記第４の電圧端に接続されて前記第４の電圧を受信する第１１のトランジスタを含む、
請求項９に記載のシフトレジスタユニット。 - 第２のリセット信号に応じて、前記第１の制御ノードをリセットするように配置される第２のリセット回路をさらに含む、
請求項１ないし請求項７のいずれか１項に記載のシフトレジスタユニット。 - 前記第２のリセット回路は、ゲートが第２のリセット端に接続されて前記第２のリセット信号を受信し、第１の電極が前記第１の制御ノードに接続され、第２の電極が第４の電圧端に接続されて第４の電圧を受信する第１２のトランジスタを含む、
請求項１１に記載のシフトレジスタユニット。 - 前記入力信号に応じて、第２の制御ノードに対して前記第２の制御を行うように配置される第２の制御回路をさらに含む、
請求項１ないし請求項７のいずれか１項に記載のシフトレジスタユニット。 - 前記第２の制御回路は、
ゲートが前記入力端に接続されて前記入力信号を受信し、第１の電極が前記第２の制御ノードに接続され、第２の電極が第４の電圧端に接続されて第４の電圧を受信する第１３のトランジスタと、
ゲートが第１のリセット端に接続されて前記第１のリセット信号を受信し、第１の電極が前記第２の制御ノードに接続され、第２の電極が前記第４の電圧端に接続されて前記第４の電圧を受信する第１４のトランジスタと、
を含む、請求項１３に記載のシフトレジスタユニット。 - 請求項１ないし請求項１４のいずれか１項に記載のシフトレジスタユニットを含む、ゲート駆動回路。
- 請求項１５に記載のゲート駆動回路を含む、表示装置。
- 請求項１ないし請求項１４のいずれか１項に記載のシフトレジスタユニットの駆動方法であって、
前記入力回路が前記入力信号に応じて、前記第１の制御ノード及び前記第１のノードに対して前記第１の制御を行い、前記出力回路が前記出力端に前記出力信号の低レベルを出力する第１段階と、
前記入力回路が前記第１のノードのレベルに応じて、前記第１のノードに対して前記第２の制御を行い、前記出力回路が前記出力端に前記出力信号の高レベルを出力する第２段階と、
前記第１のリセット回路が前記第１のリセット信号による制御に基づき、前記第１の制御ノードをリセットする第３段階と、
を含む、駆動方法。 - 請求項５に記載のシフトレジスタユニットの駆動方法であって、
前記入力信号と前記第１のリセット信号が互いに交換され、
前記第１のリセット回路が前記入力信号に応じて、前記第１の制御ノード及び前記第２のノードに対して前記第１の制御を行い、前記出力回路が前記出力端に前記出力信号の低レベルを出力する第１段階と、
前記第１のリセット回路が前記第２のノードのレベルに応じて、前記第２のノードに対して前記第２の制御を行い、前記出力回路が前記出力端に前記出力信号の高レベルを出力する第２段階と、
前記入力回路が前記第１のリセット信号による制御に基づき、前記第１の制御ノードをリセットする第３段階と、
を含む、駆動方法。 - 請求項１３に記載のシフトレジスタユニットの駆動方法であって、
前記入力回路が前記入力信号に応じて、前記第１の制御ノード及び前記第１のノードに対して前記第１の制御を行い、前記第２の制御回路が前記入力信号に応じて、前記第２の制御ノードのレベルに対して前記第２の制御を行い、前記出力回路が前記出力端に前記出力信号の低レベルを出力する第１段階と、
前記入力回路が前記第１のノードのレベルに応じて、前記第１のノードに対して前記第２の制御を行い、前記出力回路が前記出力端に前記出力信号の高レベルを出力する第２段階と、
前記第１のリセット回路が前記第１のリセット信号による制御に基づき、前記第１の制御ノードをリセットし、前記第２の制御回路が前記第１のリセット信号に応じて、前記第２の制御ノードのレベルに対して前記第２の制御を行う第３段階と、
を含む、駆動方法。
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