JP2020534632A - シフトレジスターユニット、ゲート駆動回路、表示装置及び駆動方法 - Google Patents

シフトレジスターユニット、ゲート駆動回路、表示装置及び駆動方法 Download PDF

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Abstract

シフトレジスターユニット、ゲート駆動回路、表示装置及び駆動方法を提供する。該シフトレジスターユニット（１００）は、入力回路（１１０）と、プルアップノードリセット回路（１２０）と、出力回路（１３０）と結合回路（１４０）を備える。入力回路（１１０）は、入力信号に応じてプルアップノード（ＰＵ）に対して充電するように配置される。プルアップノードリセット回路（１２０）は、リセット信号に応じてプルアップノード（ＰＵ）をリセットするように配置される。出力回路（１３０）は、プルアップノード（ＰＵ）のレベルの制御下で、第１のクロック信号を第１出力端（ＯＵＴ１）に出力するように配置される。結合回路（１４０）は、第２のクロック信号に応じて、プルアップノード（ＰＵ）の電位に対して結合による制御を行うように配置される。該シフトレジスターユニットは、第１出力端の出力信号の立ち下がり時間を低減して駆動能力を向上させることができる。

Description

関連出願との相互引用
本出願は、２０１７年９月２１日に出願された中国特許出願第２０１７１０８５８３５２．４号の優先権を主張し、前記中国特許出願の内容は援用により全てここに引用して本出願の一部とする。
本開示の実施例は、シフトレジスターユニット、ゲート駆動回路、表示装置及び駆動方法に関する。
表示技術分野において、例えば、液晶デスプレイの画素アレイは、通常、複数行のゲートライン及びそれらとインターリーブされている複数列のデータラインを備える。ゲートラインに対する駆動は、アタッチされた集積駆動回路によって実現される。近年、アモルファスシリコン薄膜プロセスの続ける発展に伴い、ゲートライン駆動回路を直接薄膜トランジスタアレイ基板上に集積しＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）を構成することでゲートラインを駆動することもできる。
例えば、複数のカスケードされたシフトレジスターユニットからなるＧＯＡを利用して画素アレイの複数行のゲートラインへスイッチング電圧信号を提供することにより、複数行のゲートラインが逐次ターンオンになるように制御し、データラインによって画素アレイにおける対応する行の画素ユニットへデータ信号を提供して、表示画像の各グレースケールに必要とされるグレースケール電圧を形成し、さらに各フレーム画像を表示する。
本開示の少なくとも一実施例は、入力回路と、プルアップノードリセット回路と、出力回路と結合回路を備えるシフトレジスターユニットを提供する。前記入力回路は、入力信号に応じてプルアップノードに対して充電するように配置される。前記プルアップノードリセット回路は、リセット信号に応じて前記プルアップノードをリセットするように配置される。前記出力回路は、前記プルアップノードのレベルの制御下で、第１のクロック信号を第１出力端に出力するように配置される。前記結合回路は、第２のクロック信号に応じて、前記プルアップノードの電位に対して結合による制御を行うように配置される。
例えば、本開示の一実施例によって提供されるシフトレジスターユニットは、プルダウンノード制御回路と、プルアップノードノイズリダクション回路と出力ノイズリダクション回路をさらに備える。前記プルダウンノード制御回路は、プルダウンノードのレベルを制御するように配置される。前記プルアップノードノイズリダクション回路は、前記プルダウンノードのレベルの制御下で、前記プルアップノードに対してノイズリダクションを行うように配置される。前記出力ノイズリダクション回路は、前記プルダウンノードのレベルの制御下で、前記第１出力端に対してノイズリダクションを行うように配置される。
例えば、本開示の一実施例によって提供されるシフトレジスターユニットにおいて、前記結合回路は第１のトランジスタと記憶容量を備える。前記第１のトランジスタのゲート及び記憶容量的第１極は、前記プルアップノードに接続されるように配置される。前記第１のトランジスタの第１極は、第２のクロック信号端に接続されて前記第２のクロック信号を受信するように配置される。前記第１のトランジスタの第２極は、前記記憶容量の第２極に接続されるように配置される。
例えば、本開示の一実施例によって提供されるシフトレジスターユニットは、第２出力端をさらに備える。前記結合回路は、さらに、前記第２のクロック信号を前記第２出力端に出力するように配置される。前記第２出力端は、前記第１のトランジスタの第２極に接続されるように配置される。
例えば、本開示の一実施例によって提供されるシフトレジスターユニットは、結合リセット回路をさらに備える。前記結合リセット回路は、前記プルダウンノードのレベルの制御下で、前記第２出力端をリセットするように配置される。
例えば、本開示の一実施例によって提供されるシフトレジスターユニットにおいて、前記結合リセット回路は第２のトランジスタを備え、第２のトランジスタにおいて、ゲートは前記プルダウンノードに接続されるように配置され、第１極は前記第２出力端に接続されるように配置され、第２極は第１電圧端に接続されて第１電圧を受信するように配置される。
例えば、本開示の一実施例によって提供されるシフトレジスターユニットにおいて、前記入力回路は第３のトランジスタを備え、第３のトランジスタにおいて、ゲートは第１極に接続されるとともに入力端に接続されて前記入力信号を受信するように配置され、第２極は前記プルアップノードに接続されて前記プルアップノードに対して充電するように配置される。
例えば、本開示の一実施例によって提供されるシフトレジスターユニットにおいて、前記プルアップノードリセット回路は第４のトランジスタを備え、第４のトランジスタにおいて、ゲートはリセット端に接続されて前記リセット信号を受信するように配置され、第１極は前記プルアップノードに接続されて前記プルアップノードをリセットするように配置され、第２極は第１電圧端に接続されて第１電圧を受信するように配置される。
例えば、本開示の一実施例によって提供されるシフトレジスターユニットにおいて、前記出力回路は第５のトランジスタを備え、第５のトランジスタにおいて、ゲートは前記プルアップノードに接続されるように配置され、第１極は第１のクロック信号端に接続されて前記第１のクロック信号を受信するように配置され、第２極は前記第１出力端に接続されるように配置される。
例えば、本開示の一実施例によって提供されるシフトレジスターユニットにおいて、前記プルダウンノード制御回路は、第６のトランジスタと第７のトランジスタを備え、第６のトランジスタにおいて、ゲートは第１極に接続されるとともに第２電圧端に接続されて第２電圧を受信するように配置され、第２極は前記プルダウンノードに接続されるように配置される。第７のトランジスタにおいて、ゲートは前記プルアップノードに接続されるように配置され、第１極は前記プルダウンノードに接続されるように配置され、第２極は第１電圧端に接続されて第１電圧を受信するように配置される。
例えば、本開示の一実施例によって提供されるシフトレジスターユニットにおいて、前記プルアップノードノイズリダクション回路は第８のトランジスタを備え、第８のトランジスタにおいて、ゲートは前記プルダウンノードに接続されるように配置され、第１極は前記プルアップノードに接続されて前記プルアップノードに対してノイズリダクションを行うように配置され、第２極は第１電圧端に接続されて第１電圧を受信するように配置される。
例えば、本開示の一実施例によって提供されるシフトレジスターユニットにおいて、前記出力ノイズリダクション回路は第９のトランジスタを備え、第９のトランジスタにおいて、ゲートは前記プルダウンノードに接続されるように配置され、第１極は前記第１出力端に接続されるように配置され、第２極は第１電圧端に接続されて第１電圧を受信するように配置される。
本開示の少なくとも一実施例は、さらに、複数のカスケードされた本開示実施例に記載したシフトレジスターユニットを備えるゲート駆動回路を提供する。第１段のシフトレジスターユニット以外、他の各段のシフトレジスターユニットの入力端は、直前の段のシフトレジスターユニットの第１出力端に接続される。最後の段のシフトレジスターユニット以外、他の各段のシフトレジスターユニットのリセット端は、直後の段のシフトレジスターユニットの第１出力端に接続される。
本開示の少なくとも一実施例は、さらに、複数のカスケードされた本開示実施例に記載したシフトレジスターユニットを備えるゲート駆動回路を提供する。第１段のシフトレジスターユニット以外、他の各段のシフトレジスターユニットの入力端は、直前の段のシフトレジスターユニットの第２出力端に接続される。最後の段のシフトレジスターユニット以外、他の各段のシフトレジスターユニットのリセット端は、直後の段のシフトレジスターユニットの第２出力端に接続される。
本開示の少なくとも一実施例は、さらに、本開示のいずれの実施例に記載したゲート駆動回路を備える表示装置を提供する。
本開示の少なくとも一実施例は、さらに、シフトレジスターユニットの駆動方法であって、前記入力回路が前記入力信号に応じて前記プルアップノードに対して充電し、前記出力回路が前記第１のクロック信号の低レベルを前記第１出力端に出力する第１段階と、前記プルアップノードの電位が前記第１のクロック信号と前記第２のクロック信号の高レベルによって結合されて上昇し、前記出力回路が前記第１のクロック信号の高レベルを前記第１出力端に出力する第２段階と、前記プルアップノードの電位が前記第１のクロック信号の低レベルによって結合されて低下し、前記第１出力端が前記出力回路を通じて放電する第３段階と、前記プルアップノードの電位が前記第２のクロック信号の低レベルにさらに結合されて低下する第４段階と、前記プルアップノードリセット回路が前記リセット信号の制御下で前記プルアップノードをリセットする第５段階と、を含む駆動方法を提供する。ここで、前記第３段階と前記第４段階では、前記第１のクロック信号の立ち下がり時刻が前記第２のクロック信号の立ち下がり時刻よりも早い。
例えば、本開示の一実施例によって提供される駆動方法において、前記第２段階では、前記第１のクロック信号の立ち上がり時刻は、前記第２のクロック信号の立ち上がり時刻はと一致するように保持される。
本開示の少なくとも一実施例は、さらに、シフトレジスターユニットの駆動方法であって、前記入力回路が前記入力信号に応じて前記プルアップノードに対して充電し、前記出力回路が前記第１のクロック信号の低レベルを前記第１出力端に出力し、前記結合回路が前記第２のクロック信号の低レベルを前記第２出力端に出力する第１段階と、前記プルアップノードの電位が前記第１のクロック信号と前記第２のクロック信号の高レベルによって結合にされて上昇し、前記出力回路が前記第１のクロック信号の高レベルを前記第１出力端に出力し、前記結合回路が前記第２のクロック信号の高レベルを前記第２出力端に出力する第２段階と、前記プルアップノードの電位が前記第１のクロック信号の低レベルによって結合されて低下し、前記第１出力端が前記出力回路を通じて低レベルとなるまで放電し、前記結合回路が前記第２のクロック信号の高レベルを前記第２出力端に出力する第３段階と、前記プルアップノードの電位が前記第２のクロック信号の低レベルにさらに結合されて低下し、前記第２出力端が前記結合回路を通じて低レベルとなるまで放電する第４段階と、前記プルアップノードリセット回路が前記リセット信号の制御下で前記プルアップノードをリセットする第５段階と、を含む駆動方法を提供する。前記第３段階と前記第４段階では、前記第１のクロック信号の立ち下がり時刻が前記第２のクロック信号の立ち下がり時刻よりも早い。
本開示実施例の技術案をより明らかに説明するために、以下、実施例の図面を簡単に説明する。以下説明する図面は、本開示のいくつかの実施例に係るものに過ぎず、本開示に対する制限ではないことは、言うまでもない。
シフトレジスターユニットの回路概念図である。 図１に示すシフトレジスターユニットの稼動時に対応する信号シーケンス図である。 本開示の一実施例の一例示によって提供されるシフトレジスターユニットの模式的なブロック図である。 本開示の一実施例の他の一例示によって提供されるシフトレジスターユニットの模式的なブロック図である。 図４に示すシフトレジスターユニットの一つの実現例示の回路概念図である。 図３に示すシフトレジスターユニットの一つの実現例示の回路概念図である。 図５に示すシフトレジスターユニットの稼動時に対応する信号シーケンス図である。 図１及び図５に示すシフトレジスターユニットにおけるプルアップノードＰＵの電位をシミュレーションする概念図である。 図１及び図５に示すシフトレジスターユニットにおける第１出力端ＯＵＴ１の出力信号をシミュレーションする概念図である。 本開示の一実施例によって提供されるゲート駆動回路の概念図である。 本開示の一実施例によって提供される他のゲート駆動回路の概念図である。 本開示の一実施例によって提供される表示装置の模式的なブロック図である。
本開示実施例の目的、技術案と長所をより明らかにするために、以下、本開示実施例の図面を参照して、本開示実施例の技術案に対して明瞭かつ完全に説明していく。説明する実施例は、本開示の一部の実施例であり、全ての実施例ではないことは、明らかである。説明する本開示の実施例に基づいて、当業者は、創造性のある労働をせずに得られる全てのその他実施例は、本開示の保護を求める範囲に属する。
別途定義しない限り、本開示では使用される技術用語又は科学用語は、当業者が理解する通常な意味であるべき。本開示に使用される「第１」、「第２」及び類似する文言は、いかなる順序、数量或いは重要性を表すわけではなく、異なる部品を区別するだけのために用いられる。同様に、「一つ」、「一」又は「該」などの類似する文言も数量の限定を表すものではなく、少なくとも一つ存在することを意味する。「備える」或いは「含む」などの類似する文言は、当該文言の前で現れる素子又は部品は、当該文言の後ろに挙げられた素子又は部品又はその同等物を包含することを意味しており、その他の素子又は部品を除外することではない。「接続」又は「繋がる」などの類似する文言は、物理的な接続或いは機械的な接続に限らず、直接か間接かを問わず、電気的な接続を含んでよい。「上」、「下」、「左」、「右」などは、相対位置の関係を表すためだけに用いられ、説明対象の絶対位置が変更された後、当該相対位置の関係も相応に変更される可能性がある。
表示パネル技術において、低コストとナローフレームを実現するために、ＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）技術が利用される。すなわち、ゲート駆動回路を、薄膜トランジスタプロセスによって表示パネル上に集積することにより、ナローフレームとアセンブリーコストの低減などのメリットを実現する。該表示パネルは、液晶表示（ＬＣＤ）パネル又は有機発光ダイオード（ＯＬＥＤ）表示パネルであってもよい。
図１は、シフトレジスターユニットの回路構成を示し、該シフトレジスターユニットは、カスケードされてゲート駆動回路を形成することができる。図１に示すように、該シフトレジスターユニットは、九つのトランジスタ（Ｔ１からＴ９まで）と記憶容量（Ｃ１）を備える。
第１のトランジスタＴ１は、そのゲートはプルアップノードＰＵに接続され、第１極は第１のクロック信号端ＣＬＫに接続され、第２極は第２出力端ＯＵＴ２に接続される。
第２のトランジスタＴ２は、そのゲートはプルダウンノードＰＤに接続され、第１極は第２出力端ＯＵＴ２に接続され、第２極は第１電圧端ＶＧＬに接続される。
第３のトランジスタＴ３は、そのゲートは第１極に接続され、かつ、入力端ＩＮＰＵＴに接続されるように配置され、第２極はプルアップノードＰＵに接続される。
第４のトランジスタＴ４は、そのゲートはリセット端ＲＳＴに接続され、第１極はプルアップノードＰＵに接続され、第２極は第１電圧端ＶＧＬに接続される。
第５のトランジスタＴ５は、そのゲートはプルアップノードＰＵに接続され、第１極は第１のクロック信号端ＣＬＫに接続され、第２極は第１出力端ＯＵＴ１に接続される。
第６のトランジスタＴ６は、そのゲートは第１極に接続され、かつ、第２電圧端ＶＧＨ（例えば直流高レベル信号が入力されることが保持される）に接続されるように配置され、第２極はプルダウンノードＰＤに接続される。
第７のトランジスタＴ７は、そのゲートはプルアップノードＰＵに接続され、第１極はプルダウンノードＰＤに接続され、第２極は第１電圧端ＶＧＬに接続される。
第８のトランジスタＴ８は、そのゲートはプルダウンノードＰＤに接続され、第１極はプルアップノードＰＵに接続され、第２極は第１電圧端ＶＧＬ（例えば直流低レベル信号が入力されることが保持される）に接続される。
第９のトランジスタＴ９は、そのゲートはプルダウンノードＰＤに接続され、第１極は第１出力端ＯＵＴ１に接続され、第２極は第１電圧端ＶＧＬに接続される。
記憶容量Ｃ１は、その第１極はプルアップノードＰＵに接続され、第２極は第１出力端ＯＵＴ１に接続される。
例えば、上記トランジスタはいずれもＮ型トランジスタである。以下もＮ型トランジスタを例で説明するが、本開示の実施例はこれに限らず、例えばこれらのトランジスタのうち少なくとも一部はＰ型トランジスタに置き換えられることができる。
以下、図２に示す信号シーケンス図を参照しながら図１に示すシフトレジスターユニットの稼動原理を説明する。図２に示す第１段階Ａ、第２段階Ｂ、第３段階Ｃ及び第４段階Ｄの四つの段階において、該シフトレジスターユニットは以下の操作を行う。
第１段階Ａにおいて、第１のクロック信号端ＣＬＫには低レベル信号が入力され、入力端ＩＮＰＵＴには高レベル信号が入力される。入力端ＩＮＰＵＴに高レベル信号が入力されるため、第３のトランジスタＴ３はオンとなり、入力端ＩＮＰＵＴに入力された高レベルは記憶容量Ｃ１に対して充電してプルアップノードＰＵの電位は第１の高レベルまでプルアップされるようにする。
例えば第２電圧端ＶＧＨは、直流高レベル信号が入力されることを保持するように設置され、第６のトランジスタＴ６はオンと保持され、第２電圧端ＶＧＨに入力される高レベルはプルダウンノードＰＤに対して充電する。また、プルアップノードＰＵの電位は第１の高レベルであるため、第７のトランジスタＴ７はオンとなり、プルダウンノードＰＤと第１電圧端ＶＧＬとは電気的に接続される。ここで、例えば、第１電圧端ＶＧＬは、直流低レベル信号が入力されることを保持するように設置される。トランジスタの設計上、第６のトランジスタＴ６と第７のトランジスタＴ７は、Ｔ６とＴ７といずれもオンとなる場合、プルダウンノードＰＤの電位は相対的に低いレベルにプルダウンされるように配置（例えば二者のサイズ比、閾値電圧などを設定）されることができる。該低レベルは、第８のトランジスタＴ８をオンにすることはない。留意すべきのは、図２に示す信号シーケンス図において電位が高いか低いかは模式的なものに過ぎず、真実の電位値を表すことではない。
プルアップノードＰＵは第１の高レベルにあるため、第１のトランジスタＴ１と第５のトランジスタＴ５はオンとなり、この時、第１のクロック信号端ＣＬＫには低レベルが入力されるため、この段階では、第１出力端ＯＵＴ１と第２出力端ＯＵＴ２はいずれも該低レベル信号を出力する。
第２段階Ｂでは、第１のクロック信号端ＣＬＫには高レベル信号が入力され、入力端ＩＮＰＵＴには低レベル信号が入力される。入力端ＩＮＰＵＴには低レベル信号が入力されるため、第３のトランジスタＴ３はオフとなり、プルアップノードＰＵは直前の段階の第１の高レベルを保持するので、第１のトランジスタＴ１と第５のトランジスタＴ５はオンと保持される。この段階で第１のクロック信号端ＣＬＫには高レベルが入力されるため、第１出力端ＯＵＴ１と第２出力端ＯＵＴ２は該高レベル信号を出力する。
それと同時に、第１のクロック信号端ＣＬＫ、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２は高レベルとなるため、該高レベルは第１のトランジスタＴ１の寄生容量（ゲートと第１極の間の寄生容量、及びゲートと第２極の間の寄生容量を含む）、第５のトランジスタＴ５の寄生容量（ゲートと第１極の間の寄生容量、及びゲートと第２極の間の寄生容量を含む）、並びに記憶容量Ｃ１を通じてプルアップノードＰＵと結合されてその電位を上昇させることができる。プルアップノードＰＵに結合される電圧幅の値は式１によって算出され得る。
ΔV_PU = ΔV_CLK ×（C_T1 + C_T5 + C_C1）/C_PU； （１）
但し、ΔV_PUはプルアップノードＰＵに結合される電圧幅の値であり、ΔV_CLKは第１のクロック信号端の電圧幅の値のバリエーション量であり、C_T1は第１のトランジスタＴ１の寄生容量値であり、C_T5は第５のトランジスタＴ５の寄生容量値であり、C_C1は記憶容量Ｃ１の容量値であり、C_PUはプルアップノードＰＵに接続される全ての容量の総和である。
プルアップノードＰＵの電位は結合されることでプルアップされ、第２の高レベルまで達し、第５のトランジスタＴ５を十分にオンにする。プルアップノードＰＵの電位は高レベルであるため、第７のトランジスタＴ７は続いてオンとなり、プルダウンノードＰＤの電位は続いて低レベルに保持される。プルダウンノードＰＤの電位は低レベルであるため、第２のトランジスタＴ２、第８のトランジスタＴ８と第９のトランジスタＴ９はオフ状態に保持されることで、プルアップノードＰＵの電位及びシフトレジスターユニットが正常にシフト信号を出力することに影響を及ぼすことはない。
第３段階Ｃにおいて、第１のクロック信号端ＣＬＫに入力される信号は高レベルから低レベルへ変わり、入力端ＩＮＰＵＴは続いて低レベルが入力される。ここで、第２段階でプルアップノードＰＵに対する結合によるプルアップと同様に、第１のクロック信号端ＣＬＫに入力される信号は低レベルに変わり、プルアップノードＰＵの電位は結合により第１の高レベル（図２に示す点線の楕円に示すように）までプルダウンされ、結合によりプルダウンされる電圧幅の値は、依然、式１を利用して算出され得る。
それと同時に、プルアップノードＰＵの電位は、依然高レベルとなるため、第５のトランジスタＴ５はオンと保持され、第１出力端ＯＵＴ１は、第５のトランジスタＴ５によって低レベルにある第１のクロック信号端ＣＬＫに対して放電する。同様に、第１のトランジスタＴ１はオンと保持され、第２出力端ＯＵＴ２は、第１のトランジスタＴ１によって低レベルにある第１のクロック信号端ＣＬＫへ放電する。放電によって、第１出力端ＯＵＴ１と第２出力端ＯＵＴ２の電位は、低レベルまでプルダウンされる。
第４段階Ｄでは、リセット端ＲＳＴには高レベル信号が入力されるため、第４のトランジスタＴ４はオンとなり、プルアップノードＰＵは第１電圧端ＶＧＬに電気的に接続され、プルアップノードＰＵの電位は低レベルにプルダウンされることで、第１のトランジスタＴ１と第５のトランジスタＴ５はオフとなる。
プルアップノードＰＵの電位は低レベルにあるため、第７のトランジスタＴ７はオフとなり、プルダウンノードＰＤの放電経路は遮断され、プルダウンノードＰＤの電位は高レベルまで充電される。これにより、第８のトランジスタＴ８、第２のトランジスタＴ２と第９のトランジスタＴ９はオンとなり、プルアップノードＰＵ、第２出力端ＯＵＴ２及び第１出力端ＯＵＴ１の電位をそれぞれ、第１電圧端ＶＧＬから入力される低レベルにプルダウンし、シフトレジスターユニットが非出力段階でその出力端（第１出力端ＯＵＴ１と第２出力端ＯＵＴ２を含む）とプルアップノードＰＵで生じ得るノイズをさらに除去する。
例えば、図１に示すシフトレジスターユニットは、カスケードされてゲート駆動回路を形成することができる。該ゲート駆動回路は、表示パネルを駆動することに用いられる場合、各段のシフトレジスターユニットは、例えば一つのゲートラインに対応する。第１出力端ＯＵＴ１は、対応するゲートラインに接続されてプログレッシブ走査信号を提供し、第２出力端ＯＵＴ２は、直前の段のシフトレジスターユニットのリセット端ＲＳＴ及び直後の段のシフトレジスターユニットの入力端ＩＮＰＵＴに接続されて、それぞれリセット信号と入力信号を提供することができる。このような接続方式を利用することで、シフトレジスターユニットの負荷能力を向上することができる。
上記シフトレジスターユニットは稼動する際に、第１出力端ＯＵＴ１は第５のトランジスタＴ５によって放電する時に、プルアップノードＰＵの電位が低下されるため、第５のトランジスタＴ５のオンとなる程度に影響を与え、さらに第１出力端ＯＵＴ１の放電速度も影響される。第１出力端ＯＵＴ１の放電速度が遅いほど、その立ち下がり時間が長くなる。
高解像度ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｉｓｔａｌ Ｄｉｓｐｌａｙ）製品において、充電のための時間は大幅に削減され、例えば、α-Ｓｉ（アモルファスシリコン）ＴＦＴ（薄膜トランジスタ）を画素スイッチング素子として利用し、かつ解像度が８Ｋである表示製品については、一行の画素ユニットのターンオン時間は例えば３．７μｓだけであり、実際に有効である充電時間はもっと少なくなり、よって充電時間０．１μｓオーダーの増加でも充電レートを著しく改善することができる。
本開示の少なくとも一実施例は、入力回路と、プルアップノードリセット回路と、出力回路と結合回路を備えるシフトレジスターユニットを提供する。該入力回路は、入力信号に応じてプルアップノードに対して充電するように配置される。該プルアップノードリセット回路は、リセット信号に応じてプルアップノードをリセットするように配置される。該出力回路は、プルアップノードのレベルの制御下で、第１のクロック信号を第１出力端に出力するように配置される。該結合回路は、第２のクロック信号に応じてプルアップノードの電位に対して結合制御を行うように配置される。
本開示の少なくとも一実施例は、上記シフトレジスターユニットに対応するゲート駆動回路、表示装置及び駆動方法を提供する。
本開示の実施例によって提供されるシフトレジスターユニット、ゲート駆動回路、表示装置及び駆動方法は、第１出力端が放電する時に比較的高い電位に保持されるように結合回路によってプルアップノードの電位を制御することで、第１出力端から出力される信号の立ち下がり時間を低減し、表示パネルにおける画素ユニットの充電時間を増加することで、駆動能力を向上させることができる。
以下、図面を参照しながら、本開示の実施例及び例示を詳細に説明する。
本開示実施例の一例示は、シフトレジスターユニット１００を提供する。図３に示すように、該シフトレジスターユニット１００は、入力回路１１０と、プルアップノードリセット回路１２０と、出力回路１３０と結合回路１４０を備える。
該入力回路１１０は、入力信号に応じてプルアップノードＰＵに対して充電するように配置される。例えば、該入力回路１１０は、プルアップノードＰＵと入力端ＩＮＰＵＴを電気的に接続するように配置されることができ、よって入力端ＩＮＰＵＴから入力される高レベル信号でプルアップノードＰＵに対して充電する。
該プルアップノードリセット回路１２０は、リセット信号に応じてプルアップノードＰＵをリセットするように配置される。例えば、該プルアップノードリセット回路１２０はリセット端ＲＳＴに接続されるように配置されることができ、よってリセット端ＲＳＴから入力されるリセット信号の制御下で、プルアップノードＰＵと低レベル信号又は低電圧端を電気的に接続し、該低電圧端は例えば第１電圧端ＶＧＬであり、よってプルアップノードＰＵに対してプルダウンリセットを行うことができる。留意すべきのは、第１電圧端ＶＧＬは、例えば直流低レベル信号が入力されることを保持するように配置されてもよく、以下、本開示の各実施例はこれと同様であるため、それらの説明を省略する。
出力回路１３０は、プルアップノードＰＵのレベルの制御下で、第１のクロック信号を第１出力端ＯＵＴ１に出力するように配置される。例えば、該出力回路１３０は、プルアップノードＰＵのレベルの制御下で、第１のクロック信号端ＣＬＫと第１出力端ＯＵＴ１を電気的に接続することで、第１のクロック信号端ＣＬＫから入力される第１のクロック信号を第１出力端ＯＵＴ１に出力するように配置される。これと同時に、第１出力端ＯＵＴ１は、さらに、出力回路１３０によって放電することもできる。
該結合回路１４０は、第２のクロック信号に応じてプルアップノードＰＵの電位に対して結合制御を行うように配置される。例えば、該結合回路１４０は、第２のクロック信号端ＣＬＫＡに接続され、よって第２のクロック信号端ＣＬＫＡから入力される第２のクロック信号が高レベルである時、結合回路１４０は、プルアップノードＰＵの電位に対して結合制御を行うことでその電位を上昇させ、第２のクロック信号端ＣＬＫＡから入力される第２のクロック信号は低レベルである時、結合回路１４０は、プルアップノードＰＵの電位に対して結合制御を行うことでその電位を低下させる。
例えば、複数のカスケードされた上記シフトレジスターユニット１００を利用して一つのゲート駆動回路を構成することができる。該ゲート駆動回路を使用して表示パネルを駆動する時、出力回路１３０と結合回路１４０によって、並びに第１のクロック信号と第２のクロック信号の互いの連携下で、第１出力端ＯＵＴ１の放電する時に相対的高い電位に保持されるようにプルアップノードＰＵの電位を制御することで、第１出力端ＯＵＴ１から出力される信号の立ち下がり時間を低減し、表示パネルにおける画素ユニットの充電時間を増加することで、駆動能力を向上させることができる。
例えば、図４に示すように、本実施例の他の一例示において、該シフトレジスターユニット１００は、さらにプルダウンノード制御回路１５０と、プルアップノードノイズリダクション回路１６０と出力ノイズリダクション回路１７０を備えてもよい。
該プルダウンノード制御回路１５０は、プルダウンノードＰＤのレベルを制御し、さらにプルアップノードノイズリダクション回路１６０と出力ノイズリダクション回路１７０を制御するように配置される。
該プルアップノードノイズリダクション回路１６０は、プルダウンノードＰＤのレベルの制御下で、プルアップノードＰＵに対してノイズリダクションを行うように配置される。例えば、該プルアップノードノイズリダクション回路１６０は、第１電圧端ＶＧＬに接続されて、プルダウンノードＰＤのレベルの制御下で、プルアップノードＰＵと第１電圧端ＶＧＬを電気的に接続させることで、プルアップノードＰＵに対してプルダウンノイズリダクションを行うように配置される。
該出力ノイズリダクション回路１７０は、プルダウンノードＰＤのレベルの制御下で、第１出力端ＯＵＴ１に対してノイズリダクションを行うように配置される。例えば、該出力ノイズリダクション回路１７０は、プルダウンノードＰＤのレベルの制御下で、第１出力端ＯＵＴ１と第１電圧端ＶＧＬを電気的に接続させることで、第１出力端ＯＵＴ１に対してプルダウンノイズリダクションを行うように配置される。
例えば、図４に示すように、本実施例の他の一例示において、該シフトレジスターユニット１００は、さらに第２出力端ＯＵＴ２と結合リセット回路１８０を備えてもよい。
結合回路１４０は、さらに、第２のクロック信号を第２出力端ＯＵＴ２に出力するように配置される。例えば、図４に示すシフトレジスターユニット１００はカスケードされてゲート駆動回路を形成する時、第２出力端ＯＵＴ２は、直前の段のシフトレジスターユニットのリセット端ＲＳＴ及び直後の段のシフトレジスターユニットの入力端ＩＮＰＵＴに接続されてそれぞれリセット信号和入力信号を提供することができる。二つの出力端を利用することで、シフトレジスターユニットの負荷能力を向上させることができる。
該結合リセット回路１８０は、プルダウンノードＰＵのレベルの制御下で、第２出力端ＯＵＴ２をリセットするように配置される。例えば、該結合リセット回路１８０は、第１電圧端ＶＧＬに接続されて、プルダウンノードＰＵのレベルの制御下で、第２出力端ＯＵＴ２と第１電圧端ＶＧＬを電気的に接続することで、第２出力端ＯＵＴ２に対するプルダウンリセットを実現するように配置されてもよい。
例えば、図４に示すシフトレジスターユニット１００は、一例示において図５に示す回路構成として実現されてもよい。図５に示すように、該シフトレジスターユニット１００は第１から第９のトランジスタＴ１-Ｔ９及び記憶容量Ｃ１を備える。
図５に示すように、該例示において、より具体的には、結合回路１４０は、第１のトランジスタＴ１と記憶容量Ｃ１を備えるように実現されてもよい。第１のトランジスタＴ１のゲートは、プルアップノードＰＵに接続されるように配置され、第１極は、第２のクロック信号端ＣＬＫＡに接続されて第２のクロック信号を受信するように配置され、第２極は、第２出力端ＯＵＴ２に接続されるように配置される。記憶容量Ｃ１の第１極は、プルアップノードＰＵに接続されるように配置され、第２極は、第２出力端ＯＵＴ２に接続されるように配置される。
結合リセット回路１８０は、第２のトランジスタＴ２として実現されてもよい。第２のトランジスタＴ２のゲートは、プルダウンノードＰＵに接続されるように配置され、第１極は、第２出力端ＯＵＴ２に接続されるように配置され、第２極は、第１電圧端ＶＧＬに接続されて第１電圧を受信するように配置される。
留意すべきのは、本開示の実施例における第１電圧端ＶＧＬは、例えば直流低レベル信号が入力されることが保持される。なお、該直流低レベルを第１電圧と称する。第２電圧端ＶＧＨは、例えば直流高レベル信号が入力されることが保持される。なお、該直流高レベルを第２電圧と称する。以下の各実施例については同様であるため、それらの説明を省略する。
入力回路１１０は、第３のトランジスタＴ３として実現されてもよい。第３のトランジスタＴ３のゲートは第１極に接続され、また、入力端ＩＮＰＵＴに接続されて入力信号を受信するように配置され、第２極は、プルアップノードＰＵに接続されてプルアップノードＰＵに対して充電するように配置される。
プルアップノードリセット回路１２０は、第４のトランジスタＴ４として実現てもよい。第４のトランジスタＴ４のゲートは、リセット端ＲＳＴに接続されてリセット信号を受信するように配置され、第１極は、プルアップノードＰＵに接続されてプルアップノードＰＵをリセットするように配置され、第２極は、第１電圧端ＶＧＬに接続されて第１電圧を受信するように配置される。
出力回路１３０は、第５のトランジスタＴ５として実現されてもよい。第５のトランジスタＴ５のゲートは、プルアップノードＰＵに接続されるように配置され、第１極は、第１のクロック信号端ＣＬＫに接続されて第１のクロック信号を受信するように配置され、第２極は、第１出力端ＯＵＴ１に接続されるように配置される。
プルダウンノード制御回路１５０は、第６のトランジスタＴ６と第７のトランジスタＴ７を備えるように実現されてもよい。第６のトランジスタＴ６のゲートは第１極に接続され、かつ、第２電圧端ＶＧＨに接続されて第２電圧を受信するように配置され、第２極は、プルダウンノードＰＤに接続されるように配置される。第７のトランジスタＴ７のゲートは、プルアップノードＰＵに接続されるように配置され、第１極は、プルダウンノードＰＤに接続されるように配置され、第２極は、第１電圧端ＶＧＬ接続に接続されて第１電圧を受信するように配置される。
プルアップノードノイズリダクション回路１６０は、第８のトランジスタＴ８として実現されてもよい。第８のトランジスタＴ８のゲートは、プルダウンノードＰＵに接続されるように配置され、第１極は、プルアップノードＰＵに接続されてプルアップノードＰＵに対してノイズリダクションを行うように配置され、第２極は、第１電圧端ＶＧＬに接続されて第１電圧を受信するように配置される。
出力リセット回路１７０は、第９のトランジスタＴ９として実現されてもよい。第９のトランジスタＴ９のゲートは、プルダウンノードＰＤに接続されるように配置され、第１極は、第１出力端ＯＵＴ１に接続されるように配置され、第２極は、第１電圧端ＶＧＬに接続されて第１電圧を受信するように配置される。
留意すべきのは、図５に示すシフトレジスターユニット１００について、第２のトランジスタＴ２と第９のトランジスタＴ９のゲートはプルダウンノードＰＤに接続せず、リセット端ＲＳＴに電気的に接続することで、リセット端ＲＳＴから入力されるリセット信号の制御下で、リセットノイズリダクションの効果を実現してもよい。本開示の実施例はこれを限定しない。
例えば、図３に示すシフトレジスターユニット１００に対応して、図６に示す回路構成として実現されてもよい。図６に示す各トランジスタ及び記憶容量Ｃ１の接続関係については、図５に示すシフトレジスターユニット１００における対応する記載を参照すればよいので、ここでそれらの説明を省略する。
留意すべきのは、本開示の実施例に利用されるトランジスタはいずれも薄膜トランジスタ又は電界効果トランジスタ又はその他の特性が同じスイッチングデバイスであればよい。本開示の実施例においてはいずれも薄膜トランジスタを例として説明する。ここで利用するトランジスタのソース、ドレインは構成上では対称になってもよいため、ソース、ドレインは構成上では違いはない。本開示の実施例において、トランジスタのゲート以外の二つの極を区別するために、そのうちの一つは第１極、もう一つは第２極として直接記載した。
また、本開示の実施例におけるトランジスタはいずれもＮ型トランジスタであることを例として説明する。この場合、第１極はドレインであり、第２極はソースであってもよい。留意すべきのは、本開示はこの場合を含むがこれに限らない。例えば、本開示の実施例によって提供されるシフトレジスターユニットにおける一つ又は複数のトランジスタは、Ｐ型トランジスタを利用してもよい。この場合、第１極はソースであり、第２極はドレインであってもよい。選定されたタイプのトランジスタの各極の極性を、本開示の実施例における対応するトランジスタの各極の極性に応じて接続すればよい。
例えば、図５に示すように、該シフトレジスターユニット１００におけるトランジスタは、いずれもＮ型トランジスタを利用し、第１電圧端ＶＧＬは、直流低レベルの第１電圧が入力されることを保持し、第２電圧端ＶＧＨは、直流高レベルの第２電圧が入力されることを保持し、第１のクロック信号端ＣＬＫには第１のクロック信号が入力され、第２のクロック信号端ＣＬＫＡには第２のクロック信号が入力される。
以下、図７に示す信号シーケンス図を参照しなら、図５に示すシフトレジスターユニット１００の稼動原理を説明する。図７に示す第１段階Ａ、第２段階Ｂ、第３段階Ｃ、第４段階Ｄ及び第５段階Ｅの五つの段階において、該シフトレジスターユニット１００は以下の操作を行う。
第１段階Ａでは、第１のクロック信号端ＣＬＫには低レベル信号が入力され、第２のクロック信号端ＣＬＫＡには低レベル信号が入力され、入力端ＩＮＰＵＴには高レベル信号が入力される。入力端ＩＮＴＰＵＴに高レベル信号が入力されるので、第３のトランジスタＴ３はオンとなり、入力端ＩＮＰＵＴに入力される高レベルによって記憶容量Ｃ１に対して充電し、プルアップノードＰＵの電位は第１の高レベルにプルアップされる。
第２電圧端ＶＧＨが直流高レベル信号の入力を保持するので、第６のトランジスタＴ６がオンと保持され、第２電圧端ＶＧＨに入力される高レベルによってプルダウンノードＰＤに対して充電する。また、プルアップノードＰＵの電位が第１の高レベルであるため、第７のトランジスタＴ７がオンとなり、プルダウンノードＰＤと第１電圧端ＶＧＬが電気的に接続されるようになる。トランジスタの設計上、第６のトランジスタＴ６と第７のトランジスタＴ７は、Ｔ６とＴ７といずれもオンとなる時、プルダウンノードＰＤの電位が第８のトランジスタＴ８と第９のトランジスタＴ９をターンオンさせない相対的低いレベルにプルダウンされるように配置（例えば二者のサイズ比、閾値電圧などの設定）されてもよい。留意すべきのは、図７に示す信号シーケンス図において電位が高いか低いかは模式的なものに過ぎず、真実的な電位値を表すことはない。
プルアップノードＰＵが第１の高レベルにあるため、第１のトランジスタＴ１と第５のトランジスタＴ５がオンとなり、この時、第１のクロック信号端ＣＬＫと第２のクロック信号端ＣＬＫＡには低レベル信号が入力されるため、この段階では、第１出力端ＯＵＴ１と第２出力端ＯＵＴ２はいずれも低レベル信号を出力する。
第２段階Ｂでは、第１のクロック信号端ＣＬＫには高レベル信号が入力され、第２のクロック信号端ＣＬＫＡには高レベル信号が入力され、入力端ＩＮＰＵＴに入力される信号は続いてある期間の高レベルが保持されてから低レベルまで低下される。プルアップノードＰＵが高レベルであるため、第１のトランジスタＴ１と第５のトランジスタＴ５は、オンと保持され、この段階で第１のクロック信号端ＣＬＫと第２のクロック信号端ＣＬＫＡにはいずれも高レベルが入力されるため、第１出力端ＯＵＴ１と第２出力端ＯＵＴ２は、高レベル信号を出力する。
第１のクロック信号端ＣＬＫ、第１出力端ＯＵＴ１が高レベルであるため、該高レベルは、第５のトランジスタＴ５の寄生容量（ゲートと第１極の間の寄生容量、及びゲートと第２極の間の寄生容量を含む）を通じてプルアップノードＰＵと結合されてその電位を上昇させることができる。第１のクロック信号端ＣＬＫに入力される高レベルがプルアップノードＰＵに対して結合される電圧幅の値は式２によって計算され得る。
ΔV_PU1 = ΔV_CLK × C_T5 / C_PU； （２）
但し、ΔV_PU1は、プルアップノードＰＵが第１のクロック信号端ＣＬＫの電位のバリエーションに起因して結合される電圧幅の値である。ΔV_CLKは、第１のクロック信号端の電圧幅の値のバリエーション量である。C_T5は、第５のトランジスタＴ５の寄生容量値である。C_PUは、プルアップノードＰＵに接続される全ての容量の総和である。
第２のクロック信号端ＣＬＫＡ、第２出力端ＯＵＴ２が高レベルであるため、該高レベルは、第１のトランジスタＴ１の寄生容量（ゲートと第１極の間の寄生容量、及びゲートと第２段階との間の寄生容量を含む）及び記憶容量Ｃ１を通じて、プルアップノードＰＵと結合されてその電位を上昇させることができる。第２のクロック信号端ＣＬＫＡに入力される高レベルがプルアップノードＰＵに対して結合される電圧幅の値は式３によって算出され得る。
ΔV_PU2 = ΔV_CLKA ×（C_T1 + C_C1）/ C_PU； （３）
但し、ΔV_PU2は、プルアップノードＰＵが第２のクロック信号端ＣＬＫＡの電位のバリエーションに起因して結合される電圧幅の値である。ΔV_CLKAは、第２のクロック信号端の電圧幅の値のバリエーション量である。C_T1は、第１のトランジスタＴ１の寄生容量値である。C_C1は、記憶容量Ｃ１の容量値である。C_PUは、プルアップノードＰＵに接続される全ての容量の総和である。
上記したように、第２段階Ｂでは、第１のクロック信号端ＣＬＫと第２のクロック信号端ＣＬＫＡに入力される高レベルによるプルアップノードＰＵに対する複合作用により、その電位は結合されて第２の高レベルまで上昇する。
プルアップノードＰＵの電位が結合により上昇して第２の高レベルまで達することで、第５のトランジスタＴ５がより十分にオンとなる。プルアップノードＰＵの電位が高レベルであるため、第７のトランジスタＴ７は続いてオンとなり、プルダウンノードＰＤの電位は続いて低レベルに保持される。プルダウンノードＰＤの電位が低レベルであるため、第２のトランジスタＴ２、第８のトランジスタＴ８と第９のトランジスタＴ９はオフ状態に保持されることで、プルアップノードＰＵの電位及びシフトレジスターユニットから正常にシフト信号を出力することに影響を与えることはない。
第３段階Ｃでは、第１のクロック信号端ＣＬＫに入力される信号は高レベルから低レベルに変わり、第２のクロック信号端ＣＬＫＡは続いて高レベル信号が入力されることを保持する。ここで、第２段階Ｂで第１のクロック信号端ＣＬＫに入力される高レベル信号による、プルアップノードＰＵに対する結合による上昇と類似に、この段階で第１のクロック信号端ＣＬＫに入力される信号が高レベルから低レベルに変わるため、プルアップノードＰＵの電位は結合によって相対的小さな幅分低下されてある高レベル（図７に示す点線の楕円に示すように、該高レベルは第１の高レベルより大きく、かつ第２の高レベルより小さい）となり、結合によって低下される電圧幅の値は、式２を利用して算出され得る。
プルアップノードＰＵの電位が依然として高レベルであるため、第５のトランジスタＴ５は、オンと保持され、第１出力端ＯＵＴ１は、第５のトランジスタＴ５を通じて低レベルにある第１のクロック信号端ＣＬＫへ放電する。放電により、第１出力端ＯＵＴ１の電位は低レベルまで低下される。それと同時に、第１のトランジスタＴ１は、オンと保持され、第２出力端ＯＵＴ２は、第２のクロック信号端ＣＬＫＡに入力される高レベル信号を出力する。
第４段階Ｄでは、第２のクロック信号端ＣＬＫＡに入力される信号は、高レベルから低レベルに変わる。ここで、第２段階Ｂで第２のクロック信号端ＣＬＫＡに入力される高レベル信号による、プルアップノードＰＵに対する結合による上昇と類似に、この段階では第２のクロック信号端ＣＬＫＡに入力される信号が高レベルから低レベルに変わるため、プルアップノードＰＵの電位は結合によって第１の高レベルに低下され、結合によって低下される電圧幅の値は、式３を利用して算出され得る。
プルアップノードＰＵの電位が依然として高レベルであるため、第１のトランジスタＴ１は、オンと保持され、第２出力端ＯＵＴ２は、第１のトランジスタＴ１を通じて低レベルにある第２のクロック信号端ＣＬＫＡへ放電する。放電により、第２出力端ＯＵＴ２の電位は低レベルまで低下される。
式２と式３から分かるように、第１のトランジスタＴ１と第５のトランジスタＴ５のパラメータが特定されている場合、記憶容量Ｃ１の容量値C_C1を調整することでΔV_PU1とΔV_PU2の比例関係を調整し、さらにプルアップノードＰＵの第３段階Ｃにおける電位を制御することができる。
第５段階Ｅでは、リセット端ＲＳＴには高レベル信号が入力され、第４のトランジスタＴ４はオンとなり、プルアップノードＰＵは第１電圧端ＶＧＬに電気的に接続され、プルアップノードＰＵの電位が低レベルにプルダウンされることで、第１のトランジスタＴ１と第５のトランジスタＴ５がオフとなる。
プルアップノードＰＵの電位が低レベルにあるため、第７のトランジスタＴ７はオフとなり、プルダウンノードＰＤの放電経路は遮断され、プルダウンノードＰＤの電位は高レベルまで充電され、これにより、第８のトランジスタＴ８、第２のトランジスタＴ２と第９のトランジスタＴ９はオンとなり、それぞれプルアップノードＰＵ、第２出力端ＯＵＴ２及び第１出力端ＯＵＴ１の電位を第１電圧端ＶＧＬに入力される低レベルにプルダウンし、さらにシフトレジスターユニットの非出力段階でのその出力端（第１出力端ＯＵＴ１と第２出力端ＯＵＴ２を含む）とプルアップノードＰＵで生じ得るノイズを除去した。
図１に示すシフトレジスターユニットと比較すると、図５に示すシフトレジスターユニット１００は稼動する時、例えば図７に示すように、第３段階Ｃと第４段階Ｄでは、第１のクロック信号端ＣＬＫに入力される信号（第１のクロック信号）の立ち下がり時刻は、第２のクロック信号端ＣＬＫＡに入力される信号（第２のクロック信号）の立ち下がり時刻よりも早い。このようなタイミング設定を利用すれば、該シフトレジスターユニット１００は第３段階Ｃで稼動する際に、プルアップノードＰＵの電位を先に比較的小さな幅分（図７における点線の楕円に示す）低下させることで、第１出力端ＯＵＴ１が放電する時、プルアップノードＰＵの電位は比較的高い電位（図２における点線の楕円と比べる）に保持されることができる。
留意すべきのは、図７に示すように、第２段階Ｂでは、第１のクロック信号端ＣＬＫに入力される信号（第１のクロック信号）の立ち上がり時刻は、第２のクロック信号端ＣＬＫＡに入力される信号（第２のクロック信号）の立ち上がり時刻と一致に保持され、本開示の実施例はこの場合を含むがこれに限らない。例えば、一例示では、第１のクロック信号端ＣＬＫに入力される信号（第１のクロック信号）の立ち上がり時刻は、第２のクロック信号端ＣＬＫＡに入力される信号（第２のクロック信号）の立ち上がり時刻より早くてもよいし、遅くてもよい。
図１に示すシフトレジスターユニットと図５に示すシフトレジスターユニットにおけるプルアップノードＰＵの電位をシミュレーションする。シミュレーション結果は図８に示す。図８には、点線は図１におけるプルアップノードＰＵの電位に対応し、実線は図５におけるプルアップノードＰＵの電位に対応し、横座標は時間であり、縦座標は電圧である。
図７に示すように、第３段階Ｃでは、プルアップノードＰＵの電位が相対的高い電位に保持されることができるため、該高電位により第１出力端ＯＵＴ１の放電速度を向上させて第１出力端ＯＵＴ１から出力される信号の立ち下がり時間を低減することができる。
留意すべきのは、本開示の実施例に説明された第１出力端ＯＵＴ１から出力される信号の立ち下がり時間は、出力信号が高レベル幅値の９０％から高レベル幅値の１０％まで低下されるのにかかる時間を指す。
図１に示すシフトレジスターユニットと図５に示すシフトレジスターユニットにおける第１出力端ＯＵＴ１の出力信号をシミュレーションする。シミュレーション結果は図９に示す。図９には、点線は図１における第１出力端ＯＵＴ１の出力信号に対応し、実線は図５における第１出力端ＯＵＴ１の出力信号に対応し、横座標は時間であり、縦座標は電圧である。あるシミュレーションでは、実線曲線の立ち下がり時間は１．１μｓであり、点線曲線の立ち下がり時間は１．８μｓである。シミュレーション結果から分かるように、図５に示すシフトレジスターユニットを利用すれば、第１出力端ＯＵＴ１の出力信号の立ち下がり時間を低減させることができ、よって充電時間を増加して駆動能力を向上させることができる。
本開示の少なくとも一実施例は、さらに、ゲート駆動回路１０を提供する。図１０に示すように、該ゲート駆動回路１０は、複数のカスケードされたシフトレジスターユニット１００を備える。例えば、該シフトレジスターユニット１００は、上記実施例において提供されるシフトレジスターユニットを利用することはできる。例えば、該シフトレジスターユニット１００は、第１出力端ＯＵＴ１だけを備える。該ゲート駆動回路１０は、薄膜トランジスタと同じ製造プロセスを利用して表示装置のアレイ基板上に直接集積してプログレッシブ走査駆動機能を実現することができる。
例えば、図１０に示すように、第１段のシフトレジスターユニット以外、他の各段のシフトレジスターユニットの入力端ＩＮＰＵＴは直前の段のシフトレジスターユニットの第１出力端ＯＵＴ１に接続される。最後の段のシフトレジスターユニット以外、他の各段のシフトレジスターユニットのリセット端ＲＳＴは直後の段のシフトレジスターユニットの第１出力端ＯＵＴ１に接続される。例えば、第１段のシフトレジスターユニットの入力端ＩＮＰＵＴは、トリガー信号ＳＴＶを受信するように配置され、最後の段のシフトレジスターユニットのリセット端ＲＳＴは、リセット信号ＲＥＳＥＴを受信するように配置されてよい。
例えば、該ゲート駆動回路１０を利用して表示パネルを駆動する際に、該ゲート駆動回路１０を表示パネルの一側に設置することができる。例えば、該表示パネルは、Ｎ行のゲートライン（Ｎは零より大きい整数である）を備え、ゲート駆動回路１０における各段のシフトレジスターユニット１００の第１出力端ＯＵＴ１は、逐次に該Ｎ行のゲートラインに接続されてプログレッシブ走査信号を出力するように配置される。留意すべきのは、表示パネルの両側にそれぞれ該ゲート駆動回路１０を設置してバイラテラル駆動を実現してもよい。本開示の実施例は、ゲート駆動回路１０の設置方式を限定しない。例えば、表示パネルの一方の側にゲート駆動回路１０を設置して奇数行のゲートラインを駆動し、表示パネルの他方の側にゲート駆動回路１０を設置して偶数行のゲートラインを駆動してもよい。
例えば、図１０に示すように、四つのシステムクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫＡ１及びＣＬＫＡ２によって各シフトレジスターユニット１００におけるクロック信号端（第１のクロック信号端ＣＬＫと第２のクロック信号端ＣＫＬＡ）へクロック信号を提供する。
例えば、図１０に示すように、ゲート駆動回路１０は、さらに、シーケンスコントローラ２００を備えてもよい。該シーケンスコントローラ２００は、例えば、各段のシフトレジスターユニット１００へクロック信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫＡ１、ＣＬＫＡ２）を提供するように配置される。シーケンスコントローラ２００は、さらに、トリガー信号ＳＴＶ及びリセット信号ＲＥＳＥＴを提供するように配置されてもよい。
本実施例によって提供されるゲート駆動回路１０を利用すれば、第１出力端ＯＵＴ１から出力される信号の立ち下がり時間を低減して表示パネルにおける画素ユニットの充電時間を増加することができ、よって該ゲート駆動回路の駆動能力を向上させることができる。
本開示の少なくとも一実施例は、さらに、ゲート駆動回路１０を提供する。図１１に示すように、図１０に示すゲート駆動回路と比べて、図１１に示すゲート駆動回路１０で利用されるシフトレジスターユニット１００が第１出力端ＯＵＴ１以外、第２出力端ＯＵＴ２を備えるという点で異なる。
例えば、図１１に示すように、第１段のシフトレジスターユニット以外、他の各段のシフトレジスターユニットの入力端ＩＮＰＵＴは直前の段のシフトレジスターユニットの第２出力端ＯＵＴ２に接続される。最後の段のシフトレジスターユニット以外、他の各段のシフトレジスターユニットのリセット端ＲＳＴは直後の段のシフトレジスターユニット的第２出力端ＯＵＴ２に接続される。例えば、第１段のシフトレジスターユニットの入力端ＩＮＰＵＴは、トリガー信号ＳＴＶを受信するように配置され、最後の段のシフトレジスターユニットのリセット端ＲＳＴは、リセット信号ＲＥＳＥＴを受信するように配置されてよい。
本実施例によって提供されるゲート駆動回路１０では、その前の一実施例と同様に、各段のシフトレジスターユニット１００の第１出力端ＯＵＴ１はプログレッシブ走査信号を出力し、第２出力端ＯＵＴ２の出力信号は、直前の段のシフトレジスターユニットのリセット信号と直後の段のシフトレジスターユニットの入力信号として用いられることができる。この方式を利用すれば、該ゲート駆動回路１０の負荷能力を向上させることができる。
本実施例によって提供されるゲート駆動回路のその他の部分及び技術効果については、前の実施例における対応する記述を参照すればよいため、ここでその説明を省略する。
本開示の少なくとも一実施例は、さらに、表示装置１を提供する。図１２に示すように、該表示装置１は、上記実施例で提供されるいずれか一つのゲート駆動回路１０を備える。
留意すべきのは、本実施例における表示装置は、液晶パネル、液晶テレビ、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー、携帯電話、パネルコンピューター、ノートパソコン、デジタルフォトフレーム、ナビゲータ等のいかなる表示機能を備える製品又は部品であってもよい。該表示装置１は、さらに、表示パネル等のその他の従来の部品を備えてもよい。本開示の実施例はこれを制限しない。
本開示の実施例によって提供される表示装置１の技術効果については、上記実施例におけるシフトレジスターユニット１００についての対応する記載を参照すればよいため、ここではその説明を省略する。
本開示の少なくとも一実施例は、さらに、駆動方法を提供する。該駆動方法は、本開示の実施例によって提供されるいずれか一つのシフトレジスターユニット１００、及び該シフトレジスターユニットを利用するゲート駆動回路を駆動するために用いられる。例えば、該駆動方法は、以下の操作を含む。
第１段階では、入力回路１１０は、入力信号に応じてプルアップノードＰＵに対して充電し、出力回路１３０は、第１のクロック信号の低レベルを第１出力端ＯＵＴ１に出力する。
第２段階では、プルアップノードＰＵの電位は、第１のクロック信号と第２のクロック信号の高レベルの結合によって上昇し、出力回路１３０は、第１のクロック信号の高レベルを第１出力端ＯＵＴ１に出力する。
第３段階では、プルアップノードＰＵの電位は、第１のクロック信号の低レベルの結合によって低下し、第１出力端ＯＵＴ１は、出力回路１３０を通じて放電する。
第４段階では、プルアップノードＰＵの電位は、第２のクロック信号の低レベルによってさらに結合されて低下する。
第５段階では、プルアップノードリセット回路１２０は、リセット信号の制御下で、プルアップノードＰＵをリセットする。
ここで、第３段階と第４段階では、第１のクロック信号の立ち下がり時刻は、第２のクロック信号の立ち下がり時刻よりも早い。
留意すべきのは、該駆動方法の詳細的な説明については、本開示実施例におけるシフトレジスターユニット１００の稼動原理についての記載を参照すればよいため、ここではその説明を省略する。
本開示の少なくとも一実施例は、さらに、駆動方法を提供する。該駆動方法は、本開示の実施例によって提供される第２出力端ＯＵＴ２を備えるシフトレジスターユニット１００を駆動するために用いられる。例えば、該駆動方法、以下の操作を含む。
第１段階では、入力回路１１０は、入力信号に応じてプルアップノードＰＵに対して充電し、出力回路１３０は、第１のクロック信号の低レベルを第１出力端ＯＵＴ１に出力し、結合回路１４０は、第２のクロック信号の低レベルを第２出力端ＯＵＴ２に出力する。
第２段階では、プルアップノードＰＵの電位は、第１のクロック信号と第２のクロック信号の高レベルによって結合されて上昇し、出力回路１３０は、第１のクロック信号の高レベルを第１出力端ＯＵＴ１に出力し、結合回路１４０は、第２のクロック信号の高レベルを第２出力端ＯＵＴ２に出力する。
第３段階では、プルアップノードＰＵの電位は、第１のクロック信号の低レベルによって結合されて低下し、第１出力端ＯＵＴ１は、出力回路１３０を通じて低レベルになるまで放電され、結合回路１４０は、第２のクロック信号の高レベルを第２出力端ＯＵＴ２に出力する。
第４段階では、プルアップノードＰＵの電位は、第２のクロック信号の低レベルによってさらに結合されて低下し、第２出力端ＯＵＴ２は、結合回路１４０を通じて低レベルになるまで放電される。
第５段階では、プルアップノードリセット回路１２０は、リセット信号の制御下で、プルアップノードＰＵをリセットする。
ここで、第３段階と第４段階では、第１のクロック信号の立ち下がり時刻は、第２のクロック信号の立ち下がり時刻よりも早い。
留意すべきのは、該駆動方法の詳細的な説明については、本開示実施例におけるシフトレジスターユニット１００の稼動原理についての記載を参照すればよいため、ここではその説明を省略する。
上記実施例において、第２段階では、第１のクロック信号の立ち上がり時刻は前記第２のクロック信号の立ち上がり時刻と一致するように保持される。或いは、第２段階では、第１のクロック信号の立ち上がり時刻は、第２のクロック信号の立ち上がり時刻より早い又は遅い。
本開示の実施例によって提供されるシフトレジスターユニットの駆動方法によれば、第１出力端ＯＵＴ１の出力信号の立ち下がり時間を低減して表示パネルにおける画素ユニットの充電時間を増加することができ、よって駆動能力を向上させることができる。
留意すべきのは、本開示の実施例において、各ポートから入力される高レベルと低レベルは相対的なものである。高レベルは、比較的高い電圧レンジ（例えば、高レベルは５Ｖ、１０Ｖ又はその他の適当な電圧を利用することができる）を表し、かつ、複数のポートの複数の高レベルは同じでもよいし異なってもよい。例えば、該高レベルは、Ｎ型トランジスタをターンオンし、Ｐ型トランジスタをターンオフする。同様に、低レベルは、比較的低い電圧レンジ（例えば、低レベルは、０Ｖ、-５Ｖ、-１０Ｖ又はその他の適当な電圧を利用することができる）を表し、かつ、複数のポートの複数の低レベルは同じでもよいし異なってもよい。例えば、該低レベルは、Ｐ型トランジスタをターンオンし、Ｎ型トランジスタをターンオフする。例えば、高レベルの最小値は低レベルの最大値よりも大きい。
以上は、本開示の具体的な実施態様に過ぎず、本開示の保護範囲は上記に限らず、本開示の保護範囲は、請求項の範囲に従うべきである。
１００ シフトレジスターユニット
１１０ 入力回路
１２０ プルアップノードリセット回路
１３０ 出力回路
１４０ 結合回路
１５０ プルダウンノード制御回路
１６０ プルアップノードノイズリダクション回路
１７０ 出力ノイズリダクション回路
１８０ 結合リセット回路
２００ シーケンスコントローラ

Claims (18)

  1. 入力回路と、プルアップノードリセット回路と、出力回路と結合回路を備えるシフトレジスターユニットであって、
    前記入力回路は、入力信号に応じてプルアップノードに対して充電するように配置され、
    前記プルアップノードリセット回路は、リセット信号に応じて前記プルアップノードをリセットするように配置され、
    前記出力回路は、前記プルアップノードのレベルの制御下で、第１のクロック信号を第１出力端に出力するように配置され、
    前記結合回路は、第２のクロック信号に応じて、前記プルアップノードの電位に対して結合による制御を行うように配置される
    シフトレジスターユニット。
  2. プルダウンノード制御回路と、プルアップノードノイズリダクション回路と出力ノイズリダクション回路をさらに備え、
    前記プルダウンノード制御回路は、プルダウンノードのレベルを制御するように配置され、
    前記プルアップノードノイズリダクション回路は、前記プルダウンノードのレベルの制御下で、前記プルアップノードに対してノイズリダクションを行うように配置され、
    前記出力ノイズリダクション回路は、前記プルダウンノードのレベルの制御下で、前記第１出力端に対してノイズリダクションを行うように配置される
    請求項１に記載のシフトレジスターユニット。
  3. 前記結合回路は、第１のトランジスタと記憶容量を備え、
    前記第１のトランジスタのゲートと記憶容量の第１極は、前記プルアップノードに接続されるように配置され、前記第１のトランジスタの第１極は、第２のクロック信号端に接続されて前記第２のクロック信号を受信するように配置され、前記第１のトランジスタの第２極は、前記記憶容量の第２極に接続されるように配置される
    請求項１又は2に記載のシフトレジスターユニット。
  4. 第２出力端をさらに備え、
    前記結合回路は、さらに、前記第２のクロック信号を前記第２出力端に出力するように配置され、
    前記第２出力端は、前記第１のトランジスタの第２極に接続されるように配置される
    請求項３に記載のシフトレジスターユニット。
  5. 結合リセット回路をさらに備え、
    前記結合リセット回路は、前記プルダウンノードのレベルの制御下で、前記第２出力端をリセットするように配置される
    請求項４に記載のシフトレジスターユニット。
  6. 前記結合リセット回路は、
    ゲートは前記プルダウンノードに接続されるように配置され、第１極は前記第２出力端に接続されるように配置され、第２極は第１電圧端に接続されて第１電圧を受信するように配置される、第２のトランジスタを備える
    請求項５に記載のシフトレジスターユニット。
  7. 前記入力回路は、
    ゲートは第１極に接続されるとともに入力端に接続されて前記入力信号を受信するように配置され、第２極は前記プルアップノードに接続されて前記プルアップノードに対して充電するように配置される、第３のトランジスタを備える
    請求項１ないし６のいずれか一項に記載のシフトレジスターユニット。
  8. 前記プルアップノードリセット回路は、
    ゲートはリセット端に接続されて前記リセット信号を受信するように配置され、第１極は前記プルアップノードに接続されて前記プルアップノードをリセットするように配置され、第２極は第１電圧端に接続されて第１電圧を受信するように配置される、第４のトランジスタを備える
    請求項１ないし５のいずれか一項に記載のシフトレジスターユニット。
  9. 前記出力回路は、
    ゲートは前記プルアップノードに接続されるように配置され、第１極は第１のクロック信号端に接続されて前記第１のクロック信号を受信するように配置され、第２極は前記第１出力端に接続されるように配置される、第５のトランジスタを備える
    請求項１ないし６のいずれか一項に記載のシフトレジスターユニット。
  10. 前記プルダウンノード制御回路は、
    ゲートは第１極に接続されるとともに第２電圧端に接続されて第２電圧を受信するように配置され、第２極は前記プルダウンノードに接続されるように配置される、第６のトランジスタと、
    ゲートは前記プルアップノードに接続されるように配置され、第１極は前記プルダウンノードに接続されるように配置され、第２極は第１電圧端に接続されて第１電圧を受信するように配置される、第７のトランジスタと
    を備える、請求項２ないし５のいずれか一項に記載のシフトレジスターユニット。
  11. 前記プルアップノードノイズリダクション回路は、
    ゲートは前記プルダウンノードに接続されるように配置され、第１極は前記プルアップノードに接続されて前記プルアップノードに対してノイズリダクションを行うように配置され、第２極は第１電圧端に接続されて第１電圧を受信するように配置される、第８のトランジスタを備える
    請求項２ないし５のいずれか一項に記載のシフトレジスターユニット。
  12. 前記出力ノイズリダクション回路は、
    ゲートは前記プルダウンノードに接続されるように配置され、第１極は前記第１出力端に接続されるように配置され、第２極は第１電圧端に接続されて第１電圧を受信するように配置される、第９のトランジスタを備える
    請求項２ないし５のいずれか一項に記載のシフトレジスターユニット。
  13. 複数のカスケードされた請求項１ないし３のいずれか一項に記載のシフトレジスターユニットを備えるゲート駆動回路であって、
    第１段のシフトレジスターユニット以外、他の各段のシフトレジスターユニットの入力端は、直前の段のシフトレジスターユニットの第１出力端に接続され、
    最後の段のシフトレジスターユニット以外、他の各段のシフトレジスターユニットのリセット端は直後の段のシフトレジスターユニットの第１出力端に接続される
    ゲート駆動回路。
  14. 複数のカスケードされた請求項４ないし６のいずれか一項に記載のシフトレジスターユニットを備えるゲート駆動回路であって、
    第１段階のシフトレジスターユニット以外、他の各段階のシフトレジスターユニットの入力端は、直前の段階のシフトレジスターユニットの第２出力端に接続され、
    最後の段階のシフトレジスターユニット以外、他の各段階のシフトレジスターユニットのリセット端は直後の段階のシフトレジスターユニットの第２出力端に接続される
    ゲート駆動回路。
  15. 請求項１３又は１４に記載のゲート駆動回路を備える表示装置。
  16. 請求項１ないし３のいずれか一項に記載のシフトレジスターユニットの駆動方法であって、
    前記入力回路が前記入力信号に応じて前記プルアップノードに対して充電し、前記出力回路が前記第１のクロック信号の低レベルを前記第１出力端に出力する第１段階と、
    前記プルアップノードの電位が前記第１のクロック信号と前記第２のクロック信号の高レベルによって結合されて上昇し、前記出力回路が前記第１のクロック信号の高レベルを前記第１出力端に出力する第２段階と、
    前記プルアップノードの電位が前記第１のクロック信号の低レベルによって結合されて低下し、前記第１出力端が前記出力回路を通じて放電する第３段階と、
    前記プルアップノードの電位が前記第２のクロック信号の低レベルによってさらに結合されて低下する第４段階と、
    前記プルアップノードリセット回路が前記リセット信号の制御下で、前記プルアップノードをリセットする第５段階と
    を含み、
    ここで、前記第３段階と前記第４段階では、前記第１のクロック信号の立ち下がり時刻が前記第２のクロック信号の立ち下がり時刻よりも早い
    駆動方法。
  17. 前記第２段階では、前記第１のクロック信号の立ち上がり時刻は、前記第２のクロック信号の立ち上がり時刻と一致するように保持される
    請求項１６に記載の駆動方法。
  18. 請求項４ないし６のいずれか一項に記載のシフトレジスターユニットの駆動方法であって、
    前記入力回路が前記入力信号に応じて前記プルアップノードに対して充電し、前記出力回路が前記第１のクロック信号の低レベルを前記第１出力端に出力し、前記結合回路が前記第２のクロック信号の低レベルを前記第２出力端に出力する第１段階と、
    前記プルアップノードの電位が前記第１のクロック信号と前記第２のクロック信号の高レベルによって結合されて上昇し、前記出力回路が前記第１のクロック信号の高レベルを前記第１出力端に出力し、前記結合回路が前記第２のクロック信号の高レベルを前記第２出力端に出力する第２段階と、
    前記プルアップノードの電位が前記第１のクロック信号の低レベルによって結合されて低下し、前記第１出力端が前記出力回路を通じて低レベルとなるまで放電し、前記結合回路が前記第２のクロック信号の高レベルを前記第２出力端に出力する第３段階と、
    前記プルアップノードの電位が前記第２のクロック信号の低レベルによってさらに結合されて低下し、前記第２出力端が前記結合回路を通じて低レベルとなるまで放電する第４段階と、
    前記プルアップノードリセット回路が前記リセット信号の制御下で、前記プルアップノードをリセットする第５段階と
    を含み、
    ここで、前記第３段階と前記第４段階では、前記第１のクロック信号の立ち下がり時刻が前記第２のクロック信号の立ち下がり時刻よりも早い
    駆動方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110060645B (zh) * 2019-05-07 2022-08-09 京东方科技集团股份有限公司 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置
CN110534053B (zh) * 2019-09-29 2023-04-21 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动方法、电路和显示装置
EP4053833A4 (en) * 2019-10-28 2022-10-12 BOE Technology Group Co., Ltd. SLIDER REGISTER UNIT AND DRIVE METHOD THEREOF, GATE DRIVER CIRCUIT AND DISPLAY DEVICE
CN111477193B (zh) * 2020-05-25 2022-04-26 京东方科技集团股份有限公司 移位寄存器及其驱动方法
CN113555055B (zh) * 2021-07-15 2024-06-18 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及显示装置
CN113741726B (zh) * 2021-07-30 2022-06-03 惠科股份有限公司 驱动电路、四级驱动电路及显示面板
CN114495801B (zh) * 2022-03-10 2023-11-28 北京京东方显示技术有限公司 显示装置、栅极驱动电路、移位寄存单元及其驱动方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060227093A1 (en) * 2005-04-11 2006-10-12 Lg.Philips Lcd Co., Ltd. Method of driving shift register, gate driver, and display device having the same
WO2013153576A1 (ja) * 2012-04-10 2013-10-17 パナソニック株式会社 バッファ回路及びバッファ回路の駆動方法
CN105161134A (zh) * 2015-10-09 2015-12-16 京东方科技集团股份有限公司 移位寄存器单元及其操作方法、移位寄存器
WO2016095267A1 (zh) * 2014-12-15 2016-06-23 深圳市华星光电技术有限公司 移位寄存器、级传栅极驱动电路及显示面板

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI338900B (en) * 2007-08-07 2011-03-11 Au Optronics Corp Shift register array
TWI421872B (zh) * 2009-03-24 2014-01-01 Au Optronics Corp 能降低耦合效應之移位暫存器
CN103065578B (zh) * 2012-12-13 2015-05-13 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路和显示装置
CN104392704A (zh) * 2014-12-15 2015-03-04 合肥京东方光电科技有限公司 移位寄存器单元及其驱动方法、移位寄存器和显示装置
KR102407980B1 (ko) * 2015-10-27 2022-06-14 엘지디스플레이 주식회사 쉬프트레지스터 및 이를 포함하는 표시장치
CN205282054U (zh) * 2016-01-05 2016-06-01 北京京东方显示技术有限公司 一种移位寄存器单元、栅极驱动电路及显示面板
CN105632562B (zh) * 2016-01-05 2019-08-06 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路、显示面板及显示装置
CN106023943A (zh) * 2016-08-02 2016-10-12 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN106531118A (zh) * 2017-01-06 2017-03-22 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN106531053A (zh) * 2017-01-06 2017-03-22 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示面板

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060227093A1 (en) * 2005-04-11 2006-10-12 Lg.Philips Lcd Co., Ltd. Method of driving shift register, gate driver, and display device having the same
JP2006293299A (ja) * 2005-04-11 2006-10-26 Lg Philips Lcd Co Ltd ゲートドライバ、ゲートドライバの駆動方法およびこれを備えた表示装置
WO2013153576A1 (ja) * 2012-04-10 2013-10-17 パナソニック株式会社 バッファ回路及びバッファ回路の駆動方法
WO2016095267A1 (zh) * 2014-12-15 2016-06-23 深圳市华星光电技术有限公司 移位寄存器、级传栅极驱动电路及显示面板
US20160343332A1 (en) * 2014-12-15 2016-11-24 Shenzhen China Star Optoelectronics Technology Co., Ltd. Shift register, stage-shift gate driving circuit and display panel
CN105161134A (zh) * 2015-10-09 2015-12-16 京东方科技集团股份有限公司 移位寄存器单元及其操作方法、移位寄存器
US20170345515A1 (en) * 2015-10-09 2017-11-30 Boe Technology Group Co., Ltd. Shift register unit, operation method therefor and shift register

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