CN108877721B - 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法 - Google Patents

移位寄存器单元、栅极驱动电路、显示装置以及驱动方法 Download PDF

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Abstract

一种移位寄存器单元、栅极驱动电路、显示装置以及驱动方法。该移位寄存器单元包括输入电路、输出电路、上拉节点、第一复位电路、第二复位电路和公共复位电路。输入电路被配置为响应于输入信号对上拉节点进行充电；输出电路包括输出端，且被配置为在上拉节点的电平的控制下将输出电压信号输出至输出端；公共复位电路包括复位控制端，且被配置为在复位控制端输入复位导通信号时对上拉节点进行复位；第一复位电路被配置为响应于第一复位信号向复位控制端提供复位导通信号；第二复位电路被配置为响应于第二复位信号向复位控制端提供复位导通信号。该移位寄存器单元在避免上拉节点漏电的基础上可以实现对上拉节点的正常复位。

Description

移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
技术领域
本公开的实施例涉及一种移位寄存器单元、栅极驱动电路、显示装置以及驱动方法。
背景技术
在显示技术领域，例如液晶显示的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过贴附的集成驱动电路实现。近几年随着非晶硅薄膜工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gatedriver On Array)来对栅线进行驱动。
例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而控制多行栅线依序打开，并由数据线向像素阵列中对应行的像素单元提供数据信号，以形成显示图像的各灰阶所需要的灰度电压，进而显示每一帧图像。
发明内容
本公开至少一实施例提供一种移位寄存器单元，包括输入电路、输出电路、上拉节点、第一复位电路、第二复位电路和公共复位电路。所述输入电路被配置为响应于输入信号对上拉节点进行充电；所述输出电路包括输出端，且被配置为在所述上拉节点的电平的控制下将输出电压信号输出至所述输出端；所述公共复位电路包括复位控制端，且被配置为在所述复位控制端输入复位导通信号时对所述上拉节点进行复位；所述第一复位电路被配置为响应于第一复位信号向所述复位控制端提供所述复位导通信号；所述第二复位电路被配置为响应于第二复位信号向所述复位控制端提供所述复位导通信号。
例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括输入端以及第一电压端，所述输入端被配置为接收所述输入信号，所述第一电压端被配置为接收第一电压，所述输入电路与上拉节点连接，且在导通时利用所述第一电压对所述上拉节点进行充电；所述输出电路还包括第一时钟信号端，所述第一时钟信号端被配置为接收第一时钟信号，所述输出电路和所述上拉节点连接，且在导通时将所述第一时钟信号作为所述输出电压信号输出至所述输出端。
例如，在本公开一实施例提供的移位寄存器单元中，所述公共复位电路和所述上拉节点、所述第一复位电路以及所述第二复位电路连接；所述第一复位电路包括第一复位信号端和级联端，所述第一复位信号端被配置为接收所述第一复位信号，所述级联端被配置为接收所述复位导通信号，所述第一复位电路和所述复位控制端连接，且在导通时向所述复位控制端提供所述复位导通信号；所述第二复位电路包括第二复位信号端和帧信号端，所述第二复位信号端被配置为接收所述第二复位信号，所述帧信号端被配置为接收所述复位导通信号，所述第二复位电路和所述复位控制端连接，且在导通时向所述复位控制端提供所述复位导通信号。
例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括第一晶体管；所述第一晶体管的栅极和所述输入端连接，所述第一晶体管的第一极和所述第一电压端连接，所述第一晶体管的第二极和所述上拉节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括第二晶体管和第一电容；所述第二晶体管的栅极和所述上拉节点连接，所述第二晶体管的第一极和所述第一时钟信号端连接，所述第二晶体管的第二极和所述输出端连接；所述第一电容的第一极和所述上拉节点连接，所述第一电容的第二极和所述输出端连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述公共复位电路包括第三晶体管和第二电压端；所述第二电压端被配置为接收第二电压；所述第三晶体管的栅极和所述复位控制端连接，所述第三晶体管的第一极和所述上拉节点连接，所述第三晶体管的第二极和第二电压端连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一复位电路包括第四晶体管；所述第四晶体管的栅极和所述第一复位信号端连接，所述第四晶体管的第一极和所述复位控制端连接，所述第四晶体管的第二极和所述级联端连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二复位电路包括第五晶体管；所述第五晶体管的栅极和所述第二复位信号端连接，所述第五晶体管的第一极和帧信号端连接，所述第五晶体管的第二极和所述复位控制端连接。
例如，本公开一实施例提供的移位寄存器单元还包括下拉节点、下拉节点充电电路、下拉节点复位电路和下拉电路；所述下拉节点充电电路被配置为响应于下拉控制信号对所述下拉节点进行充电；所述下拉节点复位电路被配置为在所述上拉节点的电平的控制下，对所述下拉节点进行复位；所述下拉电路被配置为在所述下拉节点的电平的控制下，对所述上拉节点和所述输出端进行复位。
本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的如本公开的实施例提供的移位寄存器单元。
例如，本公开一实施例提供的栅极驱动电路还包括第一扫描信号线、第二扫描信号线和帧信号线；每一级移位寄存器单元均和所述第一扫描信号线连接以接收所述第一复位信号；每一级移位寄存器单元均和所述第二扫描信号线连接以接收所述第二复位信号；除了第一级移位寄存器单元外，其余各级移位寄存器单元均和所述帧信号线连接以接收所述复位导通信号；第一级移位寄存器单元和所述帧信号线连接以接收所述输入信号以及所述复位导通信号。
例如，在本公开一实施例提供的栅极驱动电路中，除最后一级移位寄存器单元外，其余各级移位寄存器单元的所述第一复位电路和下一级移位寄存器单元的所述输出电路连接；除第一级移位寄存器单元外，其余各级移位寄存器单元的所述输入电路和上一级移位寄存器单元的所述输出电路连接。
本公开至少一实施例还提供一种显示装置，包括如本公开的实施例提供的栅极驱动电路。
本公开至少一实施例还提供一种如本公开的实施例提供的移位寄存器单元的驱动方法，包括用于一帧的显示时段和全局复位时段。在所述显示时段，使得所述输入电路响应于所述输入信号对所述上拉节点进行充电，使得所述输出电路在所述上拉节点的电平的控制下将所述输出电压信号输出至所述输出端，使得所述第一复位电路响应于所述第一复位信号向所述复位控制端提供所述复位导通信号，使得所述公共复位电路对所述上拉节点进行复位；在所述全局复位时段，使得所述第二复位电路响应于所述第二复位信号向所述复位控制端提供所述复位导通信号，使得所述公共复位电路对所述上拉节点进行复位。
例如，在本公开一实施例提供的驱动方法中，所述第一复位信号和所述第二复位信号互为反相信号。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为一种移位寄存器单元的电路图；
图2A为一种栅极驱动电路中的上拉节点PU的电位正常拉低时的示意图；
图2B为一种栅极驱动电路中的上拉节点PU的电位无法正常拉低时的示意图；
图3为另一种移位寄存器单元的电路图；
图4为本公开一实施例提供的一种移位寄存器单元的示意图；
图5为本公开一实施例提供的另一种移位寄存器单元的示意图；
图6为本公开一实施例提供的一种移位寄存器单元的电路图；
图7为本公开一实施例提供的另一种移位寄存器单元的电路图；
图8为对应于图7中所示的移位寄存器单元工作时的信号时序图；
图9为本公开一实施例提供的一种栅极驱动电路的示意图；
图10为第一时钟信号线和第二时钟信号线的信号时序图；以及
图11为本公开一实施例提供的一种显示装置的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在显示面板技术中，为了实现低成本和窄边框，可以采用GOA(Gate driver OnArray)技术，即将栅极驱动电路通过薄膜晶体管工艺集成在显示面板上，从而可以实现窄边框和降低装配成本等优势。该显示面板可以为液晶显示(LCD)面板或有机发光二极管(OLED)显示面板。
图1示出了一种移位寄存器单元的电路图，该移位寄存器单元可以被级联以形成栅极驱动电路。如图1所示，该移位寄存器单元包括七个晶体管(T1至T7)和第一电容C1。
第一晶体管T1的栅极和输入端IN连接，而其第一极和第一电压端CN连接，第二极和上拉节点PU连接。
第二晶体管T2的栅极和级联端STD连接，而其第一极和上拉节点PU连接，第二极和第二电压端CNB连接。
第三晶体管T3的栅极和上拉节点PU连接，而其第一极和第一时钟信号端CK连接，第二极和输出端OP连接。
第四晶体管T4的栅极以及第一极和第二时钟信号端CKB连接，而其第二极和下拉节点PD连接。
第五晶体管T5的栅极和上拉节点PU连接，而其第一极和下拉节点PD连接，第二极和第三电压端VGL(例如保持接收直流低电平信号)连接。
第六晶体管T6的栅极和下拉节点PD连接，而其第一极和上拉节点PU连接，第二极和第三电压端VGL连接。
第七晶体管T7的栅极和下拉节点PD连接，而其第一极和输出端OP连接，第二极和第三电压端VGL连接。
第一电容C1的第一极和上拉节点PU连接，而其第二极和输出端OP连接。
例如上述晶体管均为N型晶体管。下面也以N型晶体管为例进行说明，但是本公开的实施例不限于这种情形，例如这些晶体管中的至少部分可以替换为P型晶体管。
图1中所示的移位寄存器单元可以实现双向扫描，例如当第一电压端CN保持接收直流高电平信号且第二电压端CNB保持接收直流低电平信号时，可以实现正向扫描；当第一电压端CN保持接收直流低电平信号且第二电压端CNB保持接收直流高电平信号时，可以实现反向扫描。需要说明的是，本公开实施例中的正向扫描和反向扫描是相对而言的。
例如，多个如图1所示的移位寄存器单元级联可以构成一栅极驱动电路，该栅极驱动电路可以驱动一显示面板进行显示。例如，如图2A所示，当采用该栅极驱动电路驱动一手机的显示面板显示一幅上白下黑的图像时，如果栅极驱动电路中的每一级移位寄存器单元中的上拉节点PU都正常工作，即上拉节点PU的电位先被拉高实现正常显示，然后再被拉低实现上拉节点PU的复位，则手机可以正常显示上白下黑的图像。如图2B所示，如果显示面板中最后一行子像素单元对应的移位寄存器单元中的上拉节点PU在被拉高后不能正常复位，则最后一行子像素单元中的晶体管的栅极持续处于被拉高的状态，则最后一行可能会发生显示异常，例如出现白色亮线(白色底边)。
为了解决上述上拉节点PU不能正常复位的问题，例如，相对于图1所示的移位寄存器单元，在图3所示的移位寄存器单元中，通过增加第八晶体管T8控制下拉节点PD的电位，从而间接控制上拉节点PU的电位。例如，当需要对上拉节点PU进行复位时，将第八晶体管T8导通，通过第八晶体管T8输入高电平信号从而将下拉节点PD的电位拉高。下拉节点PD的高电位可以使得第六晶体管T6导通，从而间接对上拉节点PU进行复位。
又例如，在图3所示的移位寄存器单元中，还可以通过增加第九晶体管T9直接对上拉节点PU进行复位。例如，当需要对上拉节点PU进行复位时，将第九晶体管T9导通，使得上拉节点PU可以通过第九晶体管T9放电，从而实现上拉节点PU的复位。
在图3所示的移位寄存器单元中，一方面，通过控制下拉节点PD的电位间接对上拉节点PU进行复位的效果没有直接对上拉节点PU进行复位的效果好。另一方面，设置与上拉节点PU直接连接的晶体管，当上拉节点PU为高电平时，可能会发生漏电，从而使得上拉节点PU的充电不充分，进而导致显示异常。
针对上述问题，本公开至少一实施例提供一种移位寄存器单元，该移位寄存器单元包括输入电路、输出电路、上拉节点、第一复位电路、第二复位电路和公共复位电路。输入电路被配置为响应于输入信号对上拉节点进行充电；输出电路包括输出端，且被配置为在上拉节点的电平的控制下将输出电压信号输出至输出端；公共复位电路包括复位控制端，且被配置为在复位控制端输入复位导通信号时对上拉节点进行复位；第一复位电路被配置为响应于第一复位信号向复位控制端提供复位导通信号；第二复位电路被配置为响应于第二复位信号向复位控制端提供复位导通信号。
本公开至少一实施例还提供对应于上述移位寄存器单元的栅极驱动电路、显示装置以及驱动方法。
本公开的实施例提供的移位寄存器单元、栅极驱动电路、显示装置以及驱动方法，在避免上拉节点PU漏电的基础上可以实现对上拉节点PU的正常复位，从而避免显示异常。
需要说明的是，在本公开的实施例中，为了说明的目的，定义“一帧”、“每帧”或“某一帧”包括依次进行的显示时段和全局复位时段。例如，在显示时段中栅极驱动电路输出扫描驱动信号，该扫描驱动信号可以驱动显示面板从第一行到最后一行完成完整的一幅图像的扫描显示；例如，在全局复位时段中对栅极驱动电路中的每一级移位寄存器单元10中的上拉节点PU进行复位，完成全局复位。
下面结合附图对本公开的实施例及其示例进行详细说明。
本公开的至少一个实施例提供一种移位寄存器单元10，如图4所示，该移位寄存器单元10包括输入电路100、输出电路200、上拉节点PU、第一复位电路300、第二复位电路400和公共复位电路500。
该输入电路100被配置为响应于输入信号对上拉节点PU进行充电。例如，输入电路100包括输入端IN和第一电压端CN。输入端IN被配置为接收输入信号，第一电压端CN被配置为接收第一电压，输入电路100与上拉节点PU连接。例如，当第一电压为高电平时，输入电路100可以利用第一电压对上拉节点PU进行充电。又例如，当第一电压为低电平时，上拉节点PU还可以通过输入电路100放电，以实现复位。在本公开的实施例中，输入电路100不限于上述结构，例如在另一些实施例中，输入电路100还可以直接采用输入信号对上拉节点PU进行充电。
该输出电路200包括输出端OP，且被配置为在上拉节点PU的电平的控制下将输出电压信号输出至输出端OP。例如，输出电路200还包括第一时钟信号端CK，第一时钟信号端CK被配置为接收第一时钟信号，输出电路200与上拉节点PU连接。例如，当上拉节点PU为高电平时，输出电路200导通，从而可以将第一时钟信号作为输出电压信号输出至输出端OP。例如，该输出电压信号可以用于驱动显示面板中的一行子像素单元进行显示。
该公共复位电路500包括复位控制端RC，且被配置为在复位控制端RC输入复位导通信号时对上拉节点PU进行复位。例如，公共复位电路500包括第二电压端CNB，第二电压端CNB被配置为接收第二电压。例如，当复位控制端RC输入复位导通信号时，公共复位电路500导通，当第二电压为低电平时，上拉节点PU可以通过导通的公共复位电路500放电，以实现复位。又例如，当第二电压为高电平时，导通的公共复位电路500还可以利用第二电压对上拉节点PU进行充电。
如图4所示，公共复位电路500和上拉节点PU、第一复位电路300以及第二复位电路400连接。需要说明的是，在本公开的实施例中，复位导通信号表示可以使得公共复位电路500导通的信号，以下各实施例与此相同，不再赘述。
该第一复位电路300被配置为响应于第一复位信号向复位控制端RC提供复位导通信号。例如，第一复位电路300包括第一复位信号端RST1和级联端STD，第一复位信号端RST1被配置为接收第一复位信号，级联端STD被配置为接收复位导通信号。
如图4所示，第一复位电路300和复位控制端RC连接。例如，当第一复位信号为高电平时，第一复位电路300导通，从而可以将级联端STD接收到的复位导通信号提供至复位控制端RC。
该第二复位电路400被配置为响应于第二复位信号向复位控制端RC提供复位导通信号。例如，第二复位电路400包括第二复位信号端RST2和帧信号端STV，第二复位信号端RST2被配置为接收第二复位信号，帧信号端STV被配置为接收复位导通信号。
如图4所示，第二复位电路400和复位控制端RC连接。例如，当第二复位信号为高电平时，第二复位电路400导通，从而可以将帧信号端STV接收到的复位导通信号提供至复位控制端RC。
例如，多个如图4所示的移位寄存器单元10级联可以构成一栅极驱动电路，该栅极驱动电路可以驱动一显示面板进行扫描显示，为显示面板的多条栅线依序提供扫描信号，从而在显示面板显示一帧画面的期间进行逐行或隔行扫描等。
例如，当该栅极驱动电路驱动一显示面板进行正向扫描时，每一级移位寄存器单元10的输入端IN和上一级移位寄存器单元10的输出端OP连接以接收输入信号，每一级移位寄存器单元10的级联端STD和下一级移位寄存器单元10的输出端OP连接以接收复位导通信号。每一级移位寄存器单元10的第一电压端CN接收的第一电压保持为高电平，每一级移位寄存器单元10的第二电压端CNB接收的第二电压保持为低电平。例如，在一帧的显示时段，每一级移位寄存器单元10的第一复位信号端RST1接收到的第一复位信号保持为高电平，该高电平可以使得第一复位电路300保持导通，从而使得复位控制端RC和级联端STD电连接，从而可以实现在逐行扫描时对上拉节点PU进行复位；在此时段，每一级移位寄存器单元10的第二复位信号端RST2接收到的第二复位信号保持为低电平，该低电平可以使得第二复位电路400保持关闭。
又例如，在一帧的全局复位时段，每一级移位寄存器单元10的第二复位信号端RST2接收到的第二复位信号保持为高电平，该高电平可以使得第二复位电路400保持导通，从而使得复位控制端RC和帧信号端STV电连接；同时，在此时段每一级移位寄存器单元10的帧信号端STV接收高电平的复位导通信号，该复位导通信号施加至复位控制端RC，从而可以使公共复位电路500导通，以实现对每一级移位寄存器单元10中的上拉节点PU的复位，即实现全局复位。同时，在此阶段，每一级移位寄存器单元10的第一复位信号端RST1接收到的第一复位信号保持为低电平，该低电平可以使得第一复位电路300保持关闭，从而可以避免高电平的复位导通信号通过第一复位电路300传输至下一级移位寄存器单元10的输出端OP，即可以避免发生显示异常。
例如，当该栅极驱动电路驱动一显示面板进行反向扫描时，每一级移位寄存器单元10的输入端IN和下一级移位寄存器单元10的输出端OP连接以实现在逐行扫描时对上拉节点PU进行复位；每一级移位寄存器单元10的级联端STD和上一级移位寄存器单元10的输出端OP连接以接收输入信号，每一级移位寄存器单元10的第一电压端CN接收的第一电压保持为低电平。例如，在一帧的显示时段，每一级移位寄存器单元10的第二电压端CNB接收的第二电压保持为高电平；每一级移位寄存器单元10的第一复位信号端RST1接收到的第一复位信号保持为高电平，该高电平可以使得第一复位电路300保持导通，从而使得复位控制端RC和级联端STD电连接，输入信号可以施加至复位控制端RC，使得公共复位电路500导通，从而可以利用高电平的第二电压对上拉节点PU进行充电，从而完成逐行扫描；在此时段，每一级移位寄存器单元10的第二复位信号端RST2接收到的第二复位信号保持为低电平，该低电平可以使得第二复位电路400保持关闭。
又例如，在一帧的全局复位时段，每一级移位寄存器单元10的第二电压端CNB接收的第二电压保持为低电平；每一级移位寄存器单元10的第二复位信号端RST2接收到的第二复位信号保持为高电平，该高电平可以使得第二复位电路400保持导通，从而使得复位控制端RC和帧信号端STV电连接；同时，在此时段每一级移位寄存器单元10的帧信号端STV接收高电平的复位导通信号，该复位导通信号施加至复位控制端RC，从而可以使公共复位电路500导通，实现对每一级移位寄存器单元10中的上拉节点PU的复位，即实现全局复位。同时，在此阶段，每一级移位寄存器单元10的第一复位信号端RST1接收到的第一复位信号保持为低电平，该低电平可以使得第一复位电路300保持关闭，从而可以避免高电平的复位导通信号通过第一复位电路300传输至上一级移位寄存器单元10的输出端OP，即可以避免发生显示异常。
又例如，上述栅极驱动电路在一帧的显示时段驱动一显示面板进行逐行扫描时，可以通过调整第一复位信号端RST1接收的第一复位信号的时序来控制栅极驱动电路驱动的行数，从而可以用于一些特殊不良分析，例如检测显示面板的某几行的显示功能是否正常。
如上所述，通过设置公共复位电路500、第一复位电路300以及第二复位电路400，一方面，可以实现在一帧的显示时段中对上拉节点PU进行复位；另一方面，还可以实现在一帧的全局复位时段中对上拉节点PU进行全局复位。另外，通过调整第一复位信号端RST1接收的第一复位信号的时序，还可以控制栅极驱动电路驱动的行数。
例如，如图5所述，在本公开的另一个实施例中，移位寄存器单元10还包括下拉节点PD、下拉节点充电电路600、下拉节点复位电路700和下拉电路800。
该下拉节点充电电路600被配置为响应于下拉控制信号对下拉节点PD进行充电。例如，下拉节点充电电路600和第二时钟信号端CKB以及下拉节点PD连接，第二时钟信号端CKB被配置为接收第二时钟信号，例如该第二时钟信号可以作为下拉控制信号。例如，当第二时钟信号为高电平时，下拉节点充电电路600可以响应于该第二时钟信号而导通，从而可以利用高电平的第二时钟信号对下拉节点PD进行充电。
该下拉节点复位电路700被配置为在上拉节点PU的电平的控制下，对下拉节点PD进行复位。例如，下拉节点复位电路700和上拉节点PU、下拉节点PD以及第三电压端VGL连接。例如，当上拉节点PU为高电平时，下拉节点复位电路700可以响应于该高电平而导通，使得下拉节点PD和第三电压端VGL电连接，从而对下拉节点PD进行复位。需要说明的是，在本公开的实施例中，第三电压端VGL被配置为接收第三电压，例如第三电压保持为直流低电平，以下各实施例与此相同，不再赘述。
又例如，下拉节点复位电路700还可以和输出端OP连接。例如，当输出端OP输出高电平信号时，该高电平信号可以控制下拉节点复位电路700导通，从而对下拉节点PD进行复位。当输出端OP输出高电平信号时，通过下拉节点复位电路700对下拉节点PD进行复位，可以降低下拉节点PD的噪声，从而降低下拉节点PD对输出端OP的影响。
该下拉电路800被配置为在下拉节点PD的电平的控制下，对上拉节点PU和输出端OP进行复位。例如，下拉电路800和上拉节点PU、下拉节点PD、输出端OP以及第三电压端VGL连接。例如，当下拉节点PD为高电平时，下拉电路800可以响应于该高电平而导通，使得上拉节点PU以及输出端OP均和第三电压端VGL电连接，从而可以对上拉节点PU和输出端OP复位。
例如，图5中所示的移位寄存器单元10可以实现为图6和图7所示的电路结构。
如图6和图7所示，输入电路100可以实现为第一晶体管T1。第一晶体管T1的栅极和输入端IN连接以接收输入信号，第一晶体管T1的第一极和第一电压端CN连接，第一晶体管T1的第二极和上拉节点PU连接。
例如，当多个移位寄存器单元10级联形成一栅极驱动电路时，本级移位寄存器单元10的输入端IN可以和相邻级移位寄存器单元10的输出端OP连接。
如图6和图7所示，输出电路200可以实现为包括第二晶体管T2和第一电容C1。第二晶体管T2的栅极和上拉节点PU连接，第二晶体管T2的第一极和第一时钟信号端CK连接以接收第一时钟信号，第二晶体管T2的第二极和输出端OP连接。第一电容C1的第一极和上拉节点PU连接，第一电容C1的第二极和输出端OP连接。
如图6和图7所示，公共复位电路500可以实现为包括第三晶体管T3和第二电压端CNB，第二电压端CNB被配置为接收第二电压。第三晶体管T3的栅极和复位控制端RC连接，第三晶体管T3的第一极和上拉节点PU连接，第三晶体管T3的第二极和第二电压端CNB连接以接收第二电压。
如图6和图7所示，第一复位电路300可以实现为第四晶体管T4。第四晶体管T4的栅极和第一复位信号端RST1连接以接收第一复位信号，第四晶体管T4的第一极和复位控制端RC连接，第四晶体管T4的第二极和级联端STD连接。
例如，当多个移位寄存器单元10级联形成一栅极驱动电路时，本级移位寄存器单元10的级联端STD可以和相邻级移位寄存器单元10的输出端OP连接。
如图6和图7所示，第二复位电路400可以实现为第五晶体管T5。第五晶体管T5的栅极和第二复位信号端RST2连接以接收第二复位信号，第五晶体管T5的第一极和帧信号端STV连接以接收复位导通信号，第五晶体管T5的第二极和复位控制端RC连接。
如图6所示，在一个实施例中，下拉节点充电电路600可以实现为第六晶体管T6。第六晶体管T6的栅极以及第一极和第二时钟信号端CKB连接以接收第二时钟信号，第六晶体管T6的第二极和下拉节点PD连接。
如图7所示，在另一个实施例中，下拉节点充电电路600还可以包括第二电容C2。第二电容C2的第一极和下拉节点PD连接，第二电容C2的第二极和第三电压端VGL连接。当对下拉节点PD充电时，第二电容C2可以更好地维持下拉节点PD的高电平。需要说明的是，第二电容C2的第二极不限于和第三电压端VGL连接，例如还可以与其他具有固定电位的信号端或信号线连接，本公开的实施例对此不作限定。
如图6所述，在一个实施例中，下拉节点复位电路700可以实现为第七晶体管T7。第七晶体管T7的栅极和上拉节点PU连接，第七晶体管T7的第一极和下拉节点PD连接，第七晶体管T7的第二极和第三电压端VGL连接。
如图7所示，在另一个实施例中，下拉节点复位电路700还可以包括第八晶体管T8。第八晶体管T8的栅极和输出端OP连接，第八晶体管T8的第一极和下拉节点PD连接，第八晶体管T8的第二极和第三电压端VGL连接。
如图6和图7所示，下拉电路800可以实现为包括第九晶体管T9和第十晶体管T10。第九晶体管T9的栅极和下拉节点PD连接，第九晶体管T9的第一极和上拉节点PU连接，第九晶体管T9的第二极和第三电压端VGL连接。第十晶体管T10的栅极和下拉节点PD连接，第十晶体管T10的第一极和输出端OP连接，第十晶体管T10的第二极和第三电压端VGL连接。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
另外，在本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，第一极可以是漏极，第二极可以是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元中的一个或多个晶体管也可以采用P型晶体管，此时，第一极可以是源极，第二极可以是漏极，只需将选定类型的晶体管的各极的极性按照本公开的实施例中的相应晶体管的各极的极性相应连接即可。并且，术语“上拉”、“下拉”的具体含义也将根据所采用的晶体管的具体类型而相应调整，只要能实现对于晶体管的控制以实现相应的开关功能。
例如，如图7所示，该移位寄存器单元10中的晶体管均采用N型晶体管，下面结合图8所示的信号时序图，对图7所示的移位寄存器单元10的工作原理进行说明，下面首先以正向扫描为例进行说明。
如图8所示，一帧包括显示时段A以及帧与帧之间的间隔时段(Blanking Time)C。例如，间隔时段C包括全局复位时段B。需要说明的是，全局复位时段B不限于图8中所示的时序，例如，全局复位阶段B在时序上还可以右移而不与显示时段A连续。例如，显示时段A包括输入时段A1、输出时段A2以及复位时段A3。在上述时段中，该移位寄存器单元10进行如下操作。
在输入时段A1中，输入端IN输入高电平信号，第一晶体管T1导通，第一电压端CN接收的高电平的第一电压可以对上拉节点PU充电，使得上拉节点PU的电位被拉高。由于上拉节点PU为高电平，第二晶体管T2导通，但由于此时第一时钟信号端CK接收的第一时钟信号为低电平，所以在此时段，输出端OP输出低电平信号。
由于第二时钟信号端CKB接收的第二时钟信号为低电平，第六晶体管T6关闭，下拉节点PD没有充电路径。另外，由于上拉节点PU为高电平，第七晶体管T7导通，下拉节点PD通过第七晶体管T7放电至低电平，从而使得下拉节点PD的电位不影响上拉节点PU的充电过程，使得上拉节点PU的充电更充分。
在输出时段A2中，第一时钟信号端CK接收的第一时钟信号变为高电平，由于第一电容C1的存储作用，上拉节点PU保持上一时段的高电平，从而使得第二晶体管T2保持导通，所以在此时段输出端OP将高电平的第一时钟信号作为输出电压信号输出。
输出端OP为高电平，由于第一电容C1的自举作用，上拉节点PU的电位被进一步上拉至更高的电位。同时由于输出端OP为高电平，第八晶体管T8导通，可以进一步对下拉节点PD进行下拉，进一步消除下拉节点PD的噪声，从而使得下拉节点PD不影响输出端OP的正常输出。
在复位时段A3中，下一级移位寄存器单元10的输出端OP输出高电平信号，由于级联端STD和下一级移位寄存器单元10的输出端OP连接，所以在此时段级联端STD接收高电平信号。同时第一复位信号端RST1接收的第一复位信号为高电平，第四晶体管T4导通，级联端STD接收的高电平信号提供至复位控制端RC，第三晶体管T3导通。由于在此时段第二电压端CNB接收低电平的第二电压，所以上拉节点PU可以通过第三晶体管T3放电至低电平，从而完成上拉节点PU的复位。
由于上拉节点PU为低电平，第七晶体管T7关闭。同时由于在此时段中第二时钟信号端CKB接收高电平的第二时钟信号，第六晶体管T6导通，高电平的第二时钟信号可以对下拉节点PD充电，将下拉节点PD上拉至高电平。由于下拉节点PD为高电平，第九晶体管T9和第十晶体管T10导通，第九晶体管T9的导通可以进一步对上拉节点PU进行下拉降噪，第十晶体管T10的导通可以对输出端OP进行复位。
在全局复位时段B中，第二复位信号端RST2接收的第二复位信号为高电平，第五晶体管T5导通，帧信号端STV接收的高电平信号(复位导通信号)可以提供至复位控制端RC，从而使得第三晶体管T3导通，从而完成对上拉节点PU的复位。由于每一级移位寄存器单元10的帧信号端STV和第二复位信号端RST2接收相同的信号，所以在全局复位时段B中可以对每一级移位寄存器单元10中的上拉节点PU进行复位，即实现全局复位。
同时，在全局复位时段B中，第一复位信号端RST1接收的第一复位信号为低电平，第四晶体管T4保持关闭，断开了复位控制端RC和级联端STD之间的连接，从而使得帧信号端STV接收的高电平信号不会对下一级移位寄存器单元10的输出端OP产生影响，从而避免异常显示问题。
下面对图7所示的移位寄存器单元10在反向扫描时的工作原理进行说明，在反向扫描时，级联端STD和上一级移位寄存器单元10的输出端OP连接以接收输入信号，输入端IN和下一级移位寄存器单元10的输出端OP连接。
在输入时段A1中，第一复位信号端RST1接收高电平的第一复位信号，第四晶体管T4导通，由于在此时段级联端STD接收上一级移位寄存器单元10的输出端OP输出的高电平信号，所以该高电平信号可以提供至复位控制端RC，使得第三晶体管T3导通，从而使得第二电压端CNB接收的高电平的第二电压对上拉节点PU进行充电。
在复位时段A3中，由于输入端IN和下一级移位寄存器单元10的输出端OP连接，所以在此时段输入端IN接收高电平信号，第一晶体管T1导通，同时第一电压端CN接收低电平的第一电压，所以上拉节点PU通过第一晶体管T1放电以完成复位。
在输出时段A2和全局复位时段B，移位寄存器单元10的工作原理和上述正向扫描时的工作原理相同，这里不再赘述。
例如，如图8所示，第一复位信号端RST1接收的第一复位信号和第二复位信号端RST2接收的第二复位信号互为反相信号，即第一复位信号为高电平时第二复位信号为低电平，第一复位信号为低电平时第二复位信号为高电平。
本公开的实施例提供的移位寄存器单元10，无论是工作在正向扫描还是反向扫描，在一帧的显示时段都可以完成对上拉节点PU的复位；同时，在一帧的全局复位时段中还可以对上拉节点PU进行全局复位。另外，例如在反向扫描时，通过调整第一复位信号端RST1接收的第一复位信号的时序，可以控制栅极驱动电路驱动的行数。例如，当只需要驱动第一行至第一百行进行显示，则当第一百行完成扫描显示后，可以控制使得第一复位信号由高电平变为低电平，从而使得第四晶体管T4关闭。
本公开的至少一实施例还提供一种栅极驱动电路20，如图9所示，该栅极驱动电路20包括多个级联的移位寄存器单元10，例如移位寄存器单元10可以采用上述实施例中提供的移位寄存器单元10。该栅极驱动电路20可以采用与薄膜晶体管同样制程的工艺直接集成在显示装置的阵列基板上，实现逐行扫描驱动功能。
例如，如图9所示，栅极驱动电路20包括第一扫描信号线S1、第二扫描信号线S2和帧信号线FS。
每一级移位寄存器单元10均和第一扫描信号线S1连接以接收第一复位信号，例如，每一级移位寄存器单元10通过第一复位信号端RST1和第一扫描信号线S1连接；每一级移位寄存器单元10均和第二扫描信号线S2连接以接收第二复位信号，例如，每一级移位寄存器单元10通过第二复位信号端RST2和第二扫描信号线S2连接；除了第一级移位寄存器单元10外，其余各级移位寄存器单元10均和帧信号线FS连接以接收复位导通信号，例如，移位寄存器单元10通过帧信号端STV和帧信号线FS连接；第一级移位寄存器单元10和帧信号线FS连接以接收输入信号以及复位导通信号，例如，第一级移位寄存器单元10的输入端IN和帧信号端STV均和帧信号线FS连接。
如图9所示，栅极驱动电路20还包括第一时钟信号线CLK1和第二时钟信号线CLK2。例如，第一时钟信号线CLK1可以被配置为和奇数级移位寄存器单元10的第一时钟信号端CK连接，第一时钟信号线CLK1还可以被配置为和偶数级移位寄存器单元10的第二时钟信号端CKB连接；例如，第二时钟信号线CLK2可以被配置为和奇数级移位寄存器单元10的第二时钟信号端CKB连接，第二时钟信号线CLK2还可以被配置为和偶数级移位寄存器单元10的第一时钟信号端CK连接。
例如，第一时钟信号线CLK1和第二时钟信号线CLK2上提供的时钟信号时序可以采用图10中所示的信号时序，二者彼此互为反相信号。
例如，如图9所示，除第一级移位寄存器单元外，其余各级移位寄存器单元的输入电路和上一级移位寄存器单元的输出电路连接，即各级移位寄存器单元的输入端IN和上一级移位寄存器单元的输出端OP连接。
除最后一级移位寄存器单元外，其余各级移位寄存器单元的第一复位电路和下一级移位寄存器单元的输出电路连接，即各级移位寄存器单元的级联端STD和下一级移位寄存器单元的输出端OP连接。
例如，如图9所示，栅极驱动电路20还可以包括时序控制器30。该时序控制器30和上述各个信号线(S1、S2、FS、CLK1以及CLK2)连接以提供相应的时序信号。
本公开的实施例提供的栅极驱动电路20的技术效果，可以参考上述实施例中关于移位寄存器单元10的相应描述，这里不再赘述。
本公开的实施例还提供一种显示装置1，如图11所示，该显示装置1包括本公开实施例提供的栅极驱动电路20以及多个呈阵列排布的子像素单元510。例如，该显示装置1还包括显示面板50，多个子像素单元510构成的像素阵列设置在显示面板50中。
栅极驱动电路20中的每一级移位寄存器单元10中的输出端OP分别和不同行的子像素单元510电连接，例如，栅极驱动电路20通过栅线GL与子像素单元510电连接。栅极驱动电路20用于提供驱动信号至像素阵列，例如该驱动信号可以驱动子像素单元510中的扫描晶体管。
例如，该显示装置1还可以包括数据驱动电路40，该数据驱动电路40用于提供数据信号至像素阵列。例如，数据驱动电路40通过数据线DL与子像素单元510电连接。
需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置1还可以包括显示面板等其他常规部件，本公开的实施例对此不作限制。
本公开的实施例提供的显示装置1的技术效果，可以参考上述实施例中关于移位寄存器单元10的相应描述，这里不再赘述。
本公开的至少一实施例还提供一种驱动方法，可以用于驱动本公开的实施例中提供的任一移位寄存器单元10，该驱动方法包括用于一帧的显示时段和全局复位时段。
在显示时段，使得输入电路100响应于输入信号对上拉节点PU进行充电，使得输出电路200在上拉节点PU的电平的控制下将输出电压信号输出至输出端OP，使得第一复位电路300响应于第一复位信号向复位控制端RC提供复位导通信号，使得公共复位电路500对上拉节点PU进行复位。
在全局复位时段，使得第二复位电路400响应于第二复位信号向复位控制端RC提供复位导通信号，使得公共复位电路500对上拉节点PU进行复位。
需要说明的是，关于该驱动方法的详细描述以及技术效果可以参考本公开的实施例中对于移位寄存器单元10的工作原理的描述，这里不再赘述。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种移位寄存器单元，包括输入电路、输出电路、上拉节点、第一复位电路、第二复位电路和公共复位电路；其中，
所述输入电路被配置为响应于输入信号对上拉节点进行充电；
所述输出电路包括输出端，且被配置为在所述上拉节点的电平的控制下将输出电压信号输出至所述输出端；
所述公共复位电路包括复位控制端，且被配置为在所述复位控制端输入复位导通信号时对所述上拉节点进行复位；
所述第一复位电路被配置为响应于第一复位信号向所述复位控制端提供所述复位导通信号；
所述第二复位电路被配置为响应于第二复位信号向所述复位控制端提供所述复位导通信号；
所述公共复位电路和所述上拉节点、所述第一复位电路以及所述第二复位电路连接；
所述第一复位电路包括第一复位信号端和级联端，所述第一复位信号端被配置为接收所述第一复位信号，所述级联端被配置为接收所述复位导通信号，所述第一复位电路和所述复位控制端连接，且在导通时向所述复位控制端提供所述复位导通信号；
所述第二复位电路包括第二复位信号端和帧信号端，所述第二复位信号端被配置为接收所述第二复位信号，所述帧信号端被配置为接收所述复位导通信号，所述第二复位电路和所述复位控制端连接，且在导通时向所述复位控制端提供所述复位导通信号。
2.根据权利要求1所述的移位寄存器单元，其中，所述输入电路包括输入端以及第一电压端，所述输入端被配置为接收所述输入信号，所述第一电压端被配置为接收第一电压，所述输入电路与上拉节点连接，且在导通时利用所述第一电压对所述上拉节点进行充电；
所述输出电路还包括第一时钟信号端，所述第一时钟信号端被配置为接收第一时钟信号，所述输出电路和所述上拉节点连接，且在导通时将所述第一时钟信号作为所述输出电压信号输出至所述输出端。
3.根据权利要求2所述的移位寄存器单元，其中，所述输入电路包括第一晶体管；
所述第一晶体管的栅极和所述输入端连接，所述第一晶体管的第一极和所述第一电压端连接，所述第一晶体管的第二极和所述上拉节点连接。
4.根据权利要求2所述的移位寄存器单元，其中，所述输出电路包括第二晶体管和第一电容；
所述第二晶体管的栅极和所述上拉节点连接，所述第二晶体管的第一极和所述第一时钟信号端连接，所述第二晶体管的第二极和所述输出端连接；
所述第一电容的第一极和所述上拉节点连接，所述第一电容的第二极和所述输出端连接。
5.根据权利要求1所述的移位寄存器单元，其中，所述公共复位电路包括第三晶体管和第二电压端；
所述第二电压端被配置为接收第二电压；
所述第三晶体管的栅极和所述复位控制端连接，所述第三晶体管的第一极和所述上拉节点连接，所述第三晶体管的第二极和第二电压端连接。
6.根据权利要求1所述的移位寄存器单元，其中，所述第一复位电路包括第四晶体管；
所述第四晶体管的栅极和所述第一复位信号端连接，所述第四晶体管的第一极和所述复位控制端连接，所述第四晶体管的第二极和所述级联端连接。
7.根据权利要求1所述的移位寄存器单元，其中，所述第二复位电路包括第五晶体管；
所述第五晶体管的栅极和所述第二复位信号端连接，所述第五晶体管的第一极和帧信号端连接，所述第五晶体管的第二极和所述复位控制端连接。
8.根据权利要求1-7任一项所述的移位寄存器单元，还包括下拉节点、下拉节点充电电路、下拉节点复位电路和下拉电路；
所述下拉节点充电电路被配置为响应于下拉控制信号对所述下拉节点进行充电；
所述下拉节点复位电路被配置为在所述上拉节点的电平的控制下，对所述下拉节点进行复位；
所述下拉电路被配置为在所述下拉节点的电平的控制下，对所述上拉节点和所述输出端进行复位。
9.一种栅极驱动电路，包括多个级联的如权利要求1-8任一项所述的移位寄存器单元。
10.根据权利要求9所述的栅极驱动电路，还包括第一扫描信号线、第二扫描信号线和帧信号线；
每一级移位寄存器单元均和所述第一扫描信号线连接以接收所述第一复位信号；
每一级移位寄存器单元均和所述第二扫描信号线连接以接收所述第二复位信号；
除了第一级移位寄存器单元外，其余各级移位寄存器单元均和所述帧信号线连接以接收所述复位导通信号；
第一级移位寄存器单元和所述帧信号线连接以接收所述输入信号以及所述复位导通信号。
11.根据权利要求9所述的栅极驱动电路，其中，
除最后一级移位寄存器单元外，其余各级移位寄存器单元的所述第一复位电路和下一级移位寄存器单元的所述输出电路连接；
除第一级移位寄存器单元外，其余各级移位寄存器单元的所述输入电路和上一级移位寄存器单元的所述输出电路连接。
12.一种显示装置，包括如权利要求9-11任一项所述的栅极驱动电路。
13.一种如权利要求1-8任一所述的移位寄存器单元的驱动方法，包括用于一帧的显示时段和全局复位时段，其中，
在所述显示时段，使得所述输入电路响应于所述输入信号对所述上拉节点进行充电，使得所述输出电路在所述上拉节点的电平的控制下将所述输出电压信号输出至所述输出端，使得所述第一复位电路响应于所述第一复位信号向所述复位控制端提供所述复位导通信号，使得所述公共复位电路对所述上拉节点进行复位；
在所述全局复位时段，使得所述第二复位电路响应于所述第二复位信号向所述复位控制端提供所述复位导通信号，使得所述公共复位电路对所述上拉节点进行复位。
14.根据权利要求13所述的驱动方法，其中，所述第一复位信号和所述第二复位信号互为反相信号。
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