CN107545862A - 显示装置 - Google Patents

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Abstract

公开了一种显示装置，该显示装置包括像素阵列、移位寄存器和节点控制器。在像素阵列中，限定了数据线和选通线并且像素被布置成矩阵。移位寄存器包括作为级联而连接的多个级并且依次向选通线提供选通脉冲。节点控制器控制移位寄存器中的节点。移位寄存器的第i级包括上拉晶体管、下拉晶体管、起始控制器和QB节点放电控制器。节点控制器的第一复位信号生成器由连接到选通‑低电压输入线的栅极、连接到高电位电压输入线的漏极和连接到第一复位信号输入线的源极构成。在每个帧的垂直消隐间隔期间，第一复位信号生成器响应于施加到选通‑低电压输入线的导通电压而对第一复位信号输入线进行充电。

Description

显示装置
技术领域
本发明涉及能够减小驱动电路的尺寸的显示装置。
背景技术
在显示装置中，数据线和选通线被布置为以直角相交，并且像素被布置成矩阵。将要显示的视频数据电压施加到数据线，并且将选通脉冲依次提供给选通线。被提供了选通脉冲的显示线上的像素被提供有视频数据电压，并且随着所有显示线被选通脉冲依次扫描，显示视频数据。
用于向显示装置上的选通线提供选通脉冲的选通驱动器通常包括多个选通驱动集成电路(以下称为“IC”)。每个选通驱动IC基本上包括移位寄存器，因为它必须依次输出选通脉冲，并且可以包括用于根据显示面板的驱动特性来调节移位寄存器的输出电压的电路和输出缓冲器。
在显示装置中，生成选通脉冲(即，扫描信号)的选通驱动器可以以由薄膜晶体管的组合构成的面板内选通(以下称为“GIP”)的形式实现在不显示图像的显示面板的边框上。GIP型选通驱动器具有与选通线的数量对应的级的数量，并且所述级向选通线以一对一为基础输出选通脉冲。
发明内容
GIP型移位寄存器可以降低驱动电路的制造成本，因为它可以代替选通驱动IC。然而，越来越复杂的GIP电路通常会增加施加到GIP电路的驱动信号的数量。向GIP施加更多的驱动信号需要增加更多的电路来产生这些驱动信号。这会导致显示装置中电路尺寸的增加，并且应重新进行设计以将驱动电路与GIP电路部分连接。
本发明的示例性实施方式提供了一种显示装置，该显示装置包括像素阵列、移位寄存器和节点控制器。在像素阵列中，限定了数据线和选通线，并且像素被布置成矩阵。移位寄存器包括作为级联而连接的多个级，并且依次向选通线提供选通脉冲。节点控制器控制移位寄存器中的节点。移位寄存器的第i级包括上拉晶体管、下拉晶体管、起始控制器和QB节点放电控制器。节点控制器的第一复位信号生成器由连接到选通-低电压输入线的栅极、连接到高电位电压输入线的漏极和连接到第一复位信号输入线的源极构成。在每个帧的垂直消隐间隔期间，第一复位信号生成器响应于施加到选通-低电压输入线的导通电压而对第一复位信号输入线进行充电。
附图说明
附图被包括进来以提供对本发明的进一步理解，并且被并入本说明书中且构成本说明书的一部分，附图示出了本发明的实施方式，并且与本说明书一起用于解释本发明的原理。在附图中：
图1是根据本发明的示例性实施方式的显示装置的框图；
图2是根据本发明的GIP电路部分的示图；
图3是图2中所示的一个级的示图；
图4是向GIP电路部分的输入和来自GIP电路部分的输出的时序图；
图5是用于说明帧时段的示图；
图6是用于说明选通脉冲的下降时间的示图；
图7是根据本发明的由GIP电路部分生成的第一复位信号的仿真结果的波形图；以及
图8是根据比较例的由驱动电路生成的第一复位信号的时序图。
具体实施方式
在下文中，将参照附图详细描述本发明的示例性实施方式。在整个说明书中，类似的附图标记表示基本上类似的部件。在描述本发明时，当认为与本发明相关的已知功能或配置的详细描述可能不必要地使本发明的主题不清楚时，将省略该详细描述。本文使用的元件的术语和名称出于便于描述的目的被选择，并且可能与实际产品中使用的名称不同。
在本发明的选通驱动电路中，开关元件可以被实现为n型或p型MOSFET(金属氧化物半导体场效应晶体管)晶体管。应当注意，尽管以下示例性实施方式例示了n型晶体管，但是本发明不限于此。晶体管是具有栅极、源极和漏极的三电极器件。源极是向晶体管提供载流子的电极。晶体管中的载流子从源极流出。漏极是载流子离开晶体管的电极。也就是说，MOSFET中的载流子从源极流到漏极。在n型MOSFET(NMOS)的情况下，载流子是电子，且因此源极电压低于漏极电压，使得电子从源极流到漏极。在n型MOSFET中，由于电子从源极流到漏极，因此电流从漏极流到源极。在p型MOSFET(PMOS)的情况下，载流子是空穴，且因此源极电压高于漏极电压，使得空穴从源极流到漏极。在p型MOSFET中，由于空穴从源极流到漏极，因此电流从源极流向漏极。应当注意，MOSFET的源极和漏极位置不固定。例如，MOSFET的源极和漏极可以根据所施加的电压而互换。在下面的示例性实施方式中，本发明不应受到晶体管的源极和漏极的限制。
如本说明书中使用的“导通电压”是指晶体管的工作电压。在本说明书中，针对n型晶体管描述了示例性实施方式，并且因此将导通电压限定为高电位电压。
图1是根据本发明的示例性实施方式的显示装置的框图。参照图1，本发明的显示装置包括显示面板100、定时控制器110、数据驱动器120和选通驱动器130和140。
显示面板100包括限定有数据线DL和选通线GL并且布置有像素的像素阵列100A以及形成有各种信号线或焊盘的在像素阵列100A周围的非显示区域100B。对于显示面板100，可以使用液晶显示器(LCD)、有机发光二极管显示器(OLED)、电泳显示器(EPD)等。
定时控制器110通过连接到视频板的LVDS或TMDS接口接收器电路接收诸如垂直同步信号Vsync、水平同步信号Hsync、数据使能信号DE和点时钟DCLK的时序信号。基于输入时序信号，定时控制器110生成用于控制数据驱动器120的操作时序的数据时序控制信号DDC和用于控制选通驱动器130和140的操作时序的选通时序控制信号GDC。
数据时序控制信号包括源起始脉冲SSP、源采样时钟SSC、极性控制信号POL、源输出使能信号SOE等。源起始脉冲SSP控制源驱动IC 120的移位起始定时。源采样时钟SSC是控制源驱动IC 120中针对上升沿或下降沿的数据采样时序的时钟信号。
选通时序控制信号包括起始脉冲VST、选通时钟CLK等。起始脉冲VST被输入到移位寄存器SR中以控制移位起始定时。选通时钟CLK通过电平移位器130电平移位，且然后被输入到移位寄存器SR中。
数据驱动器120包括多个源驱动IC(集成电路)。源驱动IC从定时控制器110接收数字视频数据RGB和源时序控制信号DDC。源驱动IC响应于源时序控制信号DDC而将数字视频数据RGB转换为伽玛电压以产生数据电压并且通过数据线DL将它们提供在显示面板100上。
选通驱动器130和140包括电平移位器130和GIP电路部分140。
电平移位器130以IC的形式被形成在连接到显示面板100的印刷电路板(未示出)上。电平移位器130通过定时控制器110的控制对时钟信号CLK和起始信号VST进行电平移位，且然后将它们提供给移位寄存器SR。
图2是根据本发明的GIP电路部分的示图。
参照图2，GIP电路部分140使用面板中选通(以下称为“GIP”)技术通过在显示面板100的非显示区域100B中的多个薄膜晶体管(以下称为“TFT”)的组合来形成，并且依次输出选通脉冲。为此，GIP电路部分140包括节点控制器NCON和移位寄存器SR。
在GIP电路部分140的一侧处设置将被提供有来自定时控制器110或电源部分的驱动信号和驱动电压的多条信号线CLK_L、VDD_L、AVGL_L、GVGL_L和DRST_L。另外，第一复位信号输入线BRST_L不连接到其它电路部分，而是被构造成在显示面板100中浮置。
节点控制器NCON控制移位寄存器SR中的节点的电压电平。具体地，节点控制器NCON可以控制第一复位信号输入线BRST_L的节点。节点控制器NCON包括第一复位信号生成器T1N、第一复位电压保持器T2N和第一复位线放电控制器T3N。
第一复位信号生成器T1N可以由包括连接到选通-低电压输入线GVGL_L的栅极G、连接到高电位电压输入线VDD_L的漏极D和连接到第一复位信号输入线BRST_L的源极S的晶体管构成。第一复位信号生成器T1N响应于输入到选通-低电压输入线GVGL_L中的导通电压，将从高电位电压输入线VDD_L输入的高电位电压VDD施加到第一复位信号输入线BRST_L。选通-低电压输入线GVGL_L在每个帧的垂直消隐间隔VB期间保持导通电压，并且在激活时段AT期间保持截止电压。
第一复位线电压保持器T2N包括连接到第[i-4]选通时钟CLK[i-4]的输入线的栅极G、连接到第一复位信号输入线BRST_L的漏极D以及连接到选通-低电压输入线GVGL_L的源极S。
第一复位线放电控制器T3N包括连接到第二复位信号输入线DRST_L的栅极G、连接到第一复位信号输入线BRST_L的漏极D和连接到选通-低电压输入线GVGL_L的源极S。在垂直消隐间隔VB结束之后，在激活时段AT的初始阶段处输入第二复位信号DRST，并且在激活时段AT期间将第二低电位电压VSS2输入到选通-低电压输入线GVGL_L中。因此，当激活时段AT开始时，第一复位线放电控制器T3N响应于第二复位信号DRST将第一复位信号输入线BRST_L放电至第二低电位电压VSS2。
移位寄存器SR输出与选通时钟CLK和起始脉冲VST对应的选通脉冲。移位寄存器SR包括作为级联而连接的多个级。尽管图2示出了由对应于n条选通线的n个级STG组成的移位寄存器SR，但是级STG的数量不限于此。例如，级可以包括产生进位信号或后续信号NEXT的虚拟级。在下文中，“之前级”是指位于基准级以上的级。例如，相对于第i级STGi(i是1<i<n的自然数)，之前级表示第一级STG1至第(i-1)级STG(i-1)中的一个级。“后续级”是指位于基准级以下的级。例如，相对于第i级STGi(i是1<i<n的自然数)，后续级表示第[i+1]级STG(i+1)到第n级中的一个级。
移位寄存器SR的级STG依次输出选通脉冲Gout1到Gout[n]。例如，第i级STGi输出第i选通脉冲Gouti，并且第n级STGn输出第n选通脉冲Gout[n]。为此，级STG接收依次被延迟的选通时钟CLK中的一个。
第[i-4]选通脉冲Gout[i-4]被施加到第[i-4]选通线，并且还用作被传递到第i级STGi的进位信号。第[i+4]选通脉冲Gout[i+4]被施加到第[i+4]选通线，并且还用作被施加于第i级STGi的后续信号NEXT。图2基于如图4所示的选通时钟CLK具有8个相位并且选通脉冲在4个水平时段H期间交叠的实施方式，但是进位信号和后续信号NEXT限于该实施方式。
图3是示出在图2中所示的一个级的构造的示图。图4是示出输入到图3的级中的驱动信号以及输出信号的时序的示图。尽管图3也描绘了图2的节点控制器以示出与级的连接，但是并不是在如上所述的每个级处设置节点控制器。
参照图1至图4，第i级STGi(i是大于4的自然数)包括上拉晶体管Tpu、下拉晶体管Tpd、起始控制器T1和多个晶体管。
上拉晶体管Tpu包括连接到Q节点的栅极、连接到选通时钟CLK的输入的漏极和连接到输出Nout的源极。
下拉晶体管Tpd包括连接到QB节点的栅极、连接到输出Nout的漏极和连接到选通-低电压输入的源极。
起始控制器T1可以由包括连接到起始脉冲输入端VST_P的栅极和漏极以及连接到Q节点的源极的晶体管构成。起始脉冲输入端VST_P接收第一起始脉冲VST1至第四起始脉冲VST4中的一个或进位信号。第一级STG1至第四级STG4的起始脉冲输入端VST_P分别接收第一起始脉冲VST1至第四起始脉冲VST4，并且第i级STGi的起始脉冲输入端VST_P接收作为进位信号的第[i-4]选通脉冲Gout[i-4]。
第二晶体管T2包括连接到第二复位信号输入线DRST_L的栅极、连接到高电位电压输入线VDD_L的漏极和连接到QB节点的源极。第二晶体管T2响应于第二复位信号DRST对QB节点进行充电。
第三晶体管T3包括接收选通时钟闩信号的栅极、连接到高电位电压输入线VDD_L的漏极和连接到QA节点的源极。选通时钟闩信号是指与施加到上拉晶体管Tpu的漏极的选通时钟相位相反的选通时钟。在如本发明中使用8相位选通时钟的移位寄存器中，第i级STGi的选通时钟闩信号是指第[i-4]选通时钟CLK[i-4]。第三晶体管T3响应于第[i-4]选通时钟CLK[i-4]而对QA节点进行充电。
第四晶体管T4包括连接到QA节点的栅极、连接到高电位电压输入线VDD_L的漏极和连接到QB节点的源极。当QA节点被充电时，第四晶体管T4对QB节点进行充电。
第五晶体管T5包括连接到Q节点的栅极、连接到QA节点的漏极和连接到选通-低电压输入线GVGL_L的源极。当Q节点被充电时，第五晶体管T5在QA节点与选通-低电压输入线GVGL_L之间形成电流路径。
第六晶体管T6包括连接到第一复位信号输入线BRST_L的栅极、连接到QA节点的漏极、连接到低电位电压输入线AVGL_L的源极。第六晶体管T6响应于第一复位信号BRST将QA节点放电至第一低电位电压VSS1。
第七晶体管T7包括连接到QB节点的栅极、连接到Q节点的漏极和连接到选通-低电压输入线GVGL_L的源极。当QB节点被充电时，第七晶体管T7对Q节点进行放电。
第八晶体管T8包括连接到Q节点的栅极、连接到QB节点的漏极和连接到选通-低电压输入线GVGL_L的源极。当Q节点被充电时，第八晶体管T8对QB节点进行放电。
QB节点放电控制器T9包括连接到第一复位信号输入线BRST_L的栅极、连接到QB节点的漏极和连接到低电位电压输入线AVGL_L的源极。QB节点放电控制器T9响应于第一复位信号BRST将QB节点放电至第一低电位电压VSS1。QB节点放电控制器T9通过低电位电压输入线AVGL_L对QB节点进行放电，因为它在第一复位信号输入线BRST_L为选通-高VGH时工作。
第十晶体管T10包括连接到第一复位信号输入线BRST_L的栅极、连接到输出Nout的漏极和连接到低电位电压输入线AVGL_L的源极。第十晶体管T10响应于第一复位信号BRST将输出Nout放电至第一低电位电压VSS1。
第十一晶体管T11包括连接到后续信号输入端NEXT_P的栅极、连接到Q节点的漏极和连接到选通-低电压输入线GVGL_L的源极。第十一晶体管T11响应于后续信号NEXT将Q节点的电压放电至第二低电位电压VSS2。
Q节点放电控制器T4N包括连接到选通-低电压输入线GVGL_L的栅极、连接到Q节点的漏极和连接到低电位电压输入线AVGL_L的源极。
以下将描述具有上述配置的GIP电路部分140的操作。
帧时段被划分为激活时段AT和垂直消隐间隔VB。
图5是基于VESA(视频电子标准协会)标准的激活时段和垂直消隐间隔的示图。
参照图5，激活时段AT是显示面板100在显示图像的显示区域100A中的所有像素上显示等于1帧的数据量所占用的时间。
垂直消隐间隔VB包括垂直同步时间VS、垂直前沿FP和垂直后沿BP。垂直同步时间VS是Vsync的下降沿与上升沿之间的时间，指示图像的开始(或结束)时间。垂直前沿FP是最后一个DE的下降沿(其是一个帧的最后一行的数据定时)与垂直消隐间隔VB的开始之间的时间。垂直后沿BP是垂直消隐间隔VB的结束与第一DE的上升沿(其是一个帧的第一行的数据定时)之间的时间。
在垂直消隐间隔VB期间，选通-高电压VGH被施加到选通-低电压输入线GVGL_L。
第一复位信号生成器T1N响应于选通-高电压VGH而导通，并且用高电位电压VDD对第一复位信号输入线BRST_L进行充电。以这种方式，第一复位信号输入线BRST_L通过位于GIP电路部分140中的第一复位信号生成器T1N而不是从单独的驱动电路接收第一复位信号BRST。因此，本发明的显示装置可以减小生成第一复位信号的驱动电路的尺寸。由于本发明的第一复位信号BRST从显示面板100内生成，所以第一复位信号输入线BRST_L不需要连接到显示面板外的驱动电路。这允许在显示面板的GIP电路部分140与单独的驱动电路之间具有足够的设计余量。
当利用高电位电压VDD对第一复位信号输入线BRST_L进行充电时，QB节点放电控制器T9和第十晶体管T10导通。当QB节点放电控制器T9导通时，它将QB节点放电至第一低电位电压VSS1，并且第十晶体管T10将输出Nout放电至第一低电位电压VSS1。
以这种方式，在垂直消隐间隔VB期间施加到选通-低电压输入线GVGL_L的选通-高电压VGH使得每个级STG的QB节点和输出Nout被复位至第一低电位电压VSS1。由于QB节点保持第一低电位电压VSS1，所以下拉晶体管Tpd和第七晶体管T7保持截止，且因此它们经受到较小的应力。
在第(k-1)帧(k是自然数)的垂直消隐间隔VB结束之后，第二复位信号输入线DRST_L在第k帧的初始时段期间接收第二复位信号DRST。
第一复位线放电控制器T3N响应于第二复位信号DRST在复位信号输入线BRST_L与选通-低电压输入线GVGL_L之间形成电流路径。由于在垂直消隐间隔VB结束之后第二低电位电压VSS2被输入到选通-低电压输入线GVGL_L中，所以第一复位线放电控制器T3N响应于第二复位信号DRST将第一复位信号输入线BRST_L放电至第二低电位电压VSS2。
当施加第二复位信号DRST时，第二晶体管T2导通以对QB节点进行充电。由于QB节点在垂直消隐间隔VB期间维持第一低电位电压VSS1，所以Q节点浮置。第二晶体管T2响应于第二复位信号DRST对QB节点进行充电，并且第七晶体管T7对Q节点进行放电。因此，第一复位线放电控制器T3N在输入选通时钟CLK之前通过将Q节点保持在第二低电位电压VSS2处来防止Q节点浮置。
起始控制器T1响应于起始脉冲VST对Q节点进行预充电。布置在第一级STG1至第四级STG4处的起始控制器T1分别接收第一起始脉冲VST1至第四起始脉冲VST4，并且布置在第五级STG5至第i级STGi处的起始控制器T1接收从第[i-4]级输出的选通脉冲。
当在Q节点处于预充电状态的同时选通时钟CLK被输入到上拉晶体管Tpu的漏极中时，上拉晶体管Tpu的漏极处的电压升高，从而允许Q节点自举。当Q节点被自举时，上拉晶体管Tpu的栅极与源极之间的电位差增大，且因此，当栅极与源极之间的电压差达到阈值电压时，上拉晶体管Tpu导通。导通的上拉晶体管Tpu通过使用选通时钟CLK对输出Nout进行充电。第i级STGi的输出Nout连接到第i选通线GLi，并且选通脉冲Gouti被施加到第i选通线GLi。
第十一晶体管T11的栅极在选通时钟CLK被反转为低电平之后接收后续信号NEXT。Q节点放电控制器T4N响应于后续信号NEXT而导通，且因此，Q节点处的电压被放电至低电位电压VSS1。
选通时钟CLK的选通-低电压被设置为低于第一低电位电压VSS1的第二低电位电压VSS2。因此，如图6所示，在Q节点放电期间，选通脉冲Gout的下降时间减少。这是因为，电压差越大，放电越快。因此，选通时钟下降到第二低电位电压VSS2的下降时间Tf1比选通时钟下降到第一低电位电压VSS1的下降时间Tf2更短，且因此可以减小选通脉冲Gout的下降时间。
在激活时段内，第三晶体管T3响应于第[i-4]选通时钟CLK[i-4]对QA节点进行充电。也就是说，QA节点在不输入第i选通时钟CLKi的时段中保持高电位电压VDD。第四晶体管T4响应于QA节点处的电压对QB节点进行充电。第i选通时钟CLKi是指施加到上拉晶体管Tpu的漏极以便确定从第i级STGi输出的选通脉冲的输出时序的选通时钟CLK。
第五晶体管T5在对Q节点进行充电的时段期间使第四晶体管T4保持不工作。也就是说，第五晶体管T5在输入起始脉冲VST和第i选通时钟CLKi时对QA节点进行放电，从而保持第四晶体管T4不工作。
响应于第[i-4]选通时钟CLK[i-4]，第一复位线电压保持器T2N将第一复位信号输入线BRST_L放电至第二低电位电压VSS2。由于第一复位信号生成器T1N在激活时段AT期间截止，所以在激活时段AT期间，第一复位信号输入线BRST_L浮置。第一复位线电压保持器T2N在没有输入第i选通时钟CLKi时将第一复位信号输入线BRST_L放电至第二电位电压VSS2，从而防止第一复位信号输入线BRST_L浮置。
当第一复位信号输入线BRST_L处于高电位电压时，第六晶体管T6对QA节点进行放电，以便保持第四晶体管T4不工作。第四晶体管T4经受到很大的应力，因为它在激活时段AT期间长时间被导通。由于第四晶体管T4在垂直消隐间隔VB期间不需要工作，因此第六晶体管T6在垂直消隐间隔VB期间对QA节点进行放电，以便保持第四晶体管T4不工作。值得注意的是，在垂直消隐间隔VB期间，选通-高电压VGH被施加到选通-低电压输入线GVGL_L，且因此第六晶体管T6连接到低电位电压输入线AVGL_L。
在垂直消隐间隔VB期间，Q节点放电控制器T4N将Q节点放电至第一低电位电压VSS1，以防止Q节点浮置。
图7是根据本发明的由移位寄存器生成的第一复位信号的仿真结果的波形图。图8是由诸如定时控制器的驱动电路生成的第一复位信号的波形图。如图7所示，本发明允许在不使用单独的驱动电路的情况下生成具有与传统技术相同的可靠性水平的第一复位信号。也就是说，本发明可以减小驱动电路的尺寸，提供足够的设计余量，并且保持移位寄存器操作的可靠性。
虽然已参照实施方式的多个示例性实施方式描述了实施方式，但是应当理解，本领域技术人员可以设计出许多其它修改和实施方式，这些修改和实施方式将落在本公开的原理的范围内。更具体地，在本公开、附图和所附权利要求书的范围内，主题组合布置的组件部件和/或布置的各种变化和修改是可能的。除了组件部件和/或布置的变化和修改之外，另选用途对于本领域技术人员来说也将是显而易见的。

Claims (10)

1.一种显示装置，该显示装置包括：
像素阵列，在所述像素阵列中，限定有数据线和选通线并且像素被布置成矩阵；
移位寄存器，所述移位寄存器包括作为级联而连接的多个级并且依次向所述选通线提供选通脉冲；以及
节点控制器，所述节点控制器控制所述移位寄存器中的节点，
其中，所述移位寄存器的第i级包括：
上拉晶体管，所述上拉晶体管响应于Q节点处的电压而对输出端进行充电以输出第i选通脉冲；
下拉晶体管，所述下拉晶体管响应于QB节点处的电压而将所述输出端放电至选通低电压；
起始控制器，所述起始控制器响应于起始脉冲或除了所述第i选通脉冲之外的选通脉冲而对所述Q节点进行预充电；以及
QB节点放电控制器，所述QB节点放电控制器响应于第一复位信号输入线处的电压而将所述QB节点放电至第一低电位电压，
其中，所述i是自然数，
其中，所述节点控制器包括第一复位信号生成器，所述第一复位信号生成器由连接到选通低电压输入线的栅极、连接到高电位电压输入线的漏极和连接到所述第一复位信号输入线的源极构成，
其中，在每个帧的垂直消隐间隔期间，所述第一复位信号生成器响应于施加到所述选通低电压输入线的导通电压而对所述第一复位信号输入线进行充电。
2.根据权利要求1所述的显示装置，其中，当所述第一复位信号生成器被关闭时，所述第一复位信号输入线浮置。
3.根据权利要求1所述的显示装置，其中，所述节点控制器被设置在显示面板中的所述移位寄存器的顶部或底部处。
4.根据权利要求1所述的显示装置，其中，所述选通低电压输入线除了在所述垂直消隐间隔期间以外，接收电压电平低于所述第一低电位电压的第二低电位电压。
5.根据权利要求4所述的显示装置，其中，所述第二低电位电压处于与施加到所述上拉晶体管的漏极的选通时钟的低电位电压相同的电压电平。
6.根据权利要求4所述的显示装置，其中，所述节点控制器还包括第一复位线放电控制器，所述第一复位线放电控制器由连接到第二复位信号输入线的栅极、连接到所述第一复位信号输入线的漏极和连接到所述选通低电压输入线的源极构成，
其中，所述第一复位线放电控制器响应于在激活时段的初始阶段施加到所述第二复位信号输入线的导通电压而将所述第一复位信号输入线放电至所述第二低电位电压。
7.根据权利要求4所述的显示装置，其中，所述节点控制器还包括第一复位线电压保持器，所述第一复位线电压保持器由接收选通时钟闩信号的栅极、连接到所述第一复位信号输入线的漏极和连接到所述选通低电压输入线的源极构成。
8.根据权利要求4所述的显示装置，其中，所述第i级还包括Q节点放电控制器，所述Q节点放电控制器响应于所述选通低电压输入线处的电压而将所述Q节点放电至所述第一低电位电压。
9.根据权利要求6所述的显示装置，其中，所述第i级还包括第二晶体管，所述第二晶体管包括连接到所述第二复位信号输入线的栅极、连接到所述高电位电压输入线的漏极和连接到所述QB节点的源极。
10.根据权利要求1所述的显示装置，其中，所述第i级还包括第十一晶体管，所述第十一晶体管包括连接到后续信号输入端的栅极、连接到所述Q节点的漏极和连接到所述选通低电压输入线的源极。
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