JP2011039269A - 発光装置、電子機器および発光装置の駆動方法 - Google Patents
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Abstract
【課題】複数の階調について駆動電流の誤差を抑制する。
【解決手段】発光装置100は、発光素子Eと駆動トランジスタTDRと保持容量CSTとを備える。制御回路30は、第m番目の水平走査期間H[m]において、選択行である第m行の走査線120以外の1または複数行のオフセット用の走査線120に対応する画素回路PXを駆動して、第m行の画素回路PXの指定階調に応じた階調電位VDATAに設定されたデータ線14の電位を、当該階調電位VDATAと初期化電位VINIとの差(VDATA−VINI)に応じたオフセット電圧Vofだけ変動(上昇)させ、第m行の画素回路PXの駆動トランジスタTDRのゲート−ソース間の電圧VGSを増加させる。
【選択図】図2
【解決手段】発光装置100は、発光素子Eと駆動トランジスタTDRと保持容量CSTとを備える。制御回路30は、第m番目の水平走査期間H[m]において、選択行である第m行の走査線120以外の1または複数行のオフセット用の走査線120に対応する画素回路PXを駆動して、第m行の画素回路PXの指定階調に応じた階調電位VDATAに設定されたデータ線14の電位を、当該階調電位VDATAと初期化電位VINIとの差(VDATA−VINI)に応じたオフセット電圧Vofだけ変動(上昇)させ、第m行の画素回路PXの駆動トランジスタTDRのゲート−ソース間の電圧VGSを増加させる。
【選択図】図2
Description
本発明は、有機EL(Electroluminescence)素子などの発光素子を駆動する技術に関する。
発光素子に供給される駆動電流の電流量を駆動トランジスタが制御する発光装置においては、駆動トランジスタの電気的な特性の誤差(目標値からの相違や各素子間のバラツキ)が問題となる。特許文献1には、駆動トランジスタのゲート−ソース間に介在する容量の両端間の電圧を、駆動トランジスタの閾値電圧に設定してから階調に応じた電圧に変化させることで、駆動トランジスタの閾値電圧や移動度の誤差(ひいては駆動電流の電流量の誤差)を補償する技術が開示されている。
しかし、駆動トランジスタの特性に起因した駆動電流の誤差が特許文献1の技術のもとで有効に補償されるのは特定の階調が指定された場合に限定され、階調によっては駆動電流の誤差を有効に補償できない場合がある。以上の事情を考慮して、本発明は、駆動トランジスタの特性に起因した駆動電流の誤差を複数の階調について抑制することを目的とする。
以上の課題を解決するために、本発明に係る発光装置の駆動方法は、各々が第1方向に延在する複数の走査線と、第1方向とは異なる第2方向に各々が延在する複数のデータ線と、複数のデータ線と1対1に対応して設けられる複数のリセット線と、複数の走査線と複数のデータ線との各交差に対応して配置されるとともに、各々が、発光素子と、発光素子に直列に接続される駆動トランジスタと、駆動トランジスタのゲートとソースとの間に配置される保持容量とを含む複数の画素回路と、を具備する発光装置の駆動方法であって、
データ書込期間と、データ書込期間の後の移動度補償期間と、移動度補償期間の後のオフセット期間とを含む選択期間ごとに、一の走査線を順次に選択し、選択期間よりも前の初期化期間において、当該選択期間にて選択される一の走査線に対応する画素回路の駆動トランジスタのソースをリセット線に導通させるとともに、リセット線の電位をリセット電位に設定することで、当該ソースの電位をリセット電位に設定し、選択期間内のデータ書込期間において、当該選択期間にて選択される一の走査線および当該一の走査線以外の1または複数行のオフセット用の走査線の各々に対応する画素回路の駆動トランジスタのソースとリセット線とを非導通とするとともにリセット線を電気的にフローティング状態にした状態で、一の走査線に対応する画素回路の発光素子が発光すべき階調を指定する指定階調に応じたデータ電位を、一の走査線およびオフセット用の走査線の各々に対応する画素回路の駆動トランジスタのゲートにデータ線から供給して、駆動トランジスタのゲート・ソース間の電圧をデータ電位に応じた値に設定し、その後、データ線を電気的にフローティング状態にし、選択 期間内の移動度補償期間において、データ電位に応じた電流が、一の走査線に対応する画素回路の駆動トランジスタを流れるようにして、保持容量の両端間の電圧を、データ電位と駆動トランジスタの特性とが反映された値に設定し、選択期間内のオフセット期間において、電気的にフローティング状態であるデータ線の電位が、データ電位に比例したオフセット電圧だけ変化して一の走査線に対応する画素回路の駆動トランジスタのゲートへ供給されるように、オフセット用の走査線に対応する画素回路の駆動トランジスタのソースと、電気的にフローティング状態であるリセット線とを導通させて、データ線と容量的に結合するリセット線の電位を変化させ、選択期間の後の発光期間において、一の走査線に対応する画素回路の駆動トランジスタのソースの電位を、発光素子が発光するように変化させる。
データ書込期間と、データ書込期間の後の移動度補償期間と、移動度補償期間の後のオフセット期間とを含む選択期間ごとに、一の走査線を順次に選択し、選択期間よりも前の初期化期間において、当該選択期間にて選択される一の走査線に対応する画素回路の駆動トランジスタのソースをリセット線に導通させるとともに、リセット線の電位をリセット電位に設定することで、当該ソースの電位をリセット電位に設定し、選択期間内のデータ書込期間において、当該選択期間にて選択される一の走査線および当該一の走査線以外の1または複数行のオフセット用の走査線の各々に対応する画素回路の駆動トランジスタのソースとリセット線とを非導通とするとともにリセット線を電気的にフローティング状態にした状態で、一の走査線に対応する画素回路の発光素子が発光すべき階調を指定する指定階調に応じたデータ電位を、一の走査線およびオフセット用の走査線の各々に対応する画素回路の駆動トランジスタのゲートにデータ線から供給して、駆動トランジスタのゲート・ソース間の電圧をデータ電位に応じた値に設定し、その後、データ線を電気的にフローティング状態にし、選択 期間内の移動度補償期間において、データ電位に応じた電流が、一の走査線に対応する画素回路の駆動トランジスタを流れるようにして、保持容量の両端間の電圧を、データ電位と駆動トランジスタの特性とが反映された値に設定し、選択期間内のオフセット期間において、電気的にフローティング状態であるデータ線の電位が、データ電位に比例したオフセット電圧だけ変化して一の走査線に対応する画素回路の駆動トランジスタのゲートへ供給されるように、オフセット用の走査線に対応する画素回路の駆動トランジスタのソースと、電気的にフローティング状態であるリセット線とを導通させて、データ線と容量的に結合するリセット線の電位を変化させ、選択期間の後の発光期間において、一の走査線に対応する画素回路の駆動トランジスタのソースの電位を、発光素子が発光するように変化させる。
以上の構成においては、移動度補償期間にて駆動トランジスタに電流を流すことで当該駆動トランジスタの特性(移動度μ)がゲート−ソース間の電圧に反映される。すなわち、駆動トランジスタの移動度に起因した駆動トランジスタの電流の誤差が補償される。しかし、移動度補償期間の動作で電流の誤差が有効に補償されるのは特定の階調が指定された場合に限定される。そこで、オフセット期間では、データ電位に比例したオフセット電圧を当該データ電位に加えた電位を駆動トランジスタのゲートに供給することで、駆動トランジスタのゲート−ソース間の電圧を増加させる。これにより、移動度補償動作の動作で電流の誤差が有効に補償される階調以外の階調についても、駆動トランジスタに流れる電流の誤差を有効に低減することが可能である。また、オフセット期間の動作で駆動トランジスタのゲート−ソース間の電圧が増加するから、オフセット期間の動作を実行しない構成と比較して、駆動電流の電流値(発光素子の輝度)が増加するという利点もある。
さらに、本発明においては、各選択期間において、当該選択期間にて選択される行とは別のオフセット行を駆動してリセット線の電位を変動させ、容量カップリングを利用してデータ線の電位を変動させてオフセット電圧を生成する。すなわち、本発明によれば、オフセット電圧を生成するための構成を各画素回路内に設ける必要は無いから、画素回路の規模が肥大化することが抑制される。これにより、高精細な発光装置が提供可能になるという利点がある。また、本発明においては、データ書込期間にてデータ線に書き込まれたデータ電位を、容量カップリングを利用して変動させることでオフセット電圧を生成するから、データ電位と、オフセット電圧を当該データ電位に加えた電位とを時分割でデータ線へ出力する態様に比べて、駆動回路の負荷を軽減することが可能になる。
本発明に係る発光装置の駆動方法の具体的な態様として、初期化期間において、一の走査線に対応する画素回路の駆動トランジスタがオン状態になるように、駆動トランジスタのゲートに初期化電位を供給し、初期化期間の後であって選択期間よりも前の補償期間において、一の走査線に対応する画素回路の駆動トランジスタに電流が流れて当該駆動トランジスタのゲート・ソース間の電圧が閾値電圧に漸近するように、駆動トランジスタのゲートの電位を初期化電位に維持する一方、駆動トランジスタのソースとリセット線とを非導通状態に変化させ、補償期間の後であって選択期間よりも前の第2初期化期間において、オフセット用の走査線に対応する画素回路の駆動トランジスタのゲートに初期化電位を供給する一方、駆動トランジスタのソースをリセット線に導通させて当該ソースの電位をリセット電位に設定し、その後、駆動トランジスタのソースとリセット線とを非導通にするとともにリセット線を電気的にフローティング状態にする。
本発明に係る発光装置の駆動方法の態様として、オフセット用の走査線の行数を可変に制御することで、オフセット電圧を可変に制御する。オフセット電圧は、オフセット用の走査線の行数に応じた値となるところ、オフセット用の走査線の行数を可変に制御することにより、オフセット電圧を最適値に調整できるという利点がある。
本発明に係る発光装置の駆動方法の態様として、オフセット用の走査線に対応する画素回路は、常に非発光状態に設定されるダミーラインの画素回路であり、選択期間毎に駆動される。この態様においては、発光に寄与しないダミーラインをオフセット行として選択期間毎に駆動するから、表示エリア(発光領域)の各行をオフセット行として駆動する必要が無い。したがって、表示エリアの各行の発光期間を充分に確保できるという利点がある。
本発明に係る発光装置の駆動方法の態様として、データ線と、当該データ線に対応するリセット線とは、各画素回路が配列される領域に対して垂直な方向から見たときに、互いに重なり合う部分を有する。この態様によれば、データ線とリセット線との間の寄生容量の容量値を大きくすることができるから、オフセット期間におけるリセット線の電位の変動をデータ線に効率良く伝えることが可能になるという利点がある。
本発明は、発光装置としても特定される。本発明に係る発光装置は、各々が第1方向に延在する複数の走査線と、第1方向とは異なる第2方向に各々が延在する複数のデータ線と、複数のデータ線と1対1に対応して設けられる複数のリセット線と、複数の走査線と複数のデータ線との各交差に対応して配置されるとともに、各々が、発光素子と、発光素子に直列に接続される駆動トランジスタと、駆動トランジスタのゲートとソースとの間に配置される保持容量と、駆動トランジスタのゲートとデータ線との間に配置される選択トランジスタと、駆動トランジスタのソースとリセット線との間に配置されるリセットトランジスタと、を含む複数の画素回路と、各画素回路の発光素子が発光すべき階調を指定する指定階調に応じたデータ電位を生成するデータ線駆動回路と、複数のデータ線と1対1に対応するとともに、対応するデータ線とデータ線駆動回路との間に各々が配置される複数の第1スイッチと、複数のリセット線と1対1に対応するとともに、対応するリセット線とリセット電位が供給される給電線との間に各々が配置される複数の第2スイッチと、各画素回路の駆動を制御する制御回路と、を具備し、制御回路は、データ書込期間と、データ書込期間の後の移動度補償期間と、移動度補償期間の後のオフセット期間とを含む選択期間ごとに、一の走査線を順次に選択するとともに、当該一の走査線に対応する画素回路の指定階調に応じたデータ電位がデータ線駆動回路にて生成されるように制御し、選択期間よりも前の初期化期間において、当該選択期間にて選択される一の走査線に対応する画素回路の駆動トランジスタのソースの電位をリセット電位に設定するように、一の走査線に対応する画素回路のリセットトランジスタをオン状態に設定するとともに各第2スイッチをオン状態に設定し、選択期間内のデータ書込期間において、一の走査線および当該一の走査線以外の1または複数行のオフセット用の走査線の各々に対応する画素回路のリセットトランジスタをオフ状態に設定するとともに、各第2スイッチをオフ状態に設定して各リセット線を電気的にフローティング状態に設定した状態で、一の走査線およびオフセット用の走査線の各々に対応する画素回路の選択トランジスタをオン状態に設定するとともに、各第1スイッチをオン状態に設定して、一の走査線およびオフセット用の走査線の各々に対応する画素回路の駆動トランジスタのゲート・ソース間の電圧をデータ電位に応じた値に設定し、その後、各第1スイッチをオフ状態に変化させて各データ線を電気的にフローティング状態にし、選択期間内の移動度補償期間において、データ電位に応じた電流が、一の走査線に対応する画素回路の前記駆動トランジスタを流れるように制御して、保持容量の両端間の電圧を、データ電位と駆動トランジスタの特性とが反映された値に設定し、選択期間内のオフセット期間において、リセット線と容量的に結合するデータ線の電位が、リセット線の電位の変化に連動してデータ電位に比例したオフセット電圧だけ変化して一の走査線に対応する画素回路の駆動トランジスタのゲートへ供給されるように、オフセット用の走査線に対応する画素回路のリセットトランジスタをオン状態に設定するとともに当該画素回路の選択トランジスタをオフ状態に設定し、選択期間の後の発光期間において、一の走査線に対応する画素回路の選択トランジスタをオフ状態に設定して、駆動トランジスタのソースの電位を、発光素子が発光するように変化させる。以上の発光装置によれば、本発明に係る駆動方法と同様の作用および効果が実現される。
以上の発光装置は様々な電子機器に利用される。電子機器の典型例は、発光装置を表示装置として利用した機器である。本発明に係る電子機器としてはパーソナルコンピュータや携帯電話機が例示される。
<A:第1実施形態>
図1は、本発明の第1実施形態に係る発光装置100のブロック図である。発光装置100は、画像を表示する表示体として電子機器に搭載される。図1に示すように、発光装置100は、複数の画素回路PXが配列された素子部(表示領域)10と、各画素回路PXを駆動する駆動回路20と、制御回路30と、電源回路40とを具備する。駆動回路20は、走査線駆動回路22とデータ線駆動回路24とを含んで構成される。制御回路30は、発光装置100の動作を規定する信号を駆動回路20へ出力する手段である。本実施形態において、制御回路30は、画像信号やクロック信号などの制御信号(図示省略)を駆動回路20へ出力する。電源回路40は、発光装置100で利用される各種電位を生成する手段である。図1に示すように、電源回路40は、電源の高位側の電位VDDと、低位側の電位VCTと、初期化電位VINIと、リセット電位VRESとを生成する。電位VDDは、図2に示す給電線31を介して各画素回路PXへ供給される。電位VCTは、図2に示す給電線33を介して各画素回路PXへ供給される。また、初期化電位VINIは、図2に示す給電線35を介して各画素回路PXへ供給される。さらに、リセット電位VRESは、図2に示す給電線37を介して各画素回路PXへ供給される。
図1は、本発明の第1実施形態に係る発光装置100のブロック図である。発光装置100は、画像を表示する表示体として電子機器に搭載される。図1に示すように、発光装置100は、複数の画素回路PXが配列された素子部(表示領域)10と、各画素回路PXを駆動する駆動回路20と、制御回路30と、電源回路40とを具備する。駆動回路20は、走査線駆動回路22とデータ線駆動回路24とを含んで構成される。制御回路30は、発光装置100の動作を規定する信号を駆動回路20へ出力する手段である。本実施形態において、制御回路30は、画像信号やクロック信号などの制御信号(図示省略)を駆動回路20へ出力する。電源回路40は、発光装置100で利用される各種電位を生成する手段である。図1に示すように、電源回路40は、電源の高位側の電位VDDと、低位側の電位VCTと、初期化電位VINIと、リセット電位VRESとを生成する。電位VDDは、図2に示す給電線31を介して各画素回路PXへ供給される。電位VCTは、図2に示す給電線33を介して各画素回路PXへ供給される。また、初期化電位VINIは、図2に示す給電線35を介して各画素回路PXへ供給される。さらに、リセット電位VRESは、図2に示す給電線37を介して各画素回路PXへ供給される。
素子部10には、X方向に延在するM組の配線群12と、X方向に交差するY方向に延在するN本のデータ線14とが形成される(M,Nは自然数)。複数の画素回路PXは、各配線群12と各データ線14との交差に対応して縦M行×横N列の行列状に配列される。
走査線駆動回路22は、複数の画素回路PXを行単位で順次に選択するための手段である。データ線駆動回路24は、各画素回路PXの発光素子が発光すべき階調(以下、「指定階調」という)に応じたデータ電位VD(VD[1]〜VD[N])を生成して各データ線14へ出力する。第m行(m=1〜M)が選択される水平走査期間において第n列目(n=1〜N)のデータ線14に出力されるデータ電位VD[n]は、第m行の第n列目に位置する画素回路PXの指定階調に対応する電位に設定される。各画素回路PXの指定階調は、制御回路30から供給される画像信号で指示される。
図2は、画素回路PXの回路図である。図2においては、第m行の第n列目に位置する画素回路PXが代表的に図示されている。図2に示すように、画素回路PXは、発光素子Eと駆動トランジスタTDRと保持容量CSTと複数のトランジスタ(QEL,QWR,R1およびR2)とを含んで構成される。図1において1本の直線として図示された配線群12は、図2に示すように、走査線120と複数の制御線(130,132,134)とを含んで構成される。また、図2に示すように、素子部10には、Y方向に延在するリセット線16がN本のデータ線14と1対1に対応して設けられる。データ線14とリセット線16との間には容量Cd(容量値Cdres)が付随する。
本実施形態では、N本のデータ線14とデータ線駆動回路24との間にはN個の第1スイッチSW1が設けられる。図2に示すように、第n列目のデータ線14とデータ線駆動回路24(図示省略)との間には第n番目の第1スイッチSW1が介在するという具合である。また、N本のリセット線16と給電線37との間にはN個の第2スイッチSW2が設けられる。図2に示すように、第n列目のリセット線16と給電線37との間には第n番目の第2スイッチSW2が介在するという具合である。
発光素子Eは、給電線31と給電線33とを結ぶ経路上に配置され、駆動電流IDRの電流値に応じた輝度で発光する。例えば、有機EL材料の発光層を陽極と陰極との間に介在させた有機EL素子が発光素子Eとして好適に採用される。発光素子Eの陰極は給電線33に接続される。図2に示すように、発光素子Eには容量C0(容量値cp0)が付随する。
駆動トランジスタTDRは、給電線31と給電線33とを結ぶ経路上で発光素子Eに対して直列に接続されたNチャネル型のトランジスタである。駆動トランジスタTDRは、自身のゲートの電位VGとソースの電位VSとの差分の電圧VGS(VGS=VG−VS)に応じた電流値の駆動電流IDRを生成する。駆動トランジスタTDRのソースは発光素子Eの陽極に接続される。
駆動トランジスタTDRのゲートと第n列目のデータ線14との間には選択トランジスタQWRが介在する。第m行の各画素回路PXにおける選択トランジスタQWRのゲートは第m行の走査線120に接続される。また、駆動トランジスタTDRのドレインと給電線31との間には制御トランジスタQELが介在する。制御トランジスタQELは、発光素子Eに対する駆動電流IDRの供給の可否を決定するPチャネル型のトランジスタである。第m行の各画素回路PXにおける制御トランジスタQELのゲートは第m行の制御線134に接続される。
駆動トランジスタTDRのゲートとソース(発光素子Eの陽極)との間には保持容量CST(容量値cp1)が介在する。また、駆動トランジスタTDRのソースと第n列目のリセット線16との間にはNチャネル型のトランジスタR2が介在する。第m行の各画素回路PXにおけるトランジスタR2のゲートは第m行の制御線132に接続される。
駆動トランジスタTDRのゲートと選択トランジスタQWRとの間に介在するノードNDと、給電線35との間にはNチャネル型のトランジスタR1が介在する。給電線35には初期化電位VINIが供給される。第m行の各画素回路PXにおけるトランジスタR1のゲートは第m行の制御線130に接続される。
図1の走査線駆動回路22は、走査信号GWR[1]〜GWR[m]を生成して各走査線120へ出力する。図3に示すように、第m行の走査線120に出力される走査信号GWR[m]は、各垂直走査期間における第m番目の水平走査期間H[m]内の選択期間PSLにてアクティブレベル(ハイレベル)に設定される。これにより、第m行の走査線120が選択される。また、走査線駆動回路22は、制御信号GEL[1]〜GEL[m]と制御信号GINI[1]〜GINI[m]と制御信号GRES[1]〜GRES[m]と制御信号GSELと制御信号VRESGとを生成して出力する。図2に示すように、制御信号GEL[m]は第m行の制御線134に供給され、制御信号GINI[m]は第m行の制御線130に供給され、制御信号GRES[m]は第m行の制御線132に供給される。また、制御信号GSELは、N個の第1スイッチSW1の各々へ共通に供給される。さらに、制御信号VRESGは、N個の第2スイッチSW2の各々へ共通に供給される。
図3に示すように、各水平走査期間Hの開始前には初期化期間PRSと補償期間PCaとが設定される。水平走査期間Hは、第2初期化期間PIと選択期間PSLとに区分される。選択期間PSLは、データ書込期間PWRと、移動度補償期間PCbと、オフセット期間Pofとに区分される。水平走査期間Hの経過後の発光期間PDRでは、駆動トランジスタTDRの電圧に応じた駆動電流IDRが発光素子Eに供給される。以下、第m行の第n列目に位置する画素回路PXに着目して発光装置100の動作を説明する。本実施形態では、水平走査期間H[m]において、選択行である第m行の走査線120以外の1または複数行の走査線120(以下、「オフセット用の走査線120」と呼ぶ)に対応する画素回路PXを駆動して、データ線14の電位をオフセット電圧分だけ変動(上昇)させ、第m行の画素回路PXの駆動トランジスタTDRのゲート−ソース間の電圧VGSを増加させている。オフセット用の走査線120としては、垂直走査期間における第m番目の水平走査期間H[m]において、初期化期間PRSが未だ到来していない状態の画素回路PXに対応する走査線120が選定される。本実施形態では、第k行(m<k≦M)の走査線120がオフセット用の走査線120として選定される。以下、各期間での具体的な動作について説明する。
(1)初期化期間PRS(図4)
図3に示すように、初期化期間PRSが開始すると、制御信号GINI[m]、制御信号GRES[m]、制御信号VRESGおよび制御信号GEL[m]はハイレベルに設定される。また、走査信号GWR[m]と制御信号GSELとがローレベルに設定される。したがって、図4に示すように、第m行の画素回路PXにおいて、トランジスタR1とトランジスタR2とがオン状態に制御され、選択トランジスタQWRと制御トランジスタQELとがオフ状態に制御される。また、第2スイッチSW2はオン状態に制御され、第1スイッチSW1はオフ状態に制御される。これにより、第m行の画素回路PXの駆動トランジスタTDRのゲートの電位VG[m]はトランジスタR1を介して給電線35の初期化電位VINIに設定される。また、リセット線16は、第2スイッチSW2を介して給電線37のリセット電位VRESに設定される。第m行の画素回路PXの駆動トランジスタTDRのソースは、トランジスタR2を介してリセット線16に導通するから、当該駆動トランジスタTDRのソースの電位VS[m]はリセット電位VRESに設定される。以上のように、駆動トランジスタTDRのゲート・ソース間の電圧VGSは、初期化電位VINとリセット電位VRESとの差分(VINI−VRES)に初期化される。
図3に示すように、初期化期間PRSが開始すると、制御信号GINI[m]、制御信号GRES[m]、制御信号VRESGおよび制御信号GEL[m]はハイレベルに設定される。また、走査信号GWR[m]と制御信号GSELとがローレベルに設定される。したがって、図4に示すように、第m行の画素回路PXにおいて、トランジスタR1とトランジスタR2とがオン状態に制御され、選択トランジスタQWRと制御トランジスタQELとがオフ状態に制御される。また、第2スイッチSW2はオン状態に制御され、第1スイッチSW1はオフ状態に制御される。これにより、第m行の画素回路PXの駆動トランジスタTDRのゲートの電位VG[m]はトランジスタR1を介して給電線35の初期化電位VINIに設定される。また、リセット線16は、第2スイッチSW2を介して給電線37のリセット電位VRESに設定される。第m行の画素回路PXの駆動トランジスタTDRのソースは、トランジスタR2を介してリセット線16に導通するから、当該駆動トランジスタTDRのソースの電位VS[m]はリセット電位VRESに設定される。以上のように、駆動トランジスタTDRのゲート・ソース間の電圧VGSは、初期化電位VINとリセット電位VRESとの差分(VINI−VRES)に初期化される。
初期化電位VINIおよびリセット電位VRESは、以下の数式(1)のように両者の差分(電圧VGS)が駆動トランジスタTDRの閾値電圧VTHを上回り、かつ、数式(2)のように発光素子Eの両端間の電圧(VRES−VCT)が発光素子Eの閾値電圧VTH_Eを下回るように設定される。したがって、初期化期間PRSでは、第m行の画素回路PXの駆動トランジスタTDRがオン状態に制御されるとともに発光素子Eがオフ状態(非発光状態)に制御される。
VINI−VRES>VTH ……(1)
VINI−VCT<VTH_E ……(2)
VINI−VRES>VTH ……(1)
VINI−VCT<VTH_E ……(2)
図3に示すように、初期化期間PRSの始点から時間長t1が経過すると、制御信号GINI[m]および制御信号GRES[m]はハイレベルからローレベルに変化する。したがって、トランジスタR1がオフ状態に遷移する(すなわち駆動トランジスタTDRのゲートに対する初期化電位VINIの供給が停止する)とともにトランジスタR2がオフ状態に遷移する(すなわち駆動トランジスタTDRのソースに対するリセット電位VRESの供給が停止する)。また、図3に示すように、初期化期間PRSの始点から時間長t1が経過すると、制御信号VRESGはハイレベルからローレベルに変化する。したがって、第2スイッチSW2はオフ状態に遷移する。第2スイッチSW2がオフ状態に遷移することで、給電線37からリセット線16に対するリセット電位VRESの供給は停止し、リセット線16は電気的にフローティング状態になる。図4に示すように、リセット線16には容量Cr(容量値Cres)が付随するから、初期化期間PRSにてリセット線16に供給されたリセット電位VRESはリセット線16に保持される。
一方、オフセット行(第k行)においては、制御線(130,132,134)に供給される制御信号(GINI[k],GRES[k],GEL[k])および走査線120に供給される走査信号GWR[k]の各々はローレベルに設定される(図3および図4参照)。このとき、第k行の画素回路PXの発光素子Eには、前回の垂直走査期間内の第k番目の水平走査期間H[k]にて駆動トランジスタTDRのゲートに書き込まれたデータ電位VDに応じた駆動電流IDRが流れ続けるから、当該発光素子Eは発光状態を維持する。
(2)補償期間PCa(図5)
図3に示すように、補償期間PCaが開始すると、制御信号GEL[m]はローレベルに変化する。したがって、図5に示すように、第m行の画素回路PXの制御トランジスタQELがオン状態に遷移する。当該画素回路PXの駆動トランジスタTDRは初期化期間PRSにてオン状態に遷移しているから、補償期間PCaでは、給電線31から制御トランジスタQELを経由した電流IDSが駆動トランジスタTDRのドレイン−ソース間に流れる。駆動トランジスタTDRに電流IDSが流れることで保持容量CSTおよび容量C0に電荷が充電される。したがって、図3に示すように、第m行の画素回路PXの駆動トランジスタTDRのソースの電位VS[m]は経時的に上昇する。
図3に示すように、補償期間PCaが開始すると、制御信号GEL[m]はローレベルに変化する。したがって、図5に示すように、第m行の画素回路PXの制御トランジスタQELがオン状態に遷移する。当該画素回路PXの駆動トランジスタTDRは初期化期間PRSにてオン状態に遷移しているから、補償期間PCaでは、給電線31から制御トランジスタQELを経由した電流IDSが駆動トランジスタTDRのドレイン−ソース間に流れる。駆動トランジスタTDRに電流IDSが流れることで保持容量CSTおよび容量C0に電荷が充電される。したがって、図3に示すように、第m行の画素回路PXの駆動トランジスタTDRのソースの電位VS[m]は経時的に上昇する。
一方、図3および図5に示すように、補償期間PCaにおいては、制御信号GINI[m]が、補償期間PCaの始点から時間長t2(<補償期間PCaの全時間長)だけハイレベルに設定される。したがって、第m行の画素回路PXの駆動トランジスタTDRのゲートの電位VG[m]は、補償期間PCaの始点から時間長t2が経過するまでの期間にわたって、給電線35の初期化電位VINIに固定されるから、駆動トランジスタTDRのゲート−ソース間の電圧VGSは、当該期間内において徐々に低下して閾値電圧VTHに漸近する。時間長t2は、駆動トランジスタTDRの電圧VGSが、補償期間PCaの始点から時間長t2が経過した時点において閾値電圧VTHに充分に接近する(理想的には合致する)ように設定される。これにより、駆動トランジスタTDRは、殆どオフ状態となる。補償期間PCaの始点から時間長t2が経過すると、制御信号GINI[m]がローレベルに変化することでトランジスタR1がオフ状態に遷移する。すなわち、駆動トランジスタTDRのゲートに対する初期化電位VINIの供給が停止する。
また、図3および図5に示すように、補償期間PCaにおいては、制御信号VRESGが補償期間PCaの始点から所定の時間長(ここでは時間長t2)だけハイレベルに設定され、第2スイッチSW2はオン状態に制御される。補償期間PCaの始点から時間長t2が経過すると、制御信号VRESGがローレベルに変化することで第2スイッチSW2がオフ状態に遷移する。本実施形態では、制御信号VRESGは、水平走査期間Hごとに、当該水平走査期間Hの始点から所定の時間長だけハイレベルに設定される。
その後、図3に示すように、制御信号GEL[m]がハイレベルに変化して制御トランジスタQELがオフ状態に遷移することで補償期間PCaが終了する。
また、図3および図5に示すように、補償期間PCaにおいては、制御信号VRESGが補償期間PCaの始点から所定の時間長(ここでは時間長t2)だけハイレベルに設定され、第2スイッチSW2はオン状態に制御される。補償期間PCaの始点から時間長t2が経過すると、制御信号VRESGがローレベルに変化することで第2スイッチSW2がオフ状態に遷移する。本実施形態では、制御信号VRESGは、水平走査期間Hごとに、当該水平走査期間Hの始点から所定の時間長だけハイレベルに設定される。
その後、図3に示すように、制御信号GEL[m]がハイレベルに変化して制御トランジスタQELがオフ状態に遷移することで補償期間PCaが終了する。
(3)第2初期化期間PI(図6)
第2初期化期間PIにおいては、制御回路30は、オフセット行(第k行)の画素回路PXを初期化する。より具体的には、図3に示すように、第2初期化期間PIにおいて、制御回路30は、制御信号GINI[k]、制御信号GRES[k]、制御信号GEL[k]および制御信号VRESGをハイレベルに変化させる。これにより、図6に示すように、第k行の画素回路PXにおいて、トランジスタR1とトランジスタR2とがオン状態に遷移し、制御トランジスタQELはオフ状態に遷移する(つまり給電線31からの電流が遮断される)。また、第2スイッチSW2はオン状態に遷移する。したがって、第k行の画素回路PXにおいて、駆動トランジスタTDRのゲートの電位VGはトランジスタR1を介して給電線35の初期化電位VINI1に設定される。また、駆動トランジスタTDRのソースの電位VSは、トランジスタR2とリセット線16とを介して給電線37のリセット電位VRESに設定される。以上のように、駆動トランジスタTDRのゲート・ソース間の電圧VGSは、初期化電位VINIとリセット電位VRESとの差分(VINI−VRES)に初期化される。
第2初期化期間PIにおいては、制御回路30は、オフセット行(第k行)の画素回路PXを初期化する。より具体的には、図3に示すように、第2初期化期間PIにおいて、制御回路30は、制御信号GINI[k]、制御信号GRES[k]、制御信号GEL[k]および制御信号VRESGをハイレベルに変化させる。これにより、図6に示すように、第k行の画素回路PXにおいて、トランジスタR1とトランジスタR2とがオン状態に遷移し、制御トランジスタQELはオフ状態に遷移する(つまり給電線31からの電流が遮断される)。また、第2スイッチSW2はオン状態に遷移する。したがって、第k行の画素回路PXにおいて、駆動トランジスタTDRのゲートの電位VGはトランジスタR1を介して給電線35の初期化電位VINI1に設定される。また、駆動トランジスタTDRのソースの電位VSは、トランジスタR2とリセット線16とを介して給電線37のリセット電位VRESに設定される。以上のように、駆動トランジスタTDRのゲート・ソース間の電圧VGSは、初期化電位VINIとリセット電位VRESとの差分(VINI−VRES)に初期化される。
図3に示すように、制御信号GINI[k]および制御信号GRES[k]がローレベルに変化してトランジスタR1とトランジスタR2とがオフ状態に遷移することで第2初期化期間PIが終了する。また、第2初期化期間PIの終点において、制御信号VRESGがローレベルに変化することで第2スイッチSW2がオフ状態に遷移する(給電線37からリセット線16に対するリセット電位VRESの供給が停止する)。これにより、リセット線16は電気的にフローティング状態になり、リセット線16の電位はリセット電位VRESに保持される。
(4a)選択期間PSL(データ書込期間PWR)
図3に示すように、水平走査期間H[m]では、データ線駆動回路24から出力されるデータ電位VD[n]は、第m行の第n列目に位置する画素回路PXの指定階調に応じた階調電位VDATAに設定される。図3および図7に示すように、選択期間PSL内のデータ書込期間PWRが開始すると、制御信号GSELがハイレベルに変化して第1スイッチSW1がオン状態に遷移する。したがって、第n列目のデータ線14には、第1スイッチSW1を介してデータ線駆動回路24からの階調電位VDATAが供給される。
図3に示すように、水平走査期間H[m]では、データ線駆動回路24から出力されるデータ電位VD[n]は、第m行の第n列目に位置する画素回路PXの指定階調に応じた階調電位VDATAに設定される。図3および図7に示すように、選択期間PSL内のデータ書込期間PWRが開始すると、制御信号GSELがハイレベルに変化して第1スイッチSW1がオン状態に遷移する。したがって、第n列目のデータ線14には、第1スイッチSW1を介してデータ線駆動回路24からの階調電位VDATAが供給される。
また、図3および図7に示すように、データ書込期間PWRでは、走査信号GWR[m]および走査信号GWR[k]がハイレベルに変化することで、第m行およびオフセット行(第k行)の画素回路PXの選択トランジスタQWRがオン状態に遷移する。第m行の画素回路PXに着目して説明すると、駆動トランジスタTDRのゲートは、選択トランジスタQWRを介してデータ線14に導通するから、駆動トランジスタTDRのゲートの電位VG[m]は、初期化電位VINIから階調電位VDATAに変化する。保持容量CSTを介して駆動トランジスタTDRのゲートに結合するソースはデータ書込期間PWRにて電気的なフローティング状態にあるから、図3に示すように、駆動トランジスタTDRのソースの電位VS[m]は、ゲートの電位VGに連動して変化(上昇)する。書込期間PWRにおける電位VS[m]の変化量ΔVSは、電位VG[m]の変化量ΔV0(ΔV0=VDATA−VINI)を保持容量CSTと容量C0との容量比に応じて分割した電圧に相当し、以下の数式(3)で表現される。
ΔVS=ΔV0・cp1/(cp0+cp1) ……(3)
ΔVS=ΔV0・cp1/(cp0+cp1) ……(3)
したがって、駆動トランジスタTDRの電圧VGSは、データ書込期間PWRにて以下の数式(4)の電圧VGS0に設定される。
VGS0=VTH+ΔV0・cp0/(cp0+cp1)
=VTH+k・ΔV0 ……(4) (k=cp0/(cp0+cp1))
VGS0=VTH+ΔV0・cp0/(cp0+cp1)
=VTH+k・ΔV0 ……(4) (k=cp0/(cp0+cp1))
このときの駆動トランジスタTDRの電圧VGS0は閾値電圧VTHを上回るから、駆動トランジスタTDRはオン状態となる。ただし、データ書込期間PWR内では、制御トランジスタQELはオフ状態に設定されるから、駆動トランジスタTDRに電流は流れない。なお、オフセット行の画素回路PXにおいても上記と同様の動作が行われる。
図3に示すように、データ書込期間PWRの始点から所定の時間長t3(<データ書込期間PWRの全時間長)が経過すると、制御信号GSELはハイレベルからローレベルに変化する。これにより、第1スイッチSW1がオフ状態に遷移する。第1スイッチSW1がオフ状態に遷移することで、データ線駆動回路24からデータ線14に対する階調電位VDATAの供給は停止し、データ線14は電気的にフローティング状態になる。図7に示すように、データ線14には容量Cd(容量値Cdl)が付随するから、データ書込期間PWRにてデータ線14に供給された階調電位VDATAはデータ線14に保持される。
(4b)選択期間PSL(移動度補償期間PCb)
選択期間PSL内の移動度補償期間PCbにおいて、制御回路30は、階調電位VDATAに応じた電流が、第m行の走査線120に対応する画素回路PXの駆動トランジスタTDRを流れるように制御して、当該画素回路PXの保持容量CSTの両端間の電圧(駆動トランジスタTDRの電圧VGS)を、データ電位VD[n]と駆動トランジスタTDRの特性とが反映された値に設定する。より具体的には、以下のとおりである。移動度補償期間PCbでは、図3に示すように、制御回路30は、データ書込期間PWRの状態から、制御信号GEL[m]をローレベルに変化させる。これにより、図8に示すように、第m行の画素回路PXの制御トランジスタQELがオン状態に遷移する。当該画素回路PXの駆動トランジスタTDRのゲート−ソース間の電圧はデータ書込期間PWRにて設定された電圧VGS0(つまりデータ電位VD[n]に応じた電圧)に維持されるから、移動度補償期間PCbでは、階調電位VDATAに応じた電流IDSが駆動トランジスタTDRを流れる。したがって、電流IDSによる容量C0および保持容量CSTの充電とともに駆動トランジスタTDRのソースの電位VS[m]は徐々に上昇する。
選択期間PSL内の移動度補償期間PCbにおいて、制御回路30は、階調電位VDATAに応じた電流が、第m行の走査線120に対応する画素回路PXの駆動トランジスタTDRを流れるように制御して、当該画素回路PXの保持容量CSTの両端間の電圧(駆動トランジスタTDRの電圧VGS)を、データ電位VD[n]と駆動トランジスタTDRの特性とが反映された値に設定する。より具体的には、以下のとおりである。移動度補償期間PCbでは、図3に示すように、制御回路30は、データ書込期間PWRの状態から、制御信号GEL[m]をローレベルに変化させる。これにより、図8に示すように、第m行の画素回路PXの制御トランジスタQELがオン状態に遷移する。当該画素回路PXの駆動トランジスタTDRのゲート−ソース間の電圧はデータ書込期間PWRにて設定された電圧VGS0(つまりデータ電位VD[n]に応じた電圧)に維持されるから、移動度補償期間PCbでは、階調電位VDATAに応じた電流IDSが駆動トランジスタTDRを流れる。したがって、電流IDSによる容量C0および保持容量CSTの充電とともに駆動トランジスタTDRのソースの電位VS[m]は徐々に上昇する。
第m行の画素回路PXの選択トランジスタQWRは移動度補償期間PCbでもオン状態に維持されるから、当該画素回路PXの駆動トランジスタTDRのゲートの電位VG[m]は、データ書込期間PWRから引続きデータ線14の階調電位VDATAに維持される。したがって、駆動トランジスタTDRのゲート−ソース間の電圧VGSは、書込期間PWRでの設定後の電圧VGS0から、電流IDSによる電位VSの増加とともに低下する。
制御信号GEL[m]がハイレベルに変化して制御トランジスタQELがオフ状態に遷移する(電流IDSが遮断される)ことで移動度補償期間PCbが終了する。移動度補償期間PCbの終点では、駆動トランジスタTDRの電圧VGSは、数式(4)の電圧VGS0と比較して電圧ΔV1だけ低い数式(5)の電圧VGS1に設定される。電圧ΔV1は、移動度補償期間PCb内での電位VS[m]の増加量に相当する。電圧ΔV1(移動度補償期間PCbにおける電圧VGSの変化量)は、駆動トランジスタTDRの移動度μに依存し、駆動トランジスタTDRの移動度μが大きいほど電圧ΔV1は増加する。以上のようにして、移動度補償期間PCbでは、保持容量CSTの両端間の電圧(駆動トランジスタTDRのゲート−ソース間の電圧VGS)は、データ電位VD[n]と駆動トランジスタTDRの特性(移動度μ)とが反映された値に設定される。
VGS1=VGS0−ΔV1
=VTH+k・ΔV0−ΔV1
=VTH+VA ……(5) (VA=k・ΔV0−ΔV1)
VGS1=VGS0−ΔV1
=VTH+k・ΔV0−ΔV1
=VTH+VA ……(5) (VA=k・ΔV0−ΔV1)
また、図3に示すように、移動度補償期間PCbの終点において、走査信号GWR[k]がローレベルに変化する。これにより、オフセット行(第k行)の画素回路PXの選択トランジスタQWRはオフ状態に遷移し、オフセット行の画素回路PXとデータ線14とが電気的に切り離される。
(4c)選択期間PSL(オフセット期間Pof)
選択期間PSL内のオフセット期間Pofにおいて、制御回路30は、電気的にフローティング状態であるデータ線14の電位が、階調電位VDATAに比例したオフセット電位Vofだけ変化して第m行の画素回路PXの駆動トランジスタTDRのゲートへ供給されるように制御する。より具体的には以下のとおりである。オフセット期間Pofでは、図3に示すように、制御回路30は、制御信号GRES[k]をハイレベルに変化させる。これにより、図9に示すように、オフセット行(第k行)の画素回路PXのトランジスタR2がオン状態に遷移する。そうすると、当該画素回路PXの駆動トランジスタTDRのソースは、トランジスタR2を介して、電気的にフローティング状態であるリセット線16と導通する。このときのリセット線16の電位の変動量をΔVresとすると、当該変動量ΔVresは以下の数式(6)で表現される。
ΔVres=n×cp0×ΔVS/(Ctotal+n×cp0) ……(6)
数式(6)において、nはオフセット用の走査線120の行数を表す。本実施形態では、オフセット用の走査線120として、第k行の走査線120のみが選定されているから、n=1となる。また、数式(6)におけるCtotalは以下の数式(7)で表現される容量値を表す。Ctotal=Cres+[Cdres×{Cdl+(cp0×cp1)/(cp0+cp1)}〕/{Cdres+Cdl+(cp0×cp1)/(cp0+cp1)}
……(7)
選択期間PSL内のオフセット期間Pofにおいて、制御回路30は、電気的にフローティング状態であるデータ線14の電位が、階調電位VDATAに比例したオフセット電位Vofだけ変化して第m行の画素回路PXの駆動トランジスタTDRのゲートへ供給されるように制御する。より具体的には以下のとおりである。オフセット期間Pofでは、図3に示すように、制御回路30は、制御信号GRES[k]をハイレベルに変化させる。これにより、図9に示すように、オフセット行(第k行)の画素回路PXのトランジスタR2がオン状態に遷移する。そうすると、当該画素回路PXの駆動トランジスタTDRのソースは、トランジスタR2を介して、電気的にフローティング状態であるリセット線16と導通する。このときのリセット線16の電位の変動量をΔVresとすると、当該変動量ΔVresは以下の数式(6)で表現される。
ΔVres=n×cp0×ΔVS/(Ctotal+n×cp0) ……(6)
数式(6)において、nはオフセット用の走査線120の行数を表す。本実施形態では、オフセット用の走査線120として、第k行の走査線120のみが選定されているから、n=1となる。また、数式(6)におけるCtotalは以下の数式(7)で表現される容量値を表す。Ctotal=Cres+[Cdres×{Cdl+(cp0×cp1)/(cp0+cp1)}〕/{Cdres+Cdl+(cp0×cp1)/(cp0+cp1)}
……(7)
前述したように、データ線14とリセット線16とは、容量Cdを介して結合している(図2および図9参照)。そして、オフセット期間Pofにおいて、データ線14は電気的にフローティング状態であるから、データ線14の電位は、リセット線16の電位に連動して変化(上昇)する。このときの容量カップリングによるデータ線14の電位の変動量がオフセット電圧Vofに相当し、オフセット電圧Vofは、以下の数式(8)で表現される。
Vof=ΔVres×Cdres/〔Cdres+{Cdl+(cp0×cp1)/(cp0+cp1)}〕 ……(8)
上述の数式(3)、(6)および(8)から理解されるように、オフセット電圧Vofは、階調電位VDATAと初期化電位VINIとの差(VDATA−VINI)に応じた値となる。初期化電位VINI=0のとき、オフセット電圧Vofは階調電位VDATAに対してリニアに決定される。そして、オフセット期間Pofにおいて、データ線14の電位は、上記オフセット電圧Vofを階調電位VDATAに加えた値に設定される。
Vof=ΔVres×Cdres/〔Cdres+{Cdl+(cp0×cp1)/(cp0+cp1)}〕 ……(8)
上述の数式(3)、(6)および(8)から理解されるように、オフセット電圧Vofは、階調電位VDATAと初期化電位VINIとの差(VDATA−VINI)に応じた値となる。初期化電位VINI=0のとき、オフセット電圧Vofは階調電位VDATAに対してリニアに決定される。そして、オフセット期間Pofにおいて、データ線14の電位は、上記オフセット電圧Vofを階調電位VDATAに加えた値に設定される。
オフセット期間Pofにおいては、第m行の画素回路PXの選択トランジスタQWRはオン状態に維持されるから、当該画素回路PXの駆動トランジスタTDRのゲートは選択トランジスタQWRを介してデータ線14に導通している。そして、データ線14の電位がオフセット電圧Vof分だけ変化(上昇)することで、駆動トランジスタTDRのゲートの電位VG[m]も階調電位VDATAからオフセット電圧Vof分だけ変化(上昇)する。他方、第m行の画素回路PXの駆動トランジスタTDRのソースはオフセット期間Pofにて電気的なフローティング状態にあるから、当該駆動トランジスタTDRのソースの電位VS[m]は、図3に示すように電位VG[m]に連動して変化(上昇)する。オフセット期間Pofでの電位VS[m]の変化量は、ゲートの電位VG[m]の変化量(オフセット電圧VOF)を容量C0と保持容量CSTとの容量比に応じて分割した電圧(VOF・cp1/(cp0+cp1))に相当する。したがって、当該駆動トランジスタTDRの電圧VGSは、オフセット期間Pofにて以下の数式(9)の電圧VGS2に設定される。
VGS2=VTH+VA+k・VOF
=VTH+VA+VB ……(9) (VB=k・VOF)
VGS2=VTH+VA+k・VOF
=VTH+VA+VB ……(9) (VB=k・VOF)
数式(9)に示すように、オフセット期間Pofでの設定後の電圧VGS2は、移動度補償期間PCbでの電圧VGS1を変化量VBだけ変化(増加)させた電圧に相当する。図3に示すように、制御信号GRES[k]がローレベルに変化してオフセット行の画素回路PXのトランジスタR2がオフ状態に遷移することで、当該画素回路PXの駆動トランジスタTDRのソースとリセット線16とが非導通状態となり、オフセット期間Pofが終了する。
(5)発光期間PDR
発光期間PDRにおいては、制御回路30は、第m行の画素回路PXの駆動トランジスタTDRのソースの電位VS[m]を、発光素子Eが発光するように変化させる。より具体的には以下のとおりである。発光期間PDRでは、図3および図10に示すように、制御回路30は、走査信号GWR[m]をローレベルに変化させることで第m行の画素回路PXの選択トランジスタQWRをオフ状態に遷移させるとともに、制御信号GEL[m]をローレベルに変化させることで第m行の画素回路PXの制御トランジスタQELをオン状態に遷移させる。したがって、当該画素回路PXの駆動トランジスタTDRのドレイン−ソース間には、オフセット期間ofにて設定された電圧VGS2に応じた電流IDSが流れて当該駆動トランジスタTDRのソースの電位VS[m]が経時的に上昇する。選択トランジスタQWRがオフ状態に設定されることで駆動トランジスタTDRのゲートは電気的なフローティング状態にあるから、図3に示すように、駆動トランジスタTDRの電圧VGSがオフセット期間Pofの終点での電圧VGS2に維持されたまま、容量C0の両端間の電圧(駆動トランジスタTDRのソースの電位VS[m])が経時的に増加する(ブートストラップ動作)。
発光期間PDRにおいては、制御回路30は、第m行の画素回路PXの駆動トランジスタTDRのソースの電位VS[m]を、発光素子Eが発光するように変化させる。より具体的には以下のとおりである。発光期間PDRでは、図3および図10に示すように、制御回路30は、走査信号GWR[m]をローレベルに変化させることで第m行の画素回路PXの選択トランジスタQWRをオフ状態に遷移させるとともに、制御信号GEL[m]をローレベルに変化させることで第m行の画素回路PXの制御トランジスタQELをオン状態に遷移させる。したがって、当該画素回路PXの駆動トランジスタTDRのドレイン−ソース間には、オフセット期間ofにて設定された電圧VGS2に応じた電流IDSが流れて当該駆動トランジスタTDRのソースの電位VS[m]が経時的に上昇する。選択トランジスタQWRがオフ状態に設定されることで駆動トランジスタTDRのゲートは電気的なフローティング状態にあるから、図3に示すように、駆動トランジスタTDRの電圧VGSがオフセット期間Pofの終点での電圧VGS2に維持されたまま、容量C0の両端間の電圧(駆動トランジスタTDRのソースの電位VS[m])が経時的に増加する(ブートストラップ動作)。
そして、容量C0の両端間の電圧が発光素子Eの閾値電圧VTH_Eに到達すると、駆動トランジスタTDRの電圧VGS(VGS2)に応じた電流値の電流IDSが駆動電流IDRとして発光素子Eを流れる。駆動電流IDRは、階調電位VDATAを反映した電圧VGS2に応じた電流値に設定されるから、発光素子Eは階調電位VDATAに応じた輝度で発光する。発光素子Eの発光は、次回の垂直走査期間において、第m行がオフセット行として駆動するまで(第2初期化期間PIの直前まで)の期間にわたって継続する。オフセット行としての動作は、上述の第k行の動作と同様である。以上より、各垂直走査期間における第m行の画素回路PXの動作は、オフセット行としての動作を最初の動作とすれば、オフセット行としての動作→初期化期間PRSの動作→補償期間PCaの動作→選択期間PSLの動作→発光動作となる。他の行についても同様である。
次に、選択期間PSL内のオフセット期間Pofにて駆動トランジスタTDRのゲート−ソース間の電圧VGSを変化量VBだけ増加させる動作(数式(9))による効果を説明する。以下では、オフセット期間Pofを省略した構成(以下「対比例」という)を第1実施形態との対比のために例示する。対比例では、移動度補償期間PCbにて設定された電圧VGS1が発光期間PDRでも維持されて駆動電流IDRの電流値の設定に適用される。
図11の部分(A)は、移動度補償期間PCbにおける電流IDS(縦軸)の経時的な変化を示すグラフである。駆動トランジスタTDR_Aおよび駆動トランジスタTDR_Bに流れる電流IDSの変化が、階調電位VDATAを変化させた複数の場合について図示されている(VDATA_1<VDATA_2<VDATA_3)。駆動トランジスタTDR_Aの移動度μは駆動トランジスタTDR_Bの移動度μよりも高い。また、図11の部分(A)の横軸には、移動度補償期間PCbの時間が併記されている。移動度補償期間PCbでは駆動トランジスタTDRの電圧VGSが徐々に低下するから、図11の部分(A)に示すようにドレイン−ソース間の電流IDSは経時的に減少する。
図11の部分(A)から理解されるように、移動度μが高いほど移動度補償期間PCb内での電流IDSの時間的な変化率(変化の速度)は高い。また、電流IDSは階調電位VDATAに応じて設定されるから、移動度補償期間PCb内にて駆動トランジスタTDR_Aの電流IDSと駆動トランジスタTDR_Bの電流IDSとが合致する時点は、階調電位VDATAに応じて相違する。例えば、階調電位VDATA_1の場合には時点t1(移動度補償期間PCbの終点)にて駆動トランジスタTDR_Aの電流IDSと駆動トランジスタTDR_Bの電流IDSとが合致するのに対し、階調電位VDATA_2の場合には時点t1の到来前の時点t2にて両者が合致し、階調電位VDATA_3の場合には時点t2の到来前の時点t3にて両者が合致する。
したがって、オフセット期間Pofを省略した対比例1のもとでは、駆動トランジスタTDRの移動度μに起因した電流IDS(駆動電流IDR)の誤差を有効に補償できるのが特定の階調の指定時に限定されるという問題がある。例えば、図11の部分(A)から理解されるように、階調電位VDATA_1に対応する階調が指定された場合には、駆動トランジスタTDR_Aと駆動トランジスタTDR_Bとの移動度μの相違に起因した電流IDSの誤差を補償することが可能である。しかし、階調電位VDATA_2や階調電位VDATA_3に対応する階調が指定された場合には、駆動トランジスタTDR_Aの電流IDSと駆動トランジスタTDR_Bの電流IDSとが第1期間P1の終点にて相違する。すなわち、移動度μの相違は有効に補償されない。図11の部分(A)に示すように、基本的には、階調電位VDATAが高いほど、移動度補償期間PCbの終点における電流IDSの電流値の相違δが大きいという傾向がある。
そこで、本実施形態では、移動度補償期間PCbの経過後のオフセット期間Pofにおいて駆動トランジスタTDRの電圧VGSを変化量VBだけ増加させる(VGS1→VGS2)ことで相違δを低減する。図11の部分(B)は、変化量VB(横軸)と電流IDS(縦軸)との関係を示すグラフである。変化量VBがゼロである場合の電流IDSが、移動度補償期間PCbの終点における各駆動トランジスタTDR(TDR_A,TDR_B)の電流IDS(すなわち、対比例での駆動電流IDR)に相当する。移動度補償期間PCbの終点での電流IDSの相違δは、オフセット期間Pofにて駆動トランジスタTDRのゲート−ソース間の電圧VGSを増加させて、当該電圧VGSを、移動度μに起因した電流IDSの誤差が有効に補償される値(駆動トランジスタTDR_Aの電流IDSと駆動トランジスタTDR_Bの電流IDSとが合致する値)に近付けることで低減される。図11の部分(B)からも理解されるように、移動度補償期間PCbの終点での電流IDSの相違δが大きいほど、当該相違δの解消に必要な変化量VBの値は大きくなる。
前述したように、階調電位VDATAが高いほど移動度補償期間PCbの終点における電流IDSの相違δは増加するから、階調電位VDATAが高いほど(すなわち、移動度補償期間PCbの終点での電流IDSの相違δが大きいほど)、オフセット期間Pof内での電圧VGSの変化量VBを大きく設定すれば、複数の階調にわたって電流IDSの誤差を低減することが可能である。例えば、図11の部分(B)に示すように、階調電位VDATA_2の場合には変化量VBを電圧VB_2に設定し、階調電位VDATA_3(>VDATA_2)の場合には変化量VBを電圧VB_3(>VB_2)に設定するといった具合である。
以上の傾向を考慮して、本実施形態では、階調電位VDATAに応じた(比例した)変化量VBだけオフセット期間Pofにて駆動トランジスタTDRの電圧VGSを増加させる構成を採用する。前述の数式(8)からも理解されるように、本実施形態においては、階調電位VDATAが高いほどオフセット電圧Vofは高い電圧に設定されるから、それに応じて変化量VBも増大する。したがって、本実施形態によれば、駆動トランジスタTDRの移動度μに起因した駆動電流IDRの誤差を複数の階調にわたって有効に補償できるという利点がある。
図12は、駆動トランジスタTDRの移動度μの誤差が±20%である場合に、駆動電流IDRの目標値(横軸)と実際の駆動電流IDRのばらつき(誤差)とを実測した結果を対比例と第1実施形態とについて示すグラフである。縦軸のばらつき(%)は、実際の駆動電流IDRの電流値の最大値と最小値との相対比を示す指標値である。図12から把握されるように、移動度補償期間PCbの経過後に電圧VGSが変化しない対比例では特定の階調(駆動電流IDR)の指定時のみに駆動電流IDRの誤差が低減されるのに対し、移動度補償期間PCbの経過後のオフセット期間Pofにて電圧VGSを、階調電位に応じた変化量VBだけ変化させる本実施形態によれば、階調の広い範囲にわたって駆動電流IDRの誤差が低減される。
図13は、階調電位VDATA(横軸)と駆動電流IDR(縦軸)との関係を対比例および本実施形態について示すグラフである。移動度補償期間PCbでは、直前のデータ書込期間PWRにて電圧VGS0に設定された電圧VGSが電圧VGS1に低下する。したがって、移動度補償期間PCbで設定された電圧VGS1が発光期間PDRでも維持される対比例においては、駆動電流IDRの電流値(上限値)が所定の範囲に制限される(さらには発光素子Eの輝度が不足する)可能性がある。他方、本実施形態においては、移動度補償期間PCbの経過後に電圧VGSが増加する(VGS1→VGS2)から、図13に示すように、各階調電位VDATAに対応した駆動電流IDRの電流値は対比例と比較して大きい。したがって、発光素子Eの輝度を充分に確保できるという利点がある。
ところで、本実施形態とは異なり、前述のオフセット電圧Vofを生成するための構成を各画素回路PX内に設ける態様(以下、「対比例2」という)も採用され得る。しかしながら、対比例2においては、多くの容量素子やスイッチを各画素回路PX内に追加する必要があるために画素回路PXの回路規模が肥大化するという問題が起こる。これに対して、本実施形態では、各選択期間PSLにおいて、当該選択期間PSLにて選択される行とは別のオフセット行を駆動してリセット線16の電位を変動させ、容量カップリングを利用してデータ線14の電位を変動させてオフセット電圧Vofを生成する。すなわち、本実施形態によれば、対比例2とは異なり、オフセット電圧Vofを生成するための構成を各画素回路PX内に設ける必要は無いから、対比例2に比べて画素回路PXの規模が肥大化することが抑制される。これにより、高精細な発光装置が提供可能になるという利点がある。
また、本実施形態とは異なり、第1スイッチSW1が設けられずに、水平走査期間H[m]内において、データ線駆動回路24が、データ電位VDと、オフセット電圧Vofを当該データ電位VDに加えた電位(以下、「補正電位」と呼ぶ)とを時分割にデータ線14へ出力する態様(以下、「対比例3」という)も採用され得る。ただし、対比例3においては、データ線14の電位を階調電位VDATAに設定する動作と階調電位VDATAから補正電位へ変更する動作とを水平走査期間H[m]毎に実行する必要があるから、データ線駆動回路24に高速な動作が要求される。したがって、データ線駆動回路24の構成が複雑化するとともにコストが増大するという問題がある。画像の高精細化(画素回路PXの増加)のためには水平走査期間H[m]の時間を短縮することが必要となるから、以上の問題はさらに深刻化する。
本実施形態においては、データ書込期間PWRにてデータ線14に書き込まれた階調電位VDATAを、容量カップリングを利用して変動させることでオフセット電圧Vofを生成するから、データ線駆動回路24は、水平走査期間H[m](データ書込期間PWR)にて階調電位VDATAをデータ線14へ出力するのみでよく、対比例3のように、水平走査期間H[m]において階調電位VDATAと補正電位とを時分割にデータ線14へ出力する必要はない。すなわち、データ線駆動回路24の動作に要求される速度を対比例3と比較して低減することが可能である。したがって、データ線駆動回路24の構成の簡素化やコストの低減が実現され、さらには画像の高精細化が容易であるという利点もある。
<B:第2実施形態>
図14に示すように、本実施形態では、画像が表示される表示エリア(素子部10)の外側に、常に非発光状態に設定されるダミーラインGdを設け、当該ダミーラインGdをオフセット行として水平走査期間H毎に駆動する点で上述の第1実施形態と相違する。その他の構成は第1実施形態と同じであるから、重複する部分については説明を省略する。
図14に示すように、本実施形態では、画像が表示される表示エリア(素子部10)の外側に、常に非発光状態に設定されるダミーラインGdを設け、当該ダミーラインGdをオフセット行として水平走査期間H毎に駆動する点で上述の第1実施形態と相違する。その他の構成は第1実施形態と同じであるから、重複する部分については説明を省略する。
図14に示すように、ダミーラインGdは、ダミー用配線群12DとN本のデータ線14との各交差に対応して配置されるN個の画素回路PXを含む。各画素回路PXの構成は図2の構成と同じである。また、ダミー用配線群12Dは、ダミー用の走査線120および制御線(130,132,134)から構成される。ダミー用の走査線120および各制御線(130,132,134)には、ダミーラインGdに属する各画素回路PXを駆動するための駆動信号(走査信号および制御信号)が走査線駆動回路22(図示省略)から供給される。そして、制御回路30は、水平走査期間H毎に、ダミーラインGdをオフセット行として駆動する。その駆動の内容は図3を用いて説明した内容と同様であるから、具体的な動作の説明は省略する。なお、第2実施形態では、走査線駆動回路22が、ダミーラインGdに属する各画素回路PXを駆動するための駆動信号を出力しているが、例えば、走査線駆動回路22とは別の回路が当該駆動信号を出力する態様とすることもできる。
本実施形態では、ダミーラインGdをオフセット行として水平走査期間H毎に駆動するから、表示エリア(素子部10)の各行をオフセット行として駆動する必要が無い。したがって、表示エリアの各行の発光期間を第1実施形態に比べて充分に確保できるという利点がある。
<C:第3実施形態>
前述のオフセット期間Pofにおいて、リセット線16の電位の変動をデータ線14に効率良く伝えるためには、リセット線16とデータ線14との間の容量Cdの容量値(Cdres)を大きくすることが効果的である。本実施形態においては、データ線14とリセット線16とが、素子部10に対して垂直な方向から見たときに、互いに重なり合う部分を有することで、容量Cdの容量値を大きくしている。
前述のオフセット期間Pofにおいて、リセット線16の電位の変動をデータ線14に効率良く伝えるためには、リセット線16とデータ線14との間の容量Cdの容量値(Cdres)を大きくすることが効果的である。本実施形態においては、データ線14とリセット線16とが、素子部10に対して垂直な方向から見たときに、互いに重なり合う部分を有することで、容量Cdの容量値を大きくしている。
図15は、本実施形態に係る発光装置100の構造を概念的に示す平面図である。図15では、第i行の第j列目に位置する画素回路PX(i,j)、第i+1行の第j列目に位置する画素回路PX(i+1,j)、第j列目のデータ線14およびリセット線16が代表的に図示されている。図15において、同じハッチングが付された複数の要素は、共通の膜体(単層および複数層の何れであるかは不問である)の選択的な除去によって同一の工程で形成される。複数の要素が共通の膜体の選択的な除去によって同一の工程で形成されることを以下では単に「同層から形成される」と表記する。
図15において、データ線14とリセット線16は、画素回路PXに含まれる各トランジスタ(TDR,QEL,QWR,R1,R2)のソース電極(またはドレイン電極)と同層から形成される。画素回路PXに含まれる各トランジスタのソース電極(またはドレイン電極)は、アルミニウムなどの金属材料からなる。また、図15に示すように、リセット線16は、コンタクトホールCHaを介して、第1電極50と導通する。第1電極50は、画素回路PXに含まれる各トランジスタのゲート電極と同層から形成される。そして、第1電極50は、コンタクトホールCHbを介して、画素回路PXに含まれる各トランジスタのソース電極(またはドレイン電極)と導通する。
さらに、図15に示すように、リセット線16は、複数(3個)のコンタクトホールCHcを介して、第1電極50と同層から形成される矩形状の第2電極52と導通する。そして、第2電極52とデータ線14とは、素子部10に対して垂直な方向から見て互いに重なり合う部分を有する。ここで、第2電極52は、リセット線16を構成するひとつの要素とみなすことができる。
図16は、図15のA−A線の断面図である。図16に示すように、第2電極52とデータ線14との間には容量Cが発生する。これにより、第2電極52が設けられない態様と比較して、データ線14とリセット電16との間の容量Cdの容量値を大きくすることができるから、オフセット期間Pofにおけるリセット線16の電位の変動をデータ線14に効率良く伝えることが可能になるという利点がある。さらに、データ線14とリセット線16との間のX方向の距離を小さくすることにより、両者の間に生じる容量Cdの容量値を一層大きくすることも可能である。
<D:変形例>
以上の各形態には様々な変形が加えられる。具体的な変形の態様を以下に例示する。以下の例示から任意に選択された2以上の態様は併合され得る。
以上の各形態には様々な変形が加えられる。具体的な変形の態様を以下に例示する。以下の例示から任意に選択された2以上の態様は併合され得る。
(1)変形例1
上述の各実施形態においては、オフセット用の走査線120として1行の走査線120が利用される態様が例示されているが、これに限らず、オフセット用の走査線120の行数は任意である。例えば、2行以上の走査線120がオフセット用の走査線120として利用される態様であってもよい。
上述の各実施形態においては、オフセット用の走査線120として1行の走査線120が利用される態様が例示されているが、これに限らず、オフセット用の走査線120の行数は任意である。例えば、2行以上の走査線120がオフセット用の走査線120として利用される態様であってもよい。
また、前述の数式(6)および(8)からも理解されるように、オフセット電圧Vofは、オフセット行の行数nに応じた値となるから、制御回路30が、オフセット行の行数nを可変に制御して、オフセット電圧Vofを可変に制御する態様とすることもできる。これにより、オフセット電圧Vofを最適値に調整することが可能になるという利点がある。
さらに、上述の第2実施形態においては、ダミーラインGdをオフセット行として駆動する態様が例示されているが、例えば、ダミーラインGdに加えて、表示エリア(素子部10)の各行をオフセット行として駆動することも可能である。
(2)変形例2
上述の第3実施形態では、図15に示す第2電極52が、画素回路PXに含まれる各トランジスタのソース電極(またはドレイン電極)と同層から形成されているが、これに限らず、例えば図17に示すように、第2電極52が、画素回路PXに含まれる各トランジスタの半導体層と同層から形成される態様とすることもできる。画素回路PXに含まれる各トランジスタの半導体層は、シリコンなどの半導体材料からなる。
上述の第3実施形態では、図15に示す第2電極52が、画素回路PXに含まれる各トランジスタのソース電極(またはドレイン電極)と同層から形成されているが、これに限らず、例えば図17に示すように、第2電極52が、画素回路PXに含まれる各トランジスタの半導体層と同層から形成される態様とすることもできる。画素回路PXに含まれる各トランジスタの半導体層は、シリコンなどの半導体材料からなる。
図18は、図17のC−C線の断面図である。図17および図18に示すように、データ線14は、第3電極54を介して第2電極52と重なり合う部分を有する。第3電極54は、画素回路PXに含まれる各トランジスタのゲート電極と同層から形成される。第3電極54は、コンタクトホールCHdを介してデータ線14に導通する。ここで、第3電極54は、データ線14を構成するひとつの要素とみなすことができる。図18に示すように、第2電極52とデータ線14(第3電極54)との間には容量Cが発生するから、第2電極52が設けられない態様と比較して、データ線14とリセット線16との間の容量Cdの容量値を大きくすることができる。
なお、上述の第3電極54が設けられない態様とすることも可能であるが、図18の態様によれば、第3電極54が設けられない態様と比較して、第2電極52とデータ線14との間のZ方向の距離を小さくすることができるから、第2電極52とデータ線14との間に発生する容量Cの容量値を大きくすることができる。このため、図18の態様によれば、第3電極54が設けられない態様と比較して、データ線14とリセット電16との間の容量Cdの容量値を一層大きくできるという利点がある。
(3)変形例3
図3に示すように、初期化期間PRSでは、制御信号GINI[m]、制御信号GRES[m]および制御信号VRESGが、初期化期間PRSの始点から所定の時間長t1(<初期化期間PRSの全時間長)だけハイレベルに設定されているが、当該時間長t1の長さは任意である。例えば、初期期間PRSの全期間にわたって、制御信号GINI[m]、制御信号GRES[m]および制御信号VRESGがハイレベルに設定される態様とすることもできるし、時間長t1を初期化期間PRSの全時間長よりも小さい値に設定するとともに、当該初期化期間PRSの残余の期間において、次行以降(第m+1行以降)の走査線120に対応する画素回路PXの初期化を行うこともできる。同様に、図3に示す時間長t2の長さも任意である。
図3に示すように、初期化期間PRSでは、制御信号GINI[m]、制御信号GRES[m]および制御信号VRESGが、初期化期間PRSの始点から所定の時間長t1(<初期化期間PRSの全時間長)だけハイレベルに設定されているが、当該時間長t1の長さは任意である。例えば、初期期間PRSの全期間にわたって、制御信号GINI[m]、制御信号GRES[m]および制御信号VRESGがハイレベルに設定される態様とすることもできるし、時間長t1を初期化期間PRSの全時間長よりも小さい値に設定するとともに、当該初期化期間PRSの残余の期間において、次行以降(第m+1行以降)の走査線120に対応する画素回路PXの初期化を行うこともできる。同様に、図3に示す時間長t2の長さも任意である。
(4)変形例4
上述の各実施形態において、画素回路PXを構成する各トランジスタ(TDR,QWR,QEL,R1およびR2)の導電型は任意である。例えば、制御トランジスタQELをNチャネル型とした構成や、駆動トランジスタTDRをPチャネル型とした構成も採用される。Pチャネル型の駆動トランジスタTDRを採用した構成では、Nチャネル型の場合と比較して電圧の高低の関係は逆転するが、本質的な動作は上述の各実施形態と同様であるから、具体的な動作の説明は省略する。
上述の各実施形態において、画素回路PXを構成する各トランジスタ(TDR,QWR,QEL,R1およびR2)の導電型は任意である。例えば、制御トランジスタQELをNチャネル型とした構成や、駆動トランジスタTDRをPチャネル型とした構成も採用される。Pチャネル型の駆動トランジスタTDRを採用した構成では、Nチャネル型の場合と比較して電圧の高低の関係は逆転するが、本質的な動作は上述の各実施形態と同様であるから、具体的な動作の説明は省略する。
(5)変形例5
有機EL素子は発光素子Eの例示に過ぎない。例えば、無機EL素子やLED(Light Emitting Diode)素子などの発光素子Eを配列した発光装置100にも以上の各態様と同様に本発明が適用される。本発明における発光素子は、駆動電流の供給で駆動される(典型的には輝度が制御される)電流駆動型の被駆動素子である。
有機EL素子は発光素子Eの例示に過ぎない。例えば、無機EL素子やLED(Light Emitting Diode)素子などの発光素子Eを配列した発光装置100にも以上の各態様と同様に本発明が適用される。本発明における発光素子は、駆動電流の供給で駆動される(典型的には輝度が制御される)電流駆動型の被駆動素子である。
<E:応用例>
次に、以上の各態様に係る発光装置100を利用した電子機器について説明する。図19ないし図21には、発光装置100を表示装置として採用した電子機器の形態が図示されている。
次に、以上の各態様に係る発光装置100を利用した電子機器について説明する。図19ないし図21には、発光装置100を表示装置として採用した電子機器の形態が図示されている。
図19は、発光装置100を採用したモバイル型のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ2000は、各種の画像を表示する発光装置100と、電源スイッチ2001やキーボード2002が設置された本体部2010とを具備する。
図20は、発光装置100を適用した携帯電話機の構成を示す斜視図である。携帯電話機3000は、複数の操作ボタン3001およびスクロールボタン3002と、各種の画像を表示する発光装置100とを備える。スクロールボタン3002を操作することによって、発光装置100に表示される画面がスクロールされる。
図21は、発光装置100を適用した携帯情報端末(PDA:Personal Digital Assistants)の構成を示す斜視図である。情報携帯端末4000は、複数の操作ボタン4001および電源スイッチ4002と、各種の画像を表示する発光装置100とを備える。電源スイッチ4002を操作すると、住所録やスケジュール帳といった様々な情報が発光装置100に表示される。
なお、本発明に係る発光装置が適用される電子機器としては、図19から図21に例示した機器のほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などが挙げられる。
Gd……ダミーライン、GWR……走査信号、GINI,GRES,GEL……制御信号、PX……画素回路、TDR……駆動トランジスタ、QWR……選択トランジスタ、QEL……制御トランジスタ、R1,R2……トランジスタ、SW1……第1スイッチ、SW2……第2スイッチ、C0,Cd,Cr……容量、CST……保持容量、E……発光素子、10……素子部、12……配線群、12D……ダミー用配線群14……データ線、16……リセット線、20……駆動回路、22……走査線駆動回路、24……データ線駆動回路、30……制御回路、31,33,35,37……給電線、40……電源回路、50……第1電極,52……第2電極,54……第3電極,100……発光装置、120……走査線、130,132,134……制御線。
Claims (7)
- 各々が第1方向に延在する複数の走査線と、
前記第1方向とは異なる第2方向に各々が延在する複数のデータ線と、
前記複数のデータ線と1対1に対応して設けられる複数のリセット線と、
前記複数の走査線と前記複数のデータ線との各交差に対応して配置されるとともに、各々が、発光素子と、前記発光素子に直列に接続される駆動トランジスタと、前記駆動トランジスタのゲートとソースとの間に配置される保持容量とを含む複数の画素回路と、を具備する発光装置の駆動方法であって、
データ書込期間と、前記データ書込期間の後の移動度補償期間と、前記移動度補償期間の後のオフセット期間とを含む選択期間ごとに、一の前記走査線を順次に選択し、
前記選択期間よりも前の初期化期間において、当該選択期間にて選択される一の走査線に対応する画素回路の前記駆動トランジスタのソースを前記リセット線に導通させるとともに、前記リセット線の電位をリセット電位に設定することで、当該ソースの電位を前記リセット電位に設定し、
前記選択期間内の前記データ書込期間において、当該選択期間にて選択される一の走査線および当該一の走査線以外の1または複数行のオフセット用の走査線の各々に対応する画素回路の前記駆動トランジスタのソースと前記リセット線とを非導通とするとともに前記リセット線を電気的にフローティング状態にした状態で、前記一の走査線に対応する画素回路の前記発光素子が発光すべき階調を指定する指定階調に応じたデータ電位を、前記一の走査線および前記オフセット用の走査線の各々に対応する画素回路の前記駆動トランジスタのゲートに前記データ線から供給して、前記駆動トランジスタのゲート・ソース間の電圧を前記データ電位に応じた値に設定し、その後、前記データ線を電気的にフローティング状態にし、
前記選択期間内の前記移動度補償期間において、前記データ電位に応じた電流が、前記一の走査線に対応する画素回路の前記駆動トランジスタを流れるようにして、前記保持容量の両端間の電圧を、前記データ電位と前記駆動トランジスタの特性とが反映された値に設定し、
前記選択期間内の前記オフセット期間において、電気的にフローティング状態である前記データ線の電位が、前記データ電位に比例したオフセット電圧だけ変化して前記一の走査線に対応する画素回路の駆動トランジスタのゲートへ供給されるように、前記オフセット用の走査線に対応する画素回路の前記駆動トランジスタのソースと、電気的にフローティング状態である前記リセット線とを導通させて、前記データ線と容量的に結合する前記リセット線の電位を変化させ、
前記選択期間の後の発光期間において、前記一の走査線に対応する画素回路の前記駆動トランジスタのソースの電位を、前記発光素子が発光するように変化させる、
発光装置の駆動方法。 - 前記初期化期間において、前記一の走査線に対応する画素回路の前記駆動トランジスタがオン状態になるように、前記駆動トランジスタのゲートに初期化電位を供給し、
前記初期化期間の後であって前記選択期間よりも前の補償期間において、前記一の走査線に対応する画素回路の前記駆動トランジスタに電流が流れて当該駆動トランジスタのゲート・ソース間の電圧が閾値電圧に漸近するように、前記駆動トランジスタのゲートの電位を前記初期化電位に維持する一方、前記駆動トランジスタのソースと前記リセット線とを非導通状態に変化させ、
前記補償期間の後であって前記選択期間よりも前の第2初期化期間において、前記オフセット用の走査線に対応する画素回路の前記駆動トランジスタのゲートに前記初期化電位を供給する一方、前記駆動トランジスタのソースを前記リセット線に導通させて当該ソースの電位を前記リセット電位に設定し、その後、前記駆動トランジスタのソースと前記リセット線とを非導通にするとともに前記リセット線を電気的にフローティング状態にする、
請求項1の発光装置の駆動方法。 - 前記オフセット用の走査線の行数を可変に制御することで、前記オフセット電圧を可変に制御する、
請求項1または請求項2の発光装置の駆動方法。 - 前記オフセット用の走査線に対応する画素回路は、常に非発光状態に設定されるダミーラインの画素回路であり、前記選択期間毎に駆動される、
請求項1から請求項3の何れかの発光装置の駆動方法。 - 前記データ線と、当該データ線に対応するリセット線とは、前記各画素回路が配列される領域に対して垂直な方向から見たときに、互いに重なり合う部分を有する、
請求項1から請求項4の何れかの発光装置の駆動方法。 - 各々が第1方向に延在する複数の走査線と、
前記第1方向とは異なる第2方向に各々が延在する複数のデータ線と、
前記複数のデータ線と1対1に対応して設けられる複数のリセット線と、
前記複数の走査線と前記複数のデータ線との各交差に対応して配置されるとともに、各々が、発光素子と、前記発光素子に直列に接続される駆動トランジスタと、前記駆動トランジスタのゲートとソースとの間に配置される保持容量と、前記駆動トランジスタのゲートとデータ線との間に配置される選択トランジスタと、前記駆動トランジスタのソースとリセット線との間に配置されるリセットトランジスタと、を含む複数の画素回路と、
前記各画素回路の前記発光素子が発光すべき階調を指定する指定階調に応じたデータ電位を生成するデータ線駆動回路と、
前記複数のデータ線と1対1に対応するとともに、対応するデータ線と前記データ線駆動回路との間に各々が配置される複数の第1スイッチと、
前記複数のリセット線と1対1に対応するとともに、対応するリセット線と前記リセット電位が供給される給電線との間に各々が配置される複数の第2スイッチと、
前記各画素回路の駆動を制御する制御回路と、を具備し、
前記制御回路は、
データ書込期間と、前記データ書込期間の後の移動度補償期間と、前記移動度補償期間の後のオフセット期間とを含む選択期間ごとに、一の前記走査線を順次に選択するとともに、当該一の走査線に対応する画素回路の前記指定階調に応じたデータ電位が前記データ線駆動回路にて生成されるように制御し、
前記選択期間よりも前の初期化期間において、当該選択期間にて選択される一の走査線に対応する画素回路の前記駆動トランジスタのソースの電位を前記リセット電位に設定するように、前記一の走査線に対応する画素回路の前記リセットトランジスタをオン状態に設定するとともに前記各第2スイッチをオン状態に設定し、
前記選択期間内のデータ書込期間において、前記一の走査線および当該一の走査線以外の1または複数行のオフセット用の走査線の各々に対応する画素回路の前記リセットトランジスタをオフ状態に設定するとともに、前記各第2スイッチをオフ状態に設定して前記各リセット線を電気的にフローティング状態に設定した状態で、前記一の走査線および前記オフセット用の走査線の各々に対応する画素回路の前記選択トランジスタをオン状態に設定するとともに、前記各第1スイッチをオン状態に設定して、前記一の走査線および前記オフセット用の走査線の各々に対応する画素回路の前記駆動トランジスタのゲート・ソース間の電圧を前記データ電位に応じた値に設定し、その後、前記各第1スイッチをオフ状態に変化させて前記各データ線を電気的にフローティング状態にし、
前記選択期間内の移動度補償期間において、前記データ電位に応じた電流が、前記一の走査線に対応する画素回路の前記駆動トランジスタを流れるように制御して、前記保持容量の両端間の電圧を、前記データ電位と前記駆動トランジスタの特性とが反映された値に設定し、
前記選択期間内のオフセット期間において、前記リセット線と容量的に結合する前記データ線の電位が、前記リセット線の電位の変化に連動して前記データ電位に比例したオフセット電圧だけ変化して前記一の走査線に対応する画素回路の駆動トランジスタのゲートへ供給されるように、前記オフセット用の走査線に対応する画素回路の前記リセットトランジスタをオン状態に設定するとともに当該画素回路の前記選択トランジスタをオフ状態に設定し、
前記選択期間の後の発光期間において、前記一の走査線に対応する画素回路の前記選択トランジスタをオフ状態に設定して、前記駆動トランジスタのソースの電位を、前記発光素子が発光するように変化させる、
発光装置。 - 請求項6の発光装置を具備する電子機器。
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