KR101929039B1

KR101929039B1 - 쉬프트 레지스터와 이를 이용한 표시장치

Info

Publication number: KR101929039B1
Application number: KR1020120022754A
Authority: KR
Inventors: 이명식
Original assignee: 엘지디스플레이 주식회사
Priority date: 2012-03-06
Filing date: 2012-03-06
Publication date: 2018-12-13
Also published as: KR20130101760A

Abstract

본 발명은 쉬프트 레지스터와 이를 이용한 표시장치에 관한 것이다. 본 발명의 실시 예에 따른 쉬프트 레지스터는 순차적으로 위상이 지연되는 i(i는 2 이상의 자연수)상 클럭들을 입력받아 순차적으로 출력을 발생하는 다수의 스테이지를 구비하고, 상기 스테이지는, 스타트 단자를 통해 입력되는 스타트 신호 또는 전단 캐리신호에 응답하여 상기 Q 노드를 충전하며, QB 노드의 제1 로직 레벨 전압에 응답하여 상기 Q 노드를 방전시키는 Q 노드 전압 제어부; 상기 스타트 단자를 통해 입력되는 스타트 신호 또는 전단 캐리신호에 응답하여 상기 QB 노드를 방전하며, 리셋 단자를 통해 입력되는 클럭과 제1 노드의 제1 로직 레벨 전압에 응답하여 상기 QB 노드를 충전시키는 QB 노드 전압 제어부; 및 상기 Q 노드와 QB 노드의 전압에 따라 출력 노드를 클럭 단자 및 제2 로직 레벨 전압이 공급되는 제2 로직 레벨 전압 단자 중 어느 하나에 접속시키는 출력부를 포함하고, 상기 Q 노드 전압 제어부는, 상기 QB 노드의 제1 로직 레벨 전압에 응답하여 상기 Q 노드와 출력 노드를 접속시켜 상기 Q 노드를 방전시키는 것을 특징으로 한다.

Description

쉬프트 레지스터와 이를 이용한 표시장치{SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}

본 발명은 쉬프트 레지스터와 이를 이용한 표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 예를 들어, 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러가지 평판표시장치가 활용되고 있다.

표시장치는 표시패널의 게이트 라인들에 스캔 신호를 공급하는 게이트 구동회로와 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로를 이용하여 영상을 표시한다. 게이트 구동회로는 다수의 게이트 드라이브 집적회로(Integrated Circuit)를 실장한 인쇄회로보드(Printed Circuit Board)를 표시패널에 부착하는 TAB(Tape Automated Bonding) 방식, 또는 게이트 드라이브 직접회로를 표시패널에 직접 형성하는 GIP(Gate Drive IC in Panel) 방식으로 형성될 수 있다. GIP 방식은 TAB 방식에 비해, 표시장치의 슬림화가 가능하므로 외적 미관을 높일 수 있을 뿐만 아니라, 비용 절감이 가능하며, 화소의 구동 TFT(Thin Film Transistor)의 문턱전압을 보상하기 위한 다수의 스캔 신호들을 표시패널 메이커(Maker)가 직접 설계할 수 있는 장점이 있다. 따라서, 최근에 게이트 구동회로는 TAB 방식보다 GIP 방식으로 형성되고 있다.

GIP 방식의 경우, 게이트 구동회로의 쉬프트 레지스터(Shift Register)는 종속적(cascade)으로 접속되어 스캔 신호를 순차적으로 발생하는 스테이지들을 구비한다. 스테이지들 각각은 풀-업 TFT와 풀-다운 TFT를 제어함으로써 스캔 신호를 발생한다. 풀-업 TFT는 게이트 전극에 접속된 Q 노드의 전압에 따라 턴-온 또는 턴-오프되고, 풀-다운 TFT는 게이트 전극에 접속된 QB 노드의 전압에 따라 턴-온 또는 턴-오프된다.

한편, 스테이지들 각각이 신뢰성(reliability) 높게 구동되기 위해서는 Q 노드와 QB 노드의 전압이 안정화되어야 한다. 스테이지들 각각은 Q 노드와 QB 노드의 전압을 제어하기 위한 다수의 TFT를 포함하며, Q 노드와 QB 노드의 전압을 제어하기 위해 다수의 TFT 중 일부 TFT는 직류 전압원에 접속된다. 하지만, TFT에 장기간 동안 직류 전압이 인가될 경우, TFT는 직류 스트레스(DC stress)로 인해 소자 특성이 열화되거나 문턱전압(threshold voltage)이 쉬프트되는 문제가 발생할 수 있다. 특히, Q 노드의 전압을 제어하는 TFT는 스테이지의 출력과 직접적인 관계가 있으므로, Q 노드의 전압을 제어하는 TFT의 직류 스트레스를 해소해줄 필요가 있다.

본 발명은 신뢰성을 높일 수 있는 쉬프트 레지스터와 이를 이용한 표시장치를 제공한다.

본 발명의 실시 예에 따른 쉬프트 레지스터는 순차적으로 위상이 지연되는 i(i는 2 이상의 자연수)상 클럭들을 입력받아 순차적으로 출력을 발생하는 다수의 스테이지를 구비하고, 상기 스테이지는, 스타트 단자를 통해 입력되는 스타트 신호 또는 전단 캐리신호에 응답하여 상기 Q 노드를 충전하며, QB 노드의 제1 로직 레벨 전압에 응답하여 상기 Q 노드를 방전시키는 Q 노드 전압 제어부; 상기 스타트 단자를 통해 입력되는 스타트 신호 또는 전단 캐리신호에 응답하여 상기 QB 노드를 방전하며, 리셋 단자를 통해 입력되는 클럭과 제1 노드의 제1 로직 레벨 전압에 응답하여 상기 QB 노드를 충전시키는 QB 노드 전압 제어부; 및 상기 Q 노드와 QB 노드의 전압에 따라 출력 노드를 클럭 단자 및 제2 로직 레벨 전압이 공급되는 제2 로직 레벨 전압 단자 중 어느 하나에 접속시키는 출력부를 포함하고, 상기 Q 노드 전압 제어부는, 상기 QB 노드의 제1 로직 레벨 전압에 응답하여 상기 Q 노드와 출력 노드를 접속시켜 상기 Q 노드를 방전시키는 것을 특징으로 한다.

본 발명의 실시 예에 따른 표시장치는 데이터 라인들과 게이트 라인들이 형성된 표시패널; 입력되는 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하여 상기 데이터 라인들에 공급하는 데이터 구동회로; 및 상기 데이터 라인들에 동기되는 게이트 펄스를 상기 게이트 라인들에 순차적으로 출력하는 쉬프트 레지스터를 포함한 게이트 구동회로를 구비하고, 상기 쉬프트 레지스터는 순차적으로 위상이 지연되는 i(i는 2 이상의 자연수)상 클럭들을 입력받아 순차적으로 출력을 발생하는 다수의 스테이지를 구비하며, 상기 스테이지는, 스타트 단자를 통해 입력되는 스타트 신호 또는 전단 캐리신호에 응답하여 상기 Q 노드를 충전하며, QB 노드의 제1 로직 레벨 전압에 응답하여 상기 Q 노드를 방전시키는 Q 노드 전압 제어부; 상기 스타트 단자를 통해 입력되는 스타트 신호 또는 전단 캐리신호에 응답하여 상기 QB 노드를 방전하며, 리셋 단자를 통해 입력되는 클럭과 제1 노드의 제1 로직 레벨 전압에 응답하여 상기 QB 노드를 충전시키는 QB 노드 전압 제어부; 및 상기 Q 노드와 QB 노드의 전압에 따라 출력 노드를 클럭 단자 및 제2 로직 레벨 전압이 공급되는 제2 로직 레벨 전압 단자 중 어느 하나에 접속시키는 출력부를 포함하고, 상기 Q 노드 전압 제어부는, 상기 QB 노드의 제1 로직 레벨 전압에 응답하여 상기 Q 노드와 출력 노드를 접속시켜 상기 Q 노드를 방전시키는 것을 특징으로 한다.

본 발명은 Q 노드의 방전을 제어하는 TFT를 직류 전압원이 아닌 스테이지의 출력 노드에 접속시킨다. 그 결과, 본 발명은 Q 노드의 방전을 제어하는 TFT가 직류 스트레스로부터 벗어나도록 할 수 있다. 이로 인해, 본 발명은 Q 노드의 방전을 제어하는 TFT의 소자 특성이 열화되거나 문턱전압이 쉬프트되는 문제를 해소할 수 있으므로, 쉬프트 레지스터의 신뢰성을 높일 수 있다. 또한, 본 발명은 Q 노드가 부트스트래핑되어 게이트 하이 전압보다 높은 전압으로 상승하는 시기에 Q 노드의 방전을 제어하는 TFT의 소스 전극과 드레인 전극 간의 전압 차를 줄일 수 있다.

도 1은 본 발명의 실시 예에 따른 쉬프트 레지스터를 보여주는 블록도.
도 2는 도 1의 제k 스테이지의 회로 구성의 일 예를 보여주는 회로도.
도 3은 도 1의 제k 스테이지의 입력 및 출력 신호를 보여주는 파형도.
도 4는 본 발명의 실시 예에 따른 표시장치를 개략적으로 보여주는 블록도.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.

도 1은 본 발명의 실시 예에 따른 쉬프트 레지스터를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 쉬프트 레지스터(14)는 종속적으로 접속된 다수의 스테이지들(ST(1)~ST(n), n은 자연수로 스테이지의 개수)을 구비한다. 도 1에서는 설명의 편의를 제1 내지 제4 스테이지(ST(1)~ST(4))만을 예시하였다.

이하의 설명에서, "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제k(1<k<n, k는 2 이상의 자연수) 스테이지(ST(k))를 기준으로, 전단 스테이지는 제1 스테이지(ST(1)) 내지 제k-1 스테이지(ST(k-1)) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제k 스테이지(ST(k))를 기준으로, 후단 스테이지는 제k+1 스테이지(ST(k+1)) 내지 제k 스테이지(ST(n)) 중 어느 하나를 지시한다.

초기화 전압 라인(INIL)에는 초기화 전압이 인가되고, 스타트 신호 라인(VSTL)에는 스타트 신호(VST)가 인가된다. 스타트 신호(VST)는 1 프레임 기간의 초기에 한 번 발생한다. 또한, 제1 클럭 라인(CL1)에는 제1 클럭(CLK1)이 인가되고, 제2 클럭 라인(CL2)에는 제2 클럭(CLK2)이 인가된다. 또한, 제2 로직 레벨 전압 라인(미도시)에는 제2 로직 레벨 전압이 인가된다.

스테이지들(ST(1)~ST(n)) 각각은 초기화 단자(INI), 스타트 단자(START), 클럭 단자(CLK), 리셋 단자(RESET), 출력 단자(OUT), 및 제2 로직 레벨 전압 단자(미도시) 등을 구비한다. 스테이지들(ST(1)~ST(n)) 각각은 스타트 단자(START)를 통해 입력되는 스타트 신호(VST) 또는 전단 캐리신호에 응답하여 풀-업되고, 리셋 단자(RESET)를 통해 입력되는 클럭에 응답하여 풀-다운된다. 특히, 스테이지들(ST(1)~ST(n)) 각각은 초기화 단자(INI)를 통해 입력되는 초기화 신호(INIS)에 응답하여 풀-업이 가능하도록 초기화된다. 스테이지들(ST(1)~ST(n)) 각각은 클럭 단자(CLK)를 통해 입력되는 클럭과 동일한 펄스를 갖는 스캔 펄스를 출력 단자(OUT)를 통해 출력한다.

스테이지들(ST(1)~ST(n)) 각각의 초기화 단자(INI)에는 초기화 신호(INIS)가 입력된다. 초기화 신호(INIS)는 1 프레임 기간의 액티브(active) 기간 동안 제1 로직 레벨 전압으로 발생하고, 버티컬 블랭크 기간(vertical blank interval) 동안 제2 로직 레벨 전압으로 발생한다. 1 프레임 기간은 액티브 기간과 버티컬 블랭크 기간으로 분할되며, 액티브 기간은 유효한 데이터 전압이 표시패널(10)의 화소들에 공급되는 기간이고, 버티컬 블랭크 기간은 휴지 기간이다.

스테이지들(ST(1)~ST(n)) 각각의 스타트 단자(START)에는 스타트 신호(VST) 또는 전단 스테이지의 캐리신호가 입력된다. 예를 들어, 도 3과 같이 제1 스테이지(ST(1))의 스타트 단자(START)에는 스타트 신호 라인(VSTL)의 스타트 신호(VST)가 입력된다. 제k 스테이지들(ST(k)) 각각의 스타트 단자(START)에는 전단 스테이지의 캐리신호인 제k-1 스테이지(ST(k-1))의 출력(OUT(k-1)이 입력된다.

스테이지들(ST(1)~ST(n)) 각각의 클럭 단자(CLK)에는 순차적으로 위상이 지연되는 i(i는 2 이상의 자연수)상 클럭들 중 어느 하나의 클럭이 입력된다. i상 클럭들은 도 3과 같이 2상 클럭들(CLK1, CLK2)로 구현될 수 있다. 본 발명의 실시 예에서는 설명의 편의를 위해 i상 클럭들이 2상 클럭들(CLK1, CLK2)로 구현된 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 2상 클럭들(CLK1, CLK2)은 도 3과 같이 소정의 제1 기간마다 순차적으로 위상이 지연될 수 있다. 소정의 제1 기간은 대략 1 수평기간 내지 2 수평기간 내에서 적절하게 구현될 수 있다. 1 수평기간은 표시패널의 1 라인의 픽셀들에 데이터가 기입되는 1 라인 스캐닝 시간을 의미한다. 또한, 2상 클럭들(CLK1, CLK2)은 레벨 쉬프터(13)로부터 TTL 로직 레벨로 레벨 쉬프트되므로, 제1 및 제2 로직 레벨 전압 사이에서 스윙한다. 이하에서, 제1 로직 레벨 전압은 게이트 하이 전압(VGH)이고, 제2 로직 레벨 전압은 게이트 로우 전압(VGL)인 것을 중심으로 설명한다. 게이트 로우 전압(VGL)은 대략 -7V 내지 -15V로 설정될 수 있고, 게이트 하이 전압(VGH)은 대략 15V 내지 30V로 설정될 수 있다. 또한, 2상 클럭들(CLK1, CLK2)는 소정의 제2 기간 동안 중첩되게 구현될 수 있다.

스테이지들(ST(1)~ST(n)) 각각의 리셋 단자(RESET)에는 클럭 신호 중 어느 하나가 입력된다. 스테이지들(ST(1)~ST(n)) 각각의 리셋 단자(RESET)에 입력되는 클럭 신호는 i상 클럭들 중 어느 하나의 클럭이 입력된다. 예를 들어, 도 3과 같이 제1 스테이지(ST(1))의 리셋 단자(RESET)에는 제2 클럭(CLK2)이 입력되고, 제2 스테이지(ST(2))의 리셋 단자(RESET)에는 제1 클럭(CLK1)이 입력된다. 한편, 스테이지들(ST(1)~ST(n)) 각각의 리셋 단자(RESET)에 입력되는 클럭은 클럭 단자(CLK)에 입력되는 클럭보다 적어도 한 상 이상이 위상이 지연된 클럭임에 유의하여야 한다.

스테이지들(ST(1)~ST(n)) 각각은 1 개의 출력 단자(OUT)를 구비한다. 스테이지들(ST(1)~ST(n)) 각각의 출력(OUT(1)~OUT(n))은 표시패널(10)의 게이트 라인(또는 스캔 라인)들에 스캔 신호(SP(1)~SP(n))로 출력됨과 동시에, 후단 스테이지의 스타트 단자(START)에 캐리신호로서 입력된다. 스테이지들(ST(1)~ST(n)) 각각은 종속적으로 접속되므로, 제1 스테이지(ST(1))에 스타트 전압이 공급되는 경우에만 제1 스테이지(ST(1))부터 제n 스테이지(ST(n))까지 순차적으로 출력이 발생한다.

도 2는 도 1의 제k 스테이지의 회로 구성의 일 예를 보여주는 회로도이다. 도 2를 참조하면, 제k 스테이지(ST(k))는 Q 노드(Q)의 충방전을 제어하는 Q 노드 전압 제어부(111), QB 노드(QB)의 충방전을 제어하는 QB 노드 전압 제어부(112), 제1 노드(N1)의 충방전을 제어하는 제1 노드 전압 제어부(113), Q 노드 및 QB 노드(Q, QB)의 전압에 따라 클럭 단자(CLK)를 통해 입력되는 클럭을 출력하는 출력부(114), Q 노드(Q)의 충전과 QB 노드(QB)의 방전을 위해 초기화되는 초기화부(115), 및 제1 내지 제4 캐패시터(C1, C2, C3, C4)를 구비한다.

Q 노드 전압 제어부(111)는 초기화 단자(INI)와 스타트 단자(START)를 통해 입력되는 신호에 응답하여 Q 노드(Q)를 충전하고, 리셋 단자(RESET)를 통해 입력되는 신호에 응답하여 Q 노드(Q)를 방전한다. Q 노드 전압 제어부(111)는 제1 및 제2 TFT(Thin Film Transistor)(T1, T2)를 포함한다.

제1 TFT(T1)는 Q 노드(Q)의 충전을 제어하는 역할을 한다. 제1 TFT(T1)는 스타트 단자(START)를 통해 입력되는 스타트 신호(VST) 또는 전단 캐리신호에 응답하여 Q 노드(Q)를 게이트 하이 전압(VGH)으로 충전시킨다. 제1 TFT(T1)와 Q 노드(Q) 사이에는 Q 노드(Q)의 충전을 초기화하기 위해 제8 TFT(T8)가 접속될 수 있다. 제1 TFT(T1)의 게이트 전극과 드레인 전극은 스타트 단자(START)에 접속되고, 소스 전극은 제8 TFT(T8)의 드레인 전극에 접속된다. 제2 TFT(T2)는 Q 노드(Q)의 방전을 제어하는 역할을 한다.

제2 TFT(T2)는 QB 노드(QB)의 게이트 하이 전압(VGH)에 응답하여 Q 노드(Q)를 방전시킨다. 제2 TFT(T2)의 게이트 전극은 QB 노드(QB)에 접속되고, 소스 전극은 출력 노드(NO)에 접속되며, 드레인 전극은 Q 노드(Q)에 접속된다.

QB 노드 전압 제어부(112)는 스타트 단자(START)를 통해 입력되는 신호에 응답하여 QB 노드(QB)를 방전하고 리셋 단자(RESET)를 통해 입력되는 신호에 응답하여 QB 노드(QB)를 충전한다. QB 노드 전압 제어부(112)는 제3 내지 제5 TFT(T3, T4, T5)를 포함한다.

제3 TFT(T3)는 QB 노드(QB)의 방전을 제어하는 역할을 한다. 제3 TFT(T3)는 스타트 신호(VST) 또는 전단 캐리신호에 응답하여 QB 노드(QB)를 게이트 로우 전압 단자(VGLT)에 접속시킨다. 이로 인해, QB 노드(QB)는 게이트 로우 전압(VGL)으로 방전된다. 제3 TFT(T3)와 스타트 단자(START) 사이에는 QB 노드(QB)의 방전을 초기화하기 위해 제9 TFT(T9)가 접속될 수 있다. 제3 TFT(T3)의 게이트 전극은 제9 TFT(T9)의 소스 전극에 접속되고, 소스 전극은 게이트 로우 전압 단자(VGLT)에 접속되며, 드레인 전극은 QB 노드(QB)에 접속된다.

제4 및 제5 TFT(T4, T5)는 QB 노드(QB)의 방전을 제어하는 역할을 한다. 제4 TFT(T4)는 리셋 단자(RESET)를 통해 입력되는 i상 클럭들 중 어느 하나의 클럭에 응답하여 QB 노드(QB)와 리셋 단자(RESET)를 접속시킨다. 리셋 단자(RESET)를 통해 게이트 하이 전압(VGH)의 클럭이 인가되는 경우 QB 노드(QB)는 게이트 하이 전압(VGH)으로 충전된다. 제4 TFT(T4)의 게이트 전극과 드레인 전극 사이에는 제5 TFT(T5)가 접속될 수 있다. 제4 TFT(T4)의 게이트 전극은 리셋 단자(RESET)에 접속되고, 소스 전극은 QB 노드(QB)에 접속되며, 드레인 전극은 제5 TFT(T5)의 소스 전극에 접속된다. 제5 TFT(T5)는 제1 노드(N1)의 게이트 하이 전압(VGH)에 응답하여 제4 TFT(T4)의 게이트 전극과 소스 전극을 접속시킨다. 제5 TFT(T5)의 게이트 전극은 제1 노드(N1)에 접속되고, 소스 전극은 제4 TFT(T4)의 드레인 전극에 접속되며, 드레인 전극은 제4 TFT(T4)의 게이트 전극에 접속된다. 그러므로, 제4 및 제5 TFT(T4, T5)가 모두 턴-온되어야 QB 노드(QB)는 게이트 하이 전압(VGH)으로 충전된다.

제1 노드(N1) 전압 제어부(113)는 클럭 단자(CLK)를 통해 입력되는 클럭에 응답하여 제1 노드(N1)를 충전하고, 스타트 단자(START)를 통해 입력되는 스타트 신호(VST) 또는 전단 캐리신호에 응답하여 제1 노드(N1)를 방전한다. 제1 노드 전압 제어부(113)는 제6 및 제7 TFT(T6, T7)를 포함한다.

제6 TFT(T6)는 제1 노드(N1)의 충전을 제어하는 역할을 한다. 제6 TFT(T6)는 클럭 단자(CLK)를 통해 입력되는 클럭에 응답하여 제1 노드(N1)를 클럭 단자(CLK)에 접속시킨다. 제6 TFT(T6)의 게이트 전극과 드레인 전극은 클럭 단자(CLK)에 접속되고, 소스 전극은 제1 노드(N1)에 접속된다.

제7 TFT(T7)는 제1 노드(N1)의 방전을 제어하는 역할을 한다. 제7 TFT(T7)는 스타트 신호(VST) 또는 전단 캐리신호에 응답하여 제1 노드(N1)를 게이트 로우 전압 단자(VGLT)에 접속시킨다. 이로 인해, 제1 노드(N1)는 게이트 로우 전압(VGL)으로 방전된다. 제7 TFT(T7)와 스타트 단자(START) 사이에는 제9 TFT(T9)가 접속될 수 있다. 제7 TFT(T7)의 게이트 전극은 제9 TFT(T9)의 소스 전극에 접속되고, 소스 전극은 게이트 로우 전압 단자(VGLT)에 접속되며, 드레인 전극은 제1 노드(N1)에 접속된다.

출력부(114)는 Q 노드(Q)와 QB 노드(QB)의 전압에 따라 출력 단자(OUT)를 클럭 단자(CLK) 또는 게이트 로우 전압 단자(VGLT)에 접속시킨다. 출력부(114)는 풀-업 TFT(TU)와 풀-다운 TFT(TD)를 포함한다.

풀-업 TFT(TU)는 Q 노드의 게이트 하이 전압(VGH)에 응답하여 클럭 단자(CLK)를 출력 노드(NO)에 접속시킨다. 이로 인해, 클럭 단자(CLK)를 통해 입력되는 클럭은 출력 단자(OUT)로 출력된다. 풀-업 TFT(TU)의 게이트 전극은 Q 노드(Q)에 접속되고, 소스 전극은 출력 노드(NO)에 접속되며, 드레인 전극은 클럭 단자(CLK)에 접속된다.

풀-다운 TFT(TD)는 QB 노드(QB)의 게이트 하이 전압(VGH)에 응답하여 게이트 로우 전압 단자(VGLT)를 출력 노드(NO)에 접속시킨다. 이로 인해, 게이트 로우 전압(VGL)이 출력 단자(OUT)로 출력된다. 풀-다운 TFT(TD)의 게이트 전극은 QB 노드(QB)에 접속되고, 소스 전극은 게이트 로우 전압 단자(VGLT)에 접속되며, 드레인 전극은 출력 노드(NO)에 접속된다.

초기화부(115)는 초기화 단자(INI)를 통해 입력되는 초기화 신호(INIS)에 응답하여 Q 노드(Q)가 충전될 수 있도록 제8 TFT(T8)를 턴-온시키고, QB 노드(QB)와 제1 노드(N1)가 방전될 수 있도록 제9 TFT(T9)를 턴-온시킨다. 초기화부(115)는 제8 및 제9 TFT(T8, T9)를 포함한다.

제8 TFT(T8)는 Q 노드(Q) 충전을 위해 초기화를 제어한다. 제8 TFT(T8)는 초기화 단자(INI)를 통해 입력되는 초기화 신호(INIS)에 응답하여 스타트 단자(START)를 통해 입력되는 스타트 신호(VST) 또는 전단 캐리신호를 Q 노드(Q)에 공급한다. 제8 TFT(T8)의 게이트 전극은 초기화 단자(INI)에 접속되고, 소스 전극은 Q 노드(Q)에 접속되며, 드레인 전극은 제1 TFT(T1)의 소스 전극에 접속된다.

제9 TFT(T9)는 QB 노드(QB)와 제1 노드(N1) 방전을 위해 초기화를 제어한다. 제9 TFT(T9)는 초기화 단자(INI)를 통해 입력되는 초기화 신호(INIS)에 응답하여 스타트 단자(START)를 통해 입력되는 스타트 신호(VST) 또는 전단 캐리신호를 제3 및 제7 TFT(T3, T7)의 게이트 전극에 공급한다. 제9 TFT(T9)의 게이트 전극은 초기화 단자(INI)에 접속되고, 소스 전극은 제3 및 제7 TFT(T3, T7)의 게이트 전극에 접속되며, 드레인 전극은 스타트 단자(START)에 접속된다.

제1 캐패시터(C1)는 Q 노드(Q)와 출력 노드(NO) 사이에 접속된다. 제1 캐패시터(C1)는 클럭 단자(CLK)를 통해 게이트 하이 전압(VGH)의 클럭이 출력 노드(NO)에 입력되는 경우, 부트스트래핑(bootstrapping)으로 Q 노드(Q)의 전압을 더욱 상승시킨다. 제2 캐패시터(C2)는 QB 노드(QB)와 게이트 로우 전압 단자(VGLT) 사이에 접속되며, QB 노드(QB)의 전압을 일정하게 유지하는 역할을 한다. 제3 캐패시터(C3)는 Q 노드(Q)와 게이트 로우 전압 단자(VGLT) 사이에 접속되며, Q 노드(Q)의 전압을 일정하게 유지하는 역할을 한다. 제4 캐패시터(C4)는 제1 노드(N1)와 게이트 로우 전압 단자(VGLT) 사이에 접속되며, 제1 노드(N1)의 전압을 일정하게 유지하는 역할을 한다.

제1 내지 제9 TFT(T1, T2, T3, T4, T5, T6, T7, T8, T9)와, 풀-업 TFT(TU)와, 풀-다운 TFT(TD)의 반도체 층은 a-Si, Poly-Si, 산화물 반도체 중 어느 하나로 형성될 수 있다. 또한, 도 2에서는 제1 내지 제9 TFT(T1, T2, T3, T4, T5, T6, T7, T8, T9)와, 풀-업 TFT(TU)와, 풀-다운 TFT(TD)가 N 타입 MOS-FET으로 구현된 것을 중심으로 설명하였지만, 이에 한정되지 않으며 P 타입 MOS-FET으로도 구현될 수 있다. 하지만, 제1 내지 제9 TFT(T1, T2, T3, T4, T5, T6, T7, T8, T9)와, 풀-업 TFT(TU)와, 풀-다운 TFT(TD)가 P 타입 MOS-FET으로 구현되는 경우, P 타입 MOS-FET의 특성에 맞도록 도 3의 신호들은 수정되어야 할 것이다.

도 3은 도 1의 제k 스테이지의 입력 및 출력 신호를 보여주는 파형도이다. 도 3에는 제k 스테이지(ST(k))의 스타트 단자(START)에 입력되는 스타트 신호(VST) 또는 제k-1 스테이지(ST(k-1))의 캐리신호가 나타나 있다. 또한, 도 3에는 2상 클럭들(CLK1, CLK2)과, 제k 스테이지(ST(k))로부터 출력되는 제k 출력 신호(OUT(k))가 나타나 있다. 또한, 도 3에는 제k 스테이지(ST(k))의 Q 노드(Q)의 전압(VQ), 및 QB 노드(QB)의 전압(VQB)이 나타나 있다.

이하에서, 도 2 및 도 3을 참조하여 순방향 모드에서 제1 내지 제4 기간(t1, t2, t3, t4) 동안 제k 스테이지(ST(k))의 동작을 구체적으로 설명한다. 제k 스테이지(ST(k))의 클럭 단자(CLK)에는 제1 클럭(CLK1)이 입력되고, 리셋 단자(RESET)에는 제2 클럭(CLK2)이 입력되는 것을 중심으로 설명한다. 또한, 제1 내지 제4 기간(t1, t2, t3, t4) 동안 초기화 단자(INI)에는 게이트 하이 전압(VGH)의 초기화 신호(INIS)가 입력되는 것을 중심으로 설명한다. 초기화 신호(INIS)는 도 1에서 설명한 바와 같이 액티브 기간 동안 게이트 하이 전압(VGH)으로 발생하고, 버티컬 블랭크 기간 동안 게이트 로우 전압(VGL)으로 발생한다.

첫 번째로, 제1 기간(t1) 동안 스타트 단자(START)에는 게이트 하이 전압(VGH)의 스타트 신호(VST) 또는 전단 캐리신호인 제k-1 스테이지의 출력(OUT(k-1))이 입력되고, 클럭 단자(CLK)에는 게이트 로우 전압(VGL)의 제1 클럭(CLK1)이 입력되며, 리셋 단자(RESET)에는 게이트 하이 전압(VGH)의 제2 클럭(CLK2)이 입력된다.

제8 및 제9 TFT(T8, T9)는 초기화 단자(INI)를 통해 공급되는 게이트 하이 전압(VGH)의 초기화 신호(INIS)에 의해 턴-온된다. 제1, 제3, 및 제6 TFT(T1, T3, T6)는 스타트 단자(START)를 통해 공급되는 게이트 하이 전압(VGH)의 스타트 신호(VST) 또는 제k-1 스테이지의 출력(OUT(k-1))에 의해 턴-온된다. 제4 TFT(T4)는 리셋 단자(RESET)를 통해 공급되는 게이트 하이 전압(VGH)의 제2 클럭(CLK2)에 의해 턴-온된다. 제7 TFT(T7)는 클럭 단자(CLK)를 통해 공급되는 게이트 로우 전압(VGL)의 제1 클럭(CLK1)에 의해 턴-오프된다.

제1 및 제8 TFT(T1, T8)의 턴-온으로 인해, Q 노드(Q)는 게이트 하이 전압(VGH)으로 충전된다. 제3 및 제9 TFT(T3, T9)의 턴-온으로 인해, QB 노드(QB)는 게이트 로우 전압(VGL)으로 방전된다. 제6 및 제9 TFT(T6, T9)의 턴-온과 제7 TFT(T7)의 턴-오프로 인해, 제1 노드(N1)는 게이트 로우 전압(VGL)으로 방전된다. 제5 TFT(T5)는 제1 노드(N1)의 게이트 로우 전압(VGL)에 의해 턴-오프되므로, 제4 TFT(T4)의 게이트 전극과 드레인 전극은 접속이 차단된다.

풀-업 TFT(TU)는 Q 노드(Q)의 게이트 하이 전압(VGH)에 의해 턴-온되어 클럭 단자(CLK)와 출력 노드(NO)를 접속시킨다. 풀-다운 TFT(TD)는 QB 노드(QB)의 게이트 로우 전압(VGL)에 의해 턴-오프되어 게이트 로우 전압 단자(VGLT)와 출력 노드(NO) 간의 접속을 차단한다. 따라서, 제1 기간(t1) 동안 출력 노드(NO)에는 게이트 로우 전압(VGL)의 제1 클럭(CLK1)이 인가되므로, 제1 스테이지(ST(1))의 출력(OUT(1))은 게이트 로우 전압(VGL)으로 발생한다.

두 번째로, 제2 기간(t2) 동안 스타트 단자(START)에는 게이트 로우 전압(VGL)의 스타트 신호(VST) 또는 전단 캐리신호인 제k-1 스테이지의 출력(OUT(k-1))이 입력되고, 클럭 단자(CLK)에는 게이트 하이 전압(VGH)의 제1 클럭(CLK1)이 입력되며, 리셋 단자(RESET)에는 게이트 로우 전압(VGL)의 제2 클럭(CLK2)이 입력된다.

제8 및 제9 TFT(T8, T9)는 초기화 단자(INI)를 통해 공급되는 게이트 하이 전압(VGH)의 초기화 신호(INIS)에 의해 턴-온된다. 제7 TFT(T7)는 클럭 단자(CLK)를 통해 공급되는 게이트 하이 전압(VGH)의 제1 클럭(CLK1)에 의해 턴-온된다. 제1, 제3, 및 제6 TFT(T1, T3, T6)는 스타트 단자(START)를 통해 공급되는 게이트 로우 전압(VGL)의 스타트 신호(VST) 또는 제k-1 스테이지의 출력(OUT(k-1))에 의해 턴-오프된다. 제4 TFT(T4)는 리셋 단자(RESET)를 통해 공급되는 게이트 로우 전압(VGL)의 제2 클럭(CLK2)에 의해 턴-오프된다.

제6 TFT(T6)의 턴-오프와 제7 TFT(T7)의 턴-온으로 인해, 제1 노드(N1)는 게이트 하이 전압(VGH)으로 충전된다. 제5 TFT(T5)가 제1 노드(N1)의 게이트 하이 전압(VGH)에 의해 턴-온되므로, 제4 TFT(T4)의 게이트 전극과 드레인 전극은 접속된다. 제1 TFT(T1)의 턴-오프로 인해, Q 노드(Q)에는 더 이상 게이트 하이 전압(VGH)이 공급되지 않으나, Q 노드(Q)는 제3 캐패시터(C3)에 의해 게이트 하이 전압(VGH)을 유지한다. 제3 TFT(T3)의 턴-오프로 인해, QB 노드(QB)에는 더 이상 게이트 로우 전압(VGL)이 공급되지 않으나, QB 노드(QB)는 제2 캐패시터(C2)에 의해 게이트 로우 전압(VGL)을 유지한다.

풀-업 TFT(TU)는 Q 노드(Q)의 게이트 하이 전압(VGH)에 의해 턴-온되어 클럭 단자(CLK)와 출력 노드(NO)를 접속시킨다. 풀-다운 TFT(TD)는 QB 노드(QB)의 게이트 로우 전압(VGL)에 의해 턴-오프되어 게이트 로우 전압 단자(VGLT)와 출력 노드(NO) 간의 접속을 차단한다. 따라서, 제2 기간(t2) 동안 제k 스테이지(ST(k))의 출력(OUT(k))은 게이트 하이 전압(VGH)으로 발생한다. 한편, 제2 기간(t2) 동안 출력 노드(NO)에는 게이트 하이 전압(VGH)의 제2 클럭(CLK2)이 인가되므로, Q 노드(Q)는 제1 캐패시터(C1)에 의해 부트스트래핑(bootstrapping)되어 게이트 하이 전압(VGH)보다 높은 레벨의 전압(VGH')으로 상승한다.

세 번째로, 제3 기간(t3) 동안 스타트 단자(START)에는 게이트 로우 전압(VGL)의 스타트 신호(VST) 또는 전단 캐리신호인 제k-1 스테이지의 출력(OUT(k-1))이 입력되고, 클럭 단자(CLK)에는 게이트 로우 전압(VGL)의 제1 클럭(CLK1)이 입력되며, 리셋 단자(RESET)에는 게이트 하이 전압(VGH)의 제2 클럭(CLK2)이 입력된다.

제8 및 제9 TFT(T8, T9)는 초기화 단자(INI)를 통해 공급되는 게이트 하이 전압(VGH)의 초기화 신호(INIS)에 의해 턴-온된다. 제4 TFT(T4)는 리셋 단자(RESET)를 통해 공급되는 게이트 하이 전압(VGH)의 제2 클럭(CLK2)에 의해 턴-온된다. 제1, 제3, 및 제6 TFT(T1, T3, T6)는 스타트 단자(START)를 통해 공급되는 게이트 로우 전압(VGL)의 스타트 신호(VST) 또는 제k-1 스테이지의 출력(OUT(k-1))에 의해 턴-오프된다. 제7 TFT(T7)는 클럭 단자(CLK)를 통해 공급되는 게이트 로우 전압(VGL)의 제1 클럭(CLK1)에 의해 턴-오프된다.

제6 및 제 7 TFT(T6, T7)가 턴-오프되므로, 제1 노드(N1)는 제4 캐패시터(C4)에 의해 게이트 하이 전압(VGH)을 유지한다. 제5 TFT(T5)가 제1 노드(N1)의 게이트 하이 전압(VGH)에 의해 턴-온되므로, 제4 TFT(T4)의 게이트 전극과 드레인 전극은 접속된다. 제4 및 제5 TFT(T4, T5)의 턴-온으로 인해, QB 노드(QB)는 게이트 하이 전압(VGH)으로 충전된다.

풀-다운 TFT(TD)는 QB 노드(QB)의 게이트 하이 전압(VGH)에 의해 턴-온되어 게이트 로우 전압 단자(VGLT)와 출력 노드(NO)를 접속시킨다. 풀-다운 TFT(TD)의 턴-온으로 인해, 출력 노드(NO)는 게이트 로우 전압(VGL)으로 방전된다. 제2 TFT(T2)는 QB 노드(QB)의 게이트 하이 전압(VGH)에 의해 턴-온되어 Q 노드(Q)와 출력 노드(NO)를 접속시킨다. 제2 TFT(T2)의 턴-온으로 인해, Q 노드(Q)는 게이트 로우 전압(VGL)으로 방전된다. 풀-업 TFT(TU)는 Q 노드(Q)의 게이트 로우 전압(VGL)에 의해 턴-오프되어 클럭 단자(CLK)와 출력 노드(NO) 간의 접속을 차단한다. 따라서, 제3 기간(t3) 동안 제k 스테이지(ST(k))의 출력(OUT(k))은 게이트 로우 전압(VGL)으로 발생한다.

네 번째로, 제4 기간(t4) 동안 스타트 단자(START)에는 게이트 로우 전압(VGL)의 스타트 신호(VST) 또는 전단 캐리신호인 제k-1 스테이지의 출력(OUT(k-1))이 입력되고, 클럭 단자(CLK)에는 게이트 하이 전압(VGH)의 제1 클럭(CLK1)이 입력되며, 리셋 단자(RESET)에는 게이트 로우 전압(VGL)의 제2 클럭(CLK2)이 입력된다.

제6 TFT(T6)의 턴-오프와 제7 TFT(T7)의 턴-온으로 인해, 제1 노드(N1)는 게이트 하이 전압(VGH)으로 충전된다. 제5 TFT(T5)가 제1 노드(N1)의 게이트 하이 전압(VGH)에 의해 턴-온되므로, 제4 TFT(T4)의 게이트 전극과 드레인 전극은 접속된다. 제4 TFT(T4)의 턴-오프로 인해, QB 노드(QB)에는 더 이상 게이트 하이 전압(VGH)이 공급되지 않으나, QB 노드(QB)는 제2 캐패시터(C2)에 의해 게이트 하이 전압(VGH)을 유지한다. 제2 TFT(T2)는 QB 노드(QB)의 게이트 하이 전압(VGH)에 의해 턴-온을 유지하므로, Q 노드(Q)는 출력 노드(NO)와 접속을 유지한다.

풀-다운 TFT(TD)는 QB 노드(QB)의 게이트 하이 전압(VGH)에 의해 턴-온되어 게이트 로우 전압 단자(VGLT)와 출력 노드(NO)를 접속시킨다. 풀-업 TFT(TU)는 Q 노드(Q)의 게이트 로우 전압(VGL)에 의해 턴-오프되어 클럭 단자(CLK)와 출력 노드(NO) 간의 접속을 차단한다. 따라서, 제4 기간(t4) 동안 제k 스테이지(ST(k))의 출력(OUT(k))은 게이트 로우 전압(VGL)으로 발생한다.

나머지 액티브 기간 동안 제k 스테이지(ST(k))의 동작은 제3 및 제4 기간(t3, t4)에서 설명한 바와 같이 반복되므로, 그에 대한 설명은 생략하기로 한다.

이상에서 살펴본 바와 같이, 본 발명은 Q 노드의 방전을 제어하는 제2 TFT(T2)를 직류 전압원이 아닌 스테이지의 출력 노드(NO)에 접속시킨다. 특히, 제2 TFT(T2)는 게이트 로우 전압 단자(VGLT)에 접속된 풀-다운 TFT(TD)에 비해 소자 크기가 작게 형성되므로, 풀-다운 TFT(TD)보다 직류 스트레스(DC stress)에 민감하다. 따라서, 본 발명은 제2 TFT(T2)를 직류 스트레스로부터 벗어나도록 함으로써, TFT의 소자 특성이 열화되거나 문턱전압이 쉬프트되는 문제를 해소할 수 있으므로, 쉬프트 레지스터의 신뢰성을 높일 수 있다.

또한, 제2 TFT(T2)는 Q 노드(Q)에 접속되기 때문에, Q 노드의 부트스트래핑 영향으로 게이트 로우 전압 단자(VGLT)에 접속된 제3 및 제6 TFT(T3, T6)에 비해 소스 전극과 드레인 전극 간의 전압 차가 커질 수 있다. 이 경우, 제2 TFT(T2)는 소스 전극과 드레인 전극 간의 전압 차로 인해 게이트 절연막 또는 보호막 등이 파괴될 수 있다. 따라서, 본 발명은 Q 노드(Q)가 부트스트래핑으로 게이트 하이 전압(VGH)보다 높은 전압(VGH')으로 상승하는 때에 스테이지의 출력 노드(NO)로부터 게이트 하이 전압(VGH)이 인가되므로, 제2 TFT(T2)의 소스 전극과 드레인 전극 간의 전압 차를 줄일 수 있다.

도 4는 본 발명의 실시 예에 따른 표시장치를 개략적으로 보여주는 블록도이다. 도 4를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(10), 데이터 구동회로, 게이트 구동회로, 및 타이밍 콘트롤러(11) 등을 구비한다.

본 발명의 실시예에 따른 표시장치는 게이트 펄스(또는 스캔 펄스)를 게이트 라인(또는 스캔 라인)들에 순차적으로 공급하여 라인 순차 스캐닝으로 픽셀들에 디지털 비디오 데이터를 기입하는 어떠한 표시장치도 포함될 수 있다. 예를 들어, 본 발명의 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광다이오드 표시장치(Organic Light Emitting Diode, OLED), 전계 방출 표시장치(Field Emission Display, FED), 전기영동 표시장치(Electrophoresis, EPD) 중에 어느 하나로 구현될 수 있다. 본 발명은 아래의 실시예에서 표시장치가 액정표시소자로 구현된 것을 중심으로 예시하였지만, 본 발명의 표시장치는 액정표시소자에 한정되지 않는 것에 주의하여야 한다. 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 및 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다.

표시패널(10)은 두 장의 기판 사이에 액정층이 형성된다. 표시패널(10)의 하부 기판에는 데이터 라인들, 데이터 라인들과 교차되는 게이트 라인들, 데이터 라인들과 게이트 라인들의 교차부마다 형성된 TFT, TFT에 접속되어 화소 전극과 공통전극 사이의 전계에 의해 구동되는 액정셀들, 및 스토리지 커패시터(storage capacitor) 등을 포함한 TFT 어레이가 형성된다. 표시패널(10)의 상부 기판상에는 블랙매트릭스와 컬러필터를 포함한 컬러필터 어레이가 형성된다. 본 발명의 실시예에 따른 액정표시장치는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 등의 액정모드로도 구현될 수 있다. 공통전극은 TN 모드와 VA 모드와 같은 수직전계 구동방식에서 상부 기판상에 형성되며, IPS 모드와 FFS 모드와 같은 수평전계 구동방식에서 화소 전극과 함께 하부 기판상에 형성될 수 있다. 표시패널(10)의 상부 기판과 하부 기판상에는 광축이 직교하는 편광판이 부착되고, 액정층과 접하는 계면에 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

데이터 구동회로는 다수의 소스 드라이브 IC(12)들을 포함한다. 소스 드라이브 IC(12)들은 타이밍 콘트롤러(11)로부터 디지털 비디오 데이터(DATA)를 입력 받는다. 소스 드라이브 IC(12)들 각각은 타이밍 콘트롤러(11)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터(DATA)를 감마보상전압으로 변환하여 데이터 전압을 발생하고, 그 데이터 전압을 게이트 펄스에 동기되도록 표시패널(10)의 데이터 라인들에 공급한다. 소스 드라이브 IC(12)들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터 라인들에 접속될 수 있다.

게이트 구동회로는 레벨 쉬프터(13)와 쉬프트 레지스터(14)를 포함한다. 레벨 쉬프터(13)는 타이밍 콘트롤러(11)로부터 입력되는 클럭들(CLKs)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 레벨 쉬프트된 클럭들(CLKs)은 쉬프트 레지스터(14)로 입력된다. 쉬프트 레지스터(14)는 표시패널(10)의 게이트 라인들에 연결되어 게이트 라인들에 게이트 펄스를 순차적으로 출력한다. 쉬프트 레지스터(14)는 GIP(Gate Drive-IC In Panel) 방식으로 표시패널(10)의 하부 기판상에 직접 형성된다. GIP 방식에서, 레벨 쉬프터(13)는 인쇄회로보드(Printed Circuit Board)(15) 상에 실장된다.

타이밍 콘트롤러(11)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 시스템으로부터 디지털 비디오 데이터(RGB)를 입력받는다. 타이밍 콘트롤러(11)는 호스트 시스템으로부터 입력되는 디지털 비디오 데이터(DATA)를 소스 드라이브 IC(12)들로 전송한다. 또한, 타이밍 콘트롤러(11)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 시스템으로부터 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 메인 클럭 등의 타이밍 신호를 입력받는다. 타이밍 콘트롤러(11)는 호스트 시스템으로부터의 타이밍 신호를 기준으로 데이터 구동회로와 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호, 소스 드라이브 IC(12)들의 동작 타이밍과 데이터 전압의 극성을 제어하기 위한 데이터 타이밍 제어신호(DCS)를 포함한다.

게이트 타이밍 제어신호는 스타트 전압과 i(i는 3 이상의 자연수) 상으로 순차적으로 발생하는 클럭들(CLKs) 등을 포함한다. 스타트 전압은 쉬프트 레지스터(14)에 입력되어 쉬프트 레지스터(14)의 쉬프트 스타트 타이밍을 제어한다. 클럭들(CLKs)은 레벨 쉬프터(13)에 입력되어 레벨 쉬프팅된 후에 쉬프트 레지스터(14)에 입력되며, 스타트 전압을 쉬프트시키기 위한 클럭신호로 이용된다.

데이터 타이밍 제어신호(DCS)는 소스 스타트 펄스(Source Start Pulse), 소스 샘플링 클럭(Source Sampling Clock), 극성(Polarity) 제어신호, 및 소스 출력 인에이블신호(Source Output Enable) 등을 포함한다. 소스 스타트 펄스는 소스 드라이브 IC(12)들의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC(12)들 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호는 소스 드라이브 IC(12)들로부터 출력되는 데이터 전압의 극성을 제어한다. 타이밍 콘트롤러(11)와 소스 드라이브 IC(12)들 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10: 표시패널 11: 타이밍 콘트롤러
12: 소스 드라이브 IC 13: 레벨 쉬프터
14: 쉬프트 레지스터 15: 인쇄회로보드
111: Q 노드 전압 제어부 112: QB 노드 전압 제어부
113: 제1 노드 전압 제어부 114: 출력부
115: 초기화부

Claims

순차적으로 위상이 지연되는 i(i는 2 이상의 자연수)상 클럭들을 입력받아 순차적으로 출력을 발생하는 다수의 스테이지를 구비하고,
상기 스테이지는,
스타트 단자를 통해 입력되는 스타트 신호 또는 전단 캐리신호에 응답하여 Q 노드를 충전하며, QB 노드의 제1 로직 레벨 전압에 응답하여 상기 Q 노드를 방전시키는 Q 노드 전압 제어부;
상기 스타트 단자를 통해 입력되는 스타트 신호 또는 전단 캐리신호에 응답하여 상기 QB 노드를 방전하며, 리셋 단자를 통해 입력되는 클럭과 제1 노드의 제1 로직 레벨 전압에 응답하여 상기 QB 노드를 충전시키는 QB 노드 전압 제어부; 및
상기 Q 노드와 QB 노드의 전압에 따라 출력 노드를 클럭 단자 및 제2 로직 레벨 전압이 공급되는 제2 로직 레벨 전압 단자 중 어느 하나에 접속시키는 출력부를 포함하고,
상기 Q 노드 전압 제어부는,
상기 QB 노드의 제1 로직 레벨 전압에 응답하여 상기 Q 노드와 상기 출력 노드를 접속시켜 상기 Q 노드를 상기 출력 노드의 전압으로 방전시키는 TFT를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
제 1 항에 있어서,
상기 스테이지는,
초기화 단자를 통해 입력되는 초기화 신호에 응답하여 액티브 기간 동안 상기 Q 노드를 충전하고 상기 QB 노드를 방전할 수 있도록 초기화하는 초기화부; 및
상기 클럭 단자를 통해 입력되는 클럭에 응답하여 상기 제1 노드를 충전하고, 상기 스타트 단자를 통해 입력되는 스타트 신호 또는 전단 캐리신호에 응답하여 상기 제1 노드를 방전하는 제1 노드 전압 제어부를 더 포함하는 것을 특징으로 하는 쉬프트 레지스터.
제 2 항에 있어서,
상기 Q 노드 전압 제어부는,
상기 스타트 단자를 통해 입력되는 스타트 신호 또는 전단 캐리신호에 응답하여 상기 Q 노드와 스타트 단자를 접속시키는 제1 TFT; 및
상기 QB 노드의 전압에 응답하여 상기 Q 노드와 출력 노드를 접속시키는 제2 TFT를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
제 3 항에 있어서,
상기 QB 노드 전압 제어부는,
상기 스타트 단자를 통해 입력되는 스타트 신호 또는 전단 캐리신호에 응답하여 상기 QB 노드와 제2 로직 레벨 전압 단자를 접속시키는 제3 TFT;
상기 리셋 단자를 통해 입력되는 클럭에 응답하여 상기 QB 노드와 리셋 단자를 접속시키는 제4 TFT; 및
상기 제1 노드의 제1 로직 레벨 전압에 응답하여 상기 제4 TFT의 게이트 전극과 드레인 전극을 접속시키는 제5 TFT를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
제 4 항에 있어서,
상기 제1 노드 전압 제어부는,
상기 스타트 단자를 통해 입력되는 스타트 신호 또는 전단 캐리신호에 응답하여 상기 제1 노드와 제2 로직 레벨 전압 단자를 접속시키는 제6 TFT; 및
상기 클럭 단자를 통해 입력되는 클럭에 응답하여 상기 제1 노드와 클럭 단자를 접속시키는 제7 TFT를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
제 5 항에 있어서,
상기 초기화부는,
상기 초기화 단자를 통해 입력되는 초기화 신호에 응답하여 상기 Q 노드와 제1 TFT를 접속시키는 제8 TFT; 및
상기 초기화 단자를 통해 입력되는 초기화 신호에 응답하여 상기 스타트 단자를 상기 제3 및 제6 TFT의 게이트 전극에 접속시키는 제9 TFT를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
제 6 항에 있어서,
상기 출력부는,
상기 Q 노드의 전압에 응답하여 상기 클럭 단자와 출력 노드를 접속시키는 풀-업 TFT; 및
상기 QB 노드의 전압에 응답하여 상기 제2 로직 레벨 전압 단자와 출력 노드를 접속시키는 풀-다운 TFT를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
제 1 항에 있어서,
상기 리셋 단자에 입력되는 클럭은 상기 클럭 단자에 입력되는 클럭보다 적어도 한 상 이상 위상이 지연된 클럭인 것을 특징으로 하는 쉬프트 레지스터.
제 1 항에 있어서,
상기 제1 로직 레벨 전압은 상기 제2 로직 레벨 전압보다 높은 레벨의 전압인 것을 특징으로 하는 쉬프트 레지스터.
제 1 항에 있어서,
상기 스테이지는,
상기 Q 노드와 출력 노드 사이에 접속된 제1 캐패시터;
상기 QB 노드와 상기 제2 로직 레벨 전압 단자 사이에 접속되어 상기 QB 노드의 전압을 일정하게 유지하는 제2 캐패시터;
상기 Q 노드와 상기 제2 로직 레벨 전압 단자 사이에 접속되어 상기 Q 노드의 전압을 일정하게 유지하는 제3 캐패시터; 및
상기 제1 노드와 상기 제2 로직 레벨 전압 단자 사이에 접속되어 상기 제1 노드의 전압을 일정하게 유지하는 제4 캐패시터를 더 포함하는 것을 특징으로 하는 쉬프트 레지스터.
데이터 라인들과 게이트 라인들이 형성된 표시패널;
입력되는 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하여 상기 데이터 라인들에 공급하는 데이터 구동회로; 및
상기 데이터 라인들에 동기되는 게이트 펄스를 상기 게이트 라인들에 순차적으로 출력하는 쉬프트 레지스터를 포함한 게이트 구동회로를 구비하고,
상기 쉬프트 레지스터는 순차적으로 위상이 지연되는 i(i는 2 이상의 자연수)상 클럭들을 입력받아 순차적으로 출력을 발생하는 다수의 스테이지를 구비하며,
상기 스테이지는,
스타트 단자를 통해 입력되는 스타트 신호 또는 전단 캐리신호에 응답하여 Q 노드를 충전하며, QB 노드의 제1 로직 레벨 전압에 응답하여 상기 Q 노드를 방전시키는 Q 노드 전압 제어부;
상기 스타트 단자를 통해 입력되는 스타트 신호 또는 전단 캐리신호에 응답하여 상기 QB 노드를 방전하며, 리셋 단자를 통해 입력되는 클럭과 제1 노드의 제1 로직 레벨 전압에 응답하여 상기 QB 노드를 충전시키는 QB 노드 전압 제어부; 및
상기 Q 노드와 QB 노드의 전압에 따라 출력 노드를 클럭 단자 및 제2 로직 레벨 전압이 공급되는 제2 로직 레벨 전압 단자 중 어느 하나에 접속시키는 출력부를 포함하고,
상기 Q 노드 전압 제어부는,
상기 QB 노드의 제1 로직 레벨 전압에 응답하여 상기 Q 노드와 상기 출력 노드를 접속시켜 상기 Q 노드를 상기 출력 노드의 전압으로 방전시키는 TFT를 포함하는 것을 특징으로 하는 표시장치.