KR20120031651A - 표시장치와 그 클럭신호 제어방법 - Google Patents

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Abstract

본 발명은 표시장치와 그 클럭신호 제어방법에 관한 것으로, 데이터라인들과 게이트라인들이 교차되는 표시패널; 순차적으로 지연되는 게이트 시프트 클럭신호들, 상기 게이트펄스의 출력 타이밍을 제어하기 위한 게이트 출력 인에이블신호, 및 상기 게이트라인들 중에서 첫 번째 게이트라인에 공급되는 첫 번째 게이트펄스의 타이밍을 제어하기 위한 스타트 펄스를 발생하는 타이밍 콘트롤러; 상기 게이트 시프트 클럭신호들을 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙하는 클럭신호들로 변환하고 상기 게이트 출력 인에이블신호의 펄스 온 타임 내에서부터 상기 클럭신호들을 라이징시키는 클럭신호 전압 변조회로; 및 상기 표시패널에 형성되어 상기 클럭신호들에 응답하여 상기 스타트펄스를 시프트시켜 게이트펄스를 상기 게이트라인들에 순차적으로 공급하는 시프트 레지스터를 포함한다.

Description

표시장치와 그 클럭신호 제어방법{DISPLAY DEVICE AND METHOD OF CONTROLLING CLOCK SIGNAL THEREOF}
본 발명은 클럭신호에 응답하여 게이트라인들에 게이트펄스를 순차적으로 공급하기 위한 게이트 구동회로를 포함한 표시장치와 그 클럭신호 제어방법에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 음극선관을 빠르게 대체하고 있다. 액정표시장치는 상하부의 투명 기판들 이방성 유전율을 갖는 액정층을 형성하고, 비디오 데이터에 따라 액정층에 형성되는 전계의 세기를 조정하여 액정 물질의 분자 배열을 변경시켜원하는 화상을 표시한다.
액정표시장치의 구동 회로는 표시패널의 데이터라인들에 비디오 데이터의 데이터전압을 공급하는 데이터 구동회로와, 데이터전압에 동기되는 게이트펄스를 표시패널의 게이트라인들(또는 스캔라인들)에 순차적으로 공급하는 게이트 구동회로를 포함한다. 게이트 구동회로는 GIP(Gate In Panel) 공정에 의해 TFT 어레이와 함께 표시패널의 하부 기판 상에 직접 형성될 수 있다. 이 게이트 구동회로는 표시패널에 형성된 시프트 레지스터(Shift register)와, 표시패널에 전기적으로 연결된 인쇄회로보드(Printed Circuit Board, 이하 "PCB"라 함) 상에 형성된 레벨 시프터(Level shifter)를 포함한다. GIP 공정에 의해 TFT 어레이에 직접 형성된 게이트 구동회로의 (이하, "GIP 게이트 구동회로"라 함)의 시프트 레지스터는 도 1 및 도 2와 같은 회로 구성으로 구현된다.
GIP 게이트 구동회로의 시프트 레지스터는 도 1 및 도 2와 같이 클럭신호들(CLK1~n), 고전위 전원전압(VDD), 저전위 전원전압(VSS), 및 스타트펄스(VST)가 입력되고 종속적으로 접속된 다수의 스테이지들(ST1~STn)을 포함한다. 클럭신호들(CLK1~n)은 위상이 순차적으로 지연된 n(n은 2 이상의 자연수) 상(phase) 클럭신호들로서 레벨 시프터를 통해 전압 레벨이 조정되어 시프트 레지스터에 입력된다. 레벨 시프터는 클럭신호들(CLK1~n)과 함께 스타트펄스(VST)의 전압 레벨을 조정하여 시프트 레지스터에 공급한다.
스테이지들(STn-1~STn) 각각은 Q 노드 전압에 따라 제i(n 이하의 자연수) 클럭신호(CLKi)의 게이트 하이 전압(VGH)을 출력하는 풀업 트랜지스터(Pull-up transistor, T1), QB 노드 전압에 따라 출력 전압을 저전위 전압(VSS)까지 방전시키는 풀다운 트랜지스터(Pull-down transistor, T2), 및 Q 노드와 QB 노드를 제어하는 노드 제어회로(NCON)를 포함한다. 노드 제어회로(NCON)는 스타트펄스(VST) 또는 이전 스테이지의 출력 전압으로 Q 노드와 QB 노드를 충/방전시켜 풀업 트랜지스터(T1)와 풀다운 트랜지스터(T2)의 게이트전압을 제어한다. 노드 제어회로(NCON)는 제i-1 클럭신호(CLKi-1)에 응답하여 스타트펄스(VST) 또는 이전 스테이지의 출력 전압으로 Q 노드를 충전시킨 후에 제i 클럭신호(CLKi)에 응답하여 풀업 트랜지스터(T1)의 게이트전압을 충분히 상승시켜 풀업 트랜지스터(T1)를 통해 출력 전압을 상승시킨다. 노드 제어회로(NCON)는 제i+1 클럭신호(CLKi+1)에 응답하여 QB 노드를 충전시켜 풀다운 트랜지스터(T2)를 통해 출력 전압을 방전시킬 수 있다.
클럭신호들(CLK1~n)은 도 3과 같이 게이트 출력 인에이블신호(Gate Outpu Enable, GOE)의 폴링에지와 라이징 에지 사이의 기간(GOE pulse off 타임) 동안 순차적으로 발생되어 시프트 레지스터의 스테이지들에 입력된다. 도 3에서, 제1 클럭신호(CLK1)와 제3 클럭신호(CLK3) 사이에서 발생되는 제2 클럭신호는 생략되었다. 제2 클럭신호는 도 3에 도시된 게이트 출력 인에이블신호(GOE)와는 다른 게이트 출력 인에이블신호(GOE)의 GOE pulse off 타임 동안 발생될 수 있고, 제1 클럭신호(CLK1)의 뒷부분과 제3 클럭신호(CLK3)의 앞부분에 중첩될 수 있다. 레벨 시프터와 시프트 레지스터 사이의 클럭신호 전송배선과 기생용량에 의한 RC 딜레이(delay)에 의해 시프트 레지스터에 입력되는 클럭신호들(CLK1~n)은 도 4b와 같이 라이징 타임(Trc)이 길어지게 되어 Q 노드 출력 전압이 낮아진다. 여기서, 기생용량은 동일 평면 상에 형성된 배선들 간의 기생용량, 절연층을 사이에 두고 교차하는 배선들 간의 기생용량, 표시패널에 존재하는 기생용량을 포함한다. 그 결과, 시프트 레지스터로부터 출력되는 게이트펄스(Vgate)의 전압이 빠른 시간 내에 충분히 상승하지 못하여 표시패널의 픽셀 유효 충전 타임이 부족하게 되고, 표시패널의 TFT 어레이에 형성된 TFT의 게이트전압이 충분히 상승하지 못하여 픽셀의 데이터 전압 유효 충전양이 작아진다. 도 4a는 레벨 시프터로부터 출력된 직후의 클럭신호 파형이고, 도 4b는 RC 딜레이에 의해 라이징 타임이 길어진 상태로 시프트 레지스터에 입력되는 클럭신호 파형이다. 도 5는 도 3과 같은 클럭신호가 GIP 게이트 구동회로의 시프트 레지스터에 입력될 때 시프트 레지스터로부터 출력되는 게이트펄스와 픽셀의 데이터전압을 보여 주는 시뮬레이션 결과 도면이다. 도 5에서, "Tr"은 픽셀에 충전되는 데이터전압(Vpix)의 라이징 타임으로서 시뮬레이션 결과, 4.3725μsec로 측정되었다. 데이터전압은 게이트 출력 인에이블신호(GOE)에 이어서 발생된다. 데이터 구동회로는 게이트 출력 인에이블신호(GOE) 직후에 발생되는 소스 출력 인에이블신호(Source Output Enable, SOE)에 응답하여 데이터전압을 표시패널의 데이터라인들에 공급한다.
본 발명은 표시패널의 픽셀 유효 전압 충전양을 높일 수 있는 표시장치와 그 클럭신호 제어방법을 제공한다.
본 발명의 표시장치는 데이터라인들과 게이트라인들이 교차되는 표시패널; 순차적으로 지연되는 게이트 시프트 클럭신호들, 상기 게이트펄스의 출력 타이밍을 제어하기 위한 게이트 출력 인에이블신호, 및 상기 게이트라인들 중에서 첫 번째 게이트라인에 공급되는 첫 번째 게이트펄스의 타이밍을 제어하기 위한 스타트 펄스를 발생하는 타이밍 콘트롤러; 상기 게이트 시프트 클럭신호들을 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙하는 클럭신호들로 변환하고 상기 게이트 출력 인에이블신호의 펄스 온 타임 내에서부터 상기 클럭신호들을 라이징시키는 클럭신호 전압 변조회로; 및 상기 표시패널에 형성되어 상기 클럭신호들에 응답하여 상기 스타트펄스를 시프트시켜 게이트펄스를 상기 게이트라인들에 순차적으로 공급하는 시프트 레지스터를 포함한다.
상기 표시장치의 클럭신호 제어방법은 순차적으로 지연되는 게이트 시프트 클럭신호들, 상기 게이트펄스의 출력 타이밍을 제어하기 위한 게이트 출력 인에이블신호, 및 상기 게이트라인들 중에서 첫 번째 게이트라인에 공급되는 첫 번째 게이트펄스의 타이밍을 제어하기 위한 스타트 펄스를 발생하는 단계; 상기 게이트 시프트 클럭신호들을 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙하는 클럭신호들로 변환하고 상기 게이트 출력 인에이블신호의 펄스 온 타임 내에서부터 상기 클럭신호들을 라이징시키는 단계: 및 상기 표시패널에 형성된 시프트 레지스터를 이용하여 상기 클럭신호들에 응답하여 상기 스타트펄스를 시프트시켜 표시패널의 게이트라인들에 게이트펄스를 순차적으로 공급하는 단계를 포함한다.
본 발명은 게이트 출력 인에이블신호의 온 타임부터 클럭신호를 라이징시킴으로써 표시패널의 TFT 게이트 전압을 충분히 높이고 픽셀 유효 전압 충전양을 높일 수 있다.
도 1은 GIP 게이트 구동회로의 시프트 레지스터를 개략적으로 보여 주는 블록도이다.
도 2는 도 1에 도시된 시프트 레지스터의 스테이지 회로 구성을 보여 주는 회로도이다.
도 3은 GOE pulse off 타임 동안 출력되는 클럭신호들을 보여 주는 파형도이다.
도 4a는 레벨 시프터로부터 출력된 직후의 클럭신호를 보여 주는 파형이다.
도 4b는 RC 딜레이에 의해 라이징 타임이 길어진 상태로 시프트 레지스터에 입력되는 클럭신호를 보여 주는 파형도이다.
도 5는 도 3과 같은 클럭신호들이 GIP 게이트 구동회로의 시프트 레지스터에 입력될 때 시프트 레지스터로부터 출력되는 게이트펄스와 픽셀의 데이터전압을 보여 주는 시뮬레이션 결과 도면이다.
도 6은 본 발명의 실시예에 따른 액정표시장치를 보여 주는 블록도이다.
도 7은 도 6에 도시된 클럭신호 전압 변조회로를 상세히 보여 주는 회로도이다.
도 8은 도 6에 도시된 클럭신호 전압 변조회로의 입/출력신호들을 보여 주는 파형도이다.
도 9a는 도 6에 도시된 클럭신호 전압 변조회로로부터 출력된 직후의 클럭신호를 보여 주는 파형이다.
도 9b는 RC 딜레이가 반영된 도 9a의 클럭신호를 보여 주는 파형도이다.
도 10은 도 8과 같은 클럭신호들이 GIP 게이트 구동회로의 시프트 레지스터에 입력될 때 시프트 레지스터로부터 출력되는 게이트펄스와 픽셀의 데이터전압을 보여 주는 시뮬레이션 결과 도면이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명의 표시장치는 GIP 게이트 구동회로를 이용하여 스캔펄스를 스캔라인들에 순차적으로 공급하여 라인 순차 스캐닝으로 픽셀들에 비디오 데이터를 기입하는 어떠한 표시장치도 포함한다. 예를 들어, 본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광다이오드 표시장치(Organic Light Emitting Diode, OLED) 중 어느 하나로 구현될 수 있다. 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. 본 발명에서 적용 가능한 액정 모드는 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식 혹은, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식이 적용될 수 있고, 이 이외에도 현재 알려진 모든 액정 모드가 적용 가능하다.
도 6을 참조하면, 본 발명의 표시장치는 표시패널(10), 데이터 구동회로, GIP 게이트 구동회로, 및 타이밍 콘트롤러(11) 등을 구비한다.
표시패널(10)은 액정표시장치(LCD)나 유기발광다이오드 표시장치(OLED) 등과 같은 표시패널로 구현될 수 있다. 이하에서, 액정표시패널을 중심으로 표시패널(10)을 설명하지만 액정표시패널에 한정되지 않는다. 표시패널(10)의 하부 기판에는 데이터라인들, 데이터라인들과 교차되는 게이트라인들, 데이터라인들과 게이트라인들의 교차부마다 형성된 TFT들, TFT에 접속되어 화소전극(1)과 공통전극(2) 사이의 전계에 의해 구동되는 액정셀들(Clc), 및 스토리지 커패시터(Cst) 등을 포함한 TFT 어레이가 형성된다. 표시패널(10)의 상부기판 상에는 블랙매트릭스와 컬러필터를 포함한 컬러필터 어레이가 형성된다. 공통전극(2)은 TN 모드와 VA 모드와 같은 수직전계 구동방식에서 상부기판 상에 형성되며, IPS 모드와 FFS 모드와 같은 수평전계 구동방식에서 화소전극과 함께 하부 유리기판 상에 형성될 수 있다. 표시패널(10)의 상부기판과 하부기판 상에는 광축이 직교하는 편광판이 부착되고, 액정층과 접하는 계면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다.
데이터 구동회로는 다수의 소스 드라이브 IC들(Integrated Circuit)(12)을 포함한다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 정극성/부극성 아날로그 데이터전압으로 변환한 후에 그 데이터전압을 게이트펄스에 동기되도록 표시패널(10)의 데이터라인들에 공급한다. 소스 드라이브 IC들(12)은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터라인들에 접속될 수 있다. 도 6은 소스 드라이브 IC들은 TCP(Tape Carrier Package)에 실장되어 인쇄회로보드(Printed Circuit Board, PCB)(14)와 표시패널(10)의 하부 유리기판에 TAB 방식으로 접합된 예를 보여 준다.
GIP 게이트 구동회로는 PCB(14) 상에 실장된 클럭신호 전압 변조회로(21)와, 표시패널(10)의 하부 유리기판에 형성된 시프트 레지스터(22)를 포함한다.
클럭신호 전압 변조회로(21)는 타이밍 콘트롤러(11)로부터 게이트 시프트 클럭들(GLCK1~n), 게이트 출력 인에이블신호(GOE) 및 FLK 신호를 입력받고 또한 게이트 하이 전압(VGH), 게이트 로우 전압(VGL), 프리차징 전압(VPC), 게이트 하이 변조 전압(VGM) 등의 구동 전압을 입력 받는다. 게이트 시프트 클럭들(GCLK1~n)은 소정의 위상차를 갖는 n 상(phase) 클럭신호들로서 0V와 3.3V 사이에서 스윙한다. 게이트 하이 전압(VGH)은 표시패널(10)의 TFT 어레이에 형성된 TFT의 문턱 전압 이상의 전압으로서 대략 20V 내외의 전압이고, 게이트 로우 전압(VGL)은 표시패널(10)의 TFT 어레이에 형성된 TFT의 문턱 전압보다 낮은 전압으로서 대략 -5V 내외의 전압이다. 프리차징 전압(VPC)과 게이트 변조 전압(VGM)은 게이트 로우 전압(VGL) 보다 높고 게이트 하이 전압(VGH) 보다 낮은 전압이다.
클럭신호 전압 변조회로(21)는 타이밍 콘트롤러(11)로부터 입력되는 게이트 시프트 클럭들(GLCK1~n)을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅하여 클럭신호(CLK1~n)를 출력한다. 클럭신호 전압 변조회로(21)는 타이밍 콘트롤러(11)로부터의 게이트 출력 인에이블신호(GOE)와 게이트 시프트 클럭(GCLK1~n)에 응답하여 게이트 출력 인에이블신호(GOE)의 펄스폭기간(GOE pulse on 타임) 동안 클럭신호(CLK1~n)의 전압을 게이트 로우 전압(VGL)으로부터 프리차징 전압(VPC) 이상으로 상승시킴으로써 시프트 레지스터의 Q 노드 충전 전압을 높이고 액정셀(또는 픽셀)의 유효 데이터 전압 충전양을 높인다. 또한, 클럭신호 전압 변조회로(21)는 타이밍 콘트롤러(11)로부터 입력되는 FLK 신호에 응답하여 게이트펄스의 폴링에지에서 게이트 하이 전압(VGH)을 게이트 하이 변조 전압(VGM)으로 하향 변조하여 액정셀(Clc)에 충전된 데이터전압의 ΔVp를 낮추어 플리커를 저감한다.
시프트 레지스터(22)는 TFT 어레이와 함께 표시패널(10)의 하부 유리기판 상에 형성된다. 시프트 레지스터(22)는 도 1 및 도 2와 같은 회로로 구현될 수 있다. 이 시프트 레지스터(22)는 타이밍 콘트롤러(11)로부터 입력되는 스타트펄스(VST, 도시하지 않음)를 클럭신호 전압 변조회로(21)로부터 클럭신호들(CLK1~n)에 따라 순차적으로 시프트시킴으로써 표시패널(10)의 게이트라인들에 게이트펄스를 순차적으로 공급한다.
타이밍 콘트롤러(11)는 PCB(14) 상에 실장된다. 타이밍 콘트롤러(11)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(11)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(12)로 전송한다.
타이밍 콘트롤러(11)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(11)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 소스 드라이브 IC들(12)과 GIP 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로의 동작 타임을 제어하기 위한 게이트 타이밍 제어신호, 소스 드라이브 IC들(12)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
게이트 타이밍 제어신호는 스타트 펄스(VST), 게이트 시프트 클럭(GCLK1~n), FLK 신호, 게이트 출력 인에이블신호(GOE) 등을 포함한다. 스타트 펄스(VST)는 시프트 레지스터(22)에 입력되어 첫 번째 게이트펄스 타이밍을 제어한다. 게이트 시프트 클럭(GCLK1~n)은 클럭신호 전압 변조회로(21)에 입력되어 레벨 쉬프팅된 후에 시프트 레지스터(22)에 입력되며, 게이트 스타트 펄스(VST)를 시프트시키기 위한 클럭신호로 이용된다. FLK 신호(FLK)는 게이트펄스의 폴링에지에서 게이트 하이 전압(VGH)의 변조 타이밍을 제어한다. 게이트 출력 인에이블신호(GOE)는 클럭신호 전압 변조회로(21)에 입력되어 게이트펄스 전압의 프리차징 전압 타이밍을 제어함과 아울러, 클럭신호(CLK1~n)의 펄스폭 타임을 제어한다. 게이트 출력 인에이블신호(GOE)는 도 3 및 도 8과 같이 대략 1 수평기간의 주기로 반복 발생되는 펄스신호이다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(12)의 시프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(12) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터전압의 극성을 제어한다. 타이밍 콘트롤러(11)과 소스 드라이브 IC들(12) 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
도 7은 클럭신호 전압 변조회로(21)를 상세히 보여 주는 회로도이다. 도 8은 클럭신호 전압 변조회로(21)의 입/출력신호들을 보여 주는 파형도이다.
도 7 및 도 8을 참조하면, 클럭신호 전압 변조회로(21)는 클럭신호들(CLK1~n) 각각의 전압을 변조하기 위한 n 개의 변조회로를 포함하고, 변조회로 각각은 AND 게이트(71), 제1 로직부(72), 제2 로직부(73), 및 제1 내지 제4 트랜지스터들(T1~T4) 등을 포함한다. 제1, 제2 및 제4 트랜지스터(T1, T2, T4)는 n 타입 MOS TFT(Metal Oxide Semiconductor TFT)로 구현되고, 제3 트랜지스터(T3)는 p 타입 MOS TFT로 구현될 수 있다.
AND 게이트(71)는 게이트 출력 인에이블신호(GOE)와 게이트 시프트 클럭(GCLK1)을 논리곱 연산하고, 그 결과를 제1 로직부(72)에 공급한다. AND 게이트(71)의 출력신호는 게이트 출력 인에이블신호(GOE)와 게이트 시프트 클럭(GCLK1)의 논리값이 모두 하이 로직 값일 때 하이 논리값으로 발생된다.
제1 로직부(72)는 AND 게이트(71)의 하이 로직 출력에 응답하여 제1 트랜지스터(T1)를 턴-온(turn-on)시켜 클럭신호 전압 변조회로(21)의 출력노드에 전압을 프리차징 전압(VPC)을 공급하여 클럭신호(CLKi)의 전압을 상승시킨다. 제1 로직부(72)는 제1 트랜지스터(T1)의 게이트전압을 조정하여 제1 트랜지스터(T1)의 채널 전류를 조정함으로써 제1 트랜지스터(T1)의 온/오프 타이밍을 조정하고, 클럭신호(CLKi)의 라이징 에지 전압을 조정할 수 있다. 제1 트랜지스터(T1)의 게이트전극은 제1 로직부(72)의 출력단자에 접속된다. 제1 트랜지스터(T1)의 소스전극은 클럭신호 전압 변조회로(21)의 출력노드에 접속되고, 제1 트랜지스터(T1)의 드레인전극에는 프리차징 전압(VPC)이 인가된다.
제2 트랜지스터(T2)는 게이트 시프트 클럭(GCLK1)가 하이 로직(GCLK1 on)일 때 턴-온되어 게이트 하이 전압(VGH)을 클럭신호 전압 변조회로(21)의 출력노드에 공급하여 클럭신호(CLK1)의 전압을 게이트 하이 전압(VGH)까지 상승시키는 반면, 게이트 시프트 클럭(GCLK1)이 로우 로직(GCLK1 off)일 때 턴-오프된다. 제2 트랜지스터(T2)의 게이트전극에는 게이트 시프트 클럭(GCLK1)이 인가된다. 제2 트랜지스터(T2)의 소스전극에는 게이트 하이 전압(VGH)이 인가되고, 제2 트랜지스터(T2)의 드레인전극은 클럭신호 전압 변조회로(21)의 출력노드에 접속된다.
제3 트랜지스터(T3)는 게이트 시프트 클럭(GCLK1)가 로우 로직(GCLK1 off)일 때 턴-온되어 게이트 로우 전압(VGL)을 클럭신호 전압 변조회로(21)의 출력노드에 공급하여 클럭신호(CLK1)의 전압을 게이트 로우 전압(VGL)까지 낮추는 반면, 게이트 시프트 클럭(GCLK1)이 하이 로직(GCLK1 on)일 때 턴-오프된다. 제3 트랜지스터(T3)의 게이트전극에는 게이트 시프트 클럭(GCLK1)이 인가된다. 제3 트랜지스터(T3)의 소스전극에는 게이트 로우 전압(VGL)이 인가되고, 제3 트랜지스터(T3)의 드레인전극은 클럭신호 전압 변조회로(21)의 출력노드에 접속된다.
제2 로직부(73)에는 게이트 시프트 클럭(GCLK1)과 FLK 신호(73)가 입력된다. FLK 신호(73)는 게이트 시프트 클럭(GCLK1)의 폴링 에지 근방에서 하이 로직 펄스로 발생된다. 제2 로직부(73)는 게이트 시프트 클럭(GCLK1)과 FLK 신호를 논리곱 연산하여 그 결과로 제4 트랜지스터(T4)를 턴-온시킨다. 제4 트랜지스터(T4)는 제2 로직부(73)의 제어 하에 게이트 시프트 클럭(GCLK1)의 폴링에지 근방에서 턴-온되어 클럭신호 전압 변조회로(21)의 출력노드에 게이트 하이 변조전압(VGM)을 공급하여 클럭신호(CLK1)의 전압을 게이트 하이 전압(VGH)으로부터 게이트 하이 변조전압(VGM)까지 낮춘다. 제4 트랜지스터(T4)의 게이트전극은 제2 로직부(73)의 출력노드에 접속된다. 제4 트랜지스터(T4)의 소스전극은 클럭신호 전압 변조회로(21)의 출력노드에 접속되고, 제4 트랜지스터(T4)의 드레인전극에는 게이트 로우 전압(VGL)이 인가된다. 한편, 표시소자에 따라 제2 로직부(73)와 제4 트랜지스터(T4)는 생략될 수 있다. 예컨대, 유기발광다이오드 표시장치(OLED)의 경우에 액정셀의 ΔVp 문제가 없으므로 유기발광다이오드 표시장치(OLED)에서 제2 로직부(73)와 제4 트랜지스터(T4)가 생략될 수 있다.
도 8에서, 제n 클럭신호(CLKn)와 제n+2 클럭신호(CLKn+2) 사이에서 발생되는 제n+1 클럭신호는 생략되었다. 제n+1 클럭신호는 도 8에 도시된 게이트 출력 인에이블신호(GOE)와는 다른 게이트 출력 인에이블신호(GOE)의 GOE pulse on 타임 내에서부터 라이징될 수 있고, 제n 클럭신호(CLKn)의 뒷부분과 제n+2 클럭신호(CLKn+2)의 앞부분에 중첩될 수 있다.
도 9a는 도 6에 도시된 클럭신호 전압 변조회로(21)로부터 출력된 직후의 클럭신호를 보여 주는 파형이다. 도 9b는 RC 딜레이가 반영된 도 9a의 클럭신호를 보여 주는 파형도이다. 도 9b에서, "Trca"는 GOE pulse on 타임 내에 존재하는 게이트 하이 전압(VGH)의 10%로부터 게이트 하이 전압(VGH)의 90%까지 충전되는 클럭신호(CLK)의 라이징 타임이며, "Trcb"는 표시패널(10)의 데이터라인들에 데이터전압이 공급되기 시작하는 GOE 폴링 에지 이후로부터 게이트 하이 전압(VGH)의 90%까지 충전되는 클럭신호(CLK)의 라이징 타임이다. 본 발명은 GOE pulse on 타임부터 클럭신호(CLK)를 라이징시키므로 데이터전압이 데이터라인들에 공급되기 시작할 때 TFT 어레이의 TFT 게이트전압을 충분히 TFT on 타임 동안 데이터 액정셀(또는 픽셀)의 유효 충전 전압을 충분히 높일 수 있다. 도 10은 도 8과 같은 클럭신호들이 GIP 게이트 구동회로의 시프트 레지스터에 입력될 때 시프트 레지스터로부터 출력되는 게이트펄스와 픽셀의 데이터전압을 보여 주는 시뮬레이션 결과 도면이다. 도 10에서, "Tr"은 픽셀에 충전되는 데이터전압(Vpix)의 라이징 타임으로서 도 5와 동일한 표시패널과 동일한 구동전압 조건에서 클럭신호만 도 8과 같이 변조한 시뮬레이션 결과, 3.9651μsec로 측정되었다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10 : 표시패널 12 : 소스 드라이브 IC
14 : PCB 71 : AND 게이트
72 : 제1 로직부 73 : 제2 로직부
T1~T4 : 트랜지스터
21 : GIP 게이트 구동회로의 클럭신호 전압 변조회로
22 : GIP 게이트 구동회로의 시프트 레지스터

Claims (5)

  1. 데이터라인들과 게이트라인들이 교차되는 표시패널;
    순차적으로 지연되는 게이트 시프트 클럭신호들, 상기 게이트펄스의 출력 타이밍을 제어하기 위한 게이트 출력 인에이블신호, 및 상기 게이트라인들 중에서 첫 번째 게이트라인에 공급되는 첫 번째 게이트펄스의 타이밍을 제어하기 위한 스타트 펄스를 발생하는 타이밍 콘트롤러;
    상기 게이트 시프트 클럭신호들을 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙하는 클럭신호들로 변환하고 상기 게이트 출력 인에이블신호의 펄스 온 타임 내에서부터 상기 클럭신호들을 라이징시키는 클럭신호 전압 변조회로; 및
    상기 표시패널에 형성되어 상기 클럭신호들에 응답하여 상기 스타트펄스를 시프트시켜 게이트펄스를 상기 게이트라인들에 순차적으로 공급하는 시프트 레지스터를 포함하는 것을 특징으로 하는 표시장치.
  2. 제 1 항에 있어서,
    상기 클럭신호 변조회로는,
    상기 게이트 하이 전압 보다 낮고 상기 게이트 로우 전압 보다 높은 전압으로 설정된 프리차장 전압을 상기 클럭신호들이 출력되는 출력 노드에 공급하기 이한 제1 트랜지스터;
    상기 게이트 시프트 클럭의 하이 로직 전압에 응답하여 상기 게이트 하이 전압을 상기 출력 노드에 공급하여 상기 클럭신호의 전압을 상기 게이트 하이 전압까지 상승시키는 제2 트랜지스터;
    상기 게이트 시프트 클럭의 로우 로직 전압에 응답하여 상기 출력 노드의 전압을 방전시켜 상기 클럭신호의 전압을 상기 게이트 로우 전압까지 낮추는 제3 트랜지스터;
    상기 게이트 출력 인에이블신호와 상기 게이트 시프트 클럭의 논리곱 연산 결과를 출력하는 AND 게이트; 및
    상기 AND 게이트의 하이 로직 출력에 응답하여 제1 트랜지스터의 게이트전압을 높여 상기 클럭신호들을 라이징시키는 제1 로직부를 포함하는 것을 특징으로 하는 표시장치.
  3. 제 2 항에 있어서,
    상기 클럭신호 변조회로는,
    상기 게이트 하이 전압 보다 낮고 상기 게이트 로우 전압 보다 높은 전압으로 설정된 게이트 하이 변조 전압을 상기 출력 노드에 공급하기 위한 제4 트랜지스터;
    상기 게이트 시프트 클럭의 폴링 에지 근방에서 상기 제4 트랜지스터를 턴-온시켜 상기 클럭신호의 전압을 상기 게이트 하이 전압으로부터 상기 게이트 하이 변조 전압까지 낮추는 제2 로직부를 더 포함하는 것을 특징으로 하는 표시장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 표시패널은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED) 중 어느 하나의 표시패널인 것을 특징으로 하는 표시장치.
  5. 순차적으로 지연되는 게이트 시프트 클럭신호들, 상기 게이트펄스의 출력 타이밍을 제어하기 위한 게이트 출력 인에이블신호, 및 상기 게이트라인들 중에서 첫 번째 게이트라인에 공급되는 첫 번째 게이트펄스의 타이밍을 제어하기 위한 스타트 펄스를 발생하는 단계;
    상기 게이트 시프트 클럭신호들을 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙하는 클럭신호들로 변환하고 상기 게이트 출력 인에이블신호의 펄스 온 타임 내에서부터 상기 클럭신호들을 라이징시키는 단계: 및
    상기 표시패널에 형성된 시프트 레지스터를 이용하여 상기 클럭신호들에 응답하여 상기 스타트펄스를 시프트시켜 표시패널의 게이트라인들에 게이트펄스를 순차적으로 공급하는 단계를 포함하는 것을 특징으로 하는 표시장치의 클럭신호 제어방법.
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