TWI419127B - 液晶顯示裝置 - Google Patents

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TWI419127B TW098125328A TW98125328A TWI419127B TW I419127 B TWI419127 B TW I419127B TW 098125328 A TW098125328 A TW 098125328A TW 98125328 A TW98125328 A TW 98125328A TW I419127 B TWI419127 B TW I419127B
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Seungpyo Seo
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Description

液晶顯示裝置
本發明涉及一種液晶顯示裝置，能夠利用最小的時脈來調變閘極脈衝。
各種平面顯示器正在發展，這些平面顯示器具有減少之重量和體積，這些都是陰極射線管(cathode ray tubes,CTR)的缺點。這些平面顯示器包括液晶顯示裝置(liquid crystal display,LCD)、場發射顯示器(field emission display,FED)、電漿顯示面板(plasma display panel,PDP)以及電致發光裝置(electroluminescence device,EL)。
由於液晶顯示裝置的重量輕、外型薄和功耗低的特點，液晶顯示裝置的應用逐漸擴大。液晶顯示裝置用於如筆記型電腦的手提電腦、辦公設備、音訊/視訊設備、室內/室外廣告裝置等。液晶顯示裝置藉由控制施加穿過液晶胞的電場以調變從背光單元所發出的光來顯示影像。
施加穿過主動矩陣式LCD中液晶胞的電壓受到回衝電壓(或者饋通電壓，ΔVp)的影響，這個影響的發生是由於薄膜電晶體(thin film transistor,TFT)的寄生電容而發生。回衝電壓(ΔVp)在方程式1中表示：
此處，「Cgd」代表連接至閘極線的TFT的閘極端和連接至液晶胞的像素電極的TFT的汲極端之間的寄生電容，而「Von-Voff」代表施加至閘極線的閘極脈衝的閘極高壓和閘極低壓之間的差。
回衝電壓改變施加至液晶胞的像素電極的電壓，導致顯示影像中的閃爍和殘影。
在一特點中，提供有液晶顯示裝置，能夠利用最小的時脈來調變閘極脈衝並且減少閃爍和殘影。
在一特點中，提供有一種液晶顯示裝置，包括一時脈產生器，產生一第一輸入時脈信號然後一第二輸入時脈信號；一位準移位器，將第一和第二輸入時脈信號移位，並產生複數個時脈信號，該等時脈信號之電壓從一閘極高壓逐步下降至低於該閘極高壓的一調變電壓、至低於該調變電壓的一閘極低壓；以及一液晶面板，包括資料線、閘極線，與該等資料線相交、TFT，提供在該等資料線和該等閘極線之相交處、以及一閘極移位暫存器，依次將一閘極脈衝供應至該等閘極線，以響應由該位準移位器所輸入之該等時脈信號。
其他目的、特點和優點將透過以下描述和所附圖式來闡明。
以下參考第1圖至第3圖來詳細描述示例性實施例。
參考第1圖，依據本發明示例性實施例的液晶顯示裝置包括LCD面板10、控制板11以及複數個源極驅動IC 12。導引光線朝向LCD面板的背光單元及其驅動電路已從第2圖省略。
LCD面板10包括一液晶層，設置在二片玻璃基板之間。LCD面板10的液晶胞排列成矩陣圖案，其中資料線和閘極線相交。
像素陣列形成在LCD面板10的下部玻璃基板上。像素陣列包括資料線、閘極線，與資料線相交、TFT，位在一資料線和一閘極線的每一相交處、液晶胞Clc，連接至經像素電極1和公共電極2之間的電場所驅動的TFT、以及儲存電容Cst。此外，LCD面板10的下部玻璃基板包括閘極移位暫存器13，連接至像素陣列的閘極線。
閘極移位暫存器13在製造像素陣列的過程中與像素陣列一同形成在下部玻璃基板上。閘極移位暫存器13從控制板11移位一閘極開始脈衝，以響應調變時脈脈衝CLK1至CLK6，並依次將調變後的閘極開始脈衝供應至閘極線。
黑色矩陣、彩色矩陣以及公共電極2設置在LCD面板10的上部玻璃基板上。公共電極2形成在上部玻璃基板上以執行垂直電場驅動方法，如扭轉向列型(twisted nematic,TN)模式和垂直對準(vertical alignment,VA)模式，以及隨像素電極1一同形成在下部玻璃基板上以執行水平電場驅動方法，如平面切換(in-plane switching,IPS)模式和邊緣電場切換(fringe field switching,FFS)模式。光軸彼此交叉的偏光板附接至LCD面板10的上部玻璃基板和下部玻璃基板，以及提供在與液晶層介面的配向膜，以建立液晶分子的預傾角。
控制板11包括時序控制器和位準移位器。時序控制器校準數位影像資料(RGB)並將資料供應至源極驅動IC 12。時序控制器產生源極時序控制信號，以控制源極驅動器IC 12的操作時序。時序控制器包括時脈產生電路，其產生用於控制位準移位器的第一和第二時脈信號MCLK和GCLK，以及將被輸入至閘極移位暫存器13的閘極開始脈衝。位準移位器依次產生時脈信號CLK1至CLK6，該些信號的電壓在下降邊緣逐步降低，以響應從時序控制器的第一和第二時脈信號MCLK和GCLK。時脈信號CLK1至CLK6供應至LCD面板10的下部玻璃基板上所形成的閘極移位暫存器13。位準移位器將參考第2圖和第3圖來詳細描述。
源極驅動IC 12從時序控制器接收數位影像資料RGB，將數位影像資料RGB轉換為類比資料電壓，以響應來自時序控制器的源極時序控制信號，然後將類比資料電壓供應至LCD面板10的資料線，以與閘極脈衝同步。
依據本發明示例性實施例中的液晶顯示裝置在LCD面板10的下部玻璃基板上提供閘極移位暫存器，以簡化連接至LCD面板10的閘極驅動電路。此外，依據本發明示例性實施例中的液晶顯示裝置透過僅二個時脈信號逐步調變供應至閘極移位暫存器13的閘極脈衝的下降邊緣電壓，而減少方程式1中的「Von-Voff」，此部分將稍後描述，從而可補償回衝電壓以減少閃爍和殘影。
第2圖為說明控制板11的位準移位器詳細的電路圖。第3圖為說明第2圖中所示輸入至位準暫存器/輸出至位準暫存器之波形的波形圖。
參考第2圖和第3圖，位準移位器包括移位暫存器21和複數個調變控制電路23。
時序控制器產生第一時脈信號GCLK，然後從第一時脈信號GCLK延遲一預定時間的第二時脈信號MCLK。第一時脈信號GCLK的上升時間大致上與從位準移位器中所輸出的時脈信號CLK1至CLK6的上升時間同步，並且第一時脈信號GCLK的下降時間大致上與第二時脈信號MCLK的下降時間同步。第一時脈信號GCLK的脈衝寬度設定為大於第二時脈信號MCLK的脈衝寬度。第一時脈信號GCLK的週期大致上等於第二時脈信號MCLK的週期。
移位暫存器21將第一時脈信號GCLK和第二時脈信號MCLK移位，並依次將第一時脈信號GCLK和第二時脈信號MCLK供應至第一至第六輸出通道對，如第3圖中所示。
每個調變控制電路23至23的時脈輸入端子對，以一對一的方式連接至移位暫存器21的輸出通道對。第一時脈信號GCLK至GCLK輸入至調變控制電路23的第一時脈輸入端子，而第二時脈信號MCLK至MCLK輸入至調變控制電路23的第二時脈輸入端子。調變控制電路23產生供應至閘極移位暫存器13對應的時脈信號CLK1至CLK6，與作為閘極高壓位準VGH的第一時脈信號GCLK至GCLK的上升邊緣同步。在預定時間之後，調變控制電路23降低供應至閘極移位暫存器13之時脈信號CLK1至CLK6的電壓至調變電壓位準VGM，以與第二時脈信號MCLK至MCLK的上升邊緣同步。調變控制電路23至23降低供應至閘極移位暫存器13之時脈信號CLK1至CLK6的電壓位準至閘極低壓位準VGL，以與第一時脈信號GCLK至GCLK以及第二時脈信號MCLK至MCLK的下降邊緣同步。因此，調變控制電路23至23產生供應至閘極移位暫存器13的時脈信號CLK1至CLK6，以響應第一時脈信號GCLK至GCLK和第二時脈信號MCLK至MCLK，該些時脈信號依次從移位暫存器21所輸入，並逐漸降低時脈信號CLK1至CLK6的下降邊緣電壓至閘極高壓位準VGH、調變電壓位準VGM、最後閘極低壓位準VGL。
閘極高壓VGH等於或高於形成在LCD面板10的像素陣列處的TFT的閾值電壓，而閘極低壓VGL低於形成在LCD面板10的像素陣列處的TFT的閾值電壓。調變電壓VGM在閘極高壓VGH和閘極低壓VGL之間。
每個調變控制電路23至23包括邏輯單元22和第一至第三電晶體T1至T3。第一和第二電晶體T1和T2應用作為n型金屬氧化半導體(metal oxide semiconductor,MOS)的TFT，而第三電晶體T3應用作為p型MOS的TFT。
邏輯單元22在第一時脈信號GCLK至GCLK的上升邊緣處利用如D型正反器的延遲元件、以及執行第一時脈信號GCLK和第二時脈信號MCLK的邏輯操作的邏輯閘極元件，來開啟第一TFT T1，然後在第二時脈信號MCLK至MCLK的上升邊緣處開啟第二TFT T2。隨後，邏輯單元22在第二時脈信號MCLK至MCLK的下降邊緣處開啟第三TFT T3。
第一TFT T1輸出閘極高壓VGH至輸出端子，以與在邏輯單元22的控制下之第一時脈信號GCLK至GCLK的上升邊緣同步，並維持該閘極高壓VGH的輸出直到正好在第二時脈信號MCLK至MCLK的上升邊緣之前。為此，第一TFT T1的閘極電極連接至邏輯單元22的第一輸出端子，高邏輯電壓之控制脈衝從邏輯單元22輸出至該第一輸出端子。第一TFT T1的第二電極連接至閘極高壓VGH的源極，而第一TFT R1的汲極電極連接至調變控制電路23至23的輸出端子。
第二TFT T2輸出調變電壓VGM至輸出端子，以與第二時脈信號MCLK至MCLK的上升邊緣同步，並維持調變電壓VGM的輸出高達第二時脈信號MCLK至MCLK的下降邊緣。為此，第二TFT T2的閘極電極連接至移位暫存器21的第二時脈信號MCLK至MCLK的輸出端子。第二TFT T2的源極電極連接至調變電壓VGM的源極，而第二TFT T2的汲極電極連接至調變控制電路23至23的輸出端子。
第三TFT T3輸出閘極低壓VGL至輸出端子，以與在邏輯單元22的控制下之第一時脈信號GCLK至GCLK和第二時脈信號MCLK至MCLK的下降邊緣同步，並維持閘極低壓VGL的輸出直到輸入隨後的第一時脈信號GCLK至GCLK。為此，第三TFT T3的閘極電壓連接至邏輯單元22的第二輸出端子，輸出低邏輯電壓的控制脈衝。第三TFT T3的源極電極連接至閘極低壓VGL的源極，並且第三TFT T3的汲極電極連接至調變控制電路23至23的輸出端子。
第一調變控制電路23產生閘極高壓VGH的輸出信號CLK1，以與第一時脈信號GLCK的第(6k+1)時脈GCLK和GCLK(此處，k為正整數)的上升邊緣同步，然後在第二時脈信號MCLK的第(6k+1)時脈MCLK和MCLK的上升邊緣處降低輸出信號CLK1的電壓至調變電壓VGM。又，第一調變控制電路23在第二時脈信號MCLK的第(6k+1)時脈MCLK和MCLK的下降邊緣處降低輸出信號CLK1至閘極低壓VGL。
第二調變控制電路23產生閘極高壓位準VGH的輸出信號CLK2，以與第一時脈信號GCLK的第(6k+2)時脈GCLK和GCLK的上升邊緣同步，然後在第二時脈信號MCLK的第(6k+2)時脈MCLK和MCLK的上升邊緣處降低輸出信號CLK2的電壓位準至調變電壓VGM。又，第二調變控制電路23在第二時脈信號MCLK的第(6k+2)時脈MCLK和MCLK的下降邊緣處降低輸出信號CLK2至閘極低壓VGL。由於從移位暫存器21所輸入的時脈信號GCLK和MCLK晚於輸入至第一調變控制電路23的時脈信號GCLK和MCLK，因此第二調變控制電路23產生輸出信號CLK2晚於第一調變控制電路23的輸出信號CLK1。第二調變控制電路23的輸出信號CLK2部分與第一調變控制電路23的輸出信號CLK1重疊。
第三調變控制電路23產生閘極高壓VGH的輸出信號CLK3，以與第一時脈信號GCLK的第(6k+3)時脈GCLK和GCLK的上升邊緣同步，然後在第二時脈信號MCLK的第(6k+3)時脈MCLK和MCLK的上升邊緣處降低輸出信號CLK3的電壓至調變電壓VGM。又，第三調變控制電路23降低輸出信號CLK3的電壓至閘極低壓VGL，以與第二時脈信號MCLK的第(6k+3)時脈MCLK和MCLK的下降邊緣同步。由於從移位暫存器21所輸入的時脈信號GCLK和MCLK晚於輸入至第二調變控制電路23的時脈信號GCLK和MCLK，第三調變控制電路23產生輸出信號CLK3晚於第二調變控制電路23的輸出信號CLK2。第三調變控制電路23的輸出信號CLK3部分與第二調變控制電路23的輸出信號CLK2重疊。
第四調變控制電路23產生閘極高壓VGH的輸出信號CLK4，以與第一時脈信號GLCK的第(6k+4)時脈GCLK和GCLK的上升邊緣同步，然後在第二時脈信號MCLK的第(6k+4)時脈GCLK和GCLK的上升邊緣處降低輸出信號CLK4的電壓至調變電壓VGM。又，第四調變控制電路23降低輸出信號CLK4的電壓至閘極低壓VGL，以與第二時脈信號MCLK的第(6k+4)時脈MCLK和MCLK的下降邊緣同步。由於從移位暫存器21所輸入的時脈信號GCLK和MCLK晚於輸入至第三調變控制電路23的時脈信號GCLK和MCLK，因此第四調變控制電路23產生輸出信號CLK4晚於第三調變控制電路23的輸出信號CLK3。第四調變控制電路23的輸出信號CLK4部分與第三調變控制電路23的輸出信號CLK3重疊。
第五調變控制電路23產生閘極高壓VGH的輸出信號CLK5，以與第一時脈信號GCLK的第(6k+5)時脈GCLK和GCLK的上升邊緣同步，然後在第二時脈信號MCLK的第(6k+5)時脈MCLK和MCLK的上升邊緣處降低輸出信號CLK5的電壓至調變電壓VGM。又，第五調變控制電路23降低輸出信號CLK5的電壓至閘極低壓VGL，以與第(6k+5)時脈MCLK和MCLK的下降邊緣同步。由於從移位暫存器21所輸入的時脈信號GCLK和MCLK晚於輸入至第四調變控制電路23的時脈信號GCLK和MCLK，因此第五調變控制電路23產生輸出信號CLK5晚於第四調變控制電路23的輸出信號CLK4。第五調變控制電路23的輸出信號CLK5部分與第四調變控制電路23的輸出信號CLK4重疊。
第六調變控制電路23產生閘極高壓VGH的輸出信號CLK6，以與第一時脈信號GLCK的第(6k+6)時脈GCLK和GCLK的上升邊緣同步，然後在第二時脈信號MCLK的第(6k+6)時脈MCLK和MCLK的上升邊緣處降低輸出信號CLK6的電壓至調變電壓VGM。又，第六調變控制電路23降低輸出信號CLK6至閘極低壓VGL，以與第(6k+6)時脈MCLK和MCLK的下降邊緣同步。由於從移位暫存器21所輸入的時脈信號GCLK和MCLK晚於輸入至第五調變控制電路23的時脈信號GCLK和MCLK，第六調變控制電路23產生輸出信號CLK6晚於第五調變控制電路23的輸出信號CLK5。第六調變控制電路23的輸出信號CLK6部分與第五調變控制電路23的輸出信號CLK5重疊。
依據本發明示例性實施例的液晶顯示裝置可控制第一和第二時脈信號GCLK至GCLK和MCLK至MCLK的時間差，以調節輸入至閘極移位暫存器13的時脈信號CLK1至CLK6的脈衝寬度。另外，依據示例性實施例的液晶顯示裝置可調節第一和第二時脈信號GCLK至GCLK以及MCLK至MCLK的脈衝寬度和工作比，從而在輸入至閘極移位暫存器13的時脈信號CLK1至CLK6的下降邊緣處調節調變電壓VGM的持續時間。
閘極移位暫存器13可移位閘極開始脈衝，以在VGH、VGM和VGL步驟中控制供應至像素陣列的閘極線的閘極脈衝之下降邊緣，以響應從位準移位器所供應的時脈信號CLK1至CLK6，從而具有第3圖中所示的波形。
如以上所述，依據本發明示例性實施例的液晶顯示裝置可產生輸出時脈信號CLK1至CLK6，該些信號的下降邊緣僅隨二個輸入時脈信號GCLK至GCLK和MCLK至MCLK逐步下降，並且將輸出時脈信號CLK1至CLK6供應至提供在LCD面板10處的閘極移位暫存器13，以逐步控制供應至閘極線的閘極脈衝的下降邊緣。結果，依據本發明示例性實施例的液晶顯示裝置可透過減少閃爍和殘影而提高顯示品質，最小化時脈信號，並簡化產生供應至閘極移位暫存器13的時脈信號的位準移位電路的配置。
本發明可在不脫離自身特點的情況下具體化為若干形式，可理解的是以上所述者僅為用以解釋本發明之較佳實施例，並非企圖據以對本發明作任何形式上之限制，是以，凡有在相同之發明精神下所作有關本發明之任何修飾或變更，皆仍應包括在本發明意圖保護之範疇。
1．．．像素電極
2．．．公共電極
10．．．LCD面板
11．．．控制板
12．．．源極驅動IC
13．．．閘極移位暫存器
21．．．移位暫存器
22．．．邏輯單元
23．．．調變控制電路
23-23．．．調變控制電路
CLK1-CLK6．．．時脈信號
GCLK．．．第一時脈信號
GCLK-GCLK．．．第一時脈信號
MCLK．．．第二時脈信號
MCLK-MCLK．．．第二時脈信號
T1．．．第一電晶體
T2．．．第二電晶體
T3．．．第三電晶體
VGH．．．閘極高壓位準
VGM．．．調變電壓位準
VGL．．．閘極低壓位準
所附圖式其中提供關於本發明實施例的進一步理解並且結合與構成本說明書的一部份，說明本發明的實施例並且與描述一同提供對於本發明實施例之原則的解釋。圖式中：
第1圖為說明依據本發明示例性實施例之液晶顯示裝置的方塊圖；
第2圖為說明第1圖中所示控制板的位準移位器詳細的電路圖；以及
第3圖為說明第2圖中所示輸入至位準暫存器/輸出至位準暫存器之波形的波形圖。
1．．．像素電極
2．．．公共電極
10．．．LCD面板
11．．．控制板
12．．．源極驅動IC
13．．．閘極移位暫存器

Claims (9)

  1. 一種液晶顯示裝置，包括：一脈產生器，產生一第一輸入時脈信號然後一第二輸入時脈信號；一位準移位器，將第一和第二輸入時脈信號移位，並產生複數個時脈信號，該等時脈信號之電壓從一閘極高壓逐步下降至低於該閘極高壓的一調變電壓、至低於該調變電壓的一閘極低壓；以及一液晶面板，包括資料線、閘極線，與該等資料線相交、薄膜電晶體，提供在該等資料線和該等閘極線之相交處、以及一閘極移位暫存器，依次將一閘極脈衝供應至該等閘極線，以響應由該位準移位器所輸入之該等時脈信號，其中該第一輸入時脈信號之脈衝寬度係設定大於該第二輸入時脈信號之寬度，並且該第一輸入時脈信號之週期實質上等於該第二輸入時脈信號之週期。
  2. 依據申請專利範圍第1項所述的液晶顯示裝置，其中該位準移位器包括：一移位暫存器，將第一和第二輸入時脈信號移位；以及一調變控制電路，依照該閘極高壓、該調變電壓和該閘極低壓的順序，來產生該等時脈信號，以響應第一和第二輸入時脈信號。
  3. 依據申請專利範圍第2項所述的液晶顯示裝置，其中該調變控制電路包括：一第一電晶體，該閘極高壓供應至該第一電晶體；一第二電晶體，該調變電壓供應至該第二電晶體；一第三電晶體，該閘極低壓供應至該第三電晶體；以及一邏輯單元，依次開啟第一至第三電晶體，以響應由該移位暫存器所輸入之複數個時脈信號。
  4. 依據申請專利範圍第3項所述的液晶顯示裝置，其中該第一電晶體輸出該閘極高壓至一輸出端，以與該第一輸入時脈信號在該邏輯單元控制下經由該移位暫存器輸入至該邏輯單元的一上升邊緣同步，並維持該閘極高壓的輸出直到正好在該第二輸入時脈信號經由該移位暫存器輸入至該邏輯單元的一上升邊緣之前。
  5. 依據申請專利範圍第4項所述的液晶顯示裝置，其中該第二電晶體輸出 該調變電壓至該輸出端，以與該第二輸入時脈信號經由該移位暫存器輸入至該邏輯單元的一上升邊緣同步，並維持該調變電壓的輸出高達該第二輸入時脈信號的一下降邊緣。
  6. 依據申請專利範圍第5項所述的液晶顯示裝置，其中該第三電晶體輸出該閘極低壓至該輸出端，以與第一和第二輸入時脈信號在該邏輯單元控制下經由該移位暫存器輸入至該邏輯單元的一下降邊緣同步，並維持該閘極低壓的輸出直到輸入一隨後的第一輸入時脈信號。
  7. 依據申請專利範圍第6項所述的液晶顯示裝置，其中該第一電晶體包括：一閘極電極，連接至該邏輯單元的一第一輸出端；一源極電極，連接至產生該閘極高壓的一第一電壓源；以及一汲極電極，連接至該調變控制電路的該輸出端。
  8. 依據申請專利範圍第7項所述的液晶顯示裝置，其中該第二電晶體包括：一閘極電極，連接至該移位暫存器的一第一時脈信號的該輸出端；一源極電極，連接至產生該調變電壓的一第二電壓源；以及一汲極電極，連接至該調變控制電路的該輸出端。
  9. 依據申請專利範圍第8項所述的液晶顯示裝置，其中該第三電晶體包括：一閘極電極，連接至該邏輯單元的一第二輸出端；一源極電極，連接至產生該閘極低壓的一第三電壓源；以及一汲極電極，連接至該調變控制電路的該輸出端。
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