JP2007256916A - 液晶表示装置及びその駆動方法 - Google Patents
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Abstract
【課題】本発明は、フリッカー現象を防止するためのフリッカー信号混入時に伴うゲート信号歪みによる画質低下現象を防止することができるＤＧＩＰ方式液晶表示装置及びこれの画像具現方法を提供する。
【解決手段】本発明はフリッカー信号混入時に伴うゲート信号歪みによる画質低下現象を防止することができるＤＧＩＰ（Ｄｏｕｂｌｅ ｐｉｘｅｌ Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）方式液晶表示装置及びこれの画像具現方法を提供する。
【選択図】図７
【解決手段】本発明はフリッカー信号混入時に伴うゲート信号歪みによる画質低下現象を防止することができるＤＧＩＰ（Ｄｏｕｂｌｅ ｐｉｘｅｌ Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）方式液晶表示装置及びこれの画像具現方法を提供する。
【選択図】図７
Description
本発明は液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）及びこれの画像具現方法に係り、より具体的にはフリッカー信号による調整時に伴うゲート信号歪みによる画質低下現象を防止することができるＤＧＩＰ（Ｄｏｕｂｌｅ ｐｉｘｅｌ Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）方式液晶表示装置及びこれの画像具現方法に関する。
動画像表示に有利であってコントラスト比（ｃｏｎｔｒａｓｔ ｒａｔｉｏ）が大きい特徴を見せてＴＶ、モニター等の分野で最も活発に利用されている液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）は液晶の光学的異方性（ｏｐｔｉｃａｌ ａｎｉｓｏｔｒｏｐｙ）と分極性質（ｐｏｌａｒｉｚａｔｉｏｎ）を利用した画像具現原理を示すので、両基板間に液晶層を介在して対面合着させた液晶パネル（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｐａｎｅｌ）を必須の構成要素にしており、液晶パネル内の電界で液晶分子の配列方向を変化させ、透過率差を発生させて別途のバックライト（ｂａｃｋ ｌｉｇｈｔ）を利用して液晶パネルの透過率差を外部に投影させて目的する画像を表示する。
最近には液晶パネル上に画像表現の基本単位である画素をマトリックスで配列して薄膜トランジスタ（ＴＦＴ）を利用してそれぞれを個別制御するアクティブマトリックス方式（Ａｃｔｉｖｅ Ｍａｔｒｉｘ ｔｙｐｅ）が広く利用されるが、添付された図１は一般的な液晶表示装置を示したブロック図である。
見えるように一般的な液晶表示装置は直接的な画像具現のための液晶パネル１０及びこれの画像具現に必要な電気的信号を供給する駆動回路部２０に区分されることができる。
まず、液晶パネル１０は液晶層を間に置いて対面合着された第１及び第２基板で構成されて、このうちアレイ基板（ａｒｒａｙ ｓｕｂｓｔｒａｔｅ）と呼ばれる第１基板内面には複数のゲートライン１２とデータライン１４が交差配列され、画素Ｐが定義されて、これらの交差点毎に薄膜トランジスタＴが具備されて各画素Ｐに実装された画素電極と一対一で対応連結される。
またカラーフィルタ基板と呼ばれる第２基板内面にはカラー具現のためのカラーフィルタ、一例で各画素に一対一に対応する赤（Ｒ）、緑（Ｇ）、青（Ｂ）カラーフィルタと、液晶層を間に置いて画素電極と対面される共通電極が用意されて、その結果画素電極と共通電極そしてこれら間に介在された液晶層は液晶キャパシタ（Ｃｌｃ）を形成する。
次に駆動回路部２０はインターフェース２２と、タイミングコントローラ２４と、ゲート及びデータドライバ２６、２８と、基準電圧生成部３０と、電源電圧生成部３２等で構成され、このうちインターフェース２２はパーソナルコンピューターのような外部駆動システムから入力されるデータ及び制御信号をタイミングコントローラ２４に伝達して、タイミングコントローラ２４はこれらデータ及び制御信号を適切に処理してゲート及びデータドライバ２６、２８に供給する。
そしてゲートドライバ２６とデータドライバ２８にはそれぞれゲートライン１２とデータライン１４が連結されて、ゲートドライバ２６は液晶パネル１０上の薄膜トランジスタＴをオン／オフ制御することができるようにタイミングコントローラ２４から入力される制御信号に応答してフレーム別に各ゲートライン１２を１水平同期時間ずつ順次にイネーブル（ｅｎａｂｌｅ）させる。続いて、各ゲートライン１２別薄膜トランジスタＴをオン／オフ制御して、データドライバ２８はタイミングコントローラ２４から入力されるデータ及び制御信号に応答して入力データの基準電圧を選択した後、複数のデータライン１４に供給する。その結果、各ゲートライン１２のゲート信号により各ゲートライン１２別に選択された薄膜トランジスタＴがオンされればデータライン１４のデータ信号がそれぞれの薄膜トランジスタＴを介して該画素電極に伝達され、これによって画素電極と共通電極間の電界で液晶が駆動される。
また基準電圧生成部３０はデータドライバ２８で使われるＤＡＣ（Ｄｉｇｉｔａｌ Ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）基準電圧を生成して、電源電圧生成部３２は先によく見た駆動回路部２０の各構成要素に対する動作電源を供給すると同時に液晶パネル１０の共通電極電圧、共通電圧を生成及び供給する。
一方、一般的な液晶に直流電圧が長時間印加されると液晶内のイオン性不純物が電界により固着されて、深化すれば液晶分子のプレチルト（ｐｒｅｔｉｌｔ）値が変化して目的による制御が難しくなる。そのため残像のような画質低下が伴うので、これを防止するために通常液晶に伝達されるデータ信号の極性をフレーム毎に反転させるインバージョン（ｉｎｖｅｒｓｉｏｎ）方式を採択している。
すなわち、添付された図２は一般的な液晶パネルに供給される信号電圧を示した波形図であって、共通電極に共通電圧Ｖｃｏｍが印加されて、ゲート信号Ｖｇａｔｅが各ゲートラインに順次に供給されて、データ信号Ｖｄａｔａがデータラインを介して該画素に伝達される。
この時ゲート信号Ｖｇａｔｅは薄膜トランジスタのターンオン（ｔｕｒｎ−ｏｎ）区間である高電位ゲート電圧Ｖｇｈと薄膜トランジスタのターン―オフ（ｔｕｒｎ−ｏｆｆ）区間である低電位ゲート電圧Ｖｇｌが繰り返される矩形波を示しており、データ信号Ｖｄａｔａはフレーム別に極性が反転されるインバージョン方式を取るので、任意のｔフレームでゲート信号Ｖｇａｔｅの高電位ゲート電圧Ｖｇｈが印加されるターンオン区間では正（＋）極性のデータ信号Ｖｄａｔａが画素に供給されて、ｔ＋１フレームでゲート信号Ｖｇａｔｅの高電位ゲート電圧Ｖｇｈが印加されるターンオン区間では負（−）極性のデータ信号Ｖｄａｔａが画素に供給される。
そしてこの場合ゲート信号Ｖｇａｔｅが高電位から低電位に遷移されるターン―オフ区間では画素内の液晶容量、言い換えると画素電圧の電圧降下が現われるのに、これを画素電圧の変動分（ΔＶｐ）といえば、以下の数式１で表現されることができる。
［数式１］
△Ｖｐ＝{Ｃｇｄ／（Ｃｌｃ＋Ｃｓｔ＋Ｃｇｄ）}（Ｖｇｈ−Ｖｇｌ）
［数式１］
△Ｖｐ＝{Ｃｇｄ／（Ｃｌｃ＋Ｃｓｔ＋Ｃｇｄ）}（Ｖｇｈ−Ｖｇｌ）
ここでＣｌｃは液晶容量、Ｃｓｔは保存容量、Ｃｇｄは薄膜トランジスタの寄生容量、Ｖｇｈ、Ｖｇｌはそれぞれ高電位及び低電位ゲート信号電圧を示す。
ところがこのような画素電圧の変動分は液晶パネルの位置別に不均一に現れると同時にフレーム別画素電圧を非対称的に歪曲させて輝度偏差を誘発し、結局画面ちらつき等のフリッカー（ｆｌｉｋｅｒ）現象に引き継がれて表示品質を大きく低下させる。
そのため前記のフリッカー現象を解消しようと一定周期を有する矩形波のフリッカー信号に同期してゲート信号Ｖｇａｔｅを調整することによって高電位ゲート電圧Ｖｇｈの後段一定区間を相対的に低い電位の調整領域に遷移させる方法が提案されて、これを通じて画素電圧の変動分によるフリッカー現象を低減させることができるようになった。
また一方、最近では液晶表示装置の低価格化を達成しようと材料費の大部分を占めるドライバＩＣに対する所要費用を減らすことが注目されており、一例では、データラインの数を減らすことによってデータドライバのドライバＩＣに対する数量節減を試みる方法が紹介された。
具体的な１様態では、データラインの数を半分に減らして各データラインの左右に隣接した２画素が一つのデータラインを共有するいわゆるＤＧＩＰ（Ｄｏｕｂｌｅ ｐｉｘｅｌ Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）方式の液晶表示装置を示す。添付された図３はこれを説明するための一般的なＤＧＩＰ方式液晶パネルの概要図である。この時、便宜上赤（Ｒ）、緑（Ｇ）、青（Ｂ）色が発現されるそれぞれの単位領域をサブ画素Ｐｓｕｂと言って、データライン間の相互に隣接した赤、緑、青サブ画素Ｐｓｕｂを一つずつの単位として一画素Ｐは、各サブ画素Ｐｓｕｂが水平列に沿って赤（Ｒ）、緑（Ｇ）、青（Ｂ）の順で繰り返されて、垂直列に沿って同一カラーで配列されたストライプ（ｓｔｒｉｐｅ）状で示すことができる。
そしてこのようなＤＧＩＰ方式で一つのデータラインＤ１、Ｄ２、Ｄ３、．．．を水平列の左右２サブ画素Ｐｓｕｂが相互に共有して、ゲートラインＧ１、．．．、Ｇｍ、Ｇｍ＋１、Ｇｍ＋２、．．．は最上及び最下の一つずつを除けばそれぞれの水平列間に２個ずつ位置するので、図面でのように（Ｇｍ，Ｇｍ＋１）、（Ｇｍ＋２，Ｇｍ＋３）ゲートライン間ではそれぞれサブ画素Ｐｓｕｂの水平列が介在されて、（Ｇｍ＋１，Ｇｍ＋２）ゲートラインは相互に隣接している。共にこのようなＤＧＩＰ方式液晶パネルは最上位から最下位ゲートラインＧ１、．．．、Ｇｍ、Ｇｍ＋１、Ｇｍ＋２、．．．まで順次にゲート信号が印加されることによって各ゲートラインＧ１、．．．、Ｇｍ、Ｇｍ＋１、Ｇｍ＋２、．．．別サブ画素Ｐｓｕｂがオープンされて、データラインＤ１、Ｄ２、Ｄ３、．．．を介して供給されるデータ信号により各サブ画素Ｐｓｕｂが駆動されて該カラーを表示する。
すなわち、添付された図４は一般的なＤＧＩＰ液晶パネルのゲート信号入力時点を決定するゲート信号Ｖｇｍ、Ｖｇｍ＋１、Ｖｇｍ＋２、Ｖｇｍ＋３に対する波形図であって、前での図３と共に参照すると、任意のＧｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３ゲートラインにそれぞれ印加されるゲート信号Ｖｇｍ、Ｖｇｍ＋１、Ｖｇｍ＋２、Ｖｇｍ＋３を確認することができる。
この場合液晶パネルの左側から各水平列の画素Ｐを奇数と偶数に区分すれば、Ｇｍ及びＧｍ＋１ゲートライン間に位置した水平列の画素Ｐにおいて奇数番目画素Ｐのうち赤（Ｒｏ）、青（Ｂｏ）サブ画素Ｐｓｕｂと偶数番目画素Ｐのうち緑（Ｇｅ）サブ画素ＰｓｕｂはそれぞれゲートラインＧｍのゲート信号Ｖｇｍにより駆動されて、奇数番目画素Ｐのうち緑（Ｇｏ）サブ画素Ｐｓｕｂと偶数番目画素Ｐのうち赤（Ｒｅ）、青（Ｂｅ）サブ画素ＰｓｕｂはそれぞれゲートラインＧｍ＋１のゲート信号Ｖｇｍ＋１により駆動され、ゲートラインＧｍ＋２及びＧｍ＋３間に位置した水平列の画素Ｐにおいて奇数番目画素Ｐのうち赤（Ｒｏ）、青（Ｂｏ）サブ画素Ｐｓｕｂと偶数番目画素Ｐのうち緑（Ｇｅ）サブ画素ＰｓｕｂはそれぞれゲートラインＧｍ＋２のゲート信号Ｖｇｍ＋２により駆動されて、奇数番目画素Ｐのうち緑（Ｇｏ）サブ画素Ｐｓｕｂと偶数番目画素Ｐのうち赤（Ｒｅ）、青（Ｂｅ）サブ画素ＰｓｕｂはそれぞれゲートラインＧｍ＋３に印加されるゲート信号Ｖｇｍ＋３により駆動される。そしてこのうちゲート信号ＶｇｍとＶｇｍ＋２そしてＶｇｍ＋１とＶｇｍ＋３はそれぞれ１周期（Ｔ）差を示して、ゲート信号Ｖｇｍ、Ｖｇｍ＋１、Ｖｇｍ＋２、Ｖｇｍ＋３は順に１／２周期（Ｔ／２）差を見せる。
この時ＤＧＩＰ方式の液晶表示装置もフリッカー現象が現われることがあるので、図面に示したようにフリッカー信号ＦＬＫを利用してゲート信号を調整するが、下降地点(falling time)が１周期Ｔと同一な周期を有するフリッカー信号ＦＬＫに同期してゲート信号を調整する場合にゲート信号Ｖｇｍをはじめとしてこれと１周期（Ｔ）差を見せるゲート信号Ｖｇｍ＋２にも影響を及ぼして、その結果ゲート信号Ｖｇｍ、Ｖｇｍ＋２の高電位ゲート電圧Ｖｇｈ後段にはそれぞれ相対的に低い電位の調整領域ａが付与され、これによってゲートラインＧｍ、Ｇｍ＋２に接続されたサブ画素Ｐｓｕｂに対するフリッカー現象が抑制されることができる。
しかしこの場合フリッカー信号ＦＬＫはゲート信号Ｖｇｍ＋１、Ｖｇｍ＋３にも影響を及ぼすようになるので、ゲート信号Ｖｇｍ＋１、Ｖｇｍ＋３はそれぞれゲート信号Ｖｇｍ、Ｖｇｍ＋２と１／２周期（Ｔ／２）差を見せているのでＶｇｍ＋１、Ｖｇｍ＋３ゲート信号の場合にはそれぞれの高電位ゲート電圧Ｖｇｈ前段で信号波形が歪曲される現象が現われる。
すなわち、図４のＶｇｍ＋１、Ｖｇｍ＋３ゲート信号においてフリッカー信号ＦＬＫによりそれぞれの高電位ゲート電圧Ｖｇｈ前段の信号歪みを確認することができて、このような信号歪みはＧｍ＋１、Ｇｍ＋３ゲートラインそれぞれに接続されたサブ画素Ｐｓｕｂに対する輝度変化を発生させて画質を低下させる問題点を示す。
これで本発明は前記のような問題点を解決するために案出したものであって、フリッカー現象を防止するためのフリッカー信号混入時伴うゲート信号歪みによる画質低下現象を防止することができるＤＧＩＰ方式液晶表示装置及びこれの画像具現方法を提供することに目的がある。
前記のような目的を達成するために本発明は、垂直及び水平画素列がマトリックス状で定義された液晶パネルと、前記液晶パネル内で順次に配列されたＧｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３（ｍは自然数）ゲートラインと、前記液晶パネル内で前記Ｇｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３ゲートラインと交差するデータラインと、データ信号、電源電圧、クロック、第１フリッカー信号、第２フリッカー信号を出力するタイミングコントローラと、前記電源電圧を利用して高電位ゲート電圧を生成して、前記高電位ゲート電圧を前記第１フリッカー信号と前記クロックを利用して調節して、前記高電位ゲート電圧を前記第２フリッカー信号と前記クロックを利用して調節することによって調整クロックを出力する外部回路と、前記調整クロックを利用して、ゲート信号Ｖｇｍ、Ｖｇｍ１、Ｖｇｍ２、Ｖｇｍ３を生成して前記Ｇｍ、Ｇｍ＋１、Ｇｍ２、Ｇｍ＋３ゲートラインそれぞれに伝送するゲートドライバと、前記データ信号及び制御信号を利用して前記データラインに画像信号を伝達するデータドライバとを含む液晶表示装置を提供する。
前記水平画素列はそれぞれ、前記ゲートラインＧｍ、Ｇｍ＋１そして前記ゲートラインＧｍ＋２、Ｇｍ＋３間に１列ずつ配列されて、前記垂直画素列はそれぞれ、前記データラインの左右両側に２列に配列される。
前記水平画素列は赤（Ｒ）、緑（Ｇ）、青（Ｂ）カラーのサブ画素Ｐｓｕｂが順序通り繰り返されて、前記垂直画素列は同一カラーの前記サブ画素Ｐｓｕｂが配列される。
前記赤（Ｒ）、緑（Ｇ）、青（Ｂ）カラーのサブ画素Ｐｓｕｂによって画素Ｐが定義されて、前記画素Ｐは前記水平画素列それぞれで奇数番目と偶数番目に繰り返し配列される。
前記奇数番目画素Ｐの赤（Ｒｏ）、青（Ｂｏ）カラーサブ画素Ｐｓｕｂ、前記偶数番目画素Ｐの緑（Ｇｅ）カラーサブ画素Ｐｓｕｂは前記ＧｍゲートラインまたはＧｍ＋２ゲートラインに接続されて、前記奇数番目画素Ｐの緑（Ｇｏ）カラーサブ画素Ｐｓｕｂ、前記偶数番目画素Ｐの赤（Ｒｅ）、青（Ｂｅ）カラーサブ画素Ｐｓｕｂは前記Ｇｍ＋１ゲートラインまたはＧｍ＋３ゲートラインに接続される。
また前記奇数番目画素Ｐの赤（Ｒｏ）、緑（Ｇｏ）カラーサブ画素Ｐｓｕｂと、前記奇数番目画素Ｐの青（Ｂｏ）カラーサブ画素Ｐｓｕｂ及び前記偶数番目画素Ｐの赤（Ｒｅ）カラーサブ画素Ｐｓｕｂと、前記偶数番目画素Ｐの緑（Ｇｅ）、青（Ｂｅ）カラーサブ画素Ｐｓｕｂはそれぞれ同じデータラインに接続される。
前記ゲート信号Ｖｇｍ、Ｖｇｍ＋１、Ｖｇｍ＋２、Ｖｇｍ＋３はそれぞれ、高電位ゲート電圧と低電位ゲート電圧が順次に繰り返されるパルス形態である。
そして前記ゲート信号Ｖｇｍ、Ｖｇｍ＋２は相互に１周期（Ｔ）差を有して、前記Ｖｇｍ＋１、Ｖｇｍ＋３ゲート信号は相互に１周期（Ｔ）差を有して、前記Ｖｇｍ、Ｖｇｍ＋１、Ｖｇｍ＋２、Ｖｇｍ＋３ゲート信号は順次に１／２周期（Ｔ／２）差を有する。
前記第１及び第２フリッカー信号は相互に１／２周期（Ｔ／２）差を有する矩形波であって、前記ゲート信号Ｖｇｍ、Ｖｇｍ＋２と前記ゲート信号Ｖｇｍ＋１、Ｖｇｍ＋３は、それぞれ前記高電位ゲート電圧の後段部に前記高電位ゲート電圧より小さくて前記低電位ゲート電圧より高い電圧で構成される調整領域が付与される。
前記外部回路は、前記高電位ゲート電圧を生成するＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）部と、前記第１フリッカー信号を利用して前記高電位ゲート電圧を調節する第１ＧＰＭ（Ｇａｔｅ Ｐｕｌｓｅ Ｍｏｄｕｌａｔｉｏｎ）部と、前記第２フリッカー信号を利用して前記高電位ゲート電圧を調節する第２ＧＰＭ部を含む。
一方、本発明は、一方向に配列されるゲートラインＧｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３と、前記ゲートラインＧｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３と交差するデータラインを具備した液晶表示装置の駆動方法として、高電位ゲート電圧を生成する段階と、第１フリッカー信号を利用して、前記高電位ゲート電圧を調節して前記Ｇｍ、Ｇｍ＋２ゲートラインに伝送する段階と、第２フリッカー信号を利用して、前記高電位ゲート電圧を調節して前記ゲートラインＧｍ＋１、Ｇｍ＋３に伝送する段階とを含む液晶表示装置の駆動方法を提供する。
前記ゲート信号Ｖｇｍ、Ｖｇｍ＋１、Ｖｇｍ＋２、Ｖｇｍ＋３は順次に１／２周期（Ｔ／２）差を有しており、前記第１及び第２フリッカー信号は相互に１／２周期（Ｔ／２）差を有する矩形波である。
また液晶表示装置の駆動方法は前記データラインに画像信号を伝送する段階と、前記ゲートラインＧｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３それぞれに前記ゲート信号Ｖｇｍ、Ｖｇｍ＋１、Ｖｇｍ＋２、Ｖｇｍ＋３が伝送されている間、前記画像信号を前記ゲートラインＧｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３それぞれに連結されるサブ画素に伝送する段階とをさらに含む。
以上でよく見たように、本発明によるＤＧＩＰ液晶表示装置はゲート信号歪みによる画質低下現象を防止することができる長所がある。
特に、本発明によるＤＧＩＰ液晶表示装置は別途の第１及び第２フリッカー信号を利用して前記ゲート信号の高電位ゲート電圧にそれぞれ個別的に調整領域を付与するので、この過程中に所望しない信号歪み現象を未然に防止することができて、これを通じてフリッカー現象をはじめとする画像の局部的な輝度差を解消することができる長所がある。
以下図面を参照して本発明をさらに詳細に説明する。
添付された図５は本発明によるＤＧＩＰ方式液晶表示装置の概要図であって、液晶パネル５０をはじめとする駆動回路部の一部が現れている。
図面に詳細に表示されていないが、本発明による液晶パネル５０は液晶層を間に置いて対面合着された第１及び第２基板で構成され、第１基板内面には複数のゲートラインＧ１、．．．、Ｇｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３、．．．とデータラインＤ１、Ｄ２、Ｄ３、Ｄ４、．．．が交差配列されて垂直画素列ＰＣ及び水平画素列ＰＲを定義して、これらの交差点には薄膜トランジスタＴが具備されて画素電極と対応連結している。共に第２基板内面にはカラー具現のためのカラーフィルタと共通電極が具備され、これによって共通電極と画素電極及びその間に介在した液晶は液晶キャパシタを形成する。
一方、本発明による液晶パネル５０はＤＧＩＰ方式であることがあって、これにより赤（Ｒ）、緑（Ｇ）、青（Ｂ）カラーが発現されるそれぞれをサブ画素Ｐｓｕｂと言う場合に左右に隣接した２サブ画素Ｐｓｕｂが一つのデータラインＤ１、Ｄ２、Ｄ３、Ｄ４．．．を共有する方式を取るので、相互に隣接した赤、緑、青サブ画素Ｐｓｕｂ一つずつが一画素Ｐを形成するとすれば、各サブ画素Ｐｓｕｂは水平画素列ＰＲに沿って赤（Ｒ）、緑（Ｇ）、青（Ｂ）カラー順で繰り返されて、垂直画素列ＰＣに沿っては同一カラーのサブ画素Ｐｓｕｂが配列される。
そして本発明による液晶パネル５０でゲートラインはＧ１、．．．、Ｇｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３、．．．（ｍは自然数）の反復配列で構成され、水平画素列ＰＲのサブ画素ＰｓｕｂはそれぞれゲートラインＧｍ、Ｇｍ＋１とゲートラインＧｍ＋２、Ｇｍ＋３間に１列ずつ配列されて、垂直画素列ＰＣのサブ画素ＰｓｕｂはそれぞれのデータラインＤ１、Ｄ２、Ｄ３、Ｄ４、．．．左右両側に２列に配列される。
その結果、各水平画素列ＰＲ内で画素Ｐは奇数番目と偶数番目に区分するのに、ゲートラインＧｍとＧｍ＋１間に介在された水平画素列ＰＲのサブ画素Ｐｓｕｂのうちで奇数番目画素Ｐの赤（Ｒｏ）、青（Ｂｏ）カラーサブ画素Ｐｓｕｂと偶数番目画素Ｐの緑（Ｇｅ）カラーサブ画素ＰｓｕｂはそれぞれＧｍゲートラインに接続されて、奇数番目画素Ｐの緑（Ｇｏ）カラーサブ画素Ｐｓｕｂと偶数番目画素Ｐの赤（Ｒｅ）、青（Ｂｅ）カラーサブ画素ＰｓｕｂはそれぞれＧｍ＋１ゲートラインに接続され、Ｇｍ＋２ゲートラインとＧｍ＋３ゲートライン間に介在された水平画素列ＰＲのサブ画素Ｐｓｕｂのうちで奇数番目画素Ｐの赤（Ｒｏ）、青（Ｂｏ）カラーサブ画素Ｐｓｕｂと偶数番目画素Ｐの緑（Ｇｅ）カラーサブ画素ＰｓｕｂはそれぞれＧｍ＋２ゲートラインに接続されて、奇数番目画素Ｐの緑（Ｇｏ）カラーサブ画素Ｐｓｕｂと偶数番目画素Ｐの赤（Ｒｅ）、青（Ｂｅ）カラーサブ画素ＰｓｕｂはそれぞれＧｍ＋３ゲートラインに接続される。共に垂直画素列ＰＣのサブ画素Ｐｓｕｂのうちで奇数番目画素Ｐの赤（Ｒｏ）、緑（Ｇｏ）カラーサブ画素Ｐｓｕｂはそれぞれ任意にＤ１データラインに接続されて、奇数番目画素Ｐの青（Ｂｏ）カラーサブ画素Ｐｓｕｂ及び偶数番目画素Ｐの赤（Ｒｅ）カラーサブ画素ＰｓｕｂはＤ２データラインに接続され、偶数番目画素Ｐの緑（Ｇｅ）、青（Ｂｅ）カラーサブ画素ＰｓｕｂはＤ３データラインに接続される。
そしてこれら複数のゲートラインＧ１、．．．、Ｇｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３、．．．はゲートドライバ６２に連結されて、複数のデータラインＤ１、Ｄ２、Ｄ３、Ｄ４、．．．はデータドライバ８２に連結されるので、ゲートラインＧ１、．．．、Ｇｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３、．．．から伝送されるゲート信号により各ゲートラインＧ１、．．．、Ｇｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３．．．別に選択されたサブ画素ＰｓｕｂがオープンされればデータラインＤ１、Ｄ２、Ｄ３、Ｄ４、．．．から伝送されるデータ信号が該サブ画素Ｐｓｕｂに伝達されて駆動される。
この時添付された図６は本発明によるＤＧＩＰ方式液晶パネルに印加されるゲート信号を示した波形図であって、前での図５を共に参照すると、ゲートラインＧｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３にそれぞれ印加されるＶｇｍ、Ｖｇｍ＋１、Ｖｇｍ＋２、Ｖｇｍ＋３ゲート信号が現れている。
そして、このうちゲート信号ＶｇｍとＶｇｍ＋２そしてゲート信号Ｖｇｍ＋１とＶｇｍ＋３はそれぞれ１周期（Ｔ）差を示して、ゲート信号ＶｇｍとＶｇｍ＋１、Ｖｇｍ＋１とＶｇｍ＋２、Ｖｇｍ＋２とＶｇｍ＋３はそれぞれ順に１／２周期（Ｔ／２）差を見せ、これらゲート信号Ｖｇｍ、Ｖｇｍ＋１、Ｖｇｍ＋２、Ｖｇｍ＋３は薄膜トランジスタのターンオン区間である高電位ゲート電圧Ｖｇｈと薄膜トランジスタのターン―オフ区間である低電位ゲート電圧Ｖｇｌが順次に繰り返されるパルス形態で構成される。このようなゲート信号はそれぞれ１フレーム周期で繰り返される。
これらゲート信号Ｖｇｍ、Ｖｇｍ＋１、Ｖｇｍ＋２、Ｖｇｍ＋３それぞれの高電位ゲート電圧Ｖｇｈ後段部は、高電位ゲート電圧Ｖｇｈよりは低く低電位ゲート電圧Ｖｇｌよりは大きい調整領域ａが付与されているので、このためにタイミングコントローラ（図示せず）から伝送される第１及び第２フリッカー信号ＦＬＫ１、ＦＬＫ２が使われ、これら第１及び第２フリッカー信号ＦＬＫ１、ＦＬＫ２は相互に１／２周期（Ｔ／２）だけの差を見せる矩形波でゲート信号Ｖｇｍ、Ｖｇｍ＋２は第１フリッカー信号ＦＬＫ１を利用して調節生成されて、ゲート信号Ｖｇｍ＋１、Ｖｇｍ＋３は第２フリッカー信号ＦＬＫ２を利用して調節生成される。
すなわち、本発明によるＤＧＩＰ方式液晶パネルは相互に１／２周期（Ｔ／２）差を示す２個の第１及び第２フリッカー信号ＦＬＫ１、ＦＬＫ２を用いることを特徴としており、このうち第１フリッカー信号ＦＬＫ１はゲート信号Ｖｇｍ、Ｖｇｍ＋２の生成に使用されそれぞれの高電位ゲート電圧Ｖｇｈ後段に相対的に低い電位の調整領域ａを生成して、第２フリッカー信号ＦＬＫ２はゲート信号Ｖｇｍ＋１、Ｖｇｍ＋３の生成に使用されそれぞれの高電位ゲート電圧Ｖｇｈ後段に相対的に低い電位の調整領域ａを生成する。言い換えると、第１フリッカー信号ＦＬＫ１はゲート信号Ｖｇｍ、Ｖｇｍ＋２に同期される信号波形であって、相互に１周期（Ｔ）差を見せるゲート信号Ｖｇｍ、Ｖｇｍ＋２の生成に使用されそれぞれの高電位ゲート電圧Ｖｇｈ後段に調整領域ａが現われるようにして、第２フリッカー信号ＦＬＫ２はゲート信号Ｖｇｍ＋１、Ｖｇｍ＋３に同期される信号波形であって第１フリッカー信号ＦＬＫ１と１／２周期（Ｔ／２）差を見せ、相互に１周期（Ｔ）差を見せるゲート信号Ｖｇｍ＋１、Ｖｇｍ＋３の生成に使用されそれぞれの高電位ゲート電圧Ｖｇｈ後段に調整領域ａが現われるようにする。
このような調整領域ａは、各ゲート信号が薄膜トランジスタのターンオン（ｔｕｒｎ―ｏｎ）時間の間高電位ゲート電圧Ｖｇｈを続けて維持する代わりに後段では高電位ゲート電圧Ｖｇｈより小さい電圧を有するようにして△Ｖｐの値を減少させる役割をする区間である。例えば、調整領域ａは高電位ゲート電圧Ｖｇｈと低電位ゲート電圧Ｖｇｌより高い電圧を結ぶ曲線、すなわち、電圧値が高電位ゲート電圧Ｖｇｈから低電位ゲート電圧Ｖｇｌより高い電圧まで非線形的に減少する形態を有することができる。
例えば、調整領域ａは、１周期Ｔの２/３地点(２Ｔ/３)から始まり、調整領域ａの一端での電圧は、高電位ゲート電圧Ｖｇｈの２/３の値(２Ｖｇｈ/３)である。
例えば、調整領域ａは、１周期Ｔの２/３地点(２Ｔ/３)から始まり、調整領域ａの一端での電圧は、高電位ゲート電圧Ｖｇｈの２/３の値(２Ｖｇｈ/３)である。
これによって一般的な場合でよく見たように単一フリッカー信号を利用したゲート信号の調節時にゲート信号間の周期差によって現われることができる一部ゲート信号に対する信号歪みを解消して、全ての水平列に対する輝度差及びフリッカー現象を解消することができる。
そしてこのような第１及び第２フリッカー信号ＦＬＫ１、ＦＬＫ２によるフリッカー現象を除去するためにゲートドライバ６２は図７に示したように構成することができる。
この時図７は本発明によるＤＧＩＰ方式液晶表示装置に適用されることができる外部回路８０及びゲートドライバ６２に対するブロック図であって、便宜上、ゲートラインＧｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３にだけ限定して示したので、外部回路８０は、印刷回路基板の形態であって、ＰＷＭ部６４と第１及び第２ＧＰＭ部６６、６８そしてゲートラインＧｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３がそれぞれ連結する第１ないし第４ＬＳ（Ｌｅｖｅｌ Ｓｈｉｆｔｅｒ）部７０、７２、７４、７６を含むことができる。
この時ＰＷＭ部６４はタイミングコントローラ（図示せず）から伝送される電源電圧Ｖｃｃを適切に処理して、ゲート信号のための高電位ゲート電圧Ｖｇｈを生成する。生成された高電位ゲート電圧Ｖｇｈは、第１ＧＰＭ部６６と第２ＧＰＭ部６８に供給される。
次に第１ＧＰＭ部６６はタイミングコントローラから伝達される第１フリッカー信号ＦＬＫ１を利用してＰＷＭ部６４から伝送される高電位ゲート電圧Ｖｇｈを調節することによって後端に調整領域(図６のａ)を有する第１調整高電位ゲート電圧Ｖｇｈｍ１を生成する。 また第２ＧＰＭ部６８はタイミングコントローラから伝達される第２フリッカー信号ＦＬＫ２を利用してＰＷＭ部６４から伝送される高電位ゲート電圧Ｖｇｈを調節することによって後端に調整領域(図６のａ)を有する第２調整高電位ゲート電圧Ｖｇｈｍ２を生成する。
そして第１ＧＰＭ部６６で生成された第１調整高電位ゲート電圧Ｖｇｈｍ１は、第１及び３ＬＳ部７０、７４に供給された後、第１及び３ＬＳ部７０、７４でタイミングコントローラから供給される第１及び第３クロックＣＬＫ１、ＣＬＫ３を利用して適切に調節され第１及び第３調整クロックＣＬＫｍ１、ＣＬＫｍ３として出力されゲートドライバ６２に伝達される。また第２ＧＰＭ部６８で生成された第２調整高電位ゲート電圧Ｖｇｈｍ２は、
第２及び第４ＬＳ部７２、７６に供給された後、第２及び第４ＬＳ部７２、７６でタイミングコントローラから供給される第２及び第４クロックＣＬＫ２、ＣＬＫ４を利用して適切に調節され第２及び第４調整クロックＣＬＫｍ２、ＣＬＫｍ４として出力されゲートドライバー６２に伝達される。
ゲートドライバー６２は、シフトレジストの場合があって、第１ないし第４調整クロックＣＬＫｍ１、ＣＬＫｍ２、ＣＬＫｍ３、ＣＬＫｍ４は、シフトレジストによって、図６に示したゲート信号Ｖｇｍ、Ｖｇｍ+１、Ｖｇｍ+２、Ｖｇｍ+３に変形出力されそれぞれゲートラインＧｍ、Ｇｍ１、Ｇｍ２、Ｇｍ３に供給される。
第２及び第４ＬＳ部７２、７６に供給された後、第２及び第４ＬＳ部７２、７６でタイミングコントローラから供給される第２及び第４クロックＣＬＫ２、ＣＬＫ４を利用して適切に調節され第２及び第４調整クロックＣＬＫｍ２、ＣＬＫｍ４として出力されゲートドライバー６２に伝達される。
ゲートドライバー６２は、シフトレジストの場合があって、第１ないし第４調整クロックＣＬＫｍ１、ＣＬＫｍ２、ＣＬＫｍ３、ＣＬＫｍ４は、シフトレジストによって、図６に示したゲート信号Ｖｇｍ、Ｖｇｍ+１、Ｖｇｍ+２、Ｖｇｍ+３に変形出力されそれぞれゲートラインＧｍ、Ｇｍ１、Ｇｍ２、Ｇｍ３に供給される。
５０：液晶パネル
６２：ゲートドライバ
６４：ＰＷＭ部
６６、６８：第１及び第２ＧＰＭ部
７０、７２、７４、７６：第１ないし第４ＬＳ部
Ｇｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３：ゲートライン
Ｖｇｍ、Ｖｇｍ＋１、Ｖｇｍ＋２、Ｖｇｍ＋３：ゲート信号
６２：ゲートドライバ
６４：ＰＷＭ部
６６、６８：第１及び第２ＧＰＭ部
７０、７２、７４、７６：第１ないし第４ＬＳ部
Ｇｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３：ゲートライン
Ｖｇｍ、Ｖｇｍ＋１、Ｖｇｍ＋２、Ｖｇｍ＋３：ゲート信号
Claims (14)
- 垂直及び水平画素列がマトリックス状で定義された液晶パネルと；
前記液晶パネル内で順次に配列されたＧｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３（ｍは自然数）ゲートラインと；
前記液晶パネル内で前記Ｇｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３ゲートラインと交差するデータラインと；
データ信号、電源電圧、クロック、第１フリッカー信号、第２フリッカー信号を出力するタイミングコントローラと；
前記電源電圧を利用して高電位ゲート電圧を生成して、前記高電位ゲート電圧を前記第１フリッカー信号と前記クロックを利用して調節して、
前記高電位ゲート電圧を前記第２フリッカー信号と前記クロックを利用して調節することによって調整クロックを出力する外部回路と；
前記調整クロックを利用して、ゲート信号Ｖｇｍ、Ｖｇｍ１、Ｖｇｍ２、Ｖｇｍ３を生成して前記ゲートラインＧｍ、Ｇｍ＋１、Ｇｍ２、Ｇｍ＋３それぞれに伝送するゲートドライバと；
前記データ信号及び制御信号を利用して前記データラインに画像信号を伝送するデータドライバとを含むことを特徴とする液晶表示装置。 - 前記水平画素列はそれぞれ、前記Ｇｍ、Ｇｍ＋１ゲートラインそして前記Ｇｍ＋２、Ｇｍ＋３ゲートライン間に１列ずつ配列されて、
前記垂直画素列はそれぞれ、前記データラインの左右両側に２列に配列されることを特徴とする請求項１に記載の液晶表示装置。 - 前記水平画素列は赤（Ｒ）、緑（Ｇ）、青（Ｂ）カラーのサブ画素Ｐｓｕｂが順序通り繰り返されて、前記垂直画素列は同一カラーの前記サブ画素Ｐｓｕｂが配列されることを特徴とする請求項２に記載の液晶表示装置。
- 前記赤（Ｒ）、緑（Ｇ）、青（Ｂ）カラーのサブ画素Ｐｓｕｂによって画素Ｐが定義されて、前記画素Ｐは前記水平画素列それぞれで奇数番目と偶数番目に繰り返し配列されて、
前記奇数番目画素Ｐの赤（Ｒｏ）、青（Ｂｏ）カラーサブ画素Ｐｓｕｂ、前記偶数番目画素Ｐの緑（Ｇｅ）カラーサブ画素Ｐｓｕｂは前記ＧｍゲートラインまたはＧｍ＋２ゲートラインに接続されて、前記奇数番目画素Ｐの緑（Ｇｏ）カラーサブ画素Ｐｓｕｂ、前記偶数番目画素Ｐの赤（Ｒｅ）、青（Ｂｅ）カラーサブ画素Ｐｓｕｂは前記Ｇｍ＋１ゲートラインまたはＧｍ＋３ゲートラインに接続されることを特徴とする請求項３に記載の液晶表示装置。 - 前記奇数番目画素Ｐの赤（Ｒｏ）、緑（Ｇｏ）カラーサブ画素Ｐｓｕｂと、前記奇数番目画素Ｐの青（Ｂｏ）カラーサブ画素Ｐｓｕｂ及び前記偶数番目画素Ｐの赤（Ｒｅ）カラーサブ画素Ｐｓｕｂと、前記偶数番目画素Ｐの緑（Ｇｅ）、青（Ｂｅ）カラーサブ画素Ｐｓｕｂはそれぞれ同じデータラインに接続されることを特徴とする請求項４に記載の液晶表示装置。
- 前記ゲート信号Ｖｇｍ、Ｖｇｍ＋１、Ｖｇｍ＋２、Ｖｇｍ＋３はそれぞれ、高電位ゲート電圧と低電位ゲート電圧が順次に繰り返されるパルス形態であることを特徴とする請求項１に記載の液晶表示装置。
- 前記ゲート信号Ｖｇｍ、Ｖｇｍ＋２は相互に１周期（Ｔ）差を有して、
前記ゲート信号Ｖｇｍ＋１、Ｖｇｍ＋３は相互に１周期（Ｔ）差を有して、
前記ゲート信号Ｖｇｍ、Ｖｇｍ＋１、Ｖｇｍ＋２、Ｖｇｍ＋３は順次に１／２周期（Ｔ／２）差を有することを特徴とする請求項６に記載の液晶表示装置。 - 前記第１及び第２フリッカー信号は相互に１／２周期（Ｔ／２）差を有する矩形波であることを特徴とする請求項７に記載の液晶表示装置。
- 前記ゲート信号Ｖｇｍ、Ｖｇｍ＋２と前記ゲート信号Ｖｇｍ＋１、Ｖｇｍ＋３は、それぞれ前記高電位ゲート電圧の後段部に前記高電位ゲート電圧より小さくて前記低電位ゲート電圧より高い電圧で構成される調整領域が付与されることを特徴とする請求項８に記載の液晶表示装置。
- 第１項ないし第９項のうちいずれか一つの選択された項において、
前記外部回路は、
前記高電位ゲート電圧を生成するＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）部と、
前記第１フリッカー信号を利用して前記高電位ゲート電圧を調節する第１ＧＰＭ（Ｇａｔｅ Ｐｕｌｓｅ Ｍｏｄｕｌａｔｉｏｎ）部と、
前記第２フリッカー信号を利用して前記高電位ゲート電圧を調節する第２ＧＰＭ部とを含むことを特徴とする液晶表示装置。 - 一方向に配列されるゲートラインＧｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３と、前記ゲートラインＧｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３と交差するデータラインを具備した液晶表示装置の駆動方法として、
高電位ゲート電圧生成する段階と；
第１フリッカー信号を利用して、前記高電位ゲート電圧を調節して前記ゲートラインＧｍ、Ｇｍ＋２に伝送する段階と；
第２フリッカー信号を利用して、前記高電位ゲート電圧を調節して前記ゲートラインＧｍ＋１、Ｇｍ＋３に伝送する段階とを含むことを特徴とする液晶表示装置の駆動方法。 - 前記ゲート信号Ｖｇｍ、Ｖｇｍ＋１、Ｖｇｍ＋２、Ｖｇｍ＋３は順次に１／２周期（Ｔ／２）差を有することを特徴とする請求項１１に記載の液晶表示装置の駆動方法。
- 前記第１及び第２フリッカー信号は相互に１／２周期（Ｔ／２）差を有する矩形波であることを特徴とする請求項１２に記載の液晶表示装置の駆動方法。
- 前記データラインに画像信号を伝送する段階と、
前記ゲートラインＧｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３それぞれに前記ゲート信号Ｖｇｍ、Ｖｇｍ＋１、Ｖｇｍ＋２、Ｖｇｍ＋３が伝送されている間、前記画像信号を前記ゲートラインＧｍ、Ｇｍ＋１、Ｇｍ＋２、Ｇｍ＋３それぞれに連結されるサブ画素に伝送する段階をさらに含むことを特徴とする請求項１１に記載の液晶表示装置の駆動方法。
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