JPH063647A - アクティブマトリクス型液晶表示装置の駆動方法 - Google Patents
アクティブマトリクス型液晶表示装置の駆動方法Info
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- JPH063647A JPH063647A JP18440892A JP18440892A JPH063647A JP H063647 A JPH063647 A JP H063647A JP 18440892 A JP18440892 A JP 18440892A JP 18440892 A JP18440892 A JP 18440892A JP H063647 A JPH063647 A JP H063647A
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G—PHYSICS
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- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
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- G09G2320/02—Improving the quality of display appearance
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Abstract
(57)【要約】
【目的】 液晶画素に書き込まれた画像信号の電圧シフ
トを抑制する。 【構成】 アクティブマトリクス型液晶表示装置はマト
リクス状に配列された液晶画素と個々の液晶画素を駆動
する為の画素トランジスタとからなる。選択期間中ゲー
トパルスGPを画素トランジスタのゲート電極に印加し
画像信号Vsigを各液晶画素に書き込む。続いて非選
択期間中ゲートパルスGPの印加を停止して書き込まれ
た画像信号Vsigを保持する。選択期間から非選択期
間に移行する際ゲートパルスGPを滑らかに立ち下げる
事により書き込まれた画像信号Vsigの電圧シフトΔ
Vを抑制する。これに代えて、選択期間から非選択期間
に移行する直前一旦ゲートパルスGPの電圧レベルVg
ate1をVgate2まで下げた後立ち下げる事によ
り書き込まれた画像信号Vsigの電圧シフトΔVを抑
制する様にしても良い。
トを抑制する。 【構成】 アクティブマトリクス型液晶表示装置はマト
リクス状に配列された液晶画素と個々の液晶画素を駆動
する為の画素トランジスタとからなる。選択期間中ゲー
トパルスGPを画素トランジスタのゲート電極に印加し
画像信号Vsigを各液晶画素に書き込む。続いて非選
択期間中ゲートパルスGPの印加を停止して書き込まれ
た画像信号Vsigを保持する。選択期間から非選択期
間に移行する際ゲートパルスGPを滑らかに立ち下げる
事により書き込まれた画像信号Vsigの電圧シフトΔ
Vを抑制する。これに代えて、選択期間から非選択期間
に移行する直前一旦ゲートパルスGPの電圧レベルVg
ate1をVgate2まで下げた後立ち下げる事によ
り書き込まれた画像信号Vsigの電圧シフトΔVを抑
制する様にしても良い。
Description
【0001】
【産業上の利用分野】本発明はアクティブマトリクス型
液晶表示装置の駆動方法に関する。より詳しくは、個々
の液晶画素に接続された画素トランジスタのゲートパル
ス印加方法に関する。
液晶表示装置の駆動方法に関する。より詳しくは、個々
の液晶画素に接続された画素トランジスタのゲートパル
ス印加方法に関する。
【0002】
【従来の技術】図5を参照して従来のアクティブマトリ
クス型液晶表示装置の一般的な構成を簡潔に説明する。
図5は一画素部分の模式的な等価回路図である。個々の
画素はゲートラインXと信号ラインYの交点に設けられ
ている。液晶画素は等価的に液晶容量CLCで表わされて
いる。通常液晶容量CLCには補助容量CS が並列に接続
されている。液晶容量CLCの一端は駆動トランジスタT
rに接続されているとともに、他端は対向電極に接続さ
れており所定の基準電圧Vcomが印加されている。画
素トランジスタTrは絶縁ゲート電界効果型の薄膜トラ
ンジスタからなる。画素トランジスタTrのドレイン電
極Dは信号ラインYに接続されており画像信号Vsig
の供給を受ける。又、ソース電極Sは液晶容量CLCの一
端即ち画素電極に接続されている。さらに、ゲート電極
GはゲートラインXに接続されており所定のゲート電圧
Vgateを有するゲートパルスが印加される。液晶容
量CLCとゲート電極Gとの間には結合容量CGSが形成さ
れる。この結合容量CGSは画素電極とゲートラインXと
の間の浮遊容量成分及び画素トランジスタTr内部のソ
ース領域とゲート領域との間の寄生容量成分が合わさっ
たものである。後者の寄生容量成分が支配的であるとと
もにその値は個々の画素トランジスタTrによってばら
つきが認められる。
クス型液晶表示装置の一般的な構成を簡潔に説明する。
図5は一画素部分の模式的な等価回路図である。個々の
画素はゲートラインXと信号ラインYの交点に設けられ
ている。液晶画素は等価的に液晶容量CLCで表わされて
いる。通常液晶容量CLCには補助容量CS が並列に接続
されている。液晶容量CLCの一端は駆動トランジスタT
rに接続されているとともに、他端は対向電極に接続さ
れており所定の基準電圧Vcomが印加されている。画
素トランジスタTrは絶縁ゲート電界効果型の薄膜トラ
ンジスタからなる。画素トランジスタTrのドレイン電
極Dは信号ラインYに接続されており画像信号Vsig
の供給を受ける。又、ソース電極Sは液晶容量CLCの一
端即ち画素電極に接続されている。さらに、ゲート電極
GはゲートラインXに接続されており所定のゲート電圧
Vgateを有するゲートパルスが印加される。液晶容
量CLCとゲート電極Gとの間には結合容量CGSが形成さ
れる。この結合容量CGSは画素電極とゲートラインXと
の間の浮遊容量成分及び画素トランジスタTr内部のソ
ース領域とゲート領域との間の寄生容量成分が合わさっ
たものである。後者の寄生容量成分が支配的であるとと
もにその値は個々の画素トランジスタTrによってばら
つきが認められる。
【0003】
【発明が解決しようとする課題】次に図6を参照して本
発明が解決しようとする課題を簡潔に説明する。選択期
間中電圧Vgateのゲートパルスがゲート電極Gに印
加されると、画素トランジスタTrはオン状態になる。
この時、信号ラインYから供給された画像信号Vsig
がトランジスタTrを介して液晶画素に書き込まれ所謂
サンプリングが行なわれる。次に非選択期間になるとゲ
ートパルスの印加が停止され、書き込まれた画像信号は
液晶容量CLCに保持される。選択期間から非選択期間に
移行する時矩形波ゲートパルスはハイレベルからローレ
ベルに急激に立ち下がる。この際、前述した結合容量C
GSを介してカップリングにより液晶容量CLCに蓄えられ
た電荷が瞬間的に放電する。この為、液晶画素に書き込
まれた画像信号Vsigに電圧シフトΔVが生じる。個
々の画素によって結合容量CGSの値にばらつきがある為
電圧シフトΔVにもばらつきが生じ表示画面上に所謂ざ
らつきが現われ表示品位が著しく劣化するという課題あ
るいは問題点がある。
発明が解決しようとする課題を簡潔に説明する。選択期
間中電圧Vgateのゲートパルスがゲート電極Gに印
加されると、画素トランジスタTrはオン状態になる。
この時、信号ラインYから供給された画像信号Vsig
がトランジスタTrを介して液晶画素に書き込まれ所謂
サンプリングが行なわれる。次に非選択期間になるとゲ
ートパルスの印加が停止され、書き込まれた画像信号は
液晶容量CLCに保持される。選択期間から非選択期間に
移行する時矩形波ゲートパルスはハイレベルからローレ
ベルに急激に立ち下がる。この際、前述した結合容量C
GSを介してカップリングにより液晶容量CLCに蓄えられ
た電荷が瞬間的に放電する。この為、液晶画素に書き込
まれた画像信号Vsigに電圧シフトΔVが生じる。個
々の画素によって結合容量CGSの値にばらつきがある為
電圧シフトΔVにもばらつきが生じ表示画面上に所謂ざ
らつきが現われ表示品位が著しく劣化するという課題あ
るいは問題点がある。
【0004】液晶画素には選択期間中に画像信号を書き
込み、続く非選択期間中書き込まれた画像信号を保持し
て一フィールドが構成される。一フィールドにおける液
晶画素の透過率はその間に液晶に印加される実効電圧に
よって決定される。画素トランジスタTrの特性として
は、選択期間内に書き込みを完了する為に必要なオン電
流が確保できるものでなければならない。又、一フィー
ルド期間中液晶画素を点灯する為に十分な実効電圧が得
られる様にする為、非選択期間中あるいは保持期間中の
リーク電流はできるだけ小さくする。実効電圧としては
選択期間より遥かに長い非選択期間時の影響が大きい。
この為、画素容量CLCを充電した後オフする時生じる前
述した電圧シフトΔVは液晶に印加される実効電圧に大
きく効いてくる為、表示品位が損なわれる。
込み、続く非選択期間中書き込まれた画像信号を保持し
て一フィールドが構成される。一フィールドにおける液
晶画素の透過率はその間に液晶に印加される実効電圧に
よって決定される。画素トランジスタTrの特性として
は、選択期間内に書き込みを完了する為に必要なオン電
流が確保できるものでなければならない。又、一フィー
ルド期間中液晶画素を点灯する為に十分な実効電圧が得
られる様にする為、非選択期間中あるいは保持期間中の
リーク電流はできるだけ小さくする。実効電圧としては
選択期間より遥かに長い非選択期間時の影響が大きい。
この為、画素容量CLCを充電した後オフする時生じる前
述した電圧シフトΔVは液晶に印加される実効電圧に大
きく効いてくる為、表示品位が損なわれる。
【0005】従来、電圧シフトΔVの絶対量及びばらつ
きを抑制する為、液晶容量CLCに並列接続されている補
助容量CS を大きめに形成するという対策が講じられて
いた。即ち結合容量CGSを介して放電される電荷量を補
うに足る電荷を予め補助容量CS に蓄えるものである。
しかしながら、補助容量CS は液晶画素領域に形成され
ており、この寸法を大きく設定すると画素開口率が犠牲
になり十分な表示コントラストを得る事ができないとい
う課題あるいは問題点がある。
きを抑制する為、液晶容量CLCに並列接続されている補
助容量CS を大きめに形成するという対策が講じられて
いた。即ち結合容量CGSを介して放電される電荷量を補
うに足る電荷を予め補助容量CS に蓄えるものである。
しかしながら、補助容量CS は液晶画素領域に形成され
ており、この寸法を大きく設定すると画素開口率が犠牲
になり十分な表示コントラストを得る事ができないとい
う課題あるいは問題点がある。
【0006】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は画素開口率を犠牲にする事なくゲー
ト/ソース間の結合容量に起因する画像信号の電圧シフ
トを抑制する事を目的とする。かかる目的を達成する為
にゲートパルスの印加方法を改善するという手段を講じ
た。以下、図1を参照して当該手段を説明する。同一の
目的を達成する為に二通りの手段を講じた。図1の
(A)に示す第一の手段では、マトリクス状に配列され
た液晶画素と個々の液晶画素を駆動する為の画素トラン
ジスタとからなるアクティブマトリクス型液晶表示装置
に対して選択期間中ゲートパルスGPを画素トランジス
タのゲート電極に印加し画像信号Vsigを各液晶画素
に書き込むとともに非選択期間中ゲートパルスGPの印
加を停止して書き込まれた画像信号Vsigを保持する
事により画像表示を行なう駆動方法において、選択期間
から非選択期間に移行する際ゲートパルスGPを滑らか
に立ち下げる事により書き込まれた画像信号Vsigの
電圧シフトΔVを抑制する様にした。
題に鑑み、本発明は画素開口率を犠牲にする事なくゲー
ト/ソース間の結合容量に起因する画像信号の電圧シフ
トを抑制する事を目的とする。かかる目的を達成する為
にゲートパルスの印加方法を改善するという手段を講じ
た。以下、図1を参照して当該手段を説明する。同一の
目的を達成する為に二通りの手段を講じた。図1の
(A)に示す第一の手段では、マトリクス状に配列され
た液晶画素と個々の液晶画素を駆動する為の画素トラン
ジスタとからなるアクティブマトリクス型液晶表示装置
に対して選択期間中ゲートパルスGPを画素トランジス
タのゲート電極に印加し画像信号Vsigを各液晶画素
に書き込むとともに非選択期間中ゲートパルスGPの印
加を停止して書き込まれた画像信号Vsigを保持する
事により画像表示を行なう駆動方法において、選択期間
から非選択期間に移行する際ゲートパルスGPを滑らか
に立ち下げる事により書き込まれた画像信号Vsigの
電圧シフトΔVを抑制する様にした。
【0007】アクティブマトリクス型液晶表示装置にお
いては液晶の長寿命化を図る為フィールド毎に画像信号
Vsigの極性を反転する交流駆動が行なわれる。図示
では第一フィールドにおいて対向電極に印加される所定
の基準電圧Vcomに対して正極性の画像信号Vsig
が画素に書き込まれ、第二フィールドでは負極性の画像
信号Vsigが書き込まれる。あるゲートラインに着目
すると、第一フィールドにおいて選択期間中所定のゲー
ト電圧VgateのゲートパルスGPが画素トランジス
タのゲート電極に印加される。このゲートパルスGPの
立ち下がりは滑らかになっている。この為、従来の様に
急峻に立ち下げる場合と比べると電圧シフトΔVが小さ
くなっており、非選択期間中所定のレベルを維持する事
が可能になる。第二フィールドにおいても同様にゲート
パルスGPの立ち下がりが滑らかになっており電圧シフ
トΔVが抑制される。なお、立ち下がりと異なりゲート
パルスGPの立ち上がりが急峻であっても画像品位に影
響を与える事はない。
いては液晶の長寿命化を図る為フィールド毎に画像信号
Vsigの極性を反転する交流駆動が行なわれる。図示
では第一フィールドにおいて対向電極に印加される所定
の基準電圧Vcomに対して正極性の画像信号Vsig
が画素に書き込まれ、第二フィールドでは負極性の画像
信号Vsigが書き込まれる。あるゲートラインに着目
すると、第一フィールドにおいて選択期間中所定のゲー
ト電圧VgateのゲートパルスGPが画素トランジス
タのゲート電極に印加される。このゲートパルスGPの
立ち下がりは滑らかになっている。この為、従来の様に
急峻に立ち下げる場合と比べると電圧シフトΔVが小さ
くなっており、非選択期間中所定のレベルを維持する事
が可能になる。第二フィールドにおいても同様にゲート
パルスGPの立ち下がりが滑らかになっており電圧シフ
トΔVが抑制される。なお、立ち下がりと異なりゲート
パルスGPの立ち上がりが急峻であっても画像品位に影
響を与える事はない。
【0008】図1の(B)に示す第二の手段では、選択
期間から非選択期間に移行する直前一旦ゲートパルスG
Pの電圧レベルVgate1をVgate2まで下げた
後立ち下げる事により書き込まれた画像信号Vsigの
電圧シフトΔVを抑制する様にしている。なお、ゲート
パルスGPの電圧レベルを下げるタイミングは、選択期
間中液晶画素への書き込み動作に影響を与えない様に設
定されている。即ち、書き込みが完了した時点でゲート
電圧Vgate1はVgate2まで下げられる。この
第二の手段は特に負極性の画像信号を書き込み保持する
際に効果的である。例えば、第二フィールドにおいてゲ
ート電圧Vgate1と画像信号Vsigとの間には大
きな電位差が生じる。このゲート電圧Vgate1を一
旦Vgate2まで下げた後立ち下げる事により、選択
期間から非選択期間への移行時点でゲートラインとソー
ス電極との間の電位差は小さくなる。この為、電圧シフ
トΔVを効果的に抑制できる。
期間から非選択期間に移行する直前一旦ゲートパルスG
Pの電圧レベルVgate1をVgate2まで下げた
後立ち下げる事により書き込まれた画像信号Vsigの
電圧シフトΔVを抑制する様にしている。なお、ゲート
パルスGPの電圧レベルを下げるタイミングは、選択期
間中液晶画素への書き込み動作に影響を与えない様に設
定されている。即ち、書き込みが完了した時点でゲート
電圧Vgate1はVgate2まで下げられる。この
第二の手段は特に負極性の画像信号を書き込み保持する
際に効果的である。例えば、第二フィールドにおいてゲ
ート電圧Vgate1と画像信号Vsigとの間には大
きな電位差が生じる。このゲート電圧Vgate1を一
旦Vgate2まで下げた後立ち下げる事により、選択
期間から非選択期間への移行時点でゲートラインとソー
ス電極との間の電位差は小さくなる。この為、電圧シフ
トΔVを効果的に抑制できる。
【0009】
【作用】図5を参照して説明した様に、画像信号の電圧
シフトΔVはゲートとソース間の結合容量CGSに比例し
て大きくなる。逆に、液晶容量CLC及び補助容量CS が
大きい程小さくなる。さらに、ゲートとソース間の電位
差VGSに比例して大きくなる。なお、このVGSは選択期
間から非選択期間への移行時点におけるゲート電圧Vg
ateと書き込まれた画像信号Vsigとの電位差に対
応している。以上に述べた関係を数式で表わすと、ΔV
=CGS/(CLC+CGS+CS )×VGSの様になる。とこ
ろで、結合容量CGSのインピーダンスには周波数依存性
があり高周波成分程通し易い。そこで、図1の(A)に
示す第一手段では、ゲートパルスの立ち下がりを滑らか
にする事により高周波成分を除去し、結合容量を介した
カップリングによる電圧シフトを抑制する様にしてい
る。
シフトΔVはゲートとソース間の結合容量CGSに比例し
て大きくなる。逆に、液晶容量CLC及び補助容量CS が
大きい程小さくなる。さらに、ゲートとソース間の電位
差VGSに比例して大きくなる。なお、このVGSは選択期
間から非選択期間への移行時点におけるゲート電圧Vg
ateと書き込まれた画像信号Vsigとの電位差に対
応している。以上に述べた関係を数式で表わすと、ΔV
=CGS/(CLC+CGS+CS )×VGSの様になる。とこ
ろで、結合容量CGSのインピーダンスには周波数依存性
があり高周波成分程通し易い。そこで、図1の(A)に
示す第一手段では、ゲートパルスの立ち下がりを滑らか
にする事により高周波成分を除去し、結合容量を介した
カップリングによる電圧シフトを抑制する様にしてい
る。
【0010】上述した関係式から明らかな様にゲート/
ソース間の電位差VGSを小さくする事により電圧シフト
ΔVを抑制できる。そこで、図1の(B)に示した第二
手段では、ゲートパルスの立ち下がり直前にゲート電圧
を一旦下げてVGSを小さくする事により、電圧シフトΔ
Vを抑制する様にしている。
ソース間の電位差VGSを小さくする事により電圧シフト
ΔVを抑制できる。そこで、図1の(B)に示した第二
手段では、ゲートパルスの立ち下がり直前にゲート電圧
を一旦下げてVGSを小さくする事により、電圧シフトΔ
Vを抑制する様にしている。
【0011】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図2は本発明にかかる第一の駆動方法
を実施する為の回路構成例を示す。アクティブマトリク
ス型液晶表示装置は、マトリクス状に配列された液晶画
素LPと、個々の液晶画素LPを駆動する画素トランジ
スタTrとからなる表示部を有している。なお、図示で
は一列分の液晶画素のみを表わしている。各画素トラン
ジスタTrのゲート電極GにはゲートラインX1,X
2,X3,X4,…を介して垂直走査回路1が接続され
ており、線順次でゲートパルスGPを印加し画素トラン
ジスタTrの選択動作を行なう。又、各画素トランジス
タTrのドレイン電極には信号ラインYmを介して水平
駆動回路2が接続されており、選択された画素トランジ
スタTrを介して画像信号Vsigを各液晶画素LPに
書き込む。
詳細に説明する。図2は本発明にかかる第一の駆動方法
を実施する為の回路構成例を示す。アクティブマトリク
ス型液晶表示装置は、マトリクス状に配列された液晶画
素LPと、個々の液晶画素LPを駆動する画素トランジ
スタTrとからなる表示部を有している。なお、図示で
は一列分の液晶画素のみを表わしている。各画素トラン
ジスタTrのゲート電極GにはゲートラインX1,X
2,X3,X4,…を介して垂直走査回路1が接続され
ており、線順次でゲートパルスGPを印加し画素トラン
ジスタTrの選択動作を行なう。又、各画素トランジス
タTrのドレイン電極には信号ラインYmを介して水平
駆動回路2が接続されており、選択された画素トランジ
スタTrを介して画像信号Vsigを各液晶画素LPに
書き込む。
【0012】垂直走査回路1はシフトレジスタ3から構
成されている。このシフトレジスタ3はD型フリップフ
ロップ4を多段接続した構造を有する。各D型フリップ
フロップ4は出力端子が共通結線された一対のインバー
タ5,6から構成されている。各インバータはPチャネ
ル型の駆動トランジスタ7を介して電源VVDD側に接
続されているとともに、Nチャネル型の駆動トランジス
タ8を介してグランド側に接続されている。これら一対
の駆動トランジスタ7,8はシフトクロックパルスVC
K1,VCK2及びこれらの反転パルスに応答して導通
しインバータを駆動する。この様に駆動されるインバー
タ5,6は所謂クロックトインバータと呼ばれている。
一対のインバータ5,6の共通結線された出力端子には
第三のインバータ9の入力端子が接続されている。第三
のインバータ9の出力端子には各段のD型フリップフロ
ップの出力パルスが現われる。この出力パルスは次段の
D型フリップフロップの入力としても用いられる。第一
段目のD型フリップフロップに対してスタート信号VS
Tを入力する事により、シフトレジスタ3は各段毎に順
次半周期ずつ位相のずれた出力パルスを出力する。当該
段の出力パルスと前段の出力パルスをナンドゲート素子
10で論理処理した後インバータ11で反転する事によ
りゲートパルスGPが得られる。
成されている。このシフトレジスタ3はD型フリップフ
ロップ4を多段接続した構造を有する。各D型フリップ
フロップ4は出力端子が共通結線された一対のインバー
タ5,6から構成されている。各インバータはPチャネ
ル型の駆動トランジスタ7を介して電源VVDD側に接
続されているとともに、Nチャネル型の駆動トランジス
タ8を介してグランド側に接続されている。これら一対
の駆動トランジスタ7,8はシフトクロックパルスVC
K1,VCK2及びこれらの反転パルスに応答して導通
しインバータを駆動する。この様に駆動されるインバー
タ5,6は所謂クロックトインバータと呼ばれている。
一対のインバータ5,6の共通結線された出力端子には
第三のインバータ9の入力端子が接続されている。第三
のインバータ9の出力端子には各段のD型フリップフロ
ップの出力パルスが現われる。この出力パルスは次段の
D型フリップフロップの入力としても用いられる。第一
段目のD型フリップフロップに対してスタート信号VS
Tを入力する事により、シフトレジスタ3は各段毎に順
次半周期ずつ位相のずれた出力パルスを出力する。当該
段の出力パルスと前段の出力パルスをナンドゲート素子
10で論理処理した後インバータ11で反転する事によ
りゲートパルスGPが得られる。
【0013】本実施例では出力インバータ11は非対称
構造を有している。即ち、Nチャネル型トランジスタ1
2のチャネル幅Wとチャネル長Lの比W/LはPチャネ
ル型トランジスタ13に比べて小さく設定されている。
換言すると、Nチャネル型トランジスタ12の電流容量
はPチャネル型トランジスタ13の電流容量に比べて小
さい。ゲートパルスGPがローレベルからハイレベルに
立ち上がる場合にはPチャネル型トランジスタ13が導
通するので急峻な立ち上がりとなる。一方、ゲートパル
スGPが立ち下がる場合にはNチャネル型トランジスタ
12が導通するが、その電流容量が小さい為滑らかな立
ち下がりとなる。従って、垂直走査回路1はゲートパル
スGPを滑らかに立ち下げる事により画素LPに書き込
まれた画像信号Vsigの電圧シフトを抑制する手段を
備えている。
構造を有している。即ち、Nチャネル型トランジスタ1
2のチャネル幅Wとチャネル長Lの比W/LはPチャネ
ル型トランジスタ13に比べて小さく設定されている。
換言すると、Nチャネル型トランジスタ12の電流容量
はPチャネル型トランジスタ13の電流容量に比べて小
さい。ゲートパルスGPがローレベルからハイレベルに
立ち上がる場合にはPチャネル型トランジスタ13が導
通するので急峻な立ち上がりとなる。一方、ゲートパル
スGPが立ち下がる場合にはNチャネル型トランジスタ
12が導通するが、その電流容量が小さい為滑らかな立
ち下がりとなる。従って、垂直走査回路1はゲートパル
スGPを滑らかに立ち下げる事により画素LPに書き込
まれた画像信号Vsigの電圧シフトを抑制する手段を
備えている。
【0014】図3は本発明にかかる第二の駆動方法を実
施する為の回路構成を示す。基本的には前述した図2に
示す回路構成と類似しており、対応する部分には同一の
参照番号及び参照符号を付して理解を容易にしている。
異なる点は、各D型フリップフロップ4のPチャネル型
駆動トランジスタ7が直接電源ラインVVDDに接続さ
れておらず、直列接続された一対の分圧抵抗R1,R2
の中点に接続されている事である。直列接続された分圧
抵抗R1,R2の一端は電源ラインVVDDに接続され
ており、他端はスイッチングトランジスタ14を介して
グランド側に接続されている。スイッチングトランジス
タ14のゲート電極には制御電圧VCKXが周期的に印
加される。スイッチングトランジスタ14がオフ状態に
ある時には電源電圧がそのままシフトレジスタ3に供給
され、各ゲートパルスGPの電圧レベルは電源電圧と等
しくなる。一方、スイッチングトランジスタ14がオン
状態になると、R1とR2の比によって抵抗分割された
電圧がシフトレジスタ3に供給され、ゲートパルスGP
の電圧レベルもそれに従って低下する。
施する為の回路構成を示す。基本的には前述した図2に
示す回路構成と類似しており、対応する部分には同一の
参照番号及び参照符号を付して理解を容易にしている。
異なる点は、各D型フリップフロップ4のPチャネル型
駆動トランジスタ7が直接電源ラインVVDDに接続さ
れておらず、直列接続された一対の分圧抵抗R1,R2
の中点に接続されている事である。直列接続された分圧
抵抗R1,R2の一端は電源ラインVVDDに接続され
ており、他端はスイッチングトランジスタ14を介して
グランド側に接続されている。スイッチングトランジス
タ14のゲート電極には制御電圧VCKXが周期的に印
加される。スイッチングトランジスタ14がオフ状態に
ある時には電源電圧がそのままシフトレジスタ3に供給
され、各ゲートパルスGPの電圧レベルは電源電圧と等
しくなる。一方、スイッチングトランジスタ14がオン
状態になると、R1とR2の比によって抵抗分割された
電圧がシフトレジスタ3に供給され、ゲートパルスGP
の電圧レベルもそれに従って低下する。
【0015】本実施例では垂直走査回路1の全体構成の
内、シフトレジスタ3及びナンドゲート回路10やイン
バータ11からなるゲートドライバの部分は、アクティ
ブマトリクス型液晶表示装置の基板内に形成されてい
る。一方、シフトレジスタ3に電源電圧を供給する電源
回路やクロックパルスVCK1,VCK2等を供給する
クロックドライバはアクティブマトリクス型液晶表示装
置の基板外に設けられている。加えて本実施例では電源
電圧を切り換える為のスイッチングトランジスタ14や
分圧抵抗R1,R2は基板内に形成されている。しかし
ながら本発明はかかる構造に限られるものではない。場
合によっては、外部接続される電源回路の電源電圧を周
期的に切り換える様にしても良い。
内、シフトレジスタ3及びナンドゲート回路10やイン
バータ11からなるゲートドライバの部分は、アクティ
ブマトリクス型液晶表示装置の基板内に形成されてい
る。一方、シフトレジスタ3に電源電圧を供給する電源
回路やクロックパルスVCK1,VCK2等を供給する
クロックドライバはアクティブマトリクス型液晶表示装
置の基板外に設けられている。加えて本実施例では電源
電圧を切り換える為のスイッチングトランジスタ14や
分圧抵抗R1,R2は基板内に形成されている。しかし
ながら本発明はかかる構造に限られるものではない。場
合によっては、外部接続される電源回路の電源電圧を周
期的に切り換える様にしても良い。
【0016】最後に図4を参照して図3に示す回路の動
作を詳細に説明する。スイッチングトランジスタ14の
ゲート電極に印加される制御電圧VCKXは水平同期信
号に応じてパルス状にレベル変化する。本例では水平周
期は63.5μsに設定されておりゲートライン1本当
たりの選択期間に相当する。制御電圧VCKXは各水平
周期の最終部分で6〜8μsの間ハイレベルに変化す
る。この時間は選択期間内における画像信号の書き込み
動作に影響を与えない様に設定されている。即ち選択さ
れたゲートライン上の画素に対して点順次で画像信号を
書き込み終わった段階で制御電圧VCKXがハイレベル
に切り換わる。制御電圧VCKXがハイレベルになると
スイッチングトランジスタ14がオン状態になるので、
シフトレジスタ3に供給される電源電圧のレベルは、例
えば13.5Vに設定されたVVDDから8.5V程度
に低下する。この低下量は一対の分圧抵抗R1,R2の
比を適宜決める事により設定される。
作を詳細に説明する。スイッチングトランジスタ14の
ゲート電極に印加される制御電圧VCKXは水平同期信
号に応じてパルス状にレベル変化する。本例では水平周
期は63.5μsに設定されておりゲートライン1本当
たりの選択期間に相当する。制御電圧VCKXは各水平
周期の最終部分で6〜8μsの間ハイレベルに変化す
る。この時間は選択期間内における画像信号の書き込み
動作に影響を与えない様に設定されている。即ち選択さ
れたゲートライン上の画素に対して点順次で画像信号を
書き込み終わった段階で制御電圧VCKXがハイレベル
に切り換わる。制御電圧VCKXがハイレベルになると
スイッチングトランジスタ14がオン状態になるので、
シフトレジスタ3に供給される電源電圧のレベルは、例
えば13.5Vに設定されたVVDDから8.5V程度
に低下する。この低下量は一対の分圧抵抗R1,R2の
比を適宜決める事により設定される。
【0017】この電源電圧の変動に応じて、例えばn番
目のゲートパルスGP(n)は一水平周期内においてそ
のレベルが13.5Vから8.5Vに階段状に変化す
る。次の水平周期ではn+1番目のゲートラインに対応
するゲートパルスGP(n+1)が発生し同じく階段状
にそのレベルが変化する。この間、画像信号Vsigは
水平周期毎に対向電極の電位Vcomに対して極性が交
互に反転する。所謂1H反転駆動が行なわれる。この様
な動作によれば、垂直走査回路は個々のゲートパルスG
Pの印加を停止する直前一旦ゲートパルスの電圧レベル
を下げた後立ち下げる事により画素に書き込まれた画像
信号Vsigの電圧シフトを抑制する事ができる。
目のゲートパルスGP(n)は一水平周期内においてそ
のレベルが13.5Vから8.5Vに階段状に変化す
る。次の水平周期ではn+1番目のゲートラインに対応
するゲートパルスGP(n+1)が発生し同じく階段状
にそのレベルが変化する。この間、画像信号Vsigは
水平周期毎に対向電極の電位Vcomに対して極性が交
互に反転する。所謂1H反転駆動が行なわれる。この様
な動作によれば、垂直走査回路は個々のゲートパルスG
Pの印加を停止する直前一旦ゲートパルスの電圧レベル
を下げた後立ち下げる事により画素に書き込まれた画像
信号Vsigの電圧シフトを抑制する事ができる。
【0018】以上説明した様にゲートパルスの立ち下が
りを滑らかにしたり階段状とする事により画像信号の電
圧シフトを抑制できる。かかるゲートパルスの波形整形
は垂直走査回路の構成を工夫する事により達成できる。
この場合、アクティブマトリクス型液晶表示装置の基板
内に形成される回路部分に変形を加えても良いし、外部
回路の部分を調整しても良い。但し外部回路部分でゲー
トパルスの波形整形を行なう場合には立ち下がりを鈍ら
す方法よりも階段状に変化させる方法の方が回路的に簡
便であり且つ制御性が良い。
りを滑らかにしたり階段状とする事により画像信号の電
圧シフトを抑制できる。かかるゲートパルスの波形整形
は垂直走査回路の構成を工夫する事により達成できる。
この場合、アクティブマトリクス型液晶表示装置の基板
内に形成される回路部分に変形を加えても良いし、外部
回路の部分を調整しても良い。但し外部回路部分でゲー
トパルスの波形整形を行なう場合には立ち下がりを鈍ら
す方法よりも階段状に変化させる方法の方が回路的に簡
便であり且つ制御性が良い。
【0019】
【発明の効果】以上説明した様に、本発明によれは、ゲ
ートパルスを波形整形する事により画像信号の電圧シフ
トを抑制でき表示画面のざらつきを低減して表示品位を
向上する事ができるという効果がある。又、外部回路で
波形整形を行なう場合には、アクティブマトリクス型液
晶表示装置単体としてはざらつき不良の選別をする必要
がなくなり製造歩留りを大幅に改善する事ができるとい
う効果がある。さらに、波形整形の手法により電圧シフ
トを抑制できるので従来の様に補助容量を大きくする必
要がなく画素開口率を犠牲にする事なく表示コントラス
トを改善できるという効果がある。
ートパルスを波形整形する事により画像信号の電圧シフ
トを抑制でき表示画面のざらつきを低減して表示品位を
向上する事ができるという効果がある。又、外部回路で
波形整形を行なう場合には、アクティブマトリクス型液
晶表示装置単体としてはざらつき不良の選別をする必要
がなくなり製造歩留りを大幅に改善する事ができるとい
う効果がある。さらに、波形整形の手法により電圧シフ
トを抑制できるので従来の様に補助容量を大きくする必
要がなく画素開口率を犠牲にする事なく表示コントラス
トを改善できるという効果がある。
【図1】本発明にかかるアクティブマトリクス型液晶表
示装置の駆動方法を示す模式図である。
示装置の駆動方法を示す模式図である。
【図2】本発明にかかる駆動方法を実施する為の構成例
を示す回路図である。
を示す回路図である。
【図3】同じく本発明にかかる駆動方法を実施する為の
他構成例を示す回路図である。
他構成例を示す回路図である。
【図4】図3に示す回路の動作を説明する為のタイミン
グチャートである。
グチャートである。
【図5】従来のアクティブマトリクス型液晶表示装置の
構造を示す等価回路図である。
構造を示す等価回路図である。
【図6】従来のアクティブマトリクス型液晶表示装置の
駆動方法の課題を説明する為の模式図である。
駆動方法の課題を説明する為の模式図である。
1 垂直走査回路 2 水平走査回路 3 シフトレジスタ 4 D型フリップフロップ 11 インバータ 12 Nチャネル型トランジスタ 13 Pチャネル型トランジスタ 14 スイッチングトランジスタ
Claims (4)
- 【請求項1】 マトリクス状に配列された液晶画素と個
々の液晶画素を駆動する為の画素トランジスタとからな
るアクティブマトリクス型液晶表示装置に対して選択期
間中ゲートパルスを画素トランジスタのゲート電極に印
加し画像信号を各液晶画素に書き込むとともに非選択期
間中ゲートパルスの印加を停止して書き込まれた画像信
号を保持する事により画像表示を行なう駆動方法におい
て、選択期間から非選択期間に移行する際ゲートパルス
を滑らかに立ち下げる事により書き込まれた画像信号の
電圧シフトを抑制する事を特徴とするアクティブマトリ
クス型液晶表示装置の駆動方法。 - 【請求項2】 マトリクス状に配列された液晶画素と個
々の液晶画素を駆動する為の画素トランジスタとからな
るアクティブマトリクス型液晶表示装置に対して選択期
間中ゲートパルスを画素トランジスタのゲート電極に印
加し画像信号を各液晶画素に書き込むとともに非選択期
間中ゲートパルスの印加を停止して書き込まれた画像信
号を保持する事により画像表示を行なう駆動方法におい
て、選択期間から非選択期間に移行する直前一旦ゲート
パルスの電圧レベルを下げた後立ち下げる事により書き
込まれた画像信号の電圧シフトを抑制する事を特徴とす
るアクティブマトリクス型液晶表示装置の駆動方法。 - 【請求項3】 マトリクス状に配列された液晶画素と、
個々の液晶画素を駆動する画素トランジスタと、各画素
トランジスタのゲート電極に順次ゲートパルスを印加し
選択動作を行なう垂直走査回路と、選択された画素トラ
ンジスタを介して画像信号を各液晶画素に書き込む水平
駆動回路とからなるアクティブマトリクス型液晶表示装
置において、上記垂直走査回路は該ゲートパルスの印加
を停止する際ゲートパルスを滑らかに立ち下げる事によ
り書き込まれた画像信号の電圧シフトを抑制する手段を
有する事を特徴とするアクティブマトリクス型液晶表示
装置。 - 【請求項4】 マトリクス状に配列された液晶画素と、
個々の液晶画素を駆動する画素トランジスタと、各画素
トランジスタのゲート電極に順次ゲートパルスを印加し
選択動作を行なう垂直走査回路と、選択された画素トラ
ンジスタを介して画像信号を各液晶画素に書き込む水平
駆動回路とからなるアクティブマトリクス型液晶表示装
置において、上記垂直走査回路は該ゲートパルスの印加
を停止する直前一旦ゲートパルスの電圧レベルを下げた
後立ち下げる事により書き込まれた画像信号の電圧シフ
トを抑制する手段を有する事を特徴とするアクティブマ
トリクス型液晶表示装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18440892A JPH063647A (ja) | 1992-06-18 | 1992-06-18 | アクティブマトリクス型液晶表示装置の駆動方法 |
KR1019930010950A KR100292768B1 (ko) | 1992-06-18 | 1993-06-16 | 액티브매트릭스형액정표시장치및그구동방법 |
US08/077,041 US5587722A (en) | 1992-06-18 | 1993-06-16 | Active matrix display device |
EP93109709A EP0574920B1 (en) | 1992-06-18 | 1993-06-17 | Active matrix display device |
DE69308242T DE69308242T2 (de) | 1992-06-18 | 1993-06-17 | Anzeigevorrichtung mit aktiver Matrix |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18440892A JPH063647A (ja) | 1992-06-18 | 1992-06-18 | アクティブマトリクス型液晶表示装置の駆動方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004231768A Division JP2005025214A (ja) | 2004-08-09 | 2004-08-09 | アクティブマトリクス型液晶表示装置及びその駆動方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH063647A true JPH063647A (ja) | 1994-01-14 |
Family
ID=16152648
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18440892A Pending JPH063647A (ja) | 1992-06-18 | 1992-06-18 | アクティブマトリクス型液晶表示装置の駆動方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5587722A (ja) |
EP (1) | EP0574920B1 (ja) |
JP (1) | JPH063647A (ja) |
KR (1) | KR100292768B1 (ja) |
DE (1) | DE69308242T2 (ja) |
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