WO2009084280A1 - 表示駆動回路、表示装置及び表示駆動方法 - Google Patents

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Makoto Yokoyama
Yasushi Sasaki
Yuhichiroh Murakami
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Sharp Kabushiki Kaisha
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    • G09G2320/0219—Reducing feedthrough effects in active matrix panels, i.e. voltage changes on the scan electrode influencing the pixel voltage due to capacitive coupling

Definitions

  • the present invention relates to a scanning signal line, a switching element that is turned on / off by the scanning signal line, a pixel electrode connected to one end of the switching element, and the pixel electrode, such as an active matrix liquid crystal display panel.
  • a display drive circuit for driving a display panel including a plurality of rows including a capacitively coupled capacitively coupled wiring and a data signal line connected to the other end of the switching element of each row;
  • the present invention relates to a display driving method.
  • CC Charge-Coupling driving
  • the configuration of the device for realizing CC driving is shown in the equivalent circuit of FIG. 24, and the operation waveforms of various signals in CC driving are shown in the timing chart of FIG.
  • a liquid crystal display device that performs CC driving includes a plurality of source lines (signal lines) 101, a plurality of gate lines (scanning lines) 102 orthogonal to the source lines 101, and Switching element 103 provided in the vicinity of the intersection, pixel electrode 104 connected to switching element 103, and a plurality of CS (Capacity Storage) bus lines (common electrode lines) that are paired with and parallel to gate line 102 105, a storage capacitor 106 having one end connected to the pixel electrode 104 and the other end connected to the CS bus line 105, and a counter electrode 109 facing each other via a liquid crystal 107 are provided in the image display unit 110.
  • CS Capacity Storage
  • the switching element 103 is formed of amorphous silicon (a-Si), polycrystalline polysilicon (p-Si), single crystal silicon (c-Si), etc., and has a capacitance 108 between the gate and the drain due to its structure. It is formed.
  • the capacitor 108 causes a phenomenon that the gate pulse from the gate line 102 shifts the potential of the pixel electrode 104 to the negative side.
  • the liquid crystal display device also includes a source line driving circuit 111 (source driver) for driving the source line 101, a gate line driving circuit 112 (gate driver) for driving the gate line 102, and a CS driving for driving the CS bus line 105.
  • a circuit 113 (CS drive circuit) is provided outside the image display unit 110.
  • the operation waveforms of various signals in this liquid crystal display device are as shown in FIG. That is, the waveform Wg of a certain gate line 102 becomes Von only in the H period (horizontal scanning period) in which the gate line 102 is selected, and is held at Voff in other periods.
  • the amplitude of the waveform Ws of the source line 101 varies depending on the video signal to be displayed, the polarity is inverted every H period and the polarity is inverted in the adjacent H period related to the same gate line 102 (line Reverse drive).
  • the amplitude of the waveform Ws is constant.
  • the waveform Wd of the pixel electrode 104 is the same potential as the waveform Ws of the source line 101 during the period in which Wg is Von, so that the waveform Wd is slightly through the gate-drain capacitance 108 at the moment when Wg becomes Voff. Shift to the negative side.
  • the waveform Wc of the CS bus line 105 is Ve + in the H period in which the corresponding gate line 102 is selected and the next H period, and further switches to Ve ⁇ in the next H period, and then Ve ⁇ until the next field. Hold. By this switching, the waveform Wd of the pixel electrode 104 is shifted to the negative side via the storage capacitor 106.
  • the waveform Wd of the pixel electrode 104 obtains an amplitude larger than the amplitude of the waveform Ws of the source line 101, so that the amplitude of the waveform Ws of the source line 101 can be further reduced.
  • the circuit configuration in the source line driver circuit 111 can be simplified and the power consumption can be reduced.
  • FIG. 26 is a block diagram showing a schematic configuration of a liquid crystal display device having a general gate / CS drive circuit
  • FIG. 27 is a timing showing waveforms of various signals input / output in the gate / CS drive circuit. It is a chart.
  • the gate / CS drive circuit is composed of a gate line drive circuit and a CS drive circuit, and is configured integrally. That is, in the gate / CS drive circuit shown in FIG. 26, the left block in the figure has a function as the gate line drive circuit 112, and the right block in the figure has a function as the CS drive circuit 113. Yes.
  • the gate line driving circuit 112 and the CS driving circuit 113 are provided corresponding to each row.
  • the gate line driving circuit 112 and the CS driving circuit 113 in the n-th row are represented as Gn and CSn, respectively. Note that the next row (line) in the scanning direction (vertical direction in FIG. 26) of the nth row is (n + 1) rows, and the row immediately before the nth row in the opposite direction is (n ⁇ 1) rows.
  • the gate line driving circuit 112 includes a shift register (not shown) therein.
  • SROn represents a signal output from the n-th shift register
  • GLn represents a signal (gate signal) output to the n-th gate line.
  • GLn is a signal output from SRon via a buffer, and has the same waveform as that of SROn.
  • CK and CKB are signals corresponding to gate clocks GCK1 and GCK2 that define the operation timing of the shift register, which are output from a control circuit (not shown), respectively, and are input to the gate line driving circuit 112 in each row. . Note that the period from the rising edge of CK to the rising edge of CKB and the period from the rising edge of CKB to the rising edge of CK are each one horizontal scanning period (1H).
  • the CS drive circuit 113 includes a selection switch (UDSW) 113a and a memory circuit (not shown) therein.
  • the selection switch 113a takes in a gate signal, which is a timing signal when generating the n-row CS signal, from the gate line driving circuit Gn-1 in the previous row ((n-1) row) or the next row ((n + 1) ) Row) is a changeover switch for selecting whether to take in from the gate line drive circuit Gn + 1, and is switched based on a changeover signal output from a control circuit (not shown).
  • UD and UDB indicate this switching signal, and are waveforms having opposite polarities.
  • the memory circuit outputs a signal LAOn (FIG.
  • CMI and CMIB are polarity signals input from the control circuit to the CS drive circuit 113, and have waveforms whose polarities are reversed.
  • the signal CSOUTn represents a signal (CS signal) output to the nth CS bus line, the potential level (L level / H level) of which is determined based on the signal LAOn.
  • the gate signal GLn is output to the n-th gate line from the n-th gate line driving circuit (Gn) at the rising timing of the clock CK.
  • the gate signal GLn + 1 is output from the gate line driving circuit (Gn + 1) in the (n + 1) th row after 1H has elapsed, that is, at the rise timing of CKB.
  • the gate signal GLn + 1 is input to the memory circuit of CSn.
  • the memory circuit 113 is configured by, for example, a D latch circuit, and receives a CMIB as input data (D terminal) and a signal GLn + 1 as an input clock (CK terminal). Based on the output signal LAOn from the memory circuit, the potential level (L level / H level) is determined by an analog switch (not shown) and is output to the CS bus line as CSOUTn.
  • the CS drive circuit in the conventional liquid crystal display device when the CS signal output from the CS drive circuit in the n-th row is generated, the gate signal in the (n + 1) -th row or the (n-1) -th row is generated. Is taken in. Therefore, a selection switch (UDSW) for selecting a row ((n + 1) th row or (n-1) th row) adjacent to the row (nth row) is necessary, and a signal for controlling this selection switch. And a wiring for transmitting a gate signal from an adjacent row to the row are required. This not only complicates the configuration of the CS drive circuit, but also affects the overall size of the liquid crystal display device, and hinders space saving in the area outside the display panel. As a result, the cost of the liquid crystal display device is also increased.
  • UDSW selection switch
  • the present invention has been made in view of the above problems, and an object thereof is to provide a display driving circuit and a display driving method capable of performing CC driving with a simple configuration.
  • a display driving circuit includes a scanning signal line, a switching element that is turned on / off by the scanning signal line, a pixel electrode connected to one end of the switching element, A plurality of rows each including a pixel electrode and a capacitively coupled capacitively coupled wiring; and driving a display panel having a data signal line connected to the other end of the switching element of each row,
  • a display driving circuit for performing gradation display according to the potential of the electrode a scanning signal line driving circuit for driving the scanning signal line, a data signal line driving circuit for outputting a data signal corresponding to a video signal,
  • a capacitive coupling wiring driving circuit that outputs a potential shift signal that switches a potential in a direction determined according to the polarity of the data signal, and the capacitive coupling wiring driving circuit , Based on the output signal of the row outputted from the scan signal line driving circuit is characterized by outputting a potential shift signal of the line.
  • the display panel driven by the display driving circuit has the configuration as described above.
  • a typical arrangement thereof is, for example, a large number of pixel electrodes arranged in a matrix, and scanning signal lines and switching along each row. Elements and capacitive coupling wires are arranged, and data signal lines are arranged along each column.
  • “row” and “column”, “horizontal” and “vertical” are often arranged in the horizontal direction and vertical direction of the display panel, respectively. No, the vertical and horizontal relationship may be reversed. Therefore, “row”, “column”, “horizontal” and “vertical” in the present invention do not particularly limit directions.
  • the display drive circuit for driving the display panel turns on the switching element of the row in a horizontal scanning period sequentially assigned to each row or a plurality of rows by, for example, a scanning signal, and is connected to the turned on switching device. In this configuration, a potential corresponding to a data signal is written to the pixel electrode.
  • the display driving circuit shifts the potential of the pixel electrode capacitively coupled with the capacitive coupling wiring by the potential shift signal.
  • This potential shift signal is, for example, that the potential is switched after the horizontal scanning period of each row, and the direction of this switching (from low level to high level or from high level to low level) depends on the data signal in the horizontal scanning period of each row. The direction is determined according to the polarity. Thereby, so-called CC drive is realized.
  • the capacitive coupling wiring driving circuit outputs the potential shift signal of the row based on the output signal of the row output from the scanning signal line driving circuit. That is, for example, a potential shift signal (CS signal) output to the n-th capacitive coupling wiring (CS bus line) is a scanning signal (gate signal) output to the n-th scanning signal line (gate line). Is generated based on As a result, there is no need to select a scanning signal line from which a scanning signal is to be taken in, and a conventional selection switch is not necessary. Therefore, the configuration of the capacitive coupling wiring drive circuit can be simplified. Therefore, according to the display drive circuit, there is an effect that CC drive can be performed with a simple configuration.
  • the capacitively coupled wiring driving circuit of the present invention is configured to output the potential shift signal of the row based on the output signal of the row output from the scanning signal line driving circuit.
  • it may be a set signal to another stage (for example, the next stage) output from the shift register of the scanning signal line driving circuit.
  • the display driving circuit can be configured by, for example, a single channel transistor, the circuit configuration can be further simplified. Therefore, when a circuit is constituted by a single channel transistor, the effect is particularly great.
  • the capacitive coupling wiring driving circuit may be configured to output the potential after at least one horizontal scanning period has elapsed since the output signal was output from the scanning signal line driving circuit. It is desirable to output a shift signal.
  • the potential shift signal is output after at least one horizontal scanning period has elapsed since the output signal was output from the scanning signal line driving circuit.
  • the capacitive coupling wiring driving circuit has a period from when the output signal is output from the scanning signal line driving circuit to when the potential shift signal is output. It is desirable to provide a transfer circuit for at least one horizontal scanning period.
  • a potential shift signal can be output after at least one horizontal scanning period has elapsed.
  • the capacitive coupling wiring driving circuit stores a first signal corresponding to a change in potential level of the output signal output from the scanning signal line driving circuit. And a memory circuit for outputting to the transfer circuit, and a transfer circuit for giving a transfer period of at least one horizontal scanning period to the first signal output from the memory circuit and outputting the second signal as a second signal; And a switch circuit that generates the potential shift signal based on the potential level of the second signal output from the transfer circuit.
  • the potential shift signal can be output after at least one horizontal scanning period has elapsed since the output signal was output.
  • the memory circuit receives a first input signal to the first electrode and an output signal of the scanning signal line driving circuit to the control electrode.
  • a first capacitor connected between the first transistor, the second electrode of the first transistor, and a reference power supply line to which a reference voltage is supplied, and a second input to the first electrode
  • a signal is input between a second transistor whose control electrode is connected to the control electrode of the first transistor, a second electrode of the second transistor, and a reference power supply line to which a reference voltage is supplied.
  • a third capacitor in which a first electrode is connected to a second electrode of the first transistor and a clock signal is input to a control electrode.
  • the first electrode is the second electrode A fourth transistor that is connected to a second electrode of the transistor and to which the clock signal is input to a control electrode, and the switch circuit has a control electrode connected to the second electrode of the third transistor;
  • the first electrode is connected to the output terminal, the fifth transistor to which the first power supply voltage is input to the second electrode, the control electrode is connected to the second electrode of the fourth transistor, and the first transistor And a sixth transistor to which the second power supply voltage is input to the second electrode.
  • the capacitively coupled wiring driving circuit can be configured by a single channel circuit (N channel or P channel). Therefore, for example, the configuration can be simplified as compared with a circuit configured by CMOS.
  • the capacitive coupling wiring driving circuit is configured such that an output signal of the scanning signal line driving circuit is a first potential level at which the transistor is turned on.
  • an output signal of the scanning signal line driving circuit is a first potential level at which the transistor is turned on.
  • the first potential level is a potential level that turns off the transistor
  • the second potential level is a potential level that turns on the transistor.
  • the first potential level is a low (L) level (VSS)
  • the second potential level is a high (H) level (VDD).
  • the potential levels are opposite to each other.
  • a potential shift signal on the positive polarity side can be output.
  • the capacitive coupling wiring driving circuit is configured such that an output signal of the scanning signal line driving circuit is a first potential level at which the transistor is turned on.
  • an output signal of the scanning signal line driving circuit is a first potential level at which the transistor is turned on.
  • the potential level of the first signal is changed to the second potential level
  • the potential level of the first signal is changed from the second potential level to the first potential level
  • the potential level of the clock signal is changed.
  • the first signal is output as the second signal.
  • the second signal changes from the first potential level to the second potential level
  • the first signal is output. It is desirable to output a signal having a potential level of 2 power supply voltage as the potential shift signal.
  • the capacitive coupling wiring driving circuit further increases the potential level of the first signal output from the memory circuit and increases the potential level. It is desirable to include a booster circuit that inputs the first signal to the transfer circuit.
  • the potential level of the signal input to the transfer circuit can be increased.
  • a threshold drop due to the writing characteristics of the transistor can be reduced, so that a stable potential can be input to the switch circuit. Therefore, a stable potential shift signal can be output.
  • the memory circuit receives a first input signal to the first electrode and an output signal of the scanning signal line driving circuit to the control electrode.
  • a first capacitor connected between the first transistor, the second electrode of the first transistor, and a reference power supply line to which a reference voltage is supplied, and a second input to the first electrode
  • a signal is input between a second transistor whose control electrode is connected to the control electrode of the first transistor, a second electrode of the second transistor, and a reference power supply line to which a reference voltage is supplied.
  • the booster circuit is connected to the first electrode with a predetermined voltage having a second potential level that is a potential level for turning on the transistor, and the control electrode is Of the first transistor
  • a third capacitor connected between the seventh transistor connected to the second electrode, the control electrode of the seventh transistor, and a clock signal line to which a clock signal is supplied;
  • An eighth transistor in which a predetermined voltage having the second potential level is input to an electrode and a control electrode is connected to a second electrode of the second transistor; and the control electrode of the eighth transistor And a fourth capacitive element connected between the clock signal line to which the clock signal is supplied, and the transfer circuit has a first electrode connected to a second electrode of the seventh transistor A third transistor in which the clock signal is input to the control electrode, a first electrode connected to the second electrode of the eighth transistor, and a fourth transistor in which the clock signal is input to the control electrode.
  • the switch circuit includes a control electrode connected to the second electrode of the third transistor, a first electrode connected to the output terminal, and a first power supply voltage input to the second electrode. And the control electrode is connected to the second electrode of the fourth transistor, the first electrode is connected to the output terminal, and the second power supply voltage is input to the second electrode. It is desirable to include a sixth transistor.
  • a stable potential shift signal can be output with a simple configuration.
  • the capacitive coupling wiring driving circuit further raises the potential level of the first signal output from the memory circuit every one horizontal scanning period or more. It is desirable that a refresh circuit that holds the potential level of the first signal is provided in a period during which no pull-up is performed.
  • the potential level of the first signal is raised every one horizontal scanning period or more, so that it is possible to reduce the influence of the voltage drop due to the leakage current. Further, the potential level of the first signal is held in a period in which the pulling is not performed. Accordingly, the potential level of the first signal can be stabilized, so that a stable potential shift signal can be output.
  • the memory circuit receives a first input signal to the first electrode and an output signal of the scanning signal line driving circuit to the control electrode.
  • a first capacitor connected between the first transistor, the second electrode of the first transistor, and a reference power supply line to which a reference voltage is supplied, and a second input to the first electrode
  • a signal is input between a second transistor whose control electrode is connected to the control electrode of the first transistor, a second electrode of the second transistor, and a reference power supply line to which a reference voltage is supplied.
  • a second capacitor element connected to the first capacitor, wherein the refresh circuit is supplied with a predetermined voltage having a second potential level, which is a potential level for turning on the transistor, on the first electrode; 1st tran A ninth transistor connected to the second electrode of the star, a second electrode of the ninth transistor, and a fifth capacitor connected between a clock signal line to which a clock signal is supplied; A predetermined voltage having the second potential level is input to the first electrode, the control electrode is connected to the second electrode of the ninth transistor, and the second electrode is connected to the first transistor.
  • a predetermined voltage having the second potential level is input to the tenth transistor connected to the second electrode and the first electrode, and the control electrode is connected to the second electrode of the second transistor
  • the transfer circuit includes a seventh transistor in which a control electrode is connected to a control electrode of the tenth transistor, and a predetermined voltage having the second potential level is input to the first electrode;
  • the first electrode is connected to the second electrode of the seventh transistor, the third transistor in which the clock signal is input to the control electrode, the control electrode is connected to the control electrode of the twelfth transistor,
  • An eighth transistor in which a predetermined voltage having the second potential level is input to one electrode, and the first electrode is connected to the second electrode of the eighth transistor, and the clock is connected to the control electrode.
  • the switch circuit includes a control electrode connected to a second electrode of the third transistor, a first electrode connected to an output terminal, A fifth transistor in which the first power supply voltage is input to the electrode, a control electrode is connected to the second electrode of the fourth transistor, the first electrode is connected to the output terminal, and the second electrode And a sixth transistor to which the second power supply voltage is input.
  • a stable potential shift signal can be output with a simple configuration.
  • the capacitive coupling wiring drive circuit further includes a capacitance reduction switch circuit for reducing a capacitive load in the refresh circuit.
  • the refresh circuit Since the refresh circuit is loaded with a capacity, if this refresh circuit is provided in all rows, a large load is applied to the clock signal.
  • the capacitance reduction switch circuit for reducing the capacitive load in the refresh circuit is provided. As a result, the clock load can be reduced.
  • the memory circuit receives a first input signal to the first electrode and an output signal of the scanning signal line driving circuit to the control electrode.
  • a first capacitor connected between the first transistor, the second electrode of the first transistor, and a reference power supply line to which a reference voltage is supplied, and a second input to the first electrode
  • a signal is input between a second transistor whose control electrode is connected to the control electrode of the first transistor, a second electrode of the second transistor, and a reference power supply line to which a reference voltage is supplied.
  • a capacitance reducing switch circuit wherein a clock signal is input to the first electrode, and a control electrode is connected to the second electrode of the first transistor.
  • a control electrode includes a seventeenth transistor connected to a second electrode of the second transistor, and the refresh circuit supplies the second potential level to the first electrode. And a second electrode connected to the second electrode of the sixteenth transistor through a fifth capacitor, and a control electrode connected to the second electrode of the first transistor.
  • a predetermined voltage having the second potential level is input to the first transistor and the first electrode, the control electrode is connected to the second electrode of the ninth transistor, and the second electrode
  • the tenth transistor connected to the second electrode of the first transistor and a predetermined voltage having the second potential level are input to the first electrode, and the second electrode is the sixth electrode Before through the capacitive element
  • the transfer circuit includes a seventh transistor in which a control electrode is connected to a control electrode of the tenth transistor, and a predetermined voltage having the second potential level is input to the first electrode; Are connected to the second electrode of the seventh transistor, the third transistor in which the clock signal is input to the control electrode, and the control electrode is connected to the control electrode of the twelfth transistor, An eighth transistor in which a predetermined voltage having the second potential level is input to the first electrode; the first electrode is connected to the second electrode of the eighth transistor; And a fourth transistor to which a clock signal is input.
  • the switch circuit includes a control electrode connected to a second electrode of the third transistor, a first electrode connected to an output terminal, A fifth transistor in which the first power supply voltage is input to the electrode, a control electrode is connected to the second electrode of the fourth transistor, the first electrode is connected to the output terminal, and the second electrode And a sixth transistor to which the second power supply voltage is input.
  • the transistor as the capacitance reduction switch circuit is provided between the clock signal line and the refresh circuit.
  • the clock signal line and the capacitive element of the refresh circuit are not directly connected. Therefore, for example, when the input signal to the transistor of the capacitance reduction switch circuit is at the L level, the transistor is turned off, so that the clock signal line can be disconnected from the capacitor. As a result, the clock load can be reduced.
  • the capacitive coupling wiring driving circuit further fixes a first potential level of at least one of the first signal and the second signal. It is desirable to have a potential stabilization circuit for this purpose.
  • the first signal and the second signal each have a period in which they are in a floating state. Therefore, the potential level is likely to be affected by noise and may change.
  • the first potential level of at least one of the first signal and the second signal is fixed.
  • the L level of the first signal and the second signal can be fixed.
  • the potential stabilization circuit is configured such that a reference voltage corresponding to the first potential level is input to the first electrode, and a control electrode is the second electrode.
  • a thirteenth transistor connected to the second electrode of the transistor, the second electrode connected to the second electrode of the first transistor, a reference voltage input to the first electrode, and a control electrode
  • a fourteenth transistor connected in parallel to the first transistor, connected to the second electrode of the first transistor, the second electrode connected to the second electrode of the second transistor; It is desirable to have it.
  • the first potential level of at least one of the first signal and the second signal can be stabilized with a simple configuration.
  • the potential stabilization circuit is configured such that a signal output from the first transistor is a potential level at which the transistor is turned on from a first potential level. 2, the potential level of the signal output from the second transistor is fixed to the reference voltage, while the signal output from the second transistor is the first potential. It is desirable that the potential level of the signal output from the first transistor is fixed to the reference voltage when the level changes to the second potential level.
  • one of the potential levels of the first signal (here, the first potential level) can be stabilized.
  • the capacitive coupling wiring driving circuit further increases the potential level of the first signal output from the memory circuit and increases the potential level. It is desirable to provide a clock booster circuit that inputs the first signal as the second signal to the switch circuit.
  • the potential level of the signal input to the switch circuit can be raised.
  • a threshold drop due to the writing characteristics of the transistor can be reduced, so that a stable potential can be input to the switch circuit. Therefore, a stable potential shift signal can be output.
  • the clock boosting circuit has a seventh capacitor element connected to a clock signal line to which the clock signal is supplied, and a first electrode. A reference voltage is supplied, an inverted clock signal is input to the control electrode, and the second electrode is connected to the control electrode of the third and fourth transistors and the other end of the seventh capacitor element. It is desirable to include 15 transistors.
  • this clock booster circuit can be applied as a circuit for raising the potential level of the output signal of the scanning signal line driving circuit inputted to the memory circuit.
  • the first electrode of the second transistor and the control electrode of the fifth transistor are connected to each other, and the second signal is the second signal.
  • the second signal is the second signal.
  • each output from the transfer switch circuit since the polarities of the first input signal and the second input signal are reversed, each output from the transfer switch circuit.
  • the signals (first signal and second signal) have different potential levels (for example, H level / L level). Therefore, when one signal is at H level, the other signal outputs L level. As a result, a potential shift signal with the potential level reversed for each frame is output.
  • Signal (second signal) is at L level. Then, in order to generate an L-level potential shift signal, an L-level second input signal is required.
  • the second signal is input to the first electrode of the second transistor as the second input signal.
  • the H / L level can be input alternately for each frame.
  • the signal wiring of the second input signal from the control circuit can be reduced, and the circuit configuration can be simplified.
  • a display device includes any one of the display drive circuits described above and the display panel.
  • a display device with reduced cost can be provided by the effect of simplifying the circuit configuration by the display drive circuit.
  • a display driving method includes a scanning signal line, a switching element that is turned on / off by the scanning signal line, a pixel electrode connected to one end of the switching element, A plurality of rows each including a pixel electrode and a capacitively coupled capacitively coupled wiring; and driving a display panel having a data signal line connected to the other end of the switching element of each row,
  • a display driving method for performing gradation display according to the potential of the electrode a scanning signal line driving process for driving the scanning signal line, a data signal line driving process for outputting a data signal corresponding to a video signal, A capacitive coupling wiring driving process for outputting a potential shift signal for switching the potential in a direction determined according to the polarity of the data signal, and the capacitive coupling wiring driving process.
  • Based on the output signal of the lines output by the scanning signal line driving process is characterized by outputting a potential shift signal of the line.
  • the above method has an effect that CC driving can be performed with a simple configuration, similar to the effect described with respect to the display driving circuit.
  • the display device according to the present invention is preferably a liquid crystal display device.
  • FIG. 2 is an equivalent circuit diagram illustrating an electrical configuration of each pixel in the liquid crystal display device of FIG. 1.
  • FIG. 3 is a block diagram illustrating a schematic configuration of a CS driver in the first embodiment.
  • FIG. 4 is a circuit diagram showing a configuration of a CS driver shown in FIG. 3.
  • 3 is a timing chart illustrating waveforms of various signals of a CS driver in Embodiment 1.
  • It is a circuit diagram which shows the structure of the conventional CS driver comprised by CMOS.
  • FIG. 5 is a circuit diagram illustrating a configuration of a CS driver when the CS driver of FIG. 4 is configured as a P-channel type.
  • FIG. 8 is a timing chart showing waveforms of various signals in the CS driver of FIG.
  • FIG. 2 is a block diagram showing a configuration of a liquid crystal display device when a gate driver and a CS driver are individually arranged in the liquid crystal display device of FIG. 1.
  • FIG. 10 is a block diagram showing a configuration when a buffer is provided between the gate driver and the CS driver in the liquid crystal display device shown in FIG. 9.
  • 6 is a circuit diagram illustrating a configuration of a CS driver in Embodiment 2.
  • FIG. FIG. 10 is a circuit diagram illustrating a configuration of a CS driver in Example 3.
  • 10 is a timing chart showing waveforms of various signals of a CS driver in Example 3.
  • FIG. 10 is a circuit diagram schematically illustrating a relationship between a booster circuit and a transfer switch circuit in a CS driver of Example 3.
  • FIG. 10 is a circuit diagram illustrating a configuration of a CS driver in Example 4.
  • 10 is a timing chart showing waveforms of various signals of a CS driver in Example 4.
  • FIG. 10 is a circuit diagram illustrating a configuration when a transistor is provided between a clock CKB line and a refresh circuit in the CS driver according to the fourth embodiment.
  • FIG. 10 is a circuit diagram illustrating a configuration of a CS driver in Example 5.
  • FIG. 10 is a timing chart showing waveforms of various signals of a CS driver in Example 5.
  • FIG. 10 is a circuit diagram illustrating a configuration of another CS driver in Embodiment 5.
  • FIG. 22 is a timing chart showing waveforms of various signals of the CS driver shown in FIG. 21.
  • FIG. 5 is a circuit diagram in a case where the CS driver according to the present embodiment is configured to take in a signal LAOn as CMIB. It is a block diagram which shows the structure of the conventional liquid crystal display device which performs CC drive. It is a timing chart which shows the waveform of various signals in the conventional CC drive. It is a block diagram which shows schematic structure of the liquid crystal display device provided with the general gate / CS drive circuit. 27 is a timing chart showing waveforms of various signals in the gate / CS drive circuit shown in FIG. 26.
  • Liquid crystal display device 10 Liquid crystal display panel (display panel) 11 Source bus line (data signal line) 12 Gate line (scanning signal line) 13 TFT (switching element) 14 Pixel electrode 15 CS bus line (capacitive coupling wiring) 20 Source driver (data signal line drive circuit) 30 Gate driver (scanning signal line drive circuit) 40 CS driver (capacitive coupling wiring drive circuit) 41 Memory circuit 42 Transfer switch circuit (transfer circuit) 43 Analog switch circuit (switch circuit) 44, 45 Stabilization circuit 46 Booster circuit 47 Refresh circuit 48 Transfer clock booster circuit (clock booster circuit) 41a transistor (first transistor) 41b Transistor (second transistor) 42a transistor (third transistor) 42b Transistor (fourth transistor) 43a transistor (fifth transistor) 43b Transistor (sixth transistor) 462a transistor (seventh transistor) 462b transistor (eighth transistor) 471a transistor (9th transistor) 473a transistor (tenth transistor) 471b transistor (eleventh transistor) 473
  • FIGS. 1 to 23 An embodiment of the present invention will be described with reference to FIGS. 1 to 23 as follows.
  • FIGS. 1 is a block diagram showing the overall configuration of the liquid crystal display device 1
  • FIG. 2 is an equivalent circuit diagram showing the electrical configuration of the pixels of the liquid crystal display device 1.
  • the liquid crystal display device 1 includes an active matrix liquid crystal display panel 10 corresponding to a display panel, a data signal line driving circuit, a scanning signal line driving circuit, and a capacitive coupling wiring driving circuit of the present invention, a source driver 20, a gate, A gate / CS driver 50 including a driver 30 and a CS driver 40 is provided.
  • the liquid crystal display device 1 includes a control circuit (not shown) that controls the gate driver 30 and the CS driver 40.
  • the liquid crystal display panel 10 is configured by sandwiching liquid crystals between an active matrix substrate (not shown) and a counter substrate, and has a large number of pixels P (FIG. 2) arranged in a matrix.
  • the liquid crystal display panel 10 is formed on an active matrix substrate on a source bus line 11, a gate line 12, a thin film transistor (corresponding to a data signal line, a scanning signal line, a switching element, a pixel electrode, and a capacitive coupling wiring of the present invention, respectively.
  • Thin-film-transistor (hereinafter referred to as “TFT”) 13, pixel electrode 14, and CS bus line 15, and counter electrode 18 is provided on the counter substrate.
  • One source bus line 11 is formed in each column so as to be parallel to each other in the column direction (vertical direction), and one gate line 12 is provided in each row so as to be parallel to each other in the row direction (lateral direction).
  • Each book is formed.
  • the TFT 13 and the pixel electrode 14 are formed corresponding to the intersections of the source bus line 11 and the gate line 12, respectively.
  • the source electrode s of the TFT 13 is the source bus line 11, the gate electrode g is the gate line 12.
  • Drain electrodes d are connected to the pixel electrodes 14 respectively.
  • a liquid crystal capacitor 17 is formed between the pixel electrode 14 and the counter electrode 18 via a liquid crystal.
  • the gate of the TFT 13 is turned on by the gate signal (scanning signal) supplied to the gate line 12, the source signal (data signal) from the source bus line 11 is written to the pixel electrode 14, and the pixel electrode 14 is written to the source signal.
  • the gate signal scanning signal
  • the source signal data signal
  • the pixel electrode 14 is written to the source signal.
  • One CS bus line 15 is formed in each row so as to be parallel to each other in the row direction (lateral direction), and is arranged to make a pair with the gate line 12.
  • Each CS bus line 15 is capacitively coupled to the pixel electrode 14 disposed in each row, and forms a storage capacitor (also referred to as “auxiliary capacitor”) 16 with each pixel electrode 14.
  • the liquid crystal display panel 10 having the above configuration is driven by a source driver 20, a gate driver 30, a CS driver 40, and a control circuit for controlling them.
  • the horizontal scanning period of each row is sequentially assigned, and each row is sequentially scanned.
  • the gate driver 30 sequentially outputs a gate signal for turning on the TFT 13 to the gate line 12 of the row in synchronization with the horizontal scanning period of each row.
  • the source driver 20 outputs a source signal to each source bus line 11.
  • This source signal is a signal obtained by assigning a video signal supplied from the outside of the liquid crystal display device 1 to the source driver 20 via the control circuit to each column in the source driver 20 and performing boosting or the like. Further, in order to perform so-called line inversion driving, the source driver 20 inverts the polarity of the output source signal in synchronization with the horizontal scanning period of each row and reverses it in the adjacent horizontal scanning period of the same row. ing.
  • the polarity of the source signal is inverted between the horizontal scanning period of the first row and the horizontal scanning period of the second row, and the horizontal scanning period of the first row in the first frame and in the second frame The polarity of the source signal is reversed between the horizontal scanning period of the first row.
  • the line inversion driving method is described as an example.
  • the present invention is not limited to this, and for example, there are various methods such as a frame inversion driving method and a 2H inversion driving method. It can be applied to various drive systems.
  • the CS driver 40 outputs a CS signal corresponding to the potential shift signal of the present invention to each CS bus line 15.
  • This CS signal is a signal whose potential is switched between two values (rises or falls) and synchronizes with the end of the horizontal scanning period (1H) of each row, that is, the TFT 13 of each row switches from on to off. At that time, the potential of the CS bus line 15 in the row is switched from one value to the other value.
  • the potential shift signal (CS signal) is described as one in which the potential is switched between two values (H / L levels), but the present invention is not limited to this.
  • the present invention can be applied to a configuration that switches between a minute amplitude and three values.
  • the switching timing may be after the horizontal scanning period of each row, and there may be a time lag with respect to the end of the horizontal scanning period of each row.
  • the CS driver 40 shifts the potential of the pixel electrode 14 at a time after the horizontal scanning period.
  • the CS driver provided in each row is represented by a member number “40 ′”, and the CS driver 40 is configured by the CS driver 40 ′ in each row.
  • the control circuit outputs the gate signal, the source signal, and the CS signal from each of these circuits by controlling the gate driver 30, the source driver 20, and the CS driver 40 described above.
  • the present invention is characterized by the CS driver 40 in the liquid crystal display device 1 constituted by each of the above members.
  • the CS driver 40 of the present invention has a gate signal (scanning) of the row.
  • the CS signal of the row is generated and output based on the output signal of the signal line driver circuit. That is, the CS driver provided in the nth row takes in the gate signal output to the nth row gate line and outputs the CS signal to the nth row CS bus line 15.
  • Example 1 shown below is a configuration having only the above-described feature points, and Examples 2 to 5 below include at least the configuration of Example 1 and further add a new configuration. is there.
  • FIG. 3 is a block diagram showing a schematic configuration of the CS driver 40 ′ in the first embodiment
  • FIG. 4 is a circuit diagram showing the details thereof
  • FIG. 5 shows waveforms of various signals in the CS driver 40 ′. It is a timing chart.
  • the CS driver 40 'in the nth row will be described as an example.
  • the gate driver 30 and CS driver 40 ′ in the n-th row are represented as Gn and CSn, respectively, and the row (line) in the next scanning direction (vertical direction in FIG. 1) in the n-th row. Is represented as (n + 1) rows, and the row immediately before the n-th row in the opposite direction is represented as (n-1) rows.
  • the various signals shown in FIG. 5 are the same as those in FIG.
  • the gate driver Gn in the n-th row includes a shift register (not shown) therein, SRon indicates a signal output from this shift register, and GLn indicates a signal output in the gate line in the n-th row. (Gate signal).
  • GLn is a signal output from SRon via a buffer and has the same waveform as the potential level change of SRon.
  • CK and CKB are signals indicating gate clocks GCK1 and GCK2 that define the operation timing of the shift register, which are output from the control circuit, and are input to the gate drivers 30 in each row. Note that the period from the rising edge of CK to the rising edge of CKB and the period from the rising edge of CKB to the rising edge of CK are each one horizontal scanning period (1H).
  • the CS driver 40 ′ includes a gate signal GLn output from the gate driver Gn in the n-th row, a gate clock CKB output from the control circuit, and a polarity signal CMI (first input signal). ) And CMIB (second input signal) are respectively input. Then, based on these signals, the CS signal CSOUTn whose potential level (L level / H level) is determined is output to the CS bus line of the nth row.
  • the CS driver 40 ′ includes a memory circuit 41, a transfer switch circuit 42 (transfer circuit), and an analog switch circuit 43 (switch circuit).
  • the memory circuit 41 includes transistors 41a and 41b (first transistor and second transistor) as switch elements, and capacitors 41c and 41d (first capacitor element and second capacitor element), and includes a transfer switch circuit.
  • the reference numeral 42 includes transistors 42a and 42b (third and fourth transistors) as transfer switches, and the analog switch circuit 43 includes transistors 43a and 43b (fifth and sixth transistors).
  • Each transistor is composed of an N channel type MOS transistor, and the CS driver 40 'is configured as a single channel (N channel) drive circuit. As will be described later (FIG.
  • each transistor may be a P-channel MOS transistor, and the CS driver 40 ′ may be configured as a P-channel drive circuit.
  • the memory circuit 41 includes capacitors 41c and 41d. However, when the parasitic capacitances of the transistors 41a and 41b are sufficiently large, the capacitors 41c and 41d may be omitted. The same applies to the following embodiments.
  • the CS driver 40 ′ receives the gate signal GLn in the n-th row, the polarity signals CMI and CMIB, and the clock CKB, and passes through the memory circuit 41, the transfer switch circuit 42, and the analog switch circuit 43.
  • the CS signal CSOUTn is output.
  • the gate driver Gn in the n-th row receives the signal SROn-1 output from the shift register of the (n-1) -th row gate driver Gn-1, and turns on the TFT in the n-th row.
  • GLn is output to the gate line 12.
  • This gate signal GLn is simultaneously input to the CS driver CSn in the nth row.
  • the signal SROn output from the shift register of the gate driver Gn is input to the gate driver Gn + 1 of the next row ((n + 1) row).
  • the memory circuit 41 of the CS driver CSn that has received the gate signal GLn from the gate driver Gn takes in the polarity signal CMI based on GLn. Specifically, when the potential level of the gate signal GLn changes from a low level (L level: first potential level) to a high level (H level: second potential level), that is, the polarity of the transistor 41a is turned on.
  • the signal CMI is transferred and output from the memory circuit 41 as the signal LAn (first signal), and charges are accumulated (stored) in the capacitor 41c. That is, as shown in FIG. 5, the signal LAn is at the H level because the polarity signal CMI is output while the gate signal GLn is at the H level (the transistor 41a is on).
  • the signal LAn holds the potential level (H level) at the time when the transistor 41a is turned off by the capacitor 41c in which charges are accumulated.
  • the signal LAn holds this state (H level) until the potential level of the gate signal GLn next changes from H level to L level, that is, for one vertical scanning period (1V).
  • the signal LAn output from the memory circuit 41 by the above operation is input to the transistor 42a of the transfer switch circuit 42, and after a transfer period of one horizontal scanning period (1H) is given, the signal LAOn (second signal). Is output as Specifically, a clock CKB for controlling on / off of the transistor 42a is input to the transistor 42a, the transistor 42a is turned on at the rising timing of CKB, and the signal LAn is output as the signal LAOn.
  • the signal LAn output from the memory circuit 41 is generated based on the gate signal GLn as described above, it is output in synchronization with the timing of the clock CK.
  • the period from the rising edge of CK to the rising edge of CKB is defined as 1H. Therefore, the signal LAn output at the rising timing of CK is output as the signal LAOn after the rising timing of the clock CKB, that is, 1H has elapsed.
  • the signal LAOn output from the transfer switch circuit 42 in this way is input to the transistor 43a of the analog switch circuit 43.
  • the analog switch circuit 43 receives a positive common voltage VCSH and a negative common voltage VCSL, and the transistor 43a is controlled to be turned on / off by a signal LAOn. Thereby, the transistor 43a is turned on at the rising timing (H level) of the signal LAOn, and outputs VCSH as the CS signal CSOUTn during the H level.
  • the signals LAn and LABn output from the memory circuit 41 are at the potential level (H / L level) is different.
  • the signals LAOn and LABOn output from the transfer switch circuit 42 have different potential levels (H / L levels). Therefore, as shown in FIG. 5, when one is at H level, the other outputs L level. This makes it possible to output a CS signal whose potential level is reversed for each frame.
  • the CS driver 40 of the present invention is configured to realize CC driving by outputting the CS signal CSOUTn based on the gate signal GLn of the row (n rows). This eliminates the need for a switch for selecting an adjacent row (UDSW in FIG. 26) and the wiring associated therewith as in the prior art, and thus the circuit configuration of the CS driver 40 can be simplified.
  • the CS driver 40 of the present invention can be applied to a CMOS circuit configuration as shown in FIG. Even with a CMOS circuit configuration, a conventional UDSW is not necessary, and the same effect can be obtained.
  • a single-channel circuit configuration is preferable. According to the single-channel circuit configuration, it is possible to reduce manufacturing steps such as a reduction in mask process, and to improve production efficiency, compared with a CMOS circuit configuration. Therefore, advantageous effects such as reduction in manufacturing cost can be obtained.
  • the CS driver 40 ' may be configured as a P-channel drive circuit.
  • 7 shows an example in which the CS driver 40 ′ of FIG. 4 is configured as a P-channel type
  • FIG. 8 is a timing chart showing waveforms of various signals in the CS driver. Since a conventional general technique can be applied to a specific method for replacing the N-channel type with the P-channel type, description thereof is omitted.
  • the signal input to the CS driver 40 is the gate signal GLn output from the gate driver 30, but is not limited thereto.
  • a signal input to the CS driver 40 is a signal inside the gate driver 30, specifically, Specifically, it may be the signal SROn output from the shift register. Also with this configuration, the same effect as the configuration in which the gate signal is input can be obtained.
  • the gate driver 30 and the CS driver 40 integrally form the gate / CS driver 50, but the gate driver 30 and the CS driver 40 are not limited to this, and may be individually arranged as shown in FIG. As shown in the figure, by disposing the gate driver 30 and the CS driver 40 on both sides of the display panel 10, the external dimensions of the liquid crystal display device 1 can be suppressed. In the configuration in which both the drivers 30 and 40 are individually arranged, it is necessary to individually input the gate clocks GCK1 and GCK2 from the control circuit to the respective drivers 30 and 40, so that wiring becomes complicated. As a result, waveform rounding due to wiring load occurs, which adversely affects the operation timing of each of the drivers 30 and 40.
  • FIG. 11 is a circuit diagram illustrating a configuration of a CS driver 40 ′ according to the second embodiment.
  • the CS driver 40 ′ according to the second embodiment is configured by further including potential stabilization circuits 44 and 45 in the CS driver 40 ′ according to the first embodiment.
  • the signals LAn and LABn have different potential levels (H / L levels), and the signals LAOn and LABOn have the same potential levels (H / L levels). Is different. For example, when the signals LAn and LAOn are at the H level, the signals LABn and LABOn are at the L level. In order to output a stable CS signal, it is desirable to stabilize this potential level relationship. However, since each signal has a period in which it is in a floating state, the potential level is likely to be affected by noise and fluctuates. there is a possibility. Therefore, in the second embodiment, potential stabilization circuits 44 and 45 are provided in order to stabilize this potential level.
  • the potential stabilization circuits 44 and 45 are configured by providing transistors 44a and 44b (a 13th transistor and a 14th transistor) and transistors 45a and 45b, respectively.
  • the transistor 44b is turned on, whereby the signal LABn becomes the reference voltage (VSS) and becomes L level (first potential level). Fixed.
  • the transistor 45b is turned on, whereby the signal LAOBn becomes the reference voltage (VSS) and is fixed at the L level.
  • the potential level of one signal is H level
  • the potential level of the other signal is fixed to the reference voltage VSS (L level), so that the L level potential can be stabilized.
  • VSS reference voltage
  • at least one potential (L level) can be fixed, a stable CS signal can be output.
  • FIG. 12 is a circuit diagram showing a configuration of the CS driver 40 ′ in the third embodiment
  • FIG. 13 is a timing chart showing waveforms of various signals in the CS driver 40 ′.
  • the CS driver 40 ′ in the second embodiment further includes a booster circuit 46 (46a and 46b).
  • the CS driver 40'of the first and second embodiments more specifically, as shown by the signal LAn in FIGS. 4 and 14, when the transistor 41a is turned on and the H level of the CMI is taken in, the CS driver 40' ,
  • the threshold voltage (Vth) is lowered (hereinafter referred to as “threshold drop”).
  • the signal LAn whose threshold value has fallen is the same as that of the capacitor 41c (FIG. 4) and the load of the transistor 43a (FIG. 4) of the analog switch circuit 43 when the transistor 42a of the transfer switch circuit 42 is turned on at the rising timing of CKB.
  • a voltage drop occurs due to the charge distribution with the capacitor.
  • the signal LAOn in FIG. 14 shows a state where the signal LAn is affected by the voltage drop transferred after 1H has passed.
  • the CS driver 40 ′ of the third embodiment includes a booster circuit 46.
  • the booster circuit 46a is controlled to be turned on / off by a capacitor 461a (third capacitive element) that raises the potential of the output signal LAn of the memory circuit 41, and a signal LAn whose potential level is raised, and has predetermined data as input data.
  • a transistor 462a (seventh transistor) to which a voltage (VDD) is supplied.
  • the booster circuit 46b includes a capacitor 461b (fourth capacitor element) and a transistor 462b (eighth transistor).
  • FIG. 15 is a circuit diagram schematically showing the relationship between the booster circuit 46 and the transfer switch circuit 42.
  • memory data corresponding to the output signal LAn of the memory circuit 41 is input as a signal for controlling on / off of the transistor 462a and is not output as transfer data. Thereby, the above-described voltage drop due to charge distribution can be prevented.
  • the signal LAn output when the transistor 41a is turned on decreases by the threshold voltage (Vth) due to the writing characteristics of the transistor 41a when the CMI H level (second potential level) is captured.
  • the signal LAn is input to the booster circuit 46a, and the potential level is raised at the rising timing of the clock CKB (in this embodiment, since it is composed of an N-channel MOS transistor, the third potential level> the second potential). Level).
  • the potential level of the signal LAn is raised every 1H in synchronization with the cycle of CKB.
  • the signal LAn is raised from the second potential level to the third potential level by the amplitude of CKB.
  • the signal LAn is input as a gate signal for turning on / off the transistor 462a.
  • the signal Xn is an output signal of the booster circuit 46a.
  • the signal Xn that has further dropped the threshold value from the predetermined voltage (VDD; second potential level) is output.
  • VDD predetermined voltage
  • the signal Xn maintaining the potential of VDD is output.
  • the output signal Xn of the booster circuit 46a can hold the potential level of VDD every 1H.
  • the signal Xn is input to the transfer switch circuit 42, and after 1H has passed, the signal XOn is output as a signal LAOn having a threshold drop from VDD every 1H, and is input to the analog switch circuit 43.
  • the voltage drop amount from the VDD of the signal LAOn can be reduced as compared with the configurations of the first and second embodiments (the signal LAOn in FIG. 14). For this reason, it is possible to output a stable CS signal.
  • FIG. 16 is a circuit diagram showing a configuration of the CS driver 40 ′ in the fourth embodiment
  • FIG. 17 is a timing chart showing waveforms of various signals in the CS driver 40 ′.
  • the CS driver 40 ′ in the third embodiment further includes a refresh circuit 47 (47a and 47b).
  • the CS driver 40 ' is configured to hold the potential level of the signal LAn in the memory circuit 41 for 1V.
  • leakage current inevitably occurs, and the potential level tends to decrease with the passage of time.
  • the potential level of the signal LAn gradually decreases due to the influence of this leakage current, and the potential level is different at the start and end of 1V. Therefore, the supply of a stable voltage is hindered, and as a result, the stable output of the CS signal is impaired.
  • This phenomenon occurs in any of the configurations of Examples 1 to 3 described above. As an example of this, a voltage drop due to the leakage current is shown in the signal LAn in FIG. 13 (dotted line frame of the signal LAn in FIG. 13). As shown in the signal LAn, it can be seen that the potential level is lowered with time.
  • the CS driver 40 'of the fourth embodiment includes a refresh circuit 47 in order to reduce the voltage drop due to the leakage current.
  • the refresh circuit 47a is controlled to be turned on / off by the output signal LAn of the memory circuit 41, and a transistor 471a (a ninth transistor) to which a predetermined voltage (VDD) is input as input data, and an output signal of the transistor 471a ON / OFF is controlled by a capacitor 472a (fifth capacitive element) that raises the potential level of the transistor and a signal of the raised potential level, and a predetermined voltage (VDD) is input as input data. 10 transistors).
  • the refresh circuit 47b includes a transistor 471b (eleventh transistor), a capacitor 472b (sixth capacitor element), and a transistor 473b (twelfth transistor).
  • the refresh circuit 47 is provided in front of the transfer switch circuit 42 as shown in FIG.
  • the signal LAn output when the transistor 41a is turned on is lowered by the threshold voltage (Vth) due to the write characteristics of the transistor 41a when the CMI H level is captured (waveform (i) of the signal LAn).
  • Vth threshold voltage
  • This signal is input to the refresh circuit 47a, and after the threshold value is lowered again by the transistor 471a (waveform (ii) of the signal LA′n), the potential level is raised at the rising timing of CKB (waveform of the signal LA′n ( iii)).
  • the signal whose potential level has been raised is output from the refresh circuit 47a as a signal LA'n.
  • the signal whose potential level is raised turns on the transistor 473a, and a predetermined voltage (VDD) is charged in the capacitor 41c (waveform (iv) of the signal LAn).
  • VDD predetermined voltage
  • CKB has a potential level (third potential level) higher than the potential level of VDD (second potential level).
  • the signal LAn outputted at the potential level of VDD holds the potential level during the period from the fall of CKB to the next rise (waveform (v) of the signal LAn).
  • the signal LA′n output during this period drops in threshold value by the transistor 471a (waveform (vi) of signal LA′n).
  • VDD predetermined voltage
  • the signal LA′n is input as an on / off signal of the transistor 462a of the booster circuit 46a in FIG. 12 of the third embodiment.
  • the capacitor 41c is charged every 1H, and the potential level of the signal LAn can be raised to a potential level higher than VDD. Therefore, the period for holding the potential level is increased from 1V. It can be shortened. As a result, the voltage drop due to the leakage current can be reduced, so that a stable potential level can be maintained for 1 V (one frame), and the CS signal can be output more stably.
  • the refresh circuit 47a is configured to raise the potential level every 1H.
  • the clock signal is input in, for example, three phases, four phases or more. In this case, the potential level is raised every 1H or more.
  • the refresh circuit 47 of the fourth embodiment has a capacity load (for example, 200 fF). Therefore, if it is provided in all rows, the refresh circuit 47 becomes a large load with respect to the clock CKB. Therefore, as shown in FIG. 18, it is preferable to provide transistors 474 a and 474 b as capacitance reduction switch circuits 474 between the clock CKB line and the refresh circuit 47. As a result, the clock CKB line and the capacitor 472b are not directly connected. Therefore, when the input signal to the transistor 474a is at the L level, the transistor 474a is turned off, so that the clock CKB line can be disconnected from the capacitor 472b. As a result, the clock load can be reduced.
  • a capacity load for example, 200 fF
  • FIG. 19 is a circuit diagram showing a configuration of a CS driver 40 ′ in the fifth embodiment
  • FIG. 20 is a timing chart showing waveforms of various signals in the CS driver 40 ′.
  • the CS driver 40 ′ in the fourth embodiment further includes a transfer clock booster circuit 48 (clock booster circuit).
  • a threshold drop occurs due to the write characteristics of the transistor 42a of the transfer switch circuit 42.
  • the threshold voltage Vth is obtained depending on the writing characteristics of the transistor. Go down.
  • a stable potential cannot be supplied to the analog switch circuit 43, resulting in a loss of stabilization of the CS signal output.
  • the CS driver 40 ′ of the fifth embodiment includes a transfer clock booster circuit 48 in order to prevent a threshold drop in the transfer switch circuit 42.
  • the transfer clock booster circuit 48 is controlled to be turned on / off by the clock CK, and the transistor 48a (fifteenth transistor) to which the reference voltage (VSS) is supplied as input data and the potential level of the output signal of the transistor 48a.
  • a capacitor 48b (seventh capacitive element) pulled up by the clock CKB.
  • the transfer clock booster circuit 48 is provided in front of the transfer switch circuit 42 so that the transistor 42a of the transfer switch circuit 42 is turned on / off by the output signal of the transfer clock booster circuit 48.
  • a specific operation example of the transfer clock booster circuit 48 will be described below.
  • the clocks CK and CKB have an amplitude of ⁇ 5V to + 10V of 15V
  • the reference voltage (VSS) is 0V
  • the predetermined voltage (VDD) is 10V.
  • the transistor 42a can be turned on with a voltage (CKB ': 15V) larger than the signal Xn (Xn: VDD (10V) in FIG. 17) as input data to the transistor 42a, so that VDD (10V) is The signal is output as the signal LAOn from the transfer switch circuit 42 without dropping the threshold value.
  • the output signal from the transfer clock booster circuit 48 is shown as a signal CKB ′ in the timing chart of FIG.
  • CKB ' is pulled up to a voltage (15V: third potential level) exceeding VDD (10V: second potential level) at the rising timing of CKB.
  • VDD voltage
  • the output signal LAOn of the transfer switch circuit 42 can hold the potential of VDD (10 V) without dropping the threshold value.
  • This operation is synchronized with the timing of CKB, whereby the potential is raised every 1H, so that the potential of the signal LAOn can be stabilized. Therefore, since a signal having a stable potential can be input to the analog switch circuit 43, it is possible to stabilize the output of the CS signal.
  • FIG. 21 is a circuit diagram showing a configuration of another CS driver 40 ′ in the fifth embodiment
  • FIG. 22 is a timing chart showing waveforms of various signals in the CS driver 40 ′.
  • the transfer clock booster circuit 48 is controlled to be turned on / off by the clock CK, the transistor 48a to which the reference voltage (VSS) is supplied as input data, and the potential level of the output signal of the transistor 48a to the gate signal GLn. And a capacitor 48b that is pulled up.
  • the clock CK and the gate signal GLn have an amplitude of 15V from ⁇ 5V to + 10V, the reference voltage (VSS) is 0V, and the potential of CMI is 10V.
  • the output signal from the transfer clock booster circuit 48 is shown as a signal GLOn in the timing chart of FIG.
  • the signal GLOn is pulled up to a voltage (15 V) exceeding VDD (10 V) at the rising edge of CK. Since the transistor 41a can be turned on with a voltage (GLOn: 15V) larger than the signal CMI (10V) as input data to the transistor 41a, the CMI (10V) is output as the signal LAn without dropping the threshold value. (The part surrounded by the dotted line in FIG. 22). Thereby, subsequent operation
  • Embodiments 2 to 5 may be combined only with the configuration of Embodiment 1, respectively.
  • the respective signals LAOn and LABOn output from the transfer switch circuit 42 are The potential levels (H / L levels) are different from each other. Therefore, when one is at H level, the other outputs L level. As a result, a CS signal whose potential level is reversed for each frame is output.
  • the signal LAOn input to the transistor 43a of the analog switch circuit 43 is at the L level. It has become.
  • an L level polarity signal (CMIB) is required. Therefore, as shown in FIG. 23, the signal LAOn may be taken in as CMIB. As a result, the H / L level can be input alternately for each frame. Further, the CMIB signal wiring from the control circuit can be reduced, and the circuit configuration can be simplified.
  • each switch element in the CS driver can be configured by a D latch circuit.
  • the signal output from the gate driver used by the CS driver of the present invention may be the gate signal described above, or a set signal output from the shift register of the gate driver to another stage (for example, the next stage). Also good.
  • the capacitively coupled wiring driving circuit shifts the potential of the row based on the output signal of the row output from the scanning signal line driving circuit. A signal is output.
  • the present invention can be particularly preferably applied to driving an active matrix liquid crystal display device.

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Abstract

　ソース信号を出力するソースドライバ（２０）と、当該行のスイッチング素子をオンするためのゲート信号を出力するゲートドライバ（３０）と、ソース信号の極性に応じて定められた方向（ロー→ハイ又はハイ→ロー）へ電位が切り替わるＣＳ信号（ＣＳＯＵＴ）を出力するＣＳドライバ（４０）とを備え、ｎ行目のＣＳドライバ（ＣＳｎ）は、ｎ行目のゲートドライバ（Ｇｎ）から出力されるｎ行目のゲート信号（ＧＬｎ）に基づいて、ｎ行目のＣＳ信号（ＣＳＯＵＴ）を出力する。これにより、簡易な構成によりＣＣ駆動を行うことができる表示駆動回路を提供する。

Description

表示駆動回路、表示装置及び表示駆動方法
　本発明は、例えばアクティブマトリクス型液晶表示パネルのように、走査信号線と、この走査信号線によってオン／オフされるスイッチング素子と、このスイッチング素子の一端に接続された画素電極と、この画素電極と容量結合された容量結合配線とを含んで構成される行を複数備えるとともに、各行のスイッチング素子の他端に接続されたデータ信号線を備えた表示パネルを駆動するための、表示駆動回路及び表示駆動方法に関するものである。
　従来、アクティブマトリクス方式の液晶表示装置において、「ＣＣ（Charge Coupling）駆動」と称される駆動方式が採用されている。このＣＣ駆動は例えば特許文献１に開示されている。この特許文献１の開示内容を例にとり、ＣＣ駆動について説明すれば以下のとおりである。
　ＣＣ駆動を実現する装置の構成を図２４の等価回路に、ＣＣ駆動における各種信号の動作波形を図２５のタイミングチャートにそれぞれ示す。
　図２４の等価回路に示すように、ＣＣ駆動を行う液晶表示装置は、複数のソースライン（信号線）１０１と、これらソースライン１０１と直交する複数のゲートライン（走査線）１０２と、これらの交点近傍に設けられたスイッチング素子１０３と、スイッチング素子１０３に接続された画素電極１０４と、ゲートライン１０２と対をなしかつ平行に配置された複数のＣＳ（Capacity Storage）バスライン（共通電極線）１０５と、画素電極１０４に一端を接続し他端はＣＳバスライン１０５に接続された保持容量１０６と、液晶１０７を介して対向する対向電極１０９とを画像表示部１１０内に設けている。
　スイッチング素子１０３は、非晶質シリコン（ａ－Ｓｉ）、多結晶ポリシリコン（ｐ－Ｓｉ）、及び単結晶シリコン（ｃ－Ｓｉ）などによって形成され、その構造上ゲート－ドレイン間に容量１０８が形成される。この容量１０８により、ゲートライン１０２からのゲートパルスが画素電極１０４の電位を負側にシフトする現象が発生する。
　また、この液晶表示装置は、ソースライン１０１を駆動するソースライン駆動回路１１１（ソースドライバ）、ゲートライン１０２を駆動するゲートライン駆動回路１１２（ゲートドライバ）、及びＣＳバスライン１０５を駆動するＣＳ駆動回路１１３（ＣＳ駆動回路）を画像表示部１１０の外側に設けている。
　この液晶表示装置における各種信号の動作波形は図２５のとおりである。すなわち、あるゲートライン１０２の波形Ｗｇは、当該ゲートライン１０２が選択されているＨ期間（水平走査期間）においてのみＶｏｎとなり、その他の期間はＶｏｆｆに保持される。ソースライン１０１の波形Ｗｓは、表示する映像信号によってその振幅は異なるが、Ｈ期間毎に極性が反転し、かつ、同一のゲートライン１０２に関する隣接するＨ期間では極性が逆転した波形となる（ライン反転駆動）。なお、図２５では、一様な映像信号が入力されている場合を想定しているので、波形Ｗｓの振幅は一定である。
　画素電極１０４の波形Ｗｄは、ＷｇがＶｏｎの期間では、スイッチング素子１０３が導通するので、ソースライン１０１の波形Ｗｓと同電位となり、ＷｇがＶｏｆｆとなる瞬間、ゲート－ドレイン間容量１０８を通じて僅かに負側にシフトする。
　ＣＳバスライン１０５の波形Ｗｃは、対応するゲートライン１０２が選択されているＨ期間及びその次のＨ期間はＶｅ＋であり、さらにその次Ｈ期間においてＶｅ－へ切り替わり、その後次のフィールドまでＶｅ－を保持する。この切り替わりにより、画素電極１０４の波形Ｗｄは、保持容量１０６を介して負側にシフトされることになる。
　その結果、画素電極１０４の波形Ｗｄは、ソースライン１０１の波形Ｗｓの振幅よりも大きな振幅を得ることになるので、ソースライン１０１の波形Ｗｓとしてはより振幅を小さくすることができる。これにより、ソースライン駆動回路１１１における回路構成の簡略化、及び消費電力の削減を図ることができる。
日本国公開特許公報「特開２００１－８３９４３号公報（公開日：２００１年３月３０日）」
　ここで、従来の一般的なＣＳ駆動回路の構成について説明する。ここではＣＳ駆動回路とゲートライン駆動回路とが一体に構成されたゲート／ＣＳ駆動回路として説明するが、それぞれが個別に配置されていてもよい。図２６は、一般的なゲート／ＣＳ駆動回路を備えた液晶表示装置の概略構成を示すブロック図であり、図２７は、このゲート／ＣＳ駆動回路において入出力される各種信号の波形を示すタイミングチャートである。
　ゲート／ＣＳ駆動回路は、ゲートライン駆動回路及びＣＳ駆動回路からなり、一体に構成されている。すなわち、図２６に示すゲート／ＣＳ駆動回路において、図中左側のブロックは、ゲートライン駆動回路１１２としての機能を有し、図中右側のブロックは、ＣＳ駆動回路１１３としての機能を有している。また、ゲートライン駆動回路１１２及びＣＳ駆動回路１１３は、それぞれ、各行に対応して備えられている。以下では、説明の便宜上、ｎ行目のゲートライン駆動回路１１２及びＣＳ駆動回路１１３を、それぞれ、Ｇｎ及びＣＳｎと表す。なお、ｎ行目の次の走査方向（図２６中の縦方向）の行（ライン）を（ｎ＋１）行、それとは反対方向であるｎ行目の直前の行を（ｎ－１）行と表す。
　次に、図２６及び図２７に示す各種信号について説明する。ゲートライン駆動回路１１２は、その内部にシフトレジスタ（図示せず）を備えている。ＳＲＯｎは、ｎ行目のシフトレジスタから出力される信号を示し、ＧＬｎは、ｎ行目のゲートラインに出力される信号（ゲート信号）を示している。なお、ＧＬｎは、ＳＲＯｎがバッファを介して出力される信号であり、ＳＲＯｎと同じ波形となる。ＣＫ及びＣＫＢは、それぞれ、制御回路（図示せず）から出力される、シフトレジスタの動作タイミングを規定するゲートクロックＧＣＫ１及びＧＣＫ２に対応する信号であり、各行のゲートライン駆動回路１１２に入力される。なお、ＣＫの立ち上がりからＣＫＢの立ち上がりまでの期間、及びＣＫＢの立ち上がりからＣＫの立ち上がりまでの期間が、それぞれ１水平走査期間（１Ｈ）となる。
　ＣＳ駆動回路１１３は、その内部に、選択スイッチ（ＵＤＳＷ）１１３ａ及びメモリ回路（図示せず）を備えている。選択スイッチ１１３ａは、ｎ行のＣＳ信号を生成する際のタイミング信号となるゲート信号を、前行（（ｎ－１）行）のゲートライン駆動回路Ｇｎ－１から取り込むか、次行（（ｎ＋１）行）のゲートライン駆動回路Ｇｎ＋１から取り込むかを選択する切り替えスイッチであり、制御回路（図示せず）から出力される切り替え信号に基づいて切り替えられる。ＵＤ及びＵＤＢは、この切り替え信号を示し、互いに極性が逆転した波形である。メモリ回路は、選択スイッチ１１３ａにより選択されたゲート信号と、極性信号ＣＭＩ及びＣＭＩＢとに基づいて、ＣＳ信号の元になる信号ＬＡＯｎ（図２７）を出力する。ＣＭＩ及びＣＭＩＢは、制御回路からＣＳ駆動回路１１３に入力される極性信号であり、互いに極性が逆転した波形である。信号ＣＳＯＵＴｎは、信号ＬＡＯｎに基づいて電位レベル（Ｌレベル／Ｈレベル）が決定された、ｎ行目のＣＳバスラインに出力される信号（ＣＳ信号）を示している。
　次に、図２７のタイミングチャートに基づき、ＣＳ信号を出力する動作について、ｎ行目のＣＳ駆動回路ＣＳｎに着目して説明する。ここでは、制御回路から出力される切り替え信号に基づいて、選択スイッチ１１３ａが（ｎ＋１）行目のゲートライン駆動回路Ｇｎ＋１のゲート信号ＧＬｎ＋１を選択することにより、ＣＳｎに信号ＧＬｎ＋１が入力される場合について説明する。
　まず、クロックＣＫの立ち上がりのタイミングで、ｎ行目のゲートライン駆動回路（Ｇｎ）からｎ行目のゲートラインにゲート信号ＧＬｎが出力される。次に、１Ｈ経過後、すなわちＣＫＢの立ち上がりのタイミングで、（ｎ＋１）行目のゲートライン駆動回路（Ｇｎ＋１）からゲート信号ＧＬｎ＋１が出力される。同時に、ゲート信号ＧＬｎ＋１は、ＣＳｎのメモリ回路に入力される。メモリ回路１１３は、例えばＤラッチ回路により構成され、入力データ（Ｄ端子）としてＣＭＩＢ、入力クロック（ＣＫ端子）として信号ＧＬｎ＋１が入力される。そして、メモリ回路からの出力信号ＬＡＯｎに基づいて、アナログスイッチ（図示せず）により電位レベル（Ｌレベル／Ｈレベル）が決定され、ＣＳＯＵＴｎとしてＣＳバスラインに出力される。
　このように、従来の液晶表示装置におけるＣＳ駆動回路では、ｎ行目のＣＳ駆動回路から出力されるＣＳ信号を生成する際に、（ｎ＋１）行目又は（ｎ－１）行目のゲート信号を取り込んでいる。そのため、当該行（ｎ行）に隣接する行（（ｎ＋１）行目又は（ｎ－１）行目）を選択するための選択スイッチ（ＵＤＳＷ）が必要となり、また、この選択スイッチを制御する信号を伝送する配線、及び隣接行から当該行にゲート信号を伝送するための配線が必要となる。これにより、ＣＳ駆動回路の構成が複雑になるばかりでなく、液晶表示装置全体の大きさにも影響を及ぼし、表示パネル外の領域の省スペース化を妨げることになる。また、結果として、液晶表示装置のコストアップにもつながる。
　本発明は、上記の問題点に鑑みてなされたものであり、その目的は、簡易な構成によりＣＣ駆動を行うことができる表示駆動回路及び表示駆動方法を提供することにある。
　本発明に係る表示駆動回路は、上記課題を解決するために、走査信号線と、この走査信号線によってオン／オフされるスイッチング素子と、このスイッチング素子の一端に接続された画素電極と、この画素電極と容量結合された容量結合配線とを含んで構成される行を複数備えるとともに、前記各行のスイッチング素子の他端に接続されたデータ信号線を備えた表示パネルを駆動して、前記画素電極の電位に応じた階調表示を行わせるための表示駆動回路において、前記走査信号線を駆動する走査信号線駆動回路と、映像信号に対応するデータ信号を出力するデータ信号線駆動回路と、前記データ信号の極性に応じて定められた方向へ電位が切り替わる電位シフト信号を出力する容量結合配線駆動回路とを備え、前記容量結合配線駆動回路は、前記走査信号線駆動回路から出力される当該行の出力信号に基づいて、当該行の電位シフト信号を出力することを特徴としている。
　上記表示駆動回路によって駆動される表示パネルは、上述のとおりの構成を有しており、その典型的な配置は例えば、行列状に画素電極が多数配列され、各行に沿って走査信号線、スイッチング素子及び容量結合配線が配置され、各列に沿ってデータ信号線が配置されたものである。なお、この典型的な配置において、「行」及び「列」、「水平」及び「垂直」は、それぞれ表示パネルの横方向及び縦方向の並びであることが多いが、必ずしもこのとおりである必要はなく、縦横の関係が逆転していてもよい。したがって、本発明における「行」、「列」、「水平」及び「垂直」とは、特に方向を限定するものではない。
　この表示パネルを駆動する上記表示駆動回路は、例えば走査信号によって、各行あるいは複数行ごとに順次割り当てられた水平走査期間に当該行のスイッチング素子をオンし、このオンされたスイッチング素子に接続された画素電極に対して、データ信号に応じた電位を書き込む構成である。
　また、上記表示駆動回路は、電位シフト信号によって、容量結合配線と容量結合された画素電極の電位をシフトさせる。この電位シフト信号は、例えば各行の水平走査期間以降に電位が切り替わるものであり、この切り替わりの方向（ローレベルからハイレベル、又はハイレベルからローレベル）は、各行の水平走査期間におけるデータ信号の極性に応じて定められた方向である。これにより、いわゆるＣＣ駆動が実現される。
　このようなＣＣ駆動の場合、通常、上述したとおり、ｎ行目の容量結合配線駆動回路（ＣＳ駆動回路）から出力されるＣＳ信号（電位シフト信号）を生成する際に、隣接行目の走査信号（ゲート信号）を取り込んでいる。そのため、選択スイッチ（ＵＤＳＷ）が必要となる等、回路構成が複雑化してしまう。
　そこで、上記表示駆動回路では、容量結合配線駆動回路により、走査信号線駆動回路から出力される当該行の出力信号に基づいて、当該行の電位シフト信号が出力される。つまり、例えば、ｎ行目の容量結合配線（ＣＳバスライン）に出力される電位シフト信号（ＣＳ信号）は、ｎ行目の走査信号線（ゲートライン）に出力される走査信号（ゲート信号）に基づいて生成される。これにより、走査信号を取り込むべき走査信号線を選択する必要がなくなるため、従来の選択スイッチが不要となる。そのため、容量結合配線駆動回路の構成を簡略化することができる。よって、上記表示駆動回路によれば、簡易な構成によりＣＣ駆動を行うことができるという効果を奏する。
　なお、本発明の容量結合配線駆動回路は、走査信号線駆動回路から出力される当該行の出力信号に基づいて、当該行の電位シフト信号を出力する構成であるが、この出力信号は走査信号に限定されるものではなく、例えば、走査信号線駆動回路のシフトレジスタから出力される他段（例えば次段）へのセット信号であってもよい。
　上記表示駆動回路は、例えば単チャネルのトランジスタで回路を構成することができるため、さらに回路構成を簡略化することができる。よって、単チャネルのトランジスタで回路を構成した場合には、特に大きな効果を奏する。
　本発明に係る表示駆動回路は、上記表示駆動回路において、前記容量結合配線駆動回路は、前記走査信号線駆動回路から前記出力信号が出力されてから、少なくとも１水平走査期間経過した後に、前記電位シフト信号を出力することが望ましい。
　上記の構成によれば、電位シフト信号は、走査信号線駆動回路から出力信号が出力されてから少なくとも１水平走査期間経過した後に出力される。これにより、確実にＣＣ駆動を実現することができる。
　本発明に係る表示駆動回路は、上記表示駆動回路において、前記容量結合配線駆動回路は、前記走査信号線駆動回路から前記出力信号が出力されてから、前記電位シフト信号を出力するまでの期間を、少なくとも１水平走査期間とするための転送回路を備えていることが望ましい。
　これにより、少なくとも１水平走査期間経過後に電位シフト信号を出力することができる。
　本発明に係る表示駆動回路は、上記表示駆動回路において、前記容量結合配線駆動回路は、前記走査信号線駆動回路から出力される前記出力信号の電位レベルの変化に応じた第１の信号を記憶するとともに前記転送回路に出力するメモリ回路と、前記メモリ回路から出力される前記第１の信号に対して少なくとも１水平走査期間の転送期間を付与して第２の信号として出力する前記転送回路と、前記転送回路から出力される前記第２の信号の電位レベルに基づいて前記電位シフト信号を生成するスイッチ回路とを備えていることが望ましい。
　これにより、走査信号線駆動回路の当該行の出力信号に基づいて、電位シフト信号を、該出力信号が出力されてから少なくとも１水平走査期間経過後に出力することができる。
　本発明に係る表示駆動回路は、上記表示駆動回路において、前記メモリ回路は、第１の電極に第１の入力信号が入力され、制御電極に前記走査信号線駆動回路の出力信号が入力される第１のトランジスタと、前記第１のトランジスタの第２の電極と、基準電圧が供給される基準電源線との間に接続される第１の容量素子と、第１の電極に第２の入力信号が入力され、制御電極が前記第１のトランジスタの制御電極に接続される第２のトランジスタと、前記第２のトランジスタの第２の電極と、基準電圧が供給される基準電源線との間に接続される第２の容量素子とを備え、前記転送回路は、第１の電極が前記第１のトランジスタの第２の電極に接続され、制御電極にクロック信号が入力される第３のトランジスタと、第１の電極が前記第２のトランジスタの第２の電極に接続され、制御電極に前記クロック信号が入力される第４のトランジスタとを備え、前記スイッチ回路は、制御電極が前記第３のトランジスタの第２の電極に接続され、第１の電極が出力端子に接続され、第２の電極に第１の電源電圧が入力される第５のトランジスタと、制御電極が前記第４のトランジスタの第２の電極に接続され、第１の電極が出力端子に接続され、第２の電極に第２の電源電圧が入力される第６のトランジスタとを備えていることが望ましい。
　上記の構成によれば、容量結合配線駆動回路を単チャネルの回路（Ｎチャネル若しくはＰチャネル）で構成することができる。そのため、例えばＣＭＯＳで構成された回路と比較して、構成を簡略化することができる。
　本発明に係る表示駆動回路は、上記表示駆動回路において、前記容量結合配線駆動回路は、前記走査信号線駆動回路の出力信号が、第１の電位レベルから、トランジスタをオンさせる電位レベルである第２の電位レベルに変化した時点で、前記第１の信号の電位レベルを、前記第１の電位レベルから前記第２の電位レベルに変化させ、前記クロック信号の電位レベルが変化して前記第３のトランジスタがオンした後に、前記第１の信号を前記第２の信号として出力し、前記第２の信号が、前記第１の電位レベルから、前記第２の電位レベルに変化した時点で、前記第１の電源電圧の電位レベルの信号を前記電位シフト信号として出力することが望ましい。
　ここで、第１の電位レベルは、トランジスタをオフさせる電位レベルであり、第２の電位レベルは、トランジスタをオンさせる電位レベルである。具体的には、Ｎチャネル型ＭＯＳトランジスタの場合には、第１の電位レベルは、ロー（Ｌ）レベル（ＶＳＳ）となり、第２の電位レベルは、ハイ（Ｈ）レベル（ＶＤＤ）となる。なお、Ｐチャネル型ＭＯＳトランジスタの場合には、互いに逆の電位レベルとなる。
　上記の構成によれば、正極性側の電位シフト信号を出力することができる。
　本発明に係る表示駆動回路は、上記表示駆動回路において、前記容量結合配線駆動回路は、前記走査信号線駆動回路の出力信号が、第１の電位レベルから、トランジスタをオンさせる電位レベルである第２の電位レベルに変化した時点で、前記第１の信号の電位レベルを、前記第２の電位レベルから前記第１の電位レベルに変化させ、前記クロック信号の電位レベルが変化して前記第４のトランジスタがオンした後に、前記第１の信号を前記第２の信号として出力し、前記第２の信号が、前記第１の電位レベルから前記第２の電位レベルに変化した時点で、前記第２の電源電圧の電位レベルの信号を前記電位シフト信号として出力することが望ましい。
　これにより、負極性側の電位シフト信号を出力することができる。
　本発明に係る表示駆動回路は、上記表示駆動回路において、前記容量結合配線駆動回路は、さらに、前記メモリ回路から出力される前記第１の信号の電位レベルを引き上げるとともに、電位レベルを引き上げた該第１の信号を前記転送回路に入力する昇圧回路を備えていることが望ましい。
　上記の構成によれば、転送回路に入力される信号の電位レベルを上げることができる。これにより、トランジスタの書き込み特性による閾値落ちを低減することができるため、安定した電位をスイッチ回路に入力することが可能となる。そのため、安定した電位シフト信号を出力することができる。
　本発明に係る表示駆動回路は、上記表示駆動回路において、前記メモリ回路は、第１の電極に第１の入力信号が入力され、制御電極に前記走査信号線駆動回路の出力信号が入力される第１のトランジスタと、前記第１のトランジスタの第２の電極と、基準電圧が供給される基準電源線との間に接続される第１の容量素子と、第１の電極に第２の入力信号が入力され、制御電極が前記第１のトランジスタの制御電極に接続される第２のトランジスタと、前記第２のトランジスタの第２の電極と、基準電圧が供給される基準電源線との間に接続される第２の容量素子とを備え、前記昇圧回路は、第１の電極に、トランジスタをオンさせる電位レベルである第２の電位レベルを有する所定の電圧が入力され、制御電極が前記第１のトランジスタの第２の電極に接続される第７のトランジスタと、前記第７のトランジスタの前記制御電極と、クロック信号が供給されるクロック信号線との間に接続される第３の容量素子と、第１の電極に、前記第２の電位レベルを有する所定の電圧が入力され、制御電極が前記第２のトランジスタの第２の電極に接続される第８のトランジスタと、前記第８のトランジスタの前記制御電極と、前記クロック信号が供給されるクロック信号線との間に接続される第４の容量素子とを備え、前記転送回路は、第１の電極が前記第７のトランジスタの第２の電極に接続され、制御電極に前記クロック信号が入力される第３のトランジスタと、第１の電極が前記第８のトランジスタの第２の電極に接続され、制御電極に前記クロック信号が入力される第４のトランジスタとを備え、前記スイッチ回路は、制御電極が前記第３のトランジスタの第２の電極に接続され、第１の電極が出力端子に接続され、第２の電極に第１の電源電圧が入力される第５のトランジスタと、制御電極が前記第４のトランジスタの第２の電極に接続され、第１の電極が出力端子に接続され、第２の電極に第２の電源電圧が入力される第６のトランジスタとを備えていることが望ましい。
　上記の構成によれば、簡易な構成により、安定した電位シフト信号を出力することができる。
　本発明に係る表示駆動回路は、上記表示駆動回路において、前記容量結合配線駆動回路は、さらに、前記メモリ回路から出力される前記第１の信号の電位レベルを１水平走査期間以上おきに引き上げるとともに、引き上げが行われない期間では、前記第１の信号の電位レベルを保持するリフレッシュ回路を備えていることが望ましい。
　一般に、信号の伝送路では、必然的にリーク電流が生じ、時間の経過とともに電位レベルが低下する性質がある。メモリ回路から出力される第１の信号の電位レベルは、このリーク電流の影響により次第に低下し、１Ｖの開始時と終了時とで、電位レベルが異なることになる。
　この点、上記容量結合配線駆動回路の構成によれば、第１の信号の電位レベルが１水平走査期間以上おきに引き上げられるため、リーク電流による電圧降下の影響を低減することができる。また、引き上げが行われない期間では、第１の信号の電位レベルが保持される。これにより、第１の信号の電位レベルを安定させることができるため、安定した電位シフト信号を出力することができる。
　本発明に係る表示駆動回路は、上記表示駆動回路において、前記メモリ回路は、第１の電極に第１の入力信号が入力され、制御電極に前記走査信号線駆動回路の出力信号が入力される第１のトランジスタと、前記第１のトランジスタの第２の電極と、基準電圧が供給される基準電源線との間に接続される第１の容量素子と、第１の電極に第２の入力信号が入力され、制御電極が前記第１のトランジスタの制御電極に接続される第２のトランジスタと、前記第２のトランジスタの第２の電極と、基準電圧が供給される基準電源線との間に接続される第２の容量素子とを備え、前記リフレッシュ回路は、第１の電極に、トランジスタをオンさせる電位レベルである第２の電位レベルを有する所定の電圧が入力され、制御電極が前記第１のトランジスタの第２の電極に接続される第９のトランジスタと、前記第９のトランジスタの第２の電極と、クロック信号が供給されるクロック信号線との間に接続される第５の容量素子と、第１の電極に、前記第２の電位レベルを有する所定の電圧が入力され、制御電極が前記第９のトランジスタの第２の電極に接続され、第２の電極が前記第１のトランジスタの第２の電極に接続される第１０のトランジスタと、第１の電極に、前記第２の電位レベルを有する所定の電圧が入力され、制御電極が前記第２のトランジスタの第２の電極に接続される第１１のトランジスタと、前記第１１のトランジスタの第２の電極と、前記クロック信号が供給されるクロック信号線との間に接続される第６の容量素子と、第１の電極に、前記第２の電位レベルを有する所定の電圧が入力され、制御電極が前記第１１のトランジスタの第２の電極に接続され、第２の電極が前記第１のトランジスタの第２の電極に接続される第１２のトランジスタとを備え、前記転送回路は、制御電極が前記第１０のトランジスタの制御電極に接続され、第１の電極に、前記第２の電位レベルを有する所定の電圧が入力される第７のトランジスタと、第１の電極が前記第７のトランジスタの第２の電極に接続され、制御電極に前記クロック信号が入力される第３のトランジスタと、制御電極が前記第１２のトランジスタの制御電極に接続され、第１の電極に、前記第２の電位レベルを有する所定の電圧が入力される第８のトランジスタと、第１の電極が前記第８のトランジスタの第２の電極に接続され、制御電極に前記クロック信号が入力される第４のトランジスタとを備え、前記スイッチ回路は、制御電極が前記第３のトランジスタの第２の電極に接続され、第１の電極が出力端子に接続され、第２の電極に第１の電源電圧が入力される第５のトランジスタと、制御電極が前記第４のトランジスタの第２の電極に接続され、第１の電極が出力端子に接続され、第２の電極に第２の電源電圧が入力される第６のトランジスタとを備えていることが望ましい。
　上記の構成によれば、簡易な構成により、安定した電位シフト信号を出力することができる。
　本発明に係る表示駆動回路は、上記表示駆動回路において、前記容量結合配線駆動回路は、さらに、前記リフレッシュ回路における容量負荷を低減するための容量低減スイッチ回路を備えていることが望ましい。
　リフレッシュ回路は、容量の負荷がつくため、このリフレッシュ回路が全行に設けられた場合には、クロック信号に対して大きな負荷となる。
　上記の構成によれば、リフレッシュ回路における容量負荷を低減するための容量低減スイッチ回路が設けられている。そのため、クロック負荷を低減することが可能となる。
　本発明に係る表示駆動回路は、上記表示駆動回路において、前記メモリ回路は、第１の電極に第１の入力信号が入力され、制御電極に前記走査信号線駆動回路の出力信号が入力される第１のトランジスタと、前記第１のトランジスタの第２の電極と、基準電圧が供給される基準電源線との間に接続される第１の容量素子と、第１の電極に第２の入力信号が入力され、制御電極が前記第１のトランジスタの制御電極に接続される第２のトランジスタと、前記第２のトランジスタの第２の電極と、基準電圧が供給される基準電源線との間に接続される第２の容量素子とを備え、容量低減スイッチ回路は、第１の電極にクロック信号が入力され、制御電極が前記第１のトランジスタの第２の電極に接続される第１６のトランジスタと、第１の電極に前記クロック信号が入力され、制御電極が前記第２のトランジスタの第２の電極に接続される第１７のトランジスタとを備え、前記リフレッシュ回路は、第１の電極に、前記第２の電位レベルを有する所定の電圧が入力され、第２の電極が第５の容量素子を介して前記第１６のトランジスタの第２の電極に接続され、制御電極が前記第１のトランジスタの第２の電極に接続される第９のトランジスタと、第１の電極に、前記第２の電位レベルを有する所定の電圧が入力され、制御電極が前記第９のトランジスタの第２の電極に接続され、第２の電極が前記第１のトランジスタの第２の電極に接続される第１０のトランジスタと、第１の電極に、前記第２の電位レベルを有する所定の電圧が入力され、第２の電極が第６の容量素子を介して前記第１７のトランジスタの第２の電極に接続され、制御電極が前記第２のトランジスタの第２の電極に接続される第１１のトランジスタと、第１の電極に、前記第２の電位レベルを有する所定の電圧が入力され、制御電極が前記第１１のトランジスタの第２の電極に接続され、第２の電極が前記第２のトランジスタの第２の電極に接続される第１２のトランジスタとを備え、前記転送回路は、制御電極が前記第１０のトランジスタの制御電極に接続され、第１の電極に、前記第２の電位レベルを有する所定の電圧が入力される第７のトランジスタと、第１の電極が前記第７のトランジスタの第２の電極に接続され、制御電極に前記クロック信号が入力される第３のトランジスタと、制御電極が前記第１２のトランジスタの制御電極に接続され、第１の電極に、前記第２の電位レベルを有する所定の電圧が入力される第８のトランジスタと、第１の電極が前記第８のトランジスタの第２の電極に接続され、制御電極に前記クロック信号が入力される第４のトランジスタとを備え、前記スイッチ回路は、制御電極が前記第３のトランジスタの第２の電極に接続され、第１の電極が出力端子に接続され、第２の電極に第１の電源電圧が入力される第５のトランジスタと、制御電極が前記第４のトランジスタの第２の電極に接続され、第１の電極が出力端子に接続され、第２の電極に第２の電源電圧が入力される第６のトランジスタとを備えていることが望ましい。
　上記の構成によれば、クロック信号ラインと、リフレッシュ回路との間に容量低減スイッチ回路としてのトランジスタが設けられている。これにより、クロック信号ラインとリフレッシュ回路の容量素子とが直接接続されなくなる。そのため、例えば容量低減スイッチ回路のトランジスタへの入力信号がＬレベルのときは、該トランジスタはオフとなるため、クロック信号ラインを上記容量素子から切り離すことができる。これにより、クロック負荷を低減することが可能となる。
　本発明に係る表示駆動回路は、上記表示駆動回路において、前記容量結合配線駆動回路は、さらに、前記第１の信号及び前記第２の信号の少なくとも何れか一方の第１の電位レベルを固定するための電位安定化回路を備えていることが望ましい。
　ここで、安定した電位シフト信号を出力するためには、電位レベル（Ｈレベル又はＬレベル）を安定させることが望ましいが、第１の信号及び第２の信号は、それぞれフローティング状態となる期間が存在するため、ノイズの影響を受けやすく電位レベルが変動する可能性がある。
　この点、上記容量結合配線駆動回路の構成によれば、第１の信号及び第２の信号の少なくとも何れか一方の第１の電位レベルが固定される。例えば、第１の信号及び第２の信号のＬレベルを固定することができる。これにより、少なくとも一方の電位レベルが固定されるため、安定した電位シフト信号を出力することが可能となる。
　本発明に係る表示駆動回路は、上記表示駆動回路において、前記電位安定化回路は、第１の電極に、前記第１の電位レベルに対応する基準電圧が入力され、制御電極が前記第２のトランジスタの第２の電極に接続され、第２の電極が前記第１のトランジスタの第２の電極に接続される第１３のトランジスタと、第１の電極に基準電圧が入力され、制御電極が前記第１のトランジスタの第２の電極に接続され、第２の電極が前記第２のトランジスタの第２の電極に接続される、前記第１のトランジスタに並列に配置される第１４のトランジスタとを備えていることが望ましい。
　これにより、簡易な構成で、第１の信号及び第２の信号の少なくとも何れか一方の第１の電位レベルを安定させることができる。
　本発明に係る表示駆動回路は、上記表示駆動回路において、前記電位安定化回路は、前記第１のトランジスタから出力された信号が、第１の電位レベルから、トランジスタをオンさせる電位レベルである第２の電位レベルに変化した時点で、前記第２のトランジスタから出力された信号の電位レベルを、前記基準電圧に固定する一方、前記第２のトランジスタから出力された信号が、前記第１の電位レベルから前記第２の電位レベルに変化した時点で、前記第１のトランジスタから出力された信号の電位レベルを、前記基準電圧に固定することが望ましい。
　これにより、第１の信号の電位レベルの一方（ここでは第１の電位レベル）を安定させることができる。
　本発明に係る表示駆動回路は、上記表示駆動回路において、前記容量結合配線駆動回路は、さらに、前記メモリ回路から出力された前記第１の信号の電位レベルを引き上げるとともに、電位レベルを引き上げた該第１の信号を前記第２の信号として前記スイッチ回路に入力するクロック昇圧回路を備えていることが望ましい。
　上記の構成によれば、スイッチ回路に入力される信号の電位レベルを引き上げることができる。これにより、トランジスタの書き込み特性による閾値落ちを低減することができるため、安定した電位をスイッチ回路に入力することが可能となる。そのため、安定した電位シフト信号を出力することができる。
　本発明に係る表示駆動回路は、上記表示駆動回路において、前記クロック昇圧回路は、一端に、前記クロック信号が供給されるクロック信号線が接続される第７の容量素子と、第１の電極に基準電圧が供給され、制御電極に反転クロック信号が入力され、第２の電極が、前記第３及び第４のトランジスタの制御電極と、前記第７の容量素子の他端とに接続される第１５のトランジスタとを備えていることが望ましい。
　これにより、簡易な構成で、スイッチ回路に入力される信号の電位レベルを引き上げることができる。
　なお、詳細は後述するが、このクロック昇圧回路は、メモリ回路に入力される走査信号線駆動回路の出力信号の電位レベルの引き上げ回路として適用することができる。
　本発明に係る表示駆動回路は、上記表示駆動回路において、前記第２のトランジスタの第１の電極と、前記第５のトランジスタの制御電極とが互いに接続され、前記第２の信号が前記第２の入力信号として、前記第２のトランジスタの第１の電極に入力されることが望ましい。
　ここで、第１及び第２のトランジスタがオンするタイミングにおいては、第１の入力信号と第２の入力信号とは互いの極性が逆転しているため、転送スイッチ回路から出力される、それぞれの信号（第１の信号及び第２の信号）は、互いに電位レベルが異なる（例えばＨレベル／Ｌレベル）。よって、一方の信号が、Ｈレベルの場合、他方の信号はＬレベルを出力する。これにより、フレームごとに電位レベルが逆転した電位シフト信号が出力される。このような構成において、例えば、Ｈレベルの電位シフト信号を生成すべく、Ｈレベルの第１の入力信号が容量結合配線駆動回路に入力された時点では、スイッチ回路の第５のトランジスタに入力される信号（第２の信号）はＬレベルとなっている。そして、次にＬレベルの電位シフト信号を生成するために、Ｌレベルの第２の入力信号が必要となる。
　そこで、上記の構成によれば、前記第２の信号が前記第２の入力信号として、前記第２のトランジスタの第１の電極に入力される。これにより、Ｈ／Ｌレベルをフレームごとに交互に入力することが可能となる。そして、制御回路からの第２の入力信号の信号配線を削減することができ、回路構成の簡略化を図ることができる。
　本発明に係る表示装置は、上記何れかの表示駆動回路と、前記表示パネルとを備えることを特徴としている。
　上記構成では、上記表示駆動回路による回路構成の簡略化の効果により、コストを低減した表示装置を提供することができる。
　本発明に係る表示駆動方法は、上記課題を解決するために、走査信号線と、この走査信号線によってオン／オフされるスイッチング素子と、このスイッチング素子の一端に接続された画素電極と、この画素電極と容量結合された容量結合配線とを含んで構成される行を複数備えるとともに、前記各行のスイッチング素子の他端に接続されたデータ信号線を備えた表示パネルを駆動して、前記画素電極の電位に応じた階調表示を行わせるための表示駆動方法において、前記走査信号線を駆動する走査信号線駆動処理と、映像信号に対応するデータ信号を出力するデータ信号線駆動処理と、前記データ信号の極性に応じて定められた方向へ電位が切り替わる電位シフト信号を出力する容量結合配線駆動処理とを含み、前記容量結合配線駆動処理では、前記走査信号線駆動処理により出力される当該行の出力信号に基づいて、当該行の電位シフト信号を出力することを特徴としている。
　上記方法では、上記表示駆動回路に関して述べた効果と同じく、簡易な構成によりＣＣ駆動を行うことができるという効果を奏する。
　なお、本発明に係る表示装置は、液晶表示装置であることが望ましい。
　本発明の他の目的、特徴、および優れた点は、以下に示す記載によって十分分かるであろう。また、本発明の利点は、添付図面を参照した次の説明で明白になるであろう。
本発明の実施の一形態に係る液晶表示装置の構成を示すブロック図である。 図１の液晶表示装置における各画素の電気的構成を示す等価回路図である。 実施例１におけるＣＳドライバの概略構成を示すブロック図である。 図３に示すＣＳドライバの構成を示す回路図である。 実施例１におけるＣＳドライバの各種信号の波形を示すタイミングチャートである。 ＣＭＯＳで構成した従来のＣＳドライバの構成を示す回路図である。 図４のＣＳドライバをＰチャネル型に構成した場合のＣＳドライバの構成を示す回路図である。 図７のＣＳドライバにおける各種信号の波形を示すタイミングチャートである。 図１の液晶表示装置におけるゲートドライバとＣＳドライバとを個別に配置した場合の液晶表示装置の構成を示すブロック図である。 図９に示す液晶表示装置において、ゲートドライバとＣＳドライバとの間にバッファを設けた場合の構成を示すブロック図である。 実施例２におけるＣＳドライバの構成を示す回路図である。 実施例３におけるＣＳドライバの構成を示す回路図である。 実施例３におけるＣＳドライバの各種信号の波形を示すタイミングチャートである。 実施例３におけるＣＳドライバの原理を説明するための各種信号の波形を示すタイミングチャートである。 実施例３のＣＳドライバにおける昇圧回路と転送スイッチ回路との関係を模式的に示す回路図である。 実施例４におけるＣＳドライバの構成を示す回路図である。 実施例４におけるＣＳドライバの各種信号の波形を示すタイミングチャートである。 実施例４におけるＣＳドライバにおいて、クロックＣＫＢラインとリフレッシュ回路との間にトランジスタを設けた場合の構成を示す回路図である。 実施例５におけるＣＳドライバの構成を示す回路図である。 実施例５におけるＣＳドライバの各種信号の波形を示すタイミングチャートである。 実施例５における他のＣＳドライバの構成を示す回路図である。 図２１に示すＣＳドライバの各種信号の波形を示すタイミングチャートである。 本実施の形態に係るＣＳドライバにおいて、信号ＬＡＯｎをＣＭＩＢとして取り込む構成とした場合の回路図である。 ＣＣ駆動を行う従来の液晶表示装置の構成を示すブロック図である。 従来のＣＣ駆動における各種信号の波形を示すタイミングチャートである。 一般的なゲート／ＣＳ駆動回路を備えた液晶表示装置の概略構成を示すブロック図である。 図２６に示すゲート／ＣＳ駆動回路における各種信号の波形を示すタイミングチャートである。
符号の説明
１　　　　　液晶表示装置（表示装置）
１０　　　　液晶表示パネル（表示パネル）
１１　　　　ソースバスライン（データ信号線）
１２　　　　ゲートライン（走査信号線）
１３　　　　ＴＦＴ（スイッチング素子）
１４　　　　画素電極
１５　　　　ＣＳバスライン（容量結合配線）
２０　　　　ソースドライバ（データ信号線駆動回路）
３０　　　　ゲートドライバ（走査信号線駆動回路）
４０　　　　ＣＳドライバ（容量結合配線駆動回路）
４１　　　　メモリ回路
４２　　　　転送スイッチ回路（転送回路）
４３　　　　アナログスイッチ回路（スイッチ回路）
４４，４５　安定化回路
４６　　　　昇圧回路
４７　　　　リフレッシュ回路
４８　　　　転送クロック昇圧回路（クロック昇圧回路）
４１ａ　　　トランジスタ（第１のトランジスタ）
４１ｂ　　　トランジスタ（第２のトランジスタ）
４２ａ　　　トランジスタ（第３のトランジスタ）
４２ｂ　　　トランジスタ（第４のトランジスタ）
４３ａ　　　トランジスタ（第５のトランジスタ）
４３ｂ　　　トランジスタ（第６のトランジスタ）
４６２ａ　　トランジスタ（第７のトランジスタ）
４６２ｂ　　トランジスタ（第８のトランジスタ）
４７１ａ　　トランジスタ（第９のトランジスタ）
４７３ａ　　トランジスタ（第１０のトランジスタ）
４７１ｂ　　トランジスタ（第１１のトランジスタ）
４７３ｂ　　トランジスタ（第１２のトランジスタ）
４４ａ　　　トランジスタ（第１３のトランジスタ）
４４ｂ　　　トランジスタ（第１４のトランジスタ）
４８ａ　　　トランジスタ（第１５のトランジスタ）
４１ｃ　　　コンデンサ（第１の容量素子）
４１ｄ　　　コンデンサ（第２の容量素子）
４６１ａ　　コンデンサ（第３の容量素子）
４６１ｂ　　コンデンサ（第４の容量素子）
４７２ａ　　コンデンサ（第５の容量素子）
４７２ｂ　　コンデンサ（第６の容量素子）
４８ｂ　　　コンデンサ（第７の容量素子）
４７４　　　トランジスタ（容量低減スイッチ回路）
　本発明の一実施形態について図１から図２３に基づいて説明すると以下の通りである。
　まず、図１及び図２に基づいて本発明の表示装置に相当する液晶表示装置１の構成について説明する。なお、図１は液晶表示装置１の全体構成を示すブロック図であり、図２は液晶表示装置１の画素の電気的構成を示す等価回路図である。
　液晶表示装置１は、本発明の表示パネル、データ信号線駆動回路、走査信号線駆動回路、及び容量結合配線駆動回路にそれぞれ相当するアクティブマトリクス型の液晶表示パネル１０と、ソースドライバ２０と、ゲートドライバ３０及びＣＳドライバ４０を含むゲート／ＣＳドライバ５０とを備えている。また、液晶表示装置１には、ゲートドライバ３０及びＣＳドライバ４０を制御する制御回路（図示せず）が含まれる。
　液晶表示パネル１０は、図示しないアクティブマトリクス基板と対向基板との間に液晶を挟持して構成されており、行列状に配列された多数の画素Ｐ（図２）を有している。
　そして、液晶表示パネル１０は、アクティブマトリクス基板上に、本発明のデータ信号線、走査信号線、スイッチング素子、画素電極、及び容量結合配線にそれぞれ相当するソースバスライン１１、ゲートライン１２、薄膜トランジスタ（Thin Film Transistor；以下「ＴＦＴ」と称する）１３、画素電極１４、及びＣＳバスライン１５を備え、対向基板上に対向電極１８を備えている。
　ソースバスライン１１は、列方向（縦方向）に互いに平行となるように各列に１本ずつ形成されており、ゲートライン１２は行方向（横方向）に互いに平行となるように各行に１本ずつ形成されている。ＴＦＴ１３及び画素電極１４は、ソースバスライン１１とゲートライン１２との各交点に対応してそれぞれ形成されており、ＴＦＴ１３のソース電極ｓがソースバスライン１１に、ゲート電極ｇがゲートライン１２に、ドレイン電極ｄが画素電極１４にそれぞれ接続されている。また、画素電極１４は、対向電極１８との間に液晶を介して液晶容量１７を形成している。
　これにより、ゲートライン１２に供給されるゲート信号（走査信号）によってＴＦＴ１３のゲートをオンし、ソースバスライン１１からのソース信号（データ信号）を画素電極１４に書き込んで画素電極１４を上記ソース信号に応じた電位に設定し、対向電極１８との間に介在する液晶に対して上記ソース信号に応じた電圧を印加することによって、上記ソース信号に応じた階調表示を実現することができる。
　ＣＳバスライン１５は、行方向（横方向）に互いに平行となるように各行に１本ずつ形成されており、ゲートライン１２と対をなすように配置されている。この各ＣＳバスライン１５は、それぞれ各行に配置された画素電極１４と容量結合されており、各画素電極１４との間で保持容量（「補助容量」ともいう。）１６を形成している。
　上記構成の液晶表示パネル１０は、ソースドライバ２０、ゲートドライバ３０、ＣＳドライバ４０、及びこれらを制御する制御回路によって駆動される。
　本実施形態では、周期的に繰り返される垂直走査期間におけるアクティブ期間（有効走査期間）において、各行の水平走査期間を順次割り当て、各行を順次走査していく。
　そのために、ゲートドライバ３０は、ＴＦＴ１３をオンするためのゲート信号を各行の水平走査期間に同期して当該行のゲートライン１２に対して順次出力する。
　また、ソースドライバ２０は、各ソースバスライン１１に対してソース信号を出力する。このソース信号は、液晶表示装置１の外部から制御回路を介してソースドライバ２０に供給された映像信号を、ソースドライバ２０において各列に割り当て、昇圧等を施した信号である。また、ソースドライバ２０は、いわゆるライン反転駆動を行うために、出力するソース信号の極性を、各行の水平走査期間に同期して反転させつつ、同一行の隣接する水平走査期間では逆転するようにしている。例えば、第１行の水平走査期間と、第２行の水平走査期間とでは、ソース信号の極性は反転しており、また、第１フレームにおける第１行の水平走査期間と、第２フレームにおける第１行の水平走査期間とでは、ソース信号の極性は逆転している。なお、本実施の形態では、説明の便宜上、ライン反転駆動方式を例に挙げて説明するが、本発明はこれに限定されるものではなく、例えば、フレーム反転駆動方式や２H反転駆動方式など様々な駆動方式に適用可能である。
　ＣＳドライバ４０は、本発明の電位シフト信号に相当するＣＳ信号を各ＣＳバスライン１５に対して出力する。このＣＳ信号は、電位が２値の間で切り替わる（立ち上がる、又は立ち下がる）ものであり、各行の水平走査期間（１Ｈ）の終了時と同期して、つまり各行のＴＦＴ１３がオンからオフに切り替えられた時点において、当該行のＣＳバスライン１５の電位を一方の値から他方の値へ切り替える。なお、本実施の形態では、説明の便宜上、電位シフト信号（ＣＳ信号）は、電位が２値（Ｈ／Ｌレベル）の間で切り替わるものとして説明するが、本発明はこれに限定されるものではなく、例えば、微小振幅及び３値の間で切り替わる構成にも適用可能である。また、上記切り替わりのタイミングは、各行の水平走査期間以降であればよく、各行の水平走査期間の終了時に対してタイムラグがあってもよい。これにより、ＣＳドライバ４０は、画素電極１４の電位を水平走査期間以降の時点でシフトさせる。なお、図１では、各行に設けられるＣＳドライバを部材番号「４０′」を付記して表し、ＣＳドライバ４０は、各行のＣＳドライバ４０′により構成されるものとする。
　制御回路は、上述したゲートドライバ３０、ソースドライバ２０、及びＣＳドライバ４０を制御することにより、これら各回路から、ゲート信号、ソース信号、及びＣＳ信号を出力させるものである。
　本発明は、上記各部材により構成される液晶表示装置１において、特に、ＣＳドライバ４０に特徴を有するものであり、概略的には、本発明のＣＳドライバ４０は、当該行のゲート信号（走査信号線駆動回路の出力信号）に基づいて当該行のＣＳ信号を生成し出力するものである。つまり、ｎ行目に設けられるＣＳドライバは、ｎ行目のゲートラインに出力されるゲート信号を取り込んでｎ行目のＣＳバスライン１５にＣＳ信号を出力する。以下では、このＣＳドライバ４０の詳細について説明する。なお、以下に示す実施例１は、上記特徴点のみを備える構成であり、以降の実施例２～５は、それぞれ、少なくとも実施例１の構成を含むとともに、さらに新たな構成を加えたものである。
　（実施例１）
　図３は、実施例１におけるＣＳドライバ４０′の概略構成を示すブロック図であり、図４は、その詳細を示す回路図であり、図５は、ＣＳドライバ４０′における各種信号の波形を示すタイミングチャートである。
　以下では、ｎ行目のＣＳドライバ４０′を例に挙げて説明する。なお、図２６と同様、ｎ行目のゲートドライバ３０及びＣＳドライバ４０′を、それぞれ、Ｇｎ及びＣＳｎと表し、ｎ行目の次の走査方向（図１中の縦方向）の行（ライン）を（ｎ＋１）行、それとは反対方向であるｎ行目の直前の行を（ｎ－１）行と表す。
　図５に示す各種信号についても、図２７と同様である。ｎ行目のゲートドライバＧｎは、その内部にシフトレジスタ（図示せず）を備え、ＳＲＯｎは、このシフトレジスタから出力される信号を示し、ＧＬｎは、ｎ行目のゲートラインに出力される信号（ゲート信号）を示している。なお、ＧＬｎは、ＳＲＯｎがバッファを介して出力される信号であり、ＳＲＯｎの電位レベル変化と同一の波形となる。ＣＫ及びＣＫＢは、それぞれ、制御回路から出力される、シフトレジスタの動作タイミングを規定するゲートクロックＧＣＫ１及びＧＣＫ２を示す信号であり、各行のゲートドライバ３０に入力される。なお、ＣＫの立ち上がりからＣＫＢの立ち上がりまでの期間、及びＣＫＢの立ち上がりからＣＫの立ち上がりまでの期間が、それぞれ１水平走査期間（１Ｈ）となる。
　図１に示すように、ＣＳドライバ４０′には、ｎ行目のゲートドライバＧｎから出力されるゲート信号ＧＬｎ、制御回路から出力されるゲートクロックＣＫＢ、並びに、極性信号ＣＭＩ（第１の入力信号）及びＣＭＩＢ（第２の入力信号）が、それぞれ入力される。そして、これらの信号に基づいて、電位レベル（Ｌレベル／Ｈレベル）が決定されたＣＳ信号ＣＳＯＵＴｎが、ｎ行目のＣＳバスラインに出力される。
　ＣＳドライバ４０′は、図３及び図４に示すように、メモリ回路４１、転送スイッチ回路４２（転送回路）、及びアナログスイッチ回路４３（スイッチ回路）を備えている。メモリ回路４１は、スイッチ素子としてのトランジスタ４１ａ及び４１ｂ（第１のトランジスタ及び第２のトランジスタ）と、コンデンサ４１ｃ及び４１ｄ（第１の容量素子及び第２の容量素子）とを含み、転送スイッチ回路４２は、転送スイッチとしてのトランジスタ４２ａ及び４２ｂ（第３のトランジスタ及び第４のトランジスタ）を含み、アナログスイッチ回路４３は、トランジスタ４３ａ及び４３ｂ（第５のトランジスタ及び第６のトランジスタ）を含んでいる。それぞれのトランジスタは、Ｎチャネル型ＭＯＳトランジスタで構成され、ＣＳドライバ４０′は、単チャネル（Ｎチャネル）の駆動回路として構成されている。なお、それぞれのトランジスタは、後述（図７）するように、Ｐチャネル型ＭＯＳトランジスタで構成され、ＣＳドライバ４０′は、Ｐチャネルの駆動回路として構成されていてもよい。なお、本実施例において、メモリ回路４１はコンデンサ４１ｃ及び４１ｄを備えている構成としているが、トランジスタ４１ａ及び４１ｂの寄生容量が十分大きい場合には、これらコンデンサ４１ｃ及び４１ｄは省略してもよく、以降の実施例においても同様である。
　ＣＳドライバ４０′は、図４に示すように、ｎ行目のゲート信号ＧＬｎ、極性信号ＣＭＩ及びＣＭＩＢ、並びにクロックＣＫＢを入力し、メモリ回路４１、転送スイッチ回路４２、及びアナログスイッチ回路４３を介して、ＣＳ信号ＣＳＯＵＴｎを出力する。
　ここで、ＣＳ信号ＣＳＯＵＴｎを出力するまでのＣＳドライバ４０′の動作について、図１、図４及び図５を用いて具体的に説明する。なお、以下では、主に、正極性のＣＳ信号を出力する場合、つまりＣＭＩの正極性が入力された際の動作について説明する。
　まず、ｎ行目のゲートドライバＧｎが、（ｎ－１）行目のゲートドライバＧｎ－１のシフトレジスタから出力された信号ＳＲＯｎ－１を受け取り、ｎ行目のＴＦＴをオンするためのゲート信号ＧＬｎをゲートライン１２に出力する。このゲート信号ＧＬｎは、同時に、ｎ行目のＣＳドライバＣＳｎに入力される。なお、ゲートドライバＧｎのシフトレジスタから出力される信号ＳＲＯｎは次行（（ｎ＋１）行）のゲートドライバＧｎ＋１に入力される。
　ゲートドライバＧｎからゲート信号ＧＬｎを受け取ったＣＳドライバＣＳｎのメモリ回路４１は、ＧＬｎに基づき極性信号ＣＭＩを取り込む。具体的には、ゲート信号ＧＬｎの電位レベルがローレベル（Ｌレベル：第１の電位レベル）からハイレベル（Ｈレベル：第２の電位レベル）に変化する、つまりトランジスタ４１ａがオンになると、極性信号ＣＭＩが転送され、メモリ回路４１から信号ＬＡｎ（第１の信号）として出力されるとともに、コンデンサ４１ｃに電荷が蓄積（記憶）される。すなわち、図５に示すように、信号ＬＡｎは、ゲート信号ＧＬｎがＨレベル（トランジスタ４１ａがオン）の期間、極性信号ＣＭＩが出力されるためＨレベルとなる。次に、ゲート信号ＧＬＯｎの電位レベルがＨレベルからＬレベルに変化する、つまりトランジスタ４１ａがオンからオフに切り替わると、トランジスタ４１ａが遮断され、極性信号ＣＭＩが出力されなくなる。すると、電荷が蓄積されたコンデンサ４１ｃにより、信号ＬＡｎは、トランジスタ４１ａがオフした時点の電位レベル（Ｈレベル）を保持する。信号ＬＡｎは、次にゲート信号ＧＬｎの電位レベルがＨレベルからＬレベルに変化するまで、すなわち１垂直走査期間（１Ｖ）、この状態（Ｈレベル）を保持する。
　次に１Ｖ経過後、ゲート信号ＧＬｎの電位レベルがＬレベルからＨレベルに変化すると、極性信号ＣＭＩが転送及び出力されるため、信号ＬＡｎは、ＨレベルからＬレベルに切り替わる。そして、１垂直走査期間（１Ｖ）、この状態（ローレベル）を保持する。以降は、上述の処理が繰り返される。
　上述の動作によりメモリ回路４１から出力された信号ＬＡｎは、転送スイッチ回路４２のトランジスタ４２ａに入力され、１水平走査期間（１Ｈ）の転送期間が付与された後、信号ＬＡＯｎ（第２の信号）として出力される。具体的には、トランジスタ４２ａには、トランジスタ４２ａのオン／オフを制御するクロックＣＫＢが入力され、ＣＫＢの立ち上がりのタイミングでトランジスタ４２ａがオンし、信号ＬＡｎが、信号ＬＡＯｎとして出力される。ここで、メモリ回路４１から出力される信号ＬＡｎは、上述のように、ゲート信号ＧＬｎに基づいて生成されるため、クロックＣＫのタイミングに同期して出力される。また、ＣＫの立ち上がりからＣＫＢの立ち上がりまでの期間は、１Ｈに規定されている。そのため、ＣＫの立ち上がりのタイミングで出力された信号ＬＡｎは、クロックＣＫＢの立ち上がりのタイミング、すなわち１Ｈ経過後に信号ＬＡＯｎとして出力される。
　このようにして転送スイッチ回路４２から出力された信号ＬＡＯｎは、アナログスイッチ回路４３のトランジスタ４３ａに入力される。アナログスイッチ回路４３には、正極性の共通電圧ＶＣＳＨと負極性の共通電圧ＶＣＳＬとが入力され、トランジスタ４３ａは、信号ＬＡＯｎによりオン／オフが制御される。これにより、トランジスタ４３ａは、信号ＬＡＯｎの立ち上がりのタイミング（Ｈレベル）でオンし、Ｈレベルの間、ＶＣＳＨをＣＳ信号ＣＳＯＵＴｎとして出力する。
　ここで、トランジスタ４１a及び４１ｂがオンするタイミングにおいて極性信号ＣＭＩとＣＭＩＢとは互いの極性が逆転しているため、メモリ回路４１から出力される、それぞれの信号ＬＡｎ及びＬＡＢｎは、互いに電位レベル（Ｈ／Ｌレベル）が異なる。転送スイッチ回路４２から出力される、それぞれの信号ＬＡＯｎ及びＬＡＢＯｎも同様に、互いに電位レベル（Ｈ／Ｌレベル）が異なる。よって、図５に示すように、一方が、Ｈレベルの場合、他方はＬレベルを出力する。これにより、フレームごとに電位レベルが逆転したＣＳ信号を出力することができる。
　以上のように、本発明のＣＳドライバ４０は、当該行（ｎ行）のゲート信号ＧＬｎに基づいて、ＣＳ信号ＣＳＯＵＴｎを出力することにより、ＣＣ駆動を実現する構成である。これにより、従来のように、隣接行を選択するためのスイッチ（図２６のＵＤＳＷ）及びそれに伴う配線が不要となるため、ＣＳドライバ４０の回路構成を簡略化することができる。
　ここで、本発明のＣＳドライバ４０は、図６に示すようにＣＭＯＳの回路構成にも適用可能である。ＣＭＯＳの回路構成であっても、従来のＵＤＳＷは不要となるため同様の効果を奏することができる。但し、製造コスト等を考慮すると、単チャネルの回路構成が好ましい。単チャネルの回路構成によれば、ＣＭＯＳの回路構成と比較して、マスク工程の削減等、製造工程を削減することができ、生産効率を向上させることができる。よって、製造コストの削減を図れるなど有利な効果が得られる。
　また、上述したとおり、ＣＳドライバ４０′は、Ｐチャネルの駆動回路として構成されていてもよい。図７は、図４のＣＳドライバ４０′をＰチャネル型で構成した例を示し、図８は、該ＣＳドライバにおける各種信号の波形を示すタイミングチャートである。Ｎチャネル型をＰチャネル型に置き換えるための具体的な方法は、従来一般的な技術を適用することができるため、その説明は省略する。
　また、本実施の形態ではＣＳドライバ４０に入力される信号は、ゲートドライバ３０から出力されるゲート信号ＧＬｎとしているが、これに限定されない。例えば、上記のようにゲートドライバ３０とＣＳドライバ４０とが、一体としてゲート／ＣＳドライバ５０を構成している場合には、ＣＳドライバ４０に入力される信号を、ゲートドライバ３０内部の信号、具体的にはシフトレジスタから出力される信号ＳＲＯｎであってもよい。この構成によっても、ゲート信号を入力する構成と同様の効果を得ることができる。
　なお、ゲートドライバ３０とＣＳドライバ４０とは、一体としてゲート／ＣＳドライバ５０を構成しているが、これに限定されず、図９に示すように、個別に配置されていてもよい。同図に示すように、ゲートドライバ３０とＣＳドライバ４０とを、表示パネル１０の両サイドに配置することにより、液晶表示装置１の外形寸法を抑えることができる。なお、この両ドライバ３０及び４０を個別に配置する構成では、ゲートクロックＧＣＫ１及びＧＣＫ２を、制御回路から、それぞれのドライバ３０及び４０に個別に入力する必要があるため、配線が複雑になる。そのため、配線の負荷による波形なまりが生じ、各ドライバ３０及び４０における動作タイミングに悪影響を与える。そこで、この波形なまりを軽減するために、図１０に示すように、両ドライバ３０・４０間にバッファを設けることが好ましい。これにより、両ドライバ３０・４０間の処理速度、転送速度の差を補うことができるため、波形なまりを軽減することができる。
　以下では、ＣＳドライバ４０の動作をより安定させて、液晶表示装置１におけるＣＣ駆動の安定化を図るための構成について説明する。
　（実施例２）
　図１１は、実施例２におけるＣＳドライバ４０′の構成を示す回路図である。実施例２のＣＳドライバ４０′は、実施例１のＣＳドライバ４０′において、さらに、電位安定化回路４４及び４５を備えた構成である。
　ＣＳドライバ４０′では、図５に示したように、信号ＬＡｎ及びＬＡＢｎは、互いに電位レベル（Ｈ／Ｌレベル）が異なり、信号ＬＡＯｎ及びＬＡＢＯｎも同様に、互いに電位レベル（Ｈ／Ｌレベル）が異なっている。例えば、信号ＬＡｎ及びＬＡＯｎが、Ｈレベルの場合、信号ＬＡＢｎ及びＬＡＢＯｎはＬレベルとなる。安定したＣＳ信号を出力するためには、この電位レベルの関係を安定させることが望ましいが、それぞれの信号は、フローティング状態となる期間が存在するため、ノイズの影響を受けやすく電位レベルが変動する可能性がある。そこで、本実施例２では、この電位レベルを安定させるために、電位安定化回路４４及び４５を設けている。
　電位安定化回路４４及び４５は、図１１に示すように、トランジスタ４４ａ及び４４ｂ（第１３のトランジスタ及び第１４のトランジスタ）、トランジスタ４５ａ及び４５ｂを、それぞれ、たすきがけに設けて構成されている。これにより、例えば、信号ＬＡｎの電位レベルがＨレベル（第２の電位レベル）の場合、トランジスタ４４ｂがオンすることにより、信号ＬＡＢｎが基準電圧（ＶＳＳ）となりＬレベル（第１の電位レベル）に固定される。信号ＬＡＯｎも同様に、電位レベルがＨレベルの場合、トランジスタ４５ｂがオンすることにより、信号ＬＡＯＢｎが基準電圧（ＶＳＳ）となりＬレベルに固定される。このように、一方の信号の電位レベルがＨレベルのとき、他方の信号の電位レベルが基準電圧ＶＳＳ（Ｌレベル）に固定されるため、Ｌレベルの電位を安定させることができる。これにより、少なくとも一方の電位（Ｌレベル）を固定することができるため、安定したＣＳ信号を出力することができる。
　（実施例３）
　図１２は、実施例３におけるＣＳドライバ４０′の構成を示す回路図であり、図１３は、該ＣＳドライバ４０′における各種信号の波形を示すタイミングチャートである。本実施例３では、実施例２におけるＣＳドライバ４０′において、さらに、昇圧回路４６（４６ａ及び４６ｂ）を備えた構成である。
　実施例１及び２のＣＳドライバ４０′では、より詳細には、図４及び図１４の信号ＬＡｎに示すように、トランジスタ４１ａがオンしてＣＭＩのＨレベルを取り込むときに、トランジスタの書き込み特性により、閾値電圧（Ｖｔｈ）分下がる（以下、「閾値落ち」と称す）。さらに、閾値落ちした信号ＬＡｎは、ＣＫＢの立ち上がりのタイミングで転送スイッチ回路４２のトランジスタ４２ａがオンしたときの、コンデンサ４１ｃ（図４）の容量とアナログスイッチ回路４３のトランジスタ４３ａ（図４）の負荷容量との電荷の配分性による電圧降下が生じる。図１４の信号ＬＡＯｎは、信号ＬＡｎが１Ｈ経過後に転送された電圧降下の影響を受けた状態を示している。
　このような電圧降下を受けることにより、安定した電位をアナログスイッチ回路４３に供給することができず、ＣＳ信号の出力の安定化を損なう結果となる。このような不具合を解消する方法として、例えば、メモリ回路４１のコンデンサ４１ｃ及び４１ｄの容量を予め大きくしておく方法が考えられる。しかしながら、回路の大型化やコスト増を招くおそれがあり、最適な方法とは言えない。
　そこで、より好適な方法として、本実施例３のＣＳドライバ４０′では、昇圧回路４６を備えている。昇圧回路４６ａは、メモリ回路４１の出力信号ＬＡｎの電位を引き上げるコンデンサ４６１ａ（第３の容量素子）と、電位レベルが引き上げられた信号ＬＡｎによりオン／オフが制御されるとともに、入力データとして所定の電圧（ＶＤＤ）が供給されるトランジスタ４６２ａ（第７のトランジスタ）とを含んで構成されている。なお、昇圧回路４６ｂは、同様に、コンデンサ４６１ｂ（第４の容量素子）と、トランジスタ４６２ｂ（第８のトランジスタ）とを含んで構成されている。
　この昇圧回路４６は、図１２に示すように、転送スイッチ回路４２の手前に設けられるとともに、データライン（メモリ回路４１の出力ライン）と転送スイッチ回路４２の出力ラインとが、直接接続しない、つまりゲート接続となるように設けられている。図１５は、昇圧回路４６と転送スイッチ回路４２との関係を模式的に示す回路図である。同図に示すように、メモリ回路４１の出力信号ＬＡｎに相当するメモリデータは、トランジスタ４６２ａのオン／オフを制御する信号として入力され、転送データとして出力されることはない。これにより、電荷の配分性による上述の電圧降下を防ぐことができる。
　図１２、及び図１３のタイミングチャートを用いて、実施例３のＣＳドライバ４０′の動作について説明する。なお、実施例１及び２と同一の動作となる部分についてはその説明を省略する。
　まず、トランジスタ４１ａがオンすることにより出力される信号ＬＡｎは、ＣＭＩのＨレベル（第２の電位レベル）を取り込むときに、トランジスタ４１ａの書き込み特性により、閾値電圧（Ｖｔｈ）分下がる。信号ＬＡｎは、昇圧回路４６ａに入力され、クロックＣＫＢの立ち上がりのタイミングで電位レベルが引き上げられる（本実施形態では、Ｎチャネル型ＭＯＳトランジスタで構成されるため、第３の電位レベル＞第２の電位レベルとなる）。このように、信号ＬＡｎは、ＣＫＢの周期に同期して、１Ｈおきに電位レベルが引き上げられる。このように、信号ＬＡｎは、ＣＫＢの振幅により、第２の電位レベルから第３の電位レベルに引き上げられる。
　次に、信号ＬＡｎは、トランジスタ４６２ａのオン／オフ用のゲート信号として入力される。信号Ｘｎは、昇圧回路４６ａの出力信号である。信号ＬＡｎの最初の立ち上がり、すなわち閾値落ちした電圧がトランジスタ４６２ａに印加されると、所定の電圧（ＶＤＤ；第２の電位レベル）からさらに閾値落ちした信号Ｘｎが出力される。その後、ＣＫＢの立ち上がりのタイミングで電位レベルが引き上げられた信号ＬＡｎが、トランジスタ４６２ａに供給されると、ＶＤＤの電位を維持した信号Ｘｎが出力される。これにより、昇圧回路４６ａの出力信号Ｘｎは、１ＨおきにＶＤＤの電位レベルを保持することができる。
　そして、信号Ｘｎは、転送スイッチ回路４２に入力され、１Ｈ経過後に、１ＨおきにＶＤＤから閾値落ちした信号ＬＡＯｎとして出力され、アナログスイッチ回路４３に入力される。
　以上のように、実施例３では、実施例１及び２の構成（図１４の信号ＬＡＯｎ）と比較して、信号ＬＡＯｎのＶＤＤからの電圧降下量を小さくすることができる。そのため、安定したＣＳ信号を出力することが可能となる。
　（実施例４）
　図１６は、実施例４におけるＣＳドライバ４０′の構成を示す回路図であり、図１７は、該ＣＳドライバ４０′における各種信号の波形を示すタイミングチャートである。本実施例４では、実施例３におけるＣＳドライバ４０′において、さらに、リフレッシュ回路４７（４７ａ及び４７ｂ）を備えた構成である。
　実施例１～３のＣＳドライバ４０′では、メモリ回路４１において信号ＬＡｎの電位レベルを１Ｖの間保持する構成である。信号の伝送路では、必然的にリーク電流が生じ、期間の経過とともに電位レベルが低下する傾向がある。信号ＬＡｎの電位レベルは、このリーク電流の影響により次第に低下し、１Ｖの開始時と終了時とで、電位レベルが異なることになる。そのため、安定した電圧の供給が妨げられ、結果として、ＣＳ信号の安定した出力が損なわれる。この現象は、上述した実施例１～３の何れの構成においても生じるものである。この一例として、図１３の信号ＬＡｎに、上記リーク電流による電圧降下を示している（図１３の信号ＬＡｎの点線枠）。この信号ＬＡｎに示すように、電位レベルが、時間の経過に伴って低下している様子がうかがえる。
　そこで、本実施例４のＣＳドライバ４０′では、上記リーク電流による電圧降下を低減するために、リフレッシュ回路４７を備えている。リフレッシュ回路４７ａは、メモリ回路４１の出力信号ＬＡｎによりオン／オフが制御されるとともに、入力データとして所定の電圧（ＶＤＤ）が入力されるトランジスタ４７１ａ（第９のトランジスタ）と、トランジスタ４７１ａの出力信号の電位レベルを引き上げるコンデンサ４７２ａ（第５の容量素子）と、引き上げられた電位レベルの信号によりオン／オフが制御されるとともに、入力データとして所定の電圧（ＶＤＤ）が入力されるトランジスタ４７３ａ（第１０のトランジスタ）とを含んで構成されている。リフレッシュ回路４７ｂは、同様に、トランジスタ４７１ｂ（第１１のトランジスタ）と、コンデンサ４７２ｂ（第６の容量素子）と、トランジスタ４７３ｂ（第１２のトランジスタ）とを含んで構成されている。
　このリフレッシュ回路４７は、図１６に示すように、転送スイッチ回路４２の手前に設けられている。
　図１６、及び図１７のタイミングチャートを用いて、実施例４のＣＳドライバ４０′の動作について説明する。なお、実施例１～３と同一の動作となる部分についてはその説明を省略する。
　まず、トランジスタ４１ａがオンすることにより出力される信号ＬＡｎは、ＣＭＩのＨレベルを取り込むときに、トランジスタ４１ａの書き込み特性により、閾値電圧（Ｖｔｈ）分下がる（信号ＬＡｎの波形（i））。この信号が、リフレッシュ回路４７ａに入力され、トランジスタ４７１ａにより再び閾値落ち（信号ＬＡ′ｎの波形（ii））した後、ＣＫＢの立ち上がりのタイミングで電位レベルが引き上げられる（信号ＬＡ′ｎの波形（iii））。電位レベルが引き上げられた信号は、信号ＬＡ′ｎとしてリフレッシュ回路４７ａから出力される。同時に、この電位レベルが引き上げられた信号は、トランジスタ４７３ａをオンし、所定の電圧（ＶＤＤ）が、コンデンサ４１ｃに充電される（信号ＬＡｎの波形（iv））。なお、ＣＫＢは、ＶＤＤの電位レベル（第２の電位レベル）よりも大きな電位レベル（第３の電位レベル）を有している。
　このコンデンサ４１ｃに充電する動作は、ＣＫＢの動作タイミングに同期しているため、１Ｈおき、かつＣＫＢがＨレベルの期間行われる。その結果、信号ＬＡｎの電位レベルは、１ＨおきにＶＤＤに引き上げられる。
　次に、ＶＤＤの電位レベルで出力された信号ＬＡｎは、ＣＫＢの立ち下がりから次に立ち上がるまでの期間、電位レベルを保持する（信号ＬＡｎの波形（v））。この期間に出力される信号ＬＡ′ｎは、トランジスタ４７１ａにより閾値落ちする（信号ＬＡ′ｎの波形（vi））。そして、次にＣＫＢが立ち上がると、信号ＬＡ′ｎは、再び電位レベルが引き上げられ、これにより、所定の電圧（ＶＤＤ）がコンデンサ４１ｃに充電される。以降は、上述の処理が繰り返される。
　そして、信号ＬＡ′ｎは、実施例３の図１２における昇圧回路４６ａのトランジスタ４６２ａのオン／オフ信号として入力される。
　本実施例４の構成によれば、１Ｈおきにコンデンサ４１ｃに電荷を充電して、信号ＬＡｎの電位レベルをＶＤＤよりも大きな電位レベルに引き上げることができるため、電位レベルを保持する期間を１Ｖから短縮することができる。これにより、リーク電流による電圧降下を低減することができるため、１Ｖ（１フレーム）の間、安定した電位レベルを維持することができ、より安定してＣＳ信号を出力することが可能となる。
　なお、本実施の形態では、クロック信号が２相入力であるため、リフレッシュ回路４７ａは、１Ｈおきに電位レベルを引き上げる構成であるが、クロック信号が、例えば３相、４相あるいはそれ以上で入力される場合には、電位レベルは１Ｈ以上おきに引き上げられる構成となる。
　なお、本実施例４のリフレッシュ回路４７は、容量の負荷がつく（例えば、２００ｆＦ）ため、これが全行に設けられた場合には、クロックＣＫＢに対して大きな負荷となる。そこで、図１８に示すように、クロックＣＫＢラインと、リフレッシュ回路４７との間に容量低減スイッチ回路４７４としてのトランジスタ４７４ａ及び４７４ｂを設けることが好ましい。これにより、クロックＣＫＢラインとコンデンサ４７２ｂとが直接接続されなくなる。そのため、トランジスタ４７４ａへの入力信号がＬレベルのときは、トランジスタ４７４ａはオフとなるため、クロックＣＫＢラインをコンデンサ４７２ｂから切り離すことができる。これにより、クロック負荷を低減することが可能となる。
　（実施例５）
　図１９は、実施例５におけるＣＳドライバ４０′の構成を示す回路図であり、図２０は、該ＣＳドライバ４０′における各種信号の波形を示すタイミングチャートである。本実施例５では、実施例４におけるＣＳドライバ４０′において、さらに、転送クロック昇圧回路４８（クロック昇圧回路）を備えた構成である。
　実施例１～４のＣＳドライバ４０′では、転送スイッチ回路４２のトランジスタ４２ａの書き込み特性により、閾値落ちが生じる。具体的には、例えば、図１７の信号ＬＡＯｎの波形に示すように、トランジスタ４２ａ（図１６）がオンして信号ＸｎのＶＤＤを取り込むときに、トランジスタの書き込み特性により、閾値電圧（Ｖｔｈ）分下がる。これにより、安定した電位をアナログスイッチ回路４３に供給することができず、ＣＳ信号の出力の安定化を損なう結果となる。
　そこで、本実施例５のＣＳドライバ４０′では、転送スイッチ回路４２における閾値落ちを防止するために、転送クロック昇圧回路４８を備えている。転送クロック昇圧回路４８は、クロックＣＫによりオン／オフが制御されるとともに、入力データとして基準電圧（ＶＳＳ）が供給されるトランジスタ４８ａ（第１５のトランジスタ）と、トランジスタ４８ａの出力信号の電位レベルをクロックＣＫＢにより引き上げるコンデンサ４８ｂ（第７の容量素子）とを含んで構成されている。
　この転送クロック昇圧回路４８は、図１９に示すように、転送クロック昇圧回路４８の出力信号により転送スイッチ回路４２のトランジスタ４２ａがオン／オフするように、転送スイッチ回路４２の手前に設けられている。転送クロック昇圧回路４８の具体的な動作例について以下に説明する。ここでは、クロックＣＫ及びＣＫＢは、－５Ｖ～＋１０Ｖの１５Ｖの振幅を有し、基準電圧（ＶＳＳ）は０Ｖ、所定の電圧（ＶＤＤ）は１０Ｖとする。
　まず、ＣＫが立ち上がる（トランジスタ４８ａがオンする）と、基準電圧（ＶＳＳ）がコンデンサ４８ｂに書き込まれ、０Ｖとなる。次に、ＣＫが立ち下がる（トランジスタ４８ａがオフする）と、ＣＫＢの立ち上がりのタイミングで、ＣＫＢの振幅１５Ｖが出力される（信号ＣＫＢ′）。そして、１５ＶのＣＫＢ′が、トランジスタ４２ａに入力される。これにより、トランジスタ４２ａへの入力データとしての信号Ｘｎ（図１７のＸｎ：ＶＤＤ（１０Ｖ））よりも大きな電圧（ＣＫＢ′：１５Ｖ）でトランジスタ４２ａをオンすることができるため、ＶＤＤ（１０Ｖ）は閾値落ちせずに転送スイッチ回路４２から信号ＬＡＯｎとして出力される。
　上記転送クロック昇圧回路４８による出力信号は、図２０のタイミングチャートにおいて、信号ＣＫＢ′として示されている。同図に示すように、ＣＫＢ′は、ＣＫＢの立ち上がりのタイミングでＶＤＤ（１０Ｖ：第２の電位レベル）を超える電圧（１５Ｖ：第３の電位レベル）に引き上げられる。これにより、転送スイッチ回路４２の出力信号ＬＡＯｎは、閾値落ちせずにＶＤＤ（１０Ｖ）の電位を保持することができる。この動作は、ＣＫＢのタイミングに同期しているおり、それにより、１Ｈおきに電位の引き上げが行われるため、信号ＬＡＯｎの電位を安定させることができる。したがって、安定した電位の信号をアナログスイッチ回路４３に入力することができるため、ＣＳ信号の出力の安定化を図ることが可能となる。
　なお、上記転送クロック昇圧回路４８は、メモリ回路４１のトランジスタ４１ａ及び４１ｂに適用してもよい。図２１は、実施例５における他のＣＳドライバ４０′の構成を示す回路図であり、図２２は、該ＣＳドライバ４０′における各種信号の波形を示すタイミングチャートである。
　ここでの転送クロック昇圧回路４８は、クロックＣＫによりオン／オフが制御されるとともに、入力データとして基準電圧（ＶＳＳ）が供給されるトランジスタ４８ａと、トランジスタ４８ａの出力信号の電位レベルをゲート信号ＧＬｎにより引き上げるコンデンサ４８ｂとを含んで構成されている。なお、ここでも、クロックＣＫ及びゲート信号ＧＬｎは、－５Ｖ～＋１０Ｖの１５Ｖの振幅を有し、基準電圧（ＶＳＳ）は０Ｖ、ＣＭＩの電位は１０Ｖとしている。
　上記転送クロック昇圧回路４８による出力信号は、図２２のタイミングチャートにおいて、信号ＧＬＯｎとして示されている。同図に示すように、信号ＧＬＯｎは、ＣＫの立ち上がりのタイミングでＶＤＤ（１０Ｖ）を超える電圧（１５Ｖ）に引き上げられる。そして、トランジスタ４１ａへの入力データとしての信号ＣＭＩ（１０Ｖ）よりも大きな電圧（ＧＬＯｎ：１５Ｖ）でトランジスタ４１ａをオンすることができるため、ＣＭＩ（１０Ｖ）は閾値落ちせずに信号ＬＡｎとして出力される（図２２の点線で囲った部分）。これにより、以降の動作を安定させることができる。
　以上に示した各実施例は、様々なパターンで組み合わせて構成することが可能であり、例えば、実施例２～５の構成は、それぞれ、実施例１の構成とのみ組み合わせてもよい。
　ここで、上述したように、トランジスタ４１a及び４１ｂがオンするタイミングにおいて極性信号ＣＭＩとＣＭＩＢとは互いの極性が逆転しているため、転送スイッチ回路４２から出力される、それぞれの信号ＬＡＯｎ及びＬＡＢＯｎは、互いに電位レベル（Ｈ／Ｌレベル）が異なる。よって、一方が、Ｈレベルの場合、他方はＬレベルを出力する。これにより、フレームごとに電位レベルが逆転したＣＳ信号が出力される。このような構成において、例えば、ＨレベルのＣＳ信号を生成すべく、ＨレベルのＣＭＩがＣＳドライバ４０′に入力された時点では、アナログスイッチ回路４３のトランジスタ４３ａに入力される信号ＬＡＯｎはＬレベルとなっている。そして、次にＬレベルのＣＳ信号を生成するために、Ｌレベルの極性信号（ＣＭＩＢ）が必要となる。そこで、図２３に示すように、信号ＬＡＯｎをＣＭＩＢとして取り込む構成としてもよい。これにより、Ｈ／Ｌレベルをフレームごとに交互に入力することが可能となる。そして、制御回路からのＣＭＩＢの信号配線を削減することができ、回路構成の簡略化を図ることができる。
　なお、ＣＳドライバ内の各スイッチ素子はＤラッチ回路により構成することができる。
　また、本発明のＣＳドライバが用いるゲートドライバから出力される信号としては、上述したゲート信号でもよいし、ゲートドライバのシフトレジスタから出力される他段（例えば次段）へのセット信号であってもよい。
　本発明に係る表示駆動回路及び表示駆動方法は、以上のように、前記容量結合配線駆動回路は、前記走査信号線駆動回路から出力される当該行の出力信号に基づいて、当該行の電位シフト信号を出力するものである。
　上記構成及び方法では、上記「発明の開示」欄において述べた回路構成の複雑化の問題を解消し、簡易な構成によりＣＣ駆動を行うことができるという効果を奏する。
　発明の詳細な説明の項においてなされた具体的な実施形態または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する請求の範囲内で、いろいろと変更して実施することができるものである。
　本発明は、アクティブマトリクス型液晶表示装置の駆動に特に好適に適用できる。

Claims (22)

  1. 　走査信号線と、この走査信号線によってオン／オフされるスイッチング素子と、このスイッチング素子の一端に接続された画素電極と、この画素電極と容量結合された容量結合配線とを含んで構成される行を複数備えるとともに、前記各行のスイッチング素子の他端に接続されたデータ信号線を備えた表示パネルを駆動して、前記画素電極の電位に応じた階調表示を行わせるための表示駆動回路において、
    　前記走査信号線を駆動する走査信号線駆動回路と、
    　映像信号に対応するデータ信号を出力するデータ信号線駆動回路と、
    　前記データ信号の極性に応じて定められた方向へ電位が切り替わる電位シフト信号を出力する容量結合配線駆動回路とを備え、
    　前記容量結合配線駆動回路は、前記走査信号線駆動回路から出力される当該行の出力信号に基づいて、当該行の電位シフト信号を出力することを特徴とする表示駆動回路。
  2. 　前記容量結合配線駆動回路は、前記走査信号線駆動回路から前記出力信号が出力されてから、少なくとも１水平走査期間経過した後に、前記電位シフト信号を出力することを特徴とする請求の範囲第１項に記載の表示駆動回路。
  3. 　前記容量結合配線駆動回路は、前記走査信号線駆動回路から前記出力信号が出力されてから、前記電位シフト信号を出力するまでの期間を、少なくとも１水平走査期間とするための転送回路を備えていることを特徴とする請求の範囲第２項に記載の表示駆動回路。
  4. 　前記容量結合配線駆動回路は、
    　前記走査信号線駆動回路から出力される前記出力信号の電位レベルの変化に応じた第１の信号を記憶するとともに前記転送回路に出力するメモリ回路と、
    　前記メモリ回路から出力される前記第１の信号に対して少なくとも１水平走査期間の転送期間を付与して第２の信号として出力する前記転送回路と、
    　前記転送回路から出力される前記第２の信号の電位レベルに基づいて前記電位シフト信号を生成するスイッチ回路とを備えていることを特徴とする請求の範囲第３項に記載の表示駆動回路。
  5. 　前記メモリ回路は、
    　　第１の電極に第１の入力信号が入力され、制御電極に前記走査信号線駆動回路の出力信号が入力される第１のトランジスタと、
    　　前記第１のトランジスタの第２の電極と、基準電圧が供給される基準電源線との間に接続される第１の容量素子と、
    　　第１の電極に第２の入力信号が入力され、制御電極が前記第１のトランジスタの制御電極に接続される第２のトランジスタと、
    　　前記第２のトランジスタの第２の電極と、基準電圧が供給される基準電源線との間に接続される第２の容量素子とを備え、
    　前記転送回路は、
    　　第１の電極が前記第１のトランジスタの第２の電極に接続され、制御電極にクロック信号が入力される第３のトランジスタと、
    　　第１の電極が前記第２のトランジスタの第２の電極に接続され、制御電極に前記クロック信号が入力される第４のトランジスタとを備え、
    　前記スイッチ回路は、
    　　制御電極が前記第３のトランジスタの第２の電極に接続され、第１の電極が出力端子に接続され、第２の電極に第１の電源電圧が入力される第５のトランジスタと、
    　　制御電極が前記第４のトランジスタの第２の電極に接続され、第１の電極が出力端子に接続され、第２の電極に第２の電源電圧が入力される第６のトランジスタとを備えていることを特徴とする請求の範囲第４項に記載の表示駆動回路。
  6. 　前記容量結合配線駆動回路は、
    　前記走査信号線駆動回路の出力信号が、第１の電位レベルから、トランジスタをオンさせる電位レベルである第２の電位レベルに変化した時点で、前記第１の信号の電位レベルを、前記第１の電位レベルから前記第２の電位レベルに変化させ、
    　前記クロック信号の電位レベルが変化して前記第３のトランジスタがオンした後に、前記第１の信号を前記第２の信号として出力し、
    　前記第２の信号が、前記第１の電位レベルから前記第２の電位レベルに変化した時点で、前記第１の電源電圧の電位レベルの信号を前記電位シフト信号として出力することを特徴とする請求の範囲第５項に記載の表示駆動回路。
  7. 　前記容量結合配線駆動回路は、
    　前記走査信号線駆動回路の出力信号が、第１の電位レベルから、トランジスタをオンさせる電位レベルである第２の電位レベルに変化した時点で、前記第１の信号の電位レベルを、前記第２の電位レベルから前記第１の電位レベルに変化させ、
    　前記クロック信号の電位レベルが変化して前記第４のトランジスタがオンした後に、前記第１の信号を前記第２の信号として出力し、
    　前記第２の信号が、前記第１の電位レベルから前記第２の電位レベルに変化した時点で、前記第２の電源電圧の電位レベルの信号を前記電位シフト信号として出力することを特徴とする請求の範囲第５項に記載の表示駆動回路。
  8. 　前記容量結合配線駆動回路は、さらに、前記メモリ回路から出力される前記第１の信号の電位レベルを引き上げるとともに、電位レベルを引き上げた該第１の信号を前記転送回路に入力する昇圧回路を備えていることを特徴とする請求の範囲第４項に記載の表示駆動回路。
  9. 　前記メモリ回路は、
    　　第１の電極に第１の入力信号が入力され、制御電極に前記走査信号線駆動回路の出力信号が入力される第１のトランジスタと、
    　　前記第１のトランジスタの第２の電極と、基準電圧が供給される基準電源線との間に接続される第１の容量素子と、
    　　第１の電極に第２の入力信号が入力され、制御電極が前記第１のトランジスタの制御電極に接続される第２のトランジスタと、
    　　前記第２のトランジスタの第２の電極と、基準電圧が供給される基準電源線との間に接続される第２の容量素子とを備え、
    　前記昇圧回路は、
    　　第１の電極に、トランジスタをオンさせる電位レベルである第２の電位レベルを有する所定の電圧が入力され、制御電極が前記第１のトランジスタの第２の電極に接続される第７のトランジスタと、
    　　前記第７のトランジスタの前記制御電極と、クロック信号が供給されるクロック信号線との間に接続される第３の容量素子と、
    　　第１の電極に、前記第２の電位レベルを有する所定の電圧が入力され、制御電極が前記第２のトランジスタの第２の電極に接続される第８のトランジスタと、
    　　前記第８のトランジスタの前記制御電極と、前記クロック信号が供給されるクロック信号線との間に接続される第４の容量素子とを備え、
    　前記転送回路は、
    　　第１の電極が前記第７のトランジスタの第２の電極に接続され、制御電極に前記クロック信号が入力される第３のトランジスタと、
    　　第１の電極が前記第８のトランジスタの第２の電極に接続され、制御電極に前記クロック信号が入力される第４のトランジスタとを備え、
    　前記スイッチ回路は、
    　　制御電極が前記第３のトランジスタの第２の電極に接続され、第１の電極が出力端子に接続され、第２の電極に第１の電源電圧が入力される第５のトランジスタと、
    　　制御電極が前記第４のトランジスタの第２の電極に接続され、第１の電極が出力端子に接続され、第２の電極に第２の電源電圧が入力される第６のトランジスタとを備えていることを特徴とする請求の範囲第８項に記載の表示駆動回路。
  10. 　前記容量結合配線駆動回路は、さらに、前記メモリ回路から出力される前記第１の信号の電位レベルを１水平走査期間以上おきに引き上げるとともに、引き上げが行われない期間では、前記第１の信号の電位レベルを保持するリフレッシュ回路を備えていることを特徴とする請求の範囲第４項に記載の表示駆動回路。
  11. 　前記メモリ回路は、
    　　第１の電極に第１の入力信号が入力され、制御電極に前記走査信号線駆動回路の出力信号が入力される第１のトランジスタと、
    　　前記第１のトランジスタの第２の電極と、基準電圧が供給される基準電源線との間に接続される第１の容量素子と、
    　　第１の電極に第２の入力信号が入力され、制御電極が前記第１のトランジスタの制御電極に接続される第２のトランジスタと、
    　　前記第２のトランジスタの第２の電極と、基準電圧が供給される基準電源線との間に接続される第２の容量素子とを備え、
    　前記リフレッシュ回路は、
    　　第１の電極に、トランジスタをオンさせる電位レベルである第２の電位レベルを有する所定の電圧が入力され、制御電極が前記第１のトランジスタの第２の電極に接続される第９のトランジスタと、
    　　前記第９のトランジスタの第２の電極と、クロック信号が供給されるクロック信号線との間に接続される第５の容量素子と、
    　　第１の電極に、前記第２の電位レベルを有する所定の電圧が入力され、制御電極が前記第９のトランジスタの第２の電極に接続され、第２の電極が前記第１のトランジスタの第２の電極に接続される第１０のトランジスタと、
    　　第１の電極に、前記第２の電位レベルを有する所定の電圧が入力され、制御電極が前記第２のトランジスタの第２の電極に接続される第１１のトランジスタと、
    　　前記第１１のトランジスタの第２の電極と、前記クロック信号が供給されるクロック信号線との間に接続される第６の容量素子と、
    　　第１の電極に、前記第２の電位レベルを有する所定の電圧が入力され、制御電極が前記第１１のトランジスタの第２の電極に接続され、第２の電極が前記第１のトランジスタの第２の電極に接続される第１２のトランジスタとを備え、
    　前記転送回路は、
    　　制御電極が前記第１０のトランジスタの制御電極に接続され、第１の電極に、前記第２の電位レベルを有する所定の電圧が入力される第７のトランジスタと、
    　　第１の電極が前記第７のトランジスタの第２の電極に接続され、制御電極に前記クロック信号が入力される第３のトランジスタと、
    　　制御電極が前記第１２のトランジスタの制御電極に接続され、第１の電極に、前記第２の電位レベルを有する所定の電圧が入力される第８のトランジスタと、
    　　第１の電極が前記第８のトランジスタの第２の電極に接続され、制御電極に前記クロック信号が入力される第４のトランジスタとを備え、
    　前記スイッチ回路は、
    　　制御電極が前記第３のトランジスタの第２の電極に接続され、第１の電極が出力端子に接続され、第２の電極に第１の電源電圧が入力される第５のトランジスタと、
    　　制御電極が前記第４のトランジスタの第２の電極に接続され、第１の電極が出力端子に接続され、第２の電極に第２の電源電圧が入力される第６のトランジスタとを備えていることを特徴とする請求の範囲第１０項に記載の表示駆動回路。
  12. 　前記容量結合配線駆動回路は、さらに、前記リフレッシュ回路における容量負荷を低減するための容量低減スイッチ回路を備えていることを特徴とする請求の範囲第１０項または第１１項に記載の表示駆動回路。
  13. 　前記メモリ回路は、
    　　第１の電極に第１の入力信号が入力され、制御電極に前記走査信号線駆動回路の出力信号が入力される第１のトランジスタと、
    　　前記第１のトランジスタの第２の電極と、基準電圧が供給される基準電源線との間に接続される第１の容量素子と、
    　　第１の電極に第２の入力信号が入力され、制御電極が前記第１のトランジスタの制御電極に接続される第２のトランジスタと、
    　　前記第２のトランジスタの第２の電極と、基準電圧が供給される基準電源線との間に接続される第２の容量素子とを備え、
    　前記容量低減スイッチ回路は、
    　　第１の電極にクロック信号が入力され、制御電極が前記第１のトランジスタの第２の電極に接続される第１６のトランジスタと、
    　　第１の電極に前記クロック信号が入力され、制御電極が前記第２のトランジスタの第２の電極に接続される第１７のトランジスタとを備え、
    　前記リフレッシュ回路は、
    　　第１の電極に、前記第２の電位レベルを有する所定の電圧が入力され、第２の電極が第５の容量素子を介して前記第１６のトランジスタの第２の電極に接続され、制御電極が前記第１のトランジスタの第２の電極に接続される第９のトランジスタと、
    　　第１の電極に、前記第２の電位レベルを有する所定の電圧が入力され、制御電極が前記第９のトランジスタの第２の電極に接続され、第２の電極が前記第１のトランジスタの第２の電極に接続される第１０のトランジスタと、
    　　第１の電極に、前記第２の電位レベルを有する所定の電圧が入力され、第２の電極が第６の容量素子を介して前記第１７のトランジスタの第２の電極に接続され、制御電極が前記第２のトランジスタの第２の電極に接続される第１１のトランジスタと、
    　　第１の電極に、前記第２の電位レベルを有する所定の電圧が入力され、制御電極が前記第１１のトランジスタの第２の電極に接続され、第２の電極が前記第２のトランジスタの第２の電極に接続される第１２のトランジスタとを備え、
    　前記転送回路は、
    　　制御電極が前記第１０のトランジスタの制御電極に接続され、第１の電極に、前記第２の電位レベルを有する所定の電圧が入力される第７のトランジスタと、
    　　第１の電極が前記第７のトランジスタの第２の電極に接続され、制御電極に前記クロック信号が入力される第３のトランジスタと、
    　　制御電極が前記第１２のトランジスタの制御電極に接続され、第１の電極に、前記第２の電位レベルを有する所定の電圧が入力される第８のトランジスタと、
    　　第１の電極が前記第８のトランジスタの第２の電極に接続され、制御電極に前記クロック信号が入力される第４のトランジスタとを備え、
    　前記スイッチ回路は、
    　　制御電極が前記第３のトランジスタの第２の電極に接続され、第１の電極が出力端子に接続され、第２の電極に第１の電源電圧が入力される第５のトランジスタと、
    　　制御電極が前記第４のトランジスタの第２の電極に接続され、第１の電極が出力端子に接続され、第２の電極に第２の電源電圧が入力される第６のトランジスタとを備えていることを特徴とする請求の範囲第１２項に記載の表示駆動回路。
  14. 　前記容量結合配線駆動回路は、さらに、前記第１の信号及び前記第２の信号の少なくとも何れか一方の第１の電位レベルを固定するための電位安定化回路を備えていることを特徴とする請求の範囲第５項から第１３項の何れか１項に記載の表示駆動回路。
  15. 　前記電位安定化回路は、
    　第１の電極に、前記第１の電位レベルに対応する基準電圧が入力され、制御電極が前記第２のトランジスタの第２の電極に接続され、第２の電極が前記第１のトランジスタの第２の電極に接続される第１３のトランジスタと、
    　第１の電極に基準電圧が入力され、制御電極が前記第１のトランジスタの第２の電極に接続され、第２の電極が前記第２のトランジスタの第２の電極に接続される、前記第１のトランジスタに並列に配置される第１４のトランジスタとを備えていることを特徴とする請求の範囲第１４項に記載の表示駆動回路。
  16. 　前記電位安定化回路は、
    　前記第１のトランジスタから出力された信号が、第１の電位レベルから、トランジスタをオンさせる電位レベルである第２の電位レベルに変化した時点で、前記第２のトランジスタから出力された信号の電位レベルを、前記基準電圧に固定する一方、
    　前記第２のトランジスタから出力された信号が、前記第１の電位レベルから前記第２の電位レベルに変化した時点で、前記第１のトランジスタから出力された信号の電位レベルを、前記基準電圧に固定することを特徴とする請求の範囲第１５項に記載の表示駆動回路。
  17. 　前記容量結合配線駆動回路は、さらに、前記メモリ回路から出力された前記第１の信号の電位レベルを引き上げるとともに、電位レベルを引き上げた該第１の信号を前記第２の信号として前記スイッチ回路に入力するクロック昇圧回路を備えていることを特徴とする請求の範囲第５項から第１６項の何れか１項に記載の表示駆動回路。
  18. 　前記クロック昇圧回路は、
    　一端に、前記クロック信号が供給されるクロック信号線が接続される第７の容量素子と、
    　第１の電極に基準電圧が供給され、制御電極に反転クロック信号が入力され、第２の電極が、前記第３及び第４のトランジスタの制御電極と、前記第７の容量素子の他端とに接続される第１５のトランジスタとを備えていることを特徴とする請求の範囲第１７項に記載の表示駆動回路。
  19. 　前記第２のトランジスタの第１の電極と、前記第５のトランジスタの制御電極とが互いに接続され、前記第２の信号が前記第２の入力信号として、前記第２のトランジスタの第１の電極に入力されることを特徴とする請求の範囲第５項から第１８項の何れか１項に記載の表示駆動回路。
  20. 　請求の範囲第１項から第１９項の何れか１項に記載の表示駆動回路と、前記表示パネルとを備えることを特徴とする表示装置。
  21. 　前記表示装置は、液晶表示装置であることを特徴とする請求の範囲第２０項に記載の表示装置。
  22. 　走査信号線と、この走査信号線によってオン／オフされるスイッチング素子と、このスイッチング素子の一端に接続された画素電極と、この画素電極と容量結合された容量結合配線とを含んで構成される行を複数備えるとともに、前記各行のスイッチング素子の他端に接続されたデータ信号線を備えた表示パネルを駆動して、前記画素電極の電位に応じた階調表示を行わせるための表示駆動方法において、
    　前記走査信号線を駆動する走査信号線駆動処理と、
    　映像信号に対応するデータ信号を出力するデータ信号線駆動処理と、
    　前記データ信号の極性に応じて定められた方向へ電位が切り替わる電位シフト信号を出力する容量結合配線駆動処理とを含み、
    　前記容量結合配線駆動処理では、前記走査信号線駆動処理により出力される当該行の出力信号に基づいて、当該行の電位シフト信号を出力することを特徴とする表示駆動方法。
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