WO2011033824A1 - 表示装置および表示装置の駆動方法 - Google Patents

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WO2011033824A1
WO2011033824A1 PCT/JP2010/058385 JP2010058385W WO2011033824A1 WO 2011033824 A1 WO2011033824 A1 WO 2011033824A1 JP 2010058385 W JP2010058385 W JP 2010058385W WO 2011033824 A1 WO2011033824 A1 WO 2011033824A1
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potential
data
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transistor
refresh
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悦雄 山本
佐々木　寧
村上　祐一郎
成 古田
業天　誠二郎
修司 西
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シャープ株式会社
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    • G09G3/3614—Control of polarity reversal in general

Definitions

  • the present invention relates to a display device capable of holding data.
  • Some liquid crystal display devices that display still images include a pixel memory that temporarily stores image data written in pixels and performs a refresh operation while inverting the polarity of the image data. .
  • the image data is rewritten to new image data for each frame through a data signal line.
  • image data held in the pixel memory is used. During the refresh operation, it is not necessary to supply rewrite image data to the data signal line.
  • the pixel that performs the memory operation is often used for image display that is strongly demanded to reduce power consumption, such as a mobile phone standby screen display.
  • FIG. 34 shows only the memory circuit portion extracted from the configuration of each pixel of the liquid crystal display device having such a pixel memory.
  • a state where a liquid crystal capacitor Clc is added as shown by a broken line in FIG. Such a pixel configuration is equivalent to that disclosed in Patent Document 1, for example.
  • the memory circuit MR100 as the memory circuit part includes a switch circuit SW100, a first data holding unit DS101, a data transfer unit TS100, a second data holding unit DS102, and a refresh output control unit RS100.
  • the switch circuit SW100 includes a transistor N100 that is an N-channel TFT.
  • the first data holding unit DS101 includes a capacitor Ca100.
  • the data transfer unit TS100 includes a transistor N101 that is an N-channel TFT.
  • the second data holding unit DS102 includes a capacitor Cb100.
  • the refresh output control unit RS100 includes an inverter INV100 and a transistor N103 which is an N-channel TFT.
  • the inverter INV100 includes a transistor P100 that is a P-channel TFT and a transistor N102 that is an N-channel TFT.
  • a data transfer control line DT100 for each row of the pixel matrix, a data transfer control line DT100, a switch control line SC100, a high power supply line PH100, a low power supply line PL100, a refresh output control line RC100, and a capacitor
  • a wiring CL100 is provided, and a data input line IN100 is provided for each column of the pixel matrix.
  • one drain / source terminal of a field effect transistor such as the above TFT is referred to as a first drain / source terminal
  • the other drain / source terminal is referred to as a second drain / source terminal.
  • the gate terminal of the transistor N100 is connected to the switch control line SC100
  • the first source / drain terminal of the transistor N100 is connected to the data input line IN100
  • the second source / drain terminal of the transistor N100 is connected to the node PIX which is one end of the capacitor Ca100. Each is connected.
  • the other end of the capacitor Ca100 is connected to the capacitor wiring CL100.
  • the gate terminal of the transistor N101 is connected to the data transfer control line DT100, the first source / drain terminal of the transistor N101 is connected to the node PIX, and the second source / drain terminal of the transistor N101 is connected to the node MRY which is one end of the capacitor Cb100. It is connected. The other end of the capacitor Cb100 is connected to the capacitor line CL100.
  • the input terminal IP of the inverter INV100 is connected to the node MRY.
  • the gate terminal of the transistor P100 is connected to the input terminal IP of the inverter INV100, the source terminal of the transistor P100 is connected to the high power line PH100, and the drain terminal of the transistor P100 is connected to the output terminal OP of the inverter INV100.
  • the gate terminal of the transistor N102 is connected to the input terminal IP of the inverter INV100, the drain terminal of the transistor N102 is connected to the output terminal OP of the inverter INV100, and the source terminal of the transistor N102 is connected to the Low power supply line PL100.
  • the gate terminal of the transistor N103 is connected to the refresh output control line RC100, the first drain / source terminal of the transistor N103 is connected to the output terminal OP of the inverter INV100, and the second drain / source terminal of the transistor N103 is connected to the node PIX. ing.
  • liquid crystal capacitance Clc when the liquid crystal capacitance Clc is added to the memory circuit MR100 to configure as a pixel, the liquid crystal capacitance Clc is connected between the node PIX and the common electrode COM.
  • the memory circuit MR100 is in a memory operation mode such as when a mobile phone is on standby. Further, a binary level potential consisting of High (active level) and Low (inactive level) is applied to the data transfer control line DT100, the switch control line SC100, and the refresh output control line RC100 from a driving circuit (not shown). Is done.
  • the high and low levels of the binary level voltage may be set individually for each of the above lines.
  • a binary logic level consisting of High and Low is output to the data input line IN100 from a drive circuit (not shown).
  • the potential supplied from the high power line PH100 is equal to the high level of the binary logic level, and the potential supplied from the low power line PL100 is equal to the low level of the binary logic level. Further, the potential supplied by the capacitor wiring CL100 may be constant or may change at a predetermined timing, but here it is assumed to be constant for the sake of simplicity.
  • the writing period T101 is a period during which data to be held in the memory circuit MR100 is written, and is composed of a period t101 and a period t102 that are successively arranged.
  • the writing period T101 writing is performed line-sequentially to the memory circuit MR100. Therefore, the end timing of the period t101 is provided for each row within a period in which corresponding write data is output. Further, the end timing of the period t102, that is, the end timing of the writing period T101 is the same for all the rows.
  • the refresh period T102 is a period in which the data written in the memory circuit MR100 in the write period T101 is held while being refreshed.
  • the refresh period T102 includes periods t103 to t110 that are started all at once and are successively arranged.
  • the potential of the switch control line SC100 becomes High.
  • the potentials of the data transfer control line DT100 and the refresh output control line RC100 are Low. Accordingly, the transistor N100 is turned on, so that the data potential (here, High) supplied to the data input line IN100 is written to the node PIX.
  • the potential of the switch control line SC100 is Low. As a result, the transistor N100 is turned off, so that charge corresponding to the written data potential is held in the capacitor Ca100.
  • the node PIX is in a floating state while the transistor N100 is in the OFF state.
  • the charge of the capacitor Ca100 gradually leaks to the outside of the memory circuit MR100.
  • the potential of the node PIX changes. Therefore, when the charge leaks for a long time, the potential of the node PIX changes to such an extent that the written data potential loses its original meaning.
  • the data transfer unit TS100, the second data holding unit DS102, and the refresh output control unit RS100 are made to function so that the data written by refreshing the potential of the node PIX is not lost.
  • the refresh period T102 follows.
  • the potential of the data transfer control line DT100 becomes High.
  • the transistor N101 is turned on, so that the capacitor Cb100 is connected in parallel to the capacitor Ca100 via the transistor N101.
  • the capacitance Ca100 is set to have a capacitance value larger than that of the capacitance Cb100. Therefore, the potential of the node MRY becomes High as charges move between the capacitor Ca100 and the capacitor Cb100. From the capacitor Ca100, positive charges move to the capacitor Cb100 through the transistor N101 until the potential of the node PIX becomes equal to the potential of the node MRY.
  • the potential of the node PIX is slightly lower than the voltage in the period t102 by a voltage ⁇ V1, but is in the High potential range.
  • the potential of the data transfer control line DT100 becomes Low. Accordingly, the transistor N101 is turned off, so that the charge is held in the capacitor Ca100 so that the potential of the node PIX is maintained high, and the charge is stored in the capacitor Cb100 so that the potential of the node MRY is maintained high. Retained.
  • the potential of the refresh output control line RC100 becomes High.
  • the transistor N103 is turned on, so that the output terminal OP of the inverter INV100 is connected to the node PIX. Since the inverted potential (here, Low) of the potential of the node MRY is output to the output terminal OP, the node PIX is charged to the inverted potential.
  • the potential of the refresh output control line RC100 becomes Low.
  • the transistor N103 is turned off, so that the charge is held in the capacitor Ca100 so that the potential of the node PIX is maintained at the inversion potential.
  • the potential of the data transfer control line DT100 becomes High.
  • the transistor N101 is turned on, so that the capacitor Cb100 is connected in parallel to the capacitor Ca100 via the transistor N101.
  • the potential of the node MRY becomes Low due to the movement of charges between the capacitor Ca100 and the capacitor Cb100.
  • positive charge moves to the capacitor Ca100 through the transistor N101 until the potential of the node MRY becomes equal to the potential of the node PIX.
  • the potential of the node PIX rises by a slight voltage ⁇ V2 from that in the period t106, but is in the Low potential range.
  • the potential of the data transfer control line DT100 becomes Low.
  • the transistor N101 is turned off, so that charge is held in the capacitor Ca100 so that the potential of the node PIX is kept low, and charge is kept in the capacitor Cb100 so that the potential of the node MRY is kept low. Retained.
  • the potential of the refresh output control line RC100 becomes High.
  • the transistor N103 is turned on, so that the output terminal OP of the inverter INV100 is connected to the node PIX. Since the inverted potential (here, High) of the potential of the node MRY is output to the output terminal OP, the node PIX is charged to the inverted potential.
  • the potential of the refresh output control line RC100 becomes Low. As a result, the transistor N103 is turned off, so that the charge is held in the capacitor Ca100 so that the potential of the node PIX is maintained at the inversion potential.
  • the period t103 to the period t110 are repeated until the next writing period T101 is reached.
  • the potential of the node PIX is refreshed to the inverted potential in the period t105, and is refreshed to the potential at the time of writing in the period t109. Note that in the case where the low data potential is written to the node PIX in the period t101 of the writing period T101, the potential waveform of the node PIX is obtained by inverting the potential waveform of FIG.
  • the written data is held while being refreshed by the data inversion method.
  • the liquid crystal capacitance Clc is added to the memory circuit MR100, if the potential of the common electrode COM is inverted between High and Low at the timing when the data is refreshed, black display data or white display The data can be refreshed while inverting the polarity.
  • JP 2002-229532 A (published on August 16, 2002)
  • the binary logic level of data is represented by a high level H1 and a low level L1, the potential of H1 is Vh1, and the potential of L1 is Vl1.
  • the pull-in phenomenon also occurs due to the transition of the transistor N103 to the OFF state in the periods t106 and t110, but this is not considered here because there is no influence on the potential of the node PIX in the periods t105 and t109.
  • the range of the high potential and the low potential of the potential of the node PIX differs between the period t102 in the writing period T101 and the period t105 and the period t109 in the refresh period T102.
  • the effective value of the liquid crystal applied voltage is made positive and negative by shifting the potential of the common electrode COM in the writing period T101, the potential of the common electrode COM varies when switching between the writing period T101 and the refresh period T102. Since screen noise occurs, it is not preferable.
  • the data potential in the pixel immediately after the data signal is written differs from the data potential due to refresh of the memory circuit, so that the display quality is improved. There was a problem of lowering.
  • the present invention has been made in view of the above-described conventional problems, and an object of the present invention is to determine whether a data potential in a pixel immediately after writing a data signal to a pixel having a memory circuit that holds data while refreshing is a memory.
  • the object is to realize a display device that is unlikely to differ from a data potential due to circuit refresh and a driving method of the display device.
  • the display device of the present invention provides An active matrix type display device having pixels in a matrix having a memory circuit that refreshes and holds a data potential corresponding to data written and supplied as a data signal potential.
  • the data signal potential is different from the data potential having the same polarity as that at the time of writing generated by the refresh operation of the memory circuit.
  • the data signal potential has the same polarity as that at the time of writing generated by the refresh operation. Since it is different from the data potential, the data potential immediately after writing can be made very close to the data potential having the same polarity as that at the time of writing generated by the refresh operation.
  • a display device in which the data potential in a pixel immediately after writing a data signal to a pixel including a memory circuit that holds data while refreshing is unlikely to be different from the data potential due to refresh of the memory circuit can be realized. There is an effect.
  • the display device driving method of the present invention provides: A driving method of a display device, which drives an active matrix display device having pixels in a matrix having a memory circuit that refreshes and holds a data potential corresponding to data written and supplied as a data signal potential. And The data signal potential is different from the data potential having the same polarity as that at the time of writing generated by the refresh operation of the memory circuit.
  • the data signal potential has the same polarity as that at the time of writing generated by the refresh operation. Since it is different from the data potential, the data potential immediately after writing can be made very close to the data potential having the same polarity as that at the time of writing generated by the refresh operation.
  • a display device in which the data potential in a pixel immediately after writing a data signal to a pixel including a memory circuit that holds data while refreshing is unlikely to be different from the data potential due to refresh of the memory circuit can be realized. There is an effect.
  • the display device of the present invention is as described above.
  • An active matrix type display device having pixels in a matrix having a memory circuit that refreshes and holds a data potential corresponding to data written and supplied as a data signal potential.
  • the data signal potential is different from the data potential having the same polarity as that at the time of writing generated by the refresh operation of the memory circuit.
  • a display device in which the data potential in a pixel immediately after writing a data signal to a pixel including a memory circuit that holds data while refreshing is unlikely to be different from the data potential due to refresh of the memory circuit can be realized. There is an effect.
  • FIG. 4 is a signal diagram illustrating a first operation of the first pixel circuit according to the embodiment of the present invention.
  • FIG. 4 is a signal diagram illustrating a second operation of the first pixel circuit according to the embodiment of the present invention.
  • FIG. 10 is a signal diagram illustrating a third operation of the first pixel circuit.
  • FIG. 10 is a signal diagram illustrating a fourth operation of the first pixel circuit.
  • FIG. 4 is a signal diagram illustrating a first operation of the second pixel circuit according to the embodiment of the present invention.
  • FIG. 9 is a signal diagram illustrating a second operation of the second pixel circuit according to the embodiment of the present invention. 1, showing an embodiment of the present invention, is a circuit diagram showing a configuration of a first memory circuit.
  • FIG. 8 is a signal diagram illustrating a write operation of the memory circuit of FIG. 7.
  • FIG. 8 is a signal diagram illustrating another write operation of the memory circuit of FIG. 7.
  • FIG. 8 is a signal diagram illustrating a read operation of the memory circuit of FIG. 7.
  • FIG. 3 is a diagram illustrating the polarity of data according to the embodiment of this invention.
  • FIG. 11, showing an embodiment of the present invention is a circuit diagram illustrating a configuration of a second memory circuit.
  • FIG. 13 is a signal diagram illustrating a write operation of the memory circuit of FIG. 12.
  • FIG. 11, showing an embodiment of the present invention is a circuit diagram illustrating a configuration of a third memory circuit.
  • FIG. 15 is a signal diagram illustrating a write operation of the memory circuit of FIG. 14.
  • FIG. 11 showing an embodiment of the present invention, is a circuit diagram illustrating a configuration of a fourth memory circuit.
  • FIG. 17 is a signal diagram illustrating a write operation of the memory circuit of FIG. 16.
  • FIG. 24, which shows the embodiment of the present invention, is a circuit diagram illustrating a configuration of a fifth memory circuit.
  • FIG. 19 is a signal diagram illustrating a write operation of the memory circuit of FIG. 18.
  • FIG. 19 is a signal diagram illustrating another write operation of the memory circuit of FIG. 18.
  • FIG. 24, which shows the embodiment of the present invention is a circuit diagram illustrating a configuration of a sixth memory circuit.
  • FIG. 22 is a signal diagram illustrating a write operation of the memory circuit of FIG. 21.
  • FIG. 27 which shows the embodiment of the present invention, is a circuit diagram illustrating a configuration of a seventh memory circuit.
  • FIG. 24 is a signal diagram illustrating a write operation of the memory circuit of FIG. 23.
  • FIG. 32 which shows the embodiment of the present invention, is a circuit diagram illustrating a configuration of an eighth memory circuit.
  • FIG. 26 is a signal diagram illustrating a write operation of the memory circuit of FIG. 25. 1, showing an embodiment of the present invention, is a block diagram illustrating a configuration of a memory device.
  • FIG. FIG. 28 is a block diagram showing an arrangement configuration of memory cells and wirings included in the memory device of FIG. 27.
  • FIG. 29 is a block diagram showing a configuration of the memory cell of FIG. 28.
  • FIG. 30 is a diagram illustrating operations of the memory cell of FIG. 29, and (a) to (h) are diagrams illustrating operations of the memory cell.
  • FIG. 1 showing an embodiment of the present invention, is a block diagram illustrating a configuration of a display device.
  • FIG. FIG. 32 is a circuit diagram illustrating a configuration of a pixel included in the display device of FIG. 31.
  • FIG. 33 is a signal diagram illustrating an operation of the pixel in FIG. 32. It is a circuit diagram which shows a prior art and shows the structure of a memory circuit.
  • FIG. 35 is a signal diagram showing a write operation of the memory circuit of FIG. 34.
  • FIG. 35 is a diagram showing a problem of a first operation of the memory circuit of FIG. 34.
  • FIG. 35 is a diagram showing a problem of a second operation of the memory circuit of FIG. 34.
  • FIG. 24 is a circuit diagram illustrating a configuration of a ninth memory circuit according to the embodiment of the present invention.
  • FIG. 39 is a signal diagram illustrating a write operation of the memory circuit of FIG. 38.
  • FIG. 32 which shows the embodiment of the present invention, is a circuit diagram illustrating a configuration of a tenth memory circuit.
  • FIG. 41 is a signal diagram illustrating a write operation of the memory circuit of FIG. 40.
  • the display device and the memory circuit of this embodiment are described in detail in the description of FIGS. 7 to 33 and FIGS. 38 to 41 described later. Here, the outline of this embodiment will be described first.
  • the binary logic level of data is represented by a high level H1 and a low level L1, the potential of H1 is Vh1, and the potential of L1 is Vl1.
  • FIG. 3 is a signal diagram in the case where High (H1) of the binary logic level is written in the pixel circuit MR9.
  • Vl2 ⁇ Ca1 ⁇ (Vl1 ⁇ Vtnl) + Cb1 ⁇ Vmry ⁇ / (Ca1 + Cb1) It becomes.
  • the capacitance value of the capacitor Ca1 is Ca1
  • the capacitance value of the capacitor Cb1 is Cb1.
  • the transfer from the data holding unit DS1 to the data holding unit DS2 is performed, and the potential of the node PIX decreases by ⁇ Vy1. As a result, the node PIX becomes H3, which is a high level lower than H2.
  • Vh3 ⁇ Ca1 ⁇ (Vh2 ⁇ Vtnh) + Cb1 ⁇ Vmry ⁇ / (Ca1 + Cb1) It becomes.
  • the capacitance value of the capacitor Ca1 is Ca1
  • the capacitance value of the capacitor Cb1 is Cb1.
  • FIG. 4 is a signal diagram in the case where Low (L1) of the binary logic levels is written in the pixel circuit MR9.
  • the node PIX becomes H2 due to the pulling phenomenon.
  • the range of the high potential and the low potential of the potential of the node PIX differs between the period t2i in the writing period T1i and the period t8 and the period t14 in the refresh period T2.
  • the effective value of the liquid crystal applied voltage is made positive and negative by shifting the potential of the common electrode COM in the writing period T1i, the potential of the common electrode COM varies when switching between the writing period T1i and the refresh period T2. Since screen noise occurs, it is not preferable.
  • the data signal potential supplied from the drive signal generation circuit / video signal generation circuit 34 to the source line SL (j) is set to the high level H0 and the low level. It is expressed as L0.
  • FIG. 1 is a signal diagram when writing a data signal potential of level H0
  • FIG. 2 is a signal diagram when writing a data signal potential of level L0.
  • the data signal potential represented by the level H0 and the level L0 is different from the data potential (binary logic level) having the same polarity as that at the time of writing generated by the refresh operation of the pixel circuit MR9.
  • the pull-in voltage differs between data writing and video writing that occurs along with the refresh operation, and only the voltage that occurs along with capacitive coupling during the refresh operation.
  • the data signal potential has the same polarity as that at the time of writing generated by the refresh operation. Since it is different from the data potential, the data potential immediately after writing can be made very close to the data potential having the same polarity as that at the time of writing generated by the refresh operation.
  • the level H0 is set higher than the level H1 by the pull-in voltage ⁇ Vthh ⁇ Vtkh + ⁇ Vy
  • the level L0 is set higher than the level L1 by the pull-in voltage ⁇ Vthl ⁇ Vtkl + ⁇ Vx2.
  • the high level of the node PIX in the period t2i becomes H0 and the low level becomes L0. Further, the high level of the node PIX in the period t8 and the period t14 is H4, and the Low level is L4.
  • Vh4 Vh0 + ⁇ Vthh ⁇ Vtkh + ⁇ Vy for level H4
  • Vl4 V10 ⁇ Vthl + ⁇ Vtkl ⁇ Vx2 for level L4.
  • the positive and negative polarity liquid crystal applied voltages can be made very close to each other in the period t2i, the period t8, and the period t14.
  • the high level and the low level of the data potential in the period t2i are set to be equal to H4 and L4 in the period t8 and the period t14, respectively, positive and negative polarities are obtained in the period t2i, the period t8, and the period t14. It is possible to equalize the liquid crystal applied voltages.
  • a display device in which the data potential in a pixel immediately after writing a data signal to a pixel including a memory circuit that holds data while refreshing is unlikely to be different from the data potential due to refresh of the memory circuit can be realized. Therefore, flicker can be suppressed.
  • H0 and L0 are lower than H1 and L1, respectively.
  • each of the binary logic levels taken by the data signal potential is changed to each of the binary logic levels taken by the data potential.
  • the data potential in the pixel immediately after writing can be made unlikely to be different from the data potential due to refresh of the memory circuit.
  • the data consists of 1 bit, so that 1-bit data is held in the memory circuit. Therefore, two gradation display such as white display and black display can be performed in the memory operation mode.
  • a writing period is provided in which the pixels 40 are sequentially scanned row by row and the data is written to all the pixels 40. After completion of the data potential, the data potential is refreshed.
  • the data when the refresh operation is performed inside the memory circuit, the data can be written to all the pixels 40 in the writing period, and then the refresh operation can be performed on all the pixels 40 simultaneously.
  • the data signal potential is different from the data potential having the same polarity as that at the time of writing generated by the refresh operation by the amount of the pull-in voltage generated along with the data writing. Can be made substantially equal to the data potential of the same polarity as that at the time of writing generated by the refresh operation.
  • FIG. 27 shows the configuration of the memory device 1 of the present embodiment.
  • the memory device 1 includes a memory array 10, an input / output interface 11, an instruction decoder 12, a timing generation circuit 13, a word line control circuit 14, and a write / read circuit 15.
  • the memory array 10 has a configuration in which memory cells 20 are arranged in a matrix of n rows and m columns. Each memory cell 20 holds data independently. Writing data to the memory cell 20 located at the intersection of the i-th (i is an integer, 1 ⁇ i ⁇ n) row and the j-th (j is an integer, 1 ⁇ j ⁇ m) column (Column) And reading are connected to the first word line Xi (1), the second word line Xi (2), and the third word line Xi (3) connected to the i-th row and the j-th column. Controlled by the bit line Yj.
  • the input / output interface 11 is an interface for controlling input / output of data between the memory device 1 and the outside of the memory device 1. For example, when a 4-wire serial interface is used, as shown in FIG. Controls transmission of the serial chip select signal SCS, serial clock signal SCLK, serial data input signal SDI, and serial data output signal SDO. As a result, a write / read instruction or address / data is fetched from the outside, or data read from the memory array 10 is output to the outside.
  • the input / output interface 11 is not limited to the 4-wire serial method, and may be a parallel method, for example.
  • the instruction decoder 12 is connected to each of the input / output interface 11 and the timing generation circuit 13.
  • the instruction decoder 12 is a circuit that interprets an instruction fetched from the input / output interface 11, selects an operation mode according to the interpretation, and transmits it to the timing generation circuit 13.
  • the timing generation circuit 13 is connected to the input / output interface 11, the instruction decoder 12, the word line control circuit 14, and the write / read circuit 15.
  • the timing generation circuit 13 is a circuit that generates an internal timing signal necessary for each operation in accordance with the mode determined by the instruction decoder 12.
  • the clock signal serving as a timing base may be input from an external system via the input / output interface 11 or may be generated inside the memory device 1 or inside the timing generation circuit 13 by an oscillator or the like.
  • the word line control circuit (row driver) 14 is connected to each of the memory array 10, the input / output interface 11, and the timing generation circuit 13.
  • the word line control circuit 14 includes a first word line Xi (1), a second word line Xi (2) connected to each row of the memory array 10 in accordance with a write / read address input from the input / output interface 11.
  • a write / read circuit (column driver) 15 is connected to each of the memory array 10, the input / output interface 11, and the timing generation circuit 13.
  • the write / read circuit 15 is a circuit that controls the bit line Yj (j is a column number) connected to each column of the memory array 10 in accordance with the internal timing signal generated by the timing generation circuit 13.
  • the write / read circuit 15 applies a binary logic level to the bit line according to the write data input from the input / output interface 11 when writing data, and senses the potential of each bit line when reading data.
  • the data according to the above is output to the input / output interface 11.
  • the binary logic level is represented by a first potential level and a second potential level. For example, one of the first potential level and the second potential level is represented by a high potential, and the other is represented by a low potential. Since the first potential level and the second potential level are logic levels, there may be a range of potentials that can be taken by each.
  • FIG. 29 shows the concept of the configuration of each memory cell 20.
  • the memory cell 20 includes a switch circuit SW1, a first data holding unit DS1, a data transfer unit TS1, a second data holding unit DS2, a refresh output control unit RS1, and a supply source VS1.
  • the memory array 10 is provided with a data input line IN1, a switch control line SC1, a data transfer control line DT1, and a refresh output control line RC1.
  • the bit line Yj is connected to the data input line IN1.
  • the first word line Xi (1) corresponds to the switch control line SC1
  • the second word line Xi (2) corresponds to the data transfer control line DT1
  • the third word line Xi (3) corresponds to the refresh output control line RC1. is doing.
  • the switch circuit SW1 is driven by the word line control circuit 14 via the switch control line SC1 (first wiring), whereby the data input line IN1 (fourth wiring) and the first data holding unit (first holding). Part) Selectively conducting and shutting off with DS1.
  • the first data holding unit DS1 holds the binary logic level input to the first data holding unit DS1.
  • the data transfer unit (transfer unit) TS1 is driven by the word line control circuit 14 via the data transfer control line DT1 (second wiring), whereby the binary logic held in the first data holding unit DS1.
  • a transfer operation for transferring the level to the second data holding unit DS2 while holding the level in the first data holding unit DS1 and a non-transfer operation in which the transfer operation is not performed are selectively performed. Since the signal supplied to the data transfer control line DT1 is common to all the memory cells 20, the data transfer control line DT1 does not necessarily need to be provided for each row and driven by the word line control circuit 14. / It may be driven by the readout circuit 15 or others.
  • the second data holding unit (second holding unit) DS2 holds the binary logic level input to the second data holding unit DS2.
  • the refresh output control unit (first control unit) RS1 performs a first operation or a second operation by being driven by the word line control circuit 14 via the refresh output control line RC1 (third wiring). Is selectively controlled in a state where Since the signal supplied to the refresh output control line RC1 is common to all the memory cells 20, the refresh output control line RC1 does not necessarily need to be provided for each row and driven by the word line control circuit 14. / It may be driven by the readout circuit 15 or others.
  • the first operation is performed to the refresh output control unit according to control information indicating whether the binary logic level held in the second data holding unit DS2 is the first potential level or the second potential level. This is an operation for selecting whether to enter an active state in which the first data holding unit DS1 is supplied as an output of the refresh output control unit RS1 or to enter an inactive state in which the output of the refresh output control unit RS1 is stopped .
  • the second operation is an operation of stopping the output of the refresh output control unit RS1 regardless of the control information.
  • the supply source VS1 supplies a set potential to the input of the refresh output control unit RS1.
  • a data writing period T1 is provided.
  • the switch circuit SW1 is turned on by the switch control line SC1, and the data input line IN1 is switched to the first data holding unit DS1 via the switch circuit SW1.
  • a binary logic level to be held which is represented by either the first potential level or the second potential level corresponding to the data, is input.
  • the switch circuit SW1 When the binary logic level is input to the first data holding unit DS1, the switch circuit SW1 is turned off by the switch control line SC1. Further, at this time, the data transfer control line DT1 turns the data transfer unit TS1 into an ON state, that is, a transfer operation state, and the binary data level input to the first data holding unit DS1 is held and the first data holding unit The binary logic level is transferred from DS1 to the second data holding unit DS2 via the data transfer unit TS1. When the binary logic level is transferred to the second data holding unit DS2, the data transfer unit TS1 is in an OFF state, that is, a state in which a non-transfer operation is performed.
  • a refresh period T2 is provided following the writing period T1.
  • the first potential level is output from the write / read circuit 15 to the data input line IN1.
  • the switch circuit SW1 is turned on by the switch control line SC1, and the first potential is supplied from the data input line IN1 to the first data holding unit DS1 through the switch circuit SW1.
  • a level is entered.
  • the switch circuit SW1 is turned off by the switch control line SC1.
  • the refresh output control unit RS1 is controlled to perform the first operation by the refresh output control line RC1.
  • the first operation of the refresh output control unit RS1 indicates which of the first potential level and the second potential level is held as a binary logic level in the second data holding unit DS2 at this time. It depends on the control information.
  • the refresh output control unit RS1 indicates that the first potential level is held in the second data holding unit DS2.
  • the active state is obtained, the input to the refresh output control unit RS1 is taken in, and the first data is output as the output of the refresh output control unit RS1.
  • the operation of supplying to the holding unit DS1 is performed.
  • the refresh output control unit RS1 performs this first operation, the potential of the supply source VS1 is at least finally in the period during which the first control information is transmitted to the refresh output control unit RS1. Is set so that the second potential level can be supplied to the input.
  • the first data holding unit DS1 holds the second potential level supplied from the refresh output control unit RS1 in a state where the binary logic level held so far is overwritten.
  • the refresh output control unit RS1 is in an inactive state, and the second potential level is held in the second data holding unit DS2.
  • the first data holding unit DS1 continues to hold the first potential level held so far.
  • the refresh output control unit RS1 is controlled to perform the second operation by the refresh output control line RC1.
  • the data transfer unit TS1 is set in a transfer operation state by the data transfer control line DT1, and has been held in the first data holding unit DS1 until then.
  • the value logic data is transferred from the first data holding unit DS1 to the second data holding unit DS2 via the data transfer unit TS1 while being held in the first data holding unit DS1.
  • the data transfer unit TS1 is in an OFF state, that is, a state in which a non-transfer operation is performed.
  • the switch circuit SW1 is turned on by the switch control line SC1, and the first potential is supplied from the data input line IN1 to the first data holding unit DS1 through the switch circuit SW1.
  • a level is entered.
  • the switch circuit SW1 is turned off by the switch control line SC1.
  • the refresh output control unit RS1 is controlled to perform the first operation by the refresh output control line RC1.
  • the refresh output control unit RS1 is in the active state, and the second potential level supplied from the supply source VS1 is set to the first data holding unit DS1.
  • the operation to supply to is performed.
  • the first data holding unit DS1 holds the second potential level supplied from the refresh output control unit RS1 in a state where the binary logic level held so far is overwritten.
  • the refresh output control unit RS1 is in an inactive state and the output is stopped. In this case, the first data holding unit DS1 continues to hold the first potential level held so far. Thereafter, the refresh output control line RS1 controls the refresh output control unit RS1 to perform the second operation, and the output is stopped.
  • the data transfer unit TS1 is set in a transfer operation state by the data transfer control line DT1, and the binary logic level held in the first data holding unit DS1 until then is While being held in the first data holding unit DS1, it is transferred from the first data holding unit DS1 to the second data holding unit DS2 via the data transfer unit TS1.
  • the data transfer unit TS1 is in an OFF state, that is, a state in which a non-transfer operation is performed.
  • FIG. 30H the binary data level written in the writing period T1 in FIG. 30A is restored in the first data holding unit DS1 and the second data holding unit DS2. The Therefore, the data written in the writing period T1 is similarly restored even if the operations from (b) to (h) in FIG. 30 are repeated an arbitrary number of times after (h) in FIG.
  • the first potential level (High in this case) is written in the writing period T1
  • the level is inverted once and refreshed at (d) in FIG. 30 and (f) in FIG.
  • the second potential level (here, Low) is written in the writing period T1
  • 1 in FIGS. 30 (c) and 30 (g) By being inverted and refreshed every time, the second potential level is restored.
  • the first potential level is supplied from the data input line IN1 to the first data holding unit DS1, and (d) and (g) of FIG.
  • the refresh output control unit RS1 supplies the second potential level from the supply source VS1 to the first data holding unit DS1, it is not necessary to provide a conventional inverter for performing the refresh operation.
  • the first potential level and the second potential can be obtained without using an inverter.
  • One of the potential levels is supplied from the data input line IN1, and the other is supplied from the supply source VS1, so that the binary logic level corresponding to the binary logic data written in the memory cell 20 is inverted. Can be refreshed. Since the binary logic levels of the first data holding unit DS1 and the second data holding unit DS2 are equal to each other in the refreshed state, the first data holding unit DS1 and the data transfer unit TS1 can perform the transfer operation. There is no change in the potential level of the second data holding unit DS2.
  • the refreshed binary logic level can be held for a long time by both the first data holding unit DS1 and the second data holding unit DS2 while the data transfer unit TS1 is in a transfer operation state.
  • the first data holding unit DS1 and the second data holding unit DS2 are connected via the data transfer unit TS1
  • the presence of an off-leak current in the transfer element of the data transfer unit TS1 is a binary logic level. It becomes irrelevant to holding.
  • the binary logic level is held in a large electric capacity represented by the sum of the first data holding unit DS1 and the second data holding unit DS2 as a whole, and is also 2 due to the influence of external noise.
  • the value logic level potential is unlikely to fluctuate.
  • the potential of the holding node that holds the binary logic level of the second data holding unit DS2 is the same as that of the holding node of the first data holding unit DS1. It is difficult to fluctuate because it is held for a long time together with the potential.
  • the first data holding unit DS101 and the second data holding unit DS102 are connected to the transfer elements (transistors N101) of the data transfer unit TS100. ), It takes a long time to hold different binary logic levels in an electrically separated state, so that the off-leak current of the transfer element has a great influence on the potential of the second data holding unit DS102.
  • the potential of the holding node of the second data holding unit DS2 fluctuates, it fluctuates so that the control information for the refresh control unit RS1 performing the first operation is switched between the active level and the inactive level. The time is not long.
  • an inverter is present in the refresh control unit RS1
  • the range in which the potential of DS2 can exist as a level that causes the inverter to stably maintain the same operation is narrow. For example, when the inverter is operated so that the potential of the second data holding unit DS2 is set to the low level and the P-channel transistor is turned on and the N-channel transistor is turned off, the gate potential of the P-channel transistor When the voltage rises a little, there is a risk that the N-channel transistor becomes conductive.
  • the High level is set to the active level when it is desired to operate the P-channel transistor in the OFF state and the N-channel transistor in the ON state.
  • the active level of the refresh control unit RS1 is one of the first potential level and the second potential level, so the control information for the refresh control unit RS1 exists as an inactive level. By taking a wide range, the risk of the inactive level changing to the active level is reduced.
  • the active level functions at the initial stage of the active state in the first operation of the refresh control unit RS1
  • the purpose of output from the supply unit VS1 to the first data holding unit DS1 can be easily achieved. Even if the level changes to the inactive level, it is difficult for the refresh control unit RS1 to malfunction. Therefore, even if the potential of the holding node of the second data holding unit DS2 fluctuates, it is possible to easily design a large margin so that the refresh control unit RS1 does not malfunction.
  • the threshold voltage of the transistor is increased, and the potential of the second data holding unit DS2 to be at the inactive level is increased. This corresponds to a design in which the gate-source voltage does not easily exceed the threshold voltage of the transistor even if it fluctuates.
  • a memory device can be realized in which a circuit to be performed can appropriately perform an original operation without increasing current consumption or malfunction.
  • FIG. 7 shows the configuration of the memory cell 20 of this embodiment as a memory circuit MR1 as an equivalent circuit.
  • the memory circuit MR1 includes the switch circuit SW1, the first data holding unit DS1, the data transfer unit TS1, the second data holding unit DS2, and the refresh output control unit RS1.
  • the switch circuit SW1 includes a transistor N1 that is an N-channel TFT.
  • the first data holding unit DS1 includes a capacitor (first capacitor) Ca1.
  • the data transfer unit TS1 includes a transistor (third switch) N2 that is an N-channel TFT as a transfer element.
  • the second data holding unit DS2 includes a capacitor (second capacitor) Cb1.
  • the refresh output control unit RS1 includes a transistor (first switch) N3 that is an N-channel TFT and a transistor (second switch) N4 that is an N-channel TFT.
  • the capacity Ca1 has a larger capacity value than the capacity Cb1.
  • all the transistors constituting the memory circuit are N-channel TFTs (field effect transistors). Therefore, the memory circuit MR1 can be easily formed in amorphous silicon.
  • a reference potential wiring RL1 is provided in the memory device 1.
  • one drain / source terminal of a field effect transistor such as the above TFT is referred to as a first drain / source terminal, and the other drain / source terminal is referred to as a second drain / source terminal.
  • first drain / source terminal one drain / source terminal of a field effect transistor such as the above TFT
  • second drain / source terminal one drain / source terminal of a field effect transistor such as the above TFT
  • the gate terminal of the transistor N1 is the first word line Xi (1), the first source / drain terminal of the transistor N1 is the bit line Yj, and the second source / drain terminal of the transistor N1 is a node that is one end of the capacitor Ca1 ( Holding node) PIX, respectively.
  • the other end of the capacitor Ca1 is connected to the reference potential wiring RL1.
  • the gate terminal of the transistor N2 is connected to the second word line Xi (2), the first source / drain terminal of the transistor N2 is connected to the node PIX, and the second source / drain terminal of the transistor N2 is a node (one end of the capacitor Cb1). Holding node) MRY is connected to each. The other end of the capacitor Cb1 is connected to the reference potential line RL1.
  • the gate terminal of the transistor N3 is connected to the node MRY as the control terminal CNT1 of the refresh output controller RS1, and the first drain / source terminal of the transistor N3 is connected to the second word line Xi (2) as the input terminal IN1 of the refresh output controller RS1.
  • the second drain / source terminal of the transistor N3 is connected to the first drain / source terminal of the transistor N4.
  • the gate terminal of the transistor N4 is connected to the third word line Xi (3), and the second drain / source terminal of the transistor N4 is connected to the node PIX as the output terminal OUT1 of the refresh output control unit RS1.
  • the transistor N3 and the transistor N4 are serially connected to each other such that the transistor N3 is disposed on the input side of the refresh output control unit RS1 between the input of the refresh output control unit RS1 and the output of the refresh output control unit RS1. It is connected to the.
  • the connection positions of the transistor N3 and the transistor N4 may be interchanged with those in the above example, and the transistor N3 and the transistor N4 are connected between the input of the refresh output control unit RS1 and the output of the refresh output control unit RS1. It is only necessary that they are connected in series with each other.
  • the refresh output control unit RS1 When the transistor N4 is in the ON state, the refresh output control unit RS1 is controlled to perform the first operation. When the transistor N4 is in the OFF state, the refresh output control unit RS1 performs the second operation. Controlled. Since the transistor N3 is an N-channel type, when the refresh output control unit RS1 performs the first operation, the control information that becomes active, that is, the active level is High, and the control information that becomes inactive, that is, the inactive level is Low. It is.
  • the write operation is performed when a write command and a write address are input from the outside of the memory device 1 to the input / output interface 11 via the transmission line, and the command decoder 12 interprets the command and enters a write mode.
  • the timing generation circuit 13 In accordance with the signal indicating the write mode of the instruction decoder 12, the timing generation circuit 13 generates an internal timing signal for the write operation.
  • the word line control circuit 14 controls the first word line Xi (1), the second word line Xi (2), and the third word line Xi (3) selected by the write address input from the input / output interface 11. To do.
  • the write / read circuit 15 controls all the bit lines Yj.
  • the first word line Xi (1), the second word line Xi (2), and the third word line Xi (3) selected by the write address are respectively referred to as the first word line Xiw (1),
  • the second word line Xiw (2) and the third word line Xiw (3) are represented.
  • FIG. 8 and 9 show the data write operation of the memory circuit MR1.
  • the writing period T1 is determined for each row, and the writing period T1 of the i-th row is denoted as T1i.
  • FIG. 8 shows a case where High as the first potential level is written in the writing period T1i
  • FIG. 9 shows a case where Low as the second potential level is written in the writing period T1i. 8 and 9, the potential of the node PIX (left side) and the potential of the node MRY (right side) in each period corresponding to (a) to (h) of FIG. 30 are shown together.
  • the first word line Xiw (1), the second word line Xiw (2), and the third word line Xiw (3) are supplied from the word line control circuit 14 to High (active level) and Low ( A binary level potential consisting of (inactive level) is applied.
  • the binary level High potential and Low potential may be set individually for each of the above lines.
  • a binary logic level consisting of High and Low lower than the High potential of the first word line Xiw (1) is output from the write / read circuit 15 to the bit line Yj.
  • the high potential of the second word line Xiw (2) is equal to either the high potential of the bit line Yj or the high potential of the first word line Xi (1), and the low potential of the second word line Xiw (2) is It is equal to the low potential of the binary logic level. Further, the potential supplied by the reference potential wiring RL1 is constant.
  • a write period T1i and a refresh period T2 are provided.
  • the writing period T1i starts from a time twi determined for each row.
  • the refresh period T2 is started simultaneously from the time tr for all the rows including the row not corresponding to the write address after the data writing to the memory circuit MR1 of the row corresponding to the write address is completed.
  • the writing period T1i is a period during which a binary logic level corresponding to data to be held in the memory circuit MR1 is written.
  • the refresh period T2 is a period in which the binary logic level written in the memory circuit MR1 is held while being refreshed, and has a period t3 to a period t14 that are successively arranged.
  • the potentials of the first word line Xiw (1) and the second word line Xiw (2) are both high in the period t1i.
  • the potential of the third word line Xiw (3) is Low.
  • the transistors N1 and N2 are turned on, so that the switch circuit SW1 is in a conducting state and the data transfer unit TS1 is in a transfer operation state.
  • the potential of the first word line Xiw (1) becomes Low, while the potential of the second word line Xiw (2) remains High.
  • the potential of the third word line Xiw (3) is Low.
  • the transistor N1 is turned off, so that the switch circuit SW1 is turned off. Further, since the transistor N2 is kept in the ON state, the data transfer unit TS1 maintains the state in which the transfer operation is performed. Accordingly, the first potential level is transferred from the node PIX to the node MRY, and the nodes PIX and MRY are disconnected from the bit line Yj.
  • the above process corresponds to the state shown in FIG.
  • the refresh period T2 starts.
  • the potential of the bit line Yj is set to High, which is the first potential level.
  • the first word line Xi (1), the second word line Xi (2), and the third word line Xi (3) are driven as described below for all i of 1 ⁇ i ⁇ n. In other words, all the memory cells 20 are refreshed all at once (hereinafter, this may be referred to as “all refresh operation”).
  • the transistor N2 is turned off, so that the data transfer unit TS1 performs a non-transfer operation, and the node PIX and the node MRY are separated from each other. Both the node PIX and the node MRY hold High. The above process corresponds to the state shown in FIG.
  • the potential of the first word line Xi (1) becomes High
  • the potential of the second word line Xi (2) continues to be Low
  • the potential of the third word line Xi (3) continues to be Low. Accordingly, since the transistor N1 is turned on, the switch circuit SW1 is turned on, and the High potential is written again from the bit line Yj to the node PIX.
  • the potential of the first word line Xi (1) becomes Low
  • the potential of the second word line Xi (2) continues Low
  • the potential of the third word line Xi (3) continues Low.
  • the transistor N1 is turned off, so that the switch circuit SW1 is cut off, and the node PIX is disconnected from the bit line Yj and holds High.
  • period t4 to period t5 corresponds to the state shown in FIG.
  • the potential of the first word line Xi (1) continues to be Low
  • the potential of the second word line Xi (2) continues to be Low
  • the potential of the third word line Xi (3) becomes High.
  • the transistor N4 is turned on, and the refresh output control unit RS1 performs the first operation.
  • the transistor N3 is in the ON state, so that the refresh output control unit RS1 is in the active state, and the second word line Xi (2) is connected to the node PIX via the transistors N3 and N4.
  • a low potential is supplied.
  • the second word line Xi (2) also serves as the supply source VS1 in FIG.
  • the transistor N4 is turned off, so that the refresh output control unit RS1 performs a second operation, and the node PIX is disconnected from the second word line Xi (2) and holds Low.
  • period t6 corresponds to the state shown in FIG.
  • the potential of the first word line Xi (1) is kept low, the potential of the second word line Xi (2) is high, and the potential of the third word line Xi (3) is kept low. .
  • the transistor N2 is turned on, so that the data transfer unit TS1 is in a transfer operation state.
  • charge movement occurs between the capacitor Ca1 and the capacitor Cb1, and the potentials of both the node PIX and the node MRY become Low.
  • the potential of the node PIX rises by a slight voltage ⁇ Vx due to the transfer of positive charge from the capacitor Cb1 to the capacitor Ca1 through the transistor N2, but is within the low potential range.
  • This period t8 is a period for holding the refreshed binary logical data by both the first data holding unit DS1 and the second data holding unit DS2 connected to each other via the data transfer unit TS1, and is set to be long. It is possible. The same applies to the following examples and embodiments.
  • the potential of the first word line Xi (1) is kept low
  • the potential of the second word line Xi (2) is low
  • the potential of the third word line Xi (3) is kept low.
  • the transistor N2 is turned off, so that the data transfer unit TS1 performs a non-transfer operation, and the node PIX and the node MRY are separated from each other. Both the node PIX and the node MRY hold Low.
  • the potential of the first word line Xi (1) becomes High
  • the potential of the second word line Xi (2) continues to be Low
  • the potential of the third word line Xi (3) continues to be Low. Accordingly, since the transistor N1 is turned on, the switch circuit SW1 is turned on, and the high potential is again written from the bit line Yj to the node PIX.
  • the potential of the first word line Xi (1) becomes Low
  • the potential of the second word line Xi (2) continues Low
  • the potential of the third word line Xi (3) continues Low.
  • the transistor N1 is turned off, so that the switch circuit SW1 is cut off, and the node PIX is disconnected from the bit line Yj and holds High.
  • the potential of the first word line Xi (1) continues to be Low
  • the potential of the second word line Xi (2) continues to be Low
  • the potential of the third word line Xi (3) becomes High.
  • the transistor N4 is turned on, so that the refresh output controller RS1 is in a state of performing the first operation.
  • the transistor N3 is in the OFF state, so that the refresh output control unit RS1 is inactive and the output is stopped. Therefore, the node PIX remains holding High.
  • the transistor N4 is turned off, so that the refresh output control unit RS1 performs the second operation, and the node PIX holds High.
  • the potential of the first word line Xi (1) continues to be low
  • the potential of the second word line Xi (2) becomes high
  • the potential of the third word line Xi (3) continues to be low.
  • the transistor N2 is turned on, so that the data transfer unit TS1 is in a transfer operation state.
  • charge movement occurs between the capacitor Ca1 and the capacitor Cb1, and the potentials of both the node PIX and the node MRY become High.
  • the potential of the node PIX decreases by a slight voltage ⁇ Vy due to the transfer of positive charge from the capacitor Ca1 to the capacitor Cb1 via the transistor N2, but is within the High potential range.
  • the above process corresponds to the state shown in FIG.
  • This period t14 is a period in which the refreshed binary logical data is held by both the first data holding unit DS1 and the second data holding unit DS2 connected to each other via the data transfer unit TS1, and is set to be long. It is possible. The same applies to the following examples and embodiments.
  • the potential of the node PIX is High in the periods t1i to t5 and the periods t10 to t14, and is Low in the periods t6 to t9.
  • the potential of the node MRY is High in the periods t1i to t7 and t14. , And becomes Low during the period t8 to the period t13.
  • the instruction decoder 12 repeats the operations from the period t3 to the period t14.
  • the instruction decoder 12 ends the refresh period T2 and cancels all refresh operation modes.
  • a command for all refresh operations may be generated not by an external signal but by a clock generated internally by an oscillator or the like. By doing so, there is an advantage that it is not necessary for the external system to input a refresh command at regular intervals, and a flexible system can be constructed.
  • the dynamic memory circuit using the memory cell 20 according to the present embodiment it is not necessary to perform all refresh operations by scanning each word line, and can be performed collectively on the entire array. In the memory circuit, it is possible to reduce peripheral circuits necessary for refreshing while destructively reading the potential of the bit line Yj.
  • the potential of the node PIX is Low in the periods t1i to t3 and the periods t12 to t14, and is High in the periods t4 to t11, and the potential of the node MRY is Low in the periods t1i to t7 and the period t14. It becomes High from t8 to period t13.
  • 30A to 30H show the state transition of the memory cell 20, but the operation steps of the memory circuit MR1 in FIGS. 8 and 9 can be classified as follows. it can.
  • (1) First step (period t1i to period t2i (writing period T1i))
  • the switch circuit SW1 is in a state in which the binary logic level corresponding to the data is supplied from the write / read circuit 15 to the bit line Yj and the refresh operation control unit RS1 performs the second operation. Is set to the state in which the binary logic level is written in the memory cell 20, the binary logic level is written in the memory cell 20, and the second operation is performed by the refresh output control unit RS1.
  • the data transfer unit TS1 performs a transfer operation.
  • Second step (each of period t3 to period t4 and period t9 to period t10)
  • the switch circuit SW1 is turned on with the refresh output control unit RS1 performing the second operation and the data transfer unit TS1 performing the non-transfer operation.
  • the same binary logic level as the level corresponding to the control information for setting the refresh output control unit RS1 in the active state is input to the first data holding unit DS1 via the bit line Yj.
  • the third step (each of period t5 to period t6 and period t11 to period t12)
  • the first operation is performed by the refresh output control unit RS1 in a state in which the switch circuit SW1 is shut off and the data transfer unit TS1 is in a non-transfer operation.
  • the supply source VS1 supplies the input of the refresh output control unit RS1 with the binary logic level of the inverted level corresponding to the control information for making the refresh output control unit RS1 active.
  • the first step is executed, and following the first step, a series of operations (period t3 to period t8) from the start of the second step to the end of the fourth step are performed.
  • the operation is executed once or more.
  • the read operation is performed when a read command and a read address are input from the outside of the memory device 1 to the input / output interface 11 via the transmission line, and the command decoder 12 interprets the command and enters the read mode.
  • the timing generation circuit 13 According to the signal indicating the read mode of the instruction decoder 12, the timing generation circuit 13 generates an internal timing signal for the read operation.
  • the word line control circuit 14 controls the first word line Xi (1), the second word line Xi (2), and the third word line Xi (3) selected by the read address input from the input / output interface 11. To do.
  • the write / read circuit 15 controls all the bit lines Yj.
  • the first word line Xi (1), the second word line Xi (2), and the third word line Xi (3) selected by the read address are respectively referred to as the first word line Xir (1),
  • the second word line Xir (2) and the third word line Xir (3) are represented.
  • FIG. 10 shows potential waveforms of the first word line Xir (1), the second word line Xir (2), the third word line Xir (3), each bit line Yj, the node PIX, and the node MRY, The waveform of the polarity signal POL is shown.
  • the polarity signal POL is an internal signal indicating the polarity of data held in the node PIX.
  • the level of the potential of the node PIX is inverted from High to Low or Low to High every time a refresh operation is performed, so the current data of the memory cell 20 has any polarity. Whether or not there is is held using the polarity signal POL. That is, the polarity of the polarity signal POL is inverted every refresh operation. In this way, even if the data polarity is inverted every refresh, it is possible to correctly read out whether the data written at an arbitrary timing is “0” or “1”.
  • the polarity signal POL may be controlled by the write / read circuit 15 or the timing generation circuit 13.
  • FIG. 11 shows an example of the correspondence relationship between the polarity signal POL, data, and the potential of the bit line Yj.
  • the polarity signal POL switches between “0” and “1” every time it is held in the memory cell 20 and refreshed. For example, when the data written to the memory cell 20 when the polarity signal POL is 0 is “0” and the binary logic level supplied correspondingly is “L”, the polarity in the memory cell 20 When the signal POL is “0”, the binary logic level is held at “L”, and when the polarity signal POL is “1”, the binary logic level is held at “H”. .
  • a first set period t21, a precharge period t22, a sense period t23, a second set period t24, and a refresh period T20 are sequentially provided.
  • a precharge period t22 ⁇ sense period t23 ⁇ second set period t24 is sequentially performed.
  • all the rows corresponding to the read address are simultaneously processed.
  • the refresh period T20 may be executed at the same time.
  • an operation that is continuous with the first set period t21 ⁇ the precharge period t22 ⁇ the sense period t23 ⁇ the second set period t24 ⁇ the refresh period T20 is performed. It may be performed sequentially.
  • the potential of the first word line Xir (1) is set to High and the potentials of all the bit lines Yj are set to High (control information for setting the refresh control unit RS1 in an active state during the first operation). (The same binary logic level as the corresponding level). Further, the write / read circuit 15 sets all the bit lines Yj to a high impedance state.
  • the data of the selected address can be read by sensing the potential of each bit line Yj at this time by the write / read circuit 15 and determining the output data according to the polarity signal POL as shown in FIG.
  • the read data is output to the outside by the input / output interface 11.
  • the potential of the third word line Xir (3) is set to Low, the transistor N4 is turned off, and the refresh output control unit RS1 is set to perform the second operation.
  • the potential of the first word line Xir (1) is set to Low to turn off the transistor N1, that is, the switch circuit SW1 is turned off.
  • the potential of the second word line Xir (2) is set to High to turn on the transistor N2.
  • the data transfer unit TS1 enters a transfer operation state, and the node PIX and the node MRY are connected to each other, so that a binary logic level is transferred from the node PIX to the node MRY, and the data polarity of the node MRY is the node PIX. Same as data polarity.
  • the refresh period T20 in order to restore the polarity of the inverted polarity of the nodes PIX and MRY by the read operation, only the word line of the selected address is controlled to perform the refresh operation of only one address.
  • the refresh period T20 an operation similar to the refresh operation in the write mode described with reference to FIGS. 8 and 9 is performed.
  • the potential of the second word line Xir (2) becomes Low.
  • the transistor N2 is turned off, so that the data transfer unit TS1 is in a state of performing non-transfer operation.
  • the potential of the first word line Xir (1) becomes High, and the potential of each bit line Yj is made High by the write / read circuit 15.
  • the potential change of the bit line Yj may be performed from the beginning of the refresh period t25 as in FIGS.
  • the transistor N1 is turned on, that is, the switch circuit SW1 is turned on, and the potential of the node PIX becomes High.
  • the potential of the third word line Xir (3) becomes High, and the transistor N4 is turned on, that is, the refresh output control unit RS1 performs the first operation.
  • the transistor N3 is in the ON state, so the refresh output control unit RS1 is in the active state, and the node PIX is charged to Low which is the potential of the second word line Xir (2).
  • the transistor N3 is in the OFF state, so that the refresh output control unit RS1 is inactive, and the node PIX holds the High potential.
  • the potential of the third word line Xir (3) becomes Low, and the transistor N4 is turned off, that is, the refresh output control unit RS1 performs the second operation.
  • the potential of the second word line Xir (2) becomes High, and the transistor N2 is turned on, that is, the data transfer unit TS1 is in a transfer operation state.
  • the data of the node PIX is transferred to the node MRY, and the nodes PIX and MRY are refreshed to the same polarity as the potential immediately before reading.
  • the potential of each bit line Yj is returned to Low.
  • the polarity signal POL is inverted before the end of the period t27.
  • the refreshed binary logic data is transmitted to the first data holding unit DS1 connected to each other via the data transfer unit TS1.
  • This period is held by both the second data holding unit DS2 and can be set long as in the case of the write operation. As a result, the potentials of the nodes PIX and MRY are stabilized, and the memory cell 20 is less likely to malfunction.
  • the refresh operation of the memory cell 20 corresponding to the read address may be completed by one operation executed in the period T20, and thereafter, the same refresh operation as the operation executed in the period T20 may be repeated.
  • the same refresh operation is repeated, the potential polarity of the nodes PIX and MRY is inverted once every time the refresh operation is performed once.
  • the operation steps of the memory circuit MR1 in FIG. 10 can be classified as follows.
  • the write / read circuit 15 supplies the bit line Yj with the same binary logic level as the level corresponding to the control information that activates the refresh output control unit RS1, and the data transfer unit TS1.
  • the binary logic level is written in the memory cell 20 by turning on the switch circuit SW1.
  • the fifth step to the eighth step are executed.
  • a series of operations from the start of the ninth step to the end of the eleventh step are performed once or more.
  • FIG. 12 shows the configuration of the memory cell 20 of the modification as a memory circuit MR2 as an equivalent circuit.
  • the memory circuit MR2 includes the switch circuit SW1, the first data holding unit DS1, the data transfer unit TS1, the second data holding unit DS2, and the refresh output control unit RS1.
  • the switch circuit SW1 includes a transistor P1 which is a P-channel TFT instead of the transistor N1 in FIG.
  • the data transfer unit TS1 includes a transistor (third switch) P2 which is a P-channel TFT instead of the transistor N2 in FIG.
  • the refresh output control unit RS1 includes a transistor (first switch) P3 that is a P-channel TFT instead of the transistor N3 in FIG. 7, and a transistor (first switch) that is a P-channel TFT instead of the transistor N4 in FIG. 2 switch) P4.
  • the first data holding unit DS1 and the second data holding unit DS2 have the same configuration as that of FIG.
  • all the transistors constituting the memory circuit are P-channel TFTs (field effect transistors).
  • the switch circuit SW1 When the transistor P1 is in the ON state, the switch circuit SW1 is in the conductive state, and when the transistor P1 is in the OFF state, the switch circuit SW1 is in the cutoff state.
  • the transistor P2 When the transistor P2 is in the ON state, the data transfer unit TS1 is in a transfer operation state, and when the transistor P2 is in the OFF state, the data transfer unit TS1 is in a non-transfer operation state.
  • the refresh output control unit RS1 When the transistor P4 is in the ON state, the refresh output control unit RS1 is controlled to perform the first operation. When the transistor P4 is in the OFF state, the refresh output control unit RS1 performs the second operation. Controlled. Since the transistor P3 is a P-channel type, when the refresh output control unit RS1 performs the first operation, the control information that becomes active, that is, the active level is Low, and the control information that becomes inactive, that is, the inactive level is High. It is.
  • the reference potential line RL1 is provided in the memory device 1 as in FIG. 7, these drive waveforms are different from those in FIGS. 8 and 9, and will be described next.
  • FIG. 13 illustrates a write operation of the memory circuit MR2.
  • the potential waveforms of the first word line Xi (1), the second word line Xi (2), and the third word line Xi (3) are changed between High and Low from the potential waveform of FIG. Inverted. Further, as an example, the potential written into the memory circuit MR2 through the bit line Yj in the period t1i is set to Low. The potential of the bit line Yj in the period T2 is Low.
  • the potential waveforms of the node PIX and the node MRY are obtained by inverting the potential waveform of FIG. 8 up and down around the center level between High and Low.
  • the potential of the node PIX is Low in the periods t1i to t5 and the periods t10 to t14, and is High in the periods t6 to t9.
  • the potential of the node MRY is Low in the periods t1i to t7 and the period t14, and the period t8. ⁇ High during period t13.
  • the potential waveforms of the node PIX and the node MRY are the same as those of FIG. The center level between and is inverted up and down.
  • the potential of the node PIX is High in the periods t1i to t3 and the periods t12 to t14, and is Low in the periods t4 to t11.
  • the potential of the node MRY is High in the periods t1i to t7 and the period t14, and the period t8. ⁇ Low at period t13.
  • the read operation of the memory circuit MR2 is not particularly shown, but in FIG. 10, the respective potentials of the first word line Xi (1), the second word line Xi (2), and the third word line Xi (3). This is done by inverting the waveform between High and Low.
  • FIG. 14 shows the configuration of the memory cell 20 of this embodiment as a memory circuit MR3 as an equivalent circuit.
  • the memory circuit MR3 includes the switch circuit SW1, the first data holding unit DS1, the data transfer unit TS1, the second data holding unit DS2, and the refresh output control unit RS1.
  • the switch circuit SW1, the first data holding unit DS1, the data transfer unit TS1, and the second data holding unit DS2 have the same configuration as the memory circuit MR1 in FIG. 7, and the refresh output control unit RS1 is a transistor in the memory circuit MR1.
  • N3 is replaced with a transistor (first switch) N5 which is an N-channel TFT (field effect transistor).
  • the gate terminal of the transistor N5 is connected to the node MRY as the control terminal CNT1 of the refresh output control unit RS1, and the first drain / source terminal of the transistor N5 is connected to the control line L1 as the input terminal IN1 of the refresh output control unit RS1.
  • the two drain / source terminals are respectively connected to the first drain / source terminal of the transistor N4.
  • the transistor N5 is an N-channel type, when the refresh output control unit RS1 performs the first operation, the control information that becomes active, that is, the active level is High, and the control information that becomes inactive, that is, the inactive level is Low. It is.
  • control line L1 is used as a supply source for supplying the second logical data to the refresh output control unit RS1.
  • a low potential is supplied to the control line L1 from the write / read circuit 15 or the word line control circuit.
  • FIG. 15 illustrates a write operation of the memory circuit MR3.
  • the read operation of the memory circuit MR3 is the same as that in FIG.
  • FIG. 16 shows the configuration of the memory cell 20 of the modification as a memory circuit MR4 as an equivalent circuit.
  • the memory circuit MR4 includes the switch circuit SW1, the first data holding unit DS1, the data transfer unit TS1, the second data holding unit DS2, and the refresh output control unit RS1.
  • the switch circuit SW1 includes a transistor P1 which is a P-channel TFT instead of the transistor N1 in FIG.
  • the data transfer unit TS1 includes a transistor P2 which is a P-channel TFT instead of the transistor N2 in FIG.
  • the refresh output control unit RS1 includes a transistor P4 that is a P-channel TFT instead of the transistor N4 in FIG. 14, and a transistor (first switch) P5 that is a P-channel TFT instead of the transistor N5 in FIG. Consists of.
  • the first data holding unit DS1 and the second data holding unit DS2 have the same configuration as that shown in FIG.
  • all the transistors constituting the memory circuit are P-channel TFTs (field effect transistors).
  • the transistor P5 is a P-channel type, when the refresh output control unit RS1 performs the first operation, the control information that becomes active, that is, the active level is Low, and the control information that becomes inactive, that is, the inactive level is High. It is.
  • FIG. 17 illustrates a write operation of the memory circuit MR4.
  • the potential waveforms of the first word line Xi (1), the second word line Xi (2), and the third word line Xi (3) are changed between High and Low from the potential waveform of FIG. Inverted. Further, as an example, the potential written into the memory circuit MR4 through the bit line Yj in the period t1i is set to Low. The potential of the bit line Yj in the period T2 is Low.
  • the potential waveforms of the node PIX and the node MRY are obtained by inverting the potential waveform of FIG. 15 (that is, FIG. 8) up and down around the center level between High and Low.
  • the potential waveforms of the node PIX and the node MRY are the center of the potential waveform in FIG. 9 between High and Low.
  • the level is inverted up and down around the center.
  • each potential of the first word line Xi (1), the second word line Xi (2), and the third word line Xi (3) is not particularly shown, but in FIG. 10, each potential of the first word line Xi (1), the second word line Xi (2), and the third word line Xi (3). This is done by inverting the waveform between High and Low.
  • FIG. 18 shows the configuration of the memory cell 20 of this embodiment as a memory circuit MR5 as an equivalent circuit.
  • the memory circuit MR5 includes the switch circuit SW1, the first data holding unit DS1, the data transfer unit TS1, the second data holding unit DS2, and the refresh output control unit RS1.
  • the switch circuit SW1 includes a transistor N1 that is an N-channel TFT.
  • the first data holding unit DS1 includes a capacitor Ca1.
  • the data transfer unit TS1 includes a transistor (third switch) N6 that is an N-channel TFT.
  • the second data holding unit DS2 includes a capacitor Cb1.
  • the refresh output control unit RS1 includes a transistor (first switch) N5 that is an N-channel TFT and a transistor (second switch) P6 that is a P-channel TFT.
  • the capacity Ca1 has a larger capacity value than the capacity Cb1. All TFTs in this embodiment may be field effect transistors.
  • the wiring for driving each memory circuit MR5 the first word line Xi (1), the second word line Xi (2), the bit line Yj, the reference potential wiring RL1, and the control line (supply source) L2 are memories.
  • the apparatus 1 is provided.
  • the second word line Xi (2) also serves as the third word line Xi (3), but the third word line Xi (3) is set to the same potential as the second word line Xi (2). May be provided separately.
  • the gate terminal of the transistor N1 is the first word line Xi (1), the first source / drain terminal of the transistor N1 is the bit line Yj, and the second source / drain terminal of the transistor N1 is the node PIX that is one end of the capacitor Ca1. Are connected to each other. The other end of the capacitor Ca1 is connected to the reference potential wiring RL1.
  • the gate terminal of the transistor N6 is the second word line Xi (2), the first source / drain terminal of the transistor N6 is at the node PIX, and the second source / drain terminal of the transistor N6 is at the node MRY which is one end of the capacitor Cb1. , Each connected. The other end of the capacitor Cb1 is connected to the reference potential line RL1.
  • the gate terminal of the transistor N5 is connected to the node MRY as the control terminal CNT1 of the refresh output controller RS1, and the first drain / source terminal of the transistor N5 is connected to the control line (supply source) L2 as the input terminal IN1 of the refresh output controller RS1.
  • the second drain / source terminal of the transistor N5 is connected to the first drain / source terminal of the transistor P6.
  • the gate terminal of the transistor P6 is connected to the second word line Xi (2), and the second drain / source terminal of the transistor P6 is connected to the node PIX as the output terminal OUT1 of the refresh output control unit RS1.
  • the transistor N5 and the transistor P6 are serially connected to each other such that the transistor N5 is disposed on the input side of the refresh output control unit RS1 between the input of the refresh output control unit RS1 and the output of the refresh output control unit RS1. It is connected to the.
  • the switch circuit SW1 When the transistor N1 is in the ON state, the switch circuit SW1 is in the conductive state, and when the transistor N1 is in the OFF state, the switch circuit SW1 is in the cutoff state.
  • the transistor N6 When the transistor N6 is in an ON state, the data transfer unit TS1 is in a transfer operation state, and when the transistor N6 is in an OFF state, the data transfer unit TS1 is in a state of performing a non-transfer operation.
  • the refresh output control unit RS1 When the transistor P6 is in the ON state, the refresh output control unit RS1 is controlled to perform the first operation. When the transistor P6 is in the OFF state, the refresh output control unit RS1 performs the second operation. Controlled. Since the transistor N5 is an N-channel type, when the refresh output control unit RS1 performs the first operation, the control information that becomes active, that is, the active level is High, and the control information that becomes inactive, that is, the inactive level is Low. It is.
  • the write operation is performed when a write command and a write address are input from the outside of the memory device 1 to the input / output interface 11 via the transmission line, and the command decoder 12 interprets the command and enters a write mode.
  • the timing generation circuit 13 In accordance with the signal indicating the write mode of the instruction decoder 12, the timing generation circuit 13 generates an internal timing signal for the write operation.
  • the word line control circuit 14 controls the first word line Xi (1) and the second word line Xi (2) selected by the write address input from the input / output interface 11.
  • the write / read circuit 15 controls all the bit lines Yj.
  • the first word line Xi (1) and the second word line Xi (2) selected by the write address will be referred to as the first word line Xiw (1) and the second word line Xiw (2), respectively. .
  • FIG. 19 and 20 show the data write operation of the memory circuit MR5.
  • each row corresponding to the write address of the memory array 10 is driven line-sequentially, so that the switch circuits SW1 of different rows are simultaneously connected.
  • the period for writing data in the ON state cannot be overlapped between rows. Therefore, the writing period T1 is different for each row, and the writing period T1 of the i-th row is denoted as T1i.
  • FIG. 19 shows the case where High as the first potential level is written in the writing period T1i
  • FIG. 20 shows the case where Low as the second potential level is written in the writing period T1i.
  • the potential of the node PIX (left side) and the potential of the node MRY (right side) in each period corresponding to (a) to (h) of FIG. 30 are shown together.
  • the first word line Xiw (1) and the second word line Xiw (2) are supplied with a binary level potential consisting of High (active level) and Low (inactive level) from the word line control circuit 14. Is applied.
  • the binary level High potential and Low potential may be set individually for each of the above lines.
  • a binary logic level consisting of High and Low lower than the High potential of the first word line Xiw (1) is output from the write / read circuit 15 to the bit line Yj.
  • the high potential of the second word line Xiw (2) is equal to either the high potential of the bit line Yj or the high potential of the first word line Xi (1), and the low potential of the second word line Xiw (2) is The potential is lower than the low potential of the binary logic level. Further, the potential supplied by the reference potential wiring RL1 is constant.
  • a write period T1i and a refresh period T2 are provided.
  • the writing period T1i starts at a different time twi for each row.
  • the refresh period T2 is started simultaneously from the time tr for all the rows including the row not corresponding to the write address after the data writing to the memory circuit MR5 of the row corresponding to the write address is completed.
  • the writing period T1i is a period during which data to be held in the memory circuit MR5 is written, and is composed of a period t1i and a period t2i that are sequentially consecutive.
  • the refresh period T2 is a period in which the binary logic level corresponding to the data written in the memory circuit MR5 is held while being refreshed, and has a period t3 to a period t14 that are successively arranged.
  • the potentials of the first word line Xiw (1) and the second word line Xiw (2) are both high in the period t1i.
  • the transistors N1 and N6 are turned on, so that the switch circuit SW1 is in a conductive state and the data transfer unit TS1 is in a transfer state, and the first potential level (here, High) supplied to the bit line Yj at the node PIX. Is written).
  • the first potential level here, High
  • the transistor N1 is turned off, that is, the switch circuit SW1 is turned off, and the transistor N6 is kept turned on, that is, the data transfer unit TS1 is in a transfer operation state. Therefore, the first potential level is changed from the node PIX to the node MRY. At the same time, the nodes PIX and MRY are disconnected from the bit line Yj. In the writing period T1i, the potential of the control line L2 is set to High which is the first potential level. The above process corresponds to the state shown in FIG.
  • the refresh period T2 starts.
  • the potential of the bit line Yj is set to High, which is the first potential level.
  • the first word line Xi (1) and the second word line Xi (2) are driven as described below for all i of 1 ⁇ i ⁇ n, that is, all the memory cells 20 are fully refreshed. Perform the action.
  • the transistor N6 is in an OFF state, that is, the data transfer unit TS1 performs a non-transfer operation, so that the node PIX and the node MRY are separated from each other.
  • the transistor P6 is turned on, since the potentials of the node PIX and the control line L2 are both high, the transistor N5 is in the off state regardless of the potential of the node MRY. Therefore, the refresh output control unit RS1 2 operation
  • the potential of the first word line Xi (1) becomes High
  • the potential of the second word line Xi (2) continues Low
  • the potential of the control line L2 continues High. Accordingly, the transistor N1 is turned on, that is, the switch circuit SW1 is turned on, so that the High potential is written again from the bit line Yj to the node PIX.
  • the transistor N1 is turned off, that is, the switch circuit SW1 is turned off, so that the node PIX is disconnected from the bit line Yj and holds High.
  • period t4 to period t5 corresponds to the state shown in FIG.
  • the potential of the first word line Xi (1) is kept low
  • the potential of the second word line Xi (2) is kept low
  • the potential of the control line L2 is low.
  • the transistor P6 is turned on, that is, the refresh output control unit RS1 performs the first operation.
  • the transistor N5 is in the ON state, so the refresh output control unit RS1 is in the active state, and the Low potential is supplied from the control line L2 to the node PIX via the transistors N5 and P6.
  • the control line L2 corresponds to the supply source VS1 in FIG.
  • the process of the period t6 corresponds to the state shown in FIG.
  • the potential of the first word line Xi (1) is kept low
  • the potential of the second word line Xi (2) is high
  • the potential of the control line L2 is kept low.
  • the transistor N6 is in an ON state, that is, the data transfer unit TS1 is in a transfer operation state
  • the transistor P6 is in an OFF state, that is, the refresh output control unit RS1 is in a second operation state.
  • a potential level of 2 (here, Low) is transferred.
  • charge movement occurs between the capacitor Ca1 and the capacitor Cb1, and the potentials of both the node PIX and the node MRY become Low.
  • the potential of the node PIX rises by a slight voltage ⁇ Vx due to the transfer of positive charge from the capacitor Cb1 to the capacitor Ca1 through the transistor N2, but is within the low potential range.
  • the potential of the first word line Xi (1) continues to be Low
  • the potential of the second word line Xi (2) continues to be High
  • the potential of the control line L2 becomes High.
  • the transistors N6 and P6 are kept in the OFF state, so that both the nodes PIX and MRY are held low. Accordingly, the influence of the potential change of the control line L2 does not affect the node PIX.
  • the transistor N6 is in an OFF state, that is, the data transfer unit TS1 is in a non-transfer operation, and the transistor P6 is in an ON state, that is, the refresh output control unit RS1 is in a first operation.
  • the transistor N5 is in an OFF state, and thus the refresh output control unit RS1 is in an inactive state. Therefore, Low is held in both the node PIX and the node MRY.
  • the potential of the first word line Xi (1) becomes High
  • the potential of the second word line Xi (2) continues to be Low
  • the potential of the control line L2 continues to be High. Accordingly, the transistor N1 is turned on, that is, the switch circuit SW1 is turned on, so that the High potential is written again from the bit line Yj to the node PIX.
  • the transistor N1 is turned off, that is, the switch circuit SW1 is turned off, so that the node PIX is disconnected from the bit line Yj and holds High.
  • the potential of the first word line Xi (1) is kept low
  • the potential of the second word line Xi (2) is kept low
  • the potential of the control line L2 is kept low.
  • the transistor P6 is in the ON state, but since the potential of the node MRY is Low, the transistor N5 is in the OFF state. Therefore, the refresh output control unit RS1 remains in the inactive state and the output is stopped. is there. Therefore, the node PIX remains holding High.
  • the potential of the first word line Xi (1) is kept low
  • the potential of the second word line Xi (2) is high
  • the potential of the control line is kept low.
  • the transistor N6 is in the ON state, that is, the data transfer unit TS1 is in a transfer operation state
  • the transistor P6 is in the OFF state, that is, the refresh output control unit RS1 is in the second operation state.
  • Potential level here, High
  • charge movement occurs between the capacitor Ca1 and the capacitor Cb1, and the potentials of both the node PIX and the node MRY become High.
  • the potential of the node PIX falls by a slight voltage ⁇ Vy due to the transfer of positive charge from the capacitor Ca1 to the capacitor Cb1 via the transistor N2, but is within the High potential range.
  • the potential of the node PIX is High in the periods t1i to t5 and the periods t10 to t14, and is Low in the periods t6 to t9, and the potential of the node MRY is the periods t1i to t6 and the periods t13 to t13. High at time t14, and Low at time period t7 to time period t12.
  • the instruction decoder 12 repeats the operations from the period t3 to the period t14.
  • the instruction decoder 12 ends the refresh period T2 and cancels all refresh operation modes.
  • a command for all refresh operations may be generated not by an external signal but by a clock generated internally by an oscillator or the like. By doing so, there is an advantage that it is not necessary for the external system to input a refresh command at regular intervals, and a flexible system can be constructed.
  • the dynamic memory circuit using the memory cell 20 according to the present embodiment it is not necessary to perform all refresh operations by scanning each word line, and can be performed collectively on the entire array. In the memory circuit, it is possible to reduce peripheral circuits necessary for refreshing while destructively reading the potential of the bit line Yj.
  • FIG. 20 will be described.
  • the potential of the node PIX is Low in the periods t1i to t3 and the periods t12 to t14, and is High in the periods t4 to t11.
  • the potential of the node MRY is in the periods t1i to t6 and the periods t13 to t14. Low and becomes High in the period t7 to the period t12.
  • 30A to 30H show the state transition of the memory cell 20, but the operation steps of the memory circuit MR5 in FIGS. 19 and 20 can be classified as follows. it can.
  • (1) First step (period t1i to period t2i (writing period T1i))
  • the switch circuit SW1 is in a state in which the binary logic level corresponding to the data is supplied from the write / read circuit 15 to the bit line Yj and the refresh operation control unit RS1 performs the second operation. Is set to the state in which the binary logic level is written in the memory cell 20, the binary logic level is written in the memory cell 20, and the second operation is performed by the refresh output control unit RS1.
  • the data transfer unit TS1 performs a transfer operation.
  • Second step (each of period t3 to period t4 and period t9 to period t10)
  • the switch circuit SW1 is turned on with the refresh output control unit RS1 performing the second operation and the data transfer unit TS1 performing the non-transfer operation.
  • the same binary logic level as the level corresponding to the control information for setting the refresh output control unit RS1 in the active state is input to the first data holding unit DS1 via the bit line Yj.
  • the third step (each of period t5 to period t6 and period t11 to period t12)
  • the first operation is performed by the refresh output control unit RS1 in a state in which the switch circuit SW1 is shut off and the data transfer unit TS1 is in a non-transfer operation.
  • the supply source VS1 supplies the input of the refresh output control unit RS1 with the binary logic level of the inverted level corresponding to the control information for making the refresh output control unit RS1 active.
  • the first step is executed, and following the first step, a series of operations (period t3 to period t8) from the start of the second step to the end of the fourth step are performed.
  • the operation is executed once or more.
  • FIG. 21 shows the configuration of the memory cell 20 of the modification as a memory circuit MR6 as an equivalent circuit.
  • the memory circuit MR6 is the same as the memory circuit MR5 of FIG. 18, except that the transistor N6 is a transistor (third switch) P7 that is a P-channel TFT, and the transistor P6 is a transistor (second switch) that is an N-channel TFT. In this configuration, N7 is replaced.
  • the data transfer unit TS1 When the transistor P7 is in the ON state, the data transfer unit TS1 is in a transfer operation state, and when the transistor P7 is in the OFF state, the data transfer unit TS1 is in a non-transfer operation state.
  • the refresh output control unit RS1 When the transistor N7 is in the ON state, the refresh output control unit RS1 is controlled to perform the first operation. When the transistor N7 is in the OFF state, the refresh output control unit RS1 performs the second operation. To be controlled.
  • FIG. 22 shows the operation of the memory circuit MR6.
  • the potential waveform for the drive wiring in FIG. 22 is the same as the potential waveform in FIG. 19 except that the potential waveform of the second word line Xi (2) is inverted between High and Low with respect to that in FIG. It is.
  • the potential of the node PIX is High in the periods t1i to t5 and the periods t10 to t14, and is Low in the periods t6 to t9.
  • the potential of the node MRY is in the periods t1i to t6 and the periods t13 to t14. High, Low during period t7 to period t12.
  • FIG. 23 shows the configuration of the memory cell 20 of the modification as a memory circuit MR7 as an equivalent circuit.
  • the memory circuit MR7 has a configuration in which the transistor N5 in the memory circuit MR5 of FIG. 18 is replaced with a transistor (first switch) P8 that is a P-channel TFT.
  • the transistor P8 is a P-channel type, when the refresh output control unit RS1 performs the first operation, the control information that becomes active, that is, the active level is Low, and the control information that becomes inactive, that is, the inactive level is High. It is.
  • the low potential of the second word line Xiw (2) is equal to the low potential of the binary logic level. In the case of the configuration of FIG. 23, the potentials of all the control lines can be configured with the above-described binary logic level.
  • FIG. 24 shows the operation of the memory circuit MR7.
  • the potential waveform for the drive wiring in FIG. 24 is the same as the potential waveform in FIG. 19 except that the potential waveform of the control line L2 is inverted between High and Low with respect to that in FIG.
  • the potential waveforms of the node PIX and the node MRY are obtained by inverting the potential waveform of FIG. 19 up and down around the center level between High and Low.
  • the potential of the node PIX is Low in the periods t1i to t5 and the periods t10 to t14, and is High in the periods t6 to t9, and the potential of the node MRY is in the periods t1i to t6 and the periods t13 to t14. Low and becomes High in the period t7 to the period t12.
  • FIG. 25 shows the configuration of the memory cell 20 of this embodiment as a memory circuit MR8 as an equivalent circuit.
  • the memory circuit MR8 is further provided with a refresh pulse line (fifth wiring) RP1 in the memory circuit MR1 of FIG. 7, and the other end of the capacitor Cb1 is connected to the refresh pulse line RP1 instead of being connected to the reference potential line RL1. It is a thing.
  • the refresh pulse line RP1 is provided for each row and is driven by, for example, a row driver such as a word line control circuit. Since the signal supplied to the refresh pulse line RP1 is common to all the memory cells 20, the refresh pulse line RP1 is not necessarily provided for each row and is not driven by the word line control circuit 14. / It may be driven by the readout circuit 15 or others.
  • the High potential of the second word line Xi (2) is the same as the High potential held at the node PIX.
  • FIG. 26 shows the operation of the memory circuit MR8.
  • a first period in which the potential of the bit line Yj is set to Low and the potential of the third word line Xi (3) is High is provided in the period t8 and the period t14. Then, a positive pulse P having a short width rising from Low to High is applied to the refresh pulse line RP1 at a predetermined cycle only during a period when the potential of the third word line Xi (3) in the period t8 and the period t14 is High.
  • the operation of performing the transfer operation by the data transfer unit TS1 in a state in which the switch circuit SW1 is shut off and the refresh output control unit RS1 performs the second operation is a period in which the refresh output control unit RS1 performs the first operation in a state where the switch circuit SW1 is shut off and the data transfer unit TS1 performs the transfer operation, after being performed once.
  • the period during which the potential of the bit line Yj is set to Low may include the first period.
  • the period t1 to the period t7 and the period t9 to the period t13 are the same as those in FIG.
  • the node PIX is in the floating state.
  • the potential of the node PIX may fluctuate due to off-leakage of the transistor N1 and off-leakage of the transistor N4.
  • the transistor N1 that originally has a large off-leakage is used. Even when the off potential to the bit line Yj side of the transistor N1 is increased by the low potential of the bit line Yj being lower than the low potential of the node PIX, it is possible to suppress the potential of the node PIX from rising.
  • Ca1 and Cb1 are capacitance values of the capacitance Ca1 and the capacitance Cb1, respectively.
  • the transistor N3 since the potential of the first drain / source terminal of the transistor N3 is High and the potential of the gate terminal and the second drain / source terminal of the transistor N3 is VL + ⁇ Vr, the transistor N3 remains in the OFF state.
  • the second word line Xi (2) is not charged to the node PIX.
  • the refresh pulse line RP1 becomes Low, the potential of the node PIX returns to VL before being pushed up. That is, the low potential remains.
  • the refresh output control line RC1 is set High, and the positive pulse is applied to the refresh pulse line RP1, whereby the potential of the node MRY is set.
  • ⁇ Vr Cb1 / (Ca1 + Cb1) ⁇ (amplitude of potential change of refresh pulse line RP1) is increased.
  • the potential of the node MRY when the potential of the refresh pulse line RP1 is Low is VH
  • the potential of the node MRY is VH + ⁇ Vr.
  • VH + ⁇ Vr exceeds (gate potential of the transistor N2) ⁇ Vth
  • the transistor N2 is turned off.
  • the gate potential of the transistor N2 is the potential of the second word line Xi (2)
  • Vth is the threshold voltage of the transistor N2.
  • the source potential of the transistor N3 is the potential of the first drain / source terminal of the transistor N3, that is, the potential of the second word line Xi (2). Therefore, the node PIX is connected to the second word line Xi (2), and the potential of the node PIX is refreshed to the High potential.
  • the potential of the refresh pulse line RP1 becomes low, the potential of the node MRY becomes high potential ⁇ Vth.
  • Vth is a threshold voltage of the transistor N2. In this way, the high potential of the node PIX can be refreshed every time a positive pulse is input to the refresh pulse line RP1.
  • Vth is a threshold value of the transistor N3.
  • the operation of holding the potential of the node PIX at Low is performed in the period t8 in FIG. 26.
  • the potential of the node PIX is High in the period t8, the same polarity (High) as in the period t14 in FIG. A refresh operation can be performed.
  • the potential of the node PIX is Low in the period t14, the potential of the node PIX can be held Low as in the period t8 in FIG.
  • a refresh pulse is applied in the periods t8 and t14.
  • a negative pulse falling from High to Low is applied to the line RP1.
  • the high level held in the node PIX and the node MRY is held as it is, and the low level held in the node PIX is set to the low potential by the second word line Xi (2). Refreshed.
  • the potential of the refresh pulse line RP1 becomes low, the potential of the node MRY becomes low potential + Vth.
  • the control information for making the refresh output control unit RS1 active when the refresh output control unit RS1 performs the first operation is the higher one of the first potential level and the second potential level.
  • the control information for supplying the pulse that rises from the Low potential to the High potential to the refresh pulse line RP1 and setting the refresh output control unit RS1 in the active state when the refresh output control unit RS1 performs the first operation is provided.
  • a pulse that rises from the High potential to the Low potential is supplied to the refresh pulse line RP1.
  • the bit line Yj has the same level as the control information corresponding to the control information that makes the refresh output control unit RS1 inactive when the refresh output control unit RS1 performs the first operation. Supply binary logic levels.
  • the high potential of the node PIX that is, the high potential and the low potential of the first data holding unit DS1 can be held for a long period of time, so that the frequency of polarity inversion of the held data can be lowered. It becomes.
  • the polarity inversion current consumption related to charging / discharging of the capacitor Ca1 and the capacitor Cb1 is generated, so that the current consumption can be reduced by the amount that the number of times of charging / discharging can be reduced.
  • FIG. 38 shows the configuration of the memory cell 20 of this embodiment as a memory circuit MR10 as an equivalent circuit.
  • the memory circuit MR10 has a configuration in which the transistor N2 is replaced with a P-channel transistor P2, the transistor N3 is replaced with a P-channel transistor P3, and the transistor N4 is replaced with a P-channel transistor P4 in the memory circuit MR1 of FIG. It is. 29, the data transfer control line DT1B is used as the data transfer control line DT1, the refresh output control line RC1B is used as the refresh output control line RC1, the data input line IN2 is used as the data input line IN, and the reference of FIG.
  • the potential wiring RL1 is replaced with the auxiliary capacitance line CL1.
  • the memory cell 20 When the memory cell 20 is operated, as shown in the signal diagram of the write operation in FIG. 39, it can be operated by two logic power sources, that is, a high level power source vdd and a low level power source vss. Note that the potential of the storage capacitor line CL1 is constant.
  • the switch control line SC1 is supplied with the potential vdd that becomes the active level in the periods t1i, t4, and t10, and is supplied with the potential vss that becomes the inactive level in the other periods.
  • the potential of the data input line IN2 in the refresh period T2 is vss.
  • the data transfer control line DT1B is supplied with the potential vss that is at the active level during the periods t1i, t2i, t8, and t14, and is supplied with the potential vdd that is at the inactive level during other periods.
  • the refresh output control line RC1B is supplied with the potential vss that becomes the active level during the periods t6 and t12, and is supplied with the potential vdd that becomes the inactive level during the other periods.
  • the transistor N1 since the potential of the data input line IN2 is set to vss in the refresh period T2, the transistor N1 is turned on when the potential of the switch control line SC1 is vdd, and vss from the data input line IN2 to the node PIX. Can be written.
  • writing can be performed when the potential of the switch control line SC1 is vdd.
  • the potential of the node PIX is written. If the potential is set within the low level range in advance, the transistor N1 is turned on and can be written when the potential of the switch control line SC1 is vdd. In the case of writing the potential vdd, the potential of the node PIX increases from the potential vdd to a point where the threshold voltage Vth of the transistor N1 (N-channel transistor) is lowered to vdd ⁇ Vth.
  • the transistor P2 When the potential of the data transfer control line DT1B is vss, the transistor P2 is turned on when the potential of either the node PIX or the node MRY is within the high level range. At this time, when the potential of the node PIX is vss, it tries to write vss from the node PIX to the node MRY, but the potential of the node MRY is from vdd to the threshold voltage Vth of the transistor P2 (P channel transistor) rather than vss. As a result, the voltage drops to a high potential and becomes vss + Vth (period t14).
  • the transistor P3 When the potential of the node MRY is vss + Vth, if vdd ⁇ (vss + Vth)> Vth, the transistor P3 is turned on when the potential of the data transfer control line DT1B is vdd, and the potential vdd is changed from the source to the drain. Can be output. At this time, if the potential of the refresh output control line RC1B becomes vss, the transistor P4 is turned on, and the potential vdd of the data transfer control line DT1B is written to the node PIX via the transistors P3 and P4 (period t6).
  • the control necessary for the memory operation can be performed with two potentials. This is because the logic can be controlled with a potential equal to the binary logic level held in the pixel, so that an extra power source is not required for the logic control, and the power consumed by the power source can be reduced.
  • logic operation can be performed with a minimum power supply when multi-value display is not performed.
  • FIG. 40 shows a configuration of a memory circuit MR11 which is a modification of the memory circuit MR10.
  • the memory circuit MR11 has a configuration in which the operation logic of the memory circuit MR10 is inverted.
  • the transistor N1 is a P-channel transistor P1
  • the transistor P2 is an N-channel transistor N2
  • the transistor P3 is an N-channel. In this configuration, the transistor P3 is replaced with an N-channel transistor N4.
  • the data transfer control line DT1B is the data transfer control line DT1
  • the switch control line SC1 is the switch control line SC1B
  • the refresh output control line RC1B is the refresh output control line RC1
  • FIG. 31 shows a configuration of a liquid crystal display device 3 as a display device in the present embodiment.
  • the liquid crystal display device 3 operates by switching between a multi-gradation display mode used for screen display during operation of the mobile phone and a memory circuit operation mode used for screen display during standby of the mobile phone. .
  • the liquid crystal display device 3 is an active matrix display device, and includes a pixel array 31, a gate driver / CS driver 32, a control signal buffer circuit 33, a drive signal generation circuit / video signal generation circuit 34, a demultiplexer 35, a gate line ( Scan signal line) GL (i), auxiliary capacitance line CS (i), data transfer control line DT1 (i), refresh output control line RC1 (i), source line (data signal line) SL (j), and output A signal line vd (k) is provided.
  • i is an integer of 1 ⁇ i ⁇ n
  • j is an integer of 1 ⁇ j ⁇ m
  • k is an integer of 1 ⁇ k ⁇ l ⁇ m.
  • the pixel array 31 includes pixels 40 indicated by the pixel circuit MR9 arranged in a matrix and displays an image.
  • Each pixel 40 includes the memory cell 20 in the previous embodiment. Accordingly, the pixel array 31 includes the memory array 10 in the previous embodiment.
  • the gate driver / CS driver 32 is a drive circuit that drives the pixels 40 for n rows via the gate line GL (i) and the auxiliary capacitance line CS (i).
  • the gate line GL (i) and the auxiliary capacitance line CS (i) are connected to each pixel 40 in the i-th row.
  • the gate line GL (i) also serves as the switch control line SC1 (FIG. 29), that is, the first word line Xi (1) in the previous embodiment.
  • the auxiliary capacitance line CS (i) also serves as the reference potential line RL1 in the previous embodiment.
  • another storage capacitor line that also serves as the refresh pulse line RP1 may be provided in each row.
  • the control signal buffer circuit 33 is a drive circuit that drives n rows of pixels 40 via the data transfer control line DT1 (i) and the refresh output control line RC1 (i).
  • the data transfer control line DT1 (i) is the data transfer control line DT1 (FIG. 29), that is, the second word line Xi (2) in the previous embodiment.
  • the refresh output control line RC1 (i) is the refresh output control line RC1 in the previous embodiment, that is, the third word line Xi (3).
  • the data transfer control line DT1 (i) may be used also as the refresh output control line RC1 (i).
  • the drive signal generation circuit / video signal generation circuit 34 is a control drive circuit for performing image display and memory operation.
  • the input / output interface 11, the instruction decoder 12, and timing control in FIG. A circuit 13 and a write / read circuit 15 are included.
  • the timing control circuit 13 can also serve as a circuit that generates not only the timing used for the memory operation but also the timing of the gate start pulse, the gate clock, the source start pulse, and the source clock used for the display operation.
  • the drive signal generation circuit / video signal generation circuit 34 outputs a multi-gradation video signal (multi-level data signal) from the video output terminal in the multi-color display mode (memory circuit non-operation), and an output signal line vd (k).
  • the source line SL (j) is driven through the demultiplexer 35. Further, the drive signal generation circuit / video signal generation circuit 34 simultaneously outputs a signal s1 for driving and controlling the gate driver / CS driver 32. As a result, display data is written to each pixel 40 to display a multi-tone moving image / still image.
  • the drive signal generation circuit / video signal generation circuit 34 receives data held in the pixel 40 from the video output terminal via the output signal line vd (k) and the demultiplexer 35 in the memory circuit operation mode. j) and a signal s2 for driving and controlling the gate driver / CS driver 32 and a signal s3 for driving and controlling the control signal buffer circuit 33 are output. As a result, data is written into the pixel 40 for display and holding, or data held in the pixel 40 is read out.
  • the data output from the video output terminal to the output signal line vd (k) in the memory circuit operation mode by the drive signal generation circuit / video signal generation circuit 34 is represented by the first potential level and the second logic level 2. Value logical level.
  • the demultiplexer 35 distributes and outputs the data output to the output signal line vd (k) to the corresponding source line SL (j).
  • the gate driver / CS driver 32 and the control signal buffer circuit 33 constitute a row driver.
  • the drive signal generation circuit / video signal generation circuit 34 and the demultiplexer 35 constitute a column driver.
  • FIG. 32 shows an example of the configuration of the pixel 40 by a pixel circuit MR9 as an equivalent circuit.
  • the pixel circuit MR9 has a configuration in which a liquid crystal capacitor Clc is added to the memory circuit MR1 of FIG. 7 in the previous embodiment.
  • the first word line Xi (1) is the gate line GL (i)
  • the second word line Xi (2) is the data transfer control line DT1 (i)
  • the third word line Xi (3) is As the refresh output control line RC1 (i)
  • the bit line Yj is represented as the source line SL (j).
  • the liquid crystal capacitor Clc is a capacitor in which a liquid crystal layer is disposed between the node PIX and the common electrode COM. That is, the node PIX is connected to the pixel electrode. At this time, the capacitor Ca1 also functions as an auxiliary capacitor of the pixel 40.
  • the transistor N1 constituting the switch circuit SW1 also functions as a selection element for the pixel 40.
  • the common electrode COM is provided on the common electrode substrate facing the matrix substrate on which the circuit of FIG. 31 is formed. However, the common electrode COM may be on the same substrate as the matrix substrate.
  • the capacitor Ca1 may function as an auxiliary capacitor by fixing the potential of the data transfer control line DT1 (i) to Low, or the potential of the data transfer control line DT1 (i) is set to High.
  • the capacitor Ca1 and the capacitor Cb1 may be combined to function as an auxiliary capacitor.
  • the potential of the refresh output control line RC1 (i) is fixed to Low and the transistor N4 is held in the OFF state, or the potential of the data transfer control line DT1 (i) is set to be in the OFF state.
  • the potential of the data transfer control line DT1 can be prevented from affecting the display gradation of the liquid crystal capacitance Clc determined by the charge accumulated in the first data holding section DS1, and the memory function can be improved.
  • the same display performance as that of the liquid crystal display device that does not have can be realized.
  • FIG. 33 shows the operation of the pixel circuit MR9 in the memory circuit operation mode.
  • the potential waveform of the common electrode COM is added to the potential waveform of FIG.
  • the memory circuit operation mode is executed by using the write operation to the memory cell 20 for the memory device 1.
  • the operation steps of the pixel circuit MR9 in FIG. 33 can be classified as follows.
  • Step A a state in which a binary logic level corresponding to the data signal is supplied from the drive signal generation circuit / video signal generation circuit 34 and the demultiplexer 35 to the source line SL (j), and the refresh output control unit RS1 receives the second logic level.
  • the binary logic level is written in the pixel 40 by turning on the switch circuit SW1 in the state in which the above operation is performed, the binary logic level is written in the memory cell 20, and the refresh output control unit RS1
  • the data transfer unit TS1 performs a transfer operation.
  • Step B period t3 to period t4 and period t9 to period t10, respectively
  • the switch circuit SW1 is turned on by causing the refresh output control unit RS1 to perform the second operation and causing the data transfer unit TS1 to perform the non-transfer operation.
  • the same binary logic level as the level corresponding to the control information for setting the refresh output control unit RS1 in the active state is input to the first data holding unit DS1 via the source line SL (j).
  • Step C (period t5 to period t6 and period t11 to period t12, respectively)
  • the refresh output control unit RS1 performs the first operation with the switch circuit SW1 being shut off and the data transfer unit TS1 performing a non-transfer operation.
  • Step D (each of period t7 to period t8 and period t13 to period t14)
  • step D following step C, the transfer operation is performed by the data transfer unit TS1 in a state where the switch circuit SW1 is cut off and the second operation is performed by the refresh output control unit RS1.
  • step A is first executed, and following step A, a series of operations (period t3 to period t8) from the start of step B to the end of step D are performed once. This is the operation to be executed.
  • the potential of the common electrode COM is driven so as to be inverted between High and Low every time the transistor N1 is turned on. In this way, by driving the common electrode of the liquid crystal capacitor in an alternating current to the binary level, alternating current driving of the liquid crystal capacitor with a positive polarity and a negative polarity can display light and dark.
  • the binary level supplied to the common electrode COM is composed of a first potential level and a second potential level.
  • black display and white display can be easily realized only by the first potential level and the second potential level with respect to the liquid crystal applied voltages of positive polarity and negative polarity.
  • the potential of the common electrode COM is low.
  • the black display is positive
  • the potential of the node PIX is High
  • the liquid crystal is driven so that the direction of the liquid crystal applied voltage is reversed while maintaining the display gradation substantially, and the effective value of the liquid crystal applied voltage is constant positive and negative. The AC driving of the liquid crystal becomes possible.
  • the binary level supplied to the common electrode COM is inverted only during the period in which the switch circuit SW1 is conductive.
  • the binary level supplied to the common electrode COM is inverted only during a period in which the pixel electrode is connected to the source line SL (j) via the switch circuit SW1
  • the pixel electrode potential is changed to the source line.
  • the common electrode potential is inverted while being fixed at the potential of SL (j). Therefore, the pixel electrode potential being held, particularly the pixel electrode potential in the refresh period, is not subject to fluctuations that are received by inversion of the common electrode potential when the node PIX is floating.
  • the display device can have both the multi-gradation display mode (second display mode) and the memory circuit operation mode (first display mode).
  • the memory circuit operation mode by displaying an image with little time change such as a still image, it is possible to stop the circuit such as an amplifier for displaying a multi-tone image in the video signal generation circuit and the data supply operation. Low power consumption can be realized. Further, since the potential can be refreshed in the pixel 40 in the memory circuit operation mode, it is not necessary to rewrite the data of the pixel 40 while charging and discharging the source line SL (j) again, thereby reducing power consumption. Can do.
  • the data polarity can be inverted in the pixel 40, it is not necessary to rewrite the data while charging / discharging the display data inverted at the time of polarity inversion to the source line SL (j), so that power consumption can be reduced. it can.
  • the power consumption in the memory circuit operation mode itself is significantly larger than the conventional one. Can be reduced.
  • a display device including the memory device 1 can be configured so that each memory circuit MR of the previous embodiment is arranged in a drive circuit such as a CS driver of the display device.
  • a drive circuit such as a CS driver of the display device.
  • a use example in which a binary logic level of held data is used as an output directly from a memory cell can be given.
  • the memory circuit MR1 of FIG. 7 all the transistors are made of N-channel TFTs, so that the memory cell can be formed in a driver circuit that is monolithically formed in a display panel made of amorphous silicon.
  • the display device of the present embodiment is obtained by replacing the pixel circuit in the display device of the first embodiment with the memory circuit MR100 having the configuration shown in FIG.
  • FIGS. 5 and 6 the data signal potential supplied from the drive signal generation circuit / video signal generation circuit 34 to the source line SL (j) is set to H0 of High level and L0 of Low level. It is expressed as.
  • FIG. 5 is a signal diagram for writing a data signal potential at level H0
  • FIG. 6 is a signal diagram for writing a data signal potential at level L0.
  • the data signal potential represented by the level H0 and the level L0 is different from the data potential (binary logic level) having the same polarity as that at the time of writing generated by the refresh operation of the pixel circuit MR9.
  • the data signal potential is different from the data potential of the same polarity as that at the time of writing generated by the refresh operation by the amount of the pull-in voltage that is generated as data is written.
  • the data signal potential has the same polarity as that at the time of writing generated by the refresh operation. Since it is different from the data potential, the data potential immediately after writing can be made very close to the data potential having the same polarity as that at the time of writing generated by the refresh operation.
  • the level H0 is set higher than the level H1 by the pull-in voltage ⁇ Vtkh
  • the level L0 is set higher than the level L1 by the pull-in voltage ⁇ Vtkl.
  • the high level of the node PIX in the period t102 is H1, and the low level is L1.
  • the high level of the node PIX in the period t102 is H1, and the low level is L1.
  • the positive and negative polarity liquid crystal application voltages can be made equal or very close to each other.
  • a display device in which the data potential in a pixel immediately after writing a data signal to a pixel including a memory circuit that holds data while refreshing is unlikely to be different from the data potential due to refresh of the memory circuit can be realized. Therefore, flicker can be suppressed.
  • the display device of the present invention provides An active matrix type display device having pixels in a matrix having a memory circuit that refreshes and holds a data potential corresponding to data written and supplied as a data signal potential.
  • the data signal potential is different from the data potential having the same polarity as that at the time of writing generated by the refresh operation of the memory circuit.
  • the data signal potential has the same polarity as that at the time of writing generated by the refresh operation. Since it is different from the data potential, the data potential immediately after writing can be made very close to the data potential having the same polarity as that at the time of writing generated by the refresh operation.
  • a display device in which the data potential in a pixel immediately after writing a data signal to a pixel including a memory circuit that holds data while refreshing is unlikely to be different from the data potential due to refresh of the memory circuit can be realized. There is an effect.
  • the display device of the present invention provides The data signal potential and the data potential are expressed by binary logic levels.
  • the data potential in the pixel immediately after writing is stored in the memory. There is an effect that the data potential can be made unlikely to be different from the circuit refresh.
  • the display device of the present invention provides The data is composed of 1 bit.
  • the display device of the present invention provides In writing the data to the pixels, a writing period is provided in which the pixels are sequentially scanned row by row and the data is written to all the pixels. The data potential is refreshed after the writing period ends.
  • the data when the refresh operation is performed inside the memory circuit, the data can be written to all the pixels in the writing period and then the refresh operation can be performed on all the pixels at the same time. There is an effect.
  • the display device of the present invention provides The data signal potential is different from the data potential having the same polarity as that at the time of writing generated by the refresh operation by an amount of a pull-in voltage generated when the data is written.
  • the display device driving method of the present invention provides: A driving method of a display device, which drives an active matrix display device having pixels in a matrix having a memory circuit that refreshes and holds a data potential corresponding to data written and supplied as a data signal potential. And The data signal potential is different from the data potential having the same polarity as that at the time of writing generated by the refresh operation of the memory circuit.
  • the data signal potential has the same polarity as that at the time of writing generated by the refresh operation. Since it is different from the data potential, the data potential immediately after writing can be made very close to the data potential having the same polarity as that at the time of writing generated by the refresh operation.
  • a display device in which the data potential in a pixel immediately after writing a data signal to a pixel including a memory circuit that holds data while refreshing is unlikely to be different from the data potential due to refresh of the memory circuit can be realized. There is an effect.
  • the display device driving method of the present invention provides: The data signal potential and the data potential are expressed by binary logic levels.
  • the data potential in the pixel immediately after writing is stored in the memory. There is an effect that the data potential can be made unlikely to be different from the circuit refresh.
  • the display device driving method of the present invention provides:
  • the data is composed of 1 bit.
  • the display device driving method of the present invention provides: In writing the data to the pixels, a writing period is provided in which the pixels are sequentially scanned row by row and the data is written to all the pixels. The data potential is refreshed after the writing period ends.
  • the data when the refresh operation is performed inside the memory circuit, the data can be written to all the pixels in the writing period and then the refresh operation can be performed on all the pixels at the same time. There is an effect.
  • the display device driving method of the present invention provides: The data signal potential is different from the data potential having the same polarity as that at the time of writing generated by the refresh operation by an amount of a pull-in voltage generated when the data is written.
  • the present invention can be suitably used for a mobile phone display or the like.
  • Liquid crystal display device (display device) 40 pixels MR9 pixel circuit (memory circuit)

Abstract

　リフレッシュしながらデータを保持するメモリ回路を備えた画素をマトリクス状に有するアクティブマトリクス型の表示装置において、期間ｔ１にソースライン（ＳＬ）から供給され、液晶容量に接続されたノード（ＰＩＸ）に書き込まれるデータ信号電位（Ｈ０）を、書き込み直後の引き込み電圧（ΔＶｔｋｌ）分だけ、上記メモリ回路のリフレッシュ動作後の期間ｔ１４における前記ノード（ＰＩＸ）のデータ電位（Ｈ４）よりも大きくする。

Description

表示装置および表示装置の駆動方法
　本発明は、データの保持が可能な表示装置に関する。
　静止画を表示する液晶表示装置には、一旦、画素に書き込まれた画像データを保持して、当該画像データの極性を反転させながらリフレッシュ動作を行って表示を行う画素メモリを備えたものがある。多階調の動画を表示する通常動作においてはデータ信号線を通して画素に１フレームごとに新しい画像データに書き換える一方、静止画を表示するメモリ動作においては、画素メモリに保持した画像データを用いることから、リフレッシュ動作を行う間はデータ信号線に書き換え用の画像データを供給する必要がない。
　従って、メモリ動作においては、走査信号線およびデータ信号線を駆動する回路の動作を停止させることが可能であるので消費電力を削減することが可能であるし、大きな容量を有するデータ信号線の充放電回数の削減や、メモリ動作期間に対応する画像データをコントローラに伝送せずに済むことによる、消費電力の低減も可能である。
　従って、当該メモリ動作を行う画素は、携帯電話の待ち受け画面表示などの低消費電力化の要求が強い画像表示によく用いられる。
　図３４は、このような画素メモリを備えた液晶表示装置の各画素の構成において、メモリ回路部分のみを抽出して示すものである。上記画素構成を液晶表示装置の画素としても機能させる場合には、図３４に破線で示すように液晶容量Ｃｌｃが付加された状態を想定すればよい。このような画素構成は例えば特許文献１に開示されているものと同等である。
　上記メモリ回路部分としてのメモリ回路ＭＲ１００は、スイッチ回路ＳＷ１００、第１データ保持部ＤＳ１０１、データ転送部ＴＳ１００、第２データ保持部ＤＳ１０２、および、リフレッシュ出力制御部ＲＳ１００を備えている。
　スイッチ回路ＳＷ１００は、Ｎチャネル型のＴＦＴであるトランジスタＮ１００からなる。第１データ保持部ＤＳ１０１は容量Ｃａ１００からなる。データ転送部ＴＳ１００はＮチャネル型のＴＦＴであるトランジスタＮ１０１からなる。第２データ保持部ＤＳ１０２は容量Ｃｂ１００からなる。リフレッシュ出力制御部ＲＳ１００は、インバータＩＮＶ１００とＮチャネル型のＴＦＴであるトランジスタＮ１０３とからなる。インバータＩＮＶ１００は、Ｐチャネル型のＴＦＴであるトランジスタＰ１００とＮチャネル型のＴＦＴであるトランジスタＮ１０２とからなる。
　また、各メモリ回路ＭＲ１００を駆動する配線として、画素マトリクスの行ごとに、データ転送制御線ＤＴ１００、スイッチ制御線ＳＣ１００、Ｈｉｇｈ電源線ＰＨ１００、Ｌｏｗ電源線ＰＬ１００、リフレッシュ出力制御線ＲＣ１００、および、容量用配線ＣＬ１００が設けられているとともに、画素マトリクスの列ごとに、データ入力線ＩＮ１００が設けられている。
　また、上記のＴＦＴのような電界効果型トランジスタの一方のドレイン／ソース端子を第１のドレイン／ソース端子、他方のドレイン／ソース端子を第２のドレイン／ソース端子と呼ぶものとする。但し、第１のドレイン／ソース端子と第２のドレイン／ソース端子との間において電流が流れ得る向きに基づいてドレイン端子とソース端子とが一定に確定するものについてはそれぞれ、ドレイン端子、ソース端子と呼ぶものとする。トランジスタＮ１００のゲート端子はスイッチ制御線ＳＣ１００に、トランジスタＮ１００の第１のソース／ドレイン端子はデータ入力線ＩＮ１００に、トランジスタＮ１００の第２のソース／ドレイン端子は容量Ｃａ１００の一端であるノードＰＩＸに、それぞれ接続されている。容量Ｃａ１００の他端は容量用配線ＣＬ１００に接続されている。
　トランジスタＮ１０１のゲート端子はデータ転送制御線ＤＴ１００に、トランジスタＮ１０１の第１のソース／ドレイン端子はノードＰＩＸに、トランジスタＮ１０１の第２のソース／ドレイン端子は容量Ｃｂ１００の一端であるノードＭＲＹに、それぞれ接続されている。容量Ｃｂ１００の他端は容量用配線ＣＬ１００に接続されている。
　インバータＩＮＶ１００の入力端子ＩＰはノードＭＲＹに接続されている。トランジスタＰ１００のゲート端子はインバータＩＮＶ１００の入力端子ＩＰに、トランジスタＰ１００のソース端子はＨｉｇｈ電源線ＰＨ１００に、トランジスタＰ１００のドレイン端子はインバータＩＮＶ１００の出力端子ＯＰに、それぞれ接続されている。トランジスタＮ１０２のゲート端子はインバータＩＮＶ１００の入力端子ＩＰに、トランジスタＮ１０２のドレイン端子はインバータＩＮＶ１００の出力端子ＯＰに、トランジスタＮ１０２のソース端子はＬｏｗ電源線ＰＬ１００に、それぞれ接続されている。トランジスタＮ１０３のゲート端子はリフレッシュ出力制御線ＲＣ１００に、トランジスタＮ１０３の第１のドレイン／ソース端子はインバータＩＮＶ１００の出力端子ＯＰに、トランジスタＮ１０３の第２のドレイン／ソース端子はノードＰＩＸに、それぞれ接続されている。
　なお、メモリ回路ＭＲ１００に液晶容量Ｃｌｃを付加して画素として構成する場合には、ノードＰＩＸとコモン電極ＣＯＭとの間に液晶容量Ｃｌｃが接続される。
　次に、図３５を用いて、上記メモリ回路ＭＲ１００の動作について説明する。
　図３５においては、メモリ回路ＭＲ１００は、携帯電話の待ち受け時などのメモリ動作モードにあるものとする。また、データ転送制御線ＤＴ１００、スイッチ制御線ＳＣ１００、および、リフレッシュ出力制御線ＲＣ１００には、図示しない駆動回路からＨｉｇｈ（アクティブレベル）とＬｏｗ（非アクティブレベル）とからなる２値レベルの電位が印加される。上記２値レベルの電圧のＨｉｇｈおよびＬｏｗのレベルは、上記の各線に個別に設定されてもよい。データ入力線ＩＮ１００には、図示しない駆動回路からＨｉｇｈとＬｏｗとからなる２値論理レベルが出力される。Ｈｉｇｈ電源線ＰＨ１００が供給する電位は上記２値論理レベルのＨｉｇｈに等しく、Ｌｏｗ電源線ＰＬ１００が供給する電位は上記２値論理レベルのＬｏｗに等しい。また、容量用配線ＣＬ１００が供給する電位は一定であってもよいし、所定のタイミングで変化してもよいが、ここでは説明を簡単にするため、一定であるとする。
　メモリ動作モードにおいては、書き込み期間Ｔ１０１とリフレッシュ期間Ｔ１０２とが設けられている。書き込み期間Ｔ１０１は、メモリ回路ＭＲ１００に保持させようとするデータを書き込む期間であり、順に連続する期間ｔ１０１および期間ｔ１０２からなる。書き込み期間Ｔ１０１ではメモリ回路ＭＲ１００に線順次で書き込みを行うので、期間ｔ１０１の終了タイミングは、行ごとに、対応する書き込みデータが出力されている期間内に設けられる。また、期間ｔ１０２の終了タイミングすなわち書き込み期間Ｔ１０１の終了タイミングは全行とも同じとなる。リフレッシュ期間Ｔ１０２は、書き込み期間Ｔ１０１でメモリ回路ＭＲ１００に書き込んだデータをリフレッシュしながら保持する期間であり、全行で一斉に開始されるとともに順に連続する期間ｔ１０３～期間ｔ１１０を有している。
　書き込み期間Ｔ１０１において、期間ｔ１０１ではスイッチ制御線ＳＣ１００の電位がＨｉｇｈとなる。データ転送制御線ＤＴ１００およびリフレッシュ出力制御線ＲＣ１００の電位はＬｏｗである。これによりトランジスタＮ１００がＯＮ状態になるため、ノードＰＩＸにデータ入力線ＩＮ１００に供給されたデータ電位（ここではＨｉｇｈとする）が書き込まれる。期間ｔ１０２ではスイッチ制御線ＳＣ１００の電位がＬｏｗとなる。これによりトランジスタＮ１００がＯＦＦ状態になるため、容量Ｃａ１００に、書き込まれたデータ電位に対応する電荷が保持される。
　ここで、メモリ回路ＭＲ１００が容量Ｃａ１００とトランジスタＮ１００とのみからなるとした場合に、トランジスタＮ１００がＯＦＦ状態にある間は、ノードＰＩＸはフローティングになる。このとき理想状態ではノードＰＩＸの電位がＨｉｇｈに維持されるように容量Ｃａ１００に電荷が保持される。しかし、実際にはトランジスタＮ１００にオフリーク電流が発生するために、容量Ｃａ１００の電荷は徐々にメモリ回路ＭＲ１００の外部に漏洩していく。容量Ｃａ１００の電荷が漏洩するとノードＰＩＸの電位が変化するため、電荷が長時間漏洩すると、書き込まれたデータ電位が本来の意味を失う程度にまでノードＰＩＸの電位が変化してしまう。
　そこで、データ転送部ＴＳ１００、第２データ保持部ＤＳ１０２、および、リフレッシュ出力制御部ＲＳ１００を、ノードＰＩＸの電位をリフレッシュして書き込んだデータが失われないように機能させる。
　このために、次いでリフレッシュ期間Ｔ１０２となる。期間ｔ１０３ではデータ転送制御線ＤＴ１００の電位がＨｉｇｈとなる。これによりトランジスタＮ１０１がＯＮ状態となるため、容量Ｃａ１００にトランジスタＮ１０１を介して容量Ｃｂ１００が並列に接続される。容量Ｃａ１００は容量Ｃｂ１００よりも容量値が大きく設定されている。従って、容量Ｃａ１００と容量Ｃｂ１００との間で電荷が移動することによってノードＭＲＹの電位がＨｉｇｈとなる。容量Ｃａ１００からは、ノードＰＩＸの電位がノードＭＲＹの電位に等しくなるまで、正電荷がトランジスタＮ１０１を介して容量Ｃｂ１００に移動する。これにより、ノードＰＩＸの電位は期間ｔ１０２のものよりも若干の電圧ΔＶ１だけ低下するが、Ｈｉｇｈの電位範囲内にある。期間ｔ１０４ではデータ転送制御線ＤＴ１００の電位がＬｏｗとなる。これによりトランジスタＮ１０１がＯＦＦ状態となるため、ノードＰＩＸの電位がＨｉｇｈに維持されるように容量Ｃａ１００に電荷が保持されるとともに、ノードＭＲＹの電位がＨｉｇｈに維持されるように容量Ｃｂ１００に電荷が保持される。
　期間ｔ１０５では、リフレッシュ出力制御線ＲＣ１００の電位がＨｉｇｈとなる。これによりトランジスタＮ１０３がＯＮ状態となるため、インバータＩＮＶ１００の出力端子ＯＰがノードＰＩＸに接続される。出力端子ＯＰにはノードＭＲＹの電位の反転電位（ここではＬｏｗ）が出力されているので、ノードＰＩＸは当該反転電位に充電される。期間ｔ１０６では、リフレッシュ出力制御線ＲＣ１００の電位がＬｏｗとなる。これによりトランジスタＮ１０３がＯＦＦ状態となるため、ノードＰＩＸの電位が上記反転電位に維持されるように容量Ｃａ１００に電荷が保持される。
　期間ｔ１０７では、データ転送制御線ＤＴ１００の電位がＨｉｇｈとなる。これによりトランジスタＮ１０１がＯＮ状態となるため、容量Ｃａ１００にトランジスタＮ１０１を介して容量Ｃｂ１００が並列に接続される。従って、容量Ｃａ１００と容量Ｃｂ１００との間で電荷が移動することによってノードＭＲＹの電位がＬｏｗとなる。容量Ｃｂ１００からは、ノードＭＲＹの電位がノードＰＩＸの電位に等しくなるまで、正電荷がトランジスタＮ１０１を介して容量Ｃａ１００に移動する。これにより、ノードＰＩＸの電位は期間ｔ１０６のものよりも若干の電圧ΔＶ２だけ上昇するが、Ｌｏｗの電位範囲内にある。
　期間ｔ１０８ではデータ転送制御線ＤＴ１００の電位がＬｏｗとなる。これによりトランジスタＮ１０１がＯＦＦ状態となるため、ノードＰＩＸの電位がＬｏｗに維持されるように容量Ｃａ１００に電荷が保持されるとともに、ノードＭＲＹの電位がＬｏｗに維持されるように容量Ｃｂ１００に電荷が保持される。
　期間ｔ１０９ではリフレッシュ出力制御線ＲＣ１００の電位がＨｉｇｈとなる。これによりトランジスタＮ１０３がＯＮ状態となるため、インバータＩＮＶ１００の出力端子ＯＰがノードＰＩＸに接続される。出力端子ＯＰにはノードＭＲＹの電位の反転電位（ここではＨｉｇｈ）が出力されているので、ノードＰＩＸは当該反転電位に充電される。期間ｔ１１０ではリフレッシュ出力制御線ＲＣ１００の電位がＬｏｗとなる。これによりトランジスタＮ１０３がＯＦＦ状態となるため、ノードＰＩＸの電位が上記反転電位に維持されるように容量Ｃａ１００に電荷が保持される。
　リフレッシュ期間Ｔ１０２は、この後、次の書き込み期間Ｔ１０１になるまで上記期間ｔ１０３～期間ｔ１１０を繰り返す。ノードＰＩＸの電位が期間ｔ１０５で反転電位にリフレッシュされ、期間ｔ１０９で書き込み時の電位にリフレッシュされる。なお、書き込み期間Ｔ１０１の期間ｔ１０１においてＬｏｗのデータ電位がノードＰＩＸに書き込まれる場合には、ノードＰＩＸの電位波形は図３５の電位波形を反転させたものとなる。
　このように、メモリ回路ＭＲ１００ではデータ反転方式により、書き込まれたデータがリフレッシュされながら保持される。メモリ回路ＭＲ１００に液晶容量Ｃｌｃが付加された場合には、データがリフレッシュされるタイミングでコモン電極ＣＯＭの電位がＨｉｇｈとＬｏｗとの間で反転されるようにすれば、黒表示のデータあるいは白表示のデータを極性反転させながらリフレッシュすることができる。
日本国公開特許公報「特開２００２－２２９５３２号公報（２００２年８月１６日公開）」
　しかしながら、上記従来のメモリ回路ＭＲ１００においては、メモリ回路ＭＲ１００にデータ入力線ＩＮ１００を介してデータを書き込む際、トランジスタＮ１００をＯＦＦ状態とすることに伴ってノードＰＩＸの電位に引き込み現象が発生する。
　以下では、データの２値論理レベルをＨｉｇｈレベルのＨ１とＬｏｗレベルのＬ１とで表し、Ｈ１の電位をＶｈ１、Ｌ１の電位をＶｌ１とする。
　例えば図３６に示すように、メモリ回路ＭＲ１００にＨｉｇｈを書き込む場合を考える。引き込み電圧がΔＶｔｋｈであるならば、メモリ回路ＭＲ１００にデータを書き込み、期間ｔ１０２においてトランジスタＮ１００をＯＦＦ状態にすると、ノードＰＩＸの電位がＶｈ２＝Ｖｈ１－ΔＶｔｋｈとなり、Ｈ１より低いレベルのＨｉｇｈレベルであるＨ２となる。ここで、スイッチ制御線ＳＣ１００のＨｉｇｈ電位は十分に高く設定されており、トランジスタＮ１００のＯＮ状態にはおける電圧降下は小さいとして無視している。
　期間ｔ１０３ではデータ保持部ＤＳ１０１からデータ保持部ＤＳ１０２への転送が行われてノードＰＩＸの電位はさらにΔＶ１１だけ低下する。期間ｔ１０４ではトランジスタＮ１０１がＯＦＦ状態となることによる引き込み現象も発生し得るが、期間ｔ１０５でのＬｏｗレベルがインバータＩＮＶ１００から供給されるＬ１で決定されるため、ここでは考慮しない。
　期間ｔ１０７ではデータ保持部ＤＳ１０１からデータ保持部ＤＳ１０２への転送が行われてノードＰＩＸの電位はΔＶ２１だけ上昇する。期間ｔ１０９でのＨｉｇｈレベルはインバータＩＮＶ１００から供給されるＨ１で決定される。期間ｔ１１０が終了すると、データ保持部ＤＳ１０１からデータ保持部ＤＳ１０２への転送が行われてノードＰＩＸの電位はΔＶ２２だけ低下する。
　なお、期間ｔ１０６および期間ｔ１１０におけるトランジスタＮ１０３のＯＦＦ状態への移行によっても引き込み現象が発生するが、期間ｔ１０５および期間ｔ１０９におけるノードＰＩＸの電位に対する影響はないのでここでは考慮しない。
　次に、図３７に示すように、メモリ回路ＭＲ１００にＬｏｗを書き込む場合を考える。メモリ回路ＭＲ１００にデータを書き込んで期間ｔ１０２においてトランジスタＮ１００をＯＦＦ状態にすると、ノードＰＩＸの電位がＶｌ２＝Ｖｌ１－ΔＶｔｋｌとなり、Ｌ１より低い電位のＬｏｗレベルであるＬ２となる。
　期間ｔ１０３ではデータ保持部ＤＳ１０１からデータ保持部ＤＳ１０２への転送が行われてノードＰＩＸの電位はＶｌ１よりも低い電位の範囲で若干上昇する。期間ｔ１０５でのＨｉｇｈレベルはインバータＩＮＶ１００から供給されるＨ１で決定される。
　期間ｔ１０７ではデータ保持部ＤＳ１０１からデータ保持部ＤＳ１０２への転送が行われてノードＰＩＸの電位はΔＶ２２だけ低下する。期間ｔ１０９でのＬｏｗレベルはインバータＩＮＶ１００から供給されるＬ１で決定される。期間ｔ１１０が終了すると、データ保持部ＤＳ１０１からデータ保持部ＤＳ１０２への転送が行われてノードＰＩＸの電位はΔＶ２１だけ上昇する。
　なお、図３６および図３７においては、ノードＭＲＹの電位もノードＰＩＸの電位の変化に従って図３５とは異なるものとなるが、ここでは図示を省略する。
　図３６および図３７から分かるように、ノードＰＩＸの電位は、書き込み期間Ｔ１０１中における期間ｔ１０２と、リフレッシュ期間Ｔ１０２中における期間ｔ１０５および期間ｔ１０９とで、Ｈｉｇｈ電位およびＬｏｗ電位の範囲が異なってしまう。
　従って、メモリ回路ＭＲ１０９に液晶容量Ｃｌｃを付加して表示装置として動作させる場合に、画素電極と共通電極ＣＯＭとの電位差が期間ｔ１０２と期間ｔ１０５および期間ｔ１０９とで異なってしまうという問題が生じる。図３６および図３７では、共通電極ＣＯＭをＨｉｇｈとＬｏｗとに反転交流駆動する例が記載されており、ＨｉｇｈレベルをＨ１、ＬｏｗレベルをＬ１とした場合に、画素電極と共通電極ＣＯＭとの間で正負両極性の白表示および黒表示が可能な構成であるが、引き込み現象が発生するために、期間ｔ１０２における液晶印加電圧の実効値が正負で等しくならない。これはフリッカとなって観測されてしまう。
　また、書き込み期間Ｔ１０１における共通電極ＣＯＭの電位をシフトさせて液晶印加電圧の実効値を正負で等しくしようとすると、書き込み期間Ｔ１０１とリフレッシュ期間Ｔ１０２との切り替え時に共通電極ＣＯＭの電位が変動することによる画面ノイズが発生してしまうので好ましくない。
　このように、従来のメモリ回路を備えた画素を有する表示装置においては、データ信号を書き込んだ直後の画素内のデータ電位が、メモリ回路のリフレッシュによるデータ電位と異なってしまうことにより、表示品位が低下するという問題があった。
　本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、リフレッシュしながらデータを保持するメモリ回路を備えた画素にデータ信号を書き込んだ直後の画素内のデータ電位が、メモリ回路のリフレッシュによるデータ電位と異なりにくい表示装置、および、表示装置の駆動方法を実現することにある。
　本発明の表示装置は、上記課題を解決するために、
　データ信号電位として供給されて書き込まれたデータに対応するデータ電位をリフレッシュしながら保持するメモリ回路を備えた画素をマトリクス状に有するアクティブマトリクス型の表示装置であって、
　上記データ信号電位は、上記メモリ回路のリフレッシュ動作により生成される書き込み時と同極性の上記データ電位と異なっていることを特徴としている。
　上記の発明によれば、データを画素に書き込むときに、引き込み現象によって書き込み直後のデータ電位がデータ信号電位から変動しても、データ信号電位が、リフレッシュ動作により生成される書き込み時と同極性のデータ電位と異なっているので、書き込み直後のデータ電位を、リフレッシュ動作により生成される書き込み時と同極性のデータ電位に非常に近い電位とすることができる。
　以上により、リフレッシュしながらデータを保持するメモリ回路を備えた画素にデータ信号を書き込んだ直後の画素内のデータ電位が、メモリ回路のリフレッシュによるデータ電位と異なりにくい表示装置を実現することができるという効果を奏する。
　本発明の表示装置の駆動方法は、上記課題を解決するために、
　データ信号電位として供給されて書き込まれたデータに対応するデータ電位をリフレッシュしながら保持するメモリ回路を備えた画素をマトリクス状に有するアクティブマトリクス型の表示装置を駆動する、表示装置の駆動方法であって、
　上記データ信号電位は、上記メモリ回路のリフレッシュ動作により生成される書き込み時と同極性の上記データ電位と異なっていることを特徴としている。
　上記の発明によれば、データを画素に書き込むときに、引き込み現象によって書き込み直後のデータ電位がデータ信号電位から変動しても、データ信号電位が、リフレッシュ動作により生成される書き込み時と同極性のデータ電位と異なっているので、書き込み直後のデータ電位を、リフレッシュ動作により生成される書き込み時と同極性のデータ電位に非常に近い電位とすることができる。
　以上により、リフレッシュしながらデータを保持するメモリ回路を備えた画素にデータ信号を書き込んだ直後の画素内のデータ電位が、メモリ回路のリフレッシュによるデータ電位と異なりにくい表示装置を実現することができるという効果を奏する。
　本発明の表示装置は、以上のように、
　データ信号電位として供給されて書き込まれたデータに対応するデータ電位をリフレッシュしながら保持するメモリ回路を備えた画素をマトリクス状に有するアクティブマトリクス型の表示装置であって、
　上記データ信号電位は、上記メモリ回路のリフレッシュ動作により生成される書き込み時と同極性の上記データ電位と異なっている。
　以上により、リフレッシュしながらデータを保持するメモリ回路を備えた画素にデータ信号を書き込んだ直後の画素内のデータ電位が、メモリ回路のリフレッシュによるデータ電位と異なりにくい表示装置を実現することができるという効果を奏する。
本発明の実施形態を示すものであり、第１の画素回路の第１の動作を示す信号図である。 本発明の実施形態を示すものであり、第１の画素回路の第２の動作を示す信号図である。 第１の画素回路の第３の動作を示す信号図である。 第１の画素回路の第４の動作を示す信号図である。 本発明の実施形態を示すものであり、第２の画素回路の第１の動作を示す信号図である。 本発明の実施形態を示すものであり、第２の画素回路の第２の動作を示す信号図である。 本発明の実施形態を示すものであり、第１のメモリ回路の構成を示す回路図である。 図７のメモリ回路の書き込み動作を示す信号図である。 図７のメモリ回路の他の書き込み動作を示す信号図である。 図７のメモリ回路の読み出し動作を示す信号図である。 本発明の実施形態を示すものであり、データの極性を説明する図である。 本発明の実施形態を示すものであり、第２のメモリ回路の構成を示す回路図である。 図１２のメモリ回路の書き込み動作を示す信号図である。 本発明の実施形態を示すものであり、第３のメモリ回路の構成を示す回路図である。 図１４のメモリ回路の書き込み動作を示す信号図である。 本発明の実施形態を示すものであり、第４のメモリ回路の構成を示す回路図である。 図１６のメモリ回路の書き込み動作を示す信号図である。 本発明の実施形態を示すものであり、第５のメモリ回路の構成を示す回路図である。 図１８のメモリ回路の書き込み動作を示す信号図である。 図１８のメモリ回路の他の書き込み動作を示す信号図である。 本発明の実施形態を示すものであり、第６のメモリ回路の構成を示す回路図である。 図２１のメモリ回路の書き込み動作を示す信号図である。 本発明の実施形態を示すものであり、第７のメモリ回路の構成を示す回路図である。 図２３のメモリ回路の書き込み動作を示す信号図である。 本発明の実施形態を示すものであり、第８のメモリ回路の構成を示す回路図である。 図２５のメモリ回路の書き込み動作を示す信号図である。 本発明の実施形態を示すものであり、メモリ装置の構成を示すブロック図である。 図２７のメモリ装置が備えるメモリセルと配線との配置構成を示すブロック図である。 図２８のメモリセルの構成を示すブロック図である。 図２９のメモリセルの動作を示す図であり、（ａ）ないし（ｈ）は、メモリセルの各動作を示す図である。 本発明の実施形態を示すものであり、表示装置の構成を示すブロック図である。 図３１の表示装置が備える画素の構成を示す回路図である。 図３２の画素の動作を示す信号図である。 従来技術を示すものであり、メモリ回路の構成を示す回路図である。 図３４のメモリ回路の書き込み動作を示す信号図である。 図３４のメモリ回路の第１の動作の課題を示す図である。 図３４のメモリ回路の第２の動作の課題を示す図である。 本発明の実施形態を示すものであり、第９のメモリ回路の構成を示す回路図である。 図３８のメモリ回路の書き込み動作を示す信号図である。 本発明の実施形態を示すものであり、第１０のメモリ回路の構成を示す回路図である。 図４０のメモリ回路の書き込み動作を示す信号図である。
〔実施の形態１〕
　本発明の一実施形態について図１～図４、図７～図３３、図３８～図４１を用いて説明すれば以下の通りである。
　本実施形態の表示装置およびメモリ回路については、後述の図７～図３３、図３８～図４１の説明に詳細に記載されている。ここでは、まず本実施形態の骨子について説明する。
　最初に図３および図４を用い、図３１の液晶表示装置３が有する図３２の画素回路ＭＲ９の動作について、引き込み現象が発生することにより生じる問題を説明する。
　以下では、データの２値論理レベルをＨｉｇｈレベルのＨ１とＬｏｗレベルのＬ１とで表し、Ｈ１の電位をＶｈ１、Ｌ１の電位をＶｌ１とする。
　図３は、画素回路ＭＲ９に２値論理レベルのうちのＨｉｇｈ（Ｈ１）を書き込む場合の信号図である。
　トランジスタＮ１がＯＦＦ状態になることによる引き込み電圧がΔＶｔｋｈであるならば、画素回路ＭＲ９にデータを書き込んで期間ｔ２ｉにおいてトランジスタＮ１をＯＦＦ状態にすると、ノードＰＩＸの電位がＶｈ２＝Ｖｈ１－ΔＶｔｋｈとなり、Ｈ１より低いレベルのＨｉｇｈレベルであるＨ２となる。ここで、ゲートラインＧＬ（ｉ）のＨｉｇｈ電位は十分に高く設定されており、トランジスタＮ１のＯＮ状態にはおける電圧降下は小さいとして無視している。期間ｔ５でも同様の引き込み現象が起きる。
　期間ｔ７ではトランジスタＮ４がＯＦＦ状態となることによる引き込み現象が発生し、引き込み電圧をΔＶｔｎｌとすると、ノードＰＩＸの電位はＶｌ１－ΔＶｔｎｌとなる。
　期間ｔ８ではデータ保持部ＤＳ１からデータ保持部ＤＳ２への転送が行われてノードＰＩＸの電位はΔＶｘ１だけ上昇する。これにより、ノードＰＩＸはＬ１とは一般に異なるＬｏｗレベルであるＬ２となる。
　レベルＬ２について、期間ｔ７におけるノードＭＲＹの電位をＶｍｒｙとすると、
　Ｖｌ２＝{Ｃａ１×（Ｖｌ１－ΔＶｔｎｌ）＋Ｃｂ１×Ｖｍｒｙ}／（Ｃａ１＋Ｃｂ１）
となる。但し、容量Ｃａ１の容量値をＣａ１、容量Ｃｂ１の容量値をＣｂ１とした。
　期間ｔ１１ではトランジスタＮ１がＯＦＦ状態になることによる引き込み現象が発生してノードＰＩＸはＨ２＝Ｈ１－Ｖｔｋｈとなる。
　期間ｔ１４ではデータ保持部ＤＳ１からデータ保持部ＤＳ２への転送が行われてノードＰＩＸの電位はΔＶｙ１だけ低下する。これにより、ノードＰＩＸはＨ２よりも低いレベルのＨｉｇｈレベルであるＨ３となる。
　レベルＨ２について、期間ｔ１３におけるノードＭＲＹの電位をＶｍｒｙとすると、
　Ｖｈ３＝{Ｃａ１×（Ｖｈ２－ΔＶｔｎｈ）＋Ｃｂ１×Ｖｍｒｙ}／（Ｃａ１＋Ｃｂ１）
となる。但し、容量Ｃａ１の容量値をＣａ１、容量Ｃｂ１の容量値をＣｂ１とした。
　図４は、画素回路ＭＲ９に２値論理レベルのうちのＬｏｗ（Ｌ１）を書き込む場合の信号図である。
　画素回路ＭＲ９にデータを書き込んで期間ｔ２ｉにおいてトランジスタＮ１をＯＦＦ状態にすると、ノードＰＩＸの電位がＶｌ３＝Ｖｌ１－ΔＶｔｋｌとなり、Ｌ１より低いレベルのＬｏｗレベルであるＬ３となる。期間ｔ５では引き込み現象によってノードＰＩＸはＨ２となる。
　期間ｔ８ではデータ保持部ＤＳ１からデータ保持部ＤＳ２への転送が行われてノードＰＩＸの電位はΔＶｙ１だけ低下する。これにより、ノードＰＩＸの電位はＶｈ３＝Ｖｈ２－ΔＶｙ１となり、レベルはＨ３となる。
　期間ｔ１１ではトランジスタＮ１がＯＦＦ状態になることによる引き込み現象が発生してノードＰＩＸはＨ２となる。
　期間ｔ１３ではトランジスタＮ４がＯＦＦ状態となることによる引き込み現象が発生し、ノードＰＩＸの電位はＶｌ１－ΔＶｔｎｌとなる。
　期間ｔ１４ではデータ保持部ＤＳ１からデータ保持部ＤＳ２への転送が行われてノードＰＩＸの電位はΔＶｘ１だけ低下する。これにより、ノードＰＩＸのレベルはＬ２となる。
　図３および図４から分かるように、ノードＰＩＸの電位は、書き込み期間Ｔ１ｉ中における期間ｔ２ｉと、リフレッシュ期間Ｔ２中における期間ｔ８および期間ｔ１４とで、Ｈｉｇｈ電位およびＬｏｗ電位の範囲が異なってしまう。
　従って、画素電極と共通電極ＣＯＭとの電位差が期間ｔ２ｉと期間ｔ８および期間ｔ１４とで異なってしまうという問題が生じ、フリッカが観測される。
　また、書き込み期間Ｔ１ｉにおける共通電極ＣＯＭの電位をシフトさせて液晶印加電圧の実効値を正負で等しくしようとすると、書き込み期間Ｔ１ｉとリフレッシュ期間Ｔ２との切り替え時に共通電極ＣＯＭの電位が変動することによる画面ノイズが発生してしまうので好ましくない。
　そこで、本実施形態では、図１および図２に示すように、駆動信号発生回路／映像信号発生回路３４からソースラインＳＬ（ｊ）に供給するデータ信号電位を、ＨｉｇｈレベルのＨ０とＬｏｗレベルのＬ０とで表すようにする。図１はレベルＨ０のデータ信号電位を書き込む場合の信号図であり、図２はレベルＬ０のデータ信号電位を書き込む場合の信号図である。
　このレベルＨ０とレベルＬ０とで表されるデータ信号電位は、画素回路ＭＲ９のリフレッシュ動作により生成される書き込み時と同極性のデータ電位（２値論理レベル）と異なっている。例えば、データの書き込み時と、リフレッシュ動作に伴って発生するビデオ書き込み時との引き込み電圧の違いと、リフレッシュ動作時の容量カップリングに伴って発生する電圧分とだけ異なっている。
　この構成によれば、データを画素４０に書き込むときに、引き込み現象によって書き込み直後のデータ電位がデータ信号電位から変動しても、データ信号電位が、リフレッシュ動作により生成される書き込み時と同極性のデータ電位と異なっているので、書き込み直後のデータ電位を、リフレッシュ動作により生成される書き込み時と同極性のデータ電位に非常に近い電位とすることができる。
　図１および図２では、レベルＨ０をレベルＨ１よりも引き込み電圧ΔＶｔｈｈ－ΔＶｔｋｈ＋ΔＶｙだけ高くなるように、また、レベルＬ０をレベルＬ１よりも引き込み電圧ΔＶｔｈｌ－ΔＶｔｋｌ＋ΔＶｘ２だけ高くなるようにしている。
　これにより、期間ｔ２ｉにおけるノードＰＩＸのＨｉｇｈレベルはＨ０、ＬｏｗレベルはＬ０となる。また、期間ｔ８および期間ｔ１４におけるノードＰＩＸのＨｉｇｈレベルはＨ４、ＬｏｗレベルはＬ４となる。ここで、レベルＨ４についてＶｈ４＝Ｖｈ０＋ΔＶｔｈｈ―ΔＶｔｋｈ＋ΔＶｙであり、レベルＬ４についてＶｌ４＝Ｖｌ０―ΔＶｔｈｌ＋ΔＶｔｋｌ－ΔＶｘ２である。
　従って、期間ｔ２ｉと期間ｔ８および期間ｔ１４とで互いに、正負両極性の液晶印加電圧を非常に近い電圧とすることができる。また、期間ｔ２ｉにおけるデータ電位のＨｉｇｈレベルおよびＬｏｗレベルを、それぞれ、期間ｔ８および期間ｔ１４におけるＨ４およびＬ４に等しくするようにすれば、期間ｔ２ｉと期間ｔ８および期間ｔ１４とで互いに、正負両極性の液晶印加電圧を等しくすることが可能となる。
　以上により、リフレッシュしながらデータを保持するメモリ回路を備えた画素にデータ信号を書き込んだ直後の画素内のデータ電位が、メモリ回路のリフレッシュによるデータ電位と異なりにくい表示装置を実現することができる。従って、フリッカを抑制することができる。
　なお、上記例では、引き込み現象が電位を低下させる方向に起こる場合を想定したが、これに限ることはなく、引き込み現象が電位を上昇させる方向に起こる場合も本発明の適用範囲内である。その場合には、Ｈ０およびＬ０はそれぞれ、Ｈ１およびＬ１よりも低いレベルとする。
　また、本実施形態によれば、データ信号電位およびデータ電位は２値論理レベルで表されるので、データ信号電位が取る２値論理レベルの各電位を、データ電位が取る２値論理レベルの各電位と異ならせることにより、書き込んだ直後の画素内のデータ電位を、メモリ回路のリフレッシュによるデータ電位と異なりにくくすることができる。
　また、本実施形態によれば、画素回路ＭＲ９の構成から明らかなように、データは１ビットからなるので、メモリ回路に１ビットのデータを保持することとなる。従って、白表示および黒表示といったような２階調表示をメモリ動作モードで行うことができる。
　また、本実施形態によれば、画素４０へのデータの書き込みにおいては、画素４０を行ごとに順次走査して全ての画素４０に上記データの書き込みを行う書き込み期間が設けられており、書き込み期間が終了した後に、データ電位のリフレッシュを行う。
　この構成によれば、リフレッシュ動作をメモリ回路内部で行う場合には、書き込み期間において全ての画素４０にデータの書き込みを行ってから、全ての画素４０に対して一斉にリフレッシュ動作を行うことができる。
　また、本実施形態によれば、データ信号電位は、リフレッシュ動作により生成される書き込み時と同極性のデータ電位よりも、データの書き込みに伴って発生する引き込み電圧分だけ異なっているので、書き込み直後のデータ電位を、リフレッシュ動作により生成される書き込み時と同極性のデータ電位にほぼ等しくすることができる。
　以下に、本実施形態に適用可能なメモリ回路の構成と、そのメモリ回路を備えるメモリ装置、表示装置について説明する。
＜メモリ回路とメモリ装置の実施形態＞
　メモリ回路とメモリ装置の実施形態について、図７ないし図３０を用いて説明する。
　本実施形態では、データの書き込みおよび読み出しが可能なメモリ装置について説明する。
　図２７に、本実施形態のメモリ装置１の構成を示す。
　メモリ装置１は、メモリアレイ１０、入出力インターフェース１１、命令デコーダ１２、タイミング生成回路１３、ワード線制御回路１４、および、書き込み／読み出し回路１５を備えている。
　メモリアレイ１０は、図２８に示すように、メモリセル２０がｎ行ｍ列のマトリクス状に配置された構成である。各メモリセル２０はデータを独立に保持する。ｉ番目（ｉは整数、１≦ｉ≦ｎ）のロウ（Ｒｏｗ）とｊ番目（ｊは整数、１≦ｊ≦ｍ）のコラム（Ｃｏｌｕｍｎ）との交点に位置するメモリセル２０に対するデータの書き込みおよび読み出しは、ｉ番目のロウに接続された第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）と、ｊ番目のコラムに接続されたビット線Ｙｊによって制御される。
　入出力インターフェース１１は、メモリ装置１とメモリ装置１の外部との間のデータの入出力を制御するインターフェースであって、例えば４線式シリアルインタフェースを用いる場合には、図２７に示すように、シリアルチップセレクト信号ＳＣＳ、シリアルクロック信号ＳＣＬＫ、シリアルデータ入力信号ＳＤＩ、および、シリアルデータ出力信号ＳＤＯの伝送を制御する。これにより、外部から書き込み／読み出しの命令やアドレス／データを取り込んだり、メモリアレイ１０から読み出したデータを外部へ出力したりする。入出力インターフェース１１としては、４線シリアル方式に限らず、例えばパラレル方式であってもよい。
　命令デコーダ１２は、入出力インターフェース１１およびタイミング生成回路１３のそれぞれと接続されている。命令デコーダ１２は、入出力インターフェース１１から取り込んだ命令を解釈して、その解釈に従った動作モードを選択してタイミング生成回路１３に伝達する回路である。
　タイミング生成回路１３は、入出力インターフェース１１、命令デコーダ１２、ワード線制御回路１４、および、書き込み／読み出し回路１５のそれぞれと接続されている。タイミング生成回路１３は、命令デコーダ１２によって決定されたモードに従って、各動作に必要な内部タイミング信号を生成する回路である。タイミングの基底となるクロック信号は、外部システムから入出力インターフェース１１を介して入力されてもよいし、発振器等によってメモリ装置１の内部あるいはタイミング生成回路１３の内部で発生させてもよい。
　ワード線制御回路（ロウドライバ）１４は、メモリアレイ１０、入出力インターフェース１１、および、タイミング生成回路１３のそれぞれと接続されている。ワード線制御回路１４は、入出力インターフェース１１から入力される書き込み／読み出しアドレスに従って、メモリアレイ１０の各ロウに接続された第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）（ｉはロウ番号）という複数種類のワード線の中から適宜選択したものを、タイミング生成回路１３によって生成された内部タイミング信号に従って制御する。
　書き込み／読み出し回路（コラムドライバ）１５は、メモリアレイ１０、入出力インターフェース１１、および、タイミング生成回路１３のそれぞれと接続されている。書き込み／読み出し回路１５は、タイミング生成回路１３によって生成された内部タイミング信号に従って、メモリアレイ１０の各コラムに接続されたビット線Ｙｊ（ｊはコラム番号）を制御する回路である。書き込み／読み出し回路１５は、データの書き込み時には入出力インターフェース１１から入力される書き込みデータに従った２値論理レベルをビット線に印加し、データの読み出し時には各ビット線の電位をセンスし、センス値に従ったデータを入出力インターフェース１１に出力する。２値論理レベルは第１の電位レベルと第２の電位レベルとで表される。例えば、第１の電位レベルと第２の電位レベルとのうちの一方がＨｉｇｈ電位で表され、他方がＬｏｗ電位で表される。第１の電位レベルと第２の電位レベルとは論理レベルであるので、それぞれが取り得る電位にはある範囲が存在してもよい。
　図２９に、各メモリセル２０の構成の概念を示す。
　メモリセル２０は、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、リフレッシュ出力制御部ＲＳ１、および、供給源ＶＳ１を備えている。
　また、メモリアレイ１０には、データ入力線ＩＮ１、スイッチ制御線ＳＣ１、データ転送制御線ＤＴ１、および、リフレッシュ出力制御線ＲＣ１が設けられており、図２８では、ビット線Ｙｊがデータ入力線ＩＮ１に、第１ワード線Ｘｉ（１）がスイッチ制御線ＳＣ１に、第２ワード線Ｘｉ（２）がデータ転送制御線ＤＴ１に、第３ワード線Ｘｉ（３）がリフレッシュ出力制御線ＲＣ１に、それぞれ相当している。
　スイッチ回路ＳＷ１は、ワード線制御回路１４によりスイッチ制御線ＳＣ１（第１の配線）を介して駆動されることによって、データ入力線ＩＮ１（第４の配線）と第１データ保持部（第１保持部）ＤＳ１との間の導通と遮断とを選択的に行う。
　第１データ保持部ＤＳ１は、第１データ保持部ＤＳ１に入力される２値論理レベルを保持する。
　データ転送部（転送部）ＴＳ１は、ワード線制御回路１４によりデータ転送制御線ＤＴ１（第２の配線）を介して駆動されることによって、第１データ保持部ＤＳ１に保持されている２値論理レベルを第１データ保持部ＤＳ１が保持したまま第２データ保持部ＤＳ２へ転送する転送動作と、上記転送動作を行わない非転送動作とを選択的に行う。なお、データ転送制御線ＤＴ１に供給される信号は全メモリセル２０に共通であるので、データ転送制御線ＤＴ１は必ずしもロウごとに設けられてワード線制御回路１４によって駆動される必要はなく、書き込み／読み出し回路１５やその他のものによって駆動されてもよい。
　第２データ保持部（第２保持部）ＤＳ２は、第２データ保持部ＤＳ２に入力される２値論理レベルを保持する。
　リフレッシュ出力制御部（第１制御部）ＲＳ１は、ワード線制御回路１４によりリフレッシュ出力制御線ＲＣ１（第３の配線）を介して駆動されることによって第１の動作を行う状態または第２の動作を行う状態に選択的に制御される。なお、リフレッシュ出力制御線ＲＣ１に供給される信号は全メモリセル２０に共通であるので、リフレッシュ出力制御線ＲＣ１は必ずしもロウごとに設けられてワード線制御回路１４によって駆動される必要はなく、書き込み／読み出し回路１５やその他のものによって駆動されてもよい。
　第１の動作は、第２データ保持部ＤＳ２に保持されている２値論理レベルが第１の電位レベルであるか第２の電位レベルであるかという制御情報に応じて、リフレッシュ出力制御部への入力を取り込んでリフレッシュ出力制御部ＲＳ１の出力として第１データ保持部ＤＳ１に供給するアクティブ状態となるか、リフレッシュ出力制御部ＲＳ１の出力を停止する非アクティブ状態となるかを選択する動作である。
　第２の動作は、上記制御情報に関わらずリフレッシュ出力制御部ＲＳ１の出力を停止する動作である。
　供給源ＶＳ１は、リフレッシュ出力制御部ＲＳ１の入力に、設定された電位の供給を行う。
　次に、上記メモリセル２０の状態の遷移について、図３０の（ａ）～（ｈ）を用いて説明する。ここでは、第１の電位レベルをＨｉｇｈとして「Ｈ」を、第２の電位レベルをＬｏｗとして「Ｌ」を、それぞれ図に示してある。また、上下に「Ｈ」および「Ｌ」が並んで記載されている箇所は、上段がメモリセル２０に「Ｈ」を書き込む場合の電位レベルの遷移状態を、下段がメモリセル２０に「Ｌ」を書き込む場合の電位レベルの遷移状態をそれぞれ示す。
　データの書き込みモードにおいては、まず、データの書き込み期間Ｔ１が設けられる。
　書き込み期間Ｔ１においては、図３０の（ａ）に示すように、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１がＯＮ状態とされ、データ入力線ＩＮ１からスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、データに対応した第１の電位レベルと第２の電位レベルとのいずれかで表される保持対象の２値論理レベルが入力される。
　第１データ保持部ＤＳ１に２値論理レベルが入力されると、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１はＯＦＦ状態とされる。またこのとき、データ転送制御線ＤＴ１によってデータ転送部ＴＳ１がＯＮ状態すなわち転送動作する状態とされ、第１データ保持部ＤＳ１に入力された２値論理レベルは保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に２値論理レベルが転送される。第２データ保持部ＤＳ２に２値論理レベルが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。
　また、書き込み期間Ｔ１に続いてリフレッシュ期間Ｔ２が設けられる。
　図３０の（ｂ）に示すように、リフレッシュ期間Ｔ２においては、まず、書き込み／読み出し回路１５からデータ入力線ＩＮ１に、第１の電位レベルを出力しておく。
　そして、図３０の（ｃ）に示すように、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１がＯＮ状態とされ、データ入力線ＩＮ１からスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、第１の電位レベルが入力される。第１データ保持部ＤＳ１に第１の電位レベルが入力されると、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１はＯＦＦ状態とされる。
　次いで、図３０の（ｄ）に示すように、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御される。リフレッシュ出力制御部ＲＳ１の第１の動作は、このときに第２データ保持部ＤＳ２に２値論理レベルとして第１の電位レベルと第２の電位レベルとのうちのいずれが保持されているかを表す制御情報に応じて異なる。
　すなわち、第２データ保持部ＤＳ２に第１の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１は、第２データ保持部ＤＳ２に第１の電位レベルが保持されていることを示す第１の制御情報が第２データ保持部ＤＳ２からリフレッシュ出力制御部ＲＳ１に伝達されることによりアクティブ状態となり、リフレッシュ出力制御部ＲＳ１への入力を取り込んでリフレッシュ出力制御部ＲＳ１の出力として第１データ保持部ＤＳ１に供給する動作を行う。リフレッシュ出力制御部ＲＳ１がこの第１の動作を行うとき、供給源ＶＳ１の電位は、第１の制御情報がリフレッシュ出力制御部ＲＳ１に伝達されている期間において少なくとも最終的にはリフレッシュ出力制御部ＲＳ１の入力に第２の電位レベルを供給することができるように、設定されている。この場合には、第１データ保持部ＤＳ１は、それまで保持していた２値論理レベルに上書きされる状態で、リフレッシュ出力制御部ＲＳ１から供給された第２の電位レベルを保持する。
　一方、第２データ保持部ＤＳ２に第２の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、第２データ保持部ＤＳ２に第２の電位レベルが保持されていることを示す第２の制御情報が第２データ保持部ＤＳ２からリフレッシュ出力制御部ＲＳ１に伝達されることにより、出力を停止した状態（図中「×」で示す）となる。この場合には、第１データ保持部ＤＳ１はそれまで保持していた第１の電位レベルを保持し続ける。
　その後、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。
　リフレッシュ期間Ｔ２では、次いで、図３０の（ｅ）に示すように、データ転送制御線ＤＴ１によってデータ転送部ＴＳ１が転送動作する状態とされ、それまで第１データ保持部ＤＳ１に保持されていた２値論理データは、第１データ保持部ＤＳ１に保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に転送される。第１データ保持部ＤＳ１から第２データ保持部ＤＳ２にデータが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。
　次いで、図３０の（ｆ）に示すように、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１がＯＮ状態とされ、データ入力線ＩＮ１からスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、第１の電位レベルが入力される。第１データ保持部ＤＳ１に第１の電位レベルが入力されると、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１はＯＦＦ状態とされる。
　次いで、図３０の（ｇ）に示すように、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１が第１の動作を行う状態に制御される。第２データ保持部ＤＳ２に第１の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１はアクティブ状態となり、供給源ＶＳ１から供給される第２の電位レベルを第１データ保持部ＤＳ１に供給する動作を行う。この場合には、第１データ保持部ＤＳ１は、それまで保持していた２値論理レベルに上書きされる状態で、リフレッシュ出力制御部ＲＳ１から供給された第２の電位レベルを保持する。一方、第２データ保持部ＤＳ２に第２の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。この場合には、第１データ保持部ＤＳ１はそれまで保持していた第１の電位レベルを保持し続ける。その後、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１が第２の動作を行う状態に制御され、出力を停止した状態となる。
　次いで、図３０の（ｈ）に示すように、データ転送制御線ＤＴ１によってデータ転送部ＴＳ１が転送動作する状態とされ、それまで第１データ保持部ＤＳ１に保持されていた２値論理レベルは、第１データ保持部ＤＳ１に保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に転送される。第１データ保持部ＤＳ１から第２データ保持部ＤＳ２に２値論理レベルが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。
　上記の一連の動作により、図３０の（ｈ）では、第１データ保持部ＤＳ１および第２データ保持部ＤＳ２において、図３０の（ａ）の書き込み期間Ｔ１で書き込んだ２値論理レベルが復元される。従って、図３０の（ｈ）の後に図３０の（ｂ）～（ｈ）までの動作を任意数繰り返しても書き込み期間Ｔ１で書き込んだデータが同様に復元される。
　ここで、書き込み期間Ｔ１に第１の電位レベル（ここではＨｉｇｈ）が書き込まれた場合には、図３０の（ｄ）と図３０の（ｆ）とで１回ずつレベル反転されてリフレッシュされることにより、第１の電位レベルに復元され、書き込み期間Ｔ１に第２の電位レベル（ここではＬｏｗ）が書き込まれた場合には、図３０の（ｃ）と図３０の（ｇ）とで１回ずつ反転されてリフレッシュされることにより、第２の電位レベルに復元される。
　なお、第１の電位レベルをＬｏｗ、第２の電位レベルをＨｉｇｈとする場合には、上述の動作論理を反転させればよい。
　リフレッシュ期間Ｔ２において、図３０の（ｃ）・（ｆ）のようにデータ入力線ＩＮ１から第１データ保持部ＤＳ１に第１の電位レベルを供給するとともに、図３０の（ｄ）・（ｇ）のようにリフレッシュ出力制御部ＲＳ１が供給源ＶＳ１から第１データ保持部ＤＳ１に第２の電位レベルを供給するようにしたので、リフレッシュ動作を行うのに従来のようなインバータを備える必要がない。
　このように、メモリ装置１によれば、各メモリセル２０に対して、第１データ保持部Ｄｓ１に２値論理データを書き込んだ後に、インバータを用いることなく、第１の電位レベルと第２の電位レベルとのうちの一方をデータ入力線ＩＮ１から供給し、他方を供給源ＶＳ１から供給することによって、メモリセル２０に書き込んだ２値論理データに対応する２値論理レベルを、レベル反転させながらリフレッシュすることができる。そして、リフレッシュされた状態では第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との２値論理レベルが互いに等しいため、データ転送部ＴＳ１に転送動作を行わせても第１データ保持部ＤＳ１および第２データ保持部ＤＳ２の電位レベルに変化がない。これにより、リフレッシュした２値論理レベルを、データ転送部ＴＳ１を転送動作する状態にしながら第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方で長時間保持することが可能になる。このとき、第１データ保持部ＤＳ１と第２データ保持部ＤＳ２とがデータ転送部ＴＳ１を介して接続されているので、データ転送部ＴＳ１の転送素子にオフリーク電流が存在することは２値論理レベルの保持とは無関係になる。また、２値論理レベルは、全体として第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との和で表される大きな電気容量に保持されている状態となり、外部からのノイズの影響によっても２値論理レベルの電位は変動しにくい。
　従って、データ転送部ＴＳ１に用いられる転送素子にオフリーク電流が存在しても、第２データ保持部ＤＳ２の２値論理レベルを保持する保持ノードの電位は、第１データ保持部ＤＳ１の保持ノードの電位とともに長時間保持されるために変動しにくい。従来のメモリセルでは、図３５に期間ｔ１０５および期間ｔ１０９で示すように、リフレッシュされた状態では、第１データ保持部ＤＳ１０１と第２データ保持部ＤＳ１０２とがデータ転送部ＴＳ１００の転送素子（トランジスタＮ１０１）によって電気的に分離された状態で互いに異なる２値論理レベルを保持する時間が長かったため、転送素子のオフリーク電流が第２データ保持部ＤＳ１０２の電位に大きな影響を与えていた。
　また、第２データ保持部ＤＳ２の保持ノードの電位が変動したとしても、第１の動作を行っているリフレッシュ制御部ＲＳ１に対する制御情報がアクティブレベルと非アクティブレベルとの間で入れ替わってしまうほど変動時間は長くない。
　また、仮にリフレッシュ制御部ＲＳ１にインバータが存在していると仮定した場合には、インバータが動作するアクティブレベルとしてＨｉｇｈレベルとＬｏｗレベルという２つの相補的なレベルが存在するため、第２データ保持部ＤＳ２の電位がインバータに同じ動作を安定に維持させるレベルとして存在し得る範囲は狭い。例えば、第２データ保持部ＤＳ２の電位をＬｏｗレベルとして、Ｐチャネル型トランジスタがＯＮ状態、Ｎチャネル型トランジスタがＯＦＦ状態となるようにインバータを動作させているときに、Ｐチャネル型トランジスタのゲート電位が少し上昇すると、Ｎチャネル型トランジスタが導通する危険性がある。しかし、この状況を回避するためにＮチャネル型トランジスタの閾値電圧を大きく設計すると、Ｐチャネル型トランジスタがＯＦＦ状態、Ｎチャネル型トランジスタがＯＮ状態となるように動作させたいときにＨｉｇｈレベルがアクティブレベルとして機能する範囲が狭くなってしまう。これに対して、本実施形態ではリフレッシュ制御部ＲＳ１のアクティブレベルは第１の電位レベルと第２の電位レベルとのいずれか一方であるので、リフレッシュ制御部ＲＳ１に対する制御情報が非アクティブレベルとして存在する範囲を広く取ることにより、非アクティブレベルがアクティブレベルへ変動する危険性は小さくなる。一方、アクティブレベルはリフレッシュ制御部ＲＳ１の第１の動作におけるアクティブ状態の初期に機能すれば、供給部ＶＳ１から第１データ保持部ＤＳ１への出力の目的は容易に達成されるため、最終的に非アクティブレベルへ変動したとしても、リフレッシュ制御部ＲＳ１の誤動作を招来しにくい。従って、第２データ保持部ＤＳ２の保持ノードの電位が変動したとしても、リフレッシュ制御部ＲＳ１が誤動作してしまわないようなマージンの大きい設計を容易に行うことができる。これは例えば、リフレッシュ制御部ＲＳ１への制御情報がトランジスタのゲートに入力される場合を挙げると、当該トランジスタの閾値電圧を大きくして、非アクティブレベルとなるべき第２データ保持部ＤＳ２の電位が変動しても、ゲート・ソース間電圧がトランジスタの閾値電圧を越えにくいような設計を行うことに相当する。
　さらに、第２データ保持部ＤＳ２の保持ノードの電位が変動しても、リフレッシュ出力制御部ＲＳ１が第２の動作を行っていれば、誤動作は起こらない。
　従って、２つの保持部の間で２値論理データの転送を行う転送部に用いられる転送素子にオフリーク電流が存在しても、一方の保持部が保持する２値論理レベルに基づいてリフレッシュ動作を行う回路に、消費電流の増加や誤動作のない本来の動作を適切に行わせることができるメモリ装置を実現することができる。
　次に、当該メモリセル２０の具体的な構成および動作を、実施例を挙げて説明する。
　図７に、本実施例のメモリセル２０の構成を、等価回路としてのメモリ回路ＭＲ１で示す。
　メモリ回路ＭＲ１は、前述したように、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、および、リフレッシュ出力制御部ＲＳ１を備えている。
　スイッチ回路ＳＷ１は、Ｎチャネル型のＴＦＴであるトランジスタＮ１からなる。第１データ保持部ＤＳ１は容量（第１の容量）Ｃａ１からなる。データ転送部ＴＳ１は転送素子としてのＮチャネル型のＴＦＴであるトランジスタ（第３のスイッチ）Ｎ２からなる。第２データ保持部ＤＳ２は容量（第２の容量）Ｃｂ１からなる。リフレッシュ出力制御部ＲＳ１は、Ｎチャネル型のＴＦＴであるトランジスタ（第１のスイッチ）Ｎ３と、Ｎチャネル型のＴＦＴであるトランジスタ（第２のスイッチ）Ｎ４とからなる。容量Ｃａ１は容量Ｃｂ１よりも容量値が大きい。
　すなわち、図７では、メモリ回路を構成する全てのトランジスタがＮチャネル型のＴＦＴ（電界効果トランジスタ）からなる。従って、メモリ回路ＭＲ１はアモルファスシリコン中にも作り込みやすい。
　また、各メモリ回路ＭＲ１を駆動する配線として、前述の第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、第３ワード線Ｘｉ（３）、および、ビット線Ｙｊの他に、基準電位配線ＲＬ１がメモリ装置１に備えられている。
　また、上記のＴＦＴのような電界効果型トランジスタの一方のドレイン／ソース端子を第１のドレイン／ソース端子、他方のドレイン／ソース端子を第２のドレイン／ソース端子と呼ぶものとする。このことについては他の実施例でも同様とする。
　トランジスタＮ１のゲート端子は第１ワード線Ｘｉ（１）、トランジスタＮ１の第１のソース／ドレイン端子はビット線Ｙｊに、トランジスタＮ１の第２のソース／ドレイン端子は容量Ｃａ１の一端であるノード（保持ノード）ＰＩＸに、それぞれ接続されている。容量Ｃａ１の他端は基準電位配線ＲＬ１に接続されている。トランジスタＮ１がＯＮ状態であるときはスイッチ回路ＳＷ１は導通状態となり、トランジスタＮ１がＯＦＦ状態であるときはスイッチ回路ＳＷ１は遮断状態となる。
　トランジスタＮ２のゲート端子は第２ワード線Ｘｉ（２）に、トランジスタＮ２の第１のソース／ドレイン端子はノードＰＩＸに、トランジスタＮ２の第２のソース／ドレイン端子は容量Ｃｂ１の一端であるノード（保持ノード）ＭＲＹに、それぞれ接続されている。容量Ｃｂ１の他端は基準電位配線ＲＬ１に接続されている。トランジスタＮ２がＯＮ状態であるときはデータ転送部ＴＳ１は転送動作する状態となり、トランジスタＮ２がＯＦＦ状態であるときはデータ転送部ＴＳ１は非転送動作を行う状態となる。
　トランジスタＮ３のゲート端子はリフレッシュ出力制御部ＲＳ１の制御端子ＣＮＴ１としてノードＭＲＹに、トランジスタＮ３の第１のドレイン／ソース端子はリフレッシュ出力制御部ＲＳ１の入力端子ＩＮ１として第２ワード線Ｘｉ（２）に、トランジスタＮ３の第２のドレイン／ソース端子はトランジスタＮ４の第１のドレイン／ソース端子に、それぞれ接続されている。トランジスタＮ４のゲート端子は第３ワード線Ｘｉ（３）に、トランジスタＮ４の第２のドレイン／ソース端子はリフレッシュ出力制御部ＲＳ１の出力端子ＯＵＴ１としてノードＰＩＸに、それぞれ接続されている。すなわち、トランジスタＮ３とトランジスタＮ４とは、リフレッシュ出力制御部ＲＳ１の入力とリフレッシュ出力制御部ＲＳ１の出力との間に、トランジスタＮ３がリフレッシュ出力制御部ＲＳ１の入力側に配置されるように、互いに直列に接続されている。なお、トランジスタＮ３とトランジスタＮ４との互いの接続位置は、上記例の場合と入れ替わってもよく、トランジスタＮ３とトランジスタＮ４とは、リフレッシュ出力制御部ＲＳ１の入力とリフレッシュ出力制御部ＲＳ１の出力との間に互いに直列に接続されていればよい。
　トランジスタＮ４がＯＮ状態であるときに、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御され、トランジスタＮ４がＯＦＦ状態であるときに、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。トランジスタＮ３はＮチャネル型であるので、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときに、アクティブ状態となる制御情報すなわちアクティブレベルはＨｉｇｈ、非アクティブ状態となる制御情報すなわち非アクティブレベルはＬｏｗである。
　次に、上記の構成のメモリ回路ＭＲ１の動作について説明する。
　まず、メモリ回路ＭＲ１の書き込み動作について説明する。
　書き込み動作は、メモリ装置１の外部から伝送ラインを介して入出力インターフェース１１に書き込み命令と書き込みアドレスとが入力され、命令デコーダ１２が命令を解釈して書き込みモードとなることにより行われる。命令デコーダ１２の書き込みモードを示す信号に従い、タイミング生成回路１３は書き込み動作の内部タイミング信号を生成する。ワード線制御回路１４は入出力インターフェース１１から入力される書き込みアドレスによって選択される第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）を制御する。また、書き込み／読み出し回路１５は全てのビット線Ｙｊを制御する。以下では、書き込みアドレスによって選択される第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）を、それぞれ、第１ワード線Ｘｉｗ（１）、第２ワード線Ｘｉｗ（２）、および、第３ワード線Ｘｉｗ（３）と表記する。
　図８および図９に、メモリ回路ＭＲ１のデータの書き込み動作を示す。本実施例では、互いに異なるロウのメモリ回路ＭＲ１に対して任意のデータを書き込む場合に、メモリアレイ１０の書き込みアドレスに対応する各ロウを線順次に駆動する。従って、書き込み期間Ｔ１はロウごとに決められており、ｉ番目のロウの書き込み期間Ｔ１をＴ１ｉと表記する。図８では書き込み期間Ｔ１ｉに第１の電位レベルとしてのＨｉｇｈが書き込まれる場合を示し、図９では書き込み期間Ｔ１ｉに第２の電位レベルとしてのＬｏｗが書き込まれる場合を示している。また、図８および図９の下方に、図３０の（ａ）～（ｈ）に対応する各期間におけるノードＰＩＸの電位（左側）およびノードＭＲＹの電位（右側）を併せて示した。
　図８においては、第１ワード線Ｘｉｗ（１）、第２ワード線Ｘｉｗ（２）、および、第３ワード線Ｘｉｗ（３）には、ワード線制御回路１４からＨｉｇｈ（アクティブレベル）とＬｏｗ（非アクティブレベル）とからなる２値レベルの電位が印加される。上記２値レベルのＨｉｇｈ電位およびＬｏｗ電位については、上記の各線に個別に設定されてもよい。ビット線Ｙｊには、書き込み／読み出し回路１５から第１ワード線Ｘｉｗ（１）のＨｉｇｈ電位より低いＨｉｇｈとＬｏｗとからなる２値論理レベルが出力される。第２ワード線Ｘｉｗ（２）のＨｉｇｈ電位は、ビット線ＹｊのＨｉｇｈ電位と第１ワード線Ｘｉ（１）のＨｉｇｈ電位とのいずれかに等しく、第２ワード線Ｘｉｗ（２）のＬｏｗ電位は上記２値論理レベルのＬｏｗ電位に等しい。また、基準電位配線ＲＬ１が供給する電位は一定である。
　データの書き込み動作に対しては、書き込み期間Ｔ１ｉとリフレッシュ期間Ｔ２とが設けられている。書き込み期間Ｔ１ｉはロウごとに決められた時刻ｔｗｉから開始される。リフレッシュ期間Ｔ２は書き込みアドレスに対応するロウのメモリ回路ＭＲ１へのデータ書き込みが終了した後に、書き込みアドレスに対応しないロウをも含む全ロウに対して時刻ｔｒから一斉に開始される。書き込み期間Ｔ１ｉは、メモリ回路ＭＲ１に保持させようとするデータに対応する２値論理レベルを書き込む期間であり、順に連続する期間ｔ１ｉおよび期間ｔ２ｉからなる。リフレッシュ期間Ｔ２は、メモリ回路ＭＲ１に書き込んだ２値論理レベルをリフレッシュしながら保持する期間であり、順に連続する期間ｔ３～期間ｔ１４を有している。
　書き込み期間Ｔ１ｉにおいて、期間ｔ１ｉでは第１ワード線Ｘｉｗ（１）および第２ワード線Ｘｉｗ（２）の電位がともにＨｉｇｈとなる。第３ワード線Ｘｉｗ（３）の電位はＬｏｗである。これによりトランジスタＮ１・Ｎ２がＯＮ状態になるため、スイッチ回路ＳＷ１は導通状態、データ転送部ＴＳ１は転送動作する状態となり、ノードＰＩＸにビット線Ｙｊに供給された第１の電位レベル（ここではＨｉｇｈとする）が書き込まれる。期間ｔ２ｉでは第１ワード線Ｘｉｗ（１）の電位がＬｏｗとなる一方、第２ワード線Ｘｉｗ（２）の電位はＨｉｇｈを持続する。第３ワード線Ｘｉｗ（３）の電位はＬｏｗである。これによりトランジスタＮ１がＯＦＦ状態になるため、スイッチ回路ＳＷ１は遮断状態になる。また、トランジスタＮ２がＯＮ状態を持続するためデータ転送部ＴＳ１は転送動作する状態を維持する。従って、ノードＰＩＸからノードＭＲＹに第１の電位レベルが転送されるとともに、ノードＰＩＸ・ＭＲＹはビット線Ｙｊから切り離される。上記過程は、図３０の（ａ）の状態に相当する。
　次にリフレッシュ期間Ｔ２が開始される。リフレッシュ期間Ｔ２では、ビット線Ｙｊの電位は、第１の電位レベルであるＨｉｇｈとされる。また、第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）については、１≦ｉ≦ｎの全てのｉについて以下に説明する駆動が行われる、すなわち、全メモリセル２０について一斉にリフレッシュ動作を行う（以下、これを「全リフレッシュ動作」と呼ぶことがある）。
　リフレッシュ期間Ｔ２において、期間ｔ３では、第１ワード線Ｘｉ（１）の電位がＬｏｗとなり、第２ワード線Ｘｉ（２）の電位がＬｏｗとなり、第３ワード線Ｘｉ（３）の電位がＬｏｗとなる。これによりトランジスタＮ２がＯＦＦ状態となるためデータ転送部ＴＳ１は非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＨｉｇｈが保持される。上記過程は図３０の（ｂ）の状態に相当する。
　期間ｔ４では、第１ワード線Ｘｉ（１）の電位がＨｉｇｈとなり、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＮ状態となるためスイッチ回路ＳＷ１が導通状態となり、ノードＰＩＸにビット線Ｙｊから再びＨｉｇｈ電位が書き込まれる。
　期間ｔ５では、第１ワード線Ｘｉ（１）の電位がＬｏｗとなり、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＦＦ状態となるためスイッチ回路ＳＷ１が遮断状態となり、ノードＰＩＸは、ビット線Ｙｊから切り離されてＨｉｇｈを保持する。
　期間ｔ４～期間ｔ５の過程は図３０の（ｃ）の状態に相当する。
　期間ｔ６では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＨｉｇｈになる。これによりトランジスタＮ４がＯＮ状態になり、リフレッシュ出力制御部ＲＳ１は第１の動作を行う。また、ノードＭＲＹの電位がＨｉｇｈであることからトランジスタＮ３はＯＮ状態であるので、リフレッシュ出力制御部ＲＳ１がアクティブ状態となり、第２ワード線Ｘｉ（２）からトランジスタＮ３・Ｎ４を介してノードＰＩＸにＬｏｗ電位が供給される。第２ワード線Ｘｉ（２）は図２９における供給源ＶＳ１を兼ねている。
　期間ｔ７では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＬｏｗになる。これによりトランジスタＮ４がＯＦＦ状態になるのでリフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸは、第２ワード線Ｘｉ（２）から切り離されてＬｏｗを保持する。
　期間ｔ６～期間ｔ７の過程は図３０の（ｄ）の状態に相当する。
　期間ｔ８では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＨｉｇｈになり、第３ワード線Ｘｉ（３）の電位がＬｏｗを持続する。これによりトランジスタＮ２がＯＮ状態となるためデータ転送部ＴＳ１が転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＬｏｗとなる。ノードＰＩＸの電位は、容量Ｃｂ１からトランジスタＮ２を介して容量Ｃａ１に正電荷が移動することにより、若干の電圧ΔＶｘだけ上昇するが、Ｌｏｗの電位範囲内にある。
　この期間ｔ８はリフレッシュされた２値論理データを、データ転送部ＴＳ１を介して互いに接続された第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方によって保持する期間であり、長く設定することが可能である。このことは以後の実施例および実施形態でも同様である。
　期間ｔ９では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＬｏｗになり、第３ワード線Ｘｉ（３）の電位がＬｏｗを持続する。これによりトランジスタＮ２がＯＦＦ状態となるためデータ転送部ＴＳ１が非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＬｏｗが保持される。期間ｔ８～期間ｔ９の上記過程は図３０の（ｅ）の状態に相当する。
　期間ｔ１０では、第１ワード線Ｘｉ（１）の電位がＨｉｇｈになり、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＮ状態となるためスイッチ回路ＳＷ１は導通状態となり、ノードＰＩＸにビット線Ｙｊから再びＨｉｇｈ電位が書き込まれる。
　期間ｔ１１では、第１ワード線Ｘｉ（１）の電位がＬｏｗになり、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＦＦ状態となるためスイッチ回路ＳＷ１は遮断状態となり、ノードＰＩＸは、ビット線Ｙｊから切り離されてＨｉｇｈを保持する。
　期間ｔ１０～期間ｔ１１の過程は図３０の（ｆ）の状態に相当する。
　期間ｔ１２では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＨｉｇｈになる。これによりトランジスタＮ４がＯＮ状態になるため、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態となる。また、ノードＭＲＹの電位がＬｏｗであることからトランジスタＮ３はＯＦＦ状態であるので、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。従って、ノードＰＩＸはＨｉｇｈを保持したままとなる。
　期間ｔ１３では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＬｏｗになる。これによりトランジスタＮ４はＯＦＦ状態となるためリフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸはＨｉｇｈを保持する。
　期間ｔ１２～期間ｔ１３の上記過程は図３０の（ｇ）の状態に相当する。
　期間ｔ１４では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＨｉｇｈになり、第３ワード線Ｘｉ（３）の電位がＬｏｗを持続する。これによりトランジスタＮ２がＯＮ状態となるためデータ転送部ＴＳ１は転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＨｉｇｈとなる。ノードＰＩＸの電位は、容量Ｃａ１からトランジスタＮ２を介して容量Ｃｂ１に正電荷が移動することにより、若干の電圧ΔＶｙだけ低下するが、Ｈｉｇｈの電位範囲内にある。上記過程は図３０の（ｈ）の状態に相当する。
　この期間ｔ１４はリフレッシュされた２値論理データを、データ転送部ＴＳ１を介して互いに接続された第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方によって保持する期間であり、長く設定することが可能である。このことは以後の実施例および実施形態でも同様である。
　以上の動作により、ノードＰＩＸの電位は、期間ｔ１ｉ～期間ｔ５および期間ｔ１０～期間ｔ１４でＨｉｇｈ、期間ｔ６～期間ｔ９でＬｏｗとなり、ノードＭＲＹの電位は、期間ｔ１ｉ～期間ｔ７および期間ｔ１４でＨｉｇｈ、期間ｔ８～期間ｔ１３でＬｏｗとなる。
　この後、リフレッシュ期間Ｔ２を継続する場合には、命令デコーダ１２は期間ｔ３～期間ｔ１４の動作を繰り返す。新たなデータを書き込む、あるいは、データの読み出しを行う場合には、命令デコーダ１２はリフレッシュ期間Ｔ２を終了して全リフレッシュ動作モードを解除する。
　以上が、図８についての説明である。
　なお、全リフレッシュ動作の命令を、外部からの信号ではなく、発振器等にて内部で発生させたクロックにより生成するようにしてもよい。そうすることで外部システムが一定時間毎にリフレッシュ命令を入力する必要がなくなり、柔軟なシステム構築ができるという利点がある。本実施例によるメモリセル２０を用いたダイナミックメモリ回路においては、全リフレッシュ動作を、ワード線ごとにスキャンすることによって行う必要がなく、アレイ全体に一括で行うことができるため、一般の従来のダイナミックメモリ回路においてビット線Ｙｊの電位を破壊読み出ししながらリフレッシュするのに必要となるような周辺回路を削減することができる。
　次に、図９についての説明を行う。
　図９では、書き込み期間Ｔ１ｉにメモリセル２０に第２の電位レベルとしてのＬｏｗを書き込むが、書き込み期間Ｔ１ｉにビット線Ｙｊの電位をＬｏｗとする他は、各期間における第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）の電位変化は図８と同様である。
　これにより、ノードＰＩＸの電位は、期間ｔ１ｉ～期間ｔ３および期間ｔ１２～期間ｔ１４でＬｏｗ、期間ｔ４～期間ｔ１１でＨｉｇｈとなり、ノードＭＲＹの電位は、期間ｔ１ｉ～期間ｔ７および期間ｔ１４でＬｏｗ、期間ｔ８～期間ｔ１３でＨｉｇｈとなる。
　なお、図３０の（ａ）～（ｈ）はメモリセル２０の状態遷移を表すものであったが、図８および図９におけるメモリ回路ＭＲ１の動作ステップとしては、以下のように区分することができる。
　（１）第１のステップ（期間ｔ１ｉ～期間ｔ２ｉ（書き込み期間Ｔ１ｉ））
　第１のステップでは、書き込み／読み出し回路１５からビット線Ｙｊにデータに対応する２値論理レベルを供給した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることによりメモリセル２０に上記２値論理レベルを書き込み、メモリセル２０に上記２値論理レベルが書き込まれた状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
　（２）第２のステップ（期間ｔ３～期間ｔ４と期間ｔ９～期間ｔ１０とのそれぞれ）
　第２のステップでは、第１ステップに続いて、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより、リフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルと同じ２値論理レベルをビット線Ｙｊを介して第１データ保持部ＤＳ１に入力する。
　（３）第３のステップ（期間ｔ５～期間ｔ６と期間ｔ１１～期間ｔ１２とのそれぞれ）
　第３のステップでは、第２ステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてリフレッシュ出力制御部ＲＳ１によって第１の動作を行うとともに、第１の動作の終了時には供給源ＶＳ１からリフレッシュ出力制御部ＲＳ１の入力にリフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルの反転レベルの２値論理レベルを供給している状態とする。
　（４）第４のステップ（期間ｔ７～期間ｔ８と期間ｔ１３～期間ｔ１４とのそれぞれ）
　第４のステップでは、第３ステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
　そして、書き込み動作全体としては、まず第１ステップを実行し、第１のステップに続いて、第２のステップの開始から第４のステップの終了までの一連の動作（期間ｔ３～期間ｔ８）を１回以上実行する動作となる。
　次に、メモリ回路ＭＲ１の読み出し動作について説明する。
　読み出し動作は、メモリ装置１の外部から伝送ラインを介して入出力インターフェース１１に読み出し命令と読み出しアドレスとが入力され、命令デコーダ１２が命令を解釈して読み出しモードとなることにより行われる。命令デコーダ１２の読み出しモードを示す信号に従い、タイミング生成回路１３は読み出し動作の内部タイミング信号を生成する。ワード線制御回路１４は入出力インターフェース１１から入力される読み出しアドレスによって選択される第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）を制御する。また、書き込み／読み出し回路１５は全てのビット線Ｙｊを制御する。以下では、読み出しアドレスによって選択される第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）を、それぞれ、第１ワード線Ｘｉｒ（１）、第２ワード線Ｘｉｒ（２）、および、第３ワード線Ｘｉｒ（３）と表記する。
　メモリセル２０の動作を図１０を用いて説明する。
　図１０には、第１ワード線Ｘｉｒ（１）、第２ワード線Ｘｉｒ（２）、第３ワード線Ｘｉｒ（３）、各ビット線Ｙｊ、ノードＰＩＸ、および、ノードＭＲＹの各電位波形と、極性信号ＰＯＬの波形とを示す。
　極性信号ＰＯＬはノードＰＩＸに保持されているデータの極性を表す内部信号である。本実施形態のメモリセル２０においては、ノードＰＩＸの電位がリフレッシュ動作を行う度にＨｉｇｈからＬｏｗへ、または、ＬｏｗからＨｉｇｈへとレベル反転するため、メモリセル２０の現在のデータがいずれの極性であるかを極性信号ＰＯＬを用いて保持しておく。すなわち、リフレッシュ動作ごとに極性信号ＰＯＬの極性を反転させる。このようにすれば、リフレッシュごとにデータ極性が反転しても、任意のタイミングで書き込まれたデータが「０」であるのか「１」であるのかを正しく読み出すことが可能である。極性信号ＰＯＬは書き込み／読み出し回路１５によって制御されてもよいし、タイミング生成回路１３によって制御されてもよい。
　図１１に、極性信号ＰＯＬとデータとビット線Ｙｊの電位との対応関係の一例を示す。メモリセル２０に保持されてリフレッシュされるごとに極性信号ＰＯＬが「０」と「１」との間で切り替わる。例えば、極性信号ＰＯＬが０であるときにメモリセル２０に書き込んだデータが「０」、それに対応して供給した２値論理レベルが「Ｌ」であった場合に、メモリセル２０中では、極性信号ＰＯＬが「０」のときに２値論理レベルが「Ｌ」となって保持されており、極性信号ＰＯＬが「１」のときに２値論理レベルが「Ｈ」となって保持されている。
　読み出しモードでは、順に、第１セット期間ｔ２１、プリチャージ期間ｔ２２、センス期間ｔ２３、第２セット期間ｔ２４、および、リフレッシュ期間Ｔ２０が設けられている。読み出しアドレスに対応する各ロウについて、第１セット期間ｔ２１→プリチャージ期間ｔ２２→センス期間ｔ２３→第２セット期間ｔ２４と連続する動作が順次行われた後に、読み出しアドレスに対応する全てのロウについて一斉にリフレッシュ期間Ｔ２０が実行されてもよいし、読み出しアドレスに対応するロウごとに、第１セット期間ｔ２１→プリチャージ期間ｔ２２→センス期間ｔ２３→第２セット期間ｔ２４→リフレッシュ期間Ｔ２０と連続する動作が順次行われるようにしてもよい。
　読み出しモードが開始されるとまず第１セット期間ｔ２１になり、極性信号ＰＯＬを反転し、その後、第２ワード線Ｘｉｒ（２）の電位をＬｏｗにする。
　次に、プリチャージ期間ｔ２２となり、第１ワード線Ｘｉｒ（１）の電位をＨｉｇｈにして全ビット線Ｙｊの電位をＨｉｇｈ（リフレッシュ制御部ＲＳ１を第１の動作時のアクティブ状態とする制御情報に相当するレベルと同じ２値論理レベル）にする。また、書き込み／読み出し回路１５によって全ビット線Ｙｊを高インピーダンス状態とする。
　次いで、センス期間ｔ２３となり、第３ワード線Ｘｉｒ（３）の電位をＨｉｇｈとするとトランジスタＮ４がＯＮ状態となるため、リフレッシュ出力制御部ＲＳ１が第１の動作を行う状態となる。このとき、図１０中の破線に示すように、ノードＭＲＹに保持されている電位がＨｉｇｈであればリフレッシュ出力制御部ＲＳ１はアクティブ状態となり、トランジスタＮ３がＯＮ状態となることでビット線Ｙｊの正電荷が第２ワード線Ｘｉｒ（２）にディスチャージされ、ビット線ＹｊがＬｏｗとなる。一方、このとき、図１０中の実線に示すように、ノードＭＲＹに保持されている電位がＬｏｗであればリフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、トランジスタＮ３がＯＦＦ状態となることで、ビット線ＹｊはＨｉｇｈ電位を保つ。
　従って、このときの各ビット線Ｙｊの電位を書き込み／読み出し回路１５によってセンスし、図１１のように極性信号ＰＯＬに従って出力データを決定することにより、選択されたアドレスのデータを読み出すことができる。読み出したデータは入出力インターフェース１１によって外部に出力される。センス期間ｔ２３の終了時に第３ワード線Ｘｉｒ（３）の電位をＬｏｗとし、トランジスタＮ４をＯＦＦ状態としてリフレッシュ出力制御部ＲＳ１を第２の動作を行う状態にする。
　次いで第２セット期間ｔ２４となり、まず第１ワード線Ｘｉｒ（１）の電位をＬｏｗとしてトランジスタＮ１をＯＦＦ状態にする、すなわちスイッチ回路ＳＷ１を遮断状態にする。次いでこの状態で第２ワード線Ｘｉｒ（２）の電位をＨｉｇｈとしてトランジスタＮ２をＯＮ状態にする。これによりデータ転送部ＴＳ１が転送動作する状態となってノードＰＩＸとノードＭＲＹとが互いに接続されるので、ノードＰＩＸからノードＭＲＹに２値論理レベルが転送され、ノードＭＲＹのデータ極性がノードＰＩＸのデータ極性と同じになる。この結果、読み出し前にノードＰＩＸ・ＭＲＹに保持されていたデータの極性が反転された状態となる。その後、各ビット線Ｙｊの電位が書き込み／読み出し回路１５によってＬｏｗとされる。第２セット期間ｔ２４の終了前に極性信号ＰＯＬを反転させる。
　次いでリフレッシュ期間Ｔ２０となり、読み出し動作によって、極性の反転されたノードＰＩＸ・ＭＲＹの極性を元に戻すために、選択されたアドレスのワード線のみを制御して、１アドレスのみのリフレッシュ動作を行う。リフレッシュ期間Ｔ２０では、図８および図９で説明した書き込みモードでのリフレッシュ動作と同様の動作を行う。
　まず、期間ｔ２５となり、第２ワード線Ｘｉｒ（２）の電位がＬｏｗとなる。これによりトランジスタＮ２がＯＦＦ状態となるのでデータ転送部ＴＳ１は非転送動作を行う状態となる。次いで第１ワード線Ｘｉｒ（１）の電位がＨｉｇｈになるとともに、各ビット線Ｙｊの電位が書き込み／読み出し回路１５によってＨｉｇｈとされる。このビット線Ｙｊの電位変化は図８および図９と同様にリフレッシュ期間ｔ２５の最初から行われてもよい。これにより、トランジスタＮ１がＯＮ状態すなわちスイッチ回路ＳＷ１が導通状態となってノードＰＩＸの電位がＨｉｇｈとなる。
　次いで期間ｔ２６となり、第３ワード線Ｘｉｒ（３）の電位がＨｉｇｈとなり、トランジスタＮ４がＯＮ状態、すなわちリフレッシュ出力制御部ＲＳ１が第１の動作を行う状態となる。このとき、ノードＭＲＹの電位がＨｉｇｈであればトランジスタＮ３がＯＮ状態であるのでリフレッシュ出力制御部ＲＳ１がアクティブ状態となり、ノードＰＩＸが第２ワード線Ｘｉｒ（２）の電位であるＬｏｗに充電される。一方、ノードＭＲＹの電位がＬｏｗであればトランジスタＮ３がＯＦＦ状態であるので、リフレッシュ出力制御部ＲＳ１が非アクティブ状態となり、ノードＰＩＸはＨｉｇｈの電位を保持する。
　次いで期間ｔ２７となり、第３ワード線Ｘｉｒ（３）の電位がＬｏｗとなり、トランジスタＮ４がＯＦＦ状態、すなわちリフレッシュ出力制御部ＲＳ１が第２の動作を行う状態となる。その後、第２ワード線Ｘｉｒ（２）の電位がＨｉｇｈとなってトランジスタＮ２がＯＮ状態、すなわちデータ転送部ＴＳ１が転送動作する状態となる。これにより、ノードＭＲＹにノードＰＩＸのデータが転送され、ノードＰＩＸ・ＭＲＹは、読み出し直前の電位と同じ極性にリフレッシュされる。各ビット線Ｙｊの電位はＬｏｗに戻される。期間ｔ２７の終了前に極性信号ＰＯＬを反転させる。
　この期間ｔ２７における第２ワード線Ｘｉｒ（２）の電位がＨｉｇｈとなっている期間は、リフレッシュされた２値論理データを、データ転送部ＴＳ１を介して互いに接続された第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方によって保持する期間であり、書き込み動作の場合と同様に長く設定することが可能である。これにより、ノードＰＩＸ・ＭＲＹの電位は安定化され、メモリセル２０は誤動作しにくくなる。
　読み出しアドレスに対応するメモリセル２０のリフレッシュ動作は期間Ｔ２０で実行される１回の動作で終了してもよいし、その後、期間Ｔ２０で実行される動作と同じリフレッシュ動作を繰り返してもよい。同じリフレッシュ動作を繰り返す場合には、リフレッシュ動作を１回行う度に、ノードＰＩＸ・ＭＲＹの電位極性は１回ずつ反転されていく。
　上記の読み出しモードでは、データを読み出したときは、ビット線Ｙｊの容量に十分な充電が行われている状態であるので、読み出し後のデータ復元に際して、一般の従来のダイナミックメモリ回路においてビット線の電位を破壊読み出ししながらリフレッシュするのに必要となるような周辺回路を削減することができる。
　図１０におけるメモリ回路ＭＲ１の動作ステップとしては、以下のように区分することができる。
　（１）第５のステップ（期間ｔ２１～期間ｔ２２）
　第５のステップでは、書き込み／読み出し回路１５からビット線Ｙｊにリフレッシュ出力制御部ＲＳ１をアクティブ状態とする上記制御情報に相当するレベルと同じ２値論理レベルを供給した状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態として、スイッチ回路ＳＷ１を導通させることによりメモリセル２０に上記２値論理レベルを書き込む。
　（２）第６のステップ（期間ｔ２３）
　第６のステップでは、第５のステップに続いて、スイッチ回路ＳＷ１を導通させた状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態として、リフレッシュ出力制御部ＲＳ１に第１の動作を行わせる。
　（３）第７のステップ（期間ｔ２３）
　第７のステップでは、第６のステップに続いて、スイッチ回路ＳＷ１を導通させた状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態として、ビット線Ｙｊの電位を書き込み／読み出し回路１５によってセンスすることにより、メモリセル２０に保持されていたデータを判定する。
　（４）第８のステップ（期間ｔ２４）
　第８のステップでは、第７のステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態として、データ転送部ＴＳ１に転送動作を行わせる。
　（５）第９のステップ（期間ｔ２５）
　第９のステップでは、第８のステップに続いて、データ転送部ＴＳ１に非転送動作を行わせた状態、かつ、書き込み／読み出し回路１５からビット線Ｙｊにリフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルと同じ２値論理レベルを供給した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態として、スイッチ回路ＳＷ１を導通させる。
　（６）第１０のステップ（期間ｔ２６）
　第１０のステップでは、第９のステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態として、リフレッシュ出力制御部ＲＳ１に第１の動作を行わせる。
　（７）第１１のステップ（期間ｔ２７）
　第１１のステップでは、第１０のステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態として、データ転送部ＴＳ１に転送動作を行わせる。
　そして、読み出し動作全体としては、まず第５のステップから第８のステップまでを実行し、第８のステップに続いて、第９のステップの開始から第１１のステップの終了までの一連の動作（期間ｔ２５～期間ｔ２７（リフレッシュ期間Ｔ２０））を１回以上実行する動作となる。
　次に、本実施例の変形例について説明する。
　図１２に、当該変形例のメモリセル２０の構成を、等価回路としてのメモリ回路ＭＲ２で示す。
　メモリ回路ＭＲ２は、前述したように、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、および、リフレッシュ出力制御部ＲＳ１を備えている。
　スイッチ回路ＳＷ１は、図７のトランジスタＮ１に代えてＰチャネル型のＴＦＴであるトランジスタＰ１からなる。データ転送部ＴＳ１は、図７のトランジスタＮ２に代えてＰチャネル型のＴＦＴであるトランジスタ（第３のスイッチ）Ｐ２からなる。リフレッシュ出力制御部ＲＳ１は、図７のトランジスタＮ３に代えてＰチャネル型のＴＦＴであるトランジスタ（第１のスイッチ）Ｐ３と、図７のトランジスタＮ４に代えてＰチャネル型のＴＦＴであるトランジスタ（第２のスイッチ）Ｐ４とからなる。第１データ保持部ＤＳ１および第２データ保持部ＤＳ２は、図７の構成と同じである。
　すなわち、図１２では、メモリ回路を構成する全てのトランジスタがＰチャネル型のＴＦＴ（電界効果トランジスタ）からなる。
　トランジスタＰ１がＯＮ状態であるときはスイッチ回路ＳＷ１は導通状態となり、トランジスタＰ１がＯＦＦ状態であるときはスイッチ回路ＳＷ１は遮断状態となる。トランジスタＰ２がＯＮ状態であるときはデータ転送部ＴＳ１は転送動作する状態となり、トランジスタＰ２がＯＦＦ状態であるときはデータ転送部ＴＳ１は非転送動作を行う状態となる。
　トランジスタＰ４がＯＮ状態であるときに、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御され、トランジスタＰ４がＯＦＦ状態であるときに、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。トランジスタＰ３はＰチャネル型であるので、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときに、アクティブ状態となる制御情報すなわちアクティブレベルはＬｏｗ、非アクティブ状態となる制御情報すなわち非アクティブレベルはＨｉｇｈである。
　また、各メモリ回路ＭＲ２を駆動する配線として、前述の第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、第３ワード線Ｘｉ（３）、および、ビット線Ｙｊの他に、基準電位配線ＲＬ１がメモリ装置１に備えられていることは図７と同様であるが、これらの駆動波形は図８および図９とは異なるため、次に説明する。
　図１３に、メモリ回路ＭＲ２の書き込み動作を説明する。
　図１３では、第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）の各電位波形を図８の電位波形からＨｉｇｈとＬｏｗとの間で反転させたものとする。また、一例として期間ｔ１ｉにビット線Ｙｊを介してメモリ回路ＭＲ２に書き込む電位をＬｏｗとする。期間Ｔ２におけるビット線Ｙｊの電位はＬｏｗとする。
　これにより、ノードＰＩＸおよびノードＭＲＹの電位波形は、図８の電位波形を、ＨｉｇｈとＬｏｗとの間の中心レベルを中心として上下に反転したものとなる。
　従って、ノードＰＩＸの電位は、期間ｔ１ｉ～期間ｔ５および期間ｔ１０～期間ｔ１４でＬｏｗ、期間ｔ６～期間ｔ９でＨｉｇｈとなり、ノードＭＲＹの電位は、期間ｔ１ｉ～期間ｔ７および期間ｔ１４でＬｏｗ、期間ｔ８～期間ｔ１３でＨｉｇｈとなる。
　また、特に図示しないが、期間ｔ１ｉにビット線Ｙｊを介してメモリ回路ＭＲ２に書き込む電位をＨｉｇｈとする場合には、ノードＰＩＸおよびノードＭＲＹの電位波形は、図９の電位波形を、ＨｉｇｈとＬｏｗとの間の中心レベルを中心として上下に反転したものとなる。
　従って、ノードＰＩＸの電位は、期間ｔ１ｉ～期間ｔ３および期間ｔ１２～期間ｔ１４でＨｉｇｈ、期間ｔ４～期間ｔ１１でＬｏｗとなり、ノードＭＲＹの電位は、期間ｔ１ｉ～期間ｔ７および期間ｔ１４でＨｉｇｈ、期間ｔ８～期間ｔ１３でＬｏｗとなる。
　また、メモリ回路ＭＲ２の読み出し動作は、特に図示しないが、図１０において、第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）の各電位波形をＨｉｇｈとＬｏｗとの間で反転させたものとすることにより行われる。
　図１４に、本実施例のメモリセル２０の構成を、等価回路としてのメモリ回路ＭＲ３で示す。
　メモリ回路ＭＲ３は、前述したように、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、および、リフレッシュ出力制御部ＲＳ１を備えている。
　スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、および、第２データ保持部ＤＳ２は、図７のメモリ回路ＭＲ１と同じ構成であり、リフレッシュ出力制御部ＲＳ１は、メモリ回路ＭＲ１におけるトランジスタＮ３をＮチャネル型のＴＦＴ（電界効果トランジスタ）であるトランジスタ（第１のスイッチ）Ｎ５に置き換えたものである。
　また、各メモリ回路ＭＲ３を駆動する配線として、第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、第３ワード線Ｘｉ（３）、ビット線Ｙｊ、基準電位配線ＲＬ１、および、制御線Ｌ１がメモリ装置１に備えられている。
　トランジスタＮ５のゲート端子はリフレッシュ出力制御部ＲＳ１の制御端子ＣＮＴ１としてノードＭＲＹに、トランジスタＮ５の第１のドレイン／ソース端子はリフレッシュ出力制御部ＲＳ１の入力端子ＩＮ１として制御線Ｌ１に、トランジスタＮ５の第２のドレイン／ソース端子はトランジスタＮ４の第１のドレイン／ソース端子に、それぞれ接続されている。
　トランジスタＮ５はＮチャネル型であるので、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときに、アクティブ状態となる制御情報すなわちアクティブレベルはＨｉｇｈ、非アクティブ状態となる制御情報すなわち非アクティブレベルはＬｏｗである。
　本実施例では、リフレッシュ出力制御部ＲＳ１に第２の論理データを供給する供給源として、制御線Ｌ１を用いる。制御線Ｌ１には、例えば書き込み／読み出し回路１５もしくはワード線制御回路１４からＬｏｗの電位が供給される。
　図１５に、メモリ回路ＭＲ３の書き込み動作を説明する。
　図１５では、制御線Ｌ１の電位をＬｏｗとする他は、図８と同じ波形であるので、詳細な説明を省略する。期間ｔ１ｉにビット線Ｙｊを介してメモリ回路ＭＲ３に書き込む電位をＬｏｗとする場合は、制御線Ｌ１の電位をＬｏｗとする他は、図９と同じ波形となる。
　また、メモリ回路ＭＲ３の読み出し動作は、図１０と同じである。
　次に、本実施例の変形例について説明する。
　図１６に、当該変形例のメモリセル２０の構成を、等価回路としてのメモリ回路ＭＲ４で示す。
　メモリ回路ＭＲ４は、前述したように、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、および、リフレッシュ出力制御部ＲＳ１を備えている。
　スイッチ回路ＳＷ１は、図１４のトランジスタＮ１に代えてＰチャネル型のＴＦＴであるトランジスタＰ１からなる。データ転送部ＴＳ１は、図１４のトランジスタＮ２に代えてＰチャネル型のＴＦＴであるトランジスタＰ２からなる。リフレッシュ出力制御部ＲＳ１は、図１４のトランジスタＮ４に代えてＰチャネル型のＴＦＴであるトランジスタＰ４と、図１４のトランジスタＮ５に代えてＰチャネル型のＴＦＴであるトランジスタ（第１のスイッチ）Ｐ５とからなる。第１データ保持部ＤＳ１および第２データ保持部ＤＳ２は、図１４の構成と同じである。
　すなわち、図１６では、メモリ回路を構成する全てのトランジスタがＰチャネル型のＴＦＴ（電界効果トランジスタ）からなる。
　トランジスタＰ５はＰチャネル型であるので、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときに、アクティブ状態となる制御情報すなわちアクティブレベルはＬｏｗ、非アクティブ状態となる制御情報すなわち非アクティブレベルはＨｉｇｈである。
　また、各メモリ回路ＭＲ４を駆動する配線として、第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、第３ワード線Ｘｉ（３）、ビット線Ｙｊ、基準電位配線ＲＬ１、および、制御線Ｌ１が備えられていることは図１４と同様であるが、これらの駆動波形は図１５とは異なるため、次に説明する。
　図１７に、メモリ回路ＭＲ４の書き込み動作を説明する。
　図１７では、第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）の各電位波形を図１５の電位波形からＨｉｇｈとＬｏｗとの間で反転させたものとする。また、一例として期間ｔ１ｉにビット線Ｙｊを介してメモリ回路ＭＲ４に書き込む電位をＬｏｗとする。期間Ｔ２におけるビット線Ｙｊの電位はＬｏｗとする。
　これにより、ノードＰＩＸおよびノードＭＲＹの電位波形は、図１５（すなわち図８）の電位波形を、ＨｉｇｈとＬｏｗとの間の中心レベルを中心として上下に反転したものとなる。
　また、期間ｔ１ｉにビット線Ｙｊを介してメモリ回路ＭＲ４に書き込む電位をＨｉｇｈとする場合には、ノードＰＩＸおよびノードＭＲＹの電位波形は、図９の電位波形を、ＨｉｇｈとＬｏｗとの間の中心レベルを中心として上下に反転したものとなる。
　また、メモリ回路ＭＲ４の読み出し動作は、特に図示しないが、図１０において、第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）の各電位波形をＨｉｇｈとＬｏｗとの間で反転させたものとすることにより行われる。
　図１８に、本実施例のメモリセル２０の構成を、等価回路としてのメモリ回路ＭＲ５で示す。
　メモリ回路ＭＲ５は、前述したように、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、および、リフレッシュ出力制御部ＲＳ１を備えている。
　スイッチ回路ＳＷ１は、Ｎチャネル型のＴＦＴであるトランジスタＮ１からなる。第１データ保持部ＤＳ１は容量Ｃａ１からなる。データ転送部ＴＳ１はＮチャネル型のＴＦＴであるトランジスタ（第３のスイッチ）Ｎ６からなる。第２データ保持部ＤＳ２は容量Ｃｂ１からなる。リフレッシュ出力制御部ＲＳ１は、Ｎチャネル型のＴＦＴであるトランジスタ（第１のスイッチ）Ｎ５と、Ｐチャネル型のＴＦＴであるトランジスタ（第２のスイッチ）Ｐ６とからなる。容量Ｃａ１は容量Ｃｂ１よりも容量値が大きい。本実施例でいうＴＦＴは全て電界効果トランジスタであればよい。
　また、各メモリ回路ＭＲ５を駆動する配線として、第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、ビット線Ｙｊ、基準電位配線ＲＬ１、および、制御線（供給源）Ｌ２がメモリ装置１に備えられている。また、ここでは、第２ワード線Ｘｉ（２）が第３ワード線Ｘｉ（３）を兼ねているが、第２ワード線Ｘｉ（２）と同じ電位とされる第３ワード線Ｘｉ（３）が別途設けられていてもよい。
　トランジスタＮ１のゲート端子は第１ワード線Ｘｉ（１）、トランジスタＮ１の第１のソース／ドレイン端子はビット線Ｙｊに、トランジスタＮ１の第２のソース／ドレイン端子は容量Ｃａ１の一端であるノードＰＩＸに、それぞれ接続されている。容量Ｃａ１の他端は基準電位配線ＲＬ１に接続されている。
　トランジスタＮ６のゲート端子は第２ワード線Ｘｉ（２）、トランジスタＮ６の第１のソース／ドレイン端子はノードＰＩＸに、トランジスタＮ６の第２のソース／ドレイン端子は容量Ｃｂ１の一端であるノードＭＲＹに、それぞれ接続されている。容量Ｃｂ１の他端は基準電位配線ＲＬ１に接続されている。
　トランジスタＮ５のゲート端子はリフレッシュ出力制御部ＲＳ１の制御端子ＣＮＴ１としてノードＭＲＹに、トランジスタＮ５の第１のドレイン／ソース端子はリフレッシュ出力制御部ＲＳ１の入力端子ＩＮ１として制御線（供給源）Ｌ２に、トランジスタＮ５の第２のドレイン／ソース端子はトランジスタＰ６の第１のドレイン／ソース端子に、それぞれ接続されている。トランジスタＰ６のゲート端子は第２ワード線Ｘｉ（２）に、トランジスタＰ６の第２のドレイン／ソース端子はリフレッシュ出力制御部ＲＳ１の出力端子ＯＵＴ１としてノードＰＩＸに、それぞれ接続されている。すなわち、トランジスタＮ５とトランジスタＰ６とは、リフレッシュ出力制御部ＲＳ１の入力とリフレッシュ出力制御部ＲＳ１の出力との間に、トランジスタＮ５がリフレッシュ出力制御部ＲＳ１の入力側に配置されるように、互いに直列に接続されている。
　トランジスタＮ１がＯＮ状態であるときはスイッチ回路ＳＷ１は導通状態となり、トランジスタＮ１がＯＦＦ状態であるときはスイッチ回路ＳＷ１は遮断状態となる。トランジスタＮ６がＯＮ状態であるときはデータ転送部ＴＳ１は転送動作する状態となり、トランジスタＮ６がＯＦＦ状態であるときはデータ転送部ＴＳ１は非転送動作を行う状態となる。
　トランジスタＰ６がＯＮ状態であるときに、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御され、トランジスタＰ６がＯＦＦ状態であるときに、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。トランジスタＮ５はＮチャネル型であるので、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときに、アクティブ状態となる制御情報すなわちアクティブレベルはＨｉｇｈ、非アクティブ状態となる制御情報すなわち非アクティブレベルはＬｏｗである。
　次に、上記の構成のメモリ回路ＭＲ５の動作について説明する。
　まず、メモリ回路ＭＲ５の書き込み動作について説明する。
　書き込み動作は、メモリ装置１の外部から伝送ラインを介して入出力インターフェース１１に書き込み命令と書き込みアドレスとが入力され、命令デコーダ１２が命令を解釈して書き込みモードとなることにより行われる。命令デコーダ１２の書き込みモードを示す信号に従い、タイミング生成回路１３は書き込み動作の内部タイミング信号を生成する。ワード線制御回路１４は入出力インターフェース１１から入力される書き込みアドレスによって選択される第１ワード線Ｘｉ（１）および第２ワード線Ｘｉ（２）を制御する。また、書き込み／読み出し回路１５は全てのビット線Ｙｊを制御する。以下では、書き込みアドレスによって選択される第１ワード線Ｘｉ（１）および第２ワード線Ｘｉ（２）を、それぞれ、第１ワード線Ｘｉｗ（１）および第２ワード線Ｘｉｗ（２）と表記する。
　図１９および図２０に、メモリ回路ＭＲ５のデータの書き込み動作を示す。本実施例では、互いに異なるロウのメモリ回路ＭＲ１に対して任意のデータを書き込む場合に、メモリアレイ１０の書き込みアドレスに対応する各ロウを線順次に駆動するため、異なるロウのスイッチ回路ＳＷ１を同時にＯＮ状態にしてデータを書き込む期間をロウ間でオーバーラップさせることができない。従って、書き込み期間Ｔ１はロウごとに異なっており、ｉ番目のロウの書き込み期間Ｔ１をＴ１ｉと表記する。図１９では書き込み期間Ｔ１ｉに第１の電位レベルとしてのＨｉｇｈが書き込まれる場合を示し、図２０では書き込み期間Ｔ１ｉに第２の電位レベルとしてのＬｏｗが書き込まれる場合を示している。また、図１９および図２０の下方に、図３０の（ａ）～（ｈ）に対応する各期間におけるノードＰＩＸの電位（左側）およびノードＭＲＹの電位（右側）を併せて示した。
　図１９においては、第１ワード線Ｘｉｗ（１）および第２ワード線Ｘｉｗ（２）に、ワード線制御回路１４からＨｉｇｈ（アクティブレベル）とＬｏｗ（非アクティブレベル）とからなる２値レベルの電位が印加される。上記２値レベルのＨｉｇｈ電位およびＬｏｗ電位については、上記の各線に個別に設定されてもよい。ビット線Ｙｊには、書き込み／読み出し回路１５から第１ワード線Ｘｉｗ（１）のＨｉｇｈ電位より低いＨｉｇｈとＬｏｗとからなる２値論理レベルが出力される。第２ワード線Ｘｉｗ（２）のＨｉｇｈ電位は、ビット線ＹｊのＨｉｇｈ電位と第１ワード線Ｘｉ（１）のＨｉｇｈ電位とのいずれかに等しく、第２ワード線Ｘｉｗ（２）のＬｏｗ電位は上記２値論理レベルのＬｏｗ電位より低い電位とする。また、基準電位配線ＲＬ１が供給する電位は一定である。
　データの書き込み動作に対しては、書き込み期間Ｔ１ｉとリフレッシュ期間Ｔ２とが設けられている。書き込み期間Ｔ１ｉはロウごとに異なる時刻ｔｗｉから開始される。リフレッシュ期間Ｔ２は書き込みアドレスに対応するロウのメモリ回路ＭＲ５へのデータ書き込みが終了した後に、書き込みアドレスに対応しないロウをも含む全ロウに対して時刻ｔｒから一斉に開始される。書き込み期間Ｔ１ｉは、メモリ回路ＭＲ５に保持させようとするデータを書き込む期間であり、順に連続する期間ｔ１ｉおよび期間ｔ２ｉからなる。リフレッシュ期間Ｔ２は、メモリ回路ＭＲ５に書き込んだデータに対応する２値論理レベルをリフレッシュしながら保持する期間であり、順に連続する期間ｔ３～期間ｔ１４を有している。
　書き込み期間Ｔ１ｉにおいて、期間ｔ１ｉでは第１ワード線Ｘｉｗ（１）および第２ワード線Ｘｉｗ（２）の電位がともにＨｉｇｈとなる。これによりトランジスタＮ１・Ｎ６がＯＮ状態になるため、スイッチ回路ＳＷ１が導通状態、データ転送部ＴＳ１が転送動作する状態となり、ノードＰＩＸにビット線Ｙｊに供給された第１の電位レベル（ここではＨｉｇｈとする）が書き込まれる。期間ｔ２ｉでは第１ワード線Ｘｉｗ（１）の電位がＬｏｗとなる一方、第２ワード線Ｘｉｗ（２）の電位はＨｉｇｈを持続する。これによりトランジスタＮ１がＯＦＦ状態すなわちスイッチ回路ＳＷ１が遮断状態になるとともに、トランジスタＮ６がＯＮ状態すなわちデータ転送部ＴＳ１が転送動作する状態を持続するため、ノードＰＩＸからノードＭＲＹに第１の電位レベルが転送されるとともに、ノードＰＩＸ・ＭＲＹはビット線Ｙｊから切り離される。また、書き込み期間Ｔ１ｉにおいて制御線Ｌ２の電位は第１の電位レベルであるＨｉｇｈとされる。上記過程は、図３０の（ａ）の状態に相当する。
　次にリフレッシュ期間Ｔ２が開始される。リフレッシュ期間Ｔ２では、ビット線Ｙｊの電位は、第１の電位レベルであるＨｉｇｈとされる。また、第１ワード線Ｘｉ（１）および第２ワード線Ｘｉ（２）については、１≦ｉ≦ｎの全てのｉについて以下に説明する駆動が行われる、すなわち、全メモリセル２０について全リフレッシュ動作を行う。
　リフレッシュ期間Ｔ２において、期間ｔ３では、第１ワード線Ｘｉ（１）の電位がＬｏｗとなり、第２ワード線Ｘｉ（２）の電位がＬｏｗとなり、制御線Ｌ２の電位はＨｉｇｈを持続する。これによりトランジスタＮ６がＯＦＦ状態すなわちデータ転送部ＴＳ１が非転送動作を行う状態となるため、ノードＰＩＸとノードＭＲＹとは互いに切り離される。また、トランジスタＰ６がＯＮ状態となるが、ノードＰＩＸおよび制御線Ｌ２の電位がともにＨｉｇｈであるために、ノードＭＲＹの電位に関わらずトランジスタＮ５はＯＦＦ状態であるので、リフレッシュ出力制御部ＲＳ１は第２の動作を行うことになる。ノードＰＩＸとノードＭＲＹとにはともにＨｉｇｈが保持される。上記過程は図３０の（ｂ）の状態に相当する。
　期間ｔ４では、第１ワード線Ｘｉ（１）の電位がＨｉｇｈとなり、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、制御線Ｌ２の電位はＨｉｇｈを持続する。これによりトランジスタＮ１がＯＮ状態すなわちスイッチ回路ＳＷ１が導通状態となるため、ノードＰＩＸにビット線Ｙｊから再びＨｉｇｈ電位が書き込まれる。
　期間ｔ５では、第１ワード線Ｘｉ（１）の電位がＬｏｗとなり、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、制御線Ｌ２はＨｉｇｈを持続する。これによりトランジスタＮ１がＯＦＦ状態すなわちスイッチ回路ＳＷ１が遮断状態となるため、ノードＰＩＸは、ビット線Ｙｊから切り離されてＨｉｇｈを保持する。
　期間ｔ４～期間ｔ５の過程は図３０の（ｃ）の状態に相当する。
　期間ｔ６では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、制御線Ｌ２の電位はＬｏｗとなる。これによりトランジスタＰ６がＯＮ状態、すなわちリフレッシュ出力制御部ＲＳ１が第１の動作を行う状態になる。また、ノードＭＲＹの電位がＨｉｇｈであることからトランジスタＮ５はＯＮ状態であるので、リフレッシュ出力制御部ＲＳ１はアクティブ状態となり、制御線Ｌ２からトランジスタＮ５・Ｐ６を介してノードＰＩＸにＬｏｗ電位が供給される。制御線Ｌ２は図２９における供給源ＶＳ１に相当する。
　期間ｔ６の過程は図３０の（ｄ）の状態に相当する。
　期間ｔ７では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＨｉｇｈとなり、制御線Ｌ２の電位がＬｏｗを持続する。これによりトランジスタＮ６がＯＮ状態すなわちデータ転送部ＴＳ１が転送動作する状態になり、トランジスタＰ６がＯＦＦ状態すなわちリフレッシュ出力制御部ＲＳ１が第２の動作を行う状態になるので、ノードＰＩＸからノードＭＲＹに第２の電位レベル（ここではＬｏｗ）が転送される。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＬｏｗとなる。ノードＰＩＸの電位は、容量Ｃｂ１からトランジスタＮ２を介して容量Ｃａ１に正電荷が移動することにより、若干の電圧ΔＶｘだけ上昇するが、Ｌｏｗの電位範囲内にある。
　期間ｔ８では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＨｉｇｈを持続し、制御線Ｌ２の電位がＨｉｇｈになる。これによりトランジスタＮ６・Ｐ６がＯＦＦ状態を持続するため、ノードＰＩＸとノードＭＲＹとには、ともにＬｏｗが保持される。従って、ノードＰＩＸに制御線Ｌ２の電位変化の影響は及ばない。
　期間ｔ９では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＬｏｗになり、制御線Ｌ２の電位がＨｉｇｈを持続する。これによりトランジスタＮ６がＯＦＦ状態すなわちデータ転送部ＴＳ１が非転送動作を行う状態となり、トランジスタＰ６がＯＮ状態すなわちリフレッシュ出力制御部ＲＳ１が第１の動作を行う状態となるため、ノードＰＩＸとノードＭＲＹとは互いに切り離される。このとき、ノードＭＲＹの電位がＬｏｗであることからトランジスタＮ５はＯＦＦ状態であり、従ってリフレッシュ出力制御部ＲＳ１は非アクティブ状態となる。従って、ノードＰＩＸとノードＭＲＹとには、ともにＬｏｗが保持される。
　期間ｔ７～期間ｔ９の上記過程は図３０の（ｅ）の状態に相当する。
　期間ｔ１０では、第１ワード線Ｘｉ（１）の電位がＨｉｇｈになり、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、制御線Ｌ２の電位がＨｉｇｈを持続する。これによりトランジスタＮ１がＯＮ状態すなわちスイッチ回路ＳＷ１が導通状態となるため、ノードＰＩＸにビット線Ｙｊから再びＨｉｇｈ電位が書き込まれる。
　期間ｔ１１では、第１ワード線Ｘｉ（１）の電位がＬｏｗになり、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、制御線Ｌ２の電位がＨｉｇｈを持続する。これによりトランジスタＮ１がＯＦＦ状態すなわちスイッチ回路ＳＷ１が遮断状態となるため、ノードＰＩＸは、ビット線Ｙｊから切り離されてＨｉｇｈを保持する。
　期間ｔ１０～期間ｔ１１の上記過程は図３０の（ｆ）の状態に相当する。
　期間ｔ１２では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、制御線Ｌ２の電位がＬｏｗを持続する。このときトランジスタＰ６はＯＮ状態であるが、ノードＭＲＹの電位がＬｏｗであることからトランジスタＮ５はＯＦＦ状態であるので、リフレッシュ出力制御部ＲＳ１は非アクティブ状態であって出力を停止した状態のままである。従って、ノードＰＩＸはＨｉｇｈを保持したままとなる。
　期間ｔ１２の上記過程は図３０の（ｇ）の状態に相当する。
　期間ｔ１３では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＨｉｇｈとなり、制御線の電位がＬｏｗを持続する。これによりトランジスタＮ６がＯＮ状態すなわちデータ転送部ＴＳ１が転送動作する状態となり、トランジスタＰ６がＯＦＦ状態すなわちリフレッシュ出力制御部ＲＳ１が第２の動作を行う状態となるため、ノードＰＩＸからノードＭＲＹへ第１の電位レベル（ここではＨｉｇｈ）が転送される。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＨｉｇｈとなる。このとき、ノードＰＩＸの電位は、容量Ｃａ１からトランジスタＮ２を介して容量Ｃｂ１に正電荷が移動することにより、若干の電圧ΔＶｙだけ低下するが、Ｈｉｇｈの電位範囲内にある。
　期間ｔ１４では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＨｉｇｈを持続し、制御線Ｌ２の電位がＨｉｇｈになる。これにより、ノードＰＩＸとノードＭＲＹとにはともにＨｉｇｈが保持される。
　期間ｔ１３～期間ｔ１４の上記過程は図３０の（ｈ）の状態に相当する。
　以上の動作により、ノードＰＩＸの電位は、期間ｔ１ｉ～期間ｔ５および期間ｔ１０～期間ｔ１４でＨｉｇｈ、期間ｔ６～期間ｔ９でＬｏｗとなり、ノードＭＲＹの電位は、期間ｔ１ｉ～期間ｔ６および期間ｔ１３～期間ｔ１４でＨｉｇｈ、期間ｔ７～期間ｔ１２でＬｏｗとなる。
　この後、リフレッシュ期間Ｔ２を継続する場合には、命令デコーダ１２は期間ｔ３～期間ｔ１４の動作を繰り返す。新たなデータを書き込む、あるいは、データの読み出しを行う場合には、命令デコーダ１２はリフレッシュ期間Ｔ２を終了して全リフレッシュ動作モードを解除する。
　以上が、図１９についての説明である。
　なお、全リフレッシュ動作の命令を、外部からの信号ではなく、発振器等にて内部で発生させたクロックにより生成するようにしてもよい。そうすることで外部システムが一定時間毎にリフレッシュ命令を入力する必要がなくなり、柔軟なシステム構築ができるという利点がある。本実施例によるメモリセル２０を用いたダイナミックメモリ回路においては、全リフレッシュ動作を、ワード線ごとにスキャンすることによって行う必要がなく、アレイ全体に一括で行うことができるため、一般の従来のダイナミックメモリ回路においてビット線Ｙｊの電位を破壊読み出ししながらリフレッシュするのに必要となるような周辺回路を削減することができる。
　次に、図２０についての説明を行う。
　図２０では、書き込み期間Ｔ１ｉに第２の電位レベルとしてのＬｏｗを書き込むが、書き込み期間Ｔ１ｉにビット線Ｙｊの電位をＬｏｗとする他は、各期間における第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）の電位変化は図１９と同様である。
　これにより、ノードＰＩＸの電位は、期間ｔ１ｉ～期間ｔ３および期間ｔ１２～期間ｔ１４でＬｏｗ、期間ｔ４～期間ｔ１１でＨｉｇｈとなり、ノードＭＲＹの電位は、期間ｔ１ｉ～期間ｔ６および期間ｔ１３～期間ｔ１４でＬｏｗ、期間ｔ７～期間ｔ１２でＨｉｇｈとなる。
　なお、図３０の（ａ）～（ｈ）はメモリセル２０の状態遷移を表すものであったが、図１９および図２０におけるメモリ回路ＭＲ５の動作ステップとしては、以下のように区分することができる。
　（１）第１のステップ（期間ｔ１ｉ～期間ｔ２ｉ（書き込み期間Ｔ１ｉ））
　第１のステップでは、書き込み／読み出し回路１５からビット線Ｙｊにデータに対応する２値論理レベルを供給した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることによりメモリセル２０に上記２値論理レベルを書き込み、メモリセル２０に上記２値論理レベルが書き込まれた状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
　（２）第２のステップ（期間ｔ３～期間ｔ４と期間ｔ９～期間ｔ１０とのそれぞれ）
　第２のステップでは、第１ステップに続いて、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより、リフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルと同じ２値論理レベルをビット線Ｙｊを介して第１データ保持部ＤＳ１に入力する。
　（３）第３のステップ（期間ｔ５～期間ｔ６と期間ｔ１１～期間ｔ１２とのそれぞれ）
　第３のステップでは、第２ステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてリフレッシュ出力制御部ＲＳ１によって第１の動作を行うとともに、第１の動作の終了時には供給源ＶＳ１からリフレッシュ出力制御部ＲＳ１の入力にリフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルの反転レベルの２値論理レベルを供給している状態とする。
　（４）第４のステップ（期間ｔ７～期間ｔ８と期間ｔ１３～期間ｔ１４とのそれぞれ）
　第４のステップでは、第３ステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
　そして、書き込み動作全体としては、まず第１ステップを実行し、第１のステップに続いて、第２のステップの開始から第４のステップの終了までの一連の動作（期間ｔ３～期間ｔ８）を１回以上実行する動作となる。
　次に、本実施例の第１の変形例について説明する。
　図２１に、当該変形例のメモリセル２０の構成を、等価回路としてのメモリ回路ＭＲ６で示す。
　メモリ回路ＭＲ６は、図１８のメモリ回路ＭＲ５において、トランジスタＮ６をＰチャネル型のＴＦＴであるトランジスタ（第３のスイッチ）Ｐ７に、トランジスタＰ６をＮチャネル型のＴＦＴであるトランジスタ（第２のスイッチ）Ｎ７に、それぞれ置き換えた構成である。
　トランジスタＰ７がＯＮ状態であるときはデータ転送部ＴＳ１は転送動作する状態となり、トランジスタＰ７がＯＦＦ状態であるときはデータ転送部ＴＳ１は非転送動作を行う状態となる。
　トランジスタＮ７がＯＮ状態であるときに、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御され、トランジスタＮ７がＯＦＦ状態であるときに、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。
　図２２に、メモリ回路ＭＲ６の動作を示す。
　図２２の駆動配線についての電位波形は、第２ワード線Ｘｉ（２）の電位波形を図１９のものに対してＨｉｇｈとＬｏｗとの間で反転させた他は、図１９の電位波形と同じである。
　これにより、ノードＰＩＸの電位は、期間ｔ１ｉ～期間ｔ５および期間ｔ１０～期間ｔ１４でＨｉｇｈ、期間ｔ６～期間ｔ９でＬｏｗとなり、ノードＭＲＹの電位は、期間ｔ１ｉ～期間ｔ６および期間ｔ１３～期間ｔ１４でＨｉｇｈ、期間ｔ７～期間ｔ１２でＬｏｗとなる。
　次に、本実施例の第２の変形例について説明する。
　図２３に、当該変形例のメモリセル２０の構成を、等価回路としてのメモリ回路ＭＲ７で示す。
　メモリ回路ＭＲ７は、図１８のメモリ回路ＭＲ５において、トランジスタＮ５をＰチャネル型のＴＦＴであるトランジスタ（第１のスイッチ）Ｐ８に置き換えた構成である。
　トランジスタＰ８はＰチャネル型であるので、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときに、アクティブ状態となる制御情報すなわちアクティブレベルはＬｏｗ、非アクティブ状態となる制御情報すなわち非アクティブレベルはＨｉｇｈである。第２ワード線Ｘｉｗ（２）のＬｏｗ電位は上記２値論理レベルのＬｏｗ電位に等しい。図２３の構成の場合には、すべての制御線の電位を上記２値論理レベルの電位で構成できる。
　図２４に、メモリ回路ＭＲ７の動作を示す。
　図２４の駆動配線についての電位波形は、制御線Ｌ２の電位波形を図１９のものに対してＨｉｇｈとＬｏｗとの間で反転させた他は、図１９の電位波形と同じである。ノードＰＩＸおよびノードＭＲＹの電位波形は、図１９の電位波形を、ＨｉｇｈとＬｏｗとの間の中心レベルを中心として上下に反転したものとなる。
　これにより、ノードＰＩＸの電位は、期間ｔ１ｉ～期間ｔ５および期間ｔ１０～期間ｔ１４でＬｏｗ、期間ｔ６～期間ｔ９でＨｉｇｈとなり、ノードＭＲＹの電位は、期間ｔ１ｉ～期間ｔ６および期間ｔ１３～期間ｔ１４でＬｏｗ、期間ｔ７～期間ｔ１２でＨｉｇｈとなる。
　図２５に、本実施例のメモリセル２０の構成を、等価回路としてのメモリ回路ＭＲ８で示す。
　メモリ回路ＭＲ８は、図７のメモリ回路ＭＲ１において、さらにリフレッシュ用パルス線（第５の配線）ＲＰ１を設け、容量Ｃｂ１の他端を基準電位配線ＲＬ１に接続する代わりにリフレッシュ用パルス線ＲＰ１に接続したものである。リフレッシュ用パルス線ＲＰ１はロウごとに設けられており、例えばワード線制御回路などのロウドライバによって駆動される。なお、リフレッシュ用パルス線ＲＰ１に供給される信号は全メモリセル２０に共通であるので、リフレッシュ用パルス線ＲＰ１は必ずしもロウごとに設けられてワード線制御回路１４によって駆動される必要はなく、書き込み／読み出し回路１５やその他のものによって駆動されてもよい。また、第２ワード線Ｘｉ（２）のＨｉｇｈ電位を、ノードＰＩＸで保持するＨｉｇｈ電位と同じとする。
　図２６に、メモリ回路ＭＲ８の動作を示す。
　図２６では、図８の電位波形において、期間ｔ８および期間ｔ１４に、ビット線Ｙｊの電位をＬｏｗとするとともに第３ワード線Ｘｉ（３）の電位にＨｉｇｈとなる第１の期間を設ける。そして、リフレッシュ用パルス線ＲＰ１に、期間ｔ８および期間ｔ１４における第３ワード線Ｘｉ（３）の電位がＨｉｇｈとなる期間にのみ、ＬｏｗからＨｉｇｈに立ち上がる短い幅の正パルスＰを所定周期で与える。
　上記第１の期間は、第４のステップにおいて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う動作を一旦行った後に続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、データ転送部ＴＳ１に転送動作を行わせた状態のまま、リフレッシュ出力制御部ＲＳ１に第１の動作を行わせる期間である。ビット線Ｙｊの電位をＬｏｗとする期間は上記第１の期間を含んでいればよい。
　期間ｔ１～期間ｔ７および期間ｔ９～期間ｔ１３については、図８の動作と同じである。
　図８では、期間ｔ８および期間ｔ１４においてトランジスタＮ１とトランジスタＮ４とがＯＦＦ状態であるため、ノードＰＩＸはフローティング状態となる。しかしながら、トランジスタＮ１のオフリークとトランジスタＮ４のオフリークとによって、ノードＰＩＸの電位は変動する可能性がある。
　これに対して、図２６の期間ｔ８では、ビット線Ｙｊの電位はＬｏｗになっているため、ノードＰＩＸの電位がＬｏｗである場合には、もともとオフリークが大きなトランジスタＮ１を用いても、あるいは、ビット線ＹｊのＬｏｗ電位がノードＰＩＸのＬｏｗ電位よりも低くなることによってトランジスタＮ１のビット線Ｙｊ側へのオフリークが大きくなるときでも、ノードＰＩＸの電位が上昇することを抑制することができる。
　期間ｔ８で第３ワード線Ｘｉ（３）の電位をＨｉｇｈにし、リフレッシュ用パルス線ＲＰ１に上記正パルスを与えることによって、ノードＭＲＹの電位をΔＶｒ＝Ｃｂ１／（Ｃａ１＋Ｃｂ１）×（リフレッシュ用パルス線ＲＰ１の電位変化の振幅）だけ上げることになる。但し、Ｃａ１、Ｃｂ１はそれぞれ容量Ｃａ１、容量Ｃｂ１の容量値であるとする。リフレッシュ用パルス線ＲＰ１がＬｏｗであるときのノードＭＲＹの電位をＶＬとすると、ノードＰＩＸとノードＭＲＹとは互いに接続されているので、ノードＰＩＸおよびノードＭＲＹの電位はともにＶＬ＋ΔＶｒとなる。ここで、トランジスタＮ３の第１のドレイン／ソース端子の電位はＨｉｇｈであり、トランジスタＮ３のゲート端子と第２のドレイン／ソース端子の電位はＶＬ＋ΔＶｒであるので、トランジスタＮ３はＯＦＦ状態のままであり、第２ワード線Ｘｉ（２）からノードＰＩＸへのチャージを行わない。リフレッシュ用パルス線ＲＰ１がＬｏｗになると、ノードＰＩＸの電位は突き上げられる前のＶＬに戻る。つまり、Ｌｏｗ電位のままとなる。
　期間ｔ１４では、ノードＰＩＸの電位がＨｉｇｈ電位－ΔＶｙ（トランジスタＮ２がＯＮ状態になった時に変動した電位）となっている場合に対する、リフレッシュ用パルス線ＲＰ１を用いた同極性（Ｈｉｇｈ）へのリフレッシュ動作を行う。期間ｔ１４の第３ワード線Ｘｉ（３）の電位がＨｉｇｈとなっている期間に、リフレッシュ出力制御線ＲＣ１をＨｉｇｈにし、リフレッシュ用パルス線ＲＰ１に前記正パルスを与えることにより、ノードＭＲＹの電位をΔＶｒ＝Ｃｂ１／（Ｃａ１＋Ｃｂ１）×（リフレッシュ用パルス線ＲＰ１の電位変化の振幅）だけ上げることになる。
　リフレッシュ用パルス線ＲＰ１の電位がＬｏｗであるときのノードＭＲＹの電位をＶＨとすると、ノードＭＲＹの電位はＶＨ＋ΔＶｒとなる。ＶＨ＋ΔＶｒが（トランジスタＮ２のゲート電位）－Ｖｔｈを超えると、トランジスタＮ２はＯＦＦ状態となる。ここで、トランジスタＮ２のゲート電位は第２ワード線Ｘｉ（２）の電位であり、ＶｔｈはトランジスタＮ２の閾値電圧である。
　さらに、ＶＨ＋ΔＶｒがトランジスタＮ３のソース電位＋Ｖｔｈを超える電圧になると、Ｎ３はＯＮ状態となる。ここで、トランジスタＮ３のソース電位はトランジスタＮ３の第１ドレイン／ソース端子の電位、すなわち第２ワード線Ｘｉ（２）の電位である。従って、ノードＰＩＸが第２ワード線Ｘｉ（２）に接続され、ノードＰＩＸの電位がＨｉｇｈ電位にリフレッシュされる。リフレッシュ用パルス線ＲＰ１の電位がＬｏｗになると、ノードＭＲＹの電位はＨｉｇｈ電位―Ｖｔｈとなる。ここで、ＶｔｈはトランジスタＮ２の閾値電圧である。このように、リフレッシュ用パルス線ＲＰ１に正パルスを入力するたびに、ノードＰＩＸのＨｉｇｈ電位をリフレッシュすることができる。
　なお、Ｈｉｇｈ電位にあるノードＰＩＸをＨｉｇｈにリフレッシュするためにリフレッシュ用パルス線ＲＰ１に与える正パルスの振幅は、ノードＭＲＹの電位が（リフレッシュにより得たいＨｉｇｈ電位）＋Ｖｔｈを超えるように設定する必要がある。ここで、ＶｔｈはトランジスタＮ３の閾値である。
　図２６の期間ｔ８ではノードＰＩＸの電位をＬｏｗに保持する動作を行ったが、期間ｔ８にノードＰＩＸの電位がＨｉｇｈである場合には、図２６の期間ｔ１４と同じように同極性（Ｈｉｇｈ）へのリフレッシュ動作を行うことができる。また、期間ｔ１４にノードＰＩＸの電位がＬｏｗである場合には、図２６の期間ｔ８と同じようにノードＰＩＸの電位をＬｏｗに保持することができる。
　なお、図２５のメモリ回路ＭＲ８とはチャネル極性が逆のトランジスタを用いるとともに、図２６とは論理動作が逆の動作を行う構成のメモリ回路を考えると、期間ｔ８および期間ｔ１４において、リフレッシュ用パルス線ＲＰ１にＨｉｇｈからＬｏｗに立ち下がる負パルスを印加することになる。この場合には、期間ｔ８および期間ｔ１４において、ノードＰＩＸおよびノードＭＲＹに保持されているＨｉｇｈレベルはそのまま保持し、ノードＰＩＸに保持されているＬｏｗレベルは第２ワード線Ｘｉ（２）によってＬｏｗ電位にリフレッシュされる。ノードＰＩＸがＬｏｗ電位にリフレッシュされた場合には、リフレッシュ用パルス線ＲＰ１の電位がＬｏｗになると、ノードＭＲＹの電位はＬｏｗ電位＋Ｖｔｈとなる。
　すなわち、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときにリフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報が第１の電位レベルと第２の電位レベルとのうちの高いほうのレベルである場合には、リフレッシュ用パルス線ＲＰ１に、Ｌｏｗ電位からＨｉｇｈ電位に立ち上がるパルスを供給し、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときにリフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報が第１の電位レベルと第２の電位レベルとのうちの低いほうのレベルである場合には、リフレッシュ用パルス線ＲＰ１に、Ｈｉｇｈ電位からＬｏｗ電位に立ち上がるパルスを供給する。
　また、上記第１の期間には、ビット線Ｙｊに、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときにリフレッシュ出力制御部ＲＳ１を非アクティブ状態とする記制御情報に相当するレベルと同じ上記２値論理レベルを供給する。
　本実施例によれば、ノードＰＩＸのＨｉｇｈ電位、すなわち第１データ保持部ＤＳ１のＨｉｇｈ電位およびＬｏｗ電位を長期間保持することができるため、保持するデータの極性反転の周波数を低下させることが可能となる。極性反転では容量Ｃａ１や容量Ｃｂ１の充放電に関わる消費電流が発生するので、充放電の回数を減らせる分だけ消費電流を低減することができる。
　図３８に、本実施例のメモリセル２０の構成を、等価回路としてのメモリ回路ＭＲ１０で示す。
　メモリ回路ＭＲ１０は、図７のメモリ回路ＭＲ１において、トランジスタＮ２をＰチャネル型のトランジスタＰ２に、トランジスタＮ３をＰチャネル型のトランジスタＰ３に、トランジスタＮ４をＰチャネル型のトランジスタＰ４に、それぞれ置き換えた構成である。また、図２９のデータ転送制御線ＤＴ１としてデータ転送制御線ＤＴ１Ｂを、リフレッシュ出力制御線ＲＣ１としてリフレッシュ出力制御線ＲＣ１Ｂを、データ入力線ＩＮとしてデータ入力線ＩＮ２をそれぞれ用い、さらに、図７の基準電位配線ＲＬ１を補助容量線ＣＬ１に置き換えている。
　メモリセル２０を動作させるときには、図３９の書き込み動作の信号図に示すように、Ｈｉｇｈレベルの電源ｖｄｄおよびＬｏｗレベルの電源ｖｓｓの２つのロジック電源により動作させることが可能である。なお、補助容量線ＣＬ１の電位は一定とする。
　スイッチ制御線ＳＣ１には、期間ｔ１ｉ、期間ｔ４、および、期間ｔ１０にアクティブレベルとなる電位ｖｄｄを供給し、それ以外の期間には非アクティブレベルとなる電位ｖｓｓを供給する。
　リフレッシュ期間Ｔ２におけるデータ入力線ＩＮ２の電位はｖｓｓとする。
　データ転送制御線ＤＴ１Ｂには、期間ｔ１ｉ、期間ｔ２ｉ、期間ｔ８、および、期間ｔ１４にアクティブレベルとなる電位ｖｓｓを供給し、それ以外の期間には非アクティブレベルとなる電位ｖｄｄを供給する。
　リフレッシュ出力制御線ＲＣ１Ｂには、期間ｔ６および期間ｔ１２にアクティブレベルとなる電位ｖｓｓを供給し、それ以外の期間には非アクティブレベルとなる電位ｖｄｄを供給する。
　上記の構成によれば、リフレッシュ期間Ｔ２ではデータ入力線ＩＮ２の電位をｖｓｓとするので、トランジスタＮ１はスイッチ制御線ＳＣ１の電位がｖｄｄのときにＯＮ状態となり、データ入力線ＩＮ２からノードＰＩＸへｖｓｓを書き込むことができる。
　また、書き込み期間Ｔ１においてデータ入力線ＩＮ２から電位ｖｓｓを書き込む場合にもスイッチ制御線ＳＣ１の電位がｖｄｄのときに書き込むことができ、データ入力線ＩＮ２から電位ｖｄｄを書き込む場合には、ノードＰＩＸの電位を予めＬｏｗレベルの範囲内にしておけばトランジスタＮ１はスイッチ制御線ＳＣ１の電位がｖｄｄのときにＯＮ状態となり書き込むことができる。電位ｖｄｄを書き込む場合には、ノードＰＩＸの電位は電位ｖｄｄからトランジスタＮ１（Ｎチャネル型トランジスタ）の閾値電圧Ｖｔｈだけ低下したところまで上昇してｖｄｄ－Ｖｔｈとなる。
　データ転送制御線ＤＴ１Ｂの電位がｖｓｓであるときにはノードＰＩＸかノードＭＲＹのいずれかの電位がＨｉｇｈレベルの範囲内である場合にトランジスタＰ２がＯＮ状態となる。このとき、ノードＰＩＸの電位がｖｓｓである場合にはノードＰＩＸからノードＭＲＹへｖｓｓを書き込もうとするが、ノードＭＲＹの電位はｖｄｄから、ｖｓｓよりもトランジスタＰ２（Ｐチャネル型トランジスタ）の閾値電圧Ｖｔｈだけ高い電位まで低下してｖｓｓ＋Ｖｔｈとなる（期間ｔ１４）。
　ノードＭＲＹの電位がｖｓｓ＋Ｖｔｈである場合に、ｖｄｄ－（ｖｓｓ＋Ｖｔｈ）＞Ｖｔｈとなっていればデータ転送制御線ＤＴ１Ｂの電位がｖｄｄであるときにトランジスタＰ３はＯＮ状態となり、電位ｖｄｄをソースからドレインへ出力することができる。このとき、リフレッシュ出力制御線ＲＣ１Ｂの電位がｖｓｓとなればトランジスタＰ４がＯＮ状態となり、データ転送制御線ＤＴ１Ｂの電位ｖｄｄがトランジスタＰ３・Ｐ４を介して、ノードＰＩＸへ書き込まれる（期間ｔ６）。
　書き込み期間Ｔ１ｉにデータ入力線ＩＮ２から電位ｖｄｄをノードＰＩＸへ入力する場合には、上述したようにノードＰＩＸの電位はｖｄｄ－Ｖｔｈとなるが、ノードＰＩＸからノードＭＲＹへの転送によりノードＰＩＸの電位はほとんど低下しないことから、ノードＭＲＹの電位はほぼｖｄｄ－Ｖｔｈになり、トランジスタＰ３をぎりぎりＯＦＦ状態とすることができる。このときさらに、期間ｔ５に、他に用意した電源を用いてノードＭＲＹの電位を突き上げると、ノードＭＲＹの電位がｖｄｄ－Ｖｔｈより高くなるため、トランジスタＰ３を確実にＯＦＦ状態にすることができる。
　以上のように、本実施例によれば、メモリ動作に必要な制御を２電位によって行うことができる。これは、画素に保持する２値論理レベルと等しい電位でロジックの制御が可能なため、ロジック制御のために余計な電源を必要とせず、電源で消費する電力の削減が可能であるということであり、メモリ回路ＭＲ１０を後述の実施の形態のような表示装置に適用した場合には、多値表示を行わない場合に最小限の電源でロジック動作が可能となる。
　この構成では、リフレッシュ期間Ｔ２中に、ノードＰＩＸに、オフリークや寄生容量によって電位変動を受ける場合を除き、ｖｄｄ／ｖｓｓの電位によって、トランジスタの閾値電圧Ｖｔｈの影響を受けずにＨｉｇｈ／Ｌｏｗを書き込むことが可能である。すなわち、ノードＰＩＸの電位として、前記実施例までの回路構成と同様の電位を得ることができる。
　次に、図４０に、メモリ回路ＭＲ１０の変形例であるメモリ回路ＭＲ１１の構成を示す。
　メモリ回路ＭＲ１１は、メモリ回路ＭＲ１０の動作論理を反転させた構成であり、メモリ回路ＭＲ１０におけるトランジスタＮ１をＰチャネル型のトランジスタＰ１に、トランジスタＰ２をＮチャネル型のトランジスタＮ２に、トランジスタＰ３をＮチャネル型のトランジスタＮ３に、トランジスタＰ４をＮチャネル型のトランジスタＮ４に、それぞれ置き換えた構成である。
　また、図３８におけるデータ転送制御線ＤＴ１Ｂをデータ転送制御線ＤＴ１、スイッチ制御線ＳＣ１をスイッチ制御線ＳＣ１Ｂ、リフレッシュ出力制御線ＲＣ１Ｂをリフレッシュ出力制御線ＲＣ１とし、図４１に示すように、図３９のものから信号電位を反転させている。
　これによっても、図３８および図３９の構成と同様の作用・効果を得ることができる。
＜表示装置の実施の形態＞
　表示装置の実施の形態について図３１ないし図３３を用いて説明する。
　本実施の形態では、前実施形態で説明したメモリ装置１を備える表示装置について説明する。
　図３１に、本実施形態における表示装置としての液晶表示装置３の構成を示す。この液晶表示装置３は、携帯電話の動作時の画面表示に用いられるような多階調表示モードと、携帯電話の待ち受け時の画面表示に用いられるようなメモリ回路動作モードとを切り替えて動作する。
　液晶表示装置３はアクティブマトリクス型の表示装置であって、画素アレイ３１、ゲートドライバ／ＣＳドライバ３２、制御信号バッファ回路３３、駆動信号発生回路／映像信号発生回路３４、デマルチプレクサ３５、ゲートライン（走査信号線）ＧＬ（ｉ）、補助容量配線ＣＳ（ｉ）、データ転送制御線ＤＴ１（ｉ）、リフレッシュ出力制御線ＲＣ１（ｉ）、ソースライン（データ信号線）ＳＬ（ｊ）、および、出力信号線ｖｄ（ｋ）を備えている。但し、ｉは１≦ｉ≦ｎの整数、ｊは１≦ｊ≦ｍの整数、ｋは１≦ｋ≦ｌ＜ｍの整数とする。
　画素アレイ３１は、画素回路ＭＲ９で示される画素４０がマトリクス状に配置されたものであり、画像表示を行う。各画素４０は前実施の形態におけるメモリセル２０を含んでいる。従って、画素アレイ３１は前実施の形態におけるメモリアレイ１０を含んでいる。
　ゲートドライバ／ＣＳドライバ３２は、ゲートラインＧＬ（ｉ）および補助容量配線ＣＳ（ｉ）を介してｎ行分の画素４０を駆動する駆動回路である。ゲートラインＧＬ（ｉ）および補助容量配線ＣＳ（ｉ）は、ｉ行目の各画素４０に接続されている。ゲートラインＧＬ（ｉ）は、前実施の形態におけるスイッチ制御線ＳＣ１（図２９）すなわち第１ワード線Ｘｉ（１）を兼ねている。補助容量配線ＣＳ（ｉ）は、前実施の形態における基準電位配線ＲＬ１を兼ねている。また、前実施の形態のメモリ回路ＭＲ８に用いられるリフレッシュ用パルス線ＲＰ１（図２５）を設ける場合には、リフレッシュ用パルス線ＲＰ１を兼ねる他の補助容量配線を各行に設ければよい。
　制御信号バッファ回路３３は、データ転送制御線ＤＴ１（ｉ）およびリフレッシュ出力制御線ＲＣ１（ｉ）を介してｎ行分の画素４０を駆動する駆動回路である。データ転送制御線ＤＴ１（ｉ）は、前実施の形態におけるデータ転送制御線ＤＴ１（図２９）すなわち第２ワード線Ｘｉ（２）である。リフレッシュ出力制御線ＲＣ１（ｉ）は、前実施の形態におけるリフレッシュ出力制御線ＲＣ１すなわち第３ワード線Ｘｉ（３）である。また、前実施の形態のメモリ回路ＭＲ５（図１８）を設ける場合には、データ転送制御線ＤＴ１（ｉ）がリフレッシュ出力制御線ＲＣ１（ｉ）を兼ねるようにすればよい。
　駆動信号発生回路／映像信号発生回路３４は、画像表示およびメモリ動作を行うための制御駆動回路であり、表示データの処理回路の他に、図２７における入出力インターフェース１１、命令デコーダ１２、タイミング制御回路１３、および、書き込み／読み出し回路１５を含んでいる。タイミング制御回路１３は、メモリ動作に用いられるタイミングのみならず、表示動作に用いられるゲートスタートパルス、ゲートクロック、ソーススタートパルス、および、ソースクロックなどのタイミングを生成する回路を兼ねることができる。
　駆動信号発生回路／映像信号発生回路３４は、多色表示モード（メモリ回路非動作）時にビデオ出力端子から多階調ビデオ信号（多値レベルデータ信号）を出力し、出力信号線ｖｄ（ｋ）およびデマルチプレクサ３５を介してソースラインＳＬ（ｊ）を駆動する。また、駆動信号発生回路／映像信号発生回路３４は、同時に、ゲートドライバ／ＣＳドライバ３２を駆動・制御する信号ｓ１を出力する。これによって各画素４０に表示データを書き込み、多階調の動画・静止画表示を行う。
　また、駆動信号発生回路／映像信号発生回路３４は、メモリ回路動作モード時に、ビデオ出力端子から画素４０内に保持するデータを出力信号線ｖｄ（ｋ）およびデマルチプレクサ３５を介してソースラインＳＬ（ｊ）に送出するとともに、ゲートドライバ／ＣＳドライバ３２を駆動・制御する信号ｓ２および制御信号バッファ回路３３を駆動・制御する信号ｓ３を出力する。これによって、画素４０にデータを書き込んで表示および保持したり、画素４０に保持されたデータを読み出したりする。
　但し、画素４０に書き込んでメモリ回路に保持したデータは表示に用いられるだけでもよいので、画素４０からの読み出し動作は必ずしも行われなくてよい。駆動信号発生回路／映像信号発生回路３４がメモリ回路動作モードにおいてビデオ出力端子から出力信号線ｖｄ（ｋ）に出力するデータは、第１の電位レベルと第２の論理レベルとで表される２値論理レベルである。画素４０が、カラー表示の各絵素に対応する場合には、２に対して絵素の色数だけ累乗した色数での表示が可能になる。例えば、絵素がＲＧＢの３色分ある場合には、２の３乗＝８色の表示モードでの表示が可能になる。デマルチプレクサ３５は、出力信号線ｖｄ（ｋ）に出力されたデータを、対応するソースラインＳＬ（ｊ）に振り分けて出力する。
　以上の説明から分かるように、ゲートドライバ／ＣＳドライバ３２および制御信号バッファ回路３３はロウドライバを構成している。また、駆動信号発生回路／映像信号発生回路３４およびデマルチプレクサ３５はコラムドライバを構成している。
　次に、図３２に、画素４０の構成の一例を、等価回路としての画素回路ＭＲ９で示す。
　画素回路ＭＲ９は、前実施の形態における図７のメモリ回路ＭＲ１において、液晶容量Ｃｌｃを付加した構成である。なお、図７における第１ワード線Ｘｉ（１）はゲートラインＧＬ（ｉ）として、第２ワード線Ｘｉ（２）はデータ転送制御線ＤＴ１（ｉ）として、第３ワード線Ｘｉ（３）はリフレッシュ出力制御線ＲＣ１（ｉ）として、ビット線ＹｊはソースラインＳＬ（ｊ）として、それぞれ表記してある。
　液晶容量ＣｌｃはノードＰＩＸと共通電極ＣＯＭとの間に液晶層が配置されてなる容量である。すなわち、ノードＰＩＸは画素電極に接続されている。このとき、容量Ｃａ１は画素４０の補助容量としても機能する。また、スイッチ回路ＳＷ１を構成するトランジスタＮ１は画素４０の選択素子としても機能する。共通電極ＣＯＭは、図３１の回路が形成されるマトリクス基板に対向する共通電極基板上に設けられる。但し、共通電極ＣＯＭはマトリクス基板と同一基板上にあってもよい。
　なお、画素回路ＭＲ９が備えるメモリ回路としては、前述した全てのメモリ回路が可能である。
　画素回路ＭＲ９において、多階調表示モードでは、画素４０に２値レベルよりも電位レベル数の多いデータ信号を供給して、リフレッシュ制御部ＲＳ１にアクティブ状態となる第１の動作を行わせない状態で表示を行えばよい。多階調表示モードでは、データ転送制御線ＤＴ１（ｉ）の電位をＬｏｗに固定することにより容量Ｃａ１のみを補助容量として機能させてもよいし、データ転送制御線ＤＴ１（ｉ）の電位をＨｉｇｈに固定することにより、容量Ｃａ１と容量Ｃｂ１とを合わせて補助容量として機能させてもよい。また、リフレッシュ出力制御線ＲＣ１（ｉ）の電位をＬｏｗに固定してトランジスタＮ４をＯＦＦ状態に保持することにより、もしくはデータ転送制御線ＤＴ１（ｉ）の電位をトランジスタＮ３がＯＦＦ状態となるように高く設定することにより、データ転送制御線ＤＴ１の電位が第１データ保持部ＤＳ１に蓄積された電荷によって決められる液晶容量Ｃｌｃの表示階調に影響を与えないようにすることができ、メモリ機能を持たない液晶表示装置と同一の表示性能を実現することができる。
　また、図３３に、画素回路ＭＲ９のメモリ回路動作モード時における動作を示す。図３３のメモリ回路動作モードでは、図８の電位波形に共通電極ＣＯＭの電位波形が加わる。このように、メモリ回路動作モードは、メモリ装置１にとってのメモリセル２０への書き込み動作を用いて実行される。
　なお、図３３における画素回路ＭＲ９の動作ステップとしては、以下のように区分することができる。
　（１）ステップＡ（期間ｔ１ｉ～期間ｔ２ｉ（書き込み期間Ｔ１ｉ））
　ステップＡでは、駆動信号発生回路／映像信号発生回路３４およびデマルチプレクサ３５からソースラインＳＬ（ｊ）にデータ信号に対応する２値論理レベルを供給した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより画素４０に上記２値論理レベルを書き込み、メモリセル２０に上記２値論理レベルが書き込まれた状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
　（２）ステップＢ（期間ｔ３～期間ｔ４と期間ｔ９～期間ｔ１０とのそれぞれ）
　ステップＢでは、ステップＡに続いて、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより、リフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルと同じ２値論理レベルをソースラインＳＬ（ｊ）を介して第１データ保持部ＤＳ１に入力する。
　（３）ステップＣ（期間ｔ５～期間ｔ６と期間ｔ１１～期間ｔ１２とのそれぞれ）
　ステップＣでは、ステップＢに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてリフレッシュ出力制御部ＲＳ１によって第１の動作を行うとともに、第１の動作の終了時には供給源ＶＳ１を兼ねるデータ転送制御線ＤＴ１（ｉ）からリフレッシュ出力制御部ＲＳ１の入力にリフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルの反転レベルの２値論理レベルを供給している状態とする。
　（４）ステップＤ（期間ｔ７～期間ｔ８と期間ｔ１３～期間ｔ１４とのそれぞれ）
　ステップＤでは、ステップＣに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
　そして、メモリ回路動作モード時の動作全体としては、まずステップＡを実行し、ステップＡに続いて、ステップＢの開始からステップＤの終了までの一連の動作（期間ｔ３～期間ｔ８）を１回以上実行する動作となる。
　また、共通電極ＣＯＭの電位は、トランジスタＮ１がＯＮ状態となるごとにＨｉｇｈとＬｏｗとの間で反転するように駆動される。このように、液晶容量の共通電極を２値レベルに反転交流駆動することにより、液晶容量を正極性と負極性とに交流駆動しながら、明暗を表示することができる。
　また、ここでは、一例として、共通電極ＣＯＭに供給される２値レベルは第１の電位レベルと第２の電位レベルとからなるようにする。これによれば、正極性と負極性とのそれぞれの液晶印加電圧について、黒表示および白表示を第１の電位レベルおよび第２の電位レベルのみによって容易に実現することができる。例えば、共通電極ＣＯＭのＨｉｇｈ電位は上記２値論理レベルのＨｉｇｈ電位に等しく、共通電極ＣＯＭのＬｏｗ電位は上記２値論理レベルのＬｏｗ電位に等しいとすると、共通電極ＣＯＭの電位がＬｏｗであるときに、ノードＰＩＸの電位がＬｏｗならば正極性の黒表示、ノードＰＩＸの電位がＨｉｇｈならば正極性の白表示となり、共通電極ＣＯＭの電位がＨｉｇｈであるときに、ノードＰＩＸの電位がＬｏｗならば負極性の白表示、ノードＰＩＸの電位がＨｉｇｈならば負極性の黒表示となる。従って、ノードＰＩＸの電位がリフレッシュされるごとに、表示階調をほぼ維持したまま液晶印加電圧の向きが反転するように液晶が駆動されることになり、液晶印加電圧の実効値が正負で一定となる液晶の交流駆動が可能になる。
　また、ここでは、一例として、図３３に示すように、共通電極ＣＯＭに供給される２値レベルを、スイッチ回路ＳＷ１が導通している期間にのみ反転させる。これによれば、共通電極ＣＯＭに供給される２値レベルが、画素電極がスイッチ回路ＳＷ１を介してソースラインＳＬ（ｊ）に接続されている期間にのみ反転するので、画素電極電位がソースラインＳＬ（ｊ）の電位に固定された状態で共通電極電位が反転する。従って、保持中の画素電極電位、特にリフレッシュ期間における画素電極電位が、ノードＰＩＸがフローティングの際に共通電極電位の反転によって受けるような変動を受けずに済む。
　以上のように、本実施形態によれば、表示装置に多階調表示モード（第２の表示モード）とメモリ回路動作モード（第１の表示モード）との両方の機能を持たせることができる。メモリ回路動作モード時には、静止画など時間変化の少ない画像を表示することで、映像信号発生回路で多階調画像を表示するためのアンプ等の回路やデータ供給動作を停止させることができるため、低消費電力を実現することができる。さらに、メモリ回路動作モード時には、画素４０内で電位をリフレッシュすることができるため、再度ソースラインＳＬ（ｊ）を充放電しながら画素４０のデータを書き換える必要がないため、消費電力を削減することができる。また、画素４０内でデータ極性を反転することができるため、極性反転時に反転した表示データをソースラインＳＬ（ｊ）に充放電しながらデータを書き換える必要がないため、消費電力を削減することができる。
　そして、メモリ回路としての画素回路ＭＲ９には、リフレッシュ動作を行うためのインバータの貫通電流などといった消費電力が莫大に増加する要素が存在しないため、メモリ回路動作モード自体の消費電力を従来よりも大幅に削減することができる。
　なお、前実施の形態の各メモリ回路ＭＲを表示装置のＣＳドライバ内などの駆動回路内に配置されるようにメモリ装置１を備えた、表示装置も構成可能である。このような場合に、例えば保持したデータの２値論理レベルをメモリセルから直接出力として用いるなどの使用例が挙げられる。図７のメモリ回路ＭＲ１を用いれば、トランジスタが全てＮチャネル型のＴＦＴからなるので、アモルファスシリコンで作製された表示パネルにモノリシックで作り込まれる駆動回路内に当該メモリセルを形成することができる。
〔実施の形態２〕
　本発明の他の実施形態について図５および図６を用いて説明すれば以下の通りである。
　本実施形態の表示装置は、実施の形態１の表示装置において画素回路を図３４の構成のメモリ回路ＭＲ１００に置き換えたものである。
　本実施形態でも、図５および図６に示すように、駆動信号発生回路／映像信号発生回路３４からソースラインＳＬ（ｊ）に供給するデータ信号電位を、ＨｉｇｈレベルのＨ０とＬｏｗレベルのＬ０とで表すようにする。図５はレベルＨ０のデータ信号電位を書き込む場合の信号図であり、図６はレベルＬ０のデータ信号電位を書き込む場合の信号図である。
　このレベルＨ０とレベルＬ０とで表されるデータ信号電位は、画素回路ＭＲ９のリフレッシュ動作により生成される書き込み時と同極性のデータ電位（２値論理レベル）と異なっている。例えば、データ信号電位は、リフレッシュ動作により生成される書き込み時と同極性のデータ電位よりも、データの書き込みに伴って発生する引き込み電圧分だけ異なっている。
　この構成によれば、データを画素４０に書き込むときに、引き込み現象によって書き込み直後のデータ電位がデータ信号電位から変動しても、データ信号電位が、リフレッシュ動作により生成される書き込み時と同極性のデータ電位と異なっているので、書き込み直後のデータ電位を、リフレッシュ動作により生成される書き込み時と同極性のデータ電位に非常に近い電位とすることができる。
　図５および図６では、レベルＨ０をレベルＨ１よりも引き込み電圧ΔＶｔｋｈだけ高くなるように、また、レベルＬ０をレベルＬ１よりも引き込み電圧ΔＶｔｋｌだけ高くなるようにしている。
　これにより、期間ｔ１０２におけるノードＰＩＸのＨｉｇｈレベルはＨ１、ＬｏｗレベルはＬ１となる。また、期間ｔ１０５および期間ｔ１０９におけるノードＰＩＸのＨｉｇｈレベルはＨ１、ＬｏｗレベルはＬ１となる。
　従って、期間ｔ１０２と期間ｔ１０５および期間ｔ１０９とで互いに、正負両極性の液晶印加電圧を等しいあるいは非常に近い電圧とすることができる。
　以上により、リフレッシュしながらデータを保持するメモリ回路を備えた画素にデータ信号を書き込んだ直後の画素内のデータ電位が、メモリ回路のリフレッシュによるデータ電位と異なりにくい表示装置を実現することができる。従って、フリッカを抑制することができる。
　本発明の表示装置は、上記課題を解決するために、
　データ信号電位として供給されて書き込まれたデータに対応するデータ電位をリフレッシュしながら保持するメモリ回路を備えた画素をマトリクス状に有するアクティブマトリクス型の表示装置であって、
　上記データ信号電位は、上記メモリ回路のリフレッシュ動作により生成される書き込み時と同極性の上記データ電位と異なっていることを特徴としている。
　上記の発明によれば、データを画素に書き込むときに、引き込み現象によって書き込み直後のデータ電位がデータ信号電位から変動しても、データ信号電位が、リフレッシュ動作により生成される書き込み時と同極性のデータ電位と異なっているので、書き込み直後のデータ電位を、リフレッシュ動作により生成される書き込み時と同極性のデータ電位に非常に近い電位とすることができる。
　以上により、リフレッシュしながらデータを保持するメモリ回路を備えた画素にデータ信号を書き込んだ直後の画素内のデータ電位が、メモリ回路のリフレッシュによるデータ電位と異なりにくい表示装置を実現することができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、
　上記データ信号電位および上記データ電位は２値論理レベルで表されることを特徴としている。
　上記の発明によれば、データ信号電位が取る２値論理レベルの各電位を、データ電位が取る２値論理レベルの各電位と異ならせることにより、書き込んだ直後の画素内のデータ電位を、メモリ回路のリフレッシュによるデータ電位と異なりにくくすることができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、
　上記データは１ビットからなることを特徴としている。
　上記の発明によれば、メモリ回路に１ビットのデータを保持するので、白表示および黒表示といったような２階調表示をメモリ動作モードで行うことができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、
　上記画素への上記データの書き込みにおいては、上記画素を行ごとに順次走査して全ての上記画素に上記データの書き込みを行う書き込み期間が設けられており、
　上記書き込み期間が終了した後に、上記データ電位のリフレッシュを行うことを特徴としている。
　上記の発明によれば、リフレッシュ動作をメモリ回路内部で行う場合には、書き込み期間において全ての画素にデータの書き込みを行ってから、全ての画素に対して一斉にリフレッシュ動作を行うことができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、
　上記データ信号電位は、上記リフレッシュ動作により生成される書き込み時と同極性の上記データ電位よりも、上記データの書き込みに伴って発生する引き込み電圧分だけ異なっていることを特徴としている。
　上記の発明によれば、書き込み直後のデータ電位を、リフレッシュ動作により生成される書き込み時と同極性のデータ電位にほぼ等しくすることができるという効果を奏する。
　本発明の表示装置の駆動方法は、上記課題を解決するために、
　データ信号電位として供給されて書き込まれたデータに対応するデータ電位をリフレッシュしながら保持するメモリ回路を備えた画素をマトリクス状に有するアクティブマトリクス型の表示装置を駆動する、表示装置の駆動方法であって、
　上記データ信号電位は、上記メモリ回路のリフレッシュ動作により生成される書き込み時と同極性の上記データ電位と異なっていることを特徴としている。
　上記の発明によれば、データを画素に書き込むときに、引き込み現象によって書き込み直後のデータ電位がデータ信号電位から変動しても、データ信号電位が、リフレッシュ動作により生成される書き込み時と同極性のデータ電位と異なっているので、書き込み直後のデータ電位を、リフレッシュ動作により生成される書き込み時と同極性のデータ電位に非常に近い電位とすることができる。
　以上により、リフレッシュしながらデータを保持するメモリ回路を備えた画素にデータ信号を書き込んだ直後の画素内のデータ電位が、メモリ回路のリフレッシュによるデータ電位と異なりにくい表示装置を実現することができるという効果を奏する。
　本発明の表示装置の駆動方法は、上記課題を解決するために、
　上記データ信号電位および上記データ電位は２値論理レベルで表されることを特徴としている。
　上記の発明によれば、データ信号電位が取る２値論理レベルの各電位を、データ電位が取る２値論理レベルの各電位と異ならせることにより、書き込んだ直後の画素内のデータ電位を、メモリ回路のリフレッシュによるデータ電位と異なりにくくすることができるという効果を奏する。
　本発明の表示装置の駆動方法は、上記課題を解決するために、
　上記データは１ビットからなることを特徴としている。
　上記の発明によれば、メモリ回路に１ビットのデータを保持するので、白表示および黒表示といったような２階調表示をメモリ動作モードで行うことができるという効果を奏する。
　本発明の表示装置の駆動方法は、上記課題を解決するために、
　上記画素への上記データの書き込みにおいては、上記画素を行ごとに順次走査して全ての上記画素に上記データの書き込みを行う書き込み期間が設けられており、
　上記書き込み期間が終了した後に、上記データ電位のリフレッシュを行うことを特徴としている。
　上記の発明によれば、リフレッシュ動作をメモリ回路内部で行う場合には、書き込み期間において全ての画素にデータの書き込みを行ってから、全ての画素に対して一斉にリフレッシュ動作を行うことができるという効果を奏する。
　本発明の表示装置の駆動方法は、上記課題を解決するために、
　上記データ信号電位は、上記リフレッシュ動作により生成される書き込み時と同極性の上記データ電位よりも、上記データの書き込みに伴って発生する引き込み電圧分だけ異なっていることを特徴としている。
　上記の発明によれば、書き込み直後のデータ電位を、リフレッシュ動作により生成される書き込み時と同極性のデータ電位にほぼ等しくすることができるという効果を奏する。
　本発明は上述した各実施形態に限定されるものではなく、各実施形態を組み合わせて得られる形態や請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、携帯電話のディスプレイなどに好適に使用することができる。
３　　　　　　　　　液晶表示装置（表示装置）
４０　　　　　　　　画素
ＭＲ９　　　　　　　画素回路（メモリ回路）
 

Claims (10)

  1. 　データ信号電位として供給されて書き込まれたデータに対応するデータ電位をリフレッシュしながら保持するメモリ回路を備えた画素をマトリクス状に有するアクティブマトリクス型の表示装置であって、
    　上記データ信号電位は、上記メモリ回路のリフレッシュ動作により生成される書き込み時と同極性の上記データ電位と異なっていることを特徴とする表示装置。
  2. 　上記データ信号電位および上記データ電位は２値論理レベルで表されることを特徴とする請求項１に記載の表示装置。
  3. 　上記データは１ビットからなることを特徴とする請求項２に記載の表示装置。
  4. 　上記画素への上記データの書き込みにおいては、上記画素を行ごとに順次走査して全ての上記画素に上記データの書き込みを行う書き込み期間が設けられており、
    　上記書き込み期間が終了した後に、上記データ電位のリフレッシュを行うことを特徴とする請求項１から３までのいずれか１項に記載の表示装置。
  5. 　上記データ信号電位は、上記リフレッシュ動作により生成される書き込み時と同極性の上記データ電位よりも、上記データの書き込みに伴って発生する引き込み電圧分だけ異なっていることを特徴とする請求項１から４までのいずれか１項に記載の表示装置。
  6. 　データ信号電位として供給されて書き込まれたデータに対応するデータ電位をリフレッシュしながら保持するメモリ回路を備えた画素をマトリクス状に有するアクティブマトリクス型の表示装置を駆動する、表示装置の駆動方法であって、
    　上記データ信号電位は、上記メモリ回路のリフレッシュ動作により生成される書き込み時と同極性の上記データ電位と異なっていることを特徴とする表示装置の駆動方法。
  7. 　上記データ信号電位および上記データ電位は２値論理レベルで表されることを特徴とする請求項６に記載の表示装置の駆動方法。
  8. 　上記データは１ビットからなることを特徴とする請求項７に記載の表示装置の駆動方法。
  9. 　上記画素への上記データの書き込みにおいては、上記画素を行ごとに順次走査して全ての上記画素に上記データの書き込みを行う書き込み期間が設けられており、
    　上記書き込み期間が終了した後に、上記データ電位のリフレッシュを行うことを特徴とする請求項６から８までのいずれか１項に記載の表示装置の駆動方法。
  10. 　上記データ信号電位は、上記リフレッシュ動作により生成される書き込み時と同極性の上記データ電位よりも、上記データの書き込みに伴って発生する引き込み電圧分だけ異なっていることを特徴とする請求項６から９までのいずれか１項に記載の表示装置の駆動方法。
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