WO2011033811A1 - 表示装置および表示装置の駆動方法 - Google Patents

表示装置および表示装置の駆動方法 Download PDF

Info

Publication number
WO2011033811A1
WO2011033811A1 PCT/JP2010/057283 JP2010057283W WO2011033811A1 WO 2011033811 A1 WO2011033811 A1 WO 2011033811A1 JP 2010057283 W JP2010057283 W JP 2010057283W WO 2011033811 A1 WO2011033811 A1 WO 2011033811A1
Authority
WO
WIPO (PCT)
Prior art keywords
potential
memory
period
data
refresh
Prior art date
Application number
PCT/JP2010/057283
Other languages
English (en)
French (fr)
Inventor
佐々木　寧
村上　祐一郎
成 古田
業天　誠二郎
修司 西
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US13/395,518 priority Critical patent/US20120200549A1/en
Publication of WO2011033811A1 publication Critical patent/WO2011033811A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G09G3/3659—Control of matrices with row and column drivers using an active matrix the addressing of the pixel involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependant on signal of two data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0219—Reducing feedthrough effects in active matrix panels, i.e. voltage changes on the scan electrode influencing the pixel voltage due to capacitive coupling
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G09G2330/022—Power management, e.g. power saving in absence of operation, e.g. no data being entered during a predetermined time

Definitions

  • the present invention relates to a display device having a memory function and a driving method thereof, and particularly to a technique for eliminating screen noise caused by the existence of a plurality of driving methods according to a display form.
  • liquid crystal display devices include a memory type liquid crystal display device that includes a pixel with a built-in memory (hereinafter referred to as a pixel memory) and has a memory function capable of holding image data.
  • image data once written in a pixel can be held by refreshing while inverting the polarity, and a still image can be displayed.
  • the pixel In the normal operation (normal mode) not using the memory function, the pixel is rewritten to new image data every frame through the data signal line, while in the memory operation (memory mode) using the memory function, the image data is retained. It is not necessary to supply rewrite image data to the data signal line.
  • the operation of the circuit that drives the scanning signal line and the data signal line can be stopped, and the power consumption can be reduced. Furthermore, it is possible to reduce the power consumption by reducing the number of times of charging / discharging the data signal line having a large capacity and not transmitting the image data corresponding to the memory operation period to the controller.
  • the memory-type liquid crystal display device is often used for a liquid crystal display device that displays an image that is strongly demanded to reduce power consumption, such as a standby screen of a mobile phone.
  • FIG. 11 is a diagram showing only the circuit configuration of the pixel memory (memory circuit MR100) extracted from the memory type liquid crystal display device.
  • the memory circuit MR100 is equivalent to that disclosed in Patent Document 1, for example.
  • the memory circuit MR100 includes a switch circuit SW100, a first data holding unit DS101, a data transfer unit TS100, a second data holding unit DS102, and a refresh output control unit RS100.
  • data transfer control lines DTx, gate lines GLx, and high power supply lines are provided for each row of the pixel matrix as wirings for driving the memory circuits MR100.
  • PHx, Low power supply line PLx, refresh output control line RCx, and auxiliary capacitance line CSx are provided, and a source line SLx is provided for each column of the pixel matrix.
  • the switch circuit SW100 includes a transistor N100 that is an N-channel TFT (Thin Film Transistor).
  • the first data holding unit DS101 includes a capacitor Ca100.
  • the data transfer unit TS100 includes a transistor N101 that is an N-channel TFT.
  • the second data holding unit DS102 includes a capacitor Cb100.
  • the refresh output control unit RS100 includes an inverter INV100 and a transistor N103 which is an N-channel TFT.
  • the inverter INV100 includes a transistor P100 that is a P-channel TFT and a transistor N102 that is an N-channel TFT.
  • drain / source terminal of a field effect transistor such as the above TFT is referred to as a first drain / source terminal, and the other drain / source terminal is referred to as a second drain / source terminal.
  • the drain terminal and the source terminal are fixedly determined based on the direction in which the current can flow between the first drain / source terminal and the second drain / source terminal, respectively, the drain terminal and the source It shall be called a terminal.
  • the transistor N100 has a gate terminal connected to the gate line GLx, a first drain / source terminal connected to the source line SLx, and a second drain / source terminal connected to the node PIX which is one end of the capacitor Ca100.
  • the other end of the capacitor Ca100 is connected to the auxiliary capacitor line CSx.
  • the transistor N101 has a gate terminal connected to the data transfer control line DTx, a first drain / source terminal connected to the node PIX, and a second drain / source terminal connected to the node MRY which is one end of the capacitor Cb100.
  • the other end of the capacitor Cb100 is connected to the storage capacitor line CSx.
  • the input terminal IP of the inverter INV100 is connected to the node MRY.
  • the transistor P100 has a gate terminal connected to the input terminal IP of the inverter INV100, a source terminal connected to the high power line PHx, and a drain terminal connected to the output terminal OP of the inverter INV100.
  • the transistor N102 has a gate terminal connected to the input terminal IP of the inverter INV100, a drain terminal connected to the output terminal OP of the inverter INV100, and a source terminal connected to the low power supply line PLx.
  • Transistor N103 has a gate terminal connected to refresh output control line RCx, a first drain / source terminal connected to output terminal OP of inverter INV100, and a second drain / source terminal connected to node PIX.
  • a counter substrate (not shown) including a common electrode (counter electrode) COM is provided at a position facing the substrate on which the memory circuit MR100 is formed.
  • the substrate and the counter substrate are disposed so as to sandwich liquid crystal therebetween, and a liquid crystal panel is formed including these configurations.
  • a node PIX (pixel electrode) of the memory circuit MR100 forms a liquid crystal capacitance Clc via a liquid crystal between the node PIX (pixel electrode) and the common electrode COM.
  • FIG. 12 is a timing chart showing various signal waveforms in the memory mode in the memory circuit MR100.
  • the data transfer control line DTx, the gate line GLx, and the refresh output control line RCx are supplied from a drive circuit (not shown) to a binary level potential consisting of High (active level) and Low (inactive level). Is applied.
  • the high and low potential levels may be individually set for the lines and lines.
  • a binary level data signal (also referred to as “binary data”) including a high potential and a low potential is output to the source line SLx from a drive circuit (not shown).
  • the potential supplied by the high power line PHx is equal to the high level of the binary level data signal
  • the potential supplied by the low level power line PLx is equal to the low level of the binary level data signal.
  • the potential supplied from the storage capacitor line CSx may be constant or may change at a predetermined timing, but here it is assumed to be constant for the sake of simplicity.
  • a full writing period T101 and a refresh period T102 are provided.
  • the entire writing period T101 is a period in which data to be held in all the memory circuits MR100 is written for each row, and is composed of a period t101 and a period t102 that are successively arranged.
  • writing to the memory circuit MR100 is performed line-sequentially, so that the period t101 is provided so that different rows do not overlap. Therefore, the start timing of the period t101 is different for each row.
  • the end timing of the period t102 that is, the end timing of the entire writing period T101 is the same for all the rows.
  • the refresh period T102 is a period in which the data written in the memory circuit MR100 in the entire writing period T101 is held by refreshing, and has periods t103 to t110 that are successively arranged. The refresh period T102 is started simultaneously for all the rows.
  • the potential of the gate line GLx becomes High.
  • the potentials of the data transfer control line DTx and the refresh output control line RCx are Low. Accordingly, the transistor N100 is turned on, so that the data potential (here, High) supplied to the source line SLx is written to the node PIX.
  • the potential of the gate line GLx becomes Low.
  • the transistor N100 is turned off, so that charge corresponding to the written data potential is held in the capacitor Ca100.
  • the node PIX is in a floating state while the transistor N100 is in the OFF state. At this time, in an ideal state, electric charge is held in the capacitor Ca100 so that the potential of the node PIX is maintained at High.
  • the data transfer unit TS100, the second data holding unit DS102, and the refresh output control unit RS100 are caused to function by refreshing the potential of the node PIX so that the written data is not lost.
  • the potential of the data transfer control line DTx becomes High.
  • the potentials of the gate line GLx and the refresh output control line RCx are Low.
  • the transistor N101 is turned on, and the capacitor Cb100 is connected in parallel to the capacitor Ca100 via the transistor N101. Therefore, the electric potential moves between the capacitor Ca100 and the capacitor Cb100, so that the potential of the node MRY becomes High.
  • the capacitance value of the capacitor Ca100 is set larger than that of the capacitor Cb100. From the capacitor Ca100, positive charges move to the capacitor Cb100 through the transistor N101 until the potential of the node PIX becomes equal to the potential of the node MRY. As a result, the potential of the node PIX is slightly lower than the voltage in the period t102 by a voltage ⁇ V1, but is in the High potential range.
  • the potential of the data transfer control line DTx becomes Low. Accordingly, the transistor N101 is turned off, so that the charge is held in the capacitor Ca100 so that the potential of the node PIX is maintained high, and the charge is stored in the capacitor Cb100 so that the potential of the node MRY is maintained high. Retained.
  • the potential of the refresh output control line RCx becomes High.
  • the transistor N103 is turned on, so that the output terminal OP of the inverter INV100 is connected to the node PIX. Since the inverted potential (here, Low) of the potential of the node MRY is output to the output terminal OP, the node PIX is charged to the inverted potential.
  • the potential of the refresh output control line RCx becomes Low.
  • the transistor N103 is turned off, so that charge is held in the capacitor Ca100 so that the potential of the node PIX is maintained at the inversion potential.
  • the potential of the data transfer control line DTx becomes High.
  • the transistor N101 is turned on, so that the capacitor Cb100 is connected in parallel to the capacitor Ca100 via the transistor N101. Therefore, the electric potential moves between the capacitor Ca100 and the capacitor Cb100, so that the potential of the node MRY becomes Low.
  • positive charge moves from the capacitor Cb100 to the capacitor Ca100 through the transistor N101 until the potential of the node MRY becomes equal to the potential of the node PIX.
  • the potential of the node PIX rises by a slight voltage ⁇ V2 from that in the period t106, but is in the Low potential range.
  • the potential of the data transfer control line DTx becomes Low.
  • the transistor N101 is turned off, so that charge is held in the capacitor Ca100 so that the potential of the node PIX is kept low, and charge is kept in the capacitor Cb100 so that the potential of the node MRY is kept low. Retained.
  • the potential of the refresh output control line RCx becomes High.
  • the transistor N103 is turned on, so that the output terminal OP of the inverter INV100 is connected to the node PIX. Since the inverted potential (here, High) of the potential of the node MRY is output to the output terminal OP, the node PIX is charged to the inverted potential.
  • the potential of the refresh output control line RCx becomes Low.
  • the transistor N103 is turned off, so that charge is held in the capacitor Ca100 so that the potential of the node PIX is maintained at the inversion potential.
  • the operations in the period t103 to the period t110 are repeated until the next all writing period T101 or the normal mode is entered.
  • the potential of the node PIX is refreshed to the inverted potential in the period t105, and is refreshed to the potential at the time of writing in the period t109. Note that in the period t101 of the entire writing period T101, when a low data potential is written to the node PIX, the potential waveform of the node PIX is obtained by inverting the potential waveform of FIG.
  • the memory circuit MR100 can refresh the data written in the entire writing period T1 by the data inversion method in the refresh period T2. Thereby, it is possible to suppress the influence of charge reduction due to off-leakage. Further, the potential of the common electrode COM is inverted between High and Low in accordance with the timing at which the data written in the node PIX is refreshed, that is, the timing at which the polarity is inverted. Thereby, the screen can be refreshed while the liquid crystal capacitor Clc is AC driven.
  • Patent Document 2 discloses a technique for holding all black / all white data in all the pixel memories at the end of the still image display period in the memory mode, that is, initializing the data holding unit of the pixel memory. Are listed. Thus, screen noise is prevented by preventing the previous data from being displayed when the normal mode is switched to the memory mode next time.
  • the potential of the common electrode COM is changed between the refresh period and the entire writing period when switching from the refresh period to the entire writing period in the memory mode, apart from the screen noise caused by the above cause. If reversed, there is a problem that screen noise may occur after shifting to the entire writing period.
  • FIG. 13 is a timing chart showing various signal waveforms when screen noise occurs after the transition from the refresh period to the full writing period in the memory mode in the conventional liquid crystal display device including the memory circuit MR100.
  • GLx1, GLx2, and GLx480 indicate the potentials of the gate lines GLx in the 1, 2, and 480th rows, respectively.
  • CSx1, CSx2, and CSx480 indicate the potentials of the auxiliary capacitance lines CSx in the first, second, and 480th rows, respectively.
  • PIX1, PIX2, and PIX480 indicate the potentials of the pixel electrodes of the memory circuit MR100 in the 1, 2, and 480th rows, respectively.
  • a dotted line shown overlapping the signal waveforms of PIX1, PIX2, and PIX480 indicates the potential of the common electrode COM.
  • the gate line GLx is sequentially scanned in the entire writing period, so that data of a new inversion potential is applied to the node PIX of the memory circuit MR100. Written sequentially.
  • the common electrode COM has a polarity according to the scanning timing of the first gate line GLx (first gate line GLx1 in FIG. 13) in the entire writing period. Inversion is performed. For this reason, as indicated by the dotted line A in the figure, although the data of the new inversion potential is not rewritten in the node PIX, only the potential of the common electrode COM is inverted, and the applied voltage to the liquid crystal capacitance Clc suddenly changes. A fluctuating memory circuit MR100 appears. In FIG. 13, the memory circuit MR100 driven by the gate lines GLx2 to 480 in the 2nd to 480th rows corresponds to this. The node PIX of the memory circuit MR100 holds the previous data until new inverted potential data is written.
  • the present invention has been made in view of the above-described conventional problems, and its object is to prevent screen noise caused by the potential of the common electrode being inverted after the transition from the refresh period to the full writing period in the memory mode. It is an object of the present invention to provide a display device that can be used and a method for driving the display device.
  • a display device of the present invention includes a display panel including a memory circuit and a common electrode provided in a matrix, and holds and displays display data written in the memory circuit while refreshing.
  • the potential of the common electrode is fixed, the entire writing period in which display data is written to all the memory circuits for each row, and the common electrode is driven.
  • a refresh period in which the display data written in the entire writing period is refreshed at least once.
  • the potential of the electrode holds the potential obtained by the last fluctuation by driving in the refresh period. It is characterized by a door.
  • the display device driving method of the present invention includes a display panel including a memory circuit and a common electrode provided in a matrix, and refreshes display data written in the memory circuit.
  • the potential of the common electrode is finally changed by driving in the refresh period. It is characterized in that to hold the resulting potential Te.
  • the liquid crystal capacitance when the liquid crystal capacitance is AC-driven in the memory mode, if the polarity of the common electrode is reversed at the timing of data writing in the first row in the next all writing period continuously shifted from the refresh period, the liquid crystal capacitor becomes floating. In some cases, the voltage applied to the liquid crystal capacitor corresponding to the pixel electrode is suddenly fluctuated, causing screen noise.
  • the potential of the common electrode is the potential obtained by the last fluctuation by driving in the refresh period. Hold. That is, the potential of the common electrode is not inverted. As a result, when the pixel electrode is in a floating state, the polarity inversion of the common electrode does not occur, and screen noise can be prevented.
  • the display device of the present invention includes a display panel including a memory circuit and a common electrode provided in a matrix, and a memory that performs display by holding display data written in the memory circuit while refreshing it.
  • the potential of the common electrode is fixed, the entire writing period in which display data is written to all the memory circuits for each row, and the common electrode is driven in the memory mode.
  • a refresh period in which display data written in the entire writing period is refreshed at least once.
  • the potential of the common electrode is Is a configuration in which the potential obtained by the last fluctuation by driving in the refresh period is held.
  • FIG. 4 is a diagram showing a data holding operation in the memory mode in the pixel memory, where (a) shows data transition in the entire writing period, and (b) to (h) show data transition in the refresh period.
  • 6 is a timing chart showing various signal waveforms when screen noise occurs after the transition from the refresh period to the full writing period in the memory mode in the conventional liquid crystal display device.
  • 11 shows another embodiment of the present invention, and in the pixel memory of FIG. 11, various signals when an operation for preventing screen noise is performed when shifting from the refresh period to the full writing period in the memory mode. It is a timing chart which shows a waveform.
  • the liquid crystal display device of the present embodiment includes the memory circuit MR100 shown in FIG. 11 as a pixel memory.
  • FIG. 14 is a timing chart showing various signal waveforms when an operation for preventing screen noise is performed in the liquid crystal display device of the present embodiment when the memory mode is shifted from the refresh period to the full writing period.
  • the various signals shown in FIG. 14 are the same as the signals shown in FIG.
  • the potential of the common electrode COM is set to the refresh timing of the last pixel electrode in the refresh period.
  • the common electrode COM does not invert the polarity in the entire writing period continuously shifted from the refresh period, and continues the polarity when refreshed last in the refresh period twice across the entire writing period from the refresh period. Will do.
  • the polarity inversion of the common electrode COM does not occur during the period when the node PIX of the memory circuit MR100 is in a floating state, and screen noise can be prevented.
  • the liquid crystal display device of this embodiment includes a liquid crystal panel including a memory circuit MR100 and a common electrode COM provided in a matrix, and performs display by holding display data written in the memory circuit MR100 while refreshing it.
  • a liquid crystal display device having a memory mode In the memory mode, the potential of the common electrode COM is fixed, the entire writing period in which display data is written to all the memory circuits MR100 for each row, and the common electrode COM is driven. And a refresh period for refreshing display data written in the entire writing period at least once, and in the next all writing period that is continuously shifted from the refresh period in the memory mode, the potential of the common electrode COM is The potential obtained by the last fluctuation by driving in the refresh period It is sufficient that a structure for lifting.
  • the polarity inversion of the common electrode COM does not occur when the pixel electrode COM is in a floating state, thereby preventing screen noise. be able to.
  • the potential of the data transfer control line DTx is inactive (here, the refresh period T102).
  • the node MRY is disconnected from the node PIX and is in a floating state.
  • the node PIX has a potential corresponding to Low, while the node MRY has a potential corresponding to High.
  • the node PIX has a potential corresponding to High, whereas the node MRY has a potential corresponding to Low. Therefore, in these periods, although the transistor N101 is in an OFF state, the potential of the node MRY gradually varies with time due to the off-leak current of the transistor N101.
  • each node in the floating state is also affected by potential fluctuations due to parasitic capacitances such as transistors and wirings.
  • parasitic capacitances such as transistors and wirings.
  • the potential fluctuations due to parasitic capacitances are excluded from consideration for the sake of simplicity. Yes.
  • the potential of the node MRY in the period t103 to the period t105 becomes (High potential ⁇ V1 ⁇ ), and further potential fluctuation in addition to the potential fluctuation ⁇ V1 due to charge distribution. In combination, this causes a potential fluctuation of ( ⁇ V1 + ⁇ ).
  • the potential of the node MRY in the period t107 to the period t109 becomes (Low potential + ⁇ V2 + ⁇ ), which causes further potential variation in addition to the potential variation ⁇ V2 due to charge distribution, and causes a potential variation of ( ⁇ V2 + ⁇ ).
  • the transistor P100 and the transistor N102 constituting the inverter INV100 are Vth, when the potential of the node MRY (High potential ⁇ V1 ⁇ ) becomes lower than (High potential ⁇ Vth), the transistor P100 Gradually turns ON. At this time, since the transistor N102 is in the ON state, a through current flows from the high power supply line PHx to the low power supply line PLx through the transistor P100 and the transistor N102, which causes a problem that a large consumption current is generated.
  • the output of the inverter INV100 gradually becomes a potential between High and Low.
  • the potential of the node PIX also becomes a potential between High and Low, and if the potential cannot be distinguished from either High or Low, the memory circuit MR100 malfunctions.
  • MRY and a transfer element (transistor N101) provided between the pixel electrode and the memory electrode, the potential of the memory electrode is reduced due to the presence of off-leakage current in the data transfer element.
  • the circuit that performs the refresh operation based on this cannot properly perform the original operation.
  • liquid crystal display device including a memory circuit that can appropriately perform an original operation in a circuit that performs a refresh operation even when an off-leak current is present in the transfer element.
  • FIG. 1 is a block diagram illustrating a configuration example of the liquid crystal display device 10 of the present embodiment.
  • the liquid crystal display device 10 is a memory-type liquid crystal display device, and as shown in FIG. 1, a pixel array 11, a drive signal generation circuit / video signal generation circuit 12, a demultiplexer 13, a gate driver / CS driver 14, and a control A signal buffer circuit 15 is provided.
  • the pixel array 11 includes pixel memories 20 (shown as “MR” in the figure) arranged in a matrix of n rows and m columns.
  • pixel memories 20 shown as “MR” in the figure
  • a gate line GL (i) scanning signal line
  • an auxiliary capacitance line CS (i) a data transfer control line DT (i) (data transfer line)
  • a refresh output control line RC (i) refresh output line
  • a source line SL (j) data signal line
  • i is an integer satisfying 1 ⁇ i ⁇ n
  • j is an integer satisfying 1 ⁇ j ⁇ m.
  • the pixel memory 20 has a memory function and holds data independently.
  • the writing and holding of the data signal to the pixel memory 20 located at the intersection of the i-th row (Row) and the j-th column (Column) is performed by the gate line GL (i) connected to the i-th row,
  • the storage capacitor line CS (i), the data transfer control line DT (i), the refresh output control line RC (i), and the source line SL (j) connected to the jth column are controlled.
  • the drive signal generation circuit / video signal generation circuit 12 controls the supply of the video signal (data signal) to the pixel memory 20 and the operation of the gate driver / CS driver 14 and the control signal buffer circuit 15 according to the drive method.
  • This is a control drive circuit for driving, and has functions equivalent to those of a display data processing circuit, an input / output interface, an instruction decoder, a timing control circuit, and the like.
  • the drive signal generation circuit / video signal generation circuit 12 inputs / outputs data between the liquid crystal display device 10 and the outside of the liquid crystal display device 10, and fetches data write / data retention command data and display data from the outside.
  • the drive signal generation circuit / video signal generation circuit 12 generates a data signal to be supplied to the pixel array 11 based on the captured display data, and outputs an output signal line vd (k) (k is 1 ⁇ k) from the video output terminal. ⁇ l ⁇ m integer).
  • the drive signal generation circuit / video signal generation circuit 12 interprets an instruction from the fetched instruction data, selects a drive method according to the instruction, and drives / controls the gate driver / CS driver 14 with a signal s 1. s2 and a signal s3 for driving and controlling the control signal buffer circuit 15 are generated and output, respectively.
  • the driving method includes a “normal mode” and a “memory mode” as will be described later.
  • the drive signal generation circuit / video signal generation circuit 12 outputs a multi-gradation video signal as a data signal to the output signal line vd (k) and also outputs a signal s1 to the gate driver / CS driver 14.
  • the drive signal generation circuit / video signal generation circuit 12 outputs binary data as a data signal to the output signal line vd (k) and controls the signal s2 to the gate driver / CS driver 14.
  • the signal s3 is output to the signal buffer circuit 15, respectively.
  • the clock signal serving as the basis of timing may be input from an external system, or may be generated inside the liquid crystal display device 10 or inside the drive signal generation circuit / video signal generation circuit 12 by an oscillator or the like.
  • the drive signal generation circuit / video signal generation circuit 12 generates not only the timing used for the memory operation but also the timing of the gate start pulse, the gate clock, the source start pulse, and the source clock used for the display operation. Can also serve as a circuit.
  • the demultiplexer 13 distributes the output of the output signal line vd (k) to the corresponding source line SL (j).
  • the gate driver / CS driver 14 is a circuit that drives and controls the writing operation of the pixel memory 20 of the pixel array 11 via the gate line GL (i) and the auxiliary capacitance line CS (i).
  • the gate driver / CS driver 14 controls the gate line GL (i) and the auxiliary capacitance line CS (i) according to the signals s1 and s2 supplied from the drive signal generation circuit / video signal generation circuit 12.
  • the control signal buffer circuit 15 is a circuit that drives and controls the data holding operation of the pixel memory 20 of the pixel array 11 via the data transfer control line DT (i) and the refresh output control line RC (i).
  • the control signal buffer circuit 15 controls the data transfer control line DT (i) and the refresh output control line RC (i) in accordance with the signal s3 supplied from the drive signal generation circuit / video signal generation circuit 12.
  • the pixel array 11 is formed on a substrate (not shown).
  • the drive signal generation circuit / video signal generation circuit 12, the demultiplexer 13, the gate driver / CS driver 14, and the control signal buffer circuit 15 may be monolithically formed on the substrate.
  • a counter substrate (not shown) provided with a common electrode (counter electrode) COM is provided at a position facing the substrate.
  • the substrate and the counter substrate are disposed so as to sandwich liquid crystal therebetween, and a liquid crystal panel (hybrid memory liquid crystal panel) (display panel) is formed by the configuration.
  • the common voltage Vcom applied to the common electrode COM may be supplied from, for example, a Vcom driver provided in the liquid crystal display device 10 or supplied from a power supply provided in the drive signal generation circuit / video signal generation circuit 12.
  • the liquid crystal display device 10 may be directly driven from the outside.
  • the common electrode COM may be on the same substrate as the substrate.
  • the pixel electrode of the pixel memory 20 forms a liquid crystal capacitor Clc via a liquid crystal between the pixel electrode and the common electrode COM.
  • An image is displayed by applying a voltage corresponding to the potential difference between the pixel electrode and the common electrode COM to the liquid crystal capacitor Clc.
  • the drive signal generation circuit / video signal generation circuit 12 and the demultiplexer 13 constitute a column driver.
  • the gate driver / CS driver 14 and the control signal buffer circuit 15 constitute a row driver.
  • the control signal buffer circuit 15 and the CS driver in the case of driving all the auxiliary capacitance lines CS (i) at the same time may constitute a column driver or may be directly driven from the outside of the liquid crystal display device 10. May be.
  • the gate line GL (i), the auxiliary capacitance line CS (i), the data transfer control line DT (i), the refresh output control line RC (i), and the source line SL (j) may be collectively referred to.
  • the liquid crystal display device 10 having the above configuration has a “normal mode” and a “memory mode” as driving methods for displaying an image.
  • FIG. 2 shows types of driving methods that the liquid crystal display device 10 has.
  • the normal mode AC driving is performed to display a moving image / still image with multiple gradations based on the multiple gradation video signal supplied for each frame.
  • a normal writing period for writing a multi-gradation video signal corresponding to one frame period is repeated.
  • FIG. 3 is a timing chart showing various signal waveforms in the normal mode in the liquid crystal display device 10.
  • the signal waveform is shown.
  • GL1, GL2, and GL480 indicate the potentials of the gate lines GL in the 1, 2, and 480th rows, respectively.
  • CS1, CS2, and CS480 indicate the potentials of the auxiliary capacitance lines CS in the first, second, and 480th rows, respectively.
  • PIX1, PIX2, and PIX480 indicate the potentials of the pixel electrodes of the pixel memory 20 in the first, second, and 480th rows, respectively.
  • a dotted line shown overlapping the signal waveforms of PIX1, PIX2, and PIX480 indicates the potential of the common electrode COM.
  • FIG. 3 shows a case where the first row is selected as the start row and the 480th row is selected as the end row.
  • writing to the pixel memory 20 is performed by 1H (one horizontal period) inversion driving.
  • CC (Charge-Coupling) driving is performed, the potential of the common electrode COM is made constant, and the potential of the auxiliary capacitance line CS is set to High in accordance with the data write timing of the corresponding pixel memory 20. Inverted between potential and low potential.
  • the control signal buffer circuit 15 prevents the potential of the data transfer control line DT and the potential of the refresh output control line RC from affecting the pixel electrode and the liquid crystal capacitance Clc.
  • the same function as that of the display device can be realized by the liquid crystal display device 10.
  • AC driving is performed to display an image with little change in time such as a still image based on binary data held by the data holding operation of the pixel memory 20 in light and dark (black and white).
  • the binary data is data (data signal) that takes one of a High potential and a Low potential.
  • all the pixel memories 20 are provided with a whole writing period in which data to be held is written for each row and a refresh period in which the data written in the whole writing period is refreshed all at once.
  • FIG. 4 is a timing chart showing various signal waveforms in the memory mode in the liquid crystal display device 10. Various signals shown in FIG. 4 are the same as the signals shown in FIG.
  • the gate line GL is changed.
  • the scanning timing may be simultaneous in different rows. For example, a method of scanning the gate line GL for every two rows skipped may be used. In this method, the scanning timing may be overlapped for each row, but the scanning timing for completing the data writing is different.
  • 1V (one vertical period) inversion driving is performed in the entire writing period, and the polarity of the voltage applied to all the liquid crystal capacitors Clc is the same.
  • the potential of the common electrode COM and the potential of the auxiliary capacitance line CS are fixed to one of the High potential and the Low potential (Low potential in the drawing).
  • the refresh period is started simultaneously for all the pixel memories 20 after the writing of data to all the pixel memories 20 is completed in the entire writing period. That is, all the pixel memories 20 perform a refresh operation simultaneously.
  • the data written in the pixel memory 20 in the entire writing period is refreshed at least once, and at that time, the potential level is inverted (High ⁇ Low, Low ⁇ High).
  • the potential of the common electrode COM is inverted between the high potential and the low potential in response to data refresh.
  • the potential of the auxiliary capacitance line CS is fixed at Low.
  • the refresh period may be repeated any number of times.
  • the number of times of writing per predetermined period is 1/4 compared with the normal mode.
  • binary data is written in the pixel memory 20, so that when the color is not assigned, black and white is displayed, but when the color is assigned by a color filter or the like, it is set to 2.
  • display is performed with the number of colors that is a power of the number of other pixels for color. For example, when one pixel is constituted by a plurality of pixel memories 20 to which R (red), G (green), and B (blue) are respectively assigned, since 3 power of 2 is equal to 8, 8 colors Is displayed.
  • FIG. 5 shows a conceptual configuration of the pixel memory 20.
  • the pixel memory 20 includes a switch circuit SW1, a first data holding unit DS1, a data transfer unit TS1, a second data holding unit DS2, a refresh output control unit RS1, and a supply source VS1 (potential supply source). It has.
  • the switch circuit SW1 is selectively driven and cut off between the source line SL and the first data holding unit DS1 by being driven via the gate line GL by the gate driver / CS driver 14.
  • the first data holding unit DS1 holds binary data input to the first data holding unit DS1.
  • the data transfer unit TS1 is driven by the control signal buffer circuit 15 via the data transfer control line DT, so that the binary data held in the first data holding unit DS1 is converted into data by the first data holding unit DS1.
  • a transfer operation for transferring to the second data holding unit DS2 while holding it and a non-transfer operation for not performing the transfer operation are selectively performed. Since the potential supplied to the data transfer control line TS1 is common to all the pixel memories 20, the data transfer control line DT is not necessarily provided for each row and driven by the control signal buffer circuit 15. It may be driven by the driver / CS driver 14 or others.
  • the second data holding unit DS2 holds binary data input to the second data holding unit DS2.
  • the refresh output control unit RS1 is selectively controlled to be in a state of performing the first operation or a state of performing the second operation by being driven by the control signal buffer circuit 15 via the refresh output control line RC. Since the potential supplied to the refresh output control line RC is common to all the pixel memories 20, the refresh output control line RC is not necessarily provided for each row and driven by the control signal buffer circuit 15. It may be driven by the driver / CS driver 14 or others.
  • the first operation takes in the input to the refresh output control unit RS1 in accordance with control information indicating whether the binary data held in the second data holding unit DS2 is a high potential or a low potential. This is an operation for selecting whether the active state is to be supplied to the first data holding unit DS1 as the output of the refresh output control unit RS1 or the inactive state in which the output of the refresh output control unit RS1 is stopped.
  • the second operation is an operation to stop the output of the refresh output control unit RS1 regardless of the control information.
  • the supply source VS1 supplies a set potential to the input of the refresh output control unit RS1.
  • FIG. 6A and 6B are diagrams showing a data holding operation in the memory mode in the pixel memory 20.
  • FIG. 6A shows data transition in the entire writing period T1
  • FIGS. 6B to H show data transition in the refresh period T2. Show.
  • “H” is shown as the High potential (first potential)
  • “L” is shown as the Low potential (second potential).
  • the upper stage indicates a potential transition state when “H” is written in the pixel memory 20
  • the lower stage indicates “L” in the pixel memory 20. The potential transition states when writing are shown.
  • the entire writing period T1 is started.
  • the switch circuit SW1 is turned on by the gate line GL, and the first data holding unit DS1 is switched from the source line SL through the switch circuit SW1. Data to be held represented by either the first potential or the second potential is input.
  • the switch circuit SW1 When data is input to the first data holding unit DS1, the switch circuit SW1 is turned off by the gate line GL. At this time, the data transfer unit TS1 is turned on by the data transfer control line DT, that is, the transfer operation is performed, and the data input to the first data holding unit DS1 is held and the data is transferred from the first data holding unit DS1. Data is transferred to the second data holding unit DS2 via the transfer unit TS1. When data is transferred to the second data holding unit DS2, the data transfer unit TS1 is in an OFF state, that is, a state in which a non-transfer operation is performed.
  • the switch circuit SW1 is turned on by the gate line GL, and the first potential data is transferred from the source line SL to the first data holding unit DS1 via the switch circuit SW1. Is entered.
  • the switch circuit SW1 is turned off by the gate line GL.
  • the refresh output control unit RS1 is controlled to perform the first operation by the refresh output control line RC.
  • the first operation of the refresh output control unit RS1 uses control information indicating which of the first potential data and the second potential data is stored in the second data holding unit DS2. Depending on.
  • the refresh output control unit RS1 has the first potential data held in the second data holding unit DS2. Is transmitted to the refresh output control unit RS1 from the second data holding unit DS2, and the input to the refresh output control unit RS1 is taken in as the output of the refresh output control unit RS1. Then, the operation of supplying to the first data holding unit DS1 is performed.
  • the refresh output control unit RS1 When the refresh output control unit RS1 performs this first operation, the potential of the supply source VS1 is at least finally in the period during which the first control information is transmitted to the refresh output control unit RS1. Is set so that the second potential data can be supplied to the input. In this case, the first data holding unit DS1 holds the data of the second potential supplied from the refresh output control unit RS1 in a state where the data held so far is overwritten.
  • the refresh output control unit RS1 when data of the second potential is held in the second data holding unit DS2, the refresh output control unit RS1 is in an inactive state, and data of the second potential is held in the second data holding unit DS2.
  • the second control information indicating that the output has been performed is transmitted from the second data holding unit DS2 to the refresh output control unit RS1, thereby stopping the output (indicated by “x” in the figure).
  • the first data holding unit DS1 continues to hold the data of the first potential held so far.
  • the refresh output control unit RS1 is controlled to perform the second operation by the refresh output control line RC.
  • the data transfer unit TS1 is set in a transfer operation state by the data transfer control line DT and has been held in the first data holding unit DS1 until then.
  • the data is transferred from the first data holding unit DS1 to the second data holding unit DS2 via the data transfer unit TS1 while being held in the first data holding unit DS1.
  • the data transfer unit TS1 is in an OFF state, that is, a state in which a non-transfer operation is performed.
  • the switch circuit SW1 is turned on by the gate line GL, and the first potential is supplied from the source line SL to the first data holding unit DS1 via the switch circuit SW1. Data is entered.
  • the switch circuit SW1 is turned off by the gate line GL.
  • the refresh output control unit RS1 is controlled to perform the first operation by the refresh output control line RC.
  • the refresh output control unit RS1 is in the active state, and the data of the second potential supplied from the supply source VS1 is held in the first data.
  • the operation of supplying the unit DS1 is performed.
  • the first data holding unit DS1 holds the data of the second potential supplied from the refresh output control unit RS1 in a state where the data held until then is overwritten.
  • the refresh output control unit RS1 becomes inactive and stops outputting.
  • the first data holding unit DS1 continues to hold the data of the first potential held so far. Thereafter, the refresh output control line RC is controlled to perform the second operation by the refresh output control line RC, and the output is stopped.
  • the data transfer unit TS1 is set in a transfer operation state by the data transfer control line DT, and the data held in the first data holding unit DS1 until then is stored in the first data holding unit DS1. While being held in the data holding unit DS1, the data is transferred from the first data holding unit DS1 to the second data holding unit DS2 via the data transfer unit TS1. When data is transferred from the first data holding unit DS1 to the second data holding unit DS2, the data transfer unit TS1 is in an OFF state, that is, a state in which a non-transfer operation is performed.
  • the memory mode it is possible to display still images while refreshing the screen with the stored data.
  • the above-described operation logic may be inverted.
  • the refresh output control unit RS1 supplies the second potential data from the supply source VS1 to the first data holding unit DS1, and therefore it is necessary to provide a conventional inverter for performing the refresh operation. Absent.
  • the liquid crystal display device 10 after data is written to the first data holding unit DS1 for each pixel memory 20, one of the first potential and the second potential is used without using an inverter. Is supplied from the source line SL and the other data is supplied from the supply source VS1, whereby the data written in the pixel memory 20 can be refreshed while inverting the potential level.
  • the refreshed data can be held in both the first data holding unit DS1 and the second data holding unit DS2 for a long time while the data transfer unit TS1 is in a transfer operation state.
  • the first data holding unit DS1 and the second data holding unit DS2 are connected via the data transfer unit TS1, the presence of an off-leakage current in the transfer element of the data transfer unit TS1 Become irrelevant.
  • the data is held in a large electric capacity represented by the sum of the first data holding unit DS1 and the second data holding unit DS2 as a whole, and the potential of the data is also affected by the influence of external noise. Difficult to fluctuate.
  • the potential of the holding node that holds the data in the second data holding unit DS2 is long together with the potential of the holding node in the first data holding unit DS1. Because it is held for a long time, it is hard to fluctuate.
  • the first data holding unit DS101 and the second data holding unit DS102 are connected to the transfer elements (transistors N101) of the data transfer unit TS100. ), It takes a long time to hold different data in an electrically separated state, so that the off-leak current of the transfer element has a great influence on the potential of the second data holding unit DS102.
  • the control information for the refresh output control unit RS1 performing the first operation is switched between the active level and the inactive level.
  • the fluctuation time is not so long.
  • an inverter exists in the refresh output control unit RS1
  • the range in which the potential of the part DS2 can exist as a level that allows the inverter to stably maintain the same operation is narrow. For example, when the inverter is operated so that the potential of the second data holding unit DS2 is set to the low level and the P-channel transistor is turned on and the N-channel transistor is turned off, the gate potential of the P-channel transistor When the voltage rises a little, there is a risk that the N-channel transistor becomes conductive.
  • the threshold voltage of the N-channel transistor is designed to be large in order to avoid this situation, the High level is active when it is desired to operate the P-channel transistor in the OFF state and the N-channel transistor in the ON state.
  • the range that functions as a level is narrowed.
  • the active level of the refresh output control unit RS1 is one of the first potential and the second potential, so that the control information for the refresh output control unit RS1 is set to the inactive level.
  • the risk of the inactive level changing to the active level is reduced.
  • the active level functions in the initial stage of the active state in the first operation of the refresh output control unit RS1, the purpose of output from the supply source VS1 to the first data holding unit DS1 can be easily achieved. Even if the level changes to an inactive level, it is difficult for the refresh output control unit RS1 to malfunction.
  • the refresh output control unit RS1 does not malfunction.
  • the threshold voltage of the transistor is increased to increase the potential of the second data holding unit DS2 to be inactive level. This is equivalent to designing such that the gate-source voltage does not easily exceed the threshold voltage of the transistor even if the voltage fluctuates.
  • FIG. 7 shows an example of the configuration of the pixel memory 20 of the present embodiment as a memory circuit MR1 as an equivalent circuit.
  • the memory circuit MR1 includes a transistor N1, a transistor N2, a transistor N3 (first switch), a transistor N4 (second switch), a capacitor Ca1 (first capacitor), and a capacitor Cb1 (second capacitor). It has.
  • the pixel array 11 is provided with a source line SL, a gate line GL, an auxiliary capacitance line CS, a data transfer control line DT, and a refresh output control line RC as wirings for driving the memory circuit MR1.
  • the configuration shown in FIG. 5 corresponds as follows. That is, the transistor N1 constitutes the switch circuit SW1.
  • the capacitor Ca1 constitutes the first data holding unit DS1.
  • the transistor N2 serves as a transfer element and constitutes a data transfer unit TS1.
  • the capacitor Cb1 constitutes the second data holding unit DS2.
  • the transistor N3 and the transistor N4 constitute a refresh output control unit RS1. Therefore, the memory circuit MR1 includes the switch circuit SW1 (first switch circuit), the first data holding unit DS1, the data transfer unit TS1 (second switch circuit), the second data holding unit DS2, and the refresh output control unit RS1 ( It can of course be said that a control unit and a third switch circuit are provided.
  • the transistors N1 to N4 are N-channel TFTs (field effect transistors). Accordingly, in FIG. 7, since all the transistors constituting the memory circuit MR1 are N-channel TFTs, the memory circuit MR1 can be easily formed in amorphous silicon.
  • one drain / source terminal is called a first drain / source terminal
  • the other drain / source terminal is called a second drain / source terminal.
  • the transistor N1 has a gate terminal connected to the gate line GL, a first drain / source terminal connected to the source line SL, and a second drain / source terminal connected to the node PIX which is one end of the capacitor Ca1.
  • the other end of the capacitor Ca1 is connected to the auxiliary capacitor line CS.
  • the transistor N2 has a gate terminal connected to the data transfer control line DT, a first drain / source terminal connected to the node PIX, and a second drain / source terminal connected to the node MRY which is one end of the capacitor Cb1.
  • the other end of the capacitor Cb1 is connected to the auxiliary capacitor line CS.
  • the transistor N3 has a gate terminal connected to the node MRY as the control terminal CNT1 of the refresh output control unit RS1, a first drain / source terminal connected to the data transfer control line DT as the input terminal IN1 of the refresh output control unit RS1, and a second drain.
  • the / source terminal is connected to the first drain / source terminal of the transistor N4.
  • the transistor N3 uses the potential held at the node MRY as a control signal for interrupting conduction.
  • the transistor N4 has a gate terminal connected to the refresh output control line RC and a second drain / source terminal connected to the node PIX as the output terminal OUT1 of the refresh output control unit RS1. That is, the transistor N3 and the transistor N4 are serially connected to each other such that the transistor N3 is disposed on the input side of the refresh output control unit RS1 between the input of the refresh output control unit RS1 and the output of the refresh output control unit RS1. It is connected to the.
  • the transistor N4 uses the potential of the refresh output control line RC as a control signal for interrupting conduction.
  • connection positions of the transistor N3 and the transistor N4 may be interchanged with those in the above example, and the transistor N3 and the transistor N4 are connected between the input of the refresh output control unit RS1 and the output of the refresh output control unit RS1. What is necessary is just to be mutually connected in series.
  • the refresh output control unit RS1 When the transistor N4 is in the ON state, the refresh output control unit RS1 is controlled to perform the first operation. When the transistor N4 is in the OFF state, the refresh output control unit RS1 performs the second operation. Controlled. Since the transistor N3 is an N-channel type, when the refresh output control unit RS1 performs the first operation, the control information that becomes active, that is, the active level is High, and the control information that becomes inactive, that is, the inactive level is Low. It is.
  • the node PIX and the data transfer control line DT become conductive, and when the transistors N3 and N4 are in the OFF state, the node PIX and the data transfer control line DT are brought into conduction. Will be blocked.
  • the capacity Ca1 is set so that the capacity value is larger than the capacity Cb1.
  • each of the capacitance values of the capacitor Ca1 and the capacitor Cb1 has a potential fluctuation of the node PIX (pixel electrode) when the charge is transferred between the capacitor Ca1 and the capacitor Cb1, as will be described later. (Potential and low potential).
  • a liquid crystal capacitor Clc is connected between the node PIX and the common electrode COM.
  • the node PIX corresponds to a pixel electrode, and the capacitor Ca1 also functions as an auxiliary capacitor for the pixel memory 20.
  • FIG. 8 is a timing chart showing various signal waveforms in the memory mode of the memory circuit MR1 having the above configuration.
  • FIG. 8 shows a case where High data is written as data of the first potential in the entire writing period T1. 8 also shows the potential of the node PIX (left side) and the potential of the node MRY (right side) in each period corresponding to (a) to (h) of FIG. FIG. 8 shows the signal waveforms of the elements in the row to be scanned first. As described above, since the refresh operation is simultaneously performed in all rows, the signal waveform in the refresh period T2 occurs in common in all rows. .
  • display data and a data holding command are input to the drive signal generation circuit / video signal generation circuit 12 from the outside of the liquid crystal display device 10 via the transmission line, and the command is interpreted to enter the memory mode. Is done.
  • the drive signal generation circuit / video signal generation circuit 12 generates binary data to be supplied to the pixel array 11 based on the display data, and controls the source line SL via the output signal line vd (k) and the demultiplexer 13. To do.
  • the drive signal generation circuit / video signal generation circuit 12 generates signals s2 and s3 along the memory mode, and controls the gate driver / CS driver 14 and the control signal buffer circuit 15.
  • the gate driver / CS driver 14 and the control signal buffer circuit 15 are arranged in accordance with the signals s2 and s3 supplied from the drive signal generation circuit / video signal generation circuit 12, and the gate line GL, the auxiliary capacitance line CS, the data transfer control line DT, The refresh output control line RC is controlled.
  • a binary level potential consisting of High (active level) and Low (inactive level) is applied to the gate line GL from the gate driver / CS driver 14.
  • a binary level potential consisting of High and Low is applied from the control signal buffer circuit 15 to the data transfer control line DT and the refresh output control line RC.
  • the High and Low levels may be set individually for each of the lines and lines.
  • the auxiliary capacitance line CS is fixed at a constant potential by the gate driver / CS driver 14.
  • Binary data (data signal potential) consisting of High and Low lower than the High potential of the gate line GL is output from the demultiplexer 13 to the source line SL.
  • the high potential of the data transfer control line DT is equal to either the high potential of the source line SL or the high potential of the gate line GL, and the low potential of the data transfer control line DT is equal to the low potential of the binary data. .
  • the total writing period T1 is composed of a period t1 and a period t2 that are successively arranged.
  • the potentials of the gate line GL and the data transfer control line DT are both High.
  • the potential of the refresh output control line RC is Low.
  • the transistors N1 and N2 are turned on, so that the switch circuit SW1 is in a conductive state, the data transfer unit TS1 is in a transfer operation state, and the first data supplied to the source line SL at the node PIX (here, High and Is written).
  • the potential of the gate line GL becomes Low, while the potential of the data transfer control line DT continues to be High.
  • the potential of the refresh output control line RC is Low.
  • the transistor N1 is turned off, and the switch circuit SW1 is turned off.
  • the data transfer unit TS1 maintains the state in which the transfer operation is performed. Therefore, the data of the first potential is transferred from the node PIX to the node MRY, and the nodes PIX and MRY are disconnected from the source line SL.
  • the process from the period t1 to the period t2 corresponds to the state shown in FIG.
  • the start time tw of the period t1 is different for each row. This is because, as described above, the switch circuits SW1 of the memory circuits MR1 in different rows can be simultaneously turned on so that the data writing period cannot overlap between the rows. However, in the entire writing period T1, the period t1 may be overlapped between rows if the end timing of the period t1 for each row is set to be different. The period t2 can also be said to be a period during which another row is written.
  • the refresh period T2 starts at the same time from time tr in all the memory circuits MR1.
  • the potential of the source line SL is set to High, which is the data potential of the first potential data.
  • the refresh period T2 has successive periods t3 to t14.
  • the potential of the gate line GL becomes Low
  • the potential of the data transfer control line DT becomes Low
  • the potential of the refresh output control line RC becomes Low.
  • the transistor N2 is turned off, so that the data transfer unit TS1 enters a non-transfer operation state, and the node PIX and the node MRY are separated from each other. Both the node PIX and the node MRY hold High.
  • the process in the period t3 corresponds to the state shown in FIG.
  • the potential of the gate line GL becomes High
  • the potential of the data transfer control line DT continues to be Low
  • the potential of the refresh output control line RC continues to be Low. Accordingly, since the transistor N1 is turned on, the switch circuit SW1 is turned on, and the high potential is again written from the source line SL to the node PIX.
  • the potential of the gate line GL becomes Low
  • the potential of the data transfer control line DT continues Low
  • the potential of the refresh output control line RC continues Low. Accordingly, since the transistor N1 is turned off, the switch circuit SW1 is turned off, and the node PIX is disconnected from the source line SL and holds High.
  • the process from the period t4 to the period t5 corresponds to the state shown in FIG.
  • the potential of the gate line GL continues to be Low
  • the potential of the data transfer control line DT continues to be Low
  • the potential of the refresh output control line RC becomes High.
  • the transistor N4 is turned on, and the refresh output control unit RS1 performs the first operation.
  • the transistor N3 is in the ON state, so that the refresh output control unit RS1 is in the active state, and the Low potential is applied from the data transfer control line DT to the node PIX via the transistors N3 and N4. Supplied. That is, the data transfer control line DT also serves as the supply source VS1 in FIG.
  • period t7 the potential of the gate line GL continues to be Low, the potential of the data transfer control line DT continues to be Low, and the potential of the refresh output control line RC becomes Low.
  • the transistor N4 is turned off, so that the refresh output control unit RS1 enters the second operation state, and the node PIX is disconnected from the data transfer control line DT and holds Low.
  • the process from the period t6 to the period t7 corresponds to the state shown in FIG.
  • period t8 the potential of the gate line GL continues to be low, the potential of the data transfer control line DT becomes high, and the potential of the refresh output control line RC continues to be low.
  • the transistor N2 is turned on, so that the data transfer unit TS1 is in a transfer operation state.
  • charge movement occurs between the capacitor Ca1 and the capacitor Cb1, and the potentials of both the node PIX and the node MRY become Low.
  • the potential of the node PIX rises by a slight voltage ⁇ Vx due to the transfer of positive charge from the capacitor Cb1 to the capacitor Ca1 through the transistor N2, but is within the low potential range.
  • This period t8 is a period in which the refreshed data is held by both the first data holding unit DS1 and the second data holding unit DS2 connected to each other via the data transfer unit TS1, and can be set long. Is possible.
  • the potential of the gate line GL is kept low, the potential of the data transfer control line DT is low, and the potential of the refresh output control line RC is kept low.
  • the transistor N2 is turned off, so that the data transfer unit TS1 performs a non-transfer operation, and the node PIX and the node MRY are separated from each other. Both the node PIX and the node MRY hold Low.
  • the potential of the gate line GL becomes High
  • the potential of the data transfer control line DT continues to be Low
  • the potential of the refresh output control line RC continues to be Low. Accordingly, the transistor N1 is turned on, so that the switch circuit SW1 is turned on, and the high potential is again written from the source line SL to the node PIX.
  • the potential of the gate line GL becomes low, the potential of the data transfer control line DT continues to be low, and the potential of the refresh output control line RC continues to be low. Accordingly, since the transistor N1 is turned off, the switch circuit SW1 is cut off, and the node PIX is disconnected from the source line SL and holds High.
  • the process from the period t10 to the period t11 corresponds to the state of (f) in FIG.
  • the potential of the gate line GL is kept low, the potential of the data transfer control line DT is kept low, and the potential of the refresh output control line RC becomes High.
  • the transistor N4 is turned on, so that the refresh output controller RS1 is in a state of performing the first operation.
  • the transistor N3 is in the OFF state, so the refresh output control unit RS1 is in an inactive state and the output is stopped. Therefore, the node PIX remains holding High.
  • period t13 the potential of the gate line GL continues to be Low, the potential of the data transfer control line DT continues to be Low, and the potential of the refresh output control line RC becomes Low.
  • the transistor N4 is turned off, so that the refresh output control unit RS1 enters a state in which the second operation is performed, and the node PIX holds High.
  • the above process from the period t12 to the period t13 corresponds to the state shown in FIG.
  • the potential of the gate line GL is kept low, the potential of the data transfer control line DT is high, and the potential of the refresh output control line RC is kept low.
  • the transistor N2 is turned on, so that the data transfer unit TS1 is in a transfer operation state.
  • charge movement occurs between the capacitor Ca1 and the capacitor Cb1, and the potentials of both the node PIX and the node MRY become High.
  • the potential of the node PIX decreases by a slight voltage ⁇ Vy due to the transfer of positive charge from the capacitor Ca1 to the capacitor Cb1 via the transistor N2, but is within the High potential range.
  • the process in the period t14 corresponds to the state shown in FIG.
  • This period t14 is a period in which the refreshed data is held by both the first data holding unit DS1 and the second data holding unit DS2 connected to each other via the data transfer unit TS1, and can be set long. Is possible.
  • the data written in the period t1 of the entire writing period T1 is restored in the node PIX and the node MRY.
  • the potential of the node PIX is High in the periods t1 to t5 and the periods t10 to t14, and is Low in the periods t6 to t9.
  • the potential of the node MRY is High in the periods t1 to t7 and the period t14, and is Low in the periods t8 to t13. .
  • the drive signal generation circuit / video signal generation circuit 12 repeats the operations from the period t3 to the period t14.
  • the drive signal generation circuit / video signal generation circuit 12 controls to perform the writing operation, and ends the refresh period T2.
  • the data of the first potential is supplied from the source line SL without using the inverter after the data is written in the first data holding unit DS1 to the memory circuit MR1. Then, by supplying the second potential data from the data transfer control line DT, the data written in the pixel memory 20 can be refreshed while the level is inverted.
  • the polarity of the liquid crystal when the polarity of the liquid crystal is not reversed in an AC manner, it causes burn-in and deterioration of the liquid crystal. Therefore, even when a voltage is applied to the liquid crystal and when it is not applied, the polarity of the voltage applied to the liquid crystal is kept the same. Must be reversed. Therefore, as shown in FIG. 8, the potential of the common electrode COM is driven so as to be inverted between High and Low every time the potential of the gate line GL becomes High and the transistor N1 is turned on. The In this way, by driving the common electrode COM to the binary level by inversion AC driving, it is possible to display light and dark while AC driving the liquid crystal capacitor Clc positively and negatively.
  • the inversion of the potential level of the common electrode COM is performed only during the period in which the switch circuit SW1 is conductive. According to this, since the binary level supplied to the common electrode COM is inverted only during a period in which the pixel electrode (node PIX) is connected to the source line SL via the switch circuit SW1, the pixel electrode potential is changed to the source. The common electrode potential is inverted while being fixed to the potential of the line SL. Therefore, the pixel electrode potential being held, particularly the pixel electrode potential in the refresh period, is not subject to fluctuations that are caused by inversion of the common electrode potential when the node PIX is floating.
  • 6A to 6H represent state transitions of the pixel memory 20, but the operation steps of the memory circuit MR1 in FIG. 8 can be classified as follows.
  • Step A period t1 to period t2 (all writing periods T1)
  • the first potential data or the second potential data is supplied from the drive signal generation circuit / video signal generation circuit 12 and the demultiplexer 13 to the source line SL, and the refresh output control unit RS1 receives the first potential data.
  • the switch circuit SW1 is turned on in the state in which the operation 2 is performed, the data is written in the pixel memory 20, the state in which the data is written in the pixel memory 20, and the second operation in the refresh output control unit RS1.
  • the data transfer unit TS1 performs a transfer operation.
  • Step B (period t3 to period t4 and period t9 to period t10, respectively)
  • the switch circuit SW1 is turned on by causing the refresh output control unit RS1 to perform the second operation and causing the data transfer unit TS1 to perform the non-transfer operation.
  • data having the same potential as the level corresponding to the control information for setting the refresh output control unit RS1 in the active state is input to the first data holding unit DS1 through the source line SL.
  • Step C (period t5 to period t6 and period t11 to period t12, respectively)
  • the refresh output control unit RS1 performs the first operation with the switch circuit SW1 being shut off and the data transfer unit TS1 performing a non-transfer operation.
  • the inversion level data corresponding to the control information for making the refresh output control unit RS1 active is supplied from the supply source VS1 to the input of the refresh output control unit RS1.
  • Step D (each of period t7 to period t8 and period t13 to period t14)
  • step D following step C, the transfer operation is performed by the data transfer unit TS1 in a state where the switch circuit SW1 is cut off and the second operation is performed by the refresh output control unit RS1.
  • step A is first executed, and following step A, a series of operations (period t3 to period t8) from the start of step B to the end of step D are executed one or more times. It becomes the operation to do.
  • the operation command in the refresh period T2 in the memory mode may be generated by a clock generated internally by an oscillator or the like instead of an external signal.
  • the liquid crystal display device 10 in the memory mode, circuits such as an amplifier and data for displaying multiple gradations can be stopped by the drive signal generation circuit / video signal generation circuit 12, and thus low power consumption can be realized. It becomes possible.
  • the memory mode since the data potential can be refreshed in the pixel memory 20, it is not necessary to rewrite the data potential while charging and discharging the source line SL for refreshing, so that power consumption can be reduced. It becomes.
  • the data polarity can be inverted in the pixel memory 20, it is not necessary to rewrite the data polarity while charging / discharging the source line SL at the time of polarity inversion, so that power consumption can be reduced.
  • the memory circuit MR1 as a memory circuit does not include elements that greatly increase power consumption such as through current of an inverter for performing a refresh operation, the power consumption of the memory mode itself is significantly reduced compared to the conventional case. can do.
  • FIG. 9 is a timing chart showing various signal waveforms in the liquid crystal display device 10 when screen noise occurs after the transition from the refresh period to the full writing period in the memory mode.
  • the various signals shown in FIG. 9 are the same as the signals shown in FIG.
  • the gate line GL is sequentially scanned in the entire writing period, whereby the first data holding unit DS1, that is, the memory circuit MR1 of the pixel memory 20 is scanned.
  • New inversion potential data is written in line sequential to the node PIX.
  • the common electrode COM has a polarity according to the scanning timing of the first gate line GL (the first gate line GL1 in FIG. 9) in the entire writing period. Inversion is performed. For this reason, as indicated by the dotted line A in the figure, although the data of the new inversion potential is not rewritten in the node PIX, only the potential of the common electrode COM is inverted, and the applied voltage to the liquid crystal capacitance Clc suddenly changes. A fluctuating memory circuit MR1 appears. In FIG. 9, the memory circuit MR1 driven by the gate lines GL2 to 480 in the 2nd to 480th rows corresponds to this. The node PIX of the memory circuit MR1 holds the previous data until new inverted potential data is written.
  • the liquid crystal display device 10 performs the operation described below so that the potential of the common electrode COM is changed after the transition from the refresh period to the entire writing period in the memory mode. It is possible to prevent screen noise caused by inversion.
  • FIG. 10 is a timing chart showing various signal waveforms when an operation for preventing screen noise is performed when the liquid crystal display device 10 shifts from the refresh period to the full writing period in the memory mode.
  • the various signals shown in FIG. 10 are the same as the signals shown in FIG.
  • the potential of the common electrode COM is inverted to the potential of the last pixel electrode in the refresh period.
  • the potential of the common electrode COM is maintained at the potential obtained by the last fluctuation by driving in the refresh period without inverting the polarity in all the writing periods continuously shifted from the refresh period.
  • the polarity inversion of the common electrode COM does not occur during the period when the node PIX of the memory circuit MR1 is in a floating state, and it becomes possible to prevent screen noise.
  • FIGS. 3, 4, 9, and 10 show an example in which scanning is sequentially performed from the pixel memory 20 in the first row when data is written.
  • the scanning order can be changed according to the design.
  • the driving method in the normal mode is preferably AC driving, but various driving methods can be used.
  • FIG. 7 shows the memory circuit MR1 including an N-channel transistor, but it is needless to say that the memory circuit MR1 may be configured using a P-channel field effect transistor. That is, the pixel memory 20 only needs to have a configuration for performing the data holding operation described with reference to FIGS.
  • the memory circuit MR1 that performs the refresh operation with high accuracy is illustrated as the pixel memory 20.
  • the memory circuit MR100 may be configured as a matter of course.
  • the pixel memory 20 is a memory circuit including a refresh control unit that controls refresh, and switches between a normal mode in which the refresh operation is stopped and a memory mode in which the refresh operation is performed.
  • the memory circuit that operates (drives) may be used, and similar effects can be achieved.
  • the data held in the pixel memory 20 is binary (High potential and Low potential), it may be three or more.
  • liquid crystal display device 10 can be applied to a display device that is not limited to liquid crystal.
  • the present invention can be applied to a display device including a display element such as a dielectric liquid.
  • a display device of the present invention includes a display panel including a memory circuit and a common electrode provided in a matrix, and holds and displays display data written in the memory circuit while refreshing.
  • the potential of the common electrode is fixed, the entire writing period in which display data is written to all the memory circuits for each row, and the common electrode is driven.
  • a refresh period in which the display data written in the entire writing period is refreshed at least once.
  • the potential of the electrode holds the potential obtained by the last fluctuation by driving in the refresh period. It is characterized by a door.
  • the display device driving method of the present invention includes a display panel including a memory circuit and a common electrode provided in a matrix, and refreshes display data written in the memory circuit.
  • the potential of the common electrode is finally changed by driving in the refresh period. It is characterized in that to hold the resulting potential Te.
  • the liquid crystal capacitance when the liquid crystal capacitance is AC-driven in the memory mode, if the polarity of the common electrode is reversed at the timing of data writing in the first row in the next all writing period continuously shifted from the refresh period, the liquid crystal capacitor becomes floating. In some cases, the voltage applied to the liquid crystal capacitor corresponding to the pixel electrode is suddenly fluctuated, causing screen noise.
  • the potential of the common electrode is the potential obtained by the last fluctuation by driving in the refresh period. Hold. That is, the potential of the common electrode is not inverted. As a result, when the pixel electrode is in a floating state, the polarity inversion of the common electrode does not occur, and screen noise can be prevented.
  • the display panel includes a data signal line, a scanning signal line, and an auxiliary capacitance line
  • the memory circuit includes the pixel electrode and the scanning signal line according to the potential of the scanning signal line.
  • a first switch circuit that selectively conducts and cuts off between the data signal line and the pixel electrode; a first capacitor formed between the pixel electrode and the auxiliary capacitance line; and And a refresh control unit that controls refresh of the potential.
  • the refresh control unit controls refreshing of the potential of the pixel electrode in the memory circuit, it is possible to reduce power consumption related to refresh.
  • the display panel includes a data transfer line and a refresh output line
  • the refresh control unit includes a memory electrode and the pixel electrode according to the potential of the data transfer line.
  • a second switch circuit that selectively conducts and shuts off the memory electrode; and supplies a potential for refreshing the potential of the pixel electrode according to the potential of the refresh output line and the memory electrode And a second capacitor formed between the memory electrode and the auxiliary capacitance line.
  • control unit supplies a potential for refreshing the potential of the pixel electrode in the memory circuit, refresh from the outside of the memory circuit becomes unnecessary. Therefore, power consumption related to refresh can be reduced.
  • the memory circuit further includes a potential supply source
  • the control unit includes the potential supply source and the pixel electrode according to the potentials of the refresh output line and the memory electrode. It is preferable that the third switch circuit selectively performs conduction and interruption between the two.
  • control unit can be realized with a configuration that does not use an inverter, an increase in power consumption due to a through current can be avoided, and the pixel electrode and the memory electrode can hold the same potential. By doing so, it is possible to avoid malfunction even if an off-leakage current exists in the transfer element used in the second switch circuit.
  • the capacitance value of the first capacitor is larger than the capacitance value of the second capacitor, and the third switch circuit conducts and cuts off the potential held in the memory electrode.
  • a first switch serving as a control signal; and a second switch using the potential of the refresh output line as a control signal for shutting off the continuity.
  • the first switch and the second switch are connected to the potential supply source.
  • the third switch circuit is preferably connected in series between the input of the third switch circuit and the output of the third switch circuit connected to the pixel electrode.
  • the potential of the memory electrode is changed to the conductive state by the charge transfer between the first capacitor and the second capacitor only by making the second switch circuit conductive. It becomes easy to make it close to the potential of the pixel electrode before. This effect increases as the capacitance value of the first capacitor is larger than the capacitance value of the second capacitor. Further, according to the above configuration, after writing the data signal potential to the pixel electrode, the potential for refreshing the pixel electrode is selectively supplied from the potential supply source to the memory circuit without using an inverter. The configuration can be easily realized.
  • the first switch circuit, the second switch circuit, the first switch, and the second switch are N-channel field effect transistors.
  • the first switch circuit, the second switch circuit, the first switch, and the second switch are N-channel field effect transistors having the same polarity
  • the first switch circuit, The two-switch circuit, the first switch, and the second switch can be simultaneously formed in the memory circuit, and the manufacturing process is facilitated.
  • the memory circuit can be manufactured using amorphous silicon because of the N-channel type.
  • the first switch circuit, the second switch circuit, the first switch, and the second switch are preferably P-channel field effect transistors.
  • the first switch circuit, the second switch circuit, the first switch, and the second switch are P-channel field effect transistors having the same polarity, the first switch circuit, The two-switch circuit, the first switch, and the second switch can be simultaneously formed in the memory circuit, and the manufacturing process is facilitated.
  • the present invention can be suitably used in a field related to a display device having a memory function and capable of performing display with data refreshed and held, and a field related to a method for driving the display device and a method for manufacturing the display device. Furthermore, it can be used suitably also in the field
  • Liquid crystal display device (display device) 11 pixel array 12 drive signal generation circuit / video signal generation circuit 13 demultiplexer 14 gate driver / CS driver 15 control signal buffer circuit 20 pixel memory MR1, MR100 memory circuit SW1, SW100 switch circuit (first switch circuit) TS1, TS100 Data transfer unit (refresh control unit, second switch circuit) RS1 refresh output control unit (refresh control unit, control unit, third switch circuit) RS100 Refresh output control unit (refresh control unit, control unit) DS1, DS101 First data holding unit DS2, DS102 Second data holding unit VS1 supply source (potential supply source) Ca1, Ca100 capacity (first capacity) Cb1, Cb100 capacity (refresh control unit, second capacity) Clc liquid crystal capacitance PIX node (pixel electrode) MRY node (refresh controller, memory electrode) N1, N2 transistor N3 transistor (first switch) N4 transistor (second switch) SL (j) (1 ⁇ j ⁇ m), SLx source line (data signal line) GL (

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

　メモリモードにおいてリフレッシュ期間から全書込期間へ移行した後、共通電極の電位が反転することに起因する画面ノイズを防止することができる表示装置、および表示装置の駆動方法を提供する。メモリモードでは、共通電極(ＣＯＭ)の電位を固定するとともに、全てのメモリ回路(ノード(ＰＩＸ))に表示データを行ごとに書き込む全書込期間と、共通電極(ＣＯＭ)を駆動しながら、全書込期間で書き込んだ表示データを少なくとも１回リフレッシュするリフレッシュ期間とが設けられており、メモリモードにおいてリフレッシュ期間から連続して移行した次の全書込期間では、共通電極(ＣＯＭ)の電位は、当該リフレッシュ期間で駆動により最後に変動して得られた電位を保持する。

Description

表示装置および表示装置の駆動方法
　本発明は、メモリ機能を有する表示装置およびその駆動方法に関するものであり、特に、表示形態に沿った複数の駆動方法が存在することに起因する画面ノイズを解消する技術に関するものである。
　従来、液晶表示装置には、メモリが内蔵された画素（以下、画素メモリと称する）を備え、画像データの保持が可能なメモリ機能を有するメモリ型の液晶表示装置がある。このような液晶表示装置では、一旦画素に書き込まれた画像データを、極性を反転させながらリフレッシュすることで保持し、静止画を表示することができる。メモリ機能を使用しない通常動作（通常モード）では、データ信号線を通して画素を１フレームごとに新しい画像データに書き換える一方、メモリ機能を使用するメモリ動作（メモリモード）では、画像データを保持することから、データ信号線に書き換え用の画像データを供給する必要がない。
　よって、メモリ動作においては、走査信号線およびデータ信号線を駆動する回路の動作を停止させることが可能となり、消費電力を削減することが可能となる。さらには、大きな容量を有するデータ信号線の充放電回数の削減や、メモリ動作期間に対応する画像データをコントローラに伝送せずに済むことによる、消費電力の低減も可能である。
　したがって、上記メモリ型の液晶表示装置は、携帯電話の待ち受け画面などの低消費電力化の要求が強い画像の表示を行う液晶表示装置によく用いられる。
　図１１は、メモリ型の液晶表示装置において、画素メモリの回路構成（メモリ回路ＭＲ１００）のみを抽出して示す図である。メモリ回路ＭＲ１００は、例えば特許文献１に開示されているものと同等である。
　図１１に示すように、メモリ回路ＭＲ１００は、スイッチ回路ＳＷ１００、第１データ保持部ＤＳ１０１、データ転送部ＴＳ１００、第２データ保持部ＤＳ１０２、および、リフレッシュ出力制御部ＲＳ１００を備えている。
　また、メモリ回路ＭＲ１００がマトリクス状に配置された基板（図示せず）には、メモリ回路ＭＲ１００を駆動する配線として、画素マトリクスの行ごとに、データ転送制御線ＤＴｘ、ゲートラインＧＬｘ、Ｈｉｇｈ電源線ＰＨｘ、Ｌｏｗ電源線ＰＬｘ、リフレッシュ出力制御線ＲＣｘ、および、補助容量線ＣＳｘが設けられているとともに、画素マトリクスの列ごとに、ソースラインＳＬｘが設けられている。
　スイッチ回路ＳＷ１００は、Ｎチャネル型のＴＦＴ（Thin Film Transistor：薄膜トランジスタ）であるトランジスタＮ１００からなる。第１データ保持部ＤＳ１０１は容量Ｃａ１００からなる。データ転送部ＴＳ１００は、Ｎチャネル型のＴＦＴであるトランジスタＮ１０１からなる。第２データ保持部ＤＳ１０２は容量Ｃｂ１００からなる。リフレッシュ出力制御部ＲＳ１００は、インバータＩＮＶ１００と、Ｎチャネル型のＴＦＴであるトランジスタＮ１０３とからなる。インバータＩＮＶ１００は、Ｐチャネル型のＴＦＴであるトランジスタＰ１００と、Ｎチャネル型のＴＦＴであるトランジスタＮ１０２とからなる。
　なお、上記のＴＦＴのような電界効果型トランジスタの一方のドレイン／ソース端子を第１のドレイン／ソース端子、他方のドレイン／ソース端子を第２のドレイン／ソース端子と呼ぶものとする。但し、第１のドレイン／ソース端子と第２のドレイン／ソース端子との間において電流が流れ得る向きに基づいて、ドレイン端子とソース端子とが一定に確定するものについてはそれぞれ、ドレイン端子、ソース端子と呼ぶものとする。
　トランジスタＮ１００は、ゲート端子がゲートラインＧＬｘに、第１のドレイン／ソース端子がソースラインＳＬｘに、第２のドレイン／ソース端子が容量Ｃａ１００の一端であるノードＰＩＸに、それぞれ接続されている。容量Ｃａ１００の他端は、補助容量線ＣＳｘに接続されている。
　トランジスタＮ１０１は、ゲート端子がデータ転送制御線ＤＴｘに、第１のドレイン／ソース端子がノードＰＩＸに、第２のドレイン／ソース端子が容量Ｃｂ１００の一端であるノードＭＲＹに、それぞれ接続されている。容量Ｃｂ１００の他端は、補助容量線ＣＳｘに接続されている。
　インバータＩＮＶ１００の入力端子ＩＰは、ノードＭＲＹに接続されている。トランジスタＰ１００は、ゲート端子がインバータＩＮＶ１００の入力端子ＩＰに、ソース端子がＨｉｇｈ電源線ＰＨｘに、ドレイン端子がインバータＩＮＶ１００の出力端子ＯＰに、それぞれ接続されている。トランジスタＮ１０２は、ゲート端子がインバータＩＮＶ１００の入力端子ＩＰに、ドレイン端子がインバータＩＮＶ１００の出力端子ＯＰに、ソース端子がＬｏｗ電源線ＰＬｘに、それぞれ接続されている。
　トランジスタＮ１０３は、ゲート端子がリフレッシュ出力制御線ＲＣｘに、第１のドレイン／ソース端子がインバータＩＮＶ１００の出力端子ＯＰに、第２のドレイン／ソース端子がノードＰＩＸに、それぞれ接続されている。
　また、上記液晶表示装置では、メモリ回路ＭＲ１００が形成された基板に対向する位置に、共通電極（対向電極）ＣＯＭを備えた対向基板（図示せず）が設けられている。基板と対向基板とは、その間に液晶を挟持するように配設されており、それら構成を含んで液晶パネルが形成されている。メモリ回路ＭＲ１００のノードＰＩＸ（画素電極）は、共通電極ＣＯＭとの間に液晶を介して液晶容量Ｃｌｃを形成している。
　次に、図１２を用いて、上記構成を有するメモリ回路ＭＲ１００のメモリ動作（データ保持動作）について説明する。
　図１２は、メモリ回路ＭＲ１００におけるメモリモード時の各種信号波形を示すタイミングチャートである。
　メモリモードでは、データ転送制御線ＤＴｘ、ゲートラインＧＬｘ、および、リフレッシュ出力制御線ＲＣｘには、図示しない駆動回路から、Ｈｉｇｈ（アクティブレベル）とＬｏｗ（非アクティブレベル）とからなる２値レベルの電位が印加される。上記ＨｉｇｈおよびＬｏｗの電位レベルは、上記各ライン・線に個別に設定されてもよい。
　またメモリモードでは、ソースラインＳＬｘには、図示しない駆動回路から、Ｈｉｇｈ電位とＬｏｗ電位とからなる２値レベルのデータ信号（「２値のデータ」ともいう）が出力される。Ｈｉｇｈ電源線ＰＨｘが供給する電位は、上記２値レベルのデータ信号のＨｉｇｈに等しく、Ｌｏｗ電源線ＰＬｘが供給する電位は、上記２値レベルのデータ信号のＬｏｗに等しい。さらに、補助容量線ＣＳｘが供給する電位は一定であってもよいし、所定のタイミングで変化してもよいが、ここでは説明を簡単にするために一定であるとする。
　メモリモードにおいては、全書込期間Ｔ１０１とリフレッシュ期間Ｔ１０２とが設けられている。全書込期間Ｔ１０１は、全てのメモリ回路ＭＲ１００に、保持させようとするデータを行ごとに書き込む期間であり、順に連続する期間ｔ１０１および期間ｔ１０２からなる。全書込期間Ｔ１０１ではメモリ回路ＭＲ１００に線順次で書き込みを行うので、期間ｔ１０１は異なる行同士で重ならないように設けられる。それゆえ、期間ｔ１０１は行ごとに開始タイミングが異なる。また、期間ｔ１０２の終了タイミングすなわち全書込期間Ｔ１０１の終了タイミングは、全行とも同じとなる。リフレッシュ期間Ｔ１０２は、全書込期間Ｔ１０１でメモリ回路ＭＲ１００に書き込んだデータをリフレッシュすることで保持する期間であり、順に連続する期間ｔ１０３～ｔ１１０を有している。リフレッシュ期間Ｔ１０２は、全行で一斉に開始される。
　全書込期間Ｔ１０１において、期間ｔ１０１では、ゲートラインＧＬｘの電位がＨｉｇｈとなる。データ転送制御線ＤＴｘおよびリフレッシュ出力制御線ＲＣｘの電位はＬｏｗである。これによりトランジスタＮ１００がＯＮ状態になるため、ノードＰＩＸに、ソースラインＳＬｘに供給されたデータ電位（ここではＨｉｇｈとする）が書き込まれる。
　続いて期間ｔ１０２では、ゲートラインＧＬｘの電位がＬｏｗとなる。これによりトランジスタＮ１００がＯＦＦ状態になるため、容量Ｃａ１００に、書き込まれたデータ電位に対応する電荷が保持される。
　ここで、メモリ回路ＭＲ１００が、容量Ｃａ１００とトランジスタＮ１００とのみからなるとした場合、トランジスタＮ１００がＯＦＦ状態にある間は、ノードＰＩＸはフローティングになる。このとき理想状態では、ノードＰＩＸの電位がＨｉｇｈに維持されるように、容量Ｃａ１００に電荷が保持される。
　しかし、実際には、トランジスタＮ１００にオフリーク電流が発生するため、容量Ｃａ１００の電荷は徐々にメモリ回路ＭＲ１００の外部に漏洩していく。容量Ｃａ１００の電荷が漏洩するとノードＰＩＸの電位が変化するため、長時間の漏洩によって、書き込まれたデータ電位が本来の意味を失う程度にまで、ノードＰＩＸの電位が変化してしまう。
　そこで、次のリフレッシュ期間Ｔ１０２において、データ転送部ＴＳ１００、第２データ保持部ＤＳ１０２、および、リフレッシュ出力制御部ＲＳ１００を、ノードＰＩＸの電位をリフレッシュして書き込んだデータが失われないように機能させる。
　リフレッシュ期間Ｔ１０２において、期間ｔ１０３では、データ転送制御線ＤＴｘの電位がＨｉｇｈとなる。ゲートラインＧＬｘおよびリフレッシュ出力制御線ＲＣｘの電位はＬｏｗである。これによりトランジスタＮ１０１がＯＮ状態になるため、容量Ｃａ１００に、トランジスタＮ１０１を介して容量Ｃｂ１００が並列に接続される。それゆえ、容量Ｃａ１００と容量Ｃｂ１００との間で電荷が移動することによって、ノードＭＲＹの電位がＨｉｇｈとなる。
　なお、容量Ｃａ１００は、容量Ｃｂ１００よりも容量値が大きく設定されている。容量Ｃａ１００からは、ノードＰＩＸの電位がノードＭＲＹの電位と等しくなるまで、正電荷がトランジスタＮ１０１を介して容量Ｃｂ１００に移動する。これにより、ノードＰＩＸの電位は期間ｔ１０２のものよりも若干の電圧ΔＶ１だけ低下するが、Ｈｉｇｈの電位範囲内にある。
　続いて期間ｔ１０４では、データ転送制御線ＤＴｘの電位がＬｏｗとなる。これによりトランジスタＮ１０１がＯＦＦ状態となるため、ノードＰＩＸの電位がＨｉｇｈに維持されるように容量Ｃａ１００に電荷が保持されるとともに、ノードＭＲＹの電位がＨｉｇｈに維持されるように容量Ｃｂ１００に電荷が保持される。
　期間ｔ１０５では、リフレッシュ出力制御線ＲＣｘの電位がＨｉｇｈとなる。これによりトランジスタＮ１０３がＯＮ状態となるため、インバータＩＮＶ１００の出力端子ＯＰがノードＰＩＸに接続される。出力端子ＯＰにはノードＭＲＹの電位の反転電位（ここではＬｏｗ）が出力されているので、ノードＰＩＸは当該反転電位に充電される。
　期間ｔ１０６では、リフレッシュ出力制御線ＲＣｘの電位がＬｏｗとなる。これによりトランジスタＮ１０３がＯＦＦ状態となるため、ノードＰＩＸの電位が上記反転電位に維持されるように、容量Ｃａ１００に電荷が保持される。
　期間ｔ１０７では、データ転送制御線ＤＴｘの電位がＨｉｇｈとなる。これによりトランジスタＮ１０１がＯＮ状態となるため、容量Ｃａ１００に、トランジスタＮ１０１を介して容量Ｃｂ１００が並列に接続される。それゆえ、容量Ｃａ１００と容量Ｃｂ１００との間で電荷が移動することによって、ノードＭＲＹの電位がＬｏｗとなる。なお、容量Ｃｂ１００からは、ノードＭＲＹの電位がノードＰＩＸの電位と等しくなるまで、正電荷がトランジスタＮ１０１を介して容量Ｃａ１００に移動する。これにより、ノードＰＩＸの電位は期間ｔ１０６のものよりも若干の電圧ΔＶ２だけ上昇するが、Ｌｏｗの電位範囲内にある。
　期間ｔ１０８では、データ転送制御線ＤＴｘの電位がＬｏｗとなる。これによりトランジスタＮ１０１がＯＦＦ状態となるため、ノードＰＩＸの電位がＬｏｗに維持されるように容量Ｃａ１００に電荷が保持されるとともに、ノードＭＲＹの電位がＬｏｗに維持されるように容量Ｃｂ１００に電荷が保持される。
　期間ｔ１０９では、リフレッシュ出力制御線ＲＣｘの電位がＨｉｇｈとなる。これによりトランジスタＮ１０３がＯＮ状態となるため、インバータＩＮＶ１００の出力端子ＯＰがノードＰＩＸに接続される。出力端子ＯＰにはノードＭＲＹの電位の反転電位（ここではＨｉｇｈ）が出力されているので、ノードＰＩＸは当該反転電位に充電される。
　期間ｔ１１０では、リフレッシュ出力制御線ＲＣｘの電位がＬｏｗとなる。これによりトランジスタＮ１０３がＯＦＦ状態となるため、ノードＰＩＸの電位が上記反転電位に維持されるように、容量Ｃａ１００に電荷が保持される。
　この後、リフレッシュ期間Ｔ１０２では、次の全書込期間Ｔ１０１または通常モードに移行するまで、上記期間ｔ１０３～期間ｔ１１０の動作が繰り返される。リフレッシュ期間Ｔ１０２において、ノードＰＩＸの電位は、期間ｔ１０５で反転電位にリフレッシュされ、期間ｔ１０９で書き込み時の電位にリフレッシュされる。なお、全書込期間Ｔ１０１の期間ｔ１０１において、Ｌｏｗのデータ電位がノードＰＩＸに書き込まれる場合には、ノードＰＩＸの電位波形は図１２の電位波形を反転させたものとなる。
　このように、メモリ回路ＭＲ１００は、全書込期間Ｔ１で書き込まれたデータを、リフレッシュ期間Ｔ２においてデータ反転方式によってリフレッシュすることができる。これにより、オフリークによる電荷減少の影響を抑えることが可能となっている。また、ノードＰＩＸに書き込まれたデータがリフレッシュされるタイミング、すなわち極性反転されるタイミングに応じて、共通電極ＣＯＭの電位がＨｉｇｈとＬｏｗとの間で反転される。これにより、液晶容量Ｃｌｃを交流駆動しながら、画面をリフレッシュすることができる。
　ところで、上記従来のメモリ型の液晶表示装置では、メモリモードにより低消費電力化を図ってはいるものの、表示形態に沿った複数の駆動方法が存在しているために、駆動方法の切替時に画面ノイズ（画像の乱れ）が生じる場合があった。
　例えば、メモリモードから通常モードに切り替わった後、画素メモリには静止画表示時のデータが保持される。この結果、次に通常モードからメモリモードに切り替わった際に、画素メモリに新たなデータの書き込みが完了するまでの期間、一瞬ではあるが全く別のデータが表示され、画面ノイズが生じることがあった。
　そこで、例えば特許文献２には、メモリモードの静止画表示期間の最後に、全ての画素メモリに全黒／全白データなどを保持させる、すなわち画素メモリのデータ保持部を初期化しておく技術が記載されている。これにより、次に通常モードからメモリモードに切り替わった際に前のデータが表示されないようにすることで、画面ノイズを防止している。
日本国公開特許公報「特開２００２－２２９５３２号公報（２００２年８月１６日公開）」 日本国公開特許公報「特開２００２－１７５０５１号公報（２００２年６月２１日公開）」
　しかしながら、上記従来のメモリ型の液晶表示装置では、上記原因で生じる画面ノイズとは別に、メモリモード時にリフレッシュ期間から全書込期間に切り替える際に、共通電極ＣＯＭの電位をリフレッシュ期間と全書込期間とで反転すると、全書込期間に移行した後に画面ノイズが生じる場合があるという問題点を有している。
　図１３に、メモリ回路ＭＲ１００を備える従来の液晶表示装置において、メモリモード時にリフレッシュ期間から全書込期間へ移行した後に、画面ノイズが発生する場合の各種信号波形を示すタイミングチャートを示す。図１３では、ＧＬｘ１，ＧＬｘ２，およびＧＬｘ４８０は、１，２，および４８０行目のゲートラインＧＬｘの電位をそれぞれ示す。ＣＳｘ１，ＣＳｘ２，およびＣＳｘ４８０は、１，２，および４８０行目の補助容量線ＣＳｘの電位をそれぞれ示す。ＰＩＸ１，ＰＩＸ２，およびＰＩＸ４８０は、１，２，および４８０行目のメモリ回路ＭＲ１００の画素電極の電位をそれぞれ示す。また、ＰＩＸ１，ＰＩＸ２，およびＰＩＸ４８０の信号波形に重なって示されている点線は、共通電極ＣＯＭの電位を示す。
　図１３に示すように、リフレッシュ期間から全書込期間へ移行した後、全書込期間では、ゲートラインＧＬｘが順次走査されることによって、メモリ回路ＭＲ１００のノードＰＩＸに、新たな反転電位のデータが線順次で書き込まれる。
　一方、メモリモードにおいて液晶容量が交流駆動されている場合、共通電極ＣＯＭは、全書込期間において最初のゲートラインＧＬｘ（図１３では、１行目のゲートラインＧＬｘ１）の走査タイミングに応じて、極性反転が行われる。このため、図中点線Ａに示すように、ノードＰＩＸに新たな反転電位のデータが書き換えられていないにも拘らず、共通電極ＣＯＭの電位だけが反転し、液晶容量Ｃｌｃへの印加電圧が突然変動するメモリ回路ＭＲ１００が出てくる。図１３では、２～４８０行目のゲートラインＧＬｘ２～４８０に駆動されるメモリ回路ＭＲ１００がこれに相当する。メモリ回路ＭＲ１００のノードＰＩＸは、新たな反転電位のデータが書き込まれるまでは、前のデータを保持している。
　この結果、図中点線Ａに示すような、メモリ回路ＭＲ１００のノードＰＩＸの電位が極性反転していないのに、すなわちノードＰＩＸがフローティングになっているときに、共通電極ＣＯＭの電位だけが極性反転してしまった期間において、リフレッシュ期間に例えば白表示であった画素が全書込期間に突然黒表示になってしまうなどの、画面ノイズが発生する。
　このように、従来のメモリ型の液晶表示装置では、メモリモードにおいてリフレッシュ期間から全書込期間へ移行した後、画素電極がフローティングになっているときに共通電極の電位が反転する期間が生じることによって、画面ノイズが発生することがある。
　本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、メモリモードにおいてリフレッシュ期間から全書込期間へ移行した後、共通電極の電位が反転することに起因する画面ノイズを防止することができる表示装置、および表示装置の駆動方法を提供することにある。
　本発明の表示装置は、上記課題を解決するために、マトリクス状に設けられたメモリ回路と共通電極とを含む表示パネルを備え、上記メモリ回路に書き込んだ表示データをリフレッシュしながら保持して表示を行うメモリモードを有する表示装置であって、上記メモリモードでは、上記共通電極の電位を固定するとともに、全ての上記メモリ回路に表示データを行ごとに書き込む全書込期間と、上記共通電極を駆動しながら、上記全書込期間で書き込んだ表示データを少なくとも１回リフレッシュするリフレッシュ期間とが設けられており、上記メモリモードにおいて上記リフレッシュ期間から連続して移行した次の上記全書込期間では、上記共通電極の電位は、当該リフレッシュ期間で駆動により最後に変動して得られた電位を保持することを特徴としている。
　また、本発明の表示装置の駆動方法は、上記課題を解決するために、マトリクス状に設けられたメモリ回路と共通電極とを含む表示パネルを備え、上記メモリ回路に書き込んだ表示データをリフレッシュしながら保持して表示を行うメモリモードを有する表示装置の駆動方法であって、上記メモリモードでは、上記共通電極の電位を固定するとともに、全ての上記メモリ回路に表示データを行ごとに書き込む全書込期間と、上記共通電極を駆動しながら、上記全書込期間で書き込んだ表示データを少なくとも１回リフレッシュするリフレッシュ期間とが設けられており、上記メモリモードにおいて上記リフレッシュ期間から連続して移行した次の上記全書込期間では、上記共通電極の電位を、当該リフレッシュ期間で駆動により最後に変動して得られた電位を保持させることを特徴としている。
　従来、メモリモードにおいて液晶容量が交流駆動されている場合、リフレッシュ期間から連続して移行した次の全書込期間において、最初の行のデータ書き込みのタイミングで共通電極の極性を反転すると、フローティングになっている画素電極に対応する液晶容量への印加電圧が突然変動し、画面ノイズが生じる場合があった。
　これに対し、上記の構成によれば、メモリモードにおいてリフレッシュ期間から連続して移行した次の全書込期間では、共通電極の電位は、当該リフレッシュ期間で駆動により最後に変動して得られた電位を保持する。すなわち、共通電極の電位は反転されない。これにより、画素電極がフローティングになっているときに、共通電極の極性反転が生じることが無くなり、画面ノイズを防止することが可能となる。
　以上のように、本発明の表示装置は、マトリクス状に設けられたメモリ回路と共通電極とを含む表示パネルを備え、上記メモリ回路に書き込んだ表示データをリフレッシュしながら保持して表示を行うメモリモードを有する表示装置であって、上記メモリモードでは、上記共通電極の電位を固定するとともに、全ての上記メモリ回路に表示データを行ごとに書き込む全書込期間と、上記共通電極を駆動しながら、上記全書込期間で書き込んだ表示データを少なくとも１回リフレッシュするリフレッシュ期間とが設けられており、上記メモリモードにおいて上記リフレッシュ期間から連続して移行した次の上記全書込期間では、上記共通電極の電位は、当該リフレッシュ期間で駆動により最後に変動して得られた電位を保持する構成である。
　それゆえ、メモリモードにおいてリフレッシュ期間から連続して移行した次の全書込期間では、画素電極がフローティングになっているときに、共通電極の極性反転が生じることが無くなり、画面ノイズを防止することができるという効果を奏する。
本発明の実施の一形態における液晶表示装置の構成を示すブロック図である。 上記液晶表示装置が有する駆動方法の種類を示す図である。 上記液晶表示装置における通常モード時の各種信号波形を示すタイミングチャートである。 上記液晶表示装置におけるメモリモード時の各種信号波形を示すタイミングチャートである。 上記液晶表示装置における画素メモリの概念的な構成を示すブロック図である。 上記画素メモリにおけるメモリモード時のデータ保持動作を示す図であり、（ａ）は全書込期間のデータ遷移を示し、（ｂ）～（ｈ）はリフレッシュ期間のデータ遷移を示す。 上記画素メモリの電気的構成の一例を示す等価回路図である。 上記画素メモリにおけるメモリモード時の各種信号波形を示すタイミングチャートである。 上記液晶表示装置において、メモリモード時にリフレッシュ期間から全書込期間へ移行した後に、画面ノイズが発生する場合の各種信号波形を示すタイミングチャートである。 上記液晶表示装置において、メモリモード時にリフレッシュ期間から全書込期間へ移行するときに、画面ノイズを防止する動作が行われたときの各種信号波形を示すタイミングチャートである。 従来の液晶表示装置における画素メモリの電気的構成を示す等価回路図である。 上記従来の画素メモリにおけるメモリモード時の各種信号波形を示すタイミングチャートである。 上記従来の液晶表示装置において、メモリモード時にリフレッシュ期間から全書込期間へ移行した後に、画面ノイズが発生する場合の各種信号波形を示すタイミングチャートである。 本発明の他の実施の形態を示すものであり、図１１の画素メモリにおいて、メモリモード時にリフレッシュ期間から全書込期間へ移行するときに、画面ノイズを防止する動作が行われたときの各種信号波形を示すタイミングチャートである。
　〔実施の形態１〕
　本発明の一実施形態について図面に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記背景技術と同じである。また、説明の便宜上、前記の背景技術の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
　本実施形態では、メモリ型の液晶表示装置について説明する。本実施の形態の液晶表示装置は、画素メモリとして、図１１に示したメモリ回路ＭＲ１００を備えている。
　ここで、注目すべき点は、メモリモードにおいてリフレッシュ期間から全書込期間へ移行した後、共通電極ＣＯＭの電位が反転する場合に発生する画面ノイズを防止することができるメモリ回路ＭＲ１００の動作である。そこで、次に、上記場合のメモリ回路ＭＲ１００の動作を説明する。
　図１４に、本実施例の液晶表示装置において、メモリモード時にリフレッシュ期間から全書込期間へ移行するときに、画面ノイズを防止する動作が行われたときの各種信号波形を示すタイミングチャートを示す。図１４に示す各種信号は、図１３に示す信号と同様のものを示す。
　図１４中の点線Ｂに示すように、メモリモードにおいてリフレッシュ期間から連続して移行した次の全書込期間では、共通電極ＣＯＭの電位を、当該リフレッシュ期間で最後の画素電極のリフレッシュのタイミングに合わせて反転した電位に設定する。すなわち、共通電極ＣＯＭは、リフレッシュ期間から連続して移行した全書込期間では極性を反転せずに、リフレッシュ期間で最後にリフレッシュしたときの極性を、リフレッシュ期間から全書込期間を跨いで２回継続することになる。
　これにより、メモリ回路ＭＲ１００のノードＰＩＸがフローティングになっている期間に、共通電極ＣＯＭの極性反転が生じることが無くなり、画面ノイズを防止することが可能となる。
　すなわち、本実施例の液晶表示装置は、マトリクス状に設けられたメモリ回路ＭＲ１００と共通電極ＣＯＭとを含む液晶パネルを備え、メモリ回路ＭＲ１００に書き込んだ表示データをリフレッシュしながら保持して表示を行うメモリモードを有する液晶表示装置であって、メモリモードでは、共通電極ＣＯＭの電位を固定するとともに、全てのメモリ回路ＭＲ１００に表示データを行ごとに書き込む全書込期間と、共通電極ＣＯＭを駆動しながら、全書込期間で書き込んだ表示データを少なくとも１回リフレッシュするリフレッシュ期間とが設けられており、メモリモードにおいてリフレッシュ期間から連続して移行した次の全書込期間では、共通電極ＣＯＭの電位は、当該リフレッシュ期間で駆動により最後に変動して得られた電位を保持する構成を備えていればよい。
　これにより、メモリモードにおいてリフレッシュ期間から連続して移行した次の全書込期間では、画素電極ＣＯＭがフローティングになっているときに、共通電極ＣＯＭの極性反転が生じることが無くなり、画面ノイズを防止することができる。
　〔実施の形態２〕
　本発明の他の実施の形態について図面に基づいて説明すれば、以下の通りである。
　図１１に示したメモリ回路ＭＲ１００においては、データのリフレッシュを行う回路にトランジスタＮ１０１からなるデータ転送部ＴＳ１００が設けられているため、リフレッシュ期間Ｔ１０２においてデータ転送制御線ＤＴｘの電位が非アクティブ（ここではＬｏｗ）となっている期間ｔ１０４～期間ｔ１０６および期間ｔ１０８～期間ｔ１１０では、ノードＭＲＹはノードＰＩＸから切り離され、フローティングの状態となる。
　特に、期間ｔ１０５～期間ｔ１０６では、ノードＰＩＸがＬｏｗに相当する電位であるのに対して、ノードＭＲＹはＨｉｇｈに相当する電位になっている。また、期間ｔ１０９～期間ｔ１１０では、ノードＰＩＸがＨｉｇｈに相当する電位であるのに対して、ノードＭＲＹはＬｏｗに相当する電位になっている。このため、これらの期間では、トランジスタＮ１０１がＯＦＦ状態にあるものの、トランジスタＮ１０１のオフリーク電流によって、ノードＭＲＹの電位が時間経過とともに徐々に変動することになる。
　なお、フローティング時の各ノードは、トランジスタや配線等の寄生容量による電位変動の影響も受けるが、本明細書では、説明を簡略化するために、便宜上、寄生容量による電位変動を考慮から外している。
　オフリーク電流によるノードＭＲＹの電位変動分をαとすると、期間ｔ１０３～期間ｔ１０５のノードＭＲＹの電位は、（Ｈｉｇｈ電位－ΔＶ１－α）となり、電荷の分配による電位変動ΔＶ１に加えて更なる電位変動を招き、合わせて、（ΔＶ１＋α）の電位変動を引き起こす。また、期間ｔ１０７～期間ｔ１０９のノードＭＲＹの電位は、（Ｌｏｗ電位＋ΔＶ２＋α）となり、電荷の分配による電位変動ΔＶ２に加えて更なる電位変動を招き、合わせて、（ΔＶ２＋α）の電位変動を引き起こす。
　この結果、インバータＩＮＶ１００を構成するトランジスタＰ１００およびトランジスタＮ１０２の閾値電圧をＶｔｈとすると、ノードＭＲＹの電位（Ｈｉｇｈ電位－ΔＶ１－α）が（Ｈｉｇｈ電位－Ｖｔｈ）を下回る電位になった場合、トランジスタＰ１００が徐々にＯＮ状態となる。このとき、トランジスタＮ１０２がＯＮ状態であるため、Ｈｉｇｈ電源線ＰＨｘからトランジスタＰ１００およびトランジスタＮ１０２を通してＬｏｗ電源線ＰＬｘに貫通電流が流れ、大きな消費電流が発生するという問題が起こる。
　また、このような貫通電流が流れる状態では、インバータＩＮＶ１００の出力が徐々にＨｉｇｈとＬｏｗとの間の電位となる。これにより、ノードＰＩＸの電位もＨｉｇｈとＬｏｗとの間の電位となり、ＨｉｇｈともＬｏｗとも判別できない電位になると、メモリ回路ＭＲ１００は誤動作してしまう。
　同様に、ノードＭＲＹの電位（Ｌｏｗ電位＋ΔＶ２＋α）が（Ｌｏｗ電位＋Ｖｔｈ）を上回る電位になった場合、トランジスタＮ１０２が徐々にＯＮ状態となる。このとき、トランジスタＰ１００がＯＮ状態であるため、Ｈｉｇｈ電源線ＰＨｘからＬｏｗ電源線ＰＬｘに貫通電流が流れ、大きな消費電流が発生するという問題が起こる。これにより、ノードＰＩＸの電位がＨｉｇｈともＬｏｗとも判別できない電位になると、メモリ回路ＭＲ１００は誤動作してしまう。
　このように、メモリ回路ＭＲ１００を備える液晶表示装置では、データ電位が書き込まれる画素電極（ノードＰＩＸ）と、画素電極の電位のリフレッシュを行うために画素電極から電荷が転送されるメモリ用電極（ノードＭＲＹ）と、画素電極とメモリ用電極との間に設けられる転送素子（トランジスタＮ１０１）とを備えるメモリ回路において、データ転送素子にオフリーク電流が存在することに起因して、メモリ用電極の電位に基づいてリフレッシュ動作を行う回路に、本来の動作を適切に行わせることができないことがある。
　それゆえ、転送素子にオフリーク電流が存在しても、リフレッシュ動作を行う回路に本来の動作を適切に行わせることができるメモリ回路を備えた液晶表示装置を提供することが望まれる。
　図１は、本実施の形態の液晶表示装置１０の一構成例を示すブロック図である。
　液晶表示装置１０は、メモリ型の液晶表示装置であり、図１に示すように、画素アレイ１１、駆動信号発生回路／映像信号発生回路１２、デマルチプレクサ１３、ゲートドライバ／ＣＳドライバ１４、および制御信号バッファ回路１５を備えている。
　画素アレイ１１は、画素メモリ２０（図中「ＭＲ」と示す）がｎ行ｍ列のマトリクス状に設けられたものである。また、画素アレイ１１では、画素マトリクスの行ごとに、ゲートラインＧＬ（ｉ）（走査信号線）、補助容量線ＣＳ（ｉ）、データ転送制御線ＤＴ（ｉ）（データ転送線）、および、リフレッシュ出力制御線ＲＣ（ｉ）（リフレッシュ出力線）が配設されているとともに、画素マトリクスの列ごとに、ソースラインＳＬ（ｊ）（データ信号線）が配設されている。なお、ｉは１≦ｉ≦ｎの整数、ｊは１≦ｊ≦ｍの整数とする。
　画素メモリ２０は、メモリ機能を有しており、データを独立に保持する。ｉ番目のロウ（Ｒｏｗ）と、ｊ番目のコラム（Ｃｏｌｕｍｎ）との交点に位置する画素メモリ２０に対するデータ信号の書込および保持は、ｉ番目のロウに接続されたゲートラインＧＬ（ｉ）、補助容量線ＣＳ（ｉ）、データ転送制御線ＤＴ（ｉ）、およびリフレッシュ出力制御線ＲＣ（ｉ）と、ｊ番目のコラムに接続されたソースラインＳＬ（ｊ）とによって制御される。
　駆動信号発生回路／映像信号発生回路１２は、駆動方法に応じて、画素メモリ２０への映像信号（データ信号）の供給と、ゲートドライバ／ＣＳドライバ１４および制御信号バッファ回路１５の動作を制御・駆動するための制御駆動回路であり、表示データ処理回路や、入出力インターフェース、命令デコーダ、タイミング制御回路などの機能と同等の機能を有している。駆動信号発生回路／映像信号発生回路１２は、液晶表示装置１０と液晶表示装置１０の外部との間のデータの入出力を行い、データ書き込み／データ保持の命令データや表示データを外部から取り込む。駆動信号発生回路／映像信号発生回路１２は、取り込んだ表示データに基づいて画素アレイ１１に供給するためのデータ信号を生成し、ビデオ出力端子から出力信号線ｖｄ（ｋ）（ｋは１≦ｋ≦ｌ＜ｍの整数）に出力する。駆動信号発生回路／映像信号発生回路１２は、取り込んだ命令データから命令を解釈し、その命令に従った駆動方法を選択して、ゲートドライバ／ＣＳドライバ１４を駆動・制御するための信号ｓ１・ｓ２、および、制御信号バッファ回路１５を駆動・制御するための信号ｓ３を生成し、それぞれ出力する。
　例えば、上記駆動方法としては、後述するように「通常モード」と「メモリモード」とがある。駆動信号発生回路／映像信号発生回路１２は、通常モード時には、出力信号線ｖｄ（ｋ）に、データ信号としての多階調ビデオ信号を出力するとともに、ゲートドライバ／ＣＳドライバ１４に信号ｓ１を出力する。駆動信号発生回路／映像信号発生回路１２は、メモリモード時には、出力信号線ｖｄ（ｋ）に、データ信号としての２値のデータ
を出力するとともに、ゲートドライバ／ＣＳドライバ１４に信号ｓ２を、制御信号バッファ回路１５に信号ｓ３をそれぞれ出力する。
　なお、タイミングの基底となるクロック信号は、外部システムから入力されてもよいし、発振器等によって液晶表示装置１０の内部あるいは駆動信号発生回路／映像信号発生回路１２の内部で発生させてもよい。また、駆動信号発生回路／映像信号発生回路１２は、メモリ動作に用いられるタイミングのみならず、表示動作に用いられるゲートスタートパルス、ゲートクロック、ソーススタートパルス、および、ソースクロックなどのタイミングを生成する回路を兼ねることができる。
　デマルチプレクサ１３は、出力信号線ｖｄ（ｋ）の出力を、対応するソースラインＳＬ（ｊ）に振り分けるものである。
　ゲートドライバ／ＣＳドライバ１４は、ゲートラインＧＬ（ｉ）および補助容量線ＣＳ（ｉ）を介して、画素アレイ１１の画素メモリ２０の書き込み動作を駆動・制御する回路である。ゲートドライバ／ＣＳドライバ１４は、駆動信号発生回路／映像信号発生回路１２から供給される信号ｓ１・ｓ２に従って、ゲートラインＧＬ（ｉ）および補助容量線ＣＳ（ｉ）を制御する。
　制御信号バッファ回路１５は、データ転送制御線ＤＴ（ｉ）およびリフレッシュ出力制御線ＲＣ（ｉ）を介して、画素アレイ１１の画素メモリ２０のデータ保持動作を駆動・制御する回路である。制御信号バッファ回路１５は、駆動信号発生回路／映像信号発生回路１２から供給される信号ｓ３に従って、データ転送制御線ＤＴ（ｉ）およびリフレッシュ出力制御線ＲＣ（ｉ）を制御する。
　また、液晶表示装置１０では、画素アレイ１１は基板（図示せず）上に形成されている。なお、駆動信号発生回路／映像信号発生回路１２、デマルチプレクサ１３、ゲートドライバ／ＣＳドライバ１４、および制御信号バッファ回路１５は、上記基板にモノリシックに作り込まれていてもよい。
　さらに、液晶表示装置１０では、上記基板に対向する位置に、共通電極（対向電極）ＣＯＭを備えた対向基板（図示せず）が設けられている。上記基板と対向基板とは、その間に液晶を挟持するように配設されており、それら構成によって液晶パネル（ハイブリットメモリ液晶パネル）（表示パネル）が形成されている。
　共通電極ＣＯＭに印加する共通電圧Ｖｃｏｍは、例えば、液晶表示装置１０に設けたＶｃｏｍドライバなどから供給してもよいし、駆動信号発生回路／映像信号発生回路１２内に設けた電源から供給してもよいし、液晶表示装置１０の外部から直接駆動してもよい。但し、共通電極ＣＯＭは、上記基板と同一基板上にあってもよい。
　また、画素メモリ２０の画素電極は、共通電極ＣＯＭとの間に液晶を介して液晶容量Ｃｌｃを形成している。画素電極と共通電極ＣＯＭとの電位差に応じた電圧が液晶容量Ｃｌｃに印加されることによって、画像表示が行われる。
　なお、以上の説明から分かるように、駆動信号発生回路／映像信号発生回路１２およびデマルチプレクサ１３は、コラムドライバを構成している。また、ゲートドライバ／ＣＳドライバ１４および制御信号バッファ回路１５は、ロウドライバを構成している。但し、制御信号バッファ回路１５や、補助容量線ＣＳ（ｉ）を全ライン同時に駆動する方式の場合のＣＳドライバは、コラムドライバを構成してもよいし、液晶表示装置１０の外部から直接駆動してもよい。
　また、以下では、ゲートラインＧＬ（ｉ）、補助容量線ＣＳ（ｉ）、データ転送制御線ＤＴ（ｉ）、リフレッシュ出力制御線ＲＣ（ｉ）、およびソースラインＳＬ（ｊ）を総称する場合は、それぞれ、ゲートラインＧＬ、補助容量線ＣＳ、データ転送制御線ＤＴ、リフレッシュ出力制御線ＲＣ、およびソースラインＳＬと記す。
　上記構成を有する液晶表示装置１０は、図２に示すように、画像を表示するための駆動方法として、「通常モード」と「メモリモード」とを有している。図２に、液晶表示装置１０が有する駆動方法の種類を示す。
　通常モードでは、フレーム毎に供給される多階調ビデオ信号に基づいて多階調で動画・静止画を表示するための交流駆動が行われる。通常モードでは、１フレーム期間に対応する、多階調ビデオ信号を書き込む通常書込期間が繰り返される。
　図３に、液晶表示装置１０における通常モード時の各種信号波形を示すタイミングチャートを示す。図３のタイミングチャートは、画素メモリ２０が、４８０行ｍ列のマトリクス状（ｎ＝４８０）に配置されている場合のものであるが、図面の便宜上、１，２，および４８０行目の要素の信号波形を示している。ＧＬ１，ＧＬ２，およびＧＬ４８０は、１，２，および４８０行目のゲートラインＧＬの電位をそれぞれ示す。ＣＳ１，ＣＳ２，およびＣＳ４８０は、１，２，および４８０行目の補助容量線ＣＳの電位をそれぞれ示す。ＰＩＸ１，ＰＩＸ２，およびＰＩＸ４８０は、１，２，および４８０行目の画素メモリ２０の画素電極の電位をそれぞれ示す。また、ＰＩＸ１，ＰＩＸ２，およびＰＩＸ４８０の信号波形に重なって示されている点線は、共通電極ＣＯＭの電位を示す。
　通常書込期間では、ゲートラインＧＬの走査によって選択された１行分の画素メモリ２０に、ソースラインＳＬに一斉に出力された多階調ビデオ信号が、線順次で書き込まれる。図３では、１行目を開始行、４８０行目を終了行として、順次選択する場合を示している。また、通常書込期間では、１Ｈ（１水平期間）反転駆動により、画素メモリ２０への書き込みが行われる。加えて、ＣＣ（Charge Coupling）駆動が行われており、共通電極ＣＯＭの電位は一定とされるとともに、補助容量線ＣＳの電位は、対応する画素メモリ２０のデータ書き込みのタイミングに合わせて、Ｈｉｇｈ電位とＬｏｗ電位との間で反転される。
　なお、通常モードでは、画素メモリ２０におけるデータ保持動作は非動作となる。それゆえ、制御信号バッファ回路１５によって、データ転送制御線ＤＴの電位およびリフレッシュ出力制御線ＲＣの電位を、画素電極や液晶容量Ｃｌｃに影響を与えないようにすることで、メモリ機能を持たない液晶表示装置と同一の機能を、液晶表示装置１０で実現することができる。
　メモリモードでは、画素メモリ２０のデータ保持動作により保持された２値のデータに基づいて明暗（白黒）で、静止画など時間変化の少ない画像を表示するための交流駆動が行われる。２値のデータは、Ｈｉｇｈ電位およびＬｏｗ電位のうちいずれかの電位をとるデータ（データ信号）である。メモリモードでは、全ての画素メモリ２０に、保持させるデータを行ごとに書き込む全書込期間と、全書込期間で書き込んだデータを一斉にリフレッシュすることで保持するリフレッシュ期間とが設けられている。
　図４に、液晶表示装置１０におけるメモリモード時の各種信号波形を示すタイミングチャートを示す。図４に示す各種信号は、図３に示す信号と同様のものを示す。
　全書込期間では、ゲートラインＧＬの走査によって選択された１行分の画素メモリ２０に、ソースラインＳＬに一斉に出力された２値のデータが、線順次で書き込まれる。なお、本実施例では、互いに異なるロウの画素メモリ２０に対して任意のデータを書き込む際に、画素アレイ１１の書き込みアドレスに対応する各ロウを線順次に駆動するため、データを書き込む期間をロウ間でオーバーラップさせることができない。このため、全書込期間において、実際にデータが書き込まれる期間はロウごとに異なっている。図４では、１行目を開始行、４８０行目を終了行として、順次選択する場合を示している。
　但し、全書込期間では、行ごとの画素メモリ２０へのデータ書き込み完了のタイミングが異なるように、ゲートラインＧＬの走査が完了するタイミングが順にずれているような走査であれば、ゲートラインＧＬを走査するタイミングは異なる行で同時でも構わない。例えば、１行飛ばしの２行ずつゲートラインＧＬをスキャンする方式を用いてもよく、この方式の場合、行ごとで走査のタイミングが重なる場合もあるが、データ書き込み完了の走査のタイミングが異なる。
　また、全書込期間では、１Ｖ（１垂直期間）反転駆動が行われており、全ての液晶容量Ｃｌｃへの印加電圧の極性は同じである。画素電極へのデータ書き込みの際に、共通電極ＣＯＭの電位および補助容量線ＣＳの電位は、Ｈｉｇｈ電位およびＬｏｗ電位のうちのいずれか一方に固定される（図ではＬｏｗ電位）。
　リフレッシュ期間は、全書込期間で全ての画素メモリ２０へのデータの書き込みが終了した後に、全ての画素メモリ２０に対して一斉に開始される。すなわち、全ての画素メモリ２０は、同時にリフレッシュ動作を行う。リフレッシュ期間では、全書込期間に画素メモリ２０に書き込まれたデータが、少なくとも１回リフレッシュされ、その際、電位レベルが反転される（Ｈｉｇｈ→Ｌｏｗ、Ｌｏｗ→Ｈｉｇｈ）。共通電極ＣＯＭの電位は、データのリフレッシュに応じて、Ｈｉｇｈ電位とＬｏｗ電位との間で反転される。補助容量線ＣＳの電位は、Ｌｏｗで固定される。
　なお、メモリモードにおいては、リフレッシュ期間は何回繰り返してもよい。例えば、図２に示すようにリフレッシュ期間を設けた例においては、メモリモードでは、通常モードと比較して、所定の期間あたりの書き込み回数が１／４となる。
　また、メモリモードでは、画素メモリ２０には２値のデータが書き込まれるので、色が割り当てられていない場合は白黒の表示となるが、カラーフィルタなどによって色が割り当てられている場合は、２に対して色用の別画素数の累乗の色数で表示が行われる。例えば、Ｒ（赤）・Ｇ（緑）・Ｂ（青）がそれぞれ割り当てられた複数の画素メモリ２０によって１画素が構成されている場合、２に対して３累乗＝８であるので、８色で表示が行われる。
　ここで、注目すべきことの１つに、メモリモード時の画素メモリ２０のデータ保持動作がある。そこで次に、画素メモリ２０のデータ保持動作の概念について説明し、その後、画素メモリ２０の具体的な構成およびデータ保持動作を説明する。なお、説明の便宜上、画素アレイ１１上のある１つの画素メモリ２０を例示して説明するが、各画素メモリ２０は同一の機能を有している。
　図５に、画素メモリ２０の概念的な構成を示す。図５に示すように、画素メモリ２０は、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、リフレッシュ出力制御部ＲＳ１、および供給源ＶＳ１（電位供給源）を備えている。
　スイッチ回路ＳＷ１は、ゲートドライバ／ＣＳドライバ１４によりゲートラインＧＬを介して駆動されることによって、ソースラインＳＬと第１データ保持部ＤＳ１との間の導通と遮断とを選択的に行う。
　第１データ保持部ＤＳ１は、第１データ保持部ＤＳ１に入力される２値のデータを保持する。
　データ転送部ＴＳ１は、制御信号バッファ回路１５によりデータ転送制御線ＤＴを介して駆動されることによって、第１データ保持部ＤＳ１に保持されている２値のデータを、第１データ保持部ＤＳ１が保持したまま第２データ保持部ＤＳ２へ転送する転送動作と、上記転送動作を行わない非転送動作とを選択的に行う。なお、データ転送制御線ＴＳ１に供給される電位は全画素メモリ２０に共通であるので、データ転送制御線ＤＴは必ずしもロウごとに設けられて制御信号バッファ回路１５によって駆動される必要はなく、ゲートドライバ／ＣＳドライバ１４やその他のものによって駆動されてもよい。
　第２データ保持部ＤＳ２は、第２データ保持部ＤＳ２に入力される２値のデータを保持する。
　リフレッシュ出力制御部ＲＳ１は、制御信号バッファ回路１５によりリフレッシュ出力制御線ＲＣを介して駆動されることによって、第１の動作を行う状態または第２の動作を行う状態に選択的に制御される。なお、リフレッシュ出力制御線ＲＣに供給される電位は全画素メモリ２０に共通であるので、リフレッシュ出力制御線ＲＣは必ずしもロウごとに設けられて制御信号バッファ回路１５によって駆動される必要はなく、ゲートドライバ／ＣＳドライバ１４やその他のものによって駆動されてもよい。
　第１の動作は、第２データ保持部ＤＳ２に保持されている２値のデータがＨｉｇｈ電位であるかＬｏｗ電位であるかという制御情報に応じて、リフレッシュ出力制御部ＲＳ１への入力を取り込んでリフレッシュ出力制御部ＲＳ１の出力として第１データ保持部ＤＳ１に供給するアクティブ状態となるか、リフレッシュ出力制御部ＲＳ１の出力を停止する非アクティブ状態となるかを選択する動作である。第２の動作は、上記制御情報に関わらずリフレッシュ出力制御部ＲＳ１の出力を停止する動作である。
　供給源ＶＳ１は、リフレッシュ出力制御部ＲＳ１の入力に、設定された電位の供給を行う。
　図６は、画素メモリ２０におけるメモリモード時のデータ保持動作を示す図であり、（ａ）は全書込期間Ｔ１のデータ遷移を示し、（ｂ）～（ｈ）はリフレッシュ期間Ｔ２のデータ遷移を示す。図６では、Ｈｉｇｈ電位（第１の電位）として「Ｈ」を、Ｌｏｗ電位（第２の電位）として「Ｌ」を、それぞれ示してある。また、上下に「Ｈ」および「Ｌ」が並んで記載されている箇所は、上段が画素メモリ２０に「Ｈ」を書き込む場合の電位の遷移状態を、下段が画素メモリ２０に「Ｌ」を書き込む場合の電位の遷移状態をそれぞれ示す。
　メモリモードにおいては、まず、全書込期間Ｔ１から開始される。
　全書込期間Ｔ１においては、図６の（ａ）に示すように、ゲートラインＧＬによってスイッチ回路ＳＷ１がＯＮ状態とされ、ソースラインＳＬからスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、第１の電位と第２の電位とのいずれかで表される保持対象のデータが入力される。
　第１データ保持部ＤＳ１にデータが入力されると、ゲートラインＧＬによってスイッチ回路ＳＷ１はＯＦＦ状態とされる。またこのとき、データ転送制御線ＤＴによってデータ転送部ＴＳ１がＯＮ状態すなわち転送動作する状態とされ、第１データ保持部ＤＳ１に入力されたデータは保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２にデータが転送される。第２データ保持部ＤＳ２にデータが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。
　次いで、全書込期間Ｔ１の後に、リフレッシュ期間Ｔ２が開始される。
　リフレッシュ期間Ｔ２においては、まず、図６の（ｂ）に示すように、ソースラインＳＬに第１の電位のデータを出力しておく。
　そして、図６の（ｃ）に示すように、ゲートラインＧＬによってスイッチ回路ＳＷ１がＯＮ状態とされ、ソースラインＳＬからスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、第１の電位のデータが入力される。第１データ保持部ＤＳ１に第１の電位のデータが入力されると、ゲートラインＧＬによってスイッチ回路ＳＷ１はＯＦＦ状態とされる。
　続いて、図６の（ｄ）に示すように、リフレッシュ出力制御線ＲＣによって、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御される。リフレッシュ出力制御部ＲＳ１の第１の動作は、このときに第２データ保持部ＤＳ２に、第１の電位のデータおよび第２の電位のデータのうちのいずれが保持されているかを表す制御情報に応じて異なる。
　すなわち、第２データ保持部ＤＳ２に第１の電位のデータが保持されている場合には、リフレッシュ出力制御部ＲＳ１は、第２データ保持部ＤＳ２に第１の電位のデータが保持されていることを示す第１の制御情報が、第２データ保持部ＤＳ２からリフレッシュ出力制御部ＲＳ１に伝達されることによりアクティブ状態となり、リフレッシュ出力制御部ＲＳ１への入力を取り込んでリフレッシュ出力制御部ＲＳ１の出力として、第１データ保持部ＤＳ１に供給する動作を行う。
　リフレッシュ出力制御部ＲＳ１がこの第１の動作を行うとき、供給源ＶＳ１の電位は、第１の制御情報がリフレッシュ出力制御部ＲＳ１に伝達されている期間において少なくとも最終的にはリフレッシュ出力制御部ＲＳ１の入力に第２の電位のデータを供給することができるように、設定されている。この場合には、第１データ保持部ＤＳ１は、それまで保持していたデータに上書きされる状態で、リフレッシュ出力制御部ＲＳ１から供給された第２の電位のデータを保持する。
　一方、第２データ保持部ＤＳ２に第２の電位のデータが保持されている場合には、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、第２データ保持部ＤＳ２に第２の電位のデータが保持されていることを示す第２の制御情報が、第２データ保持部ＤＳ２からリフレッシュ出力制御部ＲＳ１に伝達されることにより、出力を停止した状態（図中「×」で示す）となる。この場合には、第１データ保持部ＤＳ１は、それまで保持していた第１の電位のデータを保持し続ける。
　その後、リフレッシュ出力制御線ＲＣによって、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。
　リフレッシュ期間Ｔ２では、続いて、図６の（ｅ）に示すように、データ転送制御線ＤＴによってデータ転送部ＴＳ１が転送動作する状態とされ、それまで第１データ保持部ＤＳ１に保持されていたデータは、第１データ保持部ＤＳ１に保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に転送される。第１データ保持部ＤＳ１から第２データ保持部ＤＳ２にデータが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。
　続いて、図６の（ｆ）に示すように、ゲートラインＧＬによってスイッチ回路ＳＷ１がＯＮ状態とされ、ソースラインＳＬからスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、第１の電位のデータが入力される。第１データ保持部ＤＳ１に第１の電位のデータが入力されると、ゲートラインＧＬによってスイッチ回路ＳＷ１はＯＦＦ状態とされる。
　続いて、図６の（ｇ）に示すように、リフレッシュ出力制御線ＲＣによってリフレッシュ出力制御部ＲＳ１が第１の動作を行う状態に制御される。第２データ保持部ＤＳ２に第１の電位のデータが保持されている場合には、リフレッシュ出力制御部ＲＳ１はアクティブ状態となり、供給源ＶＳ１から供給される第２の電位のデータを第１データ保持部ＤＳ１に供給する動作を行う。
　この場合には、第１データ保持部ＤＳ１は、それまで保持していたデータに上書きされる状態で、リフレッシュ出力制御部ＲＳ１から供給された第２の電位のデータを保持する。一方、第２データ保持部ＤＳ２に第２の電位のデータが保持されている場合には、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。この場合には、第１データ保持部ＤＳ１はそれまで保持していた第１の電位のデータを保持し続ける。その後、リフレッシュ出力制御線ＲＣによって、リフレッシュ出力制御部ＲＳ１が第２の動作を行う状態に制御され、出力を停止した状態となる。
　続いて、図６の（ｈ）に示すように、データ転送制御線ＤＴによってデータ転送部ＴＳ１が転送動作する状態とされ、それまで第１データ保持部ＤＳ１に保持されていたデータは、第１データ保持部ＤＳ１に保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に転送される。第１データ保持部ＤＳ１から第２データ保持部ＤＳ２にデータが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。
　上記の一連の動作により、図６の（ｈ）では、第１データ保持部ＤＳ１および第２データ保持部ＤＳ２において、図６の（ａ）の全書込期間Ｔ１で書き込んだデータが復元される。ゆえに、図６の（ｈ）の後に図６の（ｂ）～（ｈ）までの動作を任意数繰り返しても、全書込期間Ｔ１で書き込んだデータが同様に復元される。
　全書込期間Ｔ１に第１の電位のデータ（ここでは「Ｈ」）が書き込まれた場合は、図６の（ｄ）と図６の（ｆ）とで１回ずつ反転されてリフレッシュされることにより、第１の電位のデータに復元される。一方、全書込期間Ｔ１に第２の電位のデータ（ここでは「Ｌ」）が書き込まれた場合は、図６の（ｃ）と図６の（ｇ）とで１回ずつ反転されてリフレッシュされることにより、第２の電位のデータに復元される。
　よって、メモリモードでは、保持したデータで、画面をリフレッシュしながら静止画表示を行うことが可能となる。なお、第１の電位をＬｏｗ、第２の電位をＨｉｇｈとする場合には、上述の動作論理を反転させればよい。
　また、リフレッシュの際、図６の（ｃ）・（ｆ）のようにソースラインＳＬから第１データ保持部ＤＳ１に第１の電位のデータを供給するとともに、図６の（ｄ）・（ｇ）のようにリフレッシュ出力制御部ＲＳ１が供給源ＶＳ１から第１データ保持部ＤＳ１に第２の電位のデータを供給するようにしたので、リフレッシュ動作を行うのに従来のようなインバータを備える必要がない。
　すなわち、液晶表示装置１０によれば、各画素メモリ２０に対して、第１データ保持部ＤＳ１にデータを書き込んだ後に、インバータを用いることなく、第１の電位および第２の電位のうちの一方のデータをソースラインＳＬから供給し、他方のデータを供給源ＶＳ１から供給することによって、画素メモリ２０に書き込んだデータを、電位レベルを反転させながらリフレッシュすることができる。
　そして、リフレッシュされた状態では、第１データ保持部ＤＳ１と第２データ保持部ＤＳ２とのデータが互いに等しいため、データ転送部ＴＳ１に転送動作を行わせても第１データ保持部ＤＳ１および第２データ保持部ＤＳ２の電位に変化がない。これにより、リフレッシュしたデータを、データ転送部ＴＳ１を転送動作する状態にしながら第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方で長時間保持することが可能になる。このとき、第１データ保持部ＤＳ１と第２データ保持部ＤＳ２とがデータ転送部ＴＳ１を介して接続されているので、データ転送部ＴＳ１の転送素子にオフリーク電流が存在することはデータの保持とは無関係になる。また、データは、全体として第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との和で表される大きな電気容量に保持されている状態となり、外部からのノイズの影響によってもデータの電位は変動しにくい。
　したがって、データ転送部ＴＳ１に用いられる転送素子にオフリーク電流が存在しても、第２データ保持部ＤＳ２のデータを保持する保持ノードの電位は、第１データ保持部ＤＳ１の保持ノードの電位とともに長時間保持されるために変動しにくい。従来の画素メモリでは、図１２に期間ｔ１０５および期間ｔ１０９で示すように、リフレッシュされた状態では、第１データ保持部ＤＳ１０１と第２データ保持部ＤＳ１０２とがデータ転送部ＴＳ１００の転送素子（トランジスタＮ１０１）によって電気的に分離された状態で互いに異なるデータを保持する時間が長かったため、転送素子のオフリーク電流が第２データ保持部ＤＳ１０２の電位に大きな影響を与えていた。
　また、第２データ保持部ＤＳ２の保持ノードの電位が変動したとしても、第１の動作を行っているリフレッシュ出力制御部ＲＳ１に対する制御情報が、アクティブレベルと非アクティブレベルとの間で入れ替わってしまうほど変動時間は長くない。
　また、仮にリフレッシュ出力制御部ＲＳ１にインバータが存在していると仮定した場合には、インバータが動作するアクティブレベルとしてＨｉｇｈレベルとＬｏｗレベルという２つの相補的なレベルが存在するため、第２データ保持部ＤＳ２の電位がインバータに同じ動作を安定に維持させるレベルとして存在し得る範囲は狭い。例えば、第２データ保持部ＤＳ２の電位をＬｏｗレベルとして、Ｐチャネル型トランジスタがＯＮ状態、Ｎチャネル型トランジスタがＯＦＦ状態となるようにインバータを動作させているときに、Ｐチャネル型トランジスタのゲート電位が少し上昇すると、Ｎチャネル型トランジスタが導通する危険性がある。しかし、この状況を回避するためにＮチャネル型トランジスタの閾値電圧を大きく設計すると、Ｐチャネル型トランジスタがＯＦＦ状態、Ｎチャネル型トランジスタがＯＮ状態となるように動作させたいときに、Ｈｉｇｈレベルがアクティブレベルとして機能する範囲が狭くなってしまう。
　これに対して、本実施形態ではリフレッシュ出力制御部ＲＳ１のアクティブレベルは、第１の電位と第２の電位とのいずれか一方であるので、リフレッシュ出力制御部ＲＳ１に対する制御情報が非アクティブレベルとして存在する範囲を広く取ることにより、非アクティブレベルがアクティブレベルへ変動する危険性は小さくなる。一方、アクティブレベルは、リフレッシュ出力制御部ＲＳ１の第１の動作におけるアクティブ状態の初期に機能すれば、供給源ＶＳ１から第１データ保持部ＤＳ１への出力の目的は容易に達成されるため、最終的に非アクティブレベルへ変動したとしても、リフレッシュ出力制御部ＲＳ１の誤動作を招来しにくい。
　よって、第２データ保持部ＤＳ２の保持ノードの電位が変動したとしても、リフレッシュ出力制御部ＲＳ１が誤動作してしまわないようなマージンの大きい設計を容易に行うことができる。これは例えば、リフレッシュ出力制御部ＲＳ１への制御情報がトランジスタのゲートに入力される場合を挙げると、当該トランジスタの閾値電圧を大きくして、非アクティブレベルとなるべき第２データ保持部ＤＳ２の電位が変動しても、ゲート・ソース間電圧がトランジスタの閾値電圧を越えにくいような設計を行うことに相当する。
　さらに、第２データ保持部ＤＳ２の保持ノードの電位が変動しても、リフレッシュ出力制御部ＲＳ１が第２の動作を行っていれば、誤動作は起こらない。
　したがって、２つの保持部の間で２値のデータの転送を行う転送部に用いられる転送素子にオフリーク電流が存在しても、一方の保持部が保持するデータに基づいてリフレッシュ動作を行う回路に、消費電流の増加や誤動作のない本来の動作を適切に行わせることが可能となる。
　次に、画素メモリ２０の具体的な構成およびデータ保持動作を、実施例を挙げて順に説明する。
　図７に、本実施例の画素メモリ２０の構成の一例を、等価回路としてのメモリ回路ＭＲ１で示す。図７に示すように、メモリ回路ＭＲ１は、トランジスタＮ１、トランジスタＮ２、トランジスタＮ３（第１スイッチ）、トランジスタＮ４（第２スイッチ）、容量Ｃａ１（第１容量）、および容量Ｃｂ１（第２容量）を備えている。
　また、画素アレイ１１には、メモリ回路ＭＲ１を駆動する配線として、ソースラインＳＬ、ゲートラインＧＬ、補助容量線ＣＳ、データ転送制御線ＤＴ、および、リフレッシュ出力制御線ＲＣが設けられている。
　なお、図７に示すメモリ回路ＭＲ１において、図５に示した構成は次のようにそれぞれ対応する。すなわち、トランジスタＮ１が、スイッチ回路ＳＷ１を構成している。容量Ｃａ１が、第１データ保持部ＤＳ１を構成している。トランジスタＮ２が、転送素子となり、データ転送部ＴＳ１を構成している。容量Ｃｂ１が、第２データ保持部ＤＳ２を構成している。トランジスタＮ３およびトランジスタＮ４が、リフレッシュ出力制御部ＲＳ１を構成している。ゆえに、メモリ回路ＭＲ１は、スイッチ回路ＳＷ１（第１スイッチ回路）、第１データ保持部ＤＳ１、データ転送部ＴＳ１（第２スイッチ回路）、第２データ保持部ＤＳ２、および、リフレッシュ出力制御部ＲＳ１（制御部、第３スイッチ回路）を備えている、とも勿論言える。
　トランジスタＮ１～Ｎ４は、Ｎチャネル型のＴＦＴ（電界効果トランジスタ）である。これにより、図７では、メモリ回路ＭＲ１を構成する全てのトランジスタがＮチャネル型のＴＦＴからなるので、メモリ回路ＭＲ１はアモルファスシリコン中にも作り込みやすい。
　ここで、上記のＴＦＴのような電界効果型トランジスタの、一方のドレイン／ソース端子を第１のドレイン／ソース端子と呼び、他方のドレイン／ソース端子を第２のドレイン／ソース端子と呼ぶものとする。
　トランジスタＮ１は、ゲート端子がゲートラインＧＬに、第１のドレイン／ソース端子がソースラインＳＬに、第２のドレイン／ソース端子が容量Ｃａ１の一端であるノードＰＩＸに、それぞれ接続されている。容量Ｃａ１の他端は、補助容量線ＣＳに接続されている。トランジスタＮ１がＯＮ状態であるときは、スイッチ回路ＳＷ１は導通状態となり、トランジスタＮ１がＯＦＦ状態であるときは、スイッチ回路ＳＷ１は遮断状態となる。
　トランジスタＮ２は、ゲート端子がデータ転送制御線ＤＴに、第１のドレイン／ソース端子がノードＰＩＸに、第２のドレイン／ソース端子が容量Ｃｂ１の一端であるノードＭＲＹに、それぞれ接続されている。容量Ｃｂ１の他端は、補助容量線ＣＳに接続されている。トランジスタＮ２がＯＮ状態であるときは、データ転送部ＴＳ１は転送動作する状態となり、トランジスタＮ２がＯＦＦ状態であるときは、データ転送部ＴＳ１は非転送動作を行う状態となる。換言すると、トランジスタＮ２がＯＮ状態であるときは、ノードＰＩＸとノードＭＲＹとが導通する状態となり、トランジスタＮ２がＯＦＦ状態であるときは、ノードＰＩＸとノードＭＲＹとは遮断される状態となる。
　トランジスタＮ３は、ゲート端子がリフレッシュ出力制御部ＲＳ１の制御端子ＣＮＴ１としてノードＭＲＹに、第１のドレイン／ソース端子がリフレッシュ出力制御部ＲＳ１の入力端子ＩＮ１としてデータ転送制御線ＤＴに、第２のドレイン／ソース端子がトランジスタＮ４の第１のドレイン／ソース端子に、それぞれ接続されている。トランジスタＮ３は、ノードＭＲＹに保持されている電位を導通遮断の制御信号とする。
　トランジスタＮ４は、ゲート端子がリフレッシュ出力制御線ＲＣに、第２のドレイン／ソース端子はリフレッシュ出力制御部ＲＳ１の出力端子ＯＵＴ１としてノードＰＩＸに、それぞれ接続されている。すなわち、トランジスタＮ３とトランジスタＮ４とは、リフレッシュ出力制御部ＲＳ１の入力とリフレッシュ出力制御部ＲＳ１の出力との間に、トランジスタＮ３がリフレッシュ出力制御部ＲＳ１の入力側に配置されるように、互いに直列に接続されている。トランジスタＮ４は、リフレッシュ出力制御線ＲＣの電位を導通遮断の制御信号とする。
　なお、トランジスタＮ３とトランジスタＮ４との互いの接続位置は、上記例の場合と入れ替わってもよく、トランジスタＮ３とトランジスタＮ４とは、リフレッシュ出力制御部ＲＳ１の入力とリフレッシュ出力制御部ＲＳ１の出力との間で互いに直列に接続されていればよい。
　トランジスタＮ４がＯＮ状態であるときに、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御され、トランジスタＮ４がＯＦＦ状態であるときに、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。トランジスタＮ３はＮチャネル型であるので、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときに、アクティブ状態となる制御情報すなわちアクティブレベルはＨｉｇｈ、非アクティブ状態となる制御情報すなわち非アクティブレベルはＬｏｗである。換言すると、トランジスタＮ３・Ｎ４がＯＮ状態であるときは、ノードＰＩＸとデータ転送制御線ＤＴとが導通する状態となり、トランジスタＮ３・Ｎ４がＯＦＦ状態であるときは、ノードＰＩＸとデータ転送制御線ＤＴとは遮断される状態となる。
　容量Ｃａ１は、容量Ｃｂ１よりも容量値が大きくなるように設定されている。例えば、容量Ｃａ１および容量Ｃｂ１の各容量値は、後述のように容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が生じるときに、ノードＰＩＸ（画素電極）の電位変動が、データの電位（Ｈｉｇｈ電位およびＬｏｗ電位）に影響を与えないように設定される。
　また、メモリ回路ＭＲ１では、ノードＰＩＸと共通電極ＣＯＭとの間に、液晶容量Ｃｌｃが接続されている。ノードＰＩＸは画素電極に相当し、容量Ｃａ１は画素メモリ２０の補助容量としても機能する。
　図８に、上記構成を有するメモリ回路ＭＲ１の、メモリモード時の各種信号波形を示すタイミングチャートを示す。
　図８では、全書込期間Ｔ１に、第１の電位のデータとしてのＨｉｇｈのデータが書き込まれる場合を示している。また、図８の下方に、図６の（ａ）～（ｈ）に対応する各期間におけるノードＰＩＸの電位（左側）およびノードＭＲＹの電位（右側）を併せて示した。なお、図８は、最初に走査される行の要素の信号波形を示すが、上述のようにリフレッシュ動作は全行で同時に行われるので、リフレッシュ期間Ｔ２の信号波形は全行で共通して起こる。
　データ保持動作は、液晶表示装置１０の外部から伝送ラインを介して駆動信号発生回路／映像信号発生回路１２に、表示データとデータ保持命令とが入力され、命令を解釈してメモリモードとなることにより行われる。駆動信号発生回路／映像信号発生回路１２は、表示データに基づいて画素アレイ１１に供給する２値のデータを生成し、出力信号線ｖｄ（ｋ）およびデマルチプレクサ１３を介してソースラインＳＬを制御する。また同時に、駆動信号発生回路／映像信号発生回路１２は、メモリモードに沿った信号ｓ２，ｓ３を生成し、ゲートドライバ／ＣＳドライバ１４および制御信号バッファ回路１５を制御する。
　ゲートドライバ／ＣＳドライバ１４および制御信号バッファ回路１５は、駆動信号発生回路／映像信号発生回路１２から供給される信号ｓ２，ｓ３に従って、ゲートラインＧＬ、補助容量線ＣＳ、データ転送制御線ＤＴ、および、リフレッシュ出力制御線ＲＣを制御する。
　ゲートラインＧＬには、ゲートドライバ／ＣＳドライバ１４から、Ｈｉｇｈ（アクティブレベル）とＬｏｗ（非アクティブレベル）とからなる２値レベルの電位が印加される。データ転送制御線ＤＴおよびリフレッシュ出力制御線ＲＣには、制御信号バッファ回路１５から、ＨｉｇｈとＬｏｗとからなる２値レベルの電位が印加される。上記ＨｉｇｈおよびＬｏｗのレベルについては、上記の各ライン・線に個別に設定されてもよい。補助容量線ＣＳは、ゲートドライバ／ＣＳドライバ１４によって、一定の電位に固定される。
　ソースラインＳＬには、デマルチプレクサ１３から、ゲートラインＧＬのＨｉｇｈ電位よりも低いＨｉｇｈとＬｏｗとからなる２値のデータ（データ信号電位）が出力される。データ転送制御線ＤＴのＨｉｇｈ電位は、ソースラインＳＬのＨｉｇｈ電位とゲートラインＧＬのＨｉｇｈ電位とのいずれかに等しく、データ転送制御線ＤＴのＬｏｗ電位は、上記２値のデータのＬｏｗ電位に等しい。
　全書込期間Ｔ１は、順に連続する期間ｔ１および期間ｔ２からなる。
　全書込期間Ｔ１において、期間ｔ１では、ゲートラインＧＬおよびデータ転送制御線ＤＴの電位がともにＨｉｇｈとなる。リフレッシュ出力制御線ＲＣの電位はＬｏｗである。これによりトランジスタＮ１・Ｎ２がＯＮ状態になるため、スイッチ回路ＳＷ１は導通状態、データ転送部ＴＳ１は転送動作する状態となり、ノードＰＩＸにソースラインＳＬに供給された第１のデータ（ここではＨｉｇｈとする）が書き込まれる。
　続いて期間ｔ２では、ゲートラインＧＬの電位がＬｏｗとなる一方、データ転送制御線ＤＴの電位はＨｉｇｈを持続する。リフレッシュ出力制御線ＲＣの電位はＬｏｗである。これにより、トランジスタＮ１がＯＦＦ状態になるため、スイッチ回路ＳＷ１は遮断状態になる。また、トランジスタＮ２がＯＮ状態を持続するため、データ転送部ＴＳ１は転送動作する状態を維持する。よって、ノードＰＩＸからノードＭＲＹに第１の電位のデータが転送されるとともに、ノードＰＩＸ・ＭＲＹはソースラインＳＬから切り離される。この期間ｔ１～期間ｔ２の過程は、図６の（ａ）の状態に相当する。
　なお、全書込期間Ｔ１において、期間ｔ１の開始時刻ｔｗは、ロウごとに異なる。これは、上述のように、異なるロウのメモリ回路ＭＲ１のスイッチ回路ＳＷ１を同時にＯＮ状態にして、データを書き込む期間をロウ間でオーバーラップさせることができないためである。但し、全書込期間Ｔ１では、行ごとの期間ｔ１の終了タイミングを異なるように設定すれば、期間ｔ１をロウ間でオーバーラップさせてもよい。また、期間ｔ２は、他のロウの書き込みが行われている期間とも言える。
　次いで、リフレッシュ期間Ｔ２が、全てのメモリ回路ＭＲ１において時刻ｔｒから一斉に開始される。リフレッシュ期間Ｔ２では、ソースラインＳＬの電位は、第１の電位のデータのデータ電位であるＨｉｇｈとされる。
　リフレッシュ期間Ｔ２は、順に連続する期間ｔ３～ｔ１４を有している。
　リフレッシュ期間Ｔ２において、期間ｔ３では、ゲートラインＧＬの電位がＬｏｗとなり、データ転送制御線ＤＴの電位がＬｏｗとなり、リフレッシュ出力制御線ＲＣの電位がＬｏｗとなる。これによりトランジスタＮ２がＯＦＦ状態となるため、データ転送部ＴＳ１は非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＨｉｇｈが保持される。この期間ｔ３の過程は、図６の（ｂ）の状態に相当する。
　続いて期間ｔ４では、ゲートラインＧＬの電位がＨｉｇｈとなり、データ転送制御線ＤＴの電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣの電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＮ状態となるため、スイッチ回路ＳＷ１が導通状態となり、ノードＰＩＸにソースラインＳＬから再びＨｉｇｈ電位が書き込まれる。
　期間ｔ５では、ゲートラインＧＬの電位がＬｏｗとなり、データ転送制御線ＤＴの電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣの電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＦＦ状態となるため、スイッチ回路ＳＷ１が遮断状態となり、ノードＰＩＸは、ソースラインＳＬから切り離されてＨｉｇｈを保持する。この期間ｔ４～期間ｔ５の過程は、図６の（ｃ）の状態に相当する。
　期間ｔ６では、ゲートラインＧＬの電位がＬｏｗを持続し、データ転送制御線ＤＴの電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣの電位がＨｉｇｈになる。これによりトランジスタＮ４がＯＮ状態になり、リフレッシュ出力制御部ＲＳ１は第１の動作を行う。また、ノードＭＲＹの電位がＨｉｇｈであることからトランジスタＮ３はＯＮ状態であるので、リフレッシュ出力制御部ＲＳ１がアクティブ状態となり、データ転送制御線ＤＴからトランジスタＮ３・Ｎ４を介してノードＰＩＸにＬｏｗ電位が供給される。つまり、データ転送制御線ＤＴは、図５における供給源ＶＳ１を兼ねている。
　期間ｔ７では、ゲートラインＧＬの電位がＬｏｗを持続し、データ転送制御線ＤＴの電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣの電位がＬｏｗになる。これによりトランジスタＮ４がＯＦＦ状態になるので、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸは、データ転送制御線ＤＴから切り離されてＬｏｗを保持する。この期間ｔ６～期間ｔ７の過程は、図６の（ｄ）の状態に相当する。
　期間ｔ８では、ゲートラインＧＬの電位がＬｏｗを持続し、データ転送制御線ＤＴの電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣの電位がＬｏｗを持続する。これによりトランジスタＮ２がＯＮ状態となるため、データ転送部ＴＳ１が転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＬｏｗとなる。ノードＰＩＸの電位は、容量Ｃｂ１からトランジスタＮ２を介して容量Ｃａ１に正電荷が移動することにより、若干の電圧ΔＶｘだけ上昇するが、Ｌｏｗの電位範囲内にある。
　この期間ｔ８は、リフレッシュされたデータを、データ転送部ＴＳ１を介して互いに接続された第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方によって保持する期間であり、長く設定することが可能である。
　期間ｔ９では、ゲートラインＧＬの電位がＬｏｗを持続し、データ転送制御線ＤＴの電位がＬｏｗになり、リフレッシュ出力制御線ＲＣの電位がＬｏｗを持続する。これによりトランジスタＮ２がＯＦＦ状態となるため、データ転送部ＴＳ１が非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＬｏｗが保持される。この期間ｔ８～期間ｔ９の上記過程は、図６の（ｅ）の状態に相当する。
　期間ｔ１０では、ゲートラインＧＬの電位がＨｉｇｈになり、データ転送制御線ＤＴの電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣの電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＮ状態となるため、スイッチ回路ＳＷ１は導通状態となり、ノードＰＩＸにソースラインＳＬから再びＨｉｇｈ電位が書き込まれる。
　期間ｔ１１では、ゲートラインＧＬの電位がＬｏｗになり、データ転送制御線ＤＴの電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣの電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＦＦ状態となるため、スイッチ回路ＳＷ１は遮断状態となり、ノードＰＩＸは、ソースラインＳＬから切り離されてＨｉｇｈを保持する。この期間ｔ１０～期間ｔ１１の過程は、図６の（ｆ）の状態に相当する。
　期間ｔ１２では、ゲートラインＧＬの電位がＬｏｗを持続し、データ転送制御線ＤＴの電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣの電位がＨｉｇｈになる。これによりトランジスタＮ４がＯＮ状態になるため、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態となる。また、ノードＭＲＹの電位がＬｏｗであることからトランジスタＮ３はＯＦＦ状態であるので、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。ゆえに、ノードＰＩＸはＨｉｇｈを保持したままとなる。
　期間ｔ１３では、ゲートラインＧＬの電位がＬｏｗを持続し、データ転送制御線ＤＴの電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣの電位がＬｏｗになる。これによりトランジスタＮ４はＯＦＦ状態となるため、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸはＨｉｇｈを保持する。この期間ｔ１２～期間ｔ１３の上記過程は、図６の（ｇ）の状態に相当する。
　期間ｔ１４では、ゲートラインＧＬの電位がＬｏｗを持続し、データ転送制御線ＤＴの電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣの電位がＬｏｗを持続する。これによりトランジスタＮ２がＯＮ状態となるため、データ転送部ＴＳ１は転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＨｉｇｈとなる。ノードＰＩＸの電位は、容量Ｃａ１からトランジスタＮ２を介して容量Ｃｂ１に正電荷が移動することにより、若干の電圧ΔＶｙだけ低下するが、Ｈｉｇｈの電位範囲内にある。この期間ｔ１４の過程は、図６の（ｈ）の状態に相当する。
　この期間ｔ１４は、リフレッシュされたデータを、データ転送部ＴＳ１を介して互いに接続された第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方によって保持する期間であり、長く設定することが可能である。
　以上の動作により、期間ｔ１４では、ノードＰＩＸおよびノードＭＲＹにおいて、全書込期間Ｔ１の期間ｔ１で書き込んだデータが復元される。ノードＰＩＸの電位は、期間ｔ１～ｔ５および期間ｔ１０～ｔ１４でＨｉｇｈ、期間ｔ６～ｔ９でＬｏｗとなり、ノードＭＲＹの電位は、期間ｔ１～ｔ７および期間ｔ１４でＨｉｇｈ、期間ｔ８～ｔ１３でＬｏｗとなる。
　この後、リフレッシュ期間Ｔ２を継続する場合には、駆動信号発生回路／映像信号発生回路１２は、期間ｔ３～期間ｔ１４の動作を繰り返す。新たなデータの書き込みを行う場合は、駆動信号発生回路／映像信号発生回路１２は、書き込み動作を行うように制御して、リフレッシュ期間Ｔ２を終了する。
　このように、液晶表示装置１０によれば、メモリ回路ＭＲ１に対して、第１データ保持部ＤＳ１にデータを書き込んだ後に、インバータを用いることなく、第１の電位のデータをソースラインＳＬから供給し、第２の電位のデータをデータ転送制御線ＤＴから供給することによって、画素メモリ２０に書き込んだデータを、レベル反転させながらリフレッシュすることができる。
　ここで、液晶はＡＣ的に極性を反転させない場合、焼きつきや液晶の劣化を引き起こすため、液晶に電圧を印加する場合および印加させない場合でも、液晶に印加させる電圧の絶対値を同じにしながら極性を反転させる必要がある。それゆえ、共通電極ＣＯＭの電位は、図８に示すように、ゲートラインＧＬの電位がＨｉｇｈとなってトランジスタＮ１がＯＮ状態となるごとに、ＨｉｇｈとＬｏｗとの間で反転するように駆動される。このように、共通電極ＣＯＭを２値レベルに反転交流駆動することにより、液晶容量Ｃｌｃを正極性と負極性とに交流駆動しながら、明暗を表示することができる。
　また、一例として、共通電極ＣＯＭの電位ＶｃｏｍのＨｉｇｈおよびＬｏｗ電位は、２値のデータのＨｉｇｈおよびＬｏｗ電位にそれぞれ等しいとすると、（データ、Ｖｃｏｍ）＝（Ｈ、Ｈ）、（Ｌ、Ｈ）、（Ｈ、Ｌ）、（Ｌ、Ｌ）とすることで、負の黒、負の白、正の白、正の黒、の４通りの階調表示が可能となる。よって、ノードＰＩＸの電位がリフレッシュされるごとに、表示階調をほぼ維持したまま液晶印加電圧の向きが反転するように液晶が駆動されることになり、液晶印加電圧の実効値が正負で一定となる液晶の交流駆動が可能になる。
　また、図８に例示するように、共通電極ＣＯＭの電位レベルの反転は、スイッチ回路ＳＷ１が導通している期間にのみに行っている。これによれば、共通電極ＣＯＭに供給される２値レベルが、画素電極（ノードＰＩＸ）がスイッチ回路ＳＷ１を介してソースラインＳＬに接続されている期間にのみ反転するので、画素電極電位がソースラインＳＬの電位に固定された状態で共通電極電位が反転する。よって、保持中の画素電極電位、特にリフレッシュ期間における画素電極電位が、ノードＰＩＸがフローティングの際に共通電極電位の反転によって受けるような変動を受けずに済む。
　なお、図６の（ａ）～（ｈ）は画素メモリ２０の状態遷移を表すものであったが、図８におけるメモリ回路ＭＲ１の動作ステップとしては、以下のように区分することができる。
　（１）ステップＡ（期間ｔ１～期間ｔ２（全書込期間Ｔ１））
　ステップＡでは、駆動信号発生回路／映像信号発生回路１２およびデマルチプレクサ１３からソースラインＳＬに第１の電位のデータまたは第２の電位のデータを供給した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより画素メモリ２０に上記データを書き込み、画素メモリ２０に上記データが書き込まれた状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
　（２）ステップＢ（期間ｔ３～期間ｔ４と期間ｔ９～期間ｔ１０とのそれぞれ）
　ステップＢでは、ステップＡに続いて、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより、リフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルと同じ電位のデータをソースラインＳＬを介して第１データ保持部ＤＳ１に入力する。
　（３）ステップＣ（期間ｔ５～期間ｔ６と期間ｔ１１～期間ｔ１２とのそれぞれ）
　ステップＣでは、ステップＢに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてリフレッシュ出力制御部ＲＳ１によって第１の動作を行うとともに、第１の動作の終了時には供給源ＶＳ１からリフレッシュ出力制御部ＲＳ１の入力にリフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルの反転レベルのデータを供給している状態とする。
　（４）ステップＤ（期間ｔ７～期間ｔ８と期間ｔ１３～期間ｔ１４とのそれぞれ）
　ステップＤでは、ステップＣに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
　そして、メモリモード時の動作全体としては、まずステップＡを実行し、ステップＡに続いて、ステップＢの開始からステップＤの終了までの一連の動作（期間ｔ３～期間ｔ８）を１回以上実行する動作となる。
　ここで、上記図８を用いたメモリ回路ＭＲ１のデータ保持動作の説明では、全書込期間Ｔ１に、第１の電位のデータとしてのＨｉｇｈが書き込まれる場合について説明したが、全書込期間Ｔ１に、第２の電位のデータとしてのＬｏｗが書き込まれる場合においても、図８と同様の考え方で電位変化を起こす。
　また、メモリモード時のリフレッシュ期間Ｔ２での動作の命令を、外部からの信号ではなく、発振器等にて内部で発生させたクロックにより生成するようにしてもよい。そうすることで外部システムが一定時間毎にリフレッシュ命令を入力する必要がなくなり、柔軟なシステム構築ができるという利点がある。
　以上、液晶表示装置１０では、メモリモード時には、駆動信号発生回路／映像信号発生回路１２で多階調を表示するためのアンプ等の回路やデータを停止できるので、低消費電力を実現することが可能となる。また、メモリモード時には、画素メモリ２０内でデータ電位をリフレッシュすることができるため、リフレッシュのためにソースラインＳＬを充放電しながらデータ電位を書き換える必要がないので、消費電力を削減することが可能となる。さらに、画素メモリ２０内でデータ極性を反転することができるため、極性反転時にソースラインＳＬを充放電しながらデータ極性を書き換える必要がないので、消費電力を削減することが可能となる。
　また、メモリ回路としてのメモリ回路ＭＲ１には、リフレッシュ動作を行うためのインバータの貫通電流などといった消費電力が莫大に増加する要素が存在しないため、メモリモード自体の消費電力を従来よりも大幅に削減することができる。
　ここで、上述した本実施例の液晶表示装置１０においても、メモリモード時にリフレッシュ期間から全書込期間に切り替える際に、共通電極ＣＯＭの電位の極性をリフレッシュ期間と全書込期間とで反転すると、全書込期間に移行した後に画面ノイズが生じる場合がある。
　図９に、液晶表示装置１０において、メモリモード時にリフレッシュ期間から全書込期間へ移行した後に、画面ノイズが発生する場合の各種信号波形を示すタイミングチャートを示す。図９に示す各種信号は、図３に示す信号と同様のものを示す。
　図９に示すように、リフレッシュ期間から全書込期間へ移行した後、全書込期間では、ゲートラインＧＬが順次走査されることによって、画素メモリ２０の第１データ保持部ＤＳ１、すなわちメモリ回路ＭＲ１のノードＰＩＸに、新たな反転電位のデータが線順次で書き込まれる。
　一方、メモリモードにおいて液晶容量が交流駆動されている場合、共通電極ＣＯＭは、全書込期間において最初のゲートラインＧＬ（図９では、１行目のゲートラインＧＬ１）の走査タイミングに応じて、極性反転が行われる。このため、図中点線Ａに示すように、ノードＰＩＸに新たな反転電位のデータが書き換えられていないにも拘らず、共通電極ＣＯＭの電位だけが反転し、液晶容量Ｃｌｃへの印加電圧が突然変動するメモリ回路ＭＲ１が出てくる。図９では、２～４８０行目のゲートラインＧＬ２～４８０に駆動されるメモリ回路ＭＲ１がこれに相当する。メモリ回路ＭＲ１のノードＰＩＸは、新たな反転電位のデータが書き込まれるまでは、前のデータを保持している。
　この結果、図中点線Ａに示すような、メモリ回路ＭＲ１のノードＰＩＸの電位が極性反転していないのに、すなわちノードＰＩＸがフローティングになっているときに、共通電極ＣＯＭの電位だけが極性反転してしまった期間において、リフレッシュ期間に例えば白表示であった画素が全書込期間に突然黒表示になってしまうなどの、画面ノイズが発生する。
　注目すべきことの２つ目として、本実施例の液晶表示装置１０は、以下に説明する動作を行うことで、メモリモードにおいてリフレッシュ期間から全書込期間へ移行した後、共通電極ＣＯＭの電位が反転することに起因する画面ノイズを防止することが可能となっている。
　図１０に、液晶表示装置１０において、メモリモード時にリフレッシュ期間から全書込期間へ移行するときに、画面ノイズを防止する動作が行われたときの各種信号波形を示すタイミングチャートを示す。図１０に示す各種信号は、図３に示す信号と同様のものを示す。
　図１０中の点線Ｂに示すように、メモリモードにおいてリフレッシュ期間から連続して移行した次の全書込期間では、共通電極ＣＯＭの電位を、当該リフレッシュ期間で最後の画素電極の電位の電位反転に合わせて反転した電位に設定する。すなわち、共通電極ＣＯＭの電位は、リフレッシュ期間から連続して移行した全書込期間では極性を反転せずに、リフレッシュ期間での駆動により最後に変動して得られた電位を保持する。
　これにより、メモリ回路ＭＲ１のノードＰＩＸがフローティングになっている期間に、共通電極ＣＯＭの極性反転が生じることが無くなり、画面ノイズを防止することが可能となる。
　なお、上述した液晶表示装置１０では、図３，４，９および１０に、データの書き込みの際、１行目の画素メモリ２０から順次走査している例について示したが、これに限らず、走査順序は設計に応じて変更することができる。また、通常モード時の駆動方法は、交流駆動が好ましいが、種々の駆動方法を用いることができる。
　また、図７では、Ｎチャネル型のトランジスタで構成されるメモリ回路ＭＲ１を示したが、勿論、Ｐチャネル型の電界効果トランジスタを用いて構成することもできる。すなわち、画素メモリ２０は、図５および図６を用いて説明したデータ保持動作を行う構成を備えていればよい。
　また、上述の説明では、画素メモリ２０として、リフレッシュ動作を精度良く行うメモリ回路ＭＲ１を例示したが、画面ノイズ防止の観点からは、勿論メモリ回路ＭＲ１００を構成することもできる。さらに画面ノイズ防止の観点からは、画素メモリ２０としては、リフレッシュを制御するリフレッシュ制御部などを備えたメモリ回路であって、リフレッシュ動作を停止する通常モードと、リフレッシュ動作を行うメモリモードとを切り替えて動作（駆動）するメモリ回路であってもよく、同様の効果を奏することができる。また、画素メモリ２０が保持するデータを２値（Ｈｉｇｈ電位およびＬｏｗ電位）としたが、３値以上でもよい。
　また、上述した液晶表示装置１０は、液晶に限らない表示装置にも適用可能である。例えば、誘電性液体などの表示素子を備える表示装置に適用できる。
　本発明の表示装置は、上記課題を解決するために、マトリクス状に設けられたメモリ回路と共通電極とを含む表示パネルを備え、上記メモリ回路に書き込んだ表示データをリフレッシュしながら保持して表示を行うメモリモードを有する表示装置であって、上記メモリモードでは、上記共通電極の電位を固定するとともに、全ての上記メモリ回路に表示データを行ごとに書き込む全書込期間と、上記共通電極を駆動しながら、上記全書込期間で書き込んだ表示データを少なくとも１回リフレッシュするリフレッシュ期間とが設けられており、上記メモリモードにおいて上記リフレッシュ期間から連続して移行した次の上記全書込期間では、上記共通電極の電位は、当該リフレッシュ期間で駆動により最後に変動して得られた電位を保持することを特徴としている。
　また、本発明の表示装置の駆動方法は、上記課題を解決するために、マトリクス状に設けられたメモリ回路と共通電極とを含む表示パネルを備え、上記メモリ回路に書き込んだ表示データをリフレッシュしながら保持して表示を行うメモリモードを有する表示装置の駆動方法であって、上記メモリモードでは、上記共通電極の電位を固定するとともに、全ての上記メモリ回路に表示データを行ごとに書き込む全書込期間と、上記共通電極を駆動しながら、上記全書込期間で書き込んだ表示データを少なくとも１回リフレッシュするリフレッシュ期間とが設けられており、上記メモリモードにおいて上記リフレッシュ期間から連続して移行した次の上記全書込期間では、上記共通電極の電位を、当該リフレッシュ期間で駆動により最後に変動して得られた電位を保持させることを特徴としている。
　従来、メモリモードにおいて液晶容量が交流駆動されている場合、リフレッシュ期間から連続して移行した次の全書込期間において、最初の行のデータ書き込みのタイミングで共通電極の極性を反転すると、フローティングになっている画素電極に対応する液晶容量への印加電圧が突然変動し、画面ノイズが生じる場合があった。
　これに対し、上記の構成によれば、メモリモードにおいてリフレッシュ期間から連続して移行した次の全書込期間では、共通電極の電位は、当該リフレッシュ期間で駆動により最後に変動して得られた電位を保持する。すなわち、共通電極の電位は反転されない。これにより、画素電極がフローティングになっているときに、共通電極の極性反転が生じることが無くなり、画面ノイズを防止することが可能となる。
　また、本発明の表示装置は、上記表示パネルは、データ信号線と、走査信号線と、補助容量線とを備え、上記メモリ回路は、画素電極と、上記走査信号線の電位に応じて上記データ信号線と上記画素電極との間の導通と遮断とを選択的に行う第１スイッチ回路と、上記画素電極と上記補助容量線との間に形成された第１容量と、上記画素電極の電位のリフレッシュを制御するリフレッシュ制御部とを含むことが好ましい。
　上記の構成によれば、メモリ回路内においてリフレッシュ制御部が画素電極の電位のリフレッシュを制御するので、リフレッシュに関する消費電力の削減を図ることができる。
　さらに、本発明の表示装置は、上記表示パネルは、データ転送線と、リフレッシュ出力線とを備え、上記リフレッシュ制御部は、メモリ用電極と、上記データ転送線の電位に応じて上記画素電極と上記メモリ用電極との間の導通と遮断とを選択的に行う第２スイッチ回路と、上記リフレッシュ出力線および上記メモリ用電極の電位に応じて上記画素電極の電位をリフレッシュするための電位を供給する制御部と、上記メモリ用電極と上記補助容量線との間に形成された第２容量とを含むことが好ましい。
　上記の構成によれば、メモリ回路内において制御部が画素電極の電位をリフレッシュするための電位を供給するので、メモリ回路の外部からのリフレッシュが不要となる。よって、リフレッシュに関する消費電力の削減を図ることができる。
　またさらに、本発明の表示装置は、上記メモリ回路は、電位供給源をさらに備え、上記制御部は、上記リフレッシュ出力線および上記メモリ用電極の電位に応じて上記電位供給源と上記画素電極との間の導通と遮断とを選択的に行う第３スイッチ回路であることが好ましい。
　上記の構成によれば、制御部をインバータを用いない構成で実現することができるので、貫通電流による消費電力の増加を回避することができるとともに、画素電極とメモリ用電極とで同じ電位を保持することによって、第２スイッチ回路に用いられる転送素子にオフリーク電流が存在しても誤動作することを回避することができる。
　また、本発明の表示装置は、上記第１容量の容量値は、上記第２容量の容量値よりも大きく、上記第３スイッチ回路は、上記メモリ用電極に保持されている電位を導通遮断の制御信号とする第１スイッチと、上記リフレッシュ出力線の電位を導通遮断の制御信号とする第２スイッチとを備えており、上記第１スイッチと上記第２スイッチとは、上記電位供給源に接続される当該第３スイッチ回路の入力と上記画素電極に接続される当該第３スイッチ回路の出力との間に、互いに直列に接続されていることが好ましい。
　上記の構成によれば、第２スイッチ回路を導通状態とするだけで、第１容量と第２容量との間での電荷移動によって、メモリ用電極の電位が、第２スイッチ回路を導通状態とする前の画素電極の電位に近くなるようにすることが容易となる。第１容量の容量値が第２容量の容量値よりも大きいほどこの効果は大きくなる。また、上記の構成によれば、メモリ回路に対して、画素電極にデータ信号電位を書き込んだ後に、インバータを用いることなく、画素電極をリフレッシュするための電位を電位供給源から選択的に供給する構成を容易に実現することができる。
　また、本発明の表示装置は、上記第１スイッチ回路、上記第２スイッチ回路、上記第１スイッチ、および上記第２スイッチは、Ｎチャネル型の電界効果トランジスタであることが好ましい。
　上記の構成によれば、第１スイッチ回路、第２スイッチ回路、第１スイッチ、および第２スイッチが、互いに同極性であるＮチャネル型の電界効果トランジスタであることにより、第１スイッチ回路、第２スイッチ回路、第１スイッチ、および第２スイッチをメモリ回路に同時に作り込むことができ、製造プロセスが容易になる。また、Ｎチャネル型であることにより、メモリ回路をアモルファスシリコンを用いて製造することができる。
　または、本発明の表示装置は、上記第１スイッチ回路、上記第２スイッチ回路、上記第１スイッチ、および上記第２スイッチは、Ｐチャネル型の電界効果トランジスタであることが好ましい。
　上記の構成によれば、第１スイッチ回路、第２スイッチ回路、第１スイッチ、および第２スイッチが、互いに同極性であるＰチャネル型の電界効果トランジスタであることにより、第１スイッチ回路、第２スイッチ回路、第１スイッチ、および第２スイッチをメモリ回路に同時に作り込むことができ、製造プロセスが容易になる。
　本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、メモリ機能を有し、リフレッシュして保持したデータで表示を行うことができる表示装置に関する分野に好適に用いることができるだけでなく、表示装置の駆動方法や表示装置の製造方法に関する分野に好適に用いることができ、さらには、携帯電話のディスプレイなどの各種電子機器に関する分野にも広く用いることができる。
　　１０　液晶表示装置（表示装置）
　　１１　画素アレイ
　　１２　駆動信号発生回路／映像信号発生回路
　　１３　デマルチプレクサ
　　１４　ゲートドライバ／ＣＳドライバ
　　１５　制御信号バッファ回路
　　２０　画素メモリ
　ＭＲ１，ＭＲ１００　メモリ回路
　ＳＷ１，ＳＷ１００　スイッチ回路（第１スイッチ回路）
　ＴＳ１，ＴＳ１００　データ転送部（リフレッシュ制御部、第２スイッチ回路）
　ＲＳ１　リフレッシュ出力制御部（リフレッシュ制御部、制御部、第３スイッチ回路）
　ＲＳ１００　リフレッシュ出力制御部（リフレッシュ制御部、制御部）
　ＤＳ１，ＤＳ１０１　第１データ保持部
　ＤＳ２，ＤＳ１０２　第２データ保持部
　ＶＳ１　供給源（電位供給源）
　Ｃａ１，Ｃａ１００　容量（第１容量）
　Ｃｂ１，Ｃｂ１００　容量（リフレッシュ制御部、第２容量）
　Ｃｌｃ　液晶容量
　ＰＩＸ　ノード（画素電極）
　ＭＲＹ　ノード（リフレッシュ制御部、メモリ用電極）
　Ｎ１，Ｎ２　トランジスタ
　Ｎ３　トランジスタ（第１スイッチ）
　Ｎ４　トランジスタ（第２スイッチ）
　ＳＬ（ｊ）（１≦ｊ≦ｍ），ＳＬｘ　ソースライン（データ信号線）
　ＧＬ（ｉ）（１≦ｉ≦ｎ），ＧＬｘ　ゲートライン（走査信号線）
　ＤＴ（ｉ）（１≦ｉ≦ｎ），ＤＴｘ　データ転送制御線（データ転送線）
　ＲＣ（ｉ）（１≦ｉ≦ｎ），ＲＣｘ　リフレッシュ出力制御線（リフレッシュ出力線）
　ＣＳ（ｉ）（１≦ｉ≦ｎ），ＣＳｘ　補助容量線

Claims (8)

  1. 　マトリクス状に設けられたメモリ回路と共通電極とを含む表示パネルを備え、上記メモリ回路に書き込んだ表示データをリフレッシュしながら保持して表示を行うメモリモードを有する表示装置であって、
    　上記メモリモードでは、
    　上記共通電極の電位を固定するとともに、全ての上記メモリ回路に表示データを行ごとに書き込む全書込期間と、
    　上記共通電極を駆動しながら、上記全書込期間で書き込んだ表示データを少なくとも１回リフレッシュするリフレッシュ期間とが設けられており、
    　上記メモリモードにおいて上記リフレッシュ期間から連続して移行した次の上記全書込期間では、上記共通電極の電位は、当該リフレッシュ期間で駆動により最後に変動して得られた電位を保持することを特徴とする表示装置。
  2. 　上記表示パネルは、データ信号線と、走査信号線と、補助容量線とを備え、
    　上記メモリ回路は、画素電極と、上記走査信号線の電位に応じて上記データ信号線と上記画素電極との間の導通と遮断とを選択的に行う第１スイッチ回路と、上記画素電極と上記補助容量線との間に形成された第１容量と、上記画素電極の電位のリフレッシュを制御するリフレッシュ制御部とを含むことを特徴とする請求項１に記載の表示装置。
  3. 　上記表示パネルは、データ転送線と、リフレッシュ出力線とを備え、
    　上記リフレッシュ制御部は、メモリ用電極と、上記データ転送線の電位に応じて上記画素電極と上記メモリ用電極との間の導通と遮断とを選択的に行う第２スイッチ回路と、上記リフレッシュ出力線および上記メモリ用電極の電位に応じて上記画素電極の電位をリフレッシュするための電位を供給する制御部と、上記メモリ用電極と上記補助容量線との間に形成された第２容量とを含むことを特徴とする請求項２に記載の表示装置。
  4. 　上記メモリ回路は、電位供給源をさらに備え、
    　上記制御部は、上記リフレッシュ出力線および上記メモリ用電極の電位に応じて上記電位供給源と上記画素電極との間の導通と遮断とを選択的に行う第３スイッチ回路であることを特徴とする請求項３に記載の表示装置。
  5. 　上記第１容量の容量値は、上記第２容量の容量値よりも大きく、
    　上記第３スイッチ回路は、上記メモリ用電極に保持されている電位を導通遮断の制御信号とする第１スイッチと、上記リフレッシュ出力線の電位を導通遮断の制御信号とする第２スイッチとを備えており、
    　上記第１スイッチと上記第２スイッチとは、上記電位供給源に接続される当該第３スイッチ回路の入力と上記画素電極に接続される当該第３スイッチ回路の出力との間に、互いに直列に接続されていることを特徴とする請求項４に記載の表示装置。
  6. 　上記第１スイッチ回路、上記第２スイッチ回路、上記第１スイッチ、および上記第２スイッチは、Ｎチャネル型の電界効果トランジスタであることを特徴とする請求項５に記載の表示装置。
  7. 　上記第１スイッチ回路、上記第２スイッチ回路、上記第１スイッチ、および上記第２スイッチは、Ｐチャネル型の電界効果トランジスタであることを特徴とする請求項５に記載の表示装置。
  8. 　マトリクス状に設けられたメモリ回路と共通電極とを含む表示パネルを備え、上記メモリ回路に書き込んだ表示データをリフレッシュしながら保持して表示を行うメモリモードを有する表示装置の駆動方法であって、
    　上記メモリモードでは、
    　上記共通電極の電位を固定するとともに、全ての上記メモリ回路に表示データを行ごとに書き込む全書込期間と、
    　上記共通電極を駆動しながら、上記全書込期間で書き込んだ表示データを少なくとも１回リフレッシュするリフレッシュ期間とが設けられており、
    　上記メモリモードにおいて上記リフレッシュ期間から連続して移行した次の上記全書込期間では、上記共通電極の電位を、当該リフレッシュ期間で駆動により最後に変動して得られた電位を保持させることを特徴とする表示装置の駆動方法。
     
PCT/JP2010/057283 2009-09-16 2010-04-23 表示装置および表示装置の駆動方法 WO2011033811A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/395,518 US20120200549A1 (en) 2009-09-16 2010-04-23 Display Device And Drive Method For Display Device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009215062 2009-09-16
JP2009-215062 2009-09-16

Publications (1)

Publication Number Publication Date
WO2011033811A1 true WO2011033811A1 (ja) 2011-03-24

Family

ID=43758424

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/057283 WO2011033811A1 (ja) 2009-09-16 2010-04-23 表示装置および表示装置の駆動方法

Country Status (2)

Country Link
US (1) US20120200549A1 (ja)
WO (1) WO2011033811A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013118652A1 (ja) * 2012-02-10 2013-08-15 シャープ株式会社 表示装置およびその駆動方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101982830B1 (ko) * 2012-07-12 2019-05-28 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
JP2014052550A (ja) * 2012-09-07 2014-03-20 Sharp Corp 画像データ出力制御装置、表示装置、プログラムおよびその記録媒体
CN110729006B (zh) * 2018-07-16 2022-07-05 超威半导体(上海)有限公司 存储器控制器中的刷新方案
CN112233607B (zh) * 2020-09-11 2021-12-07 成都辰显光电有限公司 数字像素驱动电路及其驱动方法、显示面板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002182621A (ja) * 2000-10-06 2002-06-26 Sharp Corp アクティブマトリクス型液晶表示装置およびその駆動方法
JP2002229532A (ja) * 2000-11-30 2002-08-16 Toshiba Corp 液晶表示装置及び液晶表示装置の駆動方法
JP2007034095A (ja) * 2005-07-29 2007-02-08 Hitachi Displays Ltd 表示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002182621A (ja) * 2000-10-06 2002-06-26 Sharp Corp アクティブマトリクス型液晶表示装置およびその駆動方法
JP2002229532A (ja) * 2000-11-30 2002-08-16 Toshiba Corp 液晶表示装置及び液晶表示装置の駆動方法
JP2007034095A (ja) * 2005-07-29 2007-02-08 Hitachi Displays Ltd 表示装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013118652A1 (ja) * 2012-02-10 2013-08-15 シャープ株式会社 表示装置およびその駆動方法
JPWO2013118652A1 (ja) * 2012-02-10 2015-05-11 シャープ株式会社 表示装置およびその駆動方法

Also Published As

Publication number Publication date
US20120200549A1 (en) 2012-08-09

Similar Documents

Publication Publication Date Title
JP5351974B2 (ja) 表示装置
WO2011033823A1 (ja) メモリ装置、メモリ装置を備えた表示装置、メモリ装置の駆動方法、および、表示装置の駆動方法
WO2011027600A1 (ja) 画素回路及び表示装置
JP5346379B2 (ja) 画素回路及び表示装置
WO2011027599A1 (ja) 画素回路及び表示装置
JP5485281B2 (ja) メモリ装置、メモリ装置を備えた表示装置、メモリ装置の駆動方法、および、表示装置の駆動方法
JP5329670B2 (ja) メモリ装置およびメモリ装置を備えた液晶表示装置
JP5485282B2 (ja) 表示装置および表示装置の駆動方法
JP5437382B2 (ja) 液晶表示装置
WO2011033811A1 (ja) 表示装置および表示装置の駆動方法
JP5301673B2 (ja) 液晶表示装置およびその駆動方法
WO2011033824A1 (ja) 表示装置および表示装置の駆動方法
WO2011033809A1 (ja) メモリ装置、メモリ装置を備えた表示装置、メモリ装置の駆動方法、および、表示装置の駆動方法
WO2011033812A1 (ja) 表示装置および表示装置の駆動方法
WO2012147662A1 (ja) 液晶表示装置及びその駆動方法
US9076400B2 (en) Liquid crystal display device and method for driving same

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10816924

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 13395518

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10816924

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP