JP5485281B2 - メモリ装置、メモリ装置を備えた表示装置、メモリ装置の駆動方法、および、表示装置の駆動方法 - Google Patents

メモリ装置、メモリ装置を備えた表示装置、メモリ装置の駆動方法、および、表示装置の駆動方法 Download PDF

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Description

本発明は、データの保持が可能なメモリ装置に関する。
静止画を表示する液晶表示装置には、一旦、画素に書き込まれた画像データを保持して、当該画像データの極性を反転させながらリフレッシュ動作を行って表示を行う画素メモリを備えたものがある。多階調の動画を表示する通常動作においてはデータ信号線を通して画素に１フレームごとに新しい画像データに書き換える一方、静止画を表示するメモリ動作においては、画素メモリに保持した画像データを用いることから、リフレッシュ動作を行う間はデータ信号線に書き換え用の画像データを供給する必要がない。
従って、メモリ動作においては、走査信号線およびデータ信号線を駆動する回路の動作を停止させることが可能であるので消費電力を削減することが可能であるし、大きな容量を有するデータ信号線の充放電回数の削減や、メモリ動作期間に対応する画像データをコントローラに伝送せずに済むことによる、消費電力の低減も可能である。
従って、当該メモリ動作を行う画素は、携帯電話の待ち受け画面表示などの低消費電力化の要求が強い画像表示によく用いられる。
図２８は、このような画素メモリを備えた液晶表示装置の各画素の構成において、メモリ回路部分のみを抽出して示すものである。上記画素構成を液晶表示装置の画素としても機能させる場合には、図２８に破線で示すように液晶容量Ｃｌｃが付加された状態を想定すればよい。このような画素構成は例えば特許文献１に開示されているものと同等である。
上記メモリ回路部分としてのメモリ回路ＭＲ１００は、スイッチ回路ＳＷ１００、第１データ保持部ＤＳ１０１、データ転送部ＴＳ１００、第２データ保持部ＤＳ１０２、および、リフレッシュ出力制御部ＲＳ１００を備えている。
スイッチ回路ＳＷ１００は、Ｎチャネル型のＴＦＴであるトランジスタＮ１００からなる。第１データ保持部ＤＳ１０１は容量Ｃａ１００からなる。データ転送部ＴＳ１００はＮチャネル型のＴＦＴであるトランジスタＮ１０１からなる。第２データ保持部ＤＳ１０２は容量Ｃｂ１００からなる。リフレッシュ出力制御部ＲＳ１００は、インバータＩＮＶ１００とＮチャネル型のＴＦＴであるトランジスタＮ１０３とからなる。インバータＩＮＶ１００は、Ｐチャネル型のＴＦＴであるトランジスタＰ１００とＮチャネル型のＴＦＴであるトランジスタＮ１０２とからなる。
また、各メモリ回路ＭＲ１００を駆動する配線として、画素マトリクスの行ごとに、データ転送制御線ＤＴ１００、スイッチ制御線ＳＣ１００、Ｈｉｇｈ電源線ＰＨ１００、Ｌｏｗ電源線ＰＬ１００、リフレッシュ出力制御線ＲＣ１００、および、容量用配線ＣＬ１００が設けられているとともに、画素マトリクスの列ごとに、データ入力線ＩＮ１００が設けられている。
また、上記のＴＦＴのような電界効果型トランジスタの一方のドレイン／ソース端子を第１のドレイン／ソース端子、他方のドレイン／ソース端子を第２のドレイン／ソース端子と呼ぶものとする。但し、第１のドレイン／ソース端子と第２のドレイン／ソース端子との間において電流が流れ得る向きに基づいてドレイン端子とソース端子とが一定に確定するものについてはそれぞれ、ドレイン端子、ソース端子と呼ぶものとする。トランジスタＮ１００のゲート端子はスイッチ制御線ＳＣ１００に、トランジスタＮ１００の第１のドレイン／ソース端子はデータ入力線ＩＮ１００に、トランジスタＮ１００の第２のドレイン／ソース端子は容量Ｃａ１００の一端であるノードＰＩＸに、それぞれ接続されている。容量Ｃａ１００の他端は容量用配線ＣＬ１００に接続されている。
トランジスタＮ１０１のゲート端子はデータ転送制御線ＤＴ１００に、トランジスタＮ１０１の第１のドレイン／ソース端子はノードＰＩＸに、トランジスタＮ１０１の第２のドレイン／ソース端子は容量Ｃｂ１００の一端であるノードＭＲＹに、それぞれ接続されている。容量Ｃｂ１００の他端は容量用配線ＣＬ１００に接続されている。
インバータＩＮＶ１００の入力端子ＩＰはノードＭＲＹに接続されている。トランジスタＰ１００のゲート端子はインバータＩＮＶ１００の入力端子ＩＰに、トランジスタＰ１００のソース端子はＨｉｇｈ電源線ＰＨ１００に、トランジスタＰ１００のドレイン端子はインバータＩＮＶ１００の出力端子ＯＰに、それぞれ接続されている。トランジスタＮ１０２のゲート端子はインバータＩＮＶ１００の入力端子ＩＰに、トランジスタＮ１０２のドレイン端子はインバータＩＮＶ１００の出力端子ＯＰに、トランジスタＮ１０２のソース端子はＬｏｗ電源線ＰＬ１００に、それぞれ接続されている。トランジスタＮ１０３のゲート端子はリフレッシュ出力制御線ＲＣ１００に、トランジスタＮ１０３の第１のドレイン／ソース端子はインバータＩＮＶ１００の出力端子ＯＰに、トランジスタＮ１０３の第２のドレイン／ソース端子はノードＰＩＸに、それぞれ接続されている。
なお、メモリ回路ＭＲ１００に液晶容量Ｃｌｃを付加して画素として構成する場合には、ノードＰＩＸとコモン電極ＣＯＭとの間に液晶容量Ｃｌｃが接続される。
次に、図２９を用いて、上記メモリ回路ＭＲ１００の動作について説明する。
図２９においては、メモリ回路ＭＲ１００は、携帯電話の待ち受け時などのメモリ動作モードにあるものとする。また、データ転送制御線ＤＴ１００、スイッチ制御線ＳＣ１００、および、リフレッシュ出力制御線ＲＣ１００には、図示しない駆動回路からＨｉｇｈ（アクティブレベル）とＬｏｗ（非アクティブレベル）とからなる２値レベルの電位が印加される。上記２値レベルの電圧のＨｉｇｈおよびＬｏｗのレベルは、上記の各線に個別に設定されてもよい。データ入力線ＩＮ１００には、図示しない駆動回路からＨｉｇｈとＬｏｗとからなる２値論理レベルが出力される。Ｈｉｇｈ電源線ＰＨ１００が供給する電位は上記２値論理レベルのＨｉｇｈに等しく、Ｌｏｗ電源線ＰＬ１００が供給する電位は上記２値論理レベルのＬｏｗに等しい。また、容量用配線ＣＬ１００が供給する電位は一定であってもよいし、所定のタイミングで変化してもよいが、ここでは説明を簡単にするため、一定であるとする。
メモリ動作モードにおいては、書き込み期間Ｔ１０１とリフレッシュ期間Ｔ１０２とが設けられている。書き込み期間Ｔ１０１は、メモリ回路ＭＲ１００に保持させようとするデータを書き込む期間であり、順に連続する期間ｔ１０１および期間ｔ１０２からなる。書き込み期間Ｔ１０１ではメモリ回路ＭＲ１００に線順次で書き込みを行うので、期間ｔ１０１の終了タイミングは、行ごとに、対応する書き込みデータが出力されている期間内に設けられる。また、期間ｔ１０２の終了タイミングすなわち書き込み期間Ｔ１０１の終了タイミングは全行とも同じとなる。リフレッシュ期間Ｔ１０２は、書き込み期間Ｔ１０１でメモリ回路ＭＲ１００に書き込んだデータをリフレッシュしながら保持する期間であり、全行で一斉に開始されるとともに順に連続する期間ｔ１０３〜期間ｔ１１０を有している。
書き込み期間Ｔ１０１において、期間ｔ１０１ではスイッチ制御線ＳＣ１００の電位がＨｉｇｈとなる。データ転送制御線ＤＴ１００およびリフレッシュ出力制御線ＲＣ１００の電位はＬｏｗである。これによりトランジスタＮ１００がＯＮ状態になるため、ノードＰＩＸにデータ入力線ＩＮ１００に供給されたデータ電位（ここではＨｉｇｈとする）が書き込まれる。期間ｔ１０２ではスイッチ制御線ＳＣ１００の電位がＬｏｗとなる。これによりトランジスタＮ１００がＯＦＦ状態になるため、容量Ｃａ１００に、書き込まれたデータ電位に対応する電荷が保持される。
ここで、メモリ回路ＭＲ１００が容量Ｃａ１００とトランジスタＮ１００とのみからなるとした場合に、トランジスタＮ１００がＯＦＦ状態にある間は、ノードＰＩＸはフローティングになる。このとき理想状態ではノードＰＩＸの電位がＨｉｇｈに維持されるように容量Ｃａ１００に電荷が保持される。しかし、実際にはトランジスタＮ１００にオフリーク電流が発生するために、容量Ｃａ１００の電荷は徐々にメモリ回路ＭＲ１００の外部に漏洩していく。容量Ｃａ１００の電荷が漏洩するとノードＰＩＸの電位が変化するため、電荷が長時間漏洩すると、書き込まれたデータ電位が本来の意味を失う程度にまでノードＰＩＸの電位が変化してしまう。
そこで、データ転送部ＴＳ１００、第２データ保持部ＤＳ１０２、および、リフレッシュ出力制御部ＲＳ１００を、ノードＰＩＸの電位をリフレッシュして書き込んだデータが失われないように機能させる。
このために、次いでリフレッシュ期間Ｔ１０２となる。期間ｔ１０３ではデータ転送制御線ＤＴ１００の電位がＨｉｇｈとなる。これによりトランジスタＮ１０１がＯＮ状態となるため、容量Ｃａ１００にトランジスタＮ１０１を介して容量Ｃｂ１００が並列に接続される。容量Ｃａ１００は容量Ｃｂ１００よりも容量値が大きく設定されている。従って、容量Ｃａ１００と容量Ｃｂ１００との間で電荷が移動することによってノードＭＲＹの電位がＨｉｇｈとなる。容量Ｃａ１００からは、ノードＰＩＸの電位がノードＭＲＹの電位に等しくなるまで、正電荷がトランジスタＮ１０１を介して容量Ｃｂ１００に移動する。これにより、ノードＰＩＸの電位は期間ｔ１０２のものよりも若干の電圧ΔＶ１だけ低下するが、Ｈｉｇｈの電位範囲内にある。期間ｔ１０４ではデータ転送制御線ＤＴ１００の電位がＬｏｗとなる。これによりトランジスタＮ１０１がＯＦＦ状態となるため、ノードＰＩＸの電位がＨｉｇｈに維持されるように容量Ｃａ１００に電荷が保持されるとともに、ノードＭＲＹの電位がＨｉｇｈに維持されるように容量Ｃｂ１００に電荷が保持される。
期間ｔ１０５では、リフレッシュ出力制御線ＲＣ１００の電位がＨｉｇｈとなる。これによりトランジスタＮ１０３がＯＮ状態となるため、インバータＩＮＶ１００の出力端子ＯＰがノードＰＩＸに接続される。出力端子ＯＰにはノードＭＲＹの電位の反転電位（ここではＬｏｗ）が出力されているので、ノードＰＩＸは当該反転電位に充電される。期間ｔ１０６では、リフレッシュ出力制御線ＲＣ１００の電位がＬｏｗとなる。これによりトランジスタＮ１０３がＯＦＦ状態となるため、ノードＰＩＸの電位が上記反転電位に維持されるように容量Ｃａ１００に電荷が保持される。
期間ｔ１０７では、データ転送制御線ＤＴ１００の電位がＨｉｇｈとなる。これによりトランジスタＮ１０１がＯＮ状態となるため、容量Ｃａ１００にトランジスタＮ１０１を介して容量Ｃｂ１００が並列に接続される。従って、容量Ｃａ１００と容量Ｃｂ１００との間で電荷が移動することによってノードＭＲＹの電位がＬｏｗとなる。容量Ｃｂ１００からは、ノードＭＲＹの電位がノードＰＩＸの電位に等しくなるまで、正電荷がトランジスタＮ１０１を介して容量Ｃａ１００に移動する。これにより、ノードＰＩＸの電位は期間ｔ１０６のものよりも若干の電圧ΔＶ２だけ上昇するが、Ｌｏｗの電位範囲内にある。
期間ｔ１０８ではデータ転送制御線ＤＴ１００の電位がＬｏｗとなる。これによりトランジスタＮ１０１がＯＦＦ状態となるため、ノードＰＩＸの電位がＬｏｗに維持されるように容量Ｃａ１００に電荷が保持されるとともに、ノードＭＲＹの電位がＬｏｗに維持されるように容量Ｃｂ１００に電荷が保持される。
期間ｔ１０９ではリフレッシュ出力制御線ＲＣ１００の電位がＨｉｇｈとなる。これによりトランジスタＮ１０３がＯＮ状態となるため、インバータＩＮＶ１００の出力端子ＯＰがノードＰＩＸに接続される。出力端子ＯＰにはノードＭＲＹの電位の反転電位（ここではＨｉｇｈ）が出力されているので、ノードＰＩＸは当該反転電位に充電される。期間ｔ１１０ではリフレッシュ出力制御線ＲＣ１００の電位がＬｏｗとなる。これによりトランジスタＮ１０３がＯＦＦ状態となるため、ノードＰＩＸの電位が上記反転電位に維持されるように容量Ｃａ１００に電荷が保持される。
リフレッシュ期間Ｔ１０２は、この後、次の書き込み期間Ｔ１０１になるまで上記期間ｔ１０３〜期間ｔ１１０を繰り返す。ノードＰＩＸの電位が期間ｔ１０５で反転電位にリフレッシュされ、期間ｔ１０９で書き込み時の電位にリフレッシュされる。なお、書き込み期間Ｔ１０１の期間ｔ１０１においてＬｏｗのデータ電位がノードＰＩＸに書き込まれる場合には、ノードＰＩＸの電位波形は図２９の電位波形を反転させたものとなる。
このように、メモリ回路ＭＲ１００ではデータ反転方式により、書き込まれたデータがリフレッシュされながら保持される。メモリ回路ＭＲ１００に液晶容量Ｃｌｃが付加された場合には、データがリフレッシュされるタイミングでコモン電極ＣＯＭの電位がＨｉｇｈとＬｏｗとの間で反転されるようにすれば、黒表示のデータあるいは白表示のデータを極性反転させながらリフレッシュすることができる。
日本国公開特許公報「特開２００２−２２９５３２号公報（２００２年８月１６日公開）」
しかしながら、上記従来のメモリ回路ＭＲ１００においては、データのリフレッシュを行う回路にトランジスタＮ１０１からなるデータ転送部ＴＳ１００が設けられているため、リフレッシュ期間Ｔ１０２においてデータ転送制御線ＤＴ１００の電位が非アクティブ（ここではＬｏｗ）となっている期間ｔ１０４〜期間ｔ１０６および期間ｔ１０８〜期間ｔ１１０では、ノードＭＲＹはノードＰＩＸから切り離され、フローティングの状態となる。特に、期間ｔ１０５〜期間ｔ１０６では、ノードＰＩＸがＬｏｗに相当する電位である場合には、ノードＭＲＹはＨｉｇｈに相当する電位になっており、また、期間ｔ１０９〜期間ｔ１１０では、ノードＰＩＸがＨｉｇｈに相当する電位である場合には、ノードＭＲＹはＬｏｗに相当する電位になっている。この期間ではデータ転送部ＴＳ１００のトランジスタＮ１０１がＯＦＦ状態にあるものの、トランジスタＮ１０１のオフリーク電流によって、ノードＭＲＹの電位が時間経過とともに徐々に変動することになる。
なお、フローティング時の各ノードはトランジスタや配線等の寄生容量による電位変動の影響も受けるが、本明細書では、説明を簡略化するために、便宜上、寄生容量による電位変動を考慮から外している。
オフリーク電流によるノードＭＲＹの電位変動分をαとすると、期間ｔ１０３〜期間ｔ１０４のノードＭＲＹの電位は（Ｈｉｇｈ電位−ΔＶ１−α）となり、電荷の分配による電位変動ΔＶ１に加えて更なる電位変動を招き、合わせて、（ΔＶ１＋α）の電位変動を引き起こす。また、期間ｔ１０７〜期間ｔ１０８のノードＭＲＹの電位は、（Ｌｏｗ電位＋ΔＶ２＋α）となり、電荷の分配による電位変動ΔＶ２に加えて更なる電位変動を招き、合わせて、（ΔＶ２＋α）の電位変動を引き起こす。
インバータＩＮＶ１００を構成するトランジスタＰ１００の閾値電圧、および、トランジスタＮ１０２の閾値電圧をＶｔｈとすると、ノードＭＲＹの電位（Ｈｉｇｈ電位−ΔＶ１−α）が（Ｈｉｇｈ電位−Ｖｔｈ）を下回る電位になると、トランジスタＰ１００が徐々にＯＮ状態となる。このとき、トランジスタＮ１０２がＯＮ状態にあるため、Ｈｉｇｈ電源線ＰＨ１００からトランジスタＰ１００およびトランジスタＮ１０２を通してＬｏｗ電源線ＰＬ１００に貫通電流が流れ、大きな消費電流が発生するという問題が起こる。
また、このような貫通電流が流れる状態では、インバータＩＮＶ１００の出力が徐々にＨｉｇｈとＬｏｗとの間の電位となる。このとき、ノードＰＩＸの電位もＨｉｇｈとＬｏｗとの間の電位となる。ノードＰＩＸの電位がＨｇｉｈともＬｏｗとも判別できない電位になると、メモリ回路ＭＲ１００は誤動作してしまう。
同様に、ノードＭＲＹの電位（Ｌｏｗ電位＋ΔＶ２＋α）が（Ｌｏｗ電位＋Ｖｔｈ）を上回る電位になると、トランジスタＮ１０２が徐々にＯＮ状態となる。このとき、トランジスタＰ１００がＯＮ状態にあるため、Ｈｉｇｈ電源線ＰＨ１００からトランジスタＰ１００およびトランジスタＮ１０２を通してＬｏｗ電源線ＰＬ１００に貫通電流が流れ、大きな消費電流が発生するという問題が起こる。また、このような貫通電流が流れる状態では、インバータＩＮＶ１００の出力が徐々にＨｉｇｈとＬｏｗとの間の電位となる。このとき、ノードＰＩＸの電位もＨｉｇｈとＬｏｗとの間の電位となる。ノードＰＩＸの電位がＨｇｉｈともＬｏｗとも判別できない電位になると、メモリ回路ＭＲ１００は誤動作してしまう。
このように、従来のメモリ装置には、データ電位が書き込まれる第１のノード（上記例ではノードＰＩＸ）と、当該第１のノードのデータのリフレッシュを行うために当該第１のノードからデータが転送される第２のノード（上記例ではノードＭＲＹ）と、第１のノードと第２のノードとの間に設けられるデータ転送素子とを備えるメモリ回路において、当該データ転送素子にオフリーク電流が存在することに起因して、第２のノードの電位に基づいてリフレッシュ動作を行う回路に本来の動作を適切に行わせることができないという問題があった。
本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、書き込まれたデータに対応する２値論理レベルを保持する２つの保持部と、２つの保持部の間の２値論理レベルの転送を行う転送部と、一方の保持部の保持する２値論理レベルに基づいて他方の保持部のリフレッシュ動作を行う回路とを備えたメモリ装置であって、転送部に用いられる転送素子にオフリーク電流が存在しても、リフレッシュ動作を行う回路に本来の動作を適切に行わせることができるメモリ回路を備えたメモリ装置、メモリ装置を備えた表示装置、メモリ装置の駆動方法、および、表示装置の駆動方法を実現することにある。
本発明のメモリ装置は、上記課題を解決するために、
メモリセルがマトリクス状に配置されたメモリアレイと、上記メモリアレイの各ロウを駆動するロウドライバと、上記メモリアレイの各コラムを駆動するコラムドライバとを備えるメモリ装置であって、
上記メモリアレイのロウごとに設けられるとともに同じロウの各上記メモリセルに接続された第１の配線と、
上記メモリセルに接続された、第２の配線および第３の配線と、
上記メモリアレイのコラムごとに設けられるとともに同じコラムの各上記メモリセルに接続されて、上記コラムドライバによって２値論理レベルを表す第１の電位レベルと第２の電位レベルとのそれぞれが供給されるように駆動される第４の配線とを備えており、
上記メモリセルは、スイッチ回路、第１保持部、転送部、第２保持部、および、第１制御部を備えており、
上記スイッチ回路は、上記ロウドライバにより上記第１の配線を介して駆動されることによって、上記第４の配線と上記第１保持部との間の導通と遮断とを選択的に行い、
上記第１保持部は、上記第１保持部に入力される上記２値論理レベルを保持し、
上記転送部は、上記第２の配線を介して駆動されることによって、上記第１保持部に保持されている上記２値論理レベルを第１保持部が保持したまま上記第２保持部へ転送する転送動作と、上記転送動作を行わない非転送動作とを選択的に行い、
上記第２保持部は、上記第２保持部に入力される上記２値論理レベルを保持し、
上記第１制御部は、上記第３の配線を介して駆動されることによって第１の動作を行う状態または第２の動作を行う状態に選択的に制御され、
上記第１の動作は、上記第２保持部に保持されている上記２値論理レベルが上記第１の電位レベルであるか上記第２の電位レベルであるかという制御情報に応じて、上記第１制御部への入力を取り込んで上記第１制御部の出力として上記第１保持部に供給するアクティブ状態となるか、上記第１制御部の出力を停止する非アクティブ状態となるかを選択して行う動作であり、
上記第２の動作は、上記制御情報に関わらず上記第１制御部の出力を停止する動作であり、
上記第１制御部の入力に設定された電位の供給を行う供給源を備えていることを特徴としている。
上記の発明によれば、例えばメモリセルにデータの書き込みを行いたい場合に、書き込むデータに対応する第１電位レベルまたは第２電位レベルの２値論理レベルをコラムドライバから第４の配線に供給する。そして、第４の配線からスイッチ回路を介して第１保持部に当該２値論理レベルを保持させれば、転送部の転送動作によって第２保持部にも同じ２値論理レベルを保持させることができる。第１制御部は、第２保持部に第１の電位レベルが保持されているときにアクティブ状態となる構成と、第２保持部に第２の電位レベルが保持されているときにアクティブ状態となる構成との２通りを取り得るが、いずれの場合にも、供給源の電位が、第１制御部が第１の動作を行う期間の終了時には第１制御部のアクティブレベルの反転レベルを供給するように設定されていれば、転送部に非転送動作を行わせた状態で、第１制御部にアクティブ状態となる第１の動作を行わせると、第１保持部はそれまで保持していた２値論理レベルの反転レベルを保持するとともに第２保持部はそれまで保持していた２値論理レベルを保持する状態となる。一方、転送部に非転送動作を行わせた状態で、第１制御部に非アクティブ状態となる第２の動作を行わせる場合には、第１保持部も第２保持部もそれまで保持していた２値論理レベルを保持する状態となる。
ここで、コラムドライバから第４の配線に第１制御部のアクティブレベルを供給し、スイッチ回路を介して第１保持部を上記アクティブレベルに書き換えれば、その後に転送部に転送動作を行わせることにより、第１保持部と第２保持部との両方が、書き込み時の反転レベルの２値論理レベルを保持する状態となる。これにより、メモリセルはリフレッシュを行うことができる。このリフレッシュは上記と同様の動作を繰り返すことで繰り返すことが可能である。このリフレッシュによれば、コラムドライバから供給された同じ書き込みデータに対して、リフレッシュが行われる度に、保持される２値論理レベルは反転していく。
このように、本構成によれば、各メモリセルに対して、第１保持部に２値論理データを書き込んだ後に、インバータを用いることなく、第１の電位レベルと第２の電位レベルとうちの一方を第４の配線から供給し、他方を供給源から供給することによって、メモリセルに書き込んだ２値論理データに対応する２値論理レベルを、レベル反転させながらリフレッシュすることができる。そして、リフレッシュされた状態では第１保持部と第２保持部との２値論理レベルが互いに等しいため、転送部に転送動作を行わせても第１保持部および第２保持部の電位レベルに変化がない。これにより、リフレッシュした２値論理レベルを、転送部を転送動作する状態にしながら第１保持部と第２保持部との両方で長時間保持することが可能になる。このとき、第１保持部と第２保持部とが転送部を介して接続されているので、転送部の転送素子にオフリーク電流が存在することは２値論理レベルの保持とは無関係になる。また、２値論理レベルは、全体として第１保持部と第２保持部との和で表される大きな電気容量に保持されている状態となり、外部からのノイズの影響によっても２値論理レベルの電位は変動しにくい。
従って、転送部に用いられる転送素子にオフリーク電流が存在しても、第２データ保持部の２値論理レベルを保持する保持ノードの電位は、第１保持部の保持ノードの電位とともに長時間保持されるために変動しにくい。従来のメモリセルでは、リフレッシュされた状態では、第１保持部と第２保持部とが転送部の転送素子によって電気的に分離された状態で互いに異なる２値論理レベルを保持する時間が長かったため、転送素子のオフリーク電流が第２保持部の電位に大きな影響を与えていた。
また、第２保持部の保持ノードの電位が変動したとしても、第１の動作を行っている第１制御部に対する制御情報がアクティブレベルと非アクティブレベルとの間で入れ替わってしまうほど変動時間は長くない。
また、仮に第１制御部にインバータが存在していると仮定した場合には、インバータが動作するアクティブレベルとしてＨｉｇｈレベルとＬｏｗレベルという２つの相補的なレベルが存在するため、第２保持部の電位がインバータに同じ動作を安定に維持させるレベルとして存在し得る範囲は狭い。例えば、第２保持部の電位をＬｏｗレベルとして、Ｐチャネル型トランジスタがＯＮ状態、Ｎチャネル型トランジスタがＯＦＦ状態となるようにインバータを動作させているときに、Ｐチャネル型トランジスタのゲート電位が少し上昇すると、Ｎチャネル型トランジスタが導通する危険性がある。しかし、この状況を回避するためにＮチャネル型トランジスタの閾値電圧を大きく設計すると、Ｐチャネル型トランジスタがＯＦＦ状態、Ｎチャネル型トランジスタがＯＮ状態となるように動作させたいときにＨｉｇｈレベルがアクティブレベルとして機能する範囲が狭くなってしまう。これに対して、上記の発明では第１制御部のアクティブレベルは第１の電位レベルと第２の電位レベルとのいずれか一方であるので、第１制御部に対する制御情報が非アクティブレベルとして存在する範囲を広く取ることにより、非アクティブレベルがアクティブレベルへ変動する危険性は小さくなる。一方、アクティブレベルは第１制御部の第１の動作におけるアクティブ状態の初期に機能すれば、供給部から第１保持部への出力の目的は容易に達成されるため、最終的に非アクティブレベルへ変動したとしても、第１制御部の誤動作を招来しにくい。従って、第２保持部の保持ノードの電位が変動したとしても、第１制御部が誤動作してしまわないようなマージンの大きい設計を容易に行うことができる。これは例えば、第１制御部への制御情報がトランジスタのゲートに入力される場合を挙げると、当該トランジスタの閾値電圧を大きくして、非アクティブレベルとなるべき第２保持部の電位が変動しても、ゲート・ソース間電圧がトランジスタの閾値電圧を越えにくいような設計を行うことに相当する。
さらに、第２保持部の保持ノードの電位が変動しても、第１制御部が第２の動作を行っていれば、誤動作は起こらない。
従って、２つの保持部の間で２値論理データの転送を行う転送部に用いられる転送素子にオフリーク電流が存在しても、一方の保持部が保持する２値論理レベルに基づいてリフレッシュ動作を行う回路に、消費電流の増加や誤動作のない本来の動作を適切に行わせることができるメモリ装置を実現することができるという効果を奏する。
本発明のメモリ装置は、以上のように、
メモリセルがマトリクス状に配置されたメモリアレイと、上記メモリアレイの各ロウを駆動するロウドライバと、上記メモリアレイの各コラムを駆動するコラムドライバとを備えるメモリ装置であって、
上記メモリアレイのロウごとに設けられるとともに同じロウの各上記メモリセルに接続された第１の配線と、
上記メモリセルに接続された、第２の配線および第３の配線と、
上記メモリアレイのコラムごとに設けられるとともに同じコラムの各上記メモリセルに接続されて、上記コラムドライバによって２値論理レベルを表す第１の電位レベルと第２の電位レベルとのそれぞれが供給されるように駆動される第４の配線とを備えており、
上記メモリセルは、スイッチ回路、第１保持部、転送部、第２保持部、および、第１制御部を備えており、
上記スイッチ回路は、上記ロウドライバにより上記第１の配線を介して駆動されることによって、上記第４の配線と上記第１保持部との間の導通と遮断とを選択的に行い、
上記第１保持部は、上記第１保持部に入力される上記２値論理レベルを保持し、
上記転送部は、上記第２の配線を介して駆動されることによって、上記第１保持部に保持されている上記２値論理レベルを第１保持部が保持したまま上記第２保持部へ転送する転送動作と、上記転送動作を行わない非転送動作とを選択的に行い、
上記第２保持部は、上記第２保持部に入力される上記２値論理レベルを保持し、
上記第１制御部は、上記第３の配線を介して駆動されることによって第１の動作を行う状態または第２の動作を行う状態に選択的に制御され、
上記第１の動作は、上記第２保持部に保持されている上記２値論理レベルが上記第１の電位レベルであるか上記第２の電位レベルであるかという制御情報に応じて、上記第１制御部への入力を取り込んで上記第１制御部の出力として上記第１保持部に供給するアクティブ状態となるか、上記第１制御部の出力を停止する非アクティブ状態となるかを選択して行う動作であり、
上記第２の動作は、上記制御情報に関わらず上記第１制御部の出力を停止する動作であり、
上記第１制御部の入力に設定された電位の供給を行う供給源を備えている。
以上により、２つの保持部の間で２値論理データの転送を行う転送部に用いられる転送素子にオフリーク電流が存在しても、一方の保持部が保持する２値論理レベルに基づいてリフレッシュ動作を行う回路に、消費電流の増加や誤動作のない本来の動作を適切に行わせることができるメモリ装置を実現することができるという効果を奏する。
本発明の実施形態を示すものであり、第１のメモリ回路の構成を示す回路図である。 図１のメモリ回路の書き込み動作を示す信号図である。 図１のメモリ回路の他の書き込み動作を示す信号図である。 図１のメモリ回路の読み出し動作を示す信号図である。 本発明の実施形態を示すものであり、データの極性を説明する図である。 本発明の実施形態を示すものであり、第２のメモリ回路の構成を示す回路図である。 図６のメモリ回路の書き込み動作を示す信号図である。 本発明の実施形態を示すものであり、第３のメモリ回路の構成を示す回路図である。 図８のメモリ回路の書き込み動作を示す信号図である。 本発明の実施形態を示すものであり、第４のメモリ回路の構成を示す回路図である。 図１０のメモリ回路の書き込み動作を示す信号図である。 本発明の実施形態を示すものであり、第５のメモリ回路の構成を示す回路図である。 図１２のメモリ回路の書き込み動作を示す信号図である。 図１２のメモリ回路の他の書き込み動作を示す信号図である。 本発明の実施形態を示すものであり、第６のメモリ回路の構成を示す回路図である。 図１５のメモリ回路の書き込み動作を示す信号図である。 本発明の実施形態を示すものであり、第７のメモリ回路の構成を示す回路図である。 図１７のメモリ回路の書き込み動作を示す信号図である。 本発明の実施形態を示すものであり、第８のメモリ回路の構成を示す回路図である。 図１９のメモリ回路の書き込み動作を示す信号図である。 本発明の実施形態を示すものであり、メモリ装置の構成を示すブロック図である。 図２１のメモリ装置が備えるメモリセルと配線との配置構成を示すブロック図である。 図２２のメモリセルの構成を示すブロック図である。 図２３のメモリセルの動作を示す図であって、（ａ）ないし（ｈ）は各動作を示す図である。 本発明の実施形態を示すものであり、表示装置の構成を示すブロック図である。 図２５の表示装置が備える画素の構成を示す回路図である。 図２６の画素の動作を示す信号図である。 従来技術を示すものであり、メモリ回路の構成を示す回路図である。 図２８のメモリ回路の書き込み動作を示す信号図である。 本発明の実施形態を示すものであり、第９のメモリ回路の構成を示す回路図である。 図３０のメモリ回路の書き込み動作を示す信号図である。 本発明の実施形態を示すものであり、第１０のメモリ回路の構成を示す回路図である。 図３２のメモリ回路の書き込み動作を示す信号図である。
〔実施の形態１〕
本発明の一実施形態を図１ないし図２４、図３０ないし図３３を用いて説明する。
本実施形態では、データの書き込みおよび読み出しが可能なメモリ装置について説明する。
図２１に、本実施形態のメモリ装置１の構成を示す。
メモリ装置１は、メモリアレイ１０、入出力インターフェース１１、命令デコーダ１２、タイミング生成回路１３、ワード線制御回路１４、および、書き込み／読み出し回路１５を備えている。
メモリアレイ１０は、図２２に示すように、メモリセル２０がｎ行ｍ列のマトリクス状に配置された構成である。各メモリセル２０はデータを独立に保持する。ｉ番目（ｉは整数、１≦ｉ≦ｎ）のロウ（Ｒｏｗ）とｊ番目（ｊは整数、１≦ｊ≦ｍ）のコラム（Ｃｏｌｕｍｎ）との交点に位置するメモリセル２０に対するデータの書き込みおよび読み出しは、ｉ番目のロウに接続された第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）と、ｊ番目のコラムに接続されたビット線Ｙｊによって制御される。
入出力インターフェース１１は、メモリ装置１とメモリ装置１の外部との間のデータの入出力を制御するインターフェースであって、例えば４線式シリアルインタフェースを用いる場合には、図２１に示すように、シリアルチップセレクト信号ＳＣＳ、シリアルクロック信号ＳＣＬＫ、シリアルデータ入力信号ＳＤＩ、および、シリアルデータ出力信号ＳＤＯの伝送を制御する。これにより、外部から書き込み／読み出しの命令やアドレス／データを取り込んだり、メモリアレイ１０から読み出したデータを外部へ出力したりする。入出力インターフェース１１としては、４線シリアル方式に限らず、例えばパラレル方式であってもよい。
命令デコーダ１２は、入出力インターフェース１１およびタイミング生成回路１３のそれぞれと接続されている。命令デコーダ１２は、入出力インターフェース１１から取り込んだ命令を解釈して、その解釈に従った動作モードを選択してタイミング生成回路１３に伝達する回路である。
タイミング生成回路１３は、入出力インターフェース１１、命令デコーダ１２、ワード線制御回路１４、および、書き込み／読み出し回路１５のそれぞれと接続されている。タイミング生成回路１３は、命令デコーダ１２によって決定されたモードに従って、各動作に必要な内部タイミング信号を生成する回路である。タイミングの基底となるクロック信号は、外部システムから入出力インターフェース１１を介して入力されてもよいし、発振器等によってメモリ装置１の内部あるいはタイミング生成回路１３の内部で発生させてもよい。
ワード線制御回路（ロウドライバ）１４は、メモリアレイ１０、入出力インターフェース１１、および、タイミング生成回路１３のそれぞれと接続されている。ワード線制御回路１４は、入出力インターフェース１１から入力される書き込み／読み出しアドレスに従って、メモリアレイ１０の各ロウに接続された第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）（ｉはロウ番号）という複数種類のワード線の中から適宜選択したものを、タイミング生成回路１３によって生成された内部タイミング信号に従って制御する。
書き込み／読み出し回路（コラムドライバ）１５は、メモリアレイ１０、入出力インターフェース１１、および、タイミング生成回路１３のそれぞれと接続されている。書き込み／読み出し回路１５は、タイミング生成回路１３によって生成された内部タイミング信号に従って、メモリアレイ１０の各コラムに接続されたビット線Ｙｊ（ｊはコラム番号）を制御する回路である。書き込み／読み出し回路１５は、データの書き込み時には入出力インターフェース１１から入力される書き込みデータに従った２値論理レベルをビット線に印加し、データの読み出し時には各ビット線の電位をセンスし、センス値に従ったデータを入出力インターフェース１１に出力する。２値論理レベルは第１の電位レベルと第２の電位レベルとで表される。例えば、第１の電位レベルと第２の電位レベルとのうちの一方がＨｉｇｈ電位で表され、他方がＬｏｗ電位で表される。第１の電位レベルと第２の電位レベルとは論理レベルであるので、それぞれが取り得る電位にはある範囲が存在してもよい。
図２３に、各メモリセル２０の構成の概念を示す。
メモリセル２０は、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、リフレッシュ出力制御部ＲＳ１、および、供給源ＶＳ１を備えている。
また、メモリアレイ１０には、データ入力線ＩＮ１、スイッチ制御線ＳＣ１、データ転送制御線ＤＴ１、および、リフレッシュ出力制御線ＲＣ１が設けられており、図２２では、ビット線Ｙｊがデータ入力線ＩＮ１に、第１ワード線Ｘｉ（１）がスイッチ制御線ＳＣ１に、第２ワード線Ｘｉ（２）がデータ転送制御線ＤＴ１に、第３ワード線Ｘｉ（３）がリフレッシュ出力制御線ＲＣ１に、それぞれ相当している。
スイッチ回路ＳＷ１は、ワード線制御回路１４によりスイッチ制御線ＳＣ１（第１の配線）を介して駆動されることによって、データ入力線ＩＮ１（第４の配線）と第１データ保持部（第１保持部）ＤＳ１との間の導通と遮断とを選択的に行う。
第１データ保持部ＤＳ１は、第１データ保持部ＤＳ１に入力される２値論理レベルを保持する。
データ転送部（転送部）ＤＴ１は、ワード線制御回路１４によりデータ転送制御線ＤＴ１（第２の配線）を介して駆動されることによって、第１データ保持部ＤＳ１に保持されている２値論理レベルを第１データ保持部ＤＳ１が保持したまま第２データ保持部ＤＳ２へ転送する転送動作と、上記転送動作を行わない非転送動作とを選択的に行う。なお、データ転送制御線ＤＴ１に供給される信号は全メモリセル２０に共通であるので、データ転送制御線ＤＴ１は必ずしもロウごとに設けられてワード線制御回路１４によって駆動される必要はなく、書き込み／読み出し回路１５やその他のものによって駆動されてもよい。
第２データ保持部（第２保持部）ＤＳ２は、第２データ保持部ＤＳ２に入力される２値論理レベルを保持する。
リフレッシュ出力制御部（第１制御部）ＲＳ１は、ワード線制御回路１４によりリフレッシュ出力制御線ＲＣ１（第３の配線）を介して駆動されることによって第１の動作を行う状態または第２の動作を行う状態に選択的に制御される。なお、リフレッシュ出力制御線ＲＣ１に供給される信号は全メモリセル２０に共通であるので、リフレッシュ出力制御線ＲＣ１は必ずしもロウごとに設けられてワード線制御回路１４によって駆動される必要はなく、書き込み／読み出し回路１５やその他のものによって駆動されてもよい。
第１の動作は、第２データ保持部ＤＳ２に保持されている２値論理レベルが第１の電位レベルであるか第２の電位レベルであるかという制御情報に応じて、リフレッシュ出力制御部への入力を取り込んでリフレッシュ出力制御部ＲＳ１の出力として第１データ保持部ＤＳ１に供給するアクティブ状態となるか、リフレッシュ出力制御部ＲＳ１の出力を停止する非アクティブ状態となるかを選択する動作である。
第２の動作は、上記制御情報に関わらずリフレッシュ出力制御部ＲＳ１の出力を停止する動作である。
供給源ＶＳ１は、リフレッシュ出力制御部ＲＳ１の入力に、設定された電位の供給を行う。
次に、上記メモリセル２０の状態の遷移について、図２４の（ａ）〜（ｈ）を用いて説明する。ここでは、第１の電位レベルをＨｉｇｈとして「Ｈ」を、第２の電位レベルをＬｏｗとして「Ｌ」を、それぞれ図に示してある。また、上下に「Ｈ」および「Ｌ」が並んで記載されている箇所は、上段がメモリセル２０に「Ｈ」を書き込む場合の電位レベルの遷移状態を、下段がメモリセル２０に「Ｌ」を書き込む場合の電位レベルの遷移状態をそれぞれ示す。
データの書き込みモードにおいては、まず、データの書き込み期間Ｔ１が設けられる。
書き込み期間Ｔ１においては、図２４の（ａ）に示すように、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１がＯＮ状態とされ、データ入力線ＩＮ１からスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、データに対応した第１の電位レベルと第２の電位レベルとのいずれかで表される保持対象の２値論理レベルが入力される。
第１データ保持部ＤＳ１に２値論理レベルが入力されると、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１はＯＦＦ状態とされる。またこのとき、データ転送制御線ＤＴ１によってデータ転送部ＴＳ１がＯＮ状態すなわち転送動作する状態とされ、第１データ保持部ＤＳ１に入力された２値論理レベルは保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に２値論理レベルが転送される。第２データ保持部ＤＳ２に２値論理レベルが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。
また、書き込み期間Ｔ１に続いてリフレッシュ期間Ｔ２が設けられる。
図２４の（ｂ）に示すように、リフレッシュ期間Ｔ２においては、まず、書き込み／読み出し回路１５からデータ入力線ＩＮ１に、第１の電位レベルを出力しておく。
そして、図２４の（ｃ）に示すように、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１がＯＮ状態とされ、データ入力線ＩＮ１からスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、第１の電位レベルが入力される。第１データ保持部ＤＳ１に第１の電位レベルが入力されると、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１はＯＦＦ状態とされる。
次いで、図２４の（ｄ）に示すように、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御される。リフレッシュ出力制御部ＲＳ１の第１の動作は、このときに第２データ保持部ＤＳ２に２値論理レベルとして第１の電位レベルと第２の電位レベルとのうちのいずれが保持されているかを表す制御情報に応じて異なる。
すなわち、第２データ保持部ＤＳ２に第１の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１は、第２データ保持部ＤＳ２に第１の電位レベルが保持されていることを示す第１の制御情報が第２データ保持部ＤＳ２からリフレッシュ出力制御部ＲＳ１に伝達されることによりアクティブ状態となり、リフレッシュ出力制御部ＲＳ１への入力を取り込んでリフレッシュ出力制御部ＲＳ１の出力として第１データ保持部ＤＳ１に供給する動作を行う。リフレッシュ出力制御部ＲＳ１がこの第１の動作を行うとき、供給源ＶＳ１の電位は、第１の制御情報がリフレッシュ出力制御部ＲＳ１に伝達されている期間において少なくとも最終的にはリフレッシュ出力制御部ＲＳ１の入力に第２の電位レベルを供給することができるように、設定されている。この場合には、第１データ保持部ＤＳ１は、それまで保持していた２値論理レベルに上書きされる状態で、リフレッシュ出力制御部ＲＳ１から供給された第２の電位レベルを保持する。
一方、第２データ保持部ＤＳ２に第２の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、第２データ保持部ＤＳ２に第２の電位レベルが保持されていることを示す第２の制御情報が第２データ保持部ＤＳ２からリフレッシュ出力制御部ＲＳ１に伝達されることにより、出力を停止した状態（図中「×」で示す）となる。この場合には、第１データ保持部ＤＳ１はそれまで保持していた第１の電位レベルを保持し続ける。
その後、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。
リフレッシュ期間Ｔ２では、次いで、図２４の（ｅ）に示すように、データ転送制御線ＤＴ１によってデータ転送部ＴＳ１が転送動作する状態とされ、それまで第１データ保持部ＤＳ１に保持されていた２値論理データは、第１データ保持部ＤＳ１に保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に転送される。第１データ保持部ＤＳ１から第２データ保持部ＤＳ２にデータが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。
次いで、図２４の（ｆ）に示すように、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１がＯＮ状態とされ、データ入力線ＩＮ１からスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、第１の電位レベルが入力される。第１データ保持部ＤＳ１に第１の電位レベルが入力されると、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１はＯＦＦ状態とされる。
次いで、図２４の（ｇ）に示すように、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１が第１の動作を行う状態に制御される。第２データ保持部ＤＳ２に第１の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１はアクティブ状態となり、供給源ＶＳ１から供給される第２の電位レベルを第１データ保持部ＤＳ１に供給する動作を行う。この場合には、第１データ保持部ＤＳ１は、それまで保持していた２値論理レベルに上書きされる状態で、リフレッシュ出力制御部ＲＳ１から供給された第２の電位レベルを保持する。一方、第２データ保持部ＤＳ２に第２の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。この場合には、第１データ保持部ＤＳ１はそれまで保持していた第１の電位レベルを保持し続ける。その後、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１が第２の動作を行う状態に制御され、出力を停止した状態となる。
次いで、図２４の（ｈ）に示すように、データ転送制御線ＤＴ１によってデータ転送部ＴＳ１が転送動作する状態とされ、それまで第１データ保持部ＤＳ１に保持されていた２値論理レベルは、第１データ保持部ＤＳ１に保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に転送される。第１データ保持部ＤＳ１から第２データ保持部ＤＳ２に２値論理レベルが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。
上記の一連の動作により、図２４の（ｈ）では、第１データ保持部ＤＳ１および第２データ保持部ＤＳ２において、図２４の（ａ）の書き込み期間Ｔ１で書き込んだ２値論理レベルが復元される。従って、図２４の（ｈ）の後に図２４の（ｂ）〜（ｈ）までの動作を任意数繰り返しても書き込み期間Ｔ１で書き込んだデータが同様に復元される。
ここで、書き込み期間Ｔ１に第１の電位レベル（ここではＨｉｇｈ）が書き込まれた場合には、図２４の（ｄ）と図２４の（ｆ）とで１回ずつレベル反転されてリフレッシュされることにより、第１の電位レベルに復元され、書き込み期間Ｔ１に第２の電位レベル（ここではＬｏｗ）が書き込まれた場合には、図２４の（ｃ）と図２４の（ｇ）とで１回ずつ反転されてリフレッシュされることにより、第２の電位レベルに復元される。
なお、第１の電位レベルをＬｏｗ、第２の電位レベルをＨｉｇｈとする場合には、上述の動作論理を反転させればよい。
リフレッシュ期間Ｔ２において、図２４の（ｃ）・（ｆ）のようにデータ入力線ＩＮ１から第１データ保持部ＤＳ１に第１の電位レベルを供給するとともに、図２４の（ｄ）・（ｇ）のようにリフレッシュ出力制御部ＲＳ１が供給源ＶＳ１から第１データ保持部ＤＳ１に第２の電位レベルを供給するようにしたので、リフレッシュ動作を行うのに従来のようなインバータを備える必要がない。
このように、メモリ装置１によれば、各メモリセル２０に対して、第１データ保持部Ｄｓ１に２値論理データを書き込んだ後に、インバータを用いることなく、第１の電位レベルと第２の電位レベルとのうちの一方をデータ入力線ＩＮ１から供給し、他方を供給源ＶＳ１から供給することによって、メモリセル２０に書き込んだ２値論理データに対応する２値論理レベルを、レベル反転させながらリフレッシュすることができる。そして、リフレッシュされた状態では第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との２値論理レベルが互いに等しいため、データ転送部ＴＳ１に転送動作を行わせても第１データ保持部ＤＳ１および第２データ保持部ＤＳ２の電位レベルに変化がない。これにより、リフレッシュした２値論理レベルを、データ転送部ＴＳ１を転送動作する状態にしながら第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方で長時間保持することが可能になる。このとき、第１データ保持部ＤＳ１と第２データ保持部ＤＳ２とがデータ転送部ＴＳ１を介して接続されているので、データ転送部ＴＳ１の転送素子にオフリーク電流が存在することは２値論理レベルの保持とは無関係になる。また、２値論理レベルは、全体として第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との和で表される大きな電気容量に保持されている状態となり、外部からのノイズの影響によっても２値論理レベルの電位は変動しにくい。
従って、データ転送部ＴＳ１に用いられる転送素子にオフリーク電流が存在しても、第２データ保持部ＤＳ２の２値論理レベルを保持する保持ノードの電位は、第１データ保持部ＤＳ１の保持ノードの電位とともに長時間保持されるために変動しにくい。従来のメモリセルでは、図２９に期間ｔ１０５および期間ｔ１０９で示すように、リフレッシュされた状態では、第１データ保持部ＤＳ１０１と第２データ保持部ＤＳ１０２とがデータ転送部ＴＳ１００の転送素子（トランジスタＮ１０１）によって電気的に分離された状態で互いに異なる２値論理レベルを保持する時間が長かったため、転送素子のオフリーク電流が第２データ保持部ＤＳ１０２の電位に大きな影響を与えていた。
また、第２データ保持部ＤＳ２の保持ノードの電位が変動したとしても、第１の動作を行っているリフレッシュ制御部ＲＳ１に対する制御情報がアクティブレベルと非アクティブレベルとの間で入れ替わってしまうほど変動時間は長くない。
また、仮にリフレッシュ制御部ＲＳ１にインバータが存在していると仮定した場合には、インバータが動作するアクティブレベルとしてＨｉｇｈレベルとＬｏｗレベルという２つの相補的なレベルが存在するため、第２データ保持部ＤＳ２の電位がインバータに同じ動作を安定に維持させるレベルとして存在し得る範囲は狭い。例えば、第２データ保持部ＤＳ２の電位をＬｏｗレベルとして、Ｐチャネル型トランジスタがＯＮ状態、Ｎチャネル型トランジスタがＯＦＦ状態となるようにインバータを動作させているときに、Ｐチャネル型トランジスタのゲート電位が少し上昇すると、Ｎチャネル型トランジスタが導通する危険性がある。しかし、この状況を回避するためにＮチャネル型トランジスタの閾値電圧を大きく設計すると、Ｐチャネル型トランジスタがＯＦＦ状態、Ｎチャネル型トランジスタがＯＮ状態となるように動作させたいときにＨｉｇｈレベルがアクティブレベルとして機能する範囲が狭くなってしまう。これに対して、本実施形態ではリフレッシュ制御部ＲＳ１のアクティブレベルは第１の電位レベルと第２の電位レベルとのいずれか一方であるので、リフレッシュ制御部ＲＳ１に対する制御情報が非アクティブレベルとして存在する範囲を広く取ることにより、非アクティブレベルがアクティブレベルへ変動する危険性は小さくなる。一方、アクティブレベルはリフレッシュ制御部ＲＳ１の第１の動作におけるアクティブ状態の初期に機能すれば、供給部ＶＳ１から第１データ保持部ＤＳ１への出力の目的は容易に達成されるため、最終的に非アクティブレベルへ変動したとしても、リフレッシュ制御部ＲＳ１の誤動作を招来しにくい。従って、第２データ保持部ＤＳ２の保持ノードの電位が変動したとしても、リフレッシュ制御部ＲＳ１が誤動作してしまわないようなマージンの大きい設計を容易に行うことができる。これは例えば、リフレッシュ制御部ＲＳ１への制御情報がトランジスタのゲートに入力される場合を挙げると、当該トランジスタの閾値電圧を大きくして、非アクティブレベルとなるべき第２データ保持部ＤＳ２の電位が変動しても、ゲート・ソース間電圧がトランジスタの閾値電圧を越えにくいような設計を行うことに相当する。
さらに、第２データ保持部ＤＳ２の保持ノードの電位が変動しても、リフレッシュ出力制御部ＲＳ１が第２の動作を行っていれば、誤動作は起こらない。
従って、２つの保持部の間で２値論理データの転送を行う転送部に用いられる転送素子にオフリーク電流が存在しても、一方の保持部が保持する２値論理レベルに基づいてリフレッシュ動作を行う回路に、消費電流の増加や誤動作のない本来の動作を適切に行わせることができるメモリ装置を実現することができる。
次に、当該メモリセル２０の具体的な構成および動作を、実施例を挙げて説明する。
図１に、本実施例のメモリセル２０の構成を、等価回路としてのメモリ回路ＭＲ１で示す。
メモリ回路ＭＲ１は、前述したように、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、および、リフレッシュ出力制御部ＲＳ１を備えている。
スイッチ回路ＳＷ１は、Ｎチャネル型のＴＦＴであるトランジスタＮ１からなる。第１データ保持部ＤＳ１は容量（第１の容量）Ｃａ１からなる。データ転送部ＴＳ１は転送素子としてのＮチャネル型のＴＦＴであるトランジスタ（第３のスイッチ）Ｎ２からなる。第２データ保持部ＤＳ２は容量（第２の容量）Ｃｂ１からなる。リフレッシュ出力制御部ＲＳ１は、Ｎチャネル型のＴＦＴであるトランジスタ（第１のスイッチ）Ｎ３と、Ｎチャネル型のＴＦＴであるトランジスタ（第２のスイッチ）Ｎ４とからなる。容量Ｃａ１は容量Ｃｂ１よりも容量値が大きい。
すなわち、図１では、メモリ回路を構成する全てのトランジスタがＮチャネル型のＴＦＴ（電界効果トランジスタ）からなる。従って、メモリ回路ＭＲ１はアモルファスシリコン中にも作り込みやすい。
また、各メモリ回路ＭＲ１を駆動する配線として、前述の第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、第３ワード線Ｘｉ（３）、および、ビット線Ｙｊの他に、基準電位配線ＲＬ１がメモリ装置１に備えられている。
また、上記のＴＦＴのような電界効果型トランジスタの一方のドレイン／ソース端子を第１のドレイン／ソース端子、他方のドレイン／ソース端子を第２のドレイン／ソース端子と呼ぶものとする。このことについては他の実施例でも同様とする。
トランジスタＮ１のゲート端子は第１ワード線Ｘｉ（１）、トランジスタＮ１の第１のドレイン／ソース端子はビット線Ｙｊに、トランジスタＮ１の第２のドレイン／ソース端子は容量Ｃａ１の一端であるノード（保持ノード）ＰＩＸに、それぞれ接続されている。容量Ｃａ１の他端は基準電位配線ＲＬ１に接続されている。トランジスタＮ１がＯＮ状態であるときはスイッチ回路ＳＷ１は導通状態となり、トランジスタＮ１がＯＦＦ状態であるときはスイッチ回路ＳＷ１は遮断状態となる。
トランジスタＮ２のゲート端子は第２ワード線Ｘｉ（２）に、トランジスタＮ２の第１のドレイン／ソース端子はノードＰＩＸに、トランジスタＮ２の第２のドレイン／ソース端子は容量Ｃｂ１の一端であるノード（保持ノード）ＭＲＹに、それぞれ接続されている。容量Ｃｂ１の他端は基準電位配線ＲＬ１に接続されている。トランジスタＮ２がＯＮ状態であるときはデータ転送部ＴＳ１は転送動作する状態となり、トランジスタＮ２がＯＦＦ状態であるときはデータ転送部ＴＳ１は非転送動作を行う状態となる。
トランジスタＮ３のゲート端子はリフレッシュ出力制御部ＲＳ１の制御端子ＣＮＴ１としてノードＭＲＹに、トランジスタＮ３の第１のドレイン／ソース端子はリフレッシュ出力制御部ＲＳ１の入力端子ＩＮ１として第２ワード線Ｘｉ（２）に、トランジスタＮ３の第２のドレイン／ソース端子はトランジスタＮ４の第１のドレイン／ソース端子に、それぞれ接続されている。トランジスタＮ４のゲート端子は第３ワード線Ｘｉ（３）に、トランジスタＮ４の第２のドレイン／ソース端子はリフレッシュ出力制御部ＲＳ１の出力端子ＯＵＴ１としてノードＰＩＸに、それぞれ接続されている。すなわち、トランジスタＮ３とトランジスタＮ４とは、リフレッシュ出力制御部ＲＳ１の入力とリフレッシュ出力制御部ＲＳ１の出力との間に、トランジスタＮ３がリフレッシュ出力制御部ＲＳ１の入力側に配置されるように、互いに直列に接続されている。なお、トランジスタＮ３とトランジスタＮ４との互いの接続位置は、上記例の場合と入れ替わってもよく、トランジスタＮ３とトランジスタＮ４とは、リフレッシュ出力制御部ＲＳ１の入力とリフレッシュ出力制御部ＲＳ１の出力との間に互いに直列に接続されていればよい。
トランジスタＮ４がＯＮ状態であるときに、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御され、トランジスタＮ４がＯＦＦ状態であるときに、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。トランジスタＮ３はＮチャネル型であるので、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときに、アクティブ状態となる制御情報すなわちアクティブレベルはＨｉｇｈ、非アクティブ状態となる制御情報すなわち非アクティブレベルはＬｏｗである。
次に、上記の構成のメモリ回路ＭＲ１の動作について説明する。
まず、メモリ回路ＭＲ１の書き込み動作について説明する。
書き込み動作は、メモリ装置１の外部から伝送ラインを介して入出力インターフェース１１に書き込み命令と書き込みアドレスとが入力され、命令デコーダ１２が命令を解釈して書き込みモードとなることにより行われる。命令デコーダ１２の書き込みモードを示す信号に従い、タイミング生成回路１３は書き込み動作の内部タイミング信号を生成する。ワード線制御回路１４は入出力インターフェース１１から入力される書き込みアドレスによって選択される第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）を制御する。また、書き込み／読み出し回路１５は全てのビット線Ｙｊを制御する。以下では、書き込みアドレスによって選択される第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）を、それぞれ、第１ワード線Ｘｉｗ（１）、第２ワード線Ｘｉｗ（２）、および、第３ワード線Ｘｉｗ（３）と表記する。
図２および図３に、メモリ回路ＭＲ１のデータの書き込み動作を示す。本実施例では、互いに異なるロウのメモリ回路ＭＲ１に対して任意のデータを書き込む場合に、メモリアレイ１０の書き込みアドレスに対応する各ロウを線順次に駆動する。従って、書き込み期間Ｔ１はロウごとに決められており、ｉ番目のロウの書き込み期間Ｔ１をＴ１ｉと表記する。図２では書き込み期間Ｔ１ｉに第１の電位レベルとしてのＨｉｇｈが書き込まれる場合を示し、図３では書き込み期間Ｔ１ｉに第２の電位レベルとしてのＬｏｗが書き込まれる場合を示している。また、図２および図３の下方に、図２４の（ａ）〜（ｈ）に対応する各期間におけるノードＰＩＸの電位（左側）およびノードＭＲＹの電位（右側）を併せて示した。
図２においては、第１ワード線Ｘｉｗ（１）、第２ワード線Ｘｉｗ（２）、および、第３ワード線Ｘｉｗ（３）には、ワード線制御回路１４からＨｉｇｈ（アクティブレベル）とＬｏｗ（非アクティブレベル）とからなる２値レベルの電位が印加される。上記２値レベルのＨｉｇｈ電位およびＬｏｗ電位については、上記の各線に個別に設定されてもよい。ビット線Ｙｊには、書き込み／読み出し回路１５から第１ワード線Ｘｉｗ（１）のＨｉｇｈ電位より低いＨｉｇｈとＬｏｗとからなる２値論理レベルが出力される。第２ワード線Ｘｉｗ（２）のＨｉｇｈ電位は、ビット線ＹｊのＨｉｇｈ電位と第１ワード線Ｘｉ（１）のＨｉｇｈ電位とのいずれかに等しく、第２ワード線Ｘｉｗ（２）のＬｏｗ電位は上記２値論理レベルのＬｏｗ電位に等しい。また、基準電位配線ＲＬ１が供給する電位は一定である。
データの書き込み動作に対しては、書き込み期間Ｔ１ｉとリフレッシュ期間Ｔ２とが設けられている。書き込み期間Ｔ１ｉはロウごとに決められた時刻ｔｗｉから開始される。リフレッシュ期間Ｔ２は書き込みアドレスに対応するロウのメモリ回路ＭＲ１へのデータ書き込みが終了した後に、書き込みアドレスに対応しないロウをも含む全ロウに対して時刻ｔｒから一斉に開始される。書き込み期間Ｔ１ｉは、メモリ回路ＭＲ１に保持させようとするデータに対応する２値論理レベルを書き込む期間であり、順に連続する期間ｔ１ｉおよび期間ｔ２ｉからなる。リフレッシュ期間Ｔ２は、メモリ回路ＭＲ１に書き込んだ２値論理レベルをリフレッシュしながら保持する期間であり、順に連続する期間ｔ３〜期間ｔ１４を有している。
書き込み期間Ｔ１ｉにおいて、期間ｔ１ｉでは第１ワード線Ｘｉｗ（１）および第２ワード線Ｘｉｗ（２）の電位がともにＨｉｇｈとなる。第３ワード線Ｘｉｗ（３）の電位はＬｏｗである。これによりトランジスタＮ１・Ｎ２がＯＮ状態になるため、スイッチ回路ＳＷ１は導通状態、データ転送部ＴＳ１は転送動作する状態となり、ノードＰＩＸにビット線Ｙｊに供給された第１の電位レベル（ここではＨｉｇｈとする）が書き込まれる。期間ｔ２ｉでは第１ワード線Ｘｉｗ（１）の電位がＬｏｗとなる一方、第２ワード線Ｘｉｗ（２）の電位はＨｉｇｈを持続する。第３ワード線Ｘｉｗ（３）の電位はＬｏｗである。これによりトランジスタＮ１がＯＦＦ状態になるため、スイッチ回路ＳＷ１は遮断状態になる。また、トランジスタＮ２がＯＮ状態を持続するためデータ転送部ＴＳ１は転送動作する状態を維持する。従って、ノードＰＩＸからノードＭＲＹに第１の電位レベルが転送されるとともに、ノードＰＩＸ・ＭＲＹはビット線Ｙｊから切り離される。上記過程は、図２４の（ａ）の状態に相当する。
次にリフレッシュ期間Ｔ２が開始される。リフレッシュ期間Ｔ２では、ビット線Ｙｊの電位は、第１の電位レベルであるＨｉｇｈとされる。また、第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）については、１≦ｉ≦ｎの全てのｉについて以下に説明する駆動が行われる、すなわち、全メモリセル２０について一斉にリフレッシュ動作を行う（以下、これを「全リフレッシュ動作」と呼ぶことがある）。
リフレッシュ期間Ｔ２において、期間ｔ３では、第１ワード線Ｘｉ（１）の電位がＬｏｗとなり、第２ワード線Ｘｉ（２）の電位がＬｏｗとなり、第３ワード線Ｘｉ（３）の電位がＬｏｗとなる。これによりトランジスタＮ２がＯＦＦ状態となるためデータ転送部ＴＳ１は非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＨｉｇｈが保持される。上記過程は図２４の（ｂ）の状態に相当する。
期間ｔ４では、第１ワード線Ｘｉ（１）の電位がＨｉｇｈとなり、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＮ状態となるためスイッチ回路ＳＷ１が導通状態となり、ノードＰＩＸにビット線Ｙｊから再びＨｉｇｈ電位が書き込まれる。
期間ｔ５では、第１ワード線Ｘｉ（１）の電位がＬｏｗとなり、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＦＦ状態となるためスイッチ回路ＳＷ１が遮断状態となり、ノードＰＩＸは、ビット線Ｙｊから切り離されてＨｉｇｈを保持する。
期間ｔ４〜期間ｔ５の過程は図２４の（ｃ）の状態に相当する。
期間ｔ６では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＨｉｇｈになる。これによりトランジスタＮ４がＯＮ状態になり、リフレッシュ出力制御部ＲＳ１は第１の動作を行う。また、ノードＭＲＹの電位がＨｉｇｈであることからトランジスタＮ３はＯＮ状態であるので、リフレッシュ出力制御部ＲＳ１がアクティブ状態となり、第２ワード線Ｘｉ（２）からトランジスタＮ３・Ｎ４を介してノードＰＩＸにＬｏｗ電位が供給される。第２ワード線Ｘｉ（２）は図２３における供給源ＶＳ１を兼ねている。
期間ｔ７では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＬｏｗになる。これによりトランジスタＮ４がＯＦＦ状態になるのでリフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸは、第２ワード線Ｘｉ（２）から切り離されてＬｏｗを保持する。
期間ｔ６〜期間ｔ７の過程は図２４の（ｄ）の状態に相当する。
期間ｔ８では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＨｉｇｈになり、第３ワード線Ｘｉ（３）の電位がＬｏｗを持続する。これによりトランジスタＮ２がＯＮ状態となるためデータ転送部ＴＳ１が転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＬｏｗとなる。ノードＰＩＸの電位は、容量Ｃｂ１からトランジスタＮ２を介して容量Ｃａ１に正電荷が移動することにより、若干の電圧ΔＶｘだけ上昇するが、Ｌｏｗの電位範囲内にある。
この期間ｔ８はリフレッシュされた２値論理データを、データ転送部ＴＳ１を介して互いに接続された第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方によって保持する期間であり、長く設定することが可能である。このことは以後の実施例および実施形態でも同様である。
期間ｔ９では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＬｏｗになり、第３ワード線Ｘｉ（３）の電位がＬｏｗを持続する。これによりトランジスタＮ２がＯＦＦ状態となるためデータ転送部ＴＳ１が非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＬｏｗが保持される。期間ｔ８〜期間ｔ９の上記過程は図２４の（ｅ）の状態に相当する。
期間ｔ１０では、第１ワード線Ｘｉ（１）の電位がＨｉｇｈになり、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＮ状態となるためスイッチ回路ＳＷ１は導通状態となり、ノードＰＩＸにビット線Ｙｊから再びＨｉｇｈ電位が書き込まれる。
期間ｔ１１では、第１ワード線Ｘｉ（１）の電位がＬｏｗになり、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＦＦ状態となるためスイッチ回路ＳＷ１は遮断状態となり、ノードＰＩＸは、ビット線Ｙｊから切り離されてＨｉｇｈを保持する。
期間ｔ１０〜期間ｔ１１の過程は図２４の（ｆ）の状態に相当する。
期間ｔ１２では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＨｉｇｈになる。これによりトランジスタＮ４がＯＮ状態になるため、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態となる。また、ノードＭＲＹの電位がＬｏｗであることからトランジスタＮ３はＯＦＦ状態であるので、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。従って、ノードＰＩＸはＨｉｇｈを保持したままとなる。
期間ｔ１３では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＬｏｗになる。これによりトランジスタＮ４はＯＦＦ状態となるためリフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸはＨｉｇｈを保持する。
期間ｔ１２〜期間ｔ１３の上記過程は図２４の（ｇ）の状態に相当する。
期間ｔ１４では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＨｉｇｈになり、第３ワード線Ｘｉ（３）の電位がＬｏｗを持続する。これによりトランジスタＮ２がＯＮ状態となるためデータ転送部ＴＳ１は転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＨｉｇｈとなる。ノードＰＩＸの電位は、容量Ｃａ１からトランジスタＮ２を介して容量Ｃｂ１に正電荷が移動することにより、若干の電圧ΔＶｙだけ低下するが、Ｈｉｇｈの電位範囲内にある。上記過程は図２４の（ｈ）の状態に相当する。
この期間ｔ１４はリフレッシュされた２値論理データを、データ転送部ＴＳ１を介して互いに接続された第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方によって保持する期間であり、長く設定することが可能である。このことは以後の実施例および実施形態でも同様である。
以上の動作により、ノードＰＩＸの電位は、期間ｔ１ｉ〜期間ｔ５および期間ｔ１０〜期間ｔ１４でＨｉｇｈ、期間ｔ６〜期間ｔ９でＬｏｗとなり、ノードＭＲＹの電位は、期間ｔ１ｉ〜期間ｔ７および期間ｔ１４でＨｉｇｈ、期間ｔ８〜期間ｔ１３でＬｏｗとなる。
この後、リフレッシュ期間Ｔ２を継続する場合には、命令デコーダ１２は期間ｔ３〜期間ｔ１４の動作を繰り返す。新たなデータを書き込む、あるいは、データの読み出しを行う場合には、命令デコーダ１２はリフレッシュ期間Ｔ２を終了して全リフレッシュ動作モードを解除する。
以上が、図２についての説明である。
なお、全リフレッシュ動作の命令を、外部からの信号ではなく、発振器等にて内部で発生させたクロックにより生成するようにしてもよい。そうすることで外部システムが一定時間毎にリフレッシュ命令を入力する必要がなくなり、柔軟なシステム構築ができるという利点がある。本実施例によるメモリセル２０を用いたダイナミックメモリ回路においては、全リフレッシュ動作を、ワード線ごとにスキャンすることによって行う必要がなく、アレイ全体に一括で行うことができるため、一般の従来のダイナミックメモリ回路においてビット線Ｙｊの電位を破壊読み出ししながらリフレッシュするのに必要となるような周辺回路を削減することができる。
次に、図３についての説明を行う。
図３では、書き込み期間Ｔ１ｉにメモリセル２０に第２の電位レベルとしてのＬｏｗを書き込むが、書き込み期間Ｔ１ｉにビット線Ｙｊの電位をＬｏｗとする他は、各期間における第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）の電位変化は図２と同様である。
これにより、ノードＰＩＸの電位は、期間ｔ１ｉ〜期間ｔ３および期間ｔ１２〜期間ｔ１４でＬｏｗ、期間ｔ４〜期間ｔ１１でＨｉｇｈとなり、ノードＭＲＹの電位は、期間ｔ１ｉ〜期間ｔ７および期間ｔ１４でＬｏｗ、期間ｔ８〜期間ｔ１３でＨｉｇｈとなる。
なお、図２４の（ａ）〜（ｈ）はメモリセル２０の状態遷移を表すものであったが、図２および図３におけるメモリ回路ＭＲ１の動作ステップとしては、以下のように区分することができる。
（１）第１のステップ（期間ｔ１ｉ〜期間ｔ２ｉ（書き込み期間Ｔ１ｉ））
第１のステップでは、書き込み／読み出し回路１５からビット線Ｙｊにデータに対応する２値論理レベルを供給した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることによりメモリセル２０に上記２値論理レベルを書き込み、メモリセル２０に上記２値論理レベルが書き込まれた状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
（２）第２のステップ（期間ｔ３〜期間ｔ４と期間ｔ９〜期間ｔ１０とのそれぞれ）
第２のステップでは、第１ステップに続いて、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより、リフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルと同じ２値論理レベルをビット線Ｙｊを介して第１データ保持部ＤＳ１に入力する。
（３）第３のステップ（期間ｔ５〜期間ｔ６と期間ｔ１１〜期間ｔ１２とのそれぞれ）
第３のステップでは、第２ステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてリフレッシュ出力制御部ＲＳ１によって第１の動作を行うとともに、第１の動作の終了時には供給源ＶＳ１からリフレッシュ出力制御部ＲＳ１の入力にリフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルの反転レベルの２値論理レベルを供給している状態とする。
（４）第４のステップ（期間ｔ７〜期間ｔ８と期間ｔ１３〜期間ｔ１４とのそれぞれ）
第４のステップでは、第３ステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
そして、書き込み動作全体としては、まず第１ステップを実行し、第１のステップに続いて、第２のステップの開始から第４のステップの終了までの一連の動作（期間ｔ３〜期間ｔ８）を１回以上実行する動作となる。
次に、メモリ回路ＭＲ１の読み出し動作について説明する。
読み出し動作は、メモリ装置１の外部から伝送ラインを介して入出力インターフェース１１に読み出し命令と読み出しアドレスとが入力され、命令デコーダ１２が命令を解釈して読み出しモードとなることにより行われる。命令デコーダ１２の読み出しモードを示す信号に従い、タイミング生成回路１３は読み出し動作の内部タイミング信号を生成する。ワード線制御回路１４は入出力インターフェース１１から入力される読み出しアドレスによって選択される第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）を制御する。また、書き込み／読み出し回路１５は全てのビット線Ｙｊを制御する。以下では、読み出しアドレスによって選択される第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）を、それぞれ、第１ワード線Ｘｉｒ（１）、第２ワード線Ｘｉｒ（２）、および、第３ワード線Ｘｉｒ（３）と表記する。
メモリセル２０の動作を図４を用いて説明する。
図４には、第１ワード線Ｘｉｒ（１）、第２ワード線Ｘｉｒ（２）、第３ワード線Ｘｉｒ（３）、各ビット線Ｙｊ、ノードＰＩＸ、および、ノードＭＲＹの各電位波形と、極性信号ＰＯＬの波形とを示す。
極性信号ＰＯＬはノードＰＩＸに保持されているデータの極性を表す内部信号である。本実施形態のメモリセル２０においては、ノードＰＩＸの電位がリフレッシュ動作を行う度にＨｉｇｈからＬｏｗへ、または、ＬｏｗからＨｉｇｈへとレベル反転するため、メモリセル２０の現在のデータがいずれの極性であるかを極性信号ＰＯＬを用いて保持しておく。すなわち、リフレッシュ動作ごとに極性信号ＰＯＬの極性を反転させる。このようにすれば、リフレッシュごとにデータ極性が反転しても、任意のタイミングで書き込まれたデータが「０」であるのか「１」であるのかを正しく読み出すことが可能である。極性信号ＰＯＬは書き込み／読み出し回路１５によって制御されてもよいし、タイミング生成回路１３によって制御されてもよい。
図５に、極性信号ＰＯＬとデータとビット線Ｙｊの電位との対応関係の一例を示す。メモリセル２０に保持されてリフレッシュされるごとに極性信号ＰＯＬが「０」と「１」との間で切り替わる。例えば、極性信号ＰＯＬが０であるときにメモリセル２０に書き込んだデータが「０」、それに対応して供給した２値論理レベルが「Ｌ」であった場合に、メモリセル２０中では、極性信号ＰＯＬが「０」のときに２値論理レベルが「Ｌ」となって保持されており、極性信号ＰＯＬが「１」のときに２値論理レベルが「Ｈ」となって保持されている。
読み出しモードでは、順に、第１セット期間ｔ２１、プリチャージ期間ｔ２２、センス期間ｔ２３、第２セット期間ｔ２４、および、リフレッシュ期間Ｔ２０が設けられている。読み出しアドレスに対応する各ロウについて、第１セット期間ｔ２１→プリチャージ期間ｔ２２→センス期間ｔ２３→第２セット期間ｔ２４と連続する動作が順次行われた後に、読み出しアドレスに対応する全てのロウについて一斉にリフレッシュ期間Ｔ２０が実行されてもよいし、読み出しアドレスに対応するロウごとに、第１セット期間ｔ２１→プリチャージ期間ｔ２２→センス期間ｔ２３→第２セット期間ｔ２４→リフレッシュ期間Ｔ２０と連続する動作が順次行われるようにしてもよい。
読み出しモードが開始されるとまず第１セット期間ｔ２１になり、極性信号ＰＯＬを反転し、その後、第２ワード線Ｘｉｒ（２）の電位をＬｏｗにする。
次に、プリチャージ期間ｔ２２となり、第１ワード線Ｘｉｒ（１）の電位をＨｉｇｈにして全ビット線Ｙｊの電位をＨｉｇｈ（リフレッシュ制御部ＲＳ１を第１の動作時のアクティブ状態とする制御情報に相当するレベルと同じ２値論理レベル）にする。また、書き込み／読み出し回路１５によって全ビット線Ｙｊを高インピーダンス状態とする。
次いで、センス期間ｔ２３となり、第３ワード線Ｘｉｒ（３）の電位をＨｉｇｈとするとトランジスタＮ４がＯＮ状態となるため、リフレッシュ出力制御部ＲＳ１が第１の動作を行う状態となる。このとき、図４中の破線に示すように、ノードＭＲＹに保持されている電位がＨｉｇｈであればリフレッシュ出力制御部ＲＳ１はアクティブ状態となり、トランジスタＮ３がＯＮ状態となることでビット線Ｙｊの正電荷が第２ワード線Ｘｉｒ（２）にディスチャージされ、ビット線ＹｊがＬｏｗとなる。一方、このとき、図４中の実線に示すように、ノードＭＲＹに保持されている電位がＬｏｗであればリフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、トランジスタＮ３がＯＦＦ状態となることで、ビット線ＹｊはＨｉｇｈ電位を保つ。
従って、このときの各ビット線Ｙｊの電位を書き込み／読み出し回路１５によってセンスし、図５のように極性信号ＰＯＬに従って出力データを決定することにより、選択されたアドレスのデータを読み出すことができる。読み出したデータは入出力インターフェース１１によって外部に出力される。センス期間ｔ２３の終了時に第３ワード線Ｘｉｒ（３）の電位をＬｏｗとし、トランジスタＮ４をＯＦＦ状態としてリフレッシュ出力制御部ＲＳ１を第２の動作を行う状態にする。
次いで第２セット期間ｔ２４となり、まず第１ワード線Ｘｉｒ（１）の電位をＬｏｗとしてトランジスタＮ１をＯＦＦ状態にする、すなわちスイッチ回路ＳＷ１を遮断状態にする。次いでこの状態で第２ワード線Ｘｉｒ（２）の電位をＨｉｇｈとしてトランジスタＮ２をＯＮ状態にする。これによりデータ転送部ＴＳ１が転送動作する状態となってノードＰＩＸとノードＭＲＹとが互いに接続されるので、ノードＰＩＸからノードＭＲＹに２値論理レベルが転送され、ノードＭＲＹのデータ極性がノードＰＩＸのデータ極性と同じになる。この結果、読み出し前にノードＰＩＸ・ＭＲＹに保持されていたデータの極性が反転された状態となる。その後、各ビット線Ｙｊの電位が書き込み／読み出し回路１５によってＬｏｗとされる。第２セット期間ｔ２４の終了前に極性信号ＰＯＬを反転させる。
次いでリフレッシュ期間Ｔ２０となり、読み出し動作によって、極性の反転されたノードＰＩＸ・ＭＲＹの極性を元に戻すために、選択されたアドレスのワード線のみを制御して、１アドレスのみのリフレッシュ動作を行う。リフレッシュ期間Ｔ２０では、図２および図３で説明した書き込みモードでのリフレッシュ動作と同様の動作を行う。
まず、期間ｔ２５となり、第２ワード線Ｘｉｒ（２）の電位がＬｏｗとなる。これによりトランジスタＮ２がＯＦＦ状態となるのでデータ転送部ＴＳ１は非転送動作を行う状態となる。次いで第１ワード線Ｘｉｒ（１）の電位がＨｉｇｈになるとともに、各ビット線Ｙｊの電位が書き込み／読み出し回路１５によってＨｉｇｈとされる。このビット線Ｙｊの電位変化は図２および図３と同様にリフレッシュ期間ｔ２５の最初から行われてもよい。これにより、トランジスタＮ１がＯＮ状態すなわちスイッチ回路ＳＷ１が導通状態となってノードＰＩＸの電位がＨｉｇｈとなる。
次いで期間ｔ２６となり、第３ワード線Ｘｉｒ（３）の電位がＨｉｇｈとなり、トランジスタＮ４がＯＮ状態、すなわちリフレッシュ出力制御部ＲＳ１が第１の動作を行う状態となる。このとき、ノードＭＲＹの電位がＨｉｇｈであればトランジスタＮ３がＯＮ状態であるのでリフレッシュ出力制御部ＲＳ１がアクティブ状態となり、ノードＰＩＸが第２ワード線Ｘｉｒ（２）の電位であるＬｏｗに充電される。一方、ノードＭＲＹの電位がＬｏｗであればトランジスタＮ３がＯＦＦ状態であるので、リフレッシュ出力制御部ＲＳ１が非アクティブ状態となり、ノードＰＩＸはＨｉｇｈの電位を保持する。
次いで期間ｔ２７となり、第３ワード線Ｘｉｒ（３）の電位がＬｏｗとなり、トランジスタＮ４がＯＦＦ状態、すなわちリフレッシュ出力制御部ＲＳ１が第２の動作を行う状態となる。その後、第２ワード線Ｘｉｒ（２）の電位がＨｉｇｈとなってトランジスタＮ２がＯＮ状態、すなわちデータ転送部ＴＳ１が転送動作する状態となる。これにより、ノードＭＲＹにノードＰＩＸのデータが転送され、ノードＰＩＸ・ＭＲＹは、読み出し直前の電位と同じ極性にリフレッシュされる。各ビット線Ｙｊの電位はＬｏｗに戻される。期間ｔ２７の終了前に極性信号ＰＯＬを反転させる。
この期間ｔ２７における第２ワード線Ｘｉｒ（２）の電位がＨｉｇｈとなっている期間は、リフレッシュされた２値論理データを、データ転送部ＴＳ１を介して互いに接続された第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方によって保持する期間であり、書き込み動作の場合と同様に長く設定することが可能である。これにより、ノードＰＩＸ・ＭＲＹの電位は安定化され、メモリセル２０は誤動作しにくくなる。
読み出しアドレスに対応するメモリセル２０のリフレッシュ動作は期間Ｔ２０で実行される１回の動作で終了してもよいし、その後、期間Ｔ２０で実行される動作と同じリフレッシュ動作を繰り返してもよい。同じリフレッシュ動作を繰り返す場合には、リフレッシュ動作を１回行う度に、ノードＰＩＸ・ＭＲＹの電位極性は１回ずつ反転されていく。
上記の読み出しモードでは、データを読み出したときは、ビット線Ｙｊの容量に十分な充電が行われている状態であるので、読み出し後のデータ復元に際して、一般の従来のダイナミックメモリ回路においてビット線の電位を破壊読み出ししながらリフレッシュするのに必要となるような周辺回路を削減することができる。
図４におけるメモリ回路ＭＲ１の動作ステップとしては、以下のように区分することができる。
（１）第５のステップ（期間ｔ２１〜期間ｔ２２）
第５のステップでは、書き込み／読み出し回路１５からビット線Ｙｊにリフレッシュ出力制御部ＲＳ１をアクティブ状態とする上記制御情報に相当するレベルと同じ２値論理レベルを供給した状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態として、スイッチ回路ＳＷ１を導通させることによりメモリセル２０に上記２値論理レベルを書き込む。
（２）第６のステップ（期間ｔ２３）
第６のステップでは、第５のステップに続いて、スイッチ回路ＳＷ１を導通させた状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態として、リフレッシュ出力制御部ＲＳ１に第１の動作を行わせる。
（３）第７のステップ（期間ｔ２３）
第７のステップでは、第６のステップに続いて、スイッチ回路ＳＷ１を導通させた状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態として、ビット線Ｙｊの電位を書き込み／読み出し回路１５によってセンスすることにより、メモリセル２０に保持されていたデータを判定する。
（４）第８のステップ（期間ｔ２４）
第８のステップでは、第７のステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態として、データ転送部ＴＳ１に転送動作を行わせる。
（５）第９のステップ（期間ｔ２５）
第９のステップでは、第８のステップに続いて、データ転送部ＴＳ１に非転送動作を行わせた状態、かつ、書き込み／読み出し回路１５からビット線Ｙｊにリフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルと同じ２値論理レベルを供給した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態として、スイッチ回路ＳＷ１を導通させる。
（６）第１０のステップ（期間ｔ２６）
第１０のステップでは、第９のステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態として、リフレッシュ出力制御部ＲＳ１に第１の動作を行わせる。
（７）第１１のステップ（期間ｔ２７）
第１１のステップでは、第１０のステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態として、データ転送部ＴＳ１に転送動作を行わせる。
そして、読み出し動作全体としては、まず第５のステップから第８のステップまでを実行し、第８のステップに続いて、第９のステップの開始から第１１のステップの終了までの一連の動作（期間ｔ２５〜期間ｔ２７（リフレッシュ期間Ｔ２０））を１回以上実行する動作となる。
次に、本実施例の変形例について説明する。
図６に、当該変形例のメモリセル２０の構成を、等価回路としてのメモリ回路ＭＲ２で示す。
メモリ回路ＭＲ２は、前述したように、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、および、リフレッシュ出力制御部ＲＳ１を備えている。
スイッチ回路ＳＷ１は、図１のトランジスタＮ１に代えてＰチャネル型のＴＦＴであるトランジスタＰ１からなる。データ転送部ＴＳ１は、図１のトランジスタＮ２に代えてＰチャネル型のＴＦＴであるトランジスタ（第３のスイッチ）Ｐ２からなる。リフレッシュ出力制御部ＲＳ１は、図１のトランジスタＮ３に代えてＰチャネル型のＴＦＴであるトランジスタ（第１のスイッチ）Ｐ３と、図１のトランジスタＮ４に代えてＰチャネル型のＴＦＴであるトランジスタ（第２のスイッチ）Ｐ４とからなる。第１データ保持部ＤＳ１および第２データ保持部ＤＳ２は、図１の構成と同じである。
すなわち、図６では、メモリ回路を構成する全てのトランジスタがＰチャネル型のＴＦＴ（電界効果トランジスタ）からなる。
トランジスタＰ１がＯＮ状態であるときはスイッチ回路ＳＷ１は導通状態となり、トランジスタＰ１がＯＦＦ状態であるときはスイッチ回路ＳＷ１は遮断状態となる。トランジスタＰ２がＯＮ状態であるときはデータ転送部ＴＳ１は転送動作する状態となり、トランジスタＰ２がＯＦＦ状態であるときはデータ転送部ＴＳ１は非転送動作を行う状態となる。
トランジスタＰ４がＯＮ状態であるときに、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御され、トランジスタＰ４がＯＦＦ状態であるときに、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。トランジスタＰ３はＰチャネル型であるので、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときに、アクティブ状態となる制御情報すなわちアクティブレベルはＬｏｗ、非アクティブ状態となる制御情報すなわち非アクティブレベルはＨｉｇｈである。
また、各メモリ回路ＭＲ２を駆動する配線として、前述の第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、第３ワード線Ｘｉ（３）、および、ビット線Ｙｊの他に、基準電位配線ＲＬ１がメモリ装置１に備えられていることは図１と同様であるが、これらの駆動波形は図２および図３とは異なるため、次に説明する。
図７に、メモリ回路ＭＲ２の書き込み動作を説明する。
図７では、第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）の各電位波形を図２の電位波形からＨｉｇｈとＬｏｗとの間で反転させたものとする。また、一例として期間ｔ１ｉにビット線Ｙｊを介してメモリ回路ＭＲ２に書き込む電位をＬｏｗとする。期間Ｔ２におけるビット線Ｙｊの電位はＬｏｗとする。
これにより、ノードＰＩＸおよびノードＭＲＹの電位波形は、図２の電位波形を、ＨｉｇｈとＬｏｗとの間の中心レベルを中心として上下に反転したものとなる。
従って、ノードＰＩＸの電位は、期間ｔ１ｉ〜期間ｔ５および期間ｔ１０〜期間ｔ１４でＬｏｗ、期間ｔ６〜期間ｔ９でＨｉｇｈとなり、ノードＭＲＹの電位は、期間ｔ１ｉ〜期間ｔ７および期間ｔ１４でＬｏｗ、期間ｔ８〜期間ｔ１３でＨｉｇｈとなる。
また、特に図示しないが、期間ｔ１ｉにビット線Ｙｊを介してメモリ回路ＭＲ２に書き込む電位をＨｉｇｈとする場合には、ノードＰＩＸおよびノードＭＲＹの電位波形は、図３の電位波形を、ＨｉｇｈとＬｏｗとの間の中心レベルを中心として上下に反転したものとなる。
従って、ノードＰＩＸの電位は、期間ｔ１ｉ〜期間ｔ３および期間ｔ１２〜期間ｔ１４でＨｉｇｈ、期間ｔ４〜期間ｔ１１でＬｏｗとなり、ノードＭＲＹの電位は、期間ｔ１ｉ〜期間ｔ７および期間ｔ１４でＨｉｇｈ、期間ｔ８〜期間ｔ１３でＬｏｗとなる。
また、メモリ回路ＭＲ２の読み出し動作は、特に図示しないが、図４において、第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）の各電位波形をＨｉｇｈとＬｏｗとの間で反転させたものとすることにより行われる。
図８に、本実施例のメモリセル２０の構成を、等価回路としてのメモリ回路ＭＲ３で示す。
メモリ回路ＭＲ３は、前述したように、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、および、リフレッシュ出力制御部ＲＳ１を備えている。
スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、および、第２データ保持部ＤＳ２は、図１のメモリ回路ＭＲ１と同じ構成であり、リフレッシュ出力制御部ＲＳ１は、メモリ回路ＭＲ１におけるトランジスタＮ３をＮチャネル型のＴＦＴ（電界効果トランジスタ）であるトランジスタ（第１のスイッチ）Ｎ５に置き換えたものである。
また、各メモリ回路ＭＲ３を駆動する配線として、第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、第３ワード線Ｘｉ（３）、ビット線Ｙｊ、基準電位配線ＲＬ１、および、制御線Ｌ１がメモリ装置１に備えられている。
トランジスタＮ５のゲート端子はリフレッシュ出力制御部ＲＳ１の制御端子ＣＮＴ１としてノードＭＲＹに、トランジスタＮ５の第１のドレイン／ソース端子はリフレッシュ出力制御部ＲＳ１の入力端子ＩＮ１として制御線Ｌ１に、トランジスタＮ５の第２のドレイン／ソース端子はトランジスタＮ４の第１のドレイン／ソース端子に、それぞれ接続されている。
トランジスタＮ５はＮチャネル型であるので、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときに、アクティブ状態となる制御情報すなわちアクティブレベルはＨｉｇｈ、非アクティブ状態となる制御情報すなわち非アクティブレベルはＬｏｗである。
本実施例では、リフレッシュ出力制御部ＲＳ１に第２の論理データを供給する供給源として、制御線Ｌ１を用いる。制御線Ｌ１には、例えば書き込み／読み出し回路１５もしくはワード線制御回路１４からＬｏｗの電位が供給される。
図９に、メモリ回路ＭＲ３の書き込み動作を説明する。
図９では、制御線Ｌ１の電位をＬｏｗとする他は、図２と同じ波形であるので、詳細な説明を省略する。期間ｔ１ｉにビット線Ｙｊを介してメモリ回路ＭＲ３に書き込む電位をＬｏｗとする場合は、制御線Ｌ１の電位をＬｏｗとする他は、図３と同じ波形となる。
また、メモリ回路ＭＲ３の読み出し動作は、図４と同じである。
次に、本実施例の変形例について説明する。
図１０に、当該変形例のメモリセル２０の構成を、等価回路としてのメモリ回路ＭＲ４で示す。
メモリ回路ＭＲ４は、前述したように、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、および、リフレッシュ出力制御部ＲＳ１を備えている。
スイッチ回路ＳＷ１は、図８のトランジスタＮ１に代えてＰチャネル型のＴＦＴであるトランジスタＰ１からなる。データ転送部ＴＳ１は、図８のトランジスタＮ２に代えてＰチャネル型のＴＦＴであるトランジスタＰ２からなる。リフレッシュ出力制御部ＲＳ１は、図８のトランジスタＮ４に代えてＰチャネル型のＴＦＴであるトランジスタＰ４と、図８のトランジスタＮ５に代えてＰチャネル型のＴＦＴであるトランジスタ（第１のスイッチ）Ｐ５とからなる。第１データ保持部ＤＳ１および第２データ保持部ＤＳ２は、図８の構成と同じである。
すなわち、図１０では、メモリ回路を構成する全てのトランジスタがＰチャネル型のＴＦＴ（電界効果トランジスタ）からなる。
トランジスタＰ５はＰチャネル型であるので、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときに、アクティブ状態となる制御情報すなわちアクティブレベルはＬｏｗ、非アクティブ状態となる制御情報すなわち非アクティブレベルはＨｉｇｈである。
また、各メモリ回路ＭＲ４を駆動する配線として、第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、第３ワード線Ｘｉ（３）、ビット線Ｙｊ、基準電位配線ＲＬ１、および、制御線Ｌ１が備えられていることは図８と同様であるが、これらの駆動波形は図９とは異なるため、次に説明する。
図１１に、メモリ回路ＭＲ４の書き込み動作を説明する。
図１１では、第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）の各電位波形を図９の電位波形からＨｉｇｈとＬｏｗとの間で反転させたものとする。また、一例として期間ｔ１ｉにビット線Ｙｊを介してメモリ回路ＭＲ４に書き込む電位をＬｏｗとする。期間Ｔ２におけるビット線Ｙｊの電位はＬｏｗとする。
これにより、ノードＰＩＸおよびノードＭＲＹの電位波形は、図９（すなわち図２）の電位波形を、ＨｉｇｈとＬｏｗとの間の中心レベルを中心として上下に反転したものとなる。
また、期間ｔ１ｉにビット線Ｙｊを介してメモリ回路ＭＲ４に書き込む電位をＨｉｇｈとする場合には、ノードＰＩＸおよびノードＭＲＹの電位波形は、図３の電位波形を、ＨｉｇｈとＬｏｗとの間の中心レベルを中心として上下に反転したものとなる。
また、メモリ回路ＭＲ４の読み出し動作は、特に図示しないが、図４において、第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）の各電位波形をＨｉｇｈとＬｏｗとの間で反転させたものとすることにより行われる。
図１２に、本実施例のメモリセル２０の構成を、等価回路としてのメモリ回路ＭＲ５で示す。
メモリ回路ＭＲ５は、前述したように、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、および、リフレッシュ出力制御部ＲＳ１を備えている。
スイッチ回路ＳＷ１は、Ｎチャネル型のＴＦＴであるトランジスタＮ１からなる。第１データ保持部ＤＳ１は容量Ｃａ１からなる。データ転送部ＴＳ１はＮチャネル型のＴＦＴであるトランジスタ（第３のスイッチ）Ｎ６からなる。第２データ保持部ＤＳ２は容量Ｃｂ１からなる。リフレッシュ出力制御部ＲＳ１は、Ｎチャネル型のＴＦＴであるトランジスタ（第１のスイッチ）Ｎ５と、Ｐチャネル型のＴＦＴであるトランジスタ（第２のスイッチ）Ｐ６とからなる。容量Ｃａ１は容量Ｃｂ１よりも容量値が大きい。本実施例でいうＴＦＴは全て電界効果トランジスタであればよい。
また、各メモリ回路ＭＲ５を駆動する配線として、第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、ビット線Ｙｊ、基準電位配線ＲＬ１、および、制御線（供給源）Ｌ２がメモリ装置１に備えられている。また、ここでは、第２ワード線Ｘｉ（２）が第３ワード線Ｘｉ（３）を兼ねているが、第２ワード線Ｘｉ（２）と同じ電位とされる第３ワード線Ｘｉ（３）が別途設けられていてもよい。
トランジスタＮ１のゲート端子は第１ワード線Ｘｉ（１）、トランジスタＮ１の第１のドレイン／ソース端子はビット線Ｙｊに、トランジスタＮ１の第２のドレイン／ソース端子は容量Ｃａ１の一端であるノードＰＩＸに、それぞれ接続されている。容量Ｃａ１の他端は基準電位配線ＲＬ１に接続されている。
トランジスタＮ６のゲート端子は第２ワード線Ｘｉ（２）、トランジスタＮ６の第１のドレイン／ソース端子はノードＰＩＸに、トランジスタＮ６の第２のドレイン／ソース端子は容量Ｃｂ１の一端であるノードＭＲＹに、それぞれ接続されている。容量Ｃｂ１の他端は基準電位配線ＲＬ１に接続されている。
トランジスタＮ５のゲート端子はリフレッシュ出力制御部ＲＳ１の制御端子ＣＮＴ１としてノードＭＲＹに、トランジスタＮ５の第１のドレイン／ソース端子はリフレッシュ出力制御部ＲＳ１の入力端子ＩＮ１として制御線（供給源）Ｌ２に、トランジスタＮ５の第２のドレイン／ソース端子はトランジスタＰ６の第１のドレイン／ソース端子に、それぞれ接続されている。トランジスタＰ６のゲート端子は第２ワード線Ｘｉ（２）に、トランジスタＰ６の第２のドレイン／ソース端子はリフレッシュ出力制御部ＲＳ１の出力端子ＯＵＴ１としてノードＰＩＸに、それぞれ接続されている。すなわち、トランジスタＮ５とトランジスタＰ６とは、リフレッシュ出力制御部ＲＳ１の入力とリフレッシュ出力制御部ＲＳ１の出力との間に、トランジスタＮ５がリフレッシュ出力制御部ＲＳ１の入力側に配置されるように、互いに直列に接続されている。
トランジスタＮ１がＯＮ状態であるときはスイッチ回路ＳＷ１は導通状態となり、トランジスタＮ１がＯＦＦ状態であるときはスイッチ回路ＳＷ１は遮断状態となる。トランジスタＮ６がＯＮ状態であるときはデータ転送部ＴＳ１は転送動作する状態となり、トランジスタＮ６がＯＦＦ状態であるときはデータ転送部ＴＳ１は非転送動作を行う状態となる。
トランジスタＰ６がＯＮ状態であるときに、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御され、トランジスタＰ６がＯＦＦ状態であるときに、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。トランジスタＮ５はＮチャネル型であるので、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときに、アクティブ状態となる制御情報すなわちアクティブレベルはＨｉｇｈ、非アクティブ状態となる制御情報すなわち非アクティブレベルはＬｏｗである。
次に、上記の構成のメモリ回路ＭＲ５の動作について説明する。
まず、メモリ回路ＭＲ５の書き込み動作について説明する。
書き込み動作は、メモリ装置１の外部から伝送ラインを介して入出力インターフェース１１に書き込み命令と書き込みアドレスとが入力され、命令デコーダ１２が命令を解釈して書き込みモードとなることにより行われる。命令デコーダ１２の書き込みモードを示す信号に従い、タイミング生成回路１３は書き込み動作の内部タイミング信号を生成する。ワード線制御回路１４は入出力インターフェース１１から入力される書き込みアドレスによって選択される第１ワード線Ｘｉ（１）および第２ワード線Ｘｉ（２）を制御する。また、書き込み／読み出し回路１５は全てのビット線Ｙｊを制御する。以下では、書き込みアドレスによって選択される第１ワード線Ｘｉ（１）および第２ワード線Ｘｉ（２）を、それぞれ、第１ワード線Ｘｉｗ（１）および第２ワード線Ｘｉｗ（２）と表記する。
図１３および図１４に、メモリ回路ＭＲ５のデータの書き込み動作を示す。本実施例では、互いに異なるロウのメモリ回路ＭＲ１に対して任意のデータを書き込む場合に、メモリアレイ１０の書き込みアドレスに対応する各ロウを線順次に駆動するため、異なるロウのスイッチ回路ＳＷ１を同時にＯＮ状態にしてデータを書き込む期間をロウ間でオーバーラップさせることができない。従って、書き込み期間Ｔ１はロウごとに異なっており、ｉ番目のロウの書き込み期間Ｔ１をＴ１ｉと表記する。図１３では書き込み期間Ｔ１ｉに第１の電位レベルとしてのＨｉｇｈが書き込まれる場合を示し、図１４では書き込み期間Ｔ１ｉに第２の電位レベルとしてのＬｏｗが書き込まれる場合を示している。また、図１３および図１４の下方に、図２４の（ａ）〜（ｈ）に対応する各期間におけるノードＰＩＸの電位（左側）およびノードＭＲＹの電位（右側）を併せて示した。
図１３においては、第１ワード線Ｘｉｗ（１）および第２ワード線Ｘｉｗ（２）に、ワード線制御回路１４からＨｉｇｈ（アクティブレベル）とＬｏｗ（非アクティブレベル）とからなる２値レベルの電位が印加される。上記２値レベルのＨｉｇｈ電位およびＬｏｗ電位については、上記の各線に個別に設定されてもよい。ビット線Ｙｊには、書き込み／読み出し回路１５から第１ワード線Ｘｉｗ（１）のＨｉｇｈ電位より低いＨｉｇｈとＬｏｗとからなる２値論理レベルが出力される。第２ワード線Ｘｉｗ（２）のＨｉｇｈ電位は、ビット線ＹｊのＨｉｇｈ電位と第１ワード線Ｘｉ（１）のＨｉｇｈ電位とのいずれかに等しく、第２ワード線Ｘｉｗ（２）のＬｏｗ電位は上記２値論理レベルのＬｏｗ電位より低い電位とする。また、基準電位配線ＲＬ１が供給する電位は一定である。
データの書き込み動作に対しては、書き込み期間Ｔ１ｉとリフレッシュ期間Ｔ２とが設けられている。書き込み期間Ｔ１ｉはロウごとに異なる時刻ｔｗｉから開始される。リフレッシュ期間Ｔ２は書き込みアドレスに対応するロウのメモリ回路ＭＲ５へのデータ書き込みが終了した後に、書き込みアドレスに対応しないロウをも含む全ロウに対して時刻ｔｒから一斉に開始される。書き込み期間Ｔ１ｉは、メモリ回路ＭＲ５に保持させようとするデータを書き込む期間であり、順に連続する期間ｔ１ｉおよび期間ｔ２ｉからなる。リフレッシュ期間Ｔ２は、メモリ回路ＭＲ５に書き込んだデータに対応する２値論理レベルをリフレッシュしながら保持する期間であり、順に連続する期間ｔ３〜期間ｔ１４を有している。
書き込み期間Ｔ１ｉにおいて、期間ｔ１ｉでは第１ワード線Ｘｉｗ（１）および第２ワード線Ｘｉｗ（２）の電位がともにＨｉｇｈとなる。これによりトランジスタＮ１・Ｎ６がＯＮ状態になるため、スイッチ回路ＳＷ１が導通状態、データ転送部ＴＳ１が転送動作する状態となり、ノードＰＩＸにビット線Ｙｊに供給された第１の電位レベル（ここではＨｉｇｈとする）が書き込まれる。期間ｔ２ｉでは第１ワード線Ｘｉｗ（１）の電位がＬｏｗとなる一方、第２ワード線Ｘｉｗ（２）の電位はＨｉｇｈを持続する。これによりトランジスタＮ１がＯＦＦ状態すなわちスイッチ回路ＳＷ１が遮断状態になるとともに、トランジスタＮ６がＯＮ状態すなわちデータ転送部ＴＳ１が転送動作する状態を持続するため、ノードＰＩＸからノードＭＲＹに第１の電位レベルが転送されるとともに、ノードＰＩＸ・ＭＲＹはビット線Ｙｊから切り離される。また、書き込み期間Ｔ１ｉにおいて制御線Ｌ２の電位は第１の電位レベルであるＨｉｇｈとされる。上記過程は、図２４の（ａ）の状態に相当する。
次にリフレッシュ期間Ｔ２が開始される。リフレッシュ期間Ｔ２では、ビット線Ｙｊの電位は、第１の電位レベルであるＨｉｇｈとされる。また、第１ワード線Ｘｉ（１）および第２ワード線Ｘｉ（２）については、１≦ｉ≦ｎの全てのｉについて以下に説明する駆動が行われる、すなわち、全メモリセル２０について全リフレッシュ動作を行う。
リフレッシュ期間Ｔ２において、期間ｔ３では、第１ワード線Ｘｉ（１）の電位がＬｏｗとなり、第２ワード線Ｘｉ（２）の電位がＬｏｗとなり、制御線Ｌ２の電位はＨｉｇｈを持続する。これによりトランジスタＮ６がＯＦＦ状態すなわちデータ転送部ＴＳ１が非転送動作を行う状態となるため、ノードＰＩＸとノードＭＲＹとは互いに切り離される。また、トランジスタＰ６がＯＮ状態となるが、ノードＰＩＸおよび制御線Ｌ２の電位がともにＨｉｇｈであるために、ノードＭＲＹの電位に関わらずトランジスタＮ５はＯＦＦ状態であるので、リフレッシュ出力制御部ＲＳ１は第２の動作を行うことになる。ノードＰＩＸとノードＭＲＹとにはともにＨｉｇｈが保持される。上記過程は図２４の（ｂ）の状態に相当する。
期間ｔ４では、第１ワード線Ｘｉ（１）の電位がＨｉｇｈとなり、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、制御線Ｌ２の電位はＨｉｇｈを持続する。これによりトランジスタＮ１がＯＮ状態すなわちスイッチ回路ＳＷ１が導通状態となるため、ノードＰＩＸにビット線Ｙｊから再びＨｉｇｈ電位が書き込まれる。
期間ｔ５では、第１ワード線Ｘｉ（１）の電位がＬｏｗとなり、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、制御線Ｌ２はＨｉｇｈを持続する。これによりトランジスタＮ１がＯＦＦ状態すなわちスイッチ回路ＳＷ１が遮断状態となるため、ノードＰＩＸは、ビット線Ｙｊから切り離されてＨｉｇｈを保持する。
期間ｔ４〜期間ｔ５の過程は図２４の（ｃ）の状態に相当する。
期間ｔ６では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、制御線Ｌ２の電位はＬｏｗとなる。これによりトランジスタＰ６がＯＮ状態、すなわちリフレッシュ出力制御部ＲＳ１が第１の動作を行う状態になる。また、ノードＭＲＹの電位がＨｉｇｈであることからトランジスタＮ５はＯＮ状態であるので、リフレッシュ出力制御部ＲＳ１はアクティブ状態となり、制御線Ｌ２からトランジスタＮ５・Ｐ６を介してノードＰＩＸにＬｏｗ電位が供給される。制御線Ｌ２は図２３における供給源ＶＳ１に相当する。
期間ｔ６の過程は図２４の（ｄ）の状態に相当する。
期間ｔ７では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＨｉｇｈとなり、制御線Ｌ２の電位がＬｏｗを持続する。これによりトランジスタＮ６がＯＮ状態すなわちデータ転送部ＴＳ１が転送動作する状態になり、トランジスタＰ６がＯＦＦ状態すなわちリフレッシュ出力制御部ＲＳ１が第２の動作を行う状態になるので、ノードＰＩＸからノードＭＲＹに第２の電位レベル（ここではＬｏｗ）が転送される。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＬｏｗとなる。ノードＰＩＸの電位は、容量Ｃｂ１からトランジスタＮ２を介して容量Ｃａ１に正電荷が移動することにより、若干の電圧ΔＶｘだけ上昇するが、Ｌｏｗの電位範囲内にある。
期間ｔ８では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＨｉｇｈを持続し、制御線Ｌ２の電位がＨｉｇｈになる。これによりトランジスタＮ６・Ｐ６がＯＦＦ状態を持続するため、ノードＰＩＸとノードＭＲＹとには、ともにＬｏｗが保持される。従って、ノードＰＩＸに制御線Ｌ２の電位変化の影響は及ばない。
期間ｔ９では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＬｏｗになり、制御線Ｌ２の電位がＨｉｇｈを持続する。これによりトランジスタＮ６がＯＦＦ状態すなわちデータ転送部ＴＳ１が非転送動作を行う状態となり、トランジスタＰ６がＯＮ状態すなわちリフレッシュ出力制御部ＲＳ１が第１の動作を行う状態となるため、ノードＰＩＸとノードＭＲＹとは互いに切り離される。このとき、ノードＭＲＹの電位がＬｏｗであることからトランジスタＮ５はＯＦＦ状態であり、従ってリフレッシュ出力制御部ＲＳ１は非アクティブ状態となる。従って、ノードＰＩＸとノードＭＲＹとには、ともにＬｏｗが保持される。
期間ｔ７〜期間ｔ９の上記過程は図２４の（ｅ）の状態に相当する。
期間ｔ１０では、第１ワード線Ｘｉ（１）の電位がＨｉｇｈになり、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、制御線Ｌ２の電位がＨｉｇｈを持続する。これによりトランジスタＮ１がＯＮ状態すなわちスイッチ回路ＳＷ１が導通状態となるため、ノードＰＩＸにビット線Ｙｊから再びＨｉｇｈ電位が書き込まれる。
期間ｔ１１では、第１ワード線Ｘｉ（１）の電位がＬｏｗになり、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、制御線Ｌ２の電位がＨｉｇｈを持続する。これによりトランジスタＮ１がＯＦＦ状態すなわちスイッチ回路ＳＷ１が遮断状態となるため、ノードＰＩＸは、ビット線Ｙｊから切り離されてＨｉｇｈを保持する。
期間ｔ１０〜期間ｔ１１の上記過程は図２４の（ｆ）の状態に相当する。
期間ｔ１２では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、制御線Ｌ２の電位がＬｏｗを持続する。このときトランジスタＰ６はＯＮ状態であるが、ノードＭＲＹの電位がＬｏｗであることからトランジスタＮ５はＯＦＦ状態であるので、リフレッシュ出力制御部ＲＳ１は非アクティブ状態であって出力を停止した状態のままである。従って、ノードＰＩＸはＨｉｇｈを保持したままとなる。
期間ｔ１２の上記過程は図２４の（ｇ）の状態に相当する。
期間ｔ１３では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＨｉｇｈとなり、制御線の電位がＬｏｗを持続する。これによりトランジスタＮ６がＯＮ状態すなわちデータ転送部ＴＳ１が転送動作する状態となり、トランジスタＰ６がＯＦＦ状態すなわちリフレッシュ出力制御部ＲＳ１が第２の動作を行う状態となるため、ノードＰＩＸからノードＭＲＹへ第１の電位レベル（ここではＨｉｇｈ）が転送される。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＨｉｇｈとなる。このとき、ノードＰＩＸの電位は、容量Ｃａ１からトランジスタＮ２を介して容量Ｃｂ１に正電荷が移動することにより、若干の電圧ΔＶｙだけ低下するが、Ｈｉｇｈの電位範囲内にある。
期間ｔ１４では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＨｉｇｈを持続し、制御線Ｌ２の電位がＨｉｇｈになる。これにより、ノードＰＩＸとノードＭＲＹとにはともにＨｉｇｈが保持される。
期間ｔ１３〜期間ｔ１４の上記過程は図２４の（ｈ）の状態に相当する。
以上の動作により、ノードＰＩＸの電位は、期間ｔ１ｉ〜期間ｔ５および期間ｔ１０〜期間ｔ１４でＨｉｇｈ、期間ｔ６〜期間ｔ９でＬｏｗとなり、ノードＭＲＹの電位は、期間ｔ１ｉ〜期間ｔ６および期間ｔ１３〜期間ｔ１４でＨｉｇｈ、期間ｔ７〜期間ｔ１２でＬｏｗとなる。
この後、リフレッシュ期間Ｔ２を継続する場合には、命令デコーダ１２は期間ｔ３〜期間ｔ１４の動作を繰り返す。新たなデータを書き込む、あるいは、データの読み出しを行う場合には、命令デコーダ１２はリフレッシュ期間Ｔ２を終了して全リフレッシュ動作モードを解除する。
以上が、図１３についての説明である。
なお、全リフレッシュ動作の命令を、外部からの信号ではなく、発振器等にて内部で発生させたクロックにより生成するようにしてもよい。そうすることで外部システムが一定時間毎にリフレッシュ命令を入力する必要がなくなり、柔軟なシステム構築ができるという利点がある。本実施例によるメモリセル２０を用いたダイナミックメモリ回路においては、全リフレッシュ動作を、ワード線ごとにスキャンすることによって行う必要がなく、アレイ全体に一括で行うことができるため、一般の従来のダイナミックメモリ回路においてビット線Ｙｊの電位を破壊読み出ししながらリフレッシュするのに必要となるような周辺回路を削減することができる。
次に、図１４についての説明を行う。
図１４では、書き込み期間Ｔ１ｉに第２の電位レベルとしてのＬｏｗを書き込むが、書き込み期間Ｔ１ｉにビット線Ｙｊの電位をＬｏｗとする他は、各期間における第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）の電位変化は図１３と同様である。
これにより、ノードＰＩＸの電位は、期間ｔ１ｉ〜期間ｔ３および期間ｔ１２〜期間ｔ１４でＬｏｗ、期間ｔ４〜期間ｔ１１でＨｉｇｈとなり、ノードＭＲＹの電位は、期間ｔ１ｉ〜期間ｔ６および期間ｔ１３〜期間ｔ１４でＬｏｗ、期間ｔ７〜期間ｔ１２でＨｉｇｈとなる。
なお、図２４の（ａ）〜（ｈ）はメモリセル２０の状態遷移を表すものであったが、図１３および図１４におけるメモリ回路ＭＲ５の動作ステップとしては、以下のように区分することができる。
（１）第１のステップ（期間ｔ１ｉ〜期間ｔ２ｉ（書き込み期間Ｔ１ｉ））
第１のステップでは、書き込み／読み出し回路１５からビット線Ｙｊにデータに対応する２値論理レベルを供給した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることによりメモリセル２０に上記２値論理レベルを書き込み、メモリセル２０に上記２値論理レベルが書き込まれた状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
（２）第２のステップ（期間ｔ３〜期間ｔ４と期間ｔ９〜期間ｔ１０とのそれぞれ）
第２のステップでは、第１ステップに続いて、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより、リフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルと同じ２値論理レベルをビット線Ｙｊを介して第１データ保持部ＤＳ１に入力する。
（３）第３のステップ（期間ｔ５〜期間ｔ６と期間ｔ１１〜期間ｔ１２とのそれぞれ）
第３のステップでは、第２ステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてリフレッシュ出力制御部ＲＳ１によって第１の動作を行うとともに、第１の動作の終了時には供給源ＶＳ１からリフレッシュ出力制御部ＲＳ１の入力にリフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルの反転レベルの２値論理レベルを供給している状態とする。
（４）第４のステップ（期間ｔ７〜期間ｔ８と期間ｔ１３〜期間ｔ１４とのそれぞれ）
第４のステップでは、第３ステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
そして、書き込み動作全体としては、まず第１ステップを実行し、第１のステップに続いて、第２のステップの開始から第４のステップの終了までの一連の動作（期間ｔ３〜期間ｔ８）を１回以上実行する動作となる。
次に、本実施例の第１の変形例について説明する。
図１５に、当該変形例のメモリセル２０の構成を、等価回路としてのメモリ回路ＭＲ６で示す。
メモリ回路ＭＲ６は、図１２のメモリ回路ＭＲ５において、トランジスタＮ６をＰチャネル型のＴＦＴであるトランジスタ（第３のスイッチ）Ｐ７に、トランジスタＰ６をＮチャネル型のＴＦＴであるトランジスタ（第２のスイッチ）Ｎ７に、それぞれ置き換えた構成である。
トランジスタＰ７がＯＮ状態であるときはデータ転送部ＴＳ１は転送動作する状態となり、トランジスタＰ７がＯＦＦ状態であるときはデータ転送部ＴＳ１は非転送動作を行う状態となる。
トランジスタＮ７がＯＮ状態であるときに、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御され、トランジスタＮ７がＯＦＦ状態であるときに、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。
図１６に、メモリ回路ＭＲ６の動作を示す。
図１６の駆動配線についての電位波形は、第２ワード線Ｘｉ（２）の電位波形を図１３のものに対してＨｉｇｈとＬｏｗとの間で反転させた他は、図１３の電位波形と同じである。
これにより、ノードＰＩＸの電位は、期間ｔ１ｉ〜期間ｔ５および期間ｔ１０〜期間ｔ１４でＨｉｇｈ、期間ｔ６〜期間ｔ９でＬｏｗとなり、ノードＭＲＹの電位は、期間ｔ１ｉ〜期間ｔ６および期間ｔ１３〜期間ｔ１４でＨｉｇｈ、期間ｔ７〜期間ｔ１２でＬｏｗとなる。
次に、本実施例の第２の変形例について説明する。
図１７に、当該変形例のメモリセル２０の構成を、等価回路としてのメモリ回路ＭＲ７で示す。
メモリ回路ＭＲ７は、図１２のメモリ回路ＭＲ５において、トランジスタＮ５をＰチャネル型のＴＦＴであるトランジスタ（第１のスイッチ）Ｐ８に置き換えた構成である。
トランジスタＰ８はＰチャネル型であるので、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときに、アクティブ状態となる制御情報すなわちアクティブレベルはＬｏｗ、非アクティブ状態となる制御情報すなわち非アクティブレベルはＨｉｇｈである。第２ワード線Ｘｉｗ（２）のＬｏｗ電位は上記２値論理レベルのＬｏｗ電位に等しい。図１７の構成の場合には、すべての制御線の電位を上記２値論理レベルの電位で構成できる。
図１８に、メモリ回路ＭＲ７の動作を示す。
図１８の駆動配線についての電位波形は、制御線Ｌ２の電位波形を図１３のものに対してＨｉｇｈとＬｏｗとの間で反転させた他は、図１３の電位波形と同じである。ノードＰＩＸおよびノードＭＲＹの電位波形は、図１３の電位波形を、ＨｉｇｈとＬｏｗとの間の中心レベルを中心として上下に反転したものとなる。
これにより、ノードＰＩＸの電位は、期間ｔ１ｉ〜期間ｔ５および期間ｔ１０〜期間ｔ１４でＬｏｗ、期間ｔ６〜期間ｔ９でＨｉｇｈとなり、ノードＭＲＹの電位は、期間ｔ１ｉ〜期間ｔ６および期間ｔ１３〜期間ｔ１４でＬｏｗ、期間ｔ７〜期間ｔ１２でＨｉｇｈとなる。
図１９に、本実施例のメモリセル２０の構成を、等価回路としてのメモリ回路ＭＲ８で示す。
メモリ回路ＭＲ８は、図１のメモリ回路ＭＲ１において、さらにリフレッシュ用パルス線（第５の配線）ＲＰ１を設け、容量Ｃｂ１の他端を基準電位配線ＲＬ１に接続する代わりにリフレッシュ用パルス線ＲＰ１に接続したものである。リフレッシュ用パルス線ＲＰ１はロウごとに設けられており、例えばワード線制御回路などのロウドライバによって駆動される。なお、リフレッシュ用パルス線ＲＰ１に供給される信号は全メモリセル２０に共通であるので、リフレッシュ用パルス線ＲＰ１は必ずしもロウごとに設けられてワード線制御回路１４によって駆動される必要はなく、書き込み／読み出し回路１５やその他のものによって駆動されてもよい。また、第２ワード線Ｘｉ（２）のＨｉｇｈ電位を、ノードＰＩＸで保持するＨｉｇｈ電位と同じとする。
図２０に、メモリ回路ＭＲ８の動作を示す。
図２０では、図２の電位波形において、期間ｔ８および期間ｔ１４に、ビット線Ｙｊの電位をＬｏｗとするとともに第３ワード線Ｘｉ（３）の電位にＨｉｇｈとなる第１の期間を設ける。そして、リフレッシュ用パルス線ＲＰ１に、期間ｔ８および期間ｔ１４における第３ワード線Ｘｉ（３）の電位がＨｉｇｈとなる期間にのみ、ＬｏｗからＨｉｇｈに立ち上がる短い幅の正パルスＰを所定周期で与える。
上記第１の期間は、第４のステップにおいて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う動作を一旦行った後に続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、データ転送部ＴＳ１に転送動作を行わせた状態のまま、リフレッシュ出力制御部ＲＳ１に第１の動作を行わせる期間である。ビット線Ｙｊの電位をＬｏｗとする期間は上記第１の期間を含んでいればよい。
期間ｔ１〜期間ｔ７および期間ｔ９〜期間ｔ１３については、図２の動作と同じである。
図２では、期間ｔ８および期間ｔ１４においてトランジスタＮ１とトランジスタＮ４とがＯＦＦ状態であるため、ノードＰＩＸはフローティング状態となる。しかしながら、トランジスタＮ１のオフリークとトランジスタＮ４のオフリークとによって、ノードＰＩＸの電位は変動する可能性がある。
これに対して、図２０の期間ｔ８では、ビット線Ｙｊの電位はＬｏｗになっているため、ノードＰＩＸの電位がＬｏｗである場合には、もともとオフリークが大きなトランジスタＮ１を用いても、あるいは、ビット線ＹｊのＬｏｗ電位がノードＰＩＸのＬｏｗ電位よりも低くなることによってトランジスタＮ１のビット線Ｙｊ側へのオフリークが大きくなるときでも、ノードＰＩＸの電位が上昇することを抑制することができる。
期間ｔ８で第３ワード線Ｘｉ（３）の電位をＨｉｇｈにし、リフレッシュ用パルス線ＲＰ１に上記正パルスを与えることによって、ノードＭＲＹの電位をΔＶｒ＝Ｃｂ１／（Ｃａ１＋Ｃｂ１）×（リフレッシュ用パルス線ＲＰ１の電位変化の振幅）だけ上げることになる。但し、Ｃａ１、Ｃｂ１はそれぞれ容量Ｃａ１、容量Ｃｂ１の容量値であるとする。リフレッシュ用パルス線ＲＰ１がＬｏｗであるときのノードＭＲＹの電位をＶＬとすると、ノードＰＩＸとノードＭＲＹとは互いに接続されているので、ノードＰＩＸおよびノードＭＲＹの電位はともにＶＬ＋ΔＶｒとなる。ここで、トランジスタＮ３の第１のドレイン／ソース端子の電位はＨｉｇｈであり、トランジスタＮ３のゲート端子と第２のドレイン／ソース端子の電位はＶＬ＋ΔＶｒであるので、トランジスタＮ３はＯＦＦ状態のままであり、第２ワード線Ｘｉ（２）からノードＰＩＸへのチャージを行わない。リフレッシュ用パルス線ＲＰ１がＬｏｗになると、ノードＰＩＸの電位は突き上げられる前のＶＬに戻る。つまり、Ｌｏｗ電位のままとなる。
期間ｔ１４では、ノードＰＩＸの電位がＨｉｇｈ電位−ΔＶｙ（トランジスタＮ２がＯＮ状態になった時に変動した電位）となっている場合に対する、リフレッシュ用パルス線ＲＰ１を用いた同極性（Ｈｉｇｈ）へのリフレッシュ動作を行う。期間ｔ１４の第３ワード線Ｘｉ（３）の電位がＨｉｇｈとなっている期間に、リフレッシュ出力制御線ＲＣ１をＨｉｇｈにし、リフレッシュ用パルス線ＲＰ１に前記正パルスを与えることにより、ノードＭＲＹの電位をΔＶｒ＝Ｃｂ１／（Ｃａ１＋Ｃｂ１）×（リフレッシュ用パルス線ＲＰ１の電位変化の振幅）だけ上げることになる。
リフレッシュ用パルス線ＲＰ１の電位がＬｏｗであるときのノードＭＲＹの電位をＶＨとすると、ノードＭＲＹの電位はＶＨ＋ΔＶｒとなる。ＶＨ＋ΔＶｒが（トランジスタＮ２のゲート電位）−Ｖｔｈを超えると、トランジスタＮ２はＯＦＦ状態となる。ここで、トランジスタＮ２のゲート電位は第２ワード線Ｘｉ（２）の電位であり、ＶｔｈはトランジスタＮ２の閾値電圧である。
さらに、ＶＨ＋ΔＶｒがトランジスタＮ３のソース電位＋Ｖｔｈを超える電圧になると、Ｎ３はＯＮ状態となる。ここで、トランジスタＮ３のソース電位はトランジスタＮ３の第１ドレイン／ソース端子の電位、すなわち第２ワード線Ｘｉ（２）の電位である。従って、ノードＰＩＸが第２ワード線Ｘｉ（２）に接続され、ノードＰＩＸの電位がＨｉｇｈ電位にリフレッシュされる。リフレッシュ用パルス線ＲＰ１の電位がＬｏｗになると、ノードＭＲＹの電位はＨｉｇｈ電位―Ｖｔｈとなる。ここで、ＶｔｈはトランジスタＮ２の閾値電圧である。このように、リフレッシュ用パルス線ＲＰ１に正パルスを入力するたびに、ノードＰＩＸのＨｉｇｈ電位をリフレッシュすることができる。
なお、Ｈｉｇｈ電位にあるノードＰＩＸをＨｉｇｈにリフレッシュするためにリフレッシュ用パルス線ＲＰ１に与える正パルスの振幅は、ノードＭＲＹの電位が（リフレッシュにより得たいＨｉｇｈ電位）＋Ｖｔｈを超えるように設定する必要がある。ここで、ＶｔｈはトランジスタＮ３の閾値である。
図２０の期間ｔ８ではノードＰＩＸの電位をＬｏｗに保持する動作を行ったが、期間ｔ８にノードＰＩＸの電位がＨｉｇｈである場合には、図２０の期間ｔ１４と同じように同極性（Ｈｉｇｈ）へのリフレッシュ動作を行うことができる。また、期間ｔ１４にノードＰＩＸの電位がＬｏｗである場合には、図２０の期間ｔ８と同じようにノードＰＩＸの電位をＬｏｗに保持することができる。
なお、図１９のメモリ回路ＭＲ８とはチャネル極性が逆のトランジスタを用いるとともに、図２０とは論理動作が逆の動作を行う構成のメモリ回路を考えると、期間ｔ８および期間ｔ１４において、リフレッシュ用パルス線ＲＰ１にＨｉｇｈからＬｏｗに立ち下がる負パルスを印加することになる。この場合には、期間ｔ８および期間ｔ１４において、ノードＰＩＸおよびノードＭＲＹに保持されているＨｉｇｈレベルはそのまま保持し、ノードＰＩＸに保持されているＬｏｗレベルは第２ワード線Ｘｉ（２）によってＬｏｗ電位にリフレッシュされる。ノードＰＩＸがＬｏｗ電位にリフレッシュされた場合には、リフレッシュ用パルス線ＲＰ１の電位がＬｏｗになると、ノードＭＲＹの電位はＬｏｗ電位＋Ｖｔｈとなる。
すなわち、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときにリフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報が第１の電位レベルと第２の電位レベルとのうちの高いほうのレベルである場合には、リフレッシュ用パルス線ＲＰ１に、Ｌｏｗ電位からＨｉｇｈ電位に立ち上がるパルスを供給し、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときにリフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報が第１の電位レベルと第２の電位レベルとのうちの低いほうのレベルである場合には、リフレッシュ用パルス線ＲＰ１に、Ｈｉｇｈ電位からＬｏｗ電位に立ち上がるパルスを供給する。
また、上記第１の期間には、ビット線Ｙｊに、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときにリフレッシュ出力制御部ＲＳ１を非アクティブ状態とする記制御情報に相当するレベルと同じ上記２値論理レベルを供給する。
本実施例によれば、ノードＰＩＸのＨｉｇｈ電位、すなわち第１データ保持部ＤＳ１のＨｉｇｈ電位およびＬｏｗ電位を長期間保持することができるため、保持するデータの極性反転の周波数を低下させることが可能となる。極性反転では容量Ｃａ１や容量Ｃｂ１の充放電に関わる消費電流が発生するので、充放電の回数を減らせる分だけ消費電流を低減することができる。
図３０に、本実施例のメモリセル２０の構成を、等価回路としてのメモリ回路ＭＲ１０で示す。
メモリ回路ＭＲ１０は、図１のメモリ回路ＭＲ１において、トランジスタＮ２をＰチャネル型のトランジスタＰ２に、トランジスタＮ３をＰチャネル型のトランジスタＰ３に、トランジスタＮ４をＰチャネル型のトランジスタＰ４に、それぞれ置き換えた構成である。また、図２３のデータ転送制御線ＤＴ１としてデータ転送制御線ＤＴ１Ｂを、リフレッシュ出力制御線ＲＣ１としてリフレッシュ出力制御線ＲＣ１Ｂを、データ入力線ＩＮとしてデータ入力線ＩＮ２をそれぞれ用い、さらに、図１の基準電位配線ＲＬ１を補助容量線ＣＬ１に置き換えている。
メモリセル２０を動作させるときには、図３１の書き込み動作の信号図に示すように、Ｈｉｇｈレベルの電源ｖｄｄおよびＬｏｗレベルの電源ｖｓｓの２つのロジック電源により動作させることが可能である。なお、補助容量線ＣＬ１の電位は一定とする。
スイッチ制御線ＳＣ１には、期間ｔ１ｉ、期間ｔ４、および、期間ｔ１０にアクティブレベルとなる電位ｖｄｄを供給し、それ以外の期間には非アクティブレベルとなる電位ｖｓｓを供給する。
リフレッシュ期間Ｔ２におけるデータ入力線ＩＮ２の電位はｖｓｓとする。
データ転送制御線ＤＴ１Ｂには、期間ｔ１ｉ、期間ｔ２ｉ、期間ｔ８、および、期間ｔ１４にアクティブレベルとなる電位ｖｓｓを供給し、それ以外の期間には非アクティブレベルとなる電位ｖｄｄを供給する。
リフレッシュ出力制御線ＲＣ１Ｂには、期間ｔ６および期間ｔ１２にアクティブレベルとなる電位ｖｓｓを供給し、それ以外の期間には非アクティブレベルとなる電位ｖｄｄを供給する。
上記の構成によれば、リフレッシュ期間Ｔ２ではデータ入力線ＩＮ２の電位をｖｓｓとするので、トランジスタＮ１はスイッチ制御線ＳＣ１の電位がｖｄｄのときにＯＮ状態となり、データ入力線ＩＮ２からノードＰＩＸへｖｓｓを書き込むことができる。
また、書き込み期間Ｔ１においてデータ入力線ＩＮ２から電位ｖｓｓを書き込む場合にもスイッチ制御線ＳＣ１の電位がｖｄｄのときに書き込むことができ、データ入力線ＩＮ２から電位ｖｄｄを書き込む場合には、ノードＰＩＸの電位を予めＬｏｗレベルの範囲内にしておけばトランジスタＮ１はスイッチ制御線ＳＣ１の電位がｖｄｄのときにＯＮ状態となり書き込むことができる。電位ｖｄｄを書き込む場合には、ノードＰＩＸの電位は電位ｖｄｄからトランジスタＮ１（Ｎチャネル型トランジスタ）の閾値電圧Ｖｔｈだけ低下したところまで上昇してｖｄｄ−Ｖｔｈとなる。
データ転送制御線ＤＴ１Ｂの電位がｖｓｓであるときにはノードＰＩＸかノードＭＲＹのいずれかの電位がＨｉｇｈレベルの範囲内である場合にトランジスタＰ２がＯＮ状態となる。このとき、ノードＰＩＸの電位がｖｓｓである場合にはノードＰＩＸからノードＭＲＹへｖｓｓを書き込もうとするが、ノードＭＲＹの電位はｖｄｄから、ｖｓｓよりもトランジスタＰ２（Ｐチャネル型トランジスタ）の閾値電圧Ｖｔｈだけ高い電位まで低下してｖｓｓ＋Ｖｔｈとなる（期間ｔ１４）。
ノードＭＲＹの電位がｖｓｓ＋Ｖｔｈである場合に、ｖｄｄ−（ｖｓｓ＋Ｖｔｈ）＞Ｖｔｈとなっていればデータ転送制御線ＤＴ１Ｂの電位がｖｄｄであるときにトランジスタＰ３はＯＮ状態となり、電位ｖｄｄをソースからドレインへ出力することができる。このとき、リフレッシュ出力制御線ＲＣ１Ｂの電位がｖｓｓとなればトランジスタＰ４がＯＮ状態となり、データ転送制御線ＤＴ１Ｂの電位ｖｄｄがトランジスタＰ３・Ｐ４を介して、ノードＰＩＸへ書き込まれる（期間ｔ６）。
書き込み期間Ｔ１ｉにデータ入力線ＩＮ２から電位ｖｄｄをノードＰＩＸへ入力する場合には、上述したようにノードＰＩＸの電位はｖｄｄ−Ｖｔｈとなるが、ノードＰＩＸからノードＭＲＹへの転送によりノードＰＩＸの電位はほとんど低下しないことから、ノードＭＲＹの電位はほぼｖｄｄ−Ｖｔｈになり、トランジスタＰ３をぎりぎりＯＦＦ状態とすることができる。このときさらに、期間ｔ５に、他に用意した電源を用いてノードＭＲＹの電位を突き上げると、ノードＭＲＹの電位がｖｄｄ−Ｖｔｈより高くなるため、トランジスタＰ３を確実にＯＦＦ状態にすることができる。
以上のように、本実施例によれば、メモリ動作に必要な制御を２電位によって行うことができる。これは、画素に保持する２値論理レベルと等しい電位でロジックの制御が可能なため、ロジック制御のために余計な電源を必要とせず、電源で消費する電力の削減が可能であるということであり、メモリ回路ＭＲ１０を後述の実施の形態のような表示装置に適用した場合には、多値表示を行わない場合に最小限の電源でロジック動作が可能となる。
この構成では、リフレッシュ期間Ｔ２中に、ノードＰＩＸに、オフリークや寄生容量によって電位変動を受ける場合を除き、ｖｄｄ／ｖｓｓの電位によって、トランジスタの閾値電圧Ｖｔｈの影響を受けずにＨｉｇｈ／Ｌｏｗを書き込むことが可能である。すなわち、ノードＰＩＸの電位として、前記実施例までの回路構成と同様の電位を得ることができる。
次に、図３２に、メモリ回路ＭＲ１０の変形例であるメモリ回路ＭＲ１１の構成を示す。
メモリ回路ＭＲ１１は、メモリ回路ＭＲ１０の動作論理を反転させた構成であり、メモリ回路ＭＲ１０におけるトランジスタＮ１をＰチャネル型のトランジスタＰ１に、トランジスタＰ２をＮチャネル型のトランジスタＮ２に、トランジスタＰ３をＮチャネル型のトランジスタＮ３に、トランジスタＰ４をＮチャネル型のトランジスタＮ４に、それぞれ置き換えた構成である。
また、図３０におけるデータ転送制御線ＤＴ１Ｂをデータ転送制御線ＤＴ１、スイッチ制御線ＳＣ１をスイッチ制御線ＳＣ１Ｂ、リフレッシュ出力制御線ＲＣ１Ｂをリフレッシュ出力制御線ＲＣ１とし、図３３に示すように、図３１のものから信号電位を反転させている。
これによっても、図３０および図３１の構成と同様の作用・効果を得ることができる。
〔実施の形態２〕
本発明の他の実施の形態について図２５ないし図２７を用いて説明する。
本実施の形態では、実施の形態１で説明したメモリ装置１を備える表示装置について説明する。
図２５に、本実施形態における表示装置としての液晶表示装置３の構成を示す。この液晶表示装置３は、携帯電話の動作時の画面表示に用いられるような多色表示モードと、携帯電話の待ち受け時の画面表示に用いられるようなメモリ回路動作モードとを切り替えて動作する。
液晶表示装置３は、画素アレイ３１、ゲートドライバ／ＣＳドライバ３２、制御信号バッファ回路３３、駆動信号発生回路／映像信号発生回路３４、デマルチプレクサ３５、ゲートライン（走査信号線）ＧＬ（ｉ）、補助容量配線ＣＳ（ｉ）、データ転送制御線ＤＴ１（ｉ）、リフレッシュ出力制御線ＲＣ１（ｉ）、ソースライン（データ信号線）ＳＬ（ｊ）、および、出力信号線ｖｄ（ｋ）を備えている。但し、ｉは１≦ｉ≦ｎの整数、ｊは１≦ｊ≦ｍの整数、ｋは１≦ｋ≦ｌ＜ｍの整数とする。
画素アレイ３１は、画素回路ＭＲ９で示される画素４０がマトリクス状に配置されたものであり、画像表示を行う。各画素４０は実施の形態１におけるメモリセル２０を含んでいる。従って、画素アレイ３１は実施の形態１におけるメモリアレイ１０を含んでいる。
ゲートドライバ／ＣＳドライバ３２は、ゲートラインＧＬ（ｉ）および補助容量配線ＣＳ（ｉ）を介してｎ行分の画素４０を駆動する駆動回路である。ゲートラインＧＬ（ｉ）および補助容量配線ＣＳ（ｉ）は、ｉ行目の各画素４０に接続されている。ゲートラインＧＬ（ｉ）は、実施の形態１におけるスイッチ制御線ＳＣ１（図２３）すなわち第１ワード線Ｘｉ（１）を兼ねている。補助容量配線ＣＳ（ｉ）は、実施の形態１における基準電位配線ＲＬ１を兼ねている。また、実施の形態１のメモリ回路ＭＲ８に用いられるリフレッシュ用パルス線ＲＰ１（図１９）を設ける場合には、リフレッシュ用パルス線ＲＰ１を兼ねる他の補助容量配線を各行に設ければよい。
制御信号バッファ回路３３は、データ転送制御線ＤＴ１（ｉ）およびリフレッシュ出力制御線ＲＣ１（ｉ）を介してｎ行分の画素４０を駆動する駆動回路である。データ転送制御線ＤＴ１（ｉ）は、実施の形態１におけるデータ転送制御線ＤＴ１（図２３）すなわち第２ワード線Ｘｉ（２）である。リフレッシュ出力制御線ＲＣ１（ｉ）は、実施の形態１におけるリフレッシュ出力制御線ＲＣ１すなわち第３ワード線Ｘｉ（３）である。また、実施の形態１のメモリ回路ＭＲ５（図１２）を設ける場合には、データ転送制御線ＤＴ１（ｉ）がリフレッシュ出力制御線ＲＣ１（ｉ）を兼ねるようにすればよい。
駆動信号発生回路／映像信号発生回路３４は、画像表示およびメモリ動作を行うための制御駆動回路であり、表示データの処理回路の他に、図２１における入出力インターフェース１１、命令デコーダ１２、タイミング制御回路１３、および、書き込み／読み出し回路１５を含んでいる。タイミング制御回路１３は、メモリ動作に用いられるタイミングのみならず、表示動作に用いられるゲートスタートパルス、ゲートクロック、ソーススタートパルス、および、ソースクロックなどのタイミングを生成する回路を兼ねることができる。
駆動信号発生回路／映像信号発生回路３４は、多色表示モード（メモリ回路非動作）時にビデオ出力端子から多階調ビデオ信号（多値レベルデータ信号）を出力し、出力信号線ｖｄ（ｋ）およびデマルチプレクサ３５を介してソースラインＳＬ（ｊ）を駆動する。また、駆動信号発生回路／映像信号発生回路３４は、同時に、ゲートドライバ／ＣＳドライバ３２を駆動・制御する信号ｓ１を出力する。これによって各画素４０に表示データを書き込み、多階調の動画・静止画表示を行う。
また、駆動信号発生回路／映像信号発生回路３４は、メモリ回路動作モード時に、ビデオ出力端子から画素４０内に保持するデータを出力信号線ｖｄ（ｋ）およびデマルチプレクサ３５を介してソースラインＳＬ（ｊ）に送出するとともに、ゲートドライバ／ＣＳドライバ３２を駆動・制御する信号ｓ２および制御信号バッファ回路３３を駆動・制御する信号ｓ３を出力する。これによって、画素４０にデータを書き込んで表示および保持したり、画素４０に保持されたデータを読み出したりする。
但し、画素４０に書き込んでメモリ回路に保持したデータは表示に用いられるだけでもよいので、画素４０からの読み出し動作は必ずしも行われなくてよい。駆動信号発生回路／映像信号発生回路３４がメモリ回路動作モードにおいてビデオ出力端子から出力信号線ｖｄ（ｋ）に出力するデータは、第１の電位レベルと第２の論理レベルとで表される２値論理レベルである。画素４０が、カラー表示の各絵素に対応する場合には、２に対して絵素の色数だけ累乗した色数での表示が可能になる。例えば、絵素がＲＧＢの３色分ある場合には、２の３乗＝８色の表示モードでの表示が可能になる。デマルチプレクサ３５は、出力信号線ｖｄ（ｋ）に出力されたデータを、対応するソースラインＳＬ（ｊ）に振り分けて出力する。
以上の説明から分かるように、ゲートドライバ／ＣＳドライバ３２および制御信号バッファ回路３３はロウドライバを構成している。また、駆動信号発生回路／映像信号発生回路３４およびデマルチプレクサ３５はコラムドライバを構成している。
次に、図２６に、画素４０の構成の一例を、等価回路としての画素回路ＭＲ９で示す。
画素回路ＭＲ９は、実施の形態１における図１のメモリ回路ＭＲ１において、液晶容量Ｃｌｃを付加した構成である。なお、図１における第１ワード線Ｘｉ（１）はゲートラインＧＬ（ｉ）として、第２ワード線Ｘｉ（２）はデータ転送制御線ＤＴ１（ｉ）として、第３ワード線Ｘｉ（３）はリフレッシュ出力制御線ＲＣ１（ｉ）として、ビット線ＹｊはソースラインＳＬ（ｊ）として、それぞれ表記してある。
液晶容量ＣｌｃはノードＰＩＸと共通電極ＣＯＭとの間に液晶層が配置されてなる容量である。すなわち、ノードＰＩＸは画素電極に接続されている。このとき、容量Ｃａ１は画素４０の補助容量としても機能する。また、スイッチ回路ＳＷ１を構成するトランジスタＮ１は画素４０の選択素子としても機能する。共通電極ＣＯＭは、図２５の回路が形成されるマトリクス基板に対向する共通電極基板上に設けられる。但し、共通電極ＣＯＭはマトリクス基板と同一基板上にあってもよい。
なお、画素回路ＭＲ９が備えるメモリ回路としては、前述した全てのメモリ回路が可能である。
画素回路ＭＲ９において、多階調表示モードでは、画素４０に２値レベルよりも電位レベル数の多いデータ信号を供給して、リフレッシュ制御部ＲＳ１にアクティブ状態となる第１の動作を行わせない状態で表示を行えばよい。多階調表示モードでは、データ転送制御線ＤＴ１（ｉ）の電位をＬｏｗに固定することにより容量Ｃａ１のみを補助容量として機能させてもよいし、データ転送制御線ＤＴ１（ｉ）の電位をＨｉｇｈに固定することにより、容量Ｃａ１と容量Ｃｂ１とを合わせて補助容量として機能させてもよい。また、リフレッシュ出力制御線ＲＣ１（ｉ）の電位をＬｏｗに固定してトランジスタＮ４をＯＦＦ状態に保持することにより、もしくはデータ転送制御線ＤＴ１（ｉ）の電位をトランジスタＮ３がＯＦＦ状態となるように高く設定することにより、データ転送制御線ＤＴ１の電位が第１データ保持部ＤＳ１に蓄積された電荷によって決められる液晶容量Ｃｌｃの表示階調に影響を与えないようにすることができ、メモリ機能を持たない液晶表示装置と同一の表示性能を実現することができる。
また、図２７に、画素回路ＭＲ９のメモリ回路動作モード時における動作を示す。図２７のメモリ回路動作モードでは、図２の電位波形に共通電極ＣＯＭの電位波形が加わる。このように、メモリ回路動作モードは、メモリ装置１にとってのメモリセル２０への書き込み動作を用いて実行される。
なお、図２７における画素回路ＭＲ９の動作ステップとしては、以下のように区分することができる。
（１）ステップＡ（期間ｔ１ｉ〜期間ｔ２ｉ（書き込み期間Ｔ１ｉ））
ステップＡでは、駆動信号発生回路／映像信号発生回路３４およびデマルチプレクサ３５からソースラインＳＬ（ｊ）にデータ信号に対応する２値論理レベルを供給した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより画素４０に上記２値論理レベルを書き込み、メモリセル２０に上記２値論理レベルが書き込まれた状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
（２）ステップＢ（期間ｔ３〜期間ｔ４と期間ｔ９〜期間ｔ１０とのそれぞれ）
ステップＢでは、ステップＡに続いて、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより、リフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルと同じ２値論理レベルをソースラインＳＬ（ｊ）を介して第１データ保持部ＤＳ１に入力する。
（３）ステップＣ（期間ｔ５〜期間ｔ６と期間ｔ１１〜期間ｔ１２とのそれぞれ）
ステップＣでは、ステップＢに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてリフレッシュ出力制御部ＲＳ１によって第１の動作を行うとともに、第１の動作の終了時には供給源ＶＳ１を兼ねるデータ転送制御線ＤＴ１（ｉ）からリフレッシュ出力制御部ＲＳ１の入力にリフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルの反転レベルの２値論理レベルを供給している状態とする。
（４）ステップＤ（期間ｔ７〜期間ｔ８と期間ｔ１３〜期間ｔ１４とのそれぞれ）
ステップＤでは、ステップＣに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
そして、メモリ回路動作モード時の動作全体としては、まずステップＡを実行し、ステップＡに続いて、ステップＢの開始からステップＤの終了までの一連の動作（期間ｔ３〜期間ｔ８）を１回以上実行する動作となる。
また、共通電極ＣＯＭの電位は、トランジスタＮ１がＯＮ状態となるごとにＨｉｇｈとＬｏｗとの間で反転するように駆動される。このように、液晶容量の共通電極を２値レベルに反転交流駆動することにより、液晶容量を正極性と負極性とに交流駆動しながら、明暗を表示することができる。
また、ここでは、一例として、共通電極ＣＯＭに供給される２値レベルは第１の電位レベルと第２の電位レベルとからなるようにする。これによれば、正極性と負極性とのそれぞれの液晶印加電圧について、黒表示および白表示を第１の電位レベルおよび第２の電位レベルのみによって容易に実現することができる。例えば、共通電極ＣＯＭのＨｉｇｈ電位は上記２値論理レベルのＨｉｇｈ電位に等しく、共通電極ＣＯＭのＬｏｗ電位は上記２値論理レベルのＬｏｗ電位に等しいとすると、共通電極ＣＯＭの電位がＬｏｗであるときに、ノードＰＩＸの電位がＬｏｗならば正極性の黒表示、ノードＰＩＸの電位がＨｉｇｈならば正極性の白表示となり、共通電極ＣＯＭの電位がＨｉｇｈであるときに、ノードＰＩＸの電位がＬｏｗならば負極性の白表示、ノードＰＩＸの電位がＨｉｇｈならば負極性の黒表示となる。従って、ノードＰＩＸの電位がリフレッシュされるごとに、表示階調をほぼ維持したまま液晶印加電圧の向きが反転するように液晶が駆動されることになり、液晶印加電圧の実効値が正負で一定となる液晶の交流駆動が可能になる。
また、ここでは、一例として、図２７に示すように、共通電極ＣＯＭに供給される２値レベルを、スイッチ回路ＳＷ１が導通している期間にのみ反転させる。これによれば、共通電極ＣＯＭに供給される２値レベルが、画素電極がスイッチ回路ＳＷ１を介してソースラインＳＬ（ｊ）に接続されている期間にのみ反転するので、画素電極電位がソースラインＳＬ（ｊ）の電位に固定された状態で共通電極電位が反転する。従って、保持中の画素電極電位、特にリフレッシュ期間における画素電極電位が、ノードＰＩＸがフローティングの際に共通電極電位の反転によって受けるような変動を受けずに済む。
以上のように、本実施形態によれば、表示装置に多階調表示モード（第２の表示モード）とメモリ回路動作モード（第１の表示モード）との両方の機能を持たせることができる。メモリ回路動作モード時には、静止画など時間変化の少ない画像を表示することで、映像信号発生回路で多階調画像を表示するためのアンプ等の回路やデータ供給動作を停止させることができるため、低消費電力を実現することができる。さらに、メモリ回路動作モード時には、画素４０内で電位をリフレッシュすることができるため、再度ソースラインＳＬ（ｊ）を充放電しながら画素４０のデータを書き換える必要がないため、消費電力を削減することができる。また、画素４０内でデータ極性を反転することができるため、極性反転時に反転した表示データをソースラインＳＬ（ｊ）に充放電しながらデータを書き換える必要がないため、消費電力を削減することができる。
そして、メモリ回路としての画素回路ＭＲ９には、リフレッシュ動作を行うためのインバータの貫通電流などといった消費電力が莫大に増加する要素が存在しないため、メモリ回路動作モード自体の消費電力を従来よりも大幅に削減することができる。
なお、実施の形態１の各メモリ回路ＭＲを表示装置のＣＳドライバ内などの駆動回路内に配置されるようにメモリ装置１を備えた、表示装置も構成可能である。このような場合に、例えば保持したデータの２値論理レベルをメモリセルから直接出力として用いるなどの使用例が挙げられる。図１のメモリ回路ＭＲ１を用いれば、トランジスタが全てＮチャネル型のＴＦＴからなるので、アモルファスシリコンで作製された表示パネルにモノリシックで作り込まれる駆動回路内に当該メモリセルを形成することができる。
本発明のメモリ装置は、上記課題を解決するために、
メモリセルがマトリクス状に配置されたメモリアレイと、上記メモリアレイの各ロウを駆動するロウドライバと、上記メモリアレイの各コラムを駆動するコラムドライバとを備えるメモリ装置であって、
上記メモリアレイのロウごとに設けられるとともに同じロウの各上記メモリセルに接続された第１の配線と、
上記メモリセルに接続された、第２の配線および第３の配線と、
上記メモリアレイのコラムごとに設けられるとともに同じコラムの各上記メモリセルに接続されて、上記コラムドライバによって２値論理レベルを表す第１の電位レベルと第２の電位レベルとのそれぞれが供給されるように駆動される第４の配線とを備えており、
上記メモリセルは、スイッチ回路、第１保持部、転送部、第２保持部、および、第１制御部を備えており、
上記スイッチ回路は、上記ロウドライバにより上記第１の配線を介して駆動されることによって、上記第４の配線と上記第１保持部との間の導通と遮断とを選択的に行い、
上記第１保持部は、上記第１保持部に入力される上記２値論理レベルを保持し、
上記転送部は、上記第２の配線を介して駆動されることによって、上記第１保持部に保持されている上記２値論理レベルを第１保持部が保持したまま上記第２保持部へ転送する転送動作と、上記転送動作を行わない非転送動作とを選択的に行い、
上記第２保持部は、上記第２保持部に入力される上記２値論理レベルを保持し、
上記第１制御部は、上記第３の配線を介して駆動されることによって第１の動作を行う状態または第２の動作を行う状態に選択的に制御され、
上記第１の動作は、上記第２保持部に保持されている上記２値論理レベルが上記第１の電位レベルであるか上記第２の電位レベルであるかという制御情報に応じて、上記第１制御部への入力を取り込んで上記第１制御部の出力として上記第１保持部に供給するアクティブ状態となるか、上記第１制御部の出力を停止する非アクティブ状態となるかを選択して行う動作であり、
上記第２の動作は、上記制御情報に関わらず上記第１制御部の出力を停止する動作であり、
上記第１制御部の入力に設定された電位の供給を行う供給源を備えていることを特徴としている。
上記の発明によれば、例えばメモリセルにデータの書き込みを行いたい場合に、書き込むデータに対応する第１電位レベルまたは第２電位レベルの２値論理レベルをコラムドライバから第４の配線に供給する。そして、第４の配線からスイッチ回路を介して第１保持部に当該２値論理レベルを保持させれば、転送部の転送動作によって第２保持部にも同じ２値論理レベルを保持させることができる。第１制御部は、第２保持部に第１の電位レベルが保持されているときにアクティブ状態となる構成と、第２保持部に第２の電位レベルが保持されているときにアクティブ状態となる構成との２通りを取り得るが、いずれの場合にも、供給源の電位が、第１制御部が第１の動作を行う期間の終了時には第１制御部のアクティブレベルの反転レベルを供給するように設定されていれば、転送部に非転送動作を行わせた状態で、第１制御部にアクティブ状態となる第１の動作を行わせると、第１保持部はそれまで保持していた２値論理レベルの反転レベルを保持するとともに第２保持部はそれまで保持していた２値論理レベルを保持する状態となる。一方、転送部に非転送動作を行わせた状態で、第１制御部に非アクティブ状態となる第２の動作を行わせる場合には、第１保持部も第２保持部もそれまで保持していた２値論理レベルを保持する状態となる。
ここで、コラムドライバから第４の配線に第１制御部のアクティブレベルを供給し、スイッチ回路を介して第１保持部を上記アクティブレベルに書き換えれば、その後に転送部に転送動作を行わせることにより、第１保持部と第２保持部との両方が、書き込み時の反転レベルの２値論理レベルを保持する状態となる。これにより、メモリセルはリフレッシュを行うことができる。このリフレッシュは上記と同様の動作を繰り返すことで繰り返すことが可能である。このリフレッシュによれば、コラムドライバから供給された同じ書き込みデータに対して、リフレッシュが行われる度に、保持される２値論理レベルは反転していく。
このように、本構成によれば、各メモリセルに対して、第１保持部に２値論理データを書き込んだ後に、インバータを用いることなく、第１の電位レベルと第２の電位レベルとうちの一方を第４の配線から供給し、他方を供給源から供給することによって、メモリセルに書き込んだ２値論理データに対応する２値論理レベルを、レベル反転させながらリフレッシュすることができる。そして、リフレッシュされた状態では第１保持部と第２保持部との２値論理レベルが互いに等しいため、転送部に転送動作を行わせても第１保持部および第２保持部の電位レベルに変化がない。これにより、リフレッシュした２値論理レベルを、転送部を転送動作する状態にしながら第１保持部と第２保持部との両方で長時間保持することが可能になる。このとき、第１保持部と第２保持部とが転送部を介して接続されているので、転送部の転送素子にオフリーク電流が存在することは２値論理レベルの保持とは無関係になる。また、２値論理レベルは、全体として第１保持部と第２保持部との和で表される大きな電気容量に保持されている状態となり、外部からのノイズの影響によっても２値論理レベルの電位は変動しにくい。
従って、転送部に用いられる転送素子にオフリーク電流が存在しても、第２データ保持部の２値論理レベルを保持する保持ノードの電位は、第１保持部の保持ノードの電位とともに長時間保持されるために変動しにくい。従来のメモリセルでは、リフレッシュされた状態では、第１保持部と第２保持部とが転送部の転送素子によって電気的に分離された状態で互いに異なる２値論理レベルを保持する時間が長かったため、転送素子のオフリーク電流が第２保持部の電位に大きな影響を与えていた。
また、第２保持部の保持ノードの電位が変動したとしても、第１の動作を行っている第１制御部に対する制御情報がアクティブレベルと非アクティブレベルとの間で入れ替わってしまうほど変動時間は長くない。
また、仮に第１制御部にインバータが存在していると仮定した場合には、インバータが動作するアクティブレベルとしてＨｉｇｈレベルとＬｏｗレベルという２つの相補的なレベルが存在するため、第２保持部の電位がインバータに同じ動作を安定に維持させるレベルとして存在し得る範囲は狭い。例えば、第２保持部の電位をＬｏｗレベルとして、Ｐチャネル型トランジスタがＯＮ状態、Ｎチャネル型トランジスタがＯＦＦ状態となるようにインバータを動作させているときに、Ｐチャネル型トランジスタのゲート電位が少し上昇すると、Ｎチャネル型トランジスタが導通する危険性がある。しかし、この状況を回避するためにＮチャネル型トランジスタの閾値電圧を大きく設計すると、Ｐチャネル型トランジスタがＯＦＦ状態、Ｎチャネル型トランジスタがＯＮ状態となるように動作させたいときにＨｉｇｈレベルがアクティブレベルとして機能する範囲が狭くなってしまう。これに対して、上記の発明では第１制御部のアクティブレベルは第１の電位レベルと第２の電位レベルとのいずれか一方であるので、第１制御部に対する制御情報が非アクティブレベルとして存在する範囲を広く取ることにより、非アクティブレベルがアクティブレベルへ変動する危険性は小さくなる。一方、アクティブレベルは第１制御部の第１の動作におけるアクティブ状態の初期に機能すれば、供給部から第１保持部への出力の目的は容易に達成されるため、最終的に非アクティブレベルへ変動したとしても、第１制御部の誤動作を招来しにくい。従って、第２保持部の保持ノードの電位が変動したとしても、第１制御部が誤動作してしまわないようなマージンの大きい設計を容易に行うことができる。これは例えば、第１制御部への制御情報がトランジスタのゲートに入力される場合を挙げると、当該トランジスタの閾値電圧を大きくして、非アクティブレベルとなるべき第２保持部の電位が変動しても、ゲート・ソース間電圧がトランジスタの閾値電圧を越えにくいような設計を行うことに相当する。
さらに、第２保持部の保持ノードの電位が変動しても、第１制御部が第２の動作を行っていれば、誤動作は起こらない。
従って、２つの保持部の間で２値論理データの転送を行う転送部に用いられる転送素子にオフリーク電流が存在しても、一方の保持部が保持する２値論理レベルに基づいてリフレッシュ動作を行う回路に、消費電流の増加や誤動作のない本来の動作を適切に行わせることができるメモリ装置を実現することができるという効果を奏する。
本発明のメモリ装置は、上記課題を解決するために、
上記第１制御部は、
上記第２保持部に保持されている上記２値論理レベルを上記制御情報としての導通遮断の制御信号とする第１のスイッチと、
上記第３の配線に供給される信号を導通遮断の制御信号とする第２のスイッチとを備えており、
上記第１のスイッチと上記第２のスイッチとは、上記第１制御部の入力と上記第１制御部の出力との間に、上記第１のスイッチが上記第１制御部の入力側に配置されるように、互いに直列に接続されていることを特徴としている。
上記の発明によれば、各メモリセルに対して、第１保持部に２値論理データを書き込んだ後に、インバータを用いることなく、第１の電位レベルと第２の電位レベルとうちの一方を第４の配線から供給し、他方を供給源から供給する構成を容易に実現することができるという効果を奏する。
本発明のメモリ装置は、上記課題を解決するために、
上記メモリセルに対するデータの書き込みモードにおいて、
上記コラムドライバから上記第４の配線に上記データに対応する上記２値論理レベルを供給した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記スイッチ回路を導通させることにより上記メモリセルに上記２値論理レベルを書き込み、上記メモリセルに上記２値論理レベルが書き込まれた状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記転送部によって上記転送動作を行う、第１のステップを実行し、
上記第１のステップに続いて、
上記第１制御部に上記第２の動作を行わせた状態、かつ、上記転送部に上記非転送動作を行わせた状態として上記スイッチ回路を導通させることにより、上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルと同じ上記２値論理レベルを上記第４の配線を介して上記第１保持部に入力する、第２のステップと、
上記第２のステップに続いて、上記スイッチ回路を遮断した状態、かつ、上記転送部に上記非転送動作を行わせた状態として上記第１制御部によって上記第１の動作を行うとともに、上記第１の動作の終了時には上記供給源から上記第１制御部の入力に上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルの反転レベルの上記２値論理レベルを供給している状態とする、第３のステップと、
上記第３のステップに続いて、上記スイッチ回路を遮断した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記転送部によって上記転送動作を行う、第４のステップとを含む、上記第２のステップの開始から上記第４のステップの終了までの一連の動作を１回以上実行することを特徴としている。
上記の発明によれば、各メモリセルに対して、第１保持部に２値論理データを書き込んだ後に、第１の電位レベルと第２の電位レベルとのうちの一方を第４の配線から供給し、他方を供給源から供給することによって、メモリセルに書き込んだ２値論理データに対応する２値論理レベルを、レベル反転させながらリフレッシュすることができるという効果を奏する。
また、一般の従来のダイナミックメモリ回路においてビット線の電位を破壊読み出ししながらリフレッシュするのに必要となるような周辺回路を削減することができるという効果を奏する。
本発明のメモリ装置は、上記課題を解決するために、
上記第１保持部は一端が上記２値論理レベルの保持ノードとなる第１の容量であり、
上記第２保持部は一端が上記２値論理レベルの保持ノードとなる第２の容量であり、
上記第１の容量の容量値は上記第２の容量の容量値よりも大きく、
上記転送部は第３のスイッチからなることを特徴としている。
上記の発明によれば、第３のスイッチをＯＮ状態とするだけで、第１の容量と第２の容量との間での電荷移動によって、第２の容量の電圧が、第３のスイッチをＯＮ状態とする前の第１の容量の電圧に近くなるようにすることが容易となる。第１の容量の容量値が第２の容量の容量値よりも大きいほどこの効果は大きくなる。従って、転送部を容易に実現することができるという効果を奏する。
本発明のメモリ装置は、上記課題を解決するために、
上記第１保持部は一端が上記２値論理レベルの保持ノードとなる第１の容量であり、
上記第２保持部は一端が上記２値論理レベルの保持ノードとなる第２の容量であり、
上記第１の容量の容量値は上記第２の容量の容量値よりも大きく、
上記転送部は第３のスイッチからなり、
上記スイッチ回路、上記第１のスイッチ、上記第２のスイッチ、および、上記第３のスイッチは、Ｎチャネル型の電界効果トランジスタであることを特徴としている。
上記の発明によれば、スイッチ回路、第１のスイッチ、第２のスイッチ、および、第３のスイッチが、互いに同極性であるＮチャネル型の電界効果トランジスタであることにより、スイッチ回路、第１のスイッチ、第２のスイッチ、および、第３のスイッチをメモリセルに同時に作り込むことができ、製造プロセスが容易になるという効果を奏する。また、Ｎチャネル型であることにより、メモリセルをアモルファスシリコンを用いて製造することができるという効果を奏する。
本発明のメモリ装置は、上記課題を解決するために、
上記第１保持部は一端が上記２値論理レベルの保持ノードとなる第１の容量であり、
上記第２保持部は一端が上記２値論理レベルの保持ノードとなる第２の容量であり、
上記第１の容量の容量値は上記第２の容量の容量値よりも大きく、
上記転送部は第３のスイッチからなり、
上記スイッチ回路、上記第１のスイッチ、上記第２のスイッチ、および、上記第３のスイッチは、Ｐチャネル型の電界効果トランジスタであることを特徴としている。
上記の発明によれば、スイッチ回路、第１のスイッチ、第２のスイッチ、および、第３のスイッチが、互いに同極性であるＰチャネル型の電界効果トランジスタであることにより、スイッチ回路、第１のスイッチ、第２のスイッチ、および、第３のスイッチをメモリセルに同時に作り込むことができ、製造プロセスが容易になるという効果を奏する。
本発明のメモリ装置は、上記課題を解決するために、
上記第２の配線は上記供給源を兼ねており、
上記第３のステップの間は、上記第２の配線に、上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルの反転レベルの上記２値論理レベルを供給することを特徴としている。
上記の発明によれば、第２の配線が、転送部が非転送動作を行う第３のステップに供給源を兼ねることにより、メモリ装置の構成を簡略化することができるという効果を奏する。
本発明のメモリ装置は、上記課題を解決するために、
上記供給源は独立した配線であり、
上記第３のステップの間は、上記供給源に、上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルの反転レベルの上記２値論理レベルを供給することを特徴としている。
上記の発明によれば、供給源が独立した配線であるので、他の配線に供給する電位と関係なく電位を設定することができるという効果を奏する。
本発明のメモリ装置は、上記課題を解決するために、
上記第２の配線は上記第３の配線を兼ねており、
上記転送部が転送動作する状態であるときに上記第１制御部が上記第２の動作を行う状態に制御される一方、上記転送部が非転送動作を行う状態であるときに上記第１制御部が上記第１の動作を行う状態に制御され、
上記供給源は独立した配線であり、
上記第３のステップの間は、上記供給源に、上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルの反転レベルの上記２値論理レベルを供給することを特徴としている。
上記の発明によれば、転送部の転送動作と第１制御部の第１の動作とで動作論理が逆になるように第２の配線が第３の配線を兼ねるので、メモリ装置の構成を簡略化することができるという効果を奏する。
本発明のメモリ装置は、上記課題を解決するために、
上記第１保持部は一端が上記２値論理レベルの保持ノードとなる第１の容量であり、
上記第２保持部は一端が上記２値論理レベルの保持ノードとなる第２の容量であり、
上記第１の容量の容量値は上記第２の容量の容量値よりも大きく、
上記転送部は第３のスイッチからなり、
上記メモリアレイのロウごとに設けられ、同じロウの各上記第２の容量の他端に接続された第５の配線を備えており、
上記第４のステップにおいて、上記スイッチ回路を遮断した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記転送部によって上記転送動作を行う動作を一旦行った後に続いて、上記スイッチ回路を遮断した状態、かつ、上記転送部に上記転送動作を行わせた状態のまま、上記第１制御部に上記第１の動作を行わせる第１の期間が設けられており、
上記第１制御部が上記第１の動作を行うときに上記第１制御部を上記アクティブ状態とする上記制御情報が上記第１の電位レベルと上記第２の電位レベルとのうちの高いほうのレベルである場合には、上記第５の配線に、Ｌｏｗ電位からＨｉｇｈ電位に立ち上がるパルスを供給し、
上記第１制御部が上記第１の動作を行うときに上記第１制御部を上記アクティブ状態とする上記制御情報が上記第１の電位レベルと上記第２の電位レベルとのうちの低いほうのレベルである場合には、上記第５の配線に、Ｈｉｇｈ電位からＬｏｗ電位に立ち上がるパルスを供給することを特徴としている。
上記の発明によれば、第１保持部はＨｉｇｈ電位およびＬｏｗ電位を長期間保持することができるため、保持するデータの極性反転の周波数を低下させることが可能となる。極性反転では第１の容量や第２の容量の充放電に関わる消費電流が発生するので、充放電の回数を減らせる分だけ消費電流を低減することができるという効果を奏する。
本発明のメモリ装置は、上記課題を解決するために、
上記第１の期間には、上記第４の配線に、上記第１制御部が上記第１の動作を行うときに上記第１制御部を上記非アクティブ状態とする上記制御情報に相当するレベルと同じ上記２値論理レベルを供給することを特徴としている。
上記の発明によれば、第１保持部が保持する電位が第４の配線に供給される２値論理レベルである場合には、もともとオフリークが大きなスイッチ回路を用いても、あるいは、第４の配線のＬｏｗ電位が第１保持部のＬｏｗ電位よりも低くなることによってスイッチ回路の第４配線側へのオフリークが大きくなるときでも、もしくは、第４の配線のＨｉｇｈ電位が第１保持部のＨｉｇｈ電位よりも高くなることによってスイッチ回路の第１保持部側へのオフリークが大きくなるときでも、第１保持部の電位が変動することを抑制することができるという効果を奏する。
本発明のメモリ装置は、上記課題を解決するために、
上記メモリセルに対するデータの読み出しモードにおいて、
上記コラムドライバから上記第４の配線に上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルと同じ上記２値論理レベルを供給した状態、かつ、上記転送部に上記非転送動作を行わせた状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として、上記スイッチ回路を導通させることにより上記メモリセルに上記２値論理レベルを書き込む第５のステップと、
上記第５のステップに続いて、上記スイッチ回路を導通させた状態、かつ、上記転送部に上記非転送動作を行わせた状態として、上記第１制御部に上記第１の動作を行わせる第６のステップと、
上記第６のステップに続いて、上記スイッチ回路を導通させた状態、かつ、上記転送部に上記非転送動作を行わせた状態として、上記第４の配線の電位を上記コラムドライバによってセンスすることにより、上記メモリセルに保持されていたデータを判定する第７のステップとを行うことを特徴としている。
上記の発明によれば、メモリセルに書き込まれている２値論理データが第１の電位レベルであるか第２の電位レベルであるかに応じて、第６のステップ後に第４の配線に現れる電位レベルの極性が異なるので、データの読み出しを容易に行うことができるという効果を奏する。
本発明のメモリ装置は、上記課題を解決するために、
上記第７のステップに続いて、上記スイッチ回路を遮断した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として、上記転送部に上記転送動作を行わせる第８のステップを実行し、
上記第８のステップに続いて、
上記転送部に上記非転送動作を行わせた状態、かつ、上記コラムドライバから上記第４の配線に上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルと同じ上記２値論理レベルを供給した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として、上記スイッチ回路を導通させる第９のステップと、
上記第９のステップに続いて、上記スイッチ回路を遮断した状態、かつ、上記転送部に上記非転送動作を行わせた状態として、上記第１制御部に上記第１の動作を行わせる第１０のステップと、
上記第１０のステップに続いて、上記スイッチ回路を遮断した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として、上記転送部に上記転送動作を行わせる第１１のステップとを含む、上記第９のステップの開始から上記第１１のステップの終了までの一連の動作を１回以上実行することを特徴としている。
上記の発明によれば、データを読み出したときは、メモリセルの２値論理レベルは書き込み時から反転しているため、この極性を書き込み時のものに戻してリフレッシュすることができるという効果を奏する。また、データを読み出したときは、第４の配線の容量に十分な充電が行われている状態であるので、読み出し後のデータ復元に際して、一般の従来のダイナミックメモリ回路においてビット線の電位を破壊読み出ししながらリフレッシュするのに必要となるような周辺回路を削減することができるという効果を奏する。
本発明の表示装置は、上記課題を解決するために、
上記メモリ装置を備えた表示装置であって、
上記第１保持部に、上記第１保持部が上記２値論理レベルを保持する保持ノードに画素電極が接続された液晶容量を備えており、
上記第１の配線が走査信号線を兼ねるとともに、上記第４の配線がデータ信号線を兼ねており、
上記ロウドライバにより上記第１の配線を介して上記スイッチ回路を駆動するとともに、上記コラムドライバから上記第４の配線および上記スイッチ回路を介して上記第１保持部にデータ信号を供給することにより、上記液晶容量に電圧を印加して表示を行うことを特徴としている。
上記の発明によれば、液晶容量の画素電極は第１保持部の保持ノードに接続されており、第１の配線が走査信号線を兼ねるとともに、第４の配線がデータ信号線を兼ねる。また、このとき、スイッチ回路は画素の選択素子として機能することが可能である。従って、
第１保持部が保持している電位を用いて画像表示を行うことができるという効果を奏する。
本発明の表示装置は、上記課題を解決するために、
上記メモリセルに、上記データ信号として上記２値論理レベルを供給して表示を行う第１の表示モードを実行することを特徴としている。
上記の発明によれば、メモリセルに２値論理レベルからなるデータを書き込み、リフレッシュしながら保持することにより、明暗を表示することができる。従って、メモリセルへの書き込み動作を用いて静止画などの時間変化の少ない表示を行うことができるという効果を奏する。
本発明の表示装置は、上記課題を解決するために、
上記第１の表示モードにおいては、
上記コラムドライバから上記第４の配線に上記データ信号に対応する上記２値論理レベルを供給した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記スイッチ回路を導通させることにより上記メモリセルに上記２値論理レベルを書き込み、上記メモリセルに上記２値論理レベルが書き込まれた状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記転送部によって上記転送動作を行う、ステップＡを実行し、
上記ステップＡに続いて、
上記第１制御部に上記第２の動作を行わせた状態、かつ、上記転送部に上記非転送動作を行わせた状態として上記スイッチ回路を導通させることにより、上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルと同じ上記２値論理レベルを上記第４の配線を介して上記第１保持部に入力する、ステップＢと、
上記ステップＢに続いて、上記スイッチ回路を遮断した状態、かつ、上記転送部に上記非転送動作を行わせた状態として上記第１制御部によって上記第１の動作を行うとともに、上記第１の動作の終了時には上記供給源から上記第１制御部の入力に上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルの反転レベルの上記２値論理レベルを供給している状態とする、ステップＣと、
上記ステップＣに続いて、上記スイッチ回路を遮断した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記転送部によって上記転送動作を行う、ステップＤとを含む、上記ステップＢの開始から上記ステップＤの終了までの一連の動作を１回以上実行することを特徴としている。
上記の発明によれば、各メモリセルに対して、第１保持部にデータ信号を書き込んだ後に、第１の電位レベルと第２の電位レベルとうちの一方を第４の配線から供給し、他方を供給源から供給することによって、メモリセルに書き込んだデータ信号に対応する２値論理レベルを、レベル反転させながらリフレッシュすることができるという効果を奏する。
本発明の表示装置は、上記課題を解決するために、
上記液晶容量の共通電極を２値レベルに反転交流駆動することを特徴としている。
上記の発明によれば、液晶容量の共通電極を２値レベルに反転交流駆動することにより、液晶容量を正極性と負極性とに交流駆動しながら、明暗を表示することができるという効果を奏する。
本発明の表示装置は、上記課題を解決するために、
上記共通電極に供給される２値レベルは上記第１の電位レベルと上記第２の電位レベルとからなることを特徴としている。
上記の発明によれば、正極性と負極性とのそれぞれの液晶印加電圧について、黒表示および白表示を第１の電位レベルおよび第２の電位レベルのみによって容易に実現することができるという効果を奏する。
本発明の表示装置は、上記課題を解決するために、
上記共通電極に供給される２値レベルを、上記スイッチ回路が導通している期間にのみ反転することを特徴としている。
上記の発明によれば、共通電極に供給される２値レベルが、画素電極がスイッチ回路を介して第４の配線に接続されている期間にのみ反転するので、画素電極電位が第４の配線の電位に固定された状態で共通電極電位が反転する。従って、保持中の画素電極電位、特にリフレッシュ期間における画素電極電位が、共通電極電位の反転によって変動する影響を受けずに済むという効果を奏する。
本発明の表示装置は、上記課題を解決するために、
上記コラムドライバは、上記第４の配線に２値レベルよりも電位レベル数の多い上記データ信号である多値レベルデータ信号を供給することが可能であり、
上記メモリセルに上記多値レベルデータ信号を供給して、上記第１制御部に上記アクティブ状態になる上記第１の動作を行わせない状態で表示を行う第２の表示モードを実行することを特徴としている。
上記の発明によれば、第１制御部にアクティブ状態となる第１の動作をさせなければ、メモリセルは画像表示を行う通常の液晶セルの構成となるので、２値レベルよりも電位レベル数の多いデータ信号を供給して多階調表示を行う第２の表示モードを実行することができ、従って、第１の表示モードと第２の表示モードとを使って多用途の表示装置を実現することができるという効果を奏する。
本発明の表示装置は、上記課題を解決するために、
上記第１保持部が補助容量を兼ねることを特徴としている。
上記の発明によれば、第１保持部が補助容量を兼ねるので、補助容量を別途設けることなく、電荷漏れによる電位変動の少ない安定した画像表示を行うことができるという効果を奏する。
本発明のメモリ装置の駆動方法は、上記課題を解決するために、
上記メモリ装置にデータを書き込むメモリ装置の駆動方法であって、
上記コラムドライバから上記第４の配線に上記データに対応する上記２値論理レベルを供給した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記スイッチ回路を導通させることにより上記メモリセルに上記２値論理レベルを書き込み、上記メモリセルに上記２値論理レベルが書き込まれた状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記転送部によって上記転送動作を行う、第１のステップを実行し、
上記第１のステップに続いて、
上記第１制御部に上記第２の動作を行わせた状態、かつ、上記転送部に上記非転送動作を行わせた状態として上記スイッチ回路を導通させることにより、上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルと同じ上記２値論理レベルを上記第４の配線を介して上記第１保持部に入力する、第２のステップと、
上記第２のステップに続いて、上記スイッチ回路を遮断した状態、かつ、上記転送部に上記非転送動作を行わせた状態として上記第１制御部によって上記第１の動作を行うとともに、上記第１の動作の終了時には上記供給源から上記第１制御部の入力に上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルの反転レベルの上記２値論理レベルを供給している状態とする、第３のステップと、
上記第３のステップに続いて、上記スイッチ回路を遮断した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記転送部によって上記転送動作を行う、第４のステップとを含む、上記第２のステップの開始から上記第４のステップの終了までの一連の動作を１回以上実行することを特徴としている。
上記の発明によれば、各メモリセルに対して、第１保持部に２値論理データを書き込んだ後に、第１の電位レベルと第２の電位レベルとうちの一方を第４の配線から供給し、他方を供給源から供給することによって、メモリセルに書き込んだ２値論理データに対応する２値論理レベルを、レベル反転させながらリフレッシュすることができるという効果を奏する。
本発明のメモリ装置の駆動方法は、上記課題を解決するために、
上記メモリ装置からデータを読み出すメモリ装置の駆動方法であって、
上記メモリセルに対するデータの読み出しモードにおいて、
上記コラムドライバから上記第４の配線に上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルと同じ上記２値論理レベルを供給した状態、かつ、上記転送部に上記非転送動作を行わせた状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として、上記スイッチ回路を導通させることにより上記メモリセルに上記２値論理レベルを書き込む第５のステップと、
上記第５のステップに続いて、上記スイッチ回路を導通させた状態、かつ、上記転送部に上記非転送動作を行わせた状態として、上記第１制御部に上記第１の動作を行わせる第６のステップと、
上記第６のステップに続いて、上記スイッチ回路を導通させた状態、かつ、上記転送部に上記非転送動作を行わせた状態として、上記第４の配線の電位を上記コラムドライバによってセンスすることにより、上記メモリセルに保持されていたデータを判定する第７のステップとを行うことを特徴としている。
上記の発明によれば、メモリセルに書き込まれている２値論理データが第１の電位レベルであるか第２の電位レベルであるかに応じて、第６のステップ後に第４の配線に現れる電位レベルの極性が異なるので、データの読み出しを容易に行うことができるという効果を奏する。
本発明のメモリ装置の駆動方法は、上記課題を解決するために、
上記第７のステップに続いて、上記スイッチ回路を遮断した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として、上記転送部に上記転送動作を行わせる第８のステップを実行し、
上記第８のステップに続いて、
上記転送部に上記非転送動作を行わせた状態、かつ、上記コラムドライバから上記第４の配線に上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルと同じ上記２値論理レベルを供給した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として、上記スイッチ回路を導通させる第９のステップと、
上記第９のステップに続いて、上記スイッチ回路を遮断した状態、かつ、上記転送部に上記非転送動作を行わせた状態として、上記第１制御部に上記第１の動作を行わせる第１０のステップと、
上記第１０のステップに続いて、上記スイッチ回路を遮断した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として、上記転送部に上記転送動作を行わせる第１１のステップとを含む、上記第９のステップの開始から上記第１１のステップの終了までの一連の動作を１回以上実行することを特徴としている。
上記の発明によれば、データを読み出したときは、メモリセルの２値論理レベルは書き込み時から反転しているため、この極性を書き込み時のものに戻してリフレッシュすることができるという効果を奏する。
本発明の表示装置の駆動方法は、上記課題を解決するために、
上記表示装置に上記データ信号を書き込んで表示を行う表示装置の駆動方法であって、
上記コラムドライバから上記第４の配線に上記データ信号に対応する上記２値論理レベルを供給した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記スイッチ回路を導通させることにより上記メモリセルに上記２値論理レベルを書き込み、上記メモリセルに上記２値論理レベルが書き込まれた状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記転送部によって上記転送動作を行う、ステップＡを実行し、
上記ステップＡに続いて、
上記第１制御部に上記第２の動作を行わせた状態、かつ、上記転送部に上記非転送動作を行わせた状態として上記スイッチ回路を導通させることにより、上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルと同じ上記２値論理レベルを上記第４の配線を介して上記第１保持部に入力する、ステップＢと、
上記ステップＢに続いて、上記スイッチ回路を遮断した状態、かつ、上記転送部に上記非転送動作を行わせた状態として上記第１制御部によって上記第１の動作を行うとともに、上記第１の動作の終了時には上記供給源から上記第１制御部の入力に上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルの反転レベルの上記２値論理レベルを供給している状態とする、ステップＣと、
上記ステップＣに続いて、上記スイッチ回路を遮断した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記転送部によって上記転送動作を行う、ステップＤとを含む、上記ステップＢの開始から上記ステップＤの終了までの一連の動作を１回以上実行する、第１の表示モードを実行することを特徴としている。
上記の発明によれば、メモリセルに２値論理レベルからなるデータを書き込み、リフレッシュしながら保持することにより、明暗を表示することができる。従って、メモリセルへの書き込み動作を用いて静止画などの時間変化の少ない表示を行うことができるという効果を奏する。
また、各メモリセルに対して、第１保持部にデータ信号を書き込んだ後に、第１の電位レベルと第２の電位レベルとうちの一方を第４の配線から供給し、他方を供給源から供給することによって、メモリセルに書き込んだデータ信号に対応する２値論理レベルを、レベル反転させながらリフレッシュすることができるという効果を奏する。
本発明の表示装置の駆動方法は、上記課題を解決するために、
上記液晶容量の共通電極を２値レベルに反転交流駆動することを特徴としている。
上記の発明によれば、液晶容量の共通電極を２値レベルに反転交流駆動することにより、液晶容量を正極性と負極性とに交流駆動しながら、明暗を表示することができるという効果を奏する。
本発明の表示装置の駆動方法は、上記課題を解決するために、
上記共通電極に供給される２値レベルは上記第１の電位レベルと上記第２の電位レベルとからなることを特徴としている。
上記の発明によれば、正極性と負極性とのそれぞれの液晶印加電圧について、黒表示および白表示を第１の電位レベルおよび第２の電位レベルのみによって容易に実現することができるという効果を奏する。
本発明の表示装置の駆動方法は、上記課題を解決するために、
上記共通電極に供給される２値レベルを、上記スイッチ回路が導通している期間にのみ反転することを特徴としている。
上記の発明によれば、共通電極に供給される２値レベルが、画素電極がスイッチ回路を介して第４の配線に接続されている期間にのみ反転するので、画素電極電位が第４の配線の電位に固定された状態で共通電極電位が反転する。従って、保持中の画素電極電位、特にリフレッシュ期間における画素電極電位が、共通電極電位の反転によって変動する影響を受けずに済むという効果を奏する。
本発明の表示装置の駆動方法は、上記課題を解決するために、
上記第４の配線に２値レベルよりも電位レベル数の多い上記データ信号である多値レベルデータ信号を供給することを可能とした上記コラムドライバから、上記メモリセルに上記多値レベルデータ信号を供給して、上記第１制御部に上記アクティブ状態になる上記第１の動作を行わせない状態で表示を行う第２の表示モードを実行することを特徴としている。
上記の発明によれば、第１制御部にアクティブ状態となる第１の動作をさせなければ、メモリセルは画像表示を行う通常の液晶セルの構成となるので、２値レベルよりも電位レベル数の多いデータ信号を供給して多階調表示を行う第２の表示モードを実行することができ、従って、第１の表示モードと第２の表示モードとを使って多用途の表示装置を実現することができるという効果を奏する。
本発明は上述した各実施形態に限定されるものではなく、各実施形態を組み合わせて得られる形態や請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、携帯電話のディスプレイなどに好適に使用することができる。
１ メモリ装置
３ 液晶表示装置（表示装置）
１０ メモリアレイ
１４ ワード線制御回路１４（ロウドライバ）
１５ 書き込み／読み出し回路（コラムドライバ）
２０ メモリセル
４０ 画素（メモリセル）
ＳＣ１ スイッチ制御線（第１の配線）
ＤＴ１ データ転送制御線（第２の配線）
ＲＣ１ リフレッシュ出力制御線（第３の配線）
ＩＮ１ データ入力線（第４の配線）
Ｘｉ（１）（１≦ｉ≦ｎ） 第１ワード線（第１の配線）
Ｘｉ（２）（１≦ｉ≦ｎ） 第２ワード線（第２の配線、供給源）
Ｘｉ（３）（１≦ｉ≦ｎ） 第３ワード線（第３の配線）
Ｙｊ（１≦ｊ≦ｍ） ビット線（第４の配線）
ＲＰ１ リフレッシュ用パルス線（第５の配線）
ＳＷ１ スイッチ回路
ＤＳ１ 第１データ保持部（第１保持部）
ＤＳ２ 第２データ保持部（第２保持部）
ＴＳ１ データ転送部（転送部）
ＲＳ１ リフレッシュ出力制御部（第１制御部）
ＶＳ１ 供給源
Ｌ１、Ｌ２ 制御線（供給源）
Ｎ１〜Ｎ８ トランジスタ（Ｎチャネル型の電界効果トランジスタ）
Ｐ１〜Ｐ７ トランジスタ（Ｐチャネル型の電界効果トランジスタ）
Ｎ３、Ｐ５、Ｎ５、Ｐ５ トランジスタ（第１のスイッチ）
Ｎ４、Ｐ４、Ｐ６、Ｎ７ トランジスタ（第２のスイッチ）
Ｎ２、Ｐ２、Ｎ６、Ｐ７、 トランジスタ（第３のスイッチ）
Ｃａ１ 容量（第１の容量）
Ｃｂ１ 容量（第２の容量）
ＧＬ（ｉ）（１≦ｉ≦ｎ） ゲートライン（走査信号線）
ＳＬ（ｊ）（１≦ｊ≦ｍ） ソースライン（データ信号線）

Claims (27)

  1. メモリセルがマトリクス状に配置されたメモリアレイと、上記メモリアレイの各ロウを駆動するロウドライバと、上記メモリアレイの各コラムを駆動するコラムドライバとを備えるメモリ装置であって、
    上記メモリアレイのロウごとに設けられるとともに同じロウの各上記メモリセルに接続された第１の配線と、
    上記メモリセルに接続された、第２の配線および第３の配線と、
    上記メモリアレイのコラムごとに設けられるとともに同じコラムの各上記メモリセルに接続されて、上記コラムドライバによって２値論理レベルを表す第１の電位レベルと第２の電位レベルとのそれぞれが供給されるように駆動される第４の配線とを備えており、
    上記メモリセルは、スイッチ回路、第１保持部、転送部、第２保持部、および、第１制御部を備えており、
    上記スイッチ回路は、上記ロウドライバにより上記第１の配線を介して駆動されることによって、上記第４の配線と上記第１保持部との間の導通と遮断とを選択的に行い、
    上記第１保持部は、上記第１保持部に入力される上記２値論理レベルを保持し、
    上記転送部は、上記第２の配線を介して駆動されることによって、上記第１保持部に保持されている上記２値論理レベルを第１保持部が保持したまま上記第２保持部へ転送する転送動作と、上記転送動作を行わない非転送動作とを選択的に行い、
    上記第２保持部は、上記第２保持部に入力される上記２値論理レベルを保持し、
    上記第１制御部は、上記第３の配線を介して駆動されることによって第１の動作を行う状態または第２の動作を行う状態に選択的に制御され、
    上記第１の動作は、上記第２保持部に保持されている上記２値論理レベルが上記第１の電位レベルであるか上記第２の電位レベルであるかという制御情報に応じて、上記第１制御部への入力を取り込んで上記第１制御部の出力として上記第１保持部に供給するアクティブ状態となるか、上記第１制御部の出力を停止する非アクティブ状態となるかを選択して行う動作であり、
    上記第２の動作は、上記制御情報に関わらず上記第１制御部の出力を停止する動作であり、
    上記第１制御部の入力に設定された電位の供給を行う供給源を備えていることを特徴とするメモリ装置。
  2. 上記第１制御部は、
    上記第２保持部に保持されている上記２値論理レベルを上記制御情報としての導通遮断の制御信号とする第１のスイッチと、
    上記第３の配線に供給される信号を導通遮断の制御信号とする第２のスイッチとを備えており、
    上記第１のスイッチと上記第２のスイッチとは、上記第１制御部の入力と上記第１制御部の出力との間に互いに直列に接続されていることを特徴とする請求項１に記載のメモリ装置。
  3. 上記メモリセルに対するデータの書き込みモードにおいて、
    上記コラムドライバから上記第４の配線に上記データに対応する上記２値論理レベルを供給した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記スイッチ回路を導通させることにより上記メモリセルに上記２値論理レベルを書き込み、上記メモリセルに上記２値論理レベルが書き込まれた状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記転送部によって上記転送動作を行う、第１のステップを実行し、
    上記第１のステップに続いて、
    上記第１制御部に上記第２の動作を行わせた状態、かつ、上記転送部に上記非転送動作を行わせた状態として上記スイッチ回路を導通させることにより、上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルと同じ上記２値論理レベルを上記第４の配線を介して上記第１保持部に入力する、第２のステップと、
    上記第２のステップに続いて、上記スイッチ回路を遮断した状態、かつ、上記転送部に上記非転送動作を行わせた状態として上記第１制御部によって上記第１の動作を行うとともに、上記第１の動作の終了時には上記供給源から上記第１制御部の入力に上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルの反転レベルの上記２値論理レベルを供給している状態とする、第３のステップと、
    上記第３のステップに続いて、上記スイッチ回路を遮断した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記転送部によって上記転送動作を行う、第４のステップとを含む、上記第２のステップの開始から上記第４のステップの終了までの一連の動作を１回以上実行することを特徴とする請求項１または２に記載のメモリ装置。
  4. 上記第１保持部は一端が上記２値論理レベルの保持ノードとなる第１の容量であり、
    上記第２保持部は一端が上記２値論理レベルの保持ノードとなる第２の容量であり、
    上記第１の容量の容量値は上記第２の容量の容量値よりも大きく、
    上記転送部は第３のスイッチからなることを特徴とする請求項１から３までのいずれか１項に記載のメモリ装置。
  5. 上記第１保持部は一端が上記２値論理レベルの保持ノードとなる第１の容量であり、
    上記第２保持部は一端が上記２値論理レベルの保持ノードとなる第２の容量であり、
    上記第１の容量の容量値は上記第２の容量の容量値よりも大きく、
    上記転送部は第３のスイッチからなり、
    上記スイッチ回路、上記第１のスイッチ、上記第２のスイッチ、および、上記第３のスイッチは、Ｎチャネル型の電界効果トランジスタであることを特徴とする請求項２に記載のメモリ装置。
  6. 上記第１保持部は一端が上記２値論理レベルの保持ノードとなる第１の容量であり、
    上記第２保持部は一端が上記２値論理レベルの保持ノードとなる第２の容量であり、
    上記第１の容量の容量値は上記第２の容量の容量値よりも大きく、
    上記転送部は第３のスイッチからなり、
    上記スイッチ回路、上記第１のスイッチ、上記第２のスイッチ、および、上記第３のスイッチは、Ｐチャネル型の電界効果トランジスタであることを特徴とする請求項２に記載のメモリ装置。
  7. 上記第２の配線は上記供給源を兼ねており、
    上記第３のステップの間は、上記第２の配線に、上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルの反転レベルの上記２値論理レベルを供給することを特徴とする請求項３に記載のメモリ装置。
  8. 上記供給源は独立した配線であり、
    上記第３のステップの間は、上記供給源に、上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルの反転レベルの上記２値論理レベルを供給することを特徴とする請求項３に記載のメモリ装置。
  9. 上記第２の配線は上記第３の配線を兼ねており、
    上記転送部が転送動作する状態であるときに上記第１制御部が上記第２の動作を行う状態に制御される一方、上記転送部が非転送動作を行う状態であるときに上記第１制御部が上記第１の動作を行う状態に制御され、
    上記供給源は独立した配線であり、
    上記第３のステップの間は、上記供給源に、上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルの反転レベルの上記２値論理レベルを供給することを特徴とする請求項３に記載のメモリ装置。
  10. 上記メモリセルに対するデータの読み出しモードにおいて、
    上記コラムドライバから上記第４の配線に上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルと同じ上記２値論理レベルを供給した状態、かつ、上記転送部に上記非転送動作を行わせた状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として、上記スイッチ回路を導通させることにより上記メモリセルに上記２値論理レベルを書き込む第５のステップと、
    上記第５のステップに続いて、上記スイッチ回路を導通させた状態、かつ、上記転送部に上記非転送動作を行わせた状態として、上記第１制御部に上記第１の動作を行わせる第６のステップと、
    上記第６のステップに続いて、上記スイッチ回路を導通させた状態、かつ、上記転送部に上記非転送動作を行わせた状態として、上記第４の配線の電位を上記コラムドライバによってセンスすることにより、上記メモリセルに保持されていたデータを判定する第７のステップとを行うことを特徴とする請求項１から９までのいずれか１項に記載のメモリ装置。
  11. 上記第７のステップに続いて、上記スイッチ回路を遮断した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として、上記転送部に上記転送動作を行わせる第８のステップを実行し、
    上記第８のステップに続いて、
    上記転送部に上記非転送動作を行わせた状態、かつ、上記コラムドライバから上記第４の配線に上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルと同じ上記２値論理レベルを供給した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として、上記スイッチ回路を導通させる第９のステップと、
    上記第９のステップに続いて、上記スイッチ回路を遮断した状態、かつ、上記転送部に上記非転送動作を行わせた状態として、上記第１制御部に上記第１の動作を行わせる第１０のステップと、
    上記第１０のステップに続いて、上記スイッチ回路を遮断した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として、上記転送部に上記転送動作を行わせる第１１のステップとを含む、上記第９のステップの開始から上記第１１のステップの終了までの一連の動作を１回以上実行することを特徴とする請求項１０に記載のメモリ装置。
  12. 請求項１から１１までのいずれか１項に記載のメモリ装置を備えた表示装置であって、
    上記第１保持部に、上記第１保持部が上記２値論理レベルを保持する保持ノードに画素電極が接続された液晶容量を備えており、
    上記第１の配線が走査信号線を兼ねるとともに、上記第４の配線がデータ信号線を兼ねており、
    上記ロウドライバにより上記第１の配線を介して上記スイッチ回路を駆動するとともに、上記コラムドライバから上記第４の配線および上記スイッチ回路を介して上記第１保持部にデータ信号を供給することにより、上記液晶容量に電圧を印加して表示を行うことを特徴とする表示装置。
  13. 上記メモリセルに、上記データ信号として上記２値論理レベルを供給して表示を行う第１の表示モードを実行することを特徴とする請求項１２に記載の表示装置。
  14. 上記第１の表示モードにおいては、
    上記コラムドライバから上記第４の配線に上記データ信号に対応する上記２値論理レベルを供給した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記スイッチ回路を導通させることにより上記メモリセルに上記２値論理レベルを書き込み、上記メモリセルに上記２値論理レベルが書き込まれた状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記転送部によって上記転送動作を行う、ステップＡを実行し、
    上記ステップＡに続いて、
    上記第１制御部に上記第２の動作を行わせた状態、かつ、上記転送部に上記非転送動作を行わせた状態として上記スイッチ回路を導通させることにより、上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルと同じ上記２値論理レベルを上記第４の配線を介して上記第１保持部に入力する、ステップＢと、
    上記ステップＢに続いて、上記スイッチ回路を遮断した状態、かつ、上記転送部に上記非転送動作を行わせた状態として上記第１制御部によって上記第１の動作を行うとともに、上記第１の動作の終了時には上記供給源から上記第１制御部の入力に上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルの反転レベルの上記２値論理レベルを供給している状態とする、ステップＣと、
    上記ステップＣに続いて、上記スイッチ回路を遮断した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記転送部によって上記転送動作を行う、ステップＤとを含む、上記ステップＢの開始から上記ステップＤの終了までの一連の動作を１回以上実行することを特徴とする請求項１３に記載の表示装置。
  15. 上記液晶容量の共通電極を２値レベルに反転交流駆動することを特徴とする請求項１３に記載の表示装置。
  16. 上記共通電極に供給される２値レベルは上記第１の電位レベルと上記第２の電位レベルとからなることを特徴とする請求項１５に記載の表示装置。
  17. 上記共通電極に供給される２値レベルを、上記スイッチ回路が導通している期間にのみ反転することを特徴とする請求項１５または１６に記載の表示装置。
  18. 上記コラムドライバは、上記第４の配線に２値レベルよりも電位レベル数の多い上記データ信号である多値レベルデータ信号を供給することが可能であり、
    上記メモリセルに上記多値レベルデータ信号を供給して、上記第１制御部に上記アクティブ状態になる上記第１の動作を行わせない状態で表示を行う第２の表示モードを実行することを特徴とする請求項１２から１７までのいずれか１項に記載の表示装置。
  19. 上記第１保持部が補助容量を兼ねることを特徴とする請求項１２から１８までのいずれか１項に記載の表示装置。
  20. 請求項１に記載のメモリ装置にデータを書き込むメモリ装置の駆動方法であって、
    上記コラムドライバから上記第４の配線に上記データに対応する上記２値論理レベルを供給した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記スイッチ回路を導通させることにより上記メモリセルに上記２値論理レベルを書き込み、上記メモリセルに上記２値論理レベルが書き込まれた状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記転送部によって上記転送動作を行う、第１のステップを実行し、
    上記第１のステップに続いて、
    上記第１制御部に上記第２の動作を行わせた状態、かつ、上記転送部に上記非転送動作を行わせた状態として上記スイッチ回路を導通させることにより、上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルと同じ上記２値論理レベルを上記第４の配線を介して上記第１保持部に入力する、第２のステップと、
    上記第２のステップに続いて、上記スイッチ回路を遮断した状態、かつ、上記転送部に上記非転送動作を行わせた状態として上記第１制御部によって上記第１の動作を行うとともに、上記第１の動作の終了時には上記供給源から上記第１制御部の入力に上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルの反転レベルの上記２値論理レベルを供給している状態とする、第３のステップと、
    上記第３のステップに続いて、上記スイッチ回路を遮断した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記転送部によって上記転送動作を行う、第４のステップとを含む、上記第２のステップの開始から上記第４のステップの終了までの一連の動作を１回以上実行することを特徴とするメモリ装置の駆動方法。
  21. 請求項１に記載のメモリ装置からデータを読み出すメモリ装置の駆動方法であって、
    上記コラムドライバから上記第４の配線に上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルと同じ上記２値論理レベルを供給した状態、かつ、上記転送部に上記非転送動作を行わせた状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として、上記スイッチ回路を導通させることにより上記メモリセルに上記２値論理レベルを書き込む第５のステップと、
    上記第５のステップに続いて、上記スイッチ回路を導通させた状態、かつ、上記転送部に上記非転送動作を行わせた状態として、上記第１制御部に上記第１の動作を行わせる第６のステップと、
    上記第６のステップに続いて、上記スイッチ回路を導通させた状態、かつ、上記転送部に上記非転送動作を行わせた状態として、上記第４の配線の電位を上記コラムドライバによってセンスすることにより、上記メモリセルに保持されていたデータを判定する第７のステップとを行うことを特徴とするメモリ装置の駆動方法。
  22. 上記第７のステップに続いて、上記スイッチ回路を遮断した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として、上記転送部に上記転送動作を行わせる第８のステップを実行し、
    上記第８のステップに続いて、
    上記転送部に上記非転送動作を行わせた状態、かつ、上記コラムドライバから上記第４の配線に上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルと同じ上記２値論理レベルを供給した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として、上記スイッチ回路を導通させる第９のステップと、
    上記第９のステップに続いて、上記スイッチ回路を遮断した状態、かつ、上記転送部に上記非転送動作を行わせた状態として、上記第１制御部に上記第１の動作を行わせる第１０のステップと、
    上記第１０のステップに続いて、上記スイッチ回路を遮断した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として、上記転送部に上記転送動作を行わせる第１１のステップとを含む、上記第９のステップの開始から上記第１１のステップの終了までの一連の動作を１回以上実行することを特徴とする請求項２１に記載のメモリ装置の駆動方法。
  23. 請求項１２に記載の表示装置に上記データ信号を書き込んで表示を行う表示装置の駆動方法であって、
    上記コラムドライバから上記第４の配線に上記データ信号に対応する上記２値論理レベルを供給した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記スイッチ回路を導通させることにより上記メモリセルに上記２値論理レベルを書き込み、上記メモリセルに上記２値論理レベルが書き込まれた状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記転送部によって上記転送動作を行う、ステップＡを実行し、
    上記ステップＡに続いて、
    上記第１制御部に上記第２の動作を行わせた状態、かつ、上記転送部に上記非転送動作を行わせた状態として上記スイッチ回路を導通させることにより、上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルと同じ上記２値論理レベルを上記第４の配線を介して上記第１保持部に入力する、ステップＢと、
    上記ステップＢに続いて、上記スイッチ回路を遮断した状態、かつ、上記転送部に上記非転送動作を行わせた状態として上記第１制御部によって上記第１の動作を行うとともに、上記第１の動作の終了時には上記供給源から上記第１制御部の入力に上記第１制御部を上記アクティブ状態とする上記制御情報に相当するレベルの反転レベルの上記２値論理レベルを供給している状態とする、ステップＣと、
    上記ステップＣに続いて、上記スイッチ回路を遮断した状態、かつ、上記第１制御部に上記第２の動作を行わせた状態として上記転送部によって上記転送動作を行う、ステップＤとを含む、上記ステップＢの開始から上記ステップＤの終了までの一連の動作を１回以上実行する、第１の表示モードを実行することを特徴とする表示装置の駆動方法。
  24. 上記液晶容量の共通電極を２値レベルに反転交流駆動することを特徴とする請求項２３に記載の表示装置の駆動方法。
  25. 上記共通電極に供給される２値レベルは上記第１の電位レベルと上記第２の電位レベルとからなることを特徴とする請求項２４に記載の表示装置の駆動方法。
  26. 上記共通電極に供給される２値レベルを、上記スイッチ回路が導通している期間にのみ反転することを特徴とする請求項２４または２５に記載の表示装置の駆動方法。
  27. 上記第４の配線に２値レベルよりも電位レベル数の多い上記データ信号である多値レベルデータ信号を供給することを可能とした上記コラムドライバから、上記メモリセルに上記多値レベルデータ信号を供給して、上記第１制御部に上記アクティブ状態になる上記第１の動作を行わせない状態で表示を行う第２の表示モードを実行することを特徴とする請求項２３から２６までのいずれか１項に記載の表示装置の駆動方法。
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