JP5242076B2 - アクティブマトリクス型表示装置 - Google Patents

Description

本発明は、マトリクス状に配置された画素を有するアクティブマトリクス型表示装置、特に各画素にメモリを有するものに関する。

アクティブマトリクス型表示装置は、高解像度化が可能であるため、ディスプレイとして広く普及している。ここで、アクティブマトリクス型表示装置は画素一つ一つに表示状態を決定するための能動素子が必要となる。特に、有機ＥＬディスプレイ等電流駆動型の場合には、発光素子に電流を供給し続けることが可能な駆動トランジスタが設けられている。駆動トランジスタには、アモルファスシリコンやポリシリコンなどの薄膜により形成される薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）が用いられるが、このＴＦＴの特性を均一化することは難しい。

ＴＦＴの特性を回路技術で補正する方法がいくつか提案されており、その１つとしてデジタル駆動があり、アクティブマトリクス型有機ＥＬディスプレイをデジタル駆動により階調を制御する方法が知られている（特許文献１）。

このようなデジタル入力を有する表示装置は、いかなる形態をしていても、アナログ出力である発光強度を、入力されるデジタルデータに応じて生成する必要があり、デジタルアナログ変換（ＤＡ変換）手段が備えられている。

デジタル駆動は、そのＤＡ変換を、発光期間のパルス幅を変化させることによって実現する駆動方法であり、複数のサブフレームと書き込まれたデジタルデータをある期間保持できる画素を用いることで実現される。

特開２００５−３３１８９１

しかし、従来例に開示されている画素には保持容量が備えられており、書き込まれたデータをある一定の期間保持し、そのデータに対応した発光強度をパルス幅で生成するライトオンリーなダイナミックメモリ機能のみを提供することに留まっていた。このため、外部にリードライト可能なメモリを設ける必要があり、そのメモリデータによって、画素は常にリフレッシュ動作（画素にデータを一定周期で書き込む動作）を行う必要があった。

このように、外部にメモリが必要となると、例えば、画素数や、データのビット数など、画像データが大きくなると、メモリサイズの増加に伴い、そのコストが高くなる。

本発明は、映像データを格納する１ビットのメモリを備え映像データに基づく表示を行う画素を、マトリクス状に配置した画素メモリと、映像データを格納する外部メモリと、を含み、前記画素メモリと外部メモリとで映像データを入れ替えて、画素における映像の表示を制御し、前記画素メモリの１つの画素には、それぞれが１ビットのメモリを備える分割画素が複数備えられ、前記画素を構成する分割画素の一部はサブフレームを用いて点灯期間を制御することで複数ビットのデジタルデータに対する表示を複数の分割画素を用いて行い、前記画素メモリ及び前記外部メモリの各ビットデータに対するアドレスが各サブフレームの経過に伴って入れ替えられる履歴を管理するアドレス管理テーブルを有し、ビットデータを読み出す際、前記アドレス管理テーブルからアドレスデータを特定することで、ビットデータ入れ替えに伴うアドレス変換を実現することを特徴とする。
また、画素がマトリクス状に配置され、映像データに応じて各画素の表示を行うアクティブマトリクス型表示装置であって、映像データを格納する１ビットのメモリを備え映像データに基づく表示を行う画素を、マトリクス状に配置した画素メモリと、画素毎に複数ビットで構成される映像データを格納するフレームメモリと、フレームメモリに格納されている画素毎の映像データを読み出し、該当画素に供給する信号制御手段と、を含むとともに、各画素は、供給される映像信号を格納する少なくとも１ビットのスタティックメモリと、このスタティックメモリに格納されている映像信号に応じて発光する発光素子と、を含む分割画素を複数含み、前記信号制御手段は、フレームメモリに格納されている映像信号を読み出し該当画素に供給するが、前記画素を構成する分割画素の一部についてサブフレームを用いて点灯期間を制御することで複数ビットのデジタルデータに対する表示を複数の分割画素を用いて行い、前記画素メモリ及び前記フレームメモリの各ビットデータに対するアドレスが各サブフレームの経過に伴って入れ替えられる履歴を管理するアドレス管理テーブルを有し、ビットデータを読み出す際、前記アドレス管理テーブルからアドレスデータを特定することで、ビットデータ入れ替えに伴うアドレス変換を実現することを特徴とする。

このように、本発明によれば、画素メモリに映像データを記憶して表示を行え、また外部メモリとの間で映像データを入れ替えることができるため、外部メモリに全ての映像データを記憶する必要がない。

また、画素メモリの１画素を複数の分割画素に分けることで、この分割画素を利用して、複数ビットの映像データに対する表示を行うことができ、サブフレーム数を少なくしての表示を行うことができる。

図１には、スタティックメモリを含む画素がアレイ状に配列された、画素メモリ２５を導入した本発明の表示装置の全体構成が示されている。
図１に示される表示装置は、データドライバ２０、ゲートドライバ２６、画素メモリ２５から構成されている。ゲートドライバ２６と画素メモリ２５は、しばしば同一基板上に形成されることもある。しかし、ゲートドライバ２６は別のＩＣとしてもよく、また別のＩＣとして構成されたデータドライバ２０に含めてられていてもよい。なお、データドライバ２０を、画素メモリ２５と同一基板上に形成してもよい。

データドライバ２０は、外部からの入力信号を取り込む入力処理部２１、入力信号を少なくとも１画面保持可能な外部メモリであるフレームメモリ２２、行デコーダ２４、及び行デコーダ２４が選択するラインのメモリデータを、フレームメモリ２２から読み出して画素メモリ２５に出力したり、ゲートドライバ２６が選択するラインのメモリデータを画素メモリ２５から読み出して、フレームメモリ２２へ書き込んだりする入出力処理部２３が備えられている。

データドライバ２０内にフレームメモリ２２を導入することで、静止画像など映像の変化がない画像を表示している場合、外部からの入力信号の供給を省略することができる。すなわち、一旦フレームメモリ２２に格納された静止画像データを読み出して、画素メモリ２５へ出力することで、画素メモリ２５内の映像データを引き続き表示することができる。

外部から入力信号の供給を省略できるという機能は、データ転送に要する電力消費を低減できるため、モバイル端末などの低消費電力が要求されるアプリケーションにおいて好適である。

データドライバ２０を用いた具体的なデジタル駆動の信号処理方法は、画素メモリ２５の１画素内に何ビットのスタティックメモリを導入するかによって異なるが、最も簡単な例として各画素に１ビットのスタティックメモリが導入されている例を考える。なお、フルカラー表示の場合には同様な処理を赤（Ｒ）、緑（Ｇ）、青（Ｂ）それぞれで同様に行えばよい。

図２には、入力データが、６ビットとして、サブフレーム構成とタイミングで実現される６ビットのデジタル駆動で画素メモリ２５が駆動される例を示す。なお、図２によれば、複数の画素を同時に選択することになるが、これは特許文献１に記載されているように、１ラインの選択期間を複数に分割することによって行うことができる。

この図２の例では、第５ビットのサブフレームＳＦ５を２分割してＳＦ５−１、ＳＦ５−２とし、ＳＦ５−１、ＳＦ４、ＳＦ３、ＳＦ２、ＳＦ５−２、ＳＦ１、ＳＦ０の順でビットデータを書き込んでいく。なお、サブフレームＳＦ５（ＳＦ５−２＋ＳＦ５−１）、ＳＦ４、ＳＦ３、ＳＦ２、ＳＦ５−２、ＳＦ１、ＳＦ０は、ＳＦ０の期間を「１」とした場合に、３２（１６＋１６），１６，８，４，２，１の長さの期間になっている。

ここで、画素メモリ２５には、１ビットのビットデータを格納可能である。このため、画素メモリ２５に、ＭＳＢである第５ビットを格納することとすると、残りの第４ビットから第０ビットが、フレームメモリ２２に格納される。

この動作について説明する。外部から画像データの入力があると、まず、入力処理部２１はシリアル（ドット単位）で入力される映像データをライン単位のデータ（ラインデータ）に変換する。例えば、１ライン分のシフトレジスタに格納されたデータを１ライン分のレジスタに転送し、このレジスタに１ライン分のデータ（各ドットが６ビットからなる）を得る。その変換されたラインデータのうち、第５ビットのラインデータを入出力処理部２３へ出力し、残りの第４から第０までの５ビットデータを行デコーダ２４の選択するフレームメモリ２２のラインへ格納する。

入出力処理部２３は入力処理部２１から送られてきた第５ビットのラインデータを画素メモリ２５へライン単位で出力し、ゲートドライバ２６へ該当するラインを選択するように制御信号を出力する。

ゲートドライバ２６は例えばシフトレジスタを含み、該当するラインを上から順に選択していく順次選択型であってもよいし、該当ラインのアドレスをデコーダなどを用いて指定し、直接選択するランダム選択型のものでもよい。

この画素メモリ２５およびフレームメモリ２２へのメモリ書き込み処理は、図２のメモリ書き込み期間に行われる。外部からの映像データの入力は、外部で生成されるタイミングで送られてくるため、メモリ書き込みタイミングは外部タイミングに依存して行われる。

メモリ書き込みが終われば、表示読み出し期間に移行する。読み出しタイミングはデータドライバ２０で処理されるデジタル駆動のタイミングで行われ、すべてのビットデータの読み出しは単位表示読み出し期間内（通常６０Ｈｚ）に完了し、表示読み出し期間中、繰り返される。

図２に示されるサブフレームの順序から、ビットデータの読み出し順序は決定され、図３に示されるように、メモリビットをアクセスする。

メモリ書き込み（Ｗ）が終わった直後では、画素メモリ（ＰＭ）２５には第５ビットデータＤ［５］、残りのビットデータＤ［４］〜Ｄ［０］はフレームメモリ（ＦＭ）２５のＦＭ［４］〜ＦＭ［０］にそれぞれ格納されている。

表示読み出しが開始されると、第１ライン目から順にデジタル駆動の手順に従って読み出しが行われる。最初のサブフレームＳＦ５−１では、すでに第５ビットデータＤ［５］が画素メモリＰＭに書き込まれているため、特に処理する必要はないが、サブフレームＳＦ４が開始されると、フレームメモリ２２の第４ビットデータＤ［４］のラインデータがまず入出力処理部２３へ読み出され、一時待避される。

第４ビットデータＤ［４］のラインデータが読み出されると、画素メモリ２５の同一ラインのアドレスＰＭのメモリデータＤ［５］が読み出され、入出力処理部２３を介してフレームメモリ２２の同一ラインの第４ビットアドレスＦＭ［４］へ格納される。次に、入力出力処理部２３に一時待避されていた第４ビットデータＤ［４］が画素メモリ２５の該当アドレスに書き込まれる。これは画素メモリ２５の第５ビットデータをフレームメモリ２２の第４ビットデータと入れ替える処理であり、両データはいずれも失われず、維持される。なお、画素メモリ２５のデータを先に読み出し、入出力処理部２３に待避しておいてからフレームメモリ２２のデータを読み出して画素メモリ２５に書き込み、その後待避しておいたデータをフレームメモリ２２に書き込んでもよい。

サブフレームＳＦ３では、第３ビットデータＤ［３］のラインデータがフレームメモリ２２から入出力処理部２３へ読み出され、同一ラインの画素メモリデータＤ［４］のラインデータが入出力処理部２３を介して、フレームメモリ２２の同一ラインの第３ビットアドレスへ格納され、第３ビットデータＤ［３］と画素メモリデータＤ［４］のデータ入れ替えが完了する。

サブフレームＳＦ２でも同様にデータ入れ替えを行い、サブフレームＳＦ５−２で再度フレームメモリ２２の第５ビットデータＤ［５］のラインデータを画素メモリ２５の第２ビットデータＤ［２］と入れ替える。

ただし、図３でも分かるように、サブフレームＳＦ５−１とＳＦ５−２では同じ第５ビットデータを読み出すが、読み出すアドレスが異なる。データが格納されているアドレスはサブフレームの進行に応じて随時変化していくため、読み出すデータがどのアドレスに格納されているかを図４のテーブルのように常に管理しておくと都合がよい。

図４には、メモリのアドレスを、ＰＭは「５」、ＦＭ［４］は「４」、ＦＭ［３］は「３」、ＦＭ［２］は「２」、ＦＭ［１］は「１」、ＦＭ［０］は「０」に割り当て、データＤ［５］〜Ｄ［０］に対するアドレスＡ［５］〜Ａ［０］が各サブフレームの経過に伴って入れ替えられる履歴を管理するテーブルが示されている。

メモリ書き込み時（Ｗ）には、アドレスＡ［５］〜Ａ［０］に格納されているアドレスデータはリセットされ、それぞれ「５」〜「０」のアドレスデータで初期化される。この初期化は図３のメモリに対する格納データとの対応が一致するように行われればよい。

例として、第５ビットデータＤ［５］のアドレスＡ［５］の履歴を追うと、メモリ書き込み時にはアドレスデータ「５」（ＰＭ）がセットされ、サブフレームＳＦ４が終了する際には、アドレスデータ「４」（ＦＭ［４］）に更新される。これは図３におけるサブフレームＳＦ４終了時のデータ入れ替えに対応しており、第５ビットデータＤ［５］はＦＭ［４］に格納されている履歴と一致する。

サブフレームＳＦ５−２の終了時にはアドレスＡ［５］はアドレスデータ「５」（ＰＭ）に更新され、続くサブフレームＳＦ１の終了後には、第１ビットデータＤ［１］とのデータ入れ替えのため、アドレスデータ「１」（ＦＭ［１］）に更新される。

このように、ビットデータに対するアドレスの推移を管理すると必要なデータがどのアドレスに所在するのかの特定が容易になり、制御する際に都合がよい。

例えば、サブフレームＳＦ５−２が開始される際、第５ビットデータＤ［５］をメモリから読み出す必要があるが、まず第５ビットデータＤ［５］が格納されているアドレスを探す必要がある。図４のアドレス管理テーブルによれば、サブフレームＳＦ５−２が開始される際、アドレスＡ［５］を参照すると、アドレスデータ「４」が格納されているため、ＦＭ［４］にそのデータが格納されていることが容易に特定できる。

したがって、図４のアドレス管理テーブルを適切に更新すれば、すべてのビットデータに対するアドレスを瞬時に特定でき、ビットデータ入れ替えに伴うアドレス変換を容易に実現できる。

図５、６にはスタティックメモリを導入した画素回路の例が示されている。図５に示される画素１０は発光に寄与する第１有機ＥＬ素子１、それを駆動する第１駆動トランジスタ２、発光に寄与しない第２有機ＥＬ素子３、それを駆動する第２駆動トランジスタ４、選択信号が供給されるゲートライン６により、第１駆動トランジスタ２のゲート端子へ、データライン７に供給されたデータ電圧の供給を制御するゲートトランジスタ５から構成されている。

第１有機ＥＬ素子のアノードは第１駆動トランジスタ２のドレイン端子、第２駆動トランジスタ４のゲート端子に接続され、第１駆動トランジスタ２のゲート端子は第２有機ＥＬ素子３のアノードと第２駆動トランジスタ４のドレイン端子とゲートトランジスタ５のソース端子に接続され、ゲートトランジスタ５のゲート端子はゲートライン６、ドレイン端子はデータライン７へ接続されている。第１駆動トランジスタ２、第２駆動トランジスタ４のソース端子は電源ライン８へ、第１有機ＥＬ素子１、第２有機ＥＬ素子３のカソードはカソード電極９へ接続されて画素１０が形成されている。

図５の画素並びにスタティックメモリはＰＭＯＳトランジスタのみで構成されているため、低コストに作製可能である。

比較的コストは高くても、低消費電力が要求される場合には図６のようにＣＭＯＳトランジスタを用いるとよい。図６の画素１０は第２有機ＥＬ素子３の代わりにＮＭＯＳトランジスタ１１が配置され、そのドレイン端子が第２駆動トランジスタ４のドレイン端子、第１駆動トランジスタ２のゲート端子、ゲートトランジスタ５のソース端子に接続され、そのソース端子が電源ライン１２に接続されている。電源ライン８と１２には異なる電位が供給されており、電源ライン８には高電位、電源ライン１２には低電位が供給される。電源ライン１２はカソード電極９と共通化してもよい。

ＮＭＯＳトランジスタ１１は第２駆動トランジスタ４とＣＭＯＳインバータ回路を形成しており、片方がオンすると片方はオフするため、電流を流さずにメモリデータ保持が可能となる。

つまり、第１駆動トランジスタ２のゲート端子にＨｉｇｈデータが保持されている場合、第１駆動トランジスタ２はオフしているため、第２駆動トランジスタ４とＮＭＯＳトランジスタ１１のゲート端子は第１有機ＥＬ素子１を介してカソード電極電位のＬｏｗ電位まで低下することで、第２駆動トランジスタ４はオン、ＮＭＯＳトランジスタ１１はオフし、電源ライン８から電源ライン１２への電流が遮断される。その間、第１駆動トランジスタ２のゲート端子に接続されている第２駆動トランジスタ４のドレイン端子には電源ライン８のＨｉｇｈ電位が供給されるため、電流を消費することなくＨｉｇｈデータを維持することができる。

一方、図５のＰＭＯＳトランジスタのみで形成される画素では、第１駆動トランジスタ２のゲート端子にＨｉｇｈデータを保持する場合、第２駆動トランジスタ４がオンすることにより、第２有機ＥＬ素子３に電流が流れてしまう。この電流は第１駆動トランジスタ２のゲート端子にＨｉｇｈ電圧を生成するために必要な電流であるが、データ保持のために電力を消費するため、ある程度以上の低消費電力化は望めない。

また、第１有機ＥＬ素子１の点灯状態が画素の点灯状態を決定するため、第２有機ＥＬ素子３の発光が外部に射出されないようにする必要がある。すなわち、メタルやブラックマトリクスなどで遮光するか、もしくは発光しない有機ＥＬ素子を形成することが必要である。

図５、６のスタティックメモリを含む画素を用いてデータを読み書きするには、次に示す手順に従うとよい。

まず、データ書き込み時には、ゲートライン６を選択する選択電圧、ここではＬｏｗ電圧をゲートトランジスタ５のオン抵抗が、第２駆動トランジスタ４及び第２有機ＥＬ素子３、もしくはＮＭＯＳトランジスタ１１のオン抵抗よりも低くする。その理由は、ＨｉｇｈかＬｏｗで保持されるデータは第２駆動トランジスタ４または第２有機ＥＬ素子３もしくはＮＭＯＳトランジスタ１１のオン抵抗を介して電源ライン８、１２もしくはカソード電極９に接続されることで、その電位が維持されており、書き込むデータもまたゲートトランジスタ５のオン抵抗を介してその電位が供給されるため、双方の抵抗分圧で書き込まれる電位が決定されるからである。

より具体的に説明すると、第１駆動トランジスタ２のゲート端子にＨｉｇｈデータが保持されており、Ｌｏｗデータを書き込んでデータを反転させる場合、Ｈｉｇｈデータは第２駆動トランジスタ４のオン抵抗によってプルアップされているが、ゲートトランジスタ５のオン抵抗でその電位は分圧される。ゲートトランジスタのオン抵抗が十分に低いとデータライン７の電位側へ第１駆動トランジスタ２のゲート電位が移動するため、第１駆動トランジスタ１を適切にオン状態に切替えることができる。

読み出しの場合にはその逆となり、ゲートトランジスタ５のオン抵抗は、第２駆動トランジスタ４、第２有機ＥＬ素子３、ＮＭＯＳトランジスタ１１より高いことが必要である。

読み出しの際、データライン７は浮遊状態とされるが、データライン７にいかなるデータが供給されて浮遊状態とされても、ゲートトランジスタ５のオン抵抗が上記の条件を満たすならば、上記の抵抗分圧の原理により、第１駆動トランジスタ２のゲート電位が書き換わることはないことが保証される。

図５の画素を用いてより効果的に読み出しを行うには、読み出しを行う前にデータライン７をＬｏｗ電位でプリチャージして、浮遊状態としておくとよい。読み出しの際、第１駆動トランジスタ２のゲート端子にＬｏｗデータが保持されていれば、データライン７は変化しないが、Ｈｉｇｈデータが保持されていれば、第２駆動トランジスタ４のオン抵抗を介して電源ライン８からゲートトランジスタ５のオン抵抗を経由してデータライン７に電流が流れ、第１駆動トランジスタ２のゲート電位をＨｉｇｈに維持しながら、プリチャージされたＬｏｗ電位がＨｉｇｈ電位に変化する。この電位をデータドライバ２０の入出力処理部２３で読み出し、フレームメモリ２２へ格納するとよい。

つまり、読み出しと書き込みでゲートトランジスタ５のオン抵抗を変化させることが図５、６に示される画素メモリを制御するうえで重要となるが、より簡単にオン抵抗を変化させるにはゲートライン６に供給する選択電圧を書き込みと読み出しで異なる電位にするとよい。この機能はゲートドライバ２６に電圧切替えスイッチを導入することで容易に実現できる。

このように、図５、６に示されるスタティックメモリを各画素１ビット内蔵する画素メモリをフレームメモリの一部として用いることで、従来では各画素に６ビット必要であった外部メモリの容量を５ビットとすることができ、表示装置を低コスト化することができる。

さらに、図７に示されるように、マトリクス状に配置されている１つ１つの画素１０を複数の画素に分割し、それぞれの分割画素にスタティックメモリを導入すれば、外部のフレームメモリの容量をさらに低減することができる。

図７（Ａ）に示される例は、スタティックメモリを含む発光強度がほぼ等しい分割画素１０−１と分割画素１０−０を２つ導入した例であり、図７（Ｂ）に示される例は、スタティックメモリを含む発光強度がほぼ等しい分割画素１０−１、分割画素１０−０と、スタティックメモリを含む発光強度が２倍の分割画素１０−２の３つを導入した例である。より厳密には６ビット階調生成を前提とすると、図７（Ａ）においては、分割画素１０−１と分割画素１０−０の比は３２：３１、図７（Ｂ）においては１６：１５である方がより理想的である。

発光強度の違いは、発光面積を変化させて電流量を変えてもよいし、あるいは異なる電圧を印加することで行ってもよい。

図７（Ｂ）の場合、分割画素１０−２の発光強度が分割画素１０−１に対し、２：１の関係となっているため、分割画素１０−２と分割画素１０−１で２ビットのＤＡ変換が実現され、２ビットの階調を生成できる。図７（Ａ）の場合には、分割画素１０−１で１ビットのＤＡ変換が実現され、１ビットの階調生成が可能である。分割画素がない場合には、ＤＡ変換を、すべて発光期間を変化させて行う必要があったが、分割画素を導入することでＤＡ変換の一部を発光強度の異なる分割画素で行い、残りのＤＡ変換を、発光期間を変化させて補うという組み合わせが可能となる。

図８には、ＤＡ変換の組み合わせの例として、図７（Ｂ）の分割画素メモリを用いて６ビット階調を生成するアクセスタイミングチャートが示されている。外部から６ビットのデータが入力されると、メモリ書き込み期間に、分割画素１０−２、１０−１には６ビットデータの第５ビットデータＤ［５］、第４ビットデータＤ［４］、分割画素１０−０には第３ビットデータＤ［３］が書き込まれ、残りのビットデータＤ［２］からＤ［０］の３ビットは外部のフレームメモリ２２へ書き込まれる。

表示読み出し期間で、６ビット階調を生成するが、分割画素１０−２、１０−１は第５ビットデータ、第４ビットデータ専用に割り当てられるため、読み出す必要はない。すなわち、分割画素１０−２、１０−１ではＳＦ３〜０の全期間において、第５ビットデータＤ［５］、第４ビットデータＤ［４］による表示が行われる。

分割画素１０−０は残り４ビット階調を、サブフレームＳＦ３〜０を用いて生成するために用いられる。これが分割画素１０−０の発光強度を１５／６３とすることが望ましい理由であり、この分割画素１０−０によって、４ビット階調を適切に再現できる。すなわち、分割画素１０−０では、ＳＦ３でＤ［３］、ＳＦ２でＤ［２］、ＳＦ１でＤ［１］、ＳＦ０でＤ［０］による表示が行われることで、Ｄ［３］、Ｄ［２］、Ｄ［１］、Ｄ［０］について、８，４，２，１の期間の表示が行われる。

データ入れ替え手順については図９に示されているように、メモリ書き込みが終了すると、サブフレームＳＦ３の表示が開始されるが、すでに分割画素１０−０にビットデータＤ［３］は書き込まれているため、同じ状態が維持される。サブフレームＳＦ２が開始されると、フレームメモリ２２の第２ビットデータＤ［２］のラインデータがアドレスＦＭ［２］から読み出され、入出力処理部２３で一時待避される。その後、画素メモリ２５から同一ラインの第３ビットデータＤ［３］が読み出され、第２ビットデータＤ［２］が格納されていたアドレスＦＭ［２］に入出力処理部２３を介して書き込まれる。入出力処理部２３に待避されていた第２ビットデータＤ［２］は同一ラインの画素メモリＰＭ［０］に書き込まれる。つまり、画素メモリ２５の第３ビットデータＤ［３］とフレームメモリ２２の第２ビットデータＤ［２］が入れ替えられる。

サブフレームＳＦ１が開始されると、フレームメモリ２２の第１ビットデータＤ［１］がアドレスＦＭ［１］から入出力処理部２３へ読み出され、画素メモリ２５の同一ラインの第２ビットデータＤ［２］がアドレスＦＭ［１］に書き込まれた後、第１ビットデータＤ［１］が画素メモリＰＭ［０］に書き込まれる。サブフレームＳＦ０も同様に繰り返され、第１ビットデータＤ［１］と第０ビットデータＤ［０］が入れ替えられる。

ここにおいても、ビットデータ入れ替えに伴い、ビットデータＤ［３］〜Ｄ［０］に対応するアドレスＡ［３］〜Ａ［０］を適切に管理すると都合がよい。
図１０にはその例が示されており、ＰＭ［２］は「５」、ＰＭ［１］は「４」、ＰＭ［０］は「３」、ＦＭ［２］は「２」、ＦＭ［１］は「１」、ＦＭ［０］は「０」というアドレスを割り振り、その内容は図９に対応している。
サブフレーム表示がなされる分割画素は１０−０のみであり、サブフレームは４ビット分で済むため、アドレス管理は分割画素がない場合と比較してより容易となる。

書き込みが始まると、アドレスＡ［３］〜［０］はそれぞれ「３」〜「０」で初期化され、サブフレームＳＦ２が開始されるまで維持される。サブフレームＳＦ２の開始に伴い、第２ビットデータが読み出されて、画素メモリに格納されるため、サブフレームＳＦ２の終了時にはそのアドレスＡ［２］は「３」（ＰＭ［０］）に更新される。一方、画素メモリに格納されていた第３ビットデータは第２ビットデータの以前のアドレス「２」（ＦＭ［２］）へ格納されるため、第３ビットデータのアドレスＡ［３］は「２」（ＦＭ［２］）に更新される。同様に各サブフレームが終了する度にデータ入れ替えによるアドレスの更新を行っていけば、任意のサブフレームの際、必要なデータの格納先を瞬時に見出すことができる。

このように図７（Ｂ）に示されるスタティックメモリを含む３つの分割画素を導入することで、外部メモリの容量を半分の３ビットまで削減することができる。

図７（Ａ）のように２つの分割画素を導入する場合には、外部メモリは４ビット必要になり、分割画素１０−１を第５ビットデータ専用に用い、分割画素１０−０を少なくとも５つのサブフレームを用いて５ビットの階調を生成するとよい。

すなわち、ＳＦ４〜ＳＦ０を利用し、分割画素１０−１をＤ［５］専用とし、分割画素１０−０において、ＳＦ４でＤ［４］、ＳＦ３でＤ［３］、ＳＦ２でＤ［２］、ＳＦ１でＤ［１］、ＳＦ０でＤ［０］による表示を行えばよい。

分割画素をより多く導入することで、外部メモリをさらに削減できることは言うまでもないが、図７に示すように、少なくとも１組の同等の発光強度を備える分割画素１０−１、１０−０を備えることで、階調再現範囲の自由度が大きくなる。

例えば、図７において、分割画素１０−０の発光強度を分割画素１０−１の半分とすると、階調再現範囲は図７（Ａ）で２ビット、図７（Ｂ）で３ビットとなり、分割画素構成に依存して制限されてしまう。これは分割画素数を６つ備えた場合でも同じであり、それぞれの分割画素の発光強度を３２：１６：８：４：２：１とした場合、ハードウェア的に階調再現範囲が６ビットに限定される。８ビットや１０ビットなどのより多くの階調を生成したい場合には、この分割画素構成では、ディザや誤差拡散法などの解像度を利用した擬似階調生成手段を用いるか、もしくは複数の分割画素に、サブフレームを適用し、多階調化して階調数を増加させるといった、やや制御が複雑な手法を用いる必要がある。

そこで、発光強度が３２：１６：８：４：２：１：１となるように、１分割画素を追加し、最後の１分割画素をサブフレーム化して階調を補えば、さらなる多階調化も容易に実現できる。分割画素ひとつひとつはすべて同じでなくてもよい。例えば追加される画素は図５、６に示されるようなスタティックメモリを備えたものでなく、図１１に示されるように駆動トランジスタ２のゲート端子とソース端子に保持容量１３を備えた、ダイナミックメモリ型の画素でもよい。あるいは数ビットを図５の画素メモリで、残りのビットを図６の画素メモリで構成してもよい。

表示装置の全体構成である。 デジタル駆動のデータ書き込み、読み出しタイミングチャートである。 データ入れ替えテーブルである。 アドレスデータ入れ替えテーブルである。 スタティックメモリ画素である。 別のスタティックメモリ画素である。 分割画素で構成される画素である。 分割画素で構成される別の画素である。 別のデジタル駆動のデータ書き込み、読み出しタイミングチャートである。 別のデータ入れ替えテーブルである。 別のアドレスデータ入れ替えテーブルである。 容量をメモリに用いた画素の例を示す図である。

符号の説明

１ 第１有機ＥＬ素子、２ 第１駆動トランジスタ、３ 第２有機ＥＬ素子、４ 第２駆動トランジスタ、５ ゲートトランジスタ、６ ゲートライン、７ データライン、８ 電源ライン、９ カソード電極、１０ 画素、１１ ＮＭＯＳトランジスタ、１２ 電源ライン、１３ 保持容量、２０ データドライバ、２１ 入力処理部、２２ フレームメモリ、２３ 入出力処理部、２４ 行デコーダ、２５ 画素メモリ、２６ ゲートドライバ。

Claims (5)

1. 映像データを格納する１ビットのメモリを備え映像データに基づく表示を行う画素を、マトリクス状に配置した画素メモリと、
   映像データを格納する外部メモリと、
   を含み、
   前記画素メモリと外部メモリとで映像データを入れ替えて、画素における映像の表示を制御し、
   前記画素メモリの１つの画素には、それぞれが１ビットのメモリを備える分割画素が複数備えられ、
   前記画素を構成する分割画素の一部はサブフレームを用いて点灯期間を制御することで複数ビットのデジタルデータに対する表示を複数の分割画素を用いて行い、
   前記画素メモリ及び前記外部メモリの各ビットデータに対するアドレスが各サブフレームの経過に伴って入れ替えられる履歴を管理するアドレス管理テーブルを有し、ビットデータを読み出す際、前記アドレス管理テーブルからアドレスデータを特定することで、ビットデータ入れ替えに伴うアドレス変換を実現することを特徴とするアクティブマトリクス型表示装置。
2. 請求項１に記載のアクティブマトリクス型表示装置において、
   前記外部メモリは一画面分より少ないメモリ容量であることを特徴とするアクティブマトリクス型表示装置。
3. 請求項１に記載のアクティブマトリクス型表示装置において、
   前記画素は少なくとも一組の同等な点灯強度を有する分割画素を含むことを特徴とするアクティブマトリクス型表示装置。
4. 請求項１または３に記載のアクティブマトリクス型表示装置において、
   前記分割画素は有機ＥＬ素子を含むことを特徴とするアクティブマトリクス型表示装置。
5. 画素がマトリクス状に配置され、映像データに応じて各画素の表示を行うアクティブマトリクス型表示装置であって、
   映像データを格納する１ビットのメモリを備え映像データに基づく表示を行う画素を、マトリクス状に配置した画素メモリと、
   画素毎に複数ビットで構成される映像データを格納するフレームメモリと、
   フレームメモリに格納されている画素毎の映像データを読み出し、該当画素に供給する信号制御手段と、
   を含むとともに、
   各画素は、
   供給される映像信号を格納する少なくとも１ビットのスタティックメモリと、このスタティックメモリに格納されている映像信号に応じて発光する発光素子と、を含む分割画素を複数含み、
   前記信号制御手段は、
   フレームメモリに格納されている映像信号を読み出し該当画素に供給するが、前記画素を構成する分割画素の一部についてサブフレームを用いて点灯期間を制御することで複数ビットのデジタルデータに対する表示を複数の分割画素を用いて行い、
   前記画素メモリ及び前記フレームメモリの各ビットデータに対するアドレスが各サブフレームの経過に伴って入れ替えられる履歴を管理するアドレス管理テーブルを有し、ビットデータを読み出す際、前記アドレス管理テーブルからアドレスデータを特定することで、ビットデータ入れ替えに伴うアドレス変換を実現する
   ことを特徴とするアクティブマトリクス型表示装置。

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