JP3989718B2

JP3989718B2 - メモリ一体型表示素子

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Description

【０００１】
【発明の属する技術分野】
本発明は、画素内に、メモリ素子を備えたメモリ一体型表示素子に関するものである。
【０００２】
【従来の技術】
フラット型の表示装置においては、光学変調素子として、ＯＬＥＤ（Organic Light Emission Diode) などの自発発光素子や、液晶素子などを用い、各画素に、アドレッシング用のＴＦＴ（Thin Film Transistor）ゲートを配したアクティブマトリクス方式の表示装置が広く使用されている。
【０００３】
ここで、アクティブマトリクス方式の表示装置では、複数のデータラインと、各データラインに直交する複数のセレクトラインとが設けられており、データラインとセレクトラインとの各交差点に、画素が配されている。光学変調素子としてのＯＬＥＤを使用する場合を例にすると、図１８に示すように、画素１０４において、選択モジュール１１３は、セレクトライン１０３が選択レベルの選択信号ＳＥＬを出力している間（選択期間）のみ、導通し、データライン１０２と、ＯＬＥＤ１１２を駆動する駆動モジュール１１１とを接続する。
【０００４】
一方、駆動モジュール１１１では、基準電位Ｖｒｅｆが印加される電源ラインＬｒとＯＬＥＤ１１２との間に、ＴＦＴ１２１が設けられている。当該ＴＦＴ１２１のゲートには、メモリ素子としてのキャパシタ１２２が接続されており、選択期間におけるデータ信号ＤＡＴＡは、キャパシタ１２２によって保持され、非選択期間の間も、ＴＦＴ１２１のゲートに印加される。なお、図１９に示す画素１０４ａのように、ＴＦＴ１２１と電源ラインＬｒとの間にＯＬＥＤ１１２を設けてもよい。
【０００５】
ところが、これらの画素１０４（１０４ａ）では、データ信号ＤＡＴＡをアナログ量として記憶しているため、図２０に示すように、選択期間中に印加されたデータ信号ＤＡＴＡの信号レベルは、非選択期間の間、回路内の漏れ電流などによって、徐々に低下してしまう。
【０００６】
したがって、周期的に、選択期間を設けると共に、例えば、キャパシタ１２２の容量値の設定などによって、当該周期における電位低下量が表示に影響しない程度に、キャパシタ１２２が保持する電位の時間変化率を調整する必要がある。また、キャパシタ１２２に必要な容量値は、表示階調数によって決まるが、画素１０４（１０４ａ）内に形成可能な容量値は制限されるため、表示可能な階調数、あるいは、選択期間の周期が制限されてしまう。
【０００７】
したがって、特開平１０−１６１５６４号では、光学変調素子として、電圧駆動型のＥＬ素子を用いた構成において、キャパシタ１２２を設ける代わりに、不純物イオンがドープされた窒化シリコン膜で、ＴＦＴ１２１のゲート絶縁膜を形成し、ＴＦＴ１２１にＥＥＰＲＯＭ機能を持たせた表示装置が提案されている。さらに、特許第２７７５０４０号公報には、光学変調素子として、電圧駆動型の液晶を用いた構成において、強誘電キャパシタでデータ信号ＤＡＴＡを保持する構成も開示されている。これらの構成では、図１８および図１９に示す構成とは異なり、電位レベルの低下が抑えられているので、データ信号ＤＡＴＡを長時間保持できる。
【０００８】
また、上記アナログ量として、データ信号ＤＡＴＡを保持する構成とは別の構成として、例えば、特開平８−１９４２０５号公報や、特開平１１−１１９６９８号公報では、図２１に示す画素１０４ｂのように、キャパシタ１２２の代わりに設けられたメモリ素子１２３が、光学変調素子の点灯／非点灯の２値を保持し、面積変調で階調表示する構成が提案されている。当該構成では、２値を保持するため、アナログ量として保持する場合に比べて、データ信号ＤＡＴＡを長時間保持できる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記構成では、多くの画素を形成した際、製造バラツキなどによって、光学変調素子を駆動するＴＦＴ（１２１）のしきい値特性にバラツキが発生すると、光学変調素子の輝度のバラツキが発生し、画面内において、同じレベルであるべき画素の輝度が互いに相違して、著しいムラが発生する虞れがあるという問題を生ずる。
【００１０】
特に、電流駆動型の光学変調素子であるＬＥＤ（Light Emission Diode) では、印加電圧の指数関数に従った発光特性を持っているため、上記しきい値特性のバラツキが発生すると、ＬＥＤへの流入電流が大きく変化するので、電圧駆動型の液晶素子などに比べて、顕著な輝度バラツキが発生する。
【００１１】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、製造バラツキなどによって、画素を構成する素子の特性にバラツキが発生したとしても、光学変調素子を同じ輝度レベルで点灯可能なメモリ一体型表示素子を実現することにある。
【００１２】
【課題を解決するための手段】
本発明に係るメモリ一体型表示素子は、上記課題を解決するために、発光ダイオードである光学変調素子と、当該光学変調素子への入力を示す２値データを記憶するメモリ素子とが、画素に設けられたメモリ一体型表示素子において、上記メモリ素子は、少なくとも２つのインバータをループ状に接続して構成され、上記各インバータのうち、出力が上記メモリ素子の出力端となる出力インバータの出力は、上記光学変調素子の一端に直結されていることを特徴としている。なお、メモリ素子の出力端と光学変調素子とは、例えば、メモリ素子の出力端と光学変調素子の陽極とを接続したり、メモリ素子の出力端と光学変調素子の陰極とを接続するなどして直結される。ここで、いずれと接続するかは、光学変調素子の材料の光学特性や基板の材質との相性などに応じて適した方を選択できる。
【００１３】
上記構成によれば、メモリ素子の出力端と、光学変調素子とが直結されているため、メモリ素子と光学変調素子とが駆動用スイッチング素子を介して接続される従来技術に比べて、駆動用スイッチング素子の分だけ、スイッチング素子の数を削減できる。なお、出力端となる出力インバータが光学変調素子を駆動するので、駆動用スイッチング素子が削除されていても、何ら支障なく、光学変調素子を駆動できる。
【００１４】
また、駆動用スイッチング素子が介在しないため、例えば、光学変調素子として、電流駆動型のＬＥＤ（Light Emission Diode）を使用した場合のように、印加電圧変動に対する輝度変化の特性が急峻な光学変調素子を使用した場合において、例えば、製造バラツキが発生しても、駆動用スイッチング素子の特性変化に伴う光学変調素子の輝度レベルの変化が発生せず、光学変調素子を同じ輝度レベルで点灯できる。
【００１５】
特に、光学変調素子およびメモリ素子からなる画素をマトリクス状に配した場合、上記輝度レベルの変化は、同じ表示状態で表示されるべき画素間の表示状態のバラツキとなって視認され、表示品位を劣化させるが、上記構成では、輝度レベルのバラツキが発生しないので、当該表示品位の劣化を防止できる。
【００１６】
また、本発明に係るメモリ一体型表示素子は、上記構成に加えて、上記出力インバータは、上記メモリ素子が光学変調素子に電圧を印加している間に当該光学変調素子に蓄積された電荷を、電圧印加終了後に放出する方が望ましい。
【００１７】
当該構成では、メモリ素子による電圧印加終了後に、出力インバータは、光学変調素子に蓄積された電荷を放出するので、光学変調素子は、電荷を放出しない場合よりも速く、次の表示状態に移行できる。また、電流駆動型の光学変調素子を用いた場合のように、残留電荷が光学変調素子の表示状態を変化させやすく、メモリ一体型表示素子の表示品位を低下させやすい場合であっても、表示エラーの発生を防止できる。さらに、ＯＬＥＤ（Organic Light Emission Diode) のように、残留電荷によって光学変調素子が焼き付いたり劣化しやすい光学変調素子を用いた場合であっても、出力インバータが電荷を放出するので、光学変調素子の焼き付きや劣化も抑制できる。
【００１８】
また、本発明に係るメモリ一体型表示素子において、上記出力インバータは、例えば、ＣＭＯＳ（ Complementary MOS）インバータのように、相補型のインバータであってもよい。
【００１９】
当該構成では、メモリ素子が、例えば、消灯／点灯など、２値のいずれを記憶している場合であっても、上記相補型のインバータを構成するスイッチング素子（例えば、ｐ型ＴＦＴとｎ型ＴＦＴとの組み合わせなど）のうちの一方は導通している。これにより、ある表示状態において、光学変調素子に電荷が蓄積されたとしても、当該残留電荷は、導通しているスイッチング素子を介して速やかに放出され、光学変調素子は、次の表示状態に速やかに移行できる。したがって、表示エラーの発生、あるいは、光学変調素子の焼き付きや劣化を抑制できる。
【００２０】
さらに、本発明に係るメモリ一体型表示素子は、上記構成に加えて、上記相補型のインバータは、第１の電源ラインに接続されたｐ型ＴＦＴと、第２の電源ラインに接続されたｎ型ＴＦＴとを含み、上記光学変調素子は、陽電極が上記出力インバータの出力端に、陰電極が上記第２の電源ラインに接続されていると共に、上記ｐ型ＴＦＴのオン抵抗値に対する、ｎ型ＴＦＴのオフ抵抗値の比率をＫとするとき、上記光学変調素子のオン抵抗値に対するｐ型ＴＦＴのオン抵抗値の比率が、（Ｋ＋１）^1/2／Ｋに設定されていてもよい。
【００２１】
また、本発明に係るメモリ一体型表示素子は、上記光学変調素子は、有機発光ダイオードであり、上記出力インバータとして相補型のインバータを備える構成に加えて、上記相補型のインバータは、第１の電源ラインに接続されたｐ型ＴＦＴと、第２の電源ラインに接続されたｎ型ＴＦＴとを含み、上記光学変調素子は、陽電極が上記出力インバータの出力端に、陰電極が上記第２の電源ラインに接続されていると共に、上記ｐ型ＴＦＴのオン抵抗値に対する、ｎ型ＴＦＴのオフ抵抗値の比率をＫとし、上記光学変調素子の点灯輝度のバラツキ量が基準値から±ｘ％以内になるように各光学変調素子の輝度を設定するとき、上記光学変調素子のオン抵抗値の平均値に対するｐ型ＴＦＴのオン抵抗値の比率が、（Ｋ＋１）^1/2・（１−ｘ／１００）／Ｋから、（Ｋ＋１）^1/2・（１＋ｘ／１００）／Ｋまでの範囲に設定されていてもよい。
【００２２】
上記の接続において、各抵抗値が上述のように設定されている場合、ｐ型ＴＦＴおよび光学変調素子が導通状態で、ｎ型ＴＦＴが遮断状態の時点における、出力インバータおよび光学変調素子の消費電力が最小になる。一方、光学変調素子が遮断状態の場合、導通状態の場合に比べて、抵抗値が十分に大きくなる。また、ｐ型ＴＦＴが遮断され、ｎ型ＴＦＴが導通しているため、光学変調素子への印加電圧は、略０であり、導通状態の場合に比べて、出力インバータおよび光学変調素子での消費電力が小さい。したがって、上述のように各抵抗値を設定することで、メモリ一体型表示素子の消費電力を削減できる。
【００２３】
一方、本発明に係るメモリ一体型表示素子は、上記出力インバータが相補型のインバータの構成において、上記相補型のインバータは、第１の電源ラインに接続されたｐ型ＴＦＴと、第２の電源ラインに接続されたｎ型ＴＦＴとを含み、上記光学変調素子は、陰電極が上記出力インバータの出力端に、陽電極が上記第１の電源ラインに接続されていると共に、上記ｎ型ＴＦＴのオン抵抗値に対する、ｐ型ＴＦＴのオフ抵抗値の比率をＫとするとき、上記光学変調素子のオン抵抗値に対するｎ型ＴＦＴのオン抵抗値の比率が、（Ｋ＋１）^1/2／Ｋに設定されていてもよい。
【００２４】
また、本発明に係るメモリ一体型表示素子は、上記出力インバータが相補型のインバータの構成において、上記光学変調素子は、有機発光ダイオードであり、上記相補型のインバータは、第１の電源ラインに接続されたｐ型ＴＦＴと、第２の電源ラインに接続されたｎ型ＴＦＴとを含み、上記光学変調素子は、陰電極が上記出力インバータの出力端に、陽電極が上記第１の電源ラインに接続されていると共に、上記ｎ型ＴＦＴのオン抵抗値に対する、ｐ型ＴＦＴのオフ抵抗値の比率をＫとし、上記光学変調素子の点灯輝度のバラツキ量が基準値から±ｘ％以内になるように各光学変調素子の輝度を設定するとき、上記光学変調素子のオン抵抗値の平均値に対するｎ型ＴＦＴのオン抵抗値の比率が、（Ｋ＋１）^1/2・（１−ｘ／１００）／Ｋから、（Ｋ＋１）^1/2・（１＋ｘ／１００）／Ｋまでの範囲に設定されていてもよい。
【００２５】
上記の接続では、各抵抗値が上述のように設定されている場合、ｎ型ＴＦＴおよび光学変調素子が導通状態で、ｐ型ＴＦＴが遮断状態の時点における、出力インバータおよび光学変調素子の消費電力が最小になる。また、陰電極が第２の電源ラインに接続されている場合と同様に、光学変調素子が遮断状態のときの消費電力は十分小さい。したがって、上述のように各抵抗値を設定することで、メモリ一体型表示素子の消費電力を削減できる。
【００２６】
さらに、本発明に係るメモリ一体型表示素子は、上記構成において、上記光学変調素子とメモリ素子とを含む副画素の複数によって、１画素単位を構成してもよい。当該構成では、１画素単位が複数の副画素で構成されており、各副画素の光学変調状態（２値）の組み合わせで、１画素単位の輝度レベルに階調をつけることができる。この結果、メモリ素子が、例えば、点灯／非点灯などの２値しか記憶できないにも拘らず、画素の階調表現数を２より多く設定できる。また、時分割駆動で階調表現する場合であっても、時分割駆動と画素分割駆動とを組み合わせることで、時分割駆動数を相対的に減らすことができ、メモリ一体型表示素子の駆動周波数を低く設定できる。
【００２７】
また、本発明に係るメモリ一体型表示素子は、上記構成に加えて、上記メモリ素子の電源電極の１つと、上記光学変調素子の陽電極または陰電極とを共有してもよい。これにより、電極を個別に設ける場合に比べて、電極の面積の合計を削減でき、メモリ一体型表示素子の開口率を向上できる。
【００２８】
一方、本発明に係るメモリ一体型表示素子は、電極を共有する代わりに、上記メモリ素子の電源電極、並びに、上記光学変調素子の陽電極および陰電極が、それぞれ分けて形成されていてもよい。この構成では、特性改善などの理由がある場合、各電極に個別の電圧を印加できる。
【００２９】
なお、電極を共有するか否かに拘らず、メモリ素子の各電源電極に印加される電圧レベルとメモリ素子の出力レベルとは一致していてもよいし、例えば、両者間に所定の電位差を持つ場合など、両者が一致していなくてもよい。一致していない場合、各電源電極に印加される電圧レベルは、メモリ素子によって、光学変調素子の表示が適正になるような電圧レベルが出力されるように調整される。
【００３０】
さらに、本発明に係るメモリ一体型表示素子は、上記構成に加えて、複数のデータ信号線と、上記各データ信号線に略直交する複数の選択信号線とを備え、上記メモリ素子は、データ信号線と選択信号線との組み合わせ毎に設けられており、自らに対応する選択信号線が選択を指示している場合、自らに対応するデータ信号線が示す２値データを記憶すると共に、データ信号線または選択信号線のいずれかのを基準線とするとき、当該基準線を介して隣接するメモリ素子同士および光学変調素子同士は、当該基準線に対して線対称に配置されており、当該基準線に沿って、電源ラインが配置されていると共に、上記メモリ素子間または光学変調素子間で、電源ラインが共用されている方が望ましい。
【００３１】
当該構成では、基準線を介して隣接するメモリ素子同士および光学変調素子同士を線対称に配置し、当該メモリ素子間または光学変調素子間で、電源ラインが共用することで、メモリ一体型表示素子に必要な電源ライン数が削減されている。これにより、メモリ一体型表示素子に必要な電極本数を削減でき、より開口率の高いメモリ一体型表示素子を実現できる。
【００３２】
【発明の実施の形態】
本発明の一実施形態について図１ないし図１７に基づいて説明すると以下の通りである。すなわち、本実施形態に係る表示素子１は、光学変調素子としてのＯＬＥＤ（Organic Light Emission Diode）をマトリクス状に配した表示素子であって、図２に示すように、互いに平行に配された複数のデータライン２₍₁₎〜２_(M)と、上記各データライン２₍₁₎〜２_(M)とそれぞれ略直交するように配された複数のセレクトライン３₍₁₎〜３_(N)と、データライン２₍₁₎〜２_(N)およびセレクトライン３₍₁₎〜３_(N)の交差点、それぞれに配された画素４_(1,1)〜４_(N,M)と、各データライン２₍₁₎〜２_(M)に接続されたカラム・アドレス・デコーダー５と、各セレクトライン３₍₁₎〜３_(N)を駆動するロウ・アドレス・デコーダー６と、両デコーダー５・６を制御するコントロール回路７とを備えている。
【００３３】
詳細は、後述するように、上記各画素４_(i,j)は、メモリ素子として、当該画素４_(i,j)がＯＮ状態であるかＯＦＦ状態であるかを記憶するメモリ回路１１（後述）を備えており、当該メモリ回路１１は、自らに接続されたセレクトライン３_(i)へ、ロウ・アドレス・デコーダー６が予め設定された選択レベルの電位を印加している間（選択期間）、自らに接続されたデータライン２_(j)を介してカラム・アドレス・デコーダー５に接続され、カラム・アドレス・デコーダー５から、メモリ回路１１の内容にアクセス（読み書き）できるように構成されている。また、当該メモリ回路１１は、選択期間以外の非選択期間中、データライン２_(j)から切り離され、選択期間中に書き込まれた値（ＯＮまたはＯＦＦ状態）を保持し、光学変調素子としてのＯＬＥＤ１２に印加し続けることができる。
【００３４】
ここで、各画素４_(i,j)がメモリ回路１１を持たない場合、あるいは、サンプルホールド回路など、アナログ方式のメモリ回路を有する場合、図２０に示すように、選択期間に印加された電圧は、非選択期間中、低下し続ける。したがって、仮に、画素４_(i,j)の表示状態が同じであったとしても、例えば、所定の周期など、電圧低下が表示に影響するまでの間に、画素４_(i,j)を、再度選択して、選択電位を回復する必要がある。この結果、単位時間あたりに、選択すべき画素４_(i,j)の数が増加して、単位時間あたりに、１つの画素４_(i,j)を選択する時間（デューティ比）が低下する虞れがある。
【００３５】
これに対して、本実施形態に係る各画素４_(i,j)は、ＯＮ状態またはＯＦＦ状態を記憶するメモリ回路１１を備えているので、図３に示すように、選択期間に印加された状態を示す電圧を、非選択期間中、保ち続けることができる。この結果、画素４_(i,j)の表示状態に変更がなければ、当該画素４_(i,j)を選択する必要がない。この結果、画素数が多く、解像度が高い表示素子１であっても、デューティ比の低下を抑制できる。また、必要な部分のみを更新すればよいので、表示状態変更の有無に拘らず、全画素に書き込む場合よりも消費電力を削減できる。なお、以下では、特に、マトリクスにおける位置の特定が重要でない場合、例えば、任意の画素４_(i,j)を、画素４のように総称する。
【００３６】
より詳細には、本実施形態に係る画素４は、図１に示すように、ＣＭＯＳ構造のインバータ１１ａ・１１ｂをループ上に接続して構成されるスタティックラムからなるメモリ回路１１と、当該メモリ回路１１の出力端として、例えば、反転出力端（インバータ１１ａの出力端）Ｎ１に、アノード端子が接続され、カソードが接地されたＯＬＥＤ１２とを備えている。さらに、メモリ回路１１の入力端（インバータ１１ａの入力）は、選択回路１３を介して、画素４に対応するデータライン２に接続されており、選択回路１３の導通時にデータライン２のデータ電位Ｖｄを印加できる。当該選択回路１３は、例えば、薄膜トランジスタ（ＴＦＴ）などからなり、画素４に対応するセレクトライン３が印加するセレクト信号ＳＥＬによって導通／遮断が制御される。
【００３７】
上記インバータ１１ａは、相補動作するｐ型およびｎ型のＴＦＴｐ１・ｎ２から構成されており、入力端となる両ＴＦＴｐ１・ｎ２のゲートは、上記選択回路１３に接続されると共に、出力端となる両ＴＦＴｐ１・ｎ２のドレインは、次段のインバータ１１ｂに接続されている。また、ＴＦＴｐ１のソースは、予め定められた基準電位Ｖｒｅｆ〔Ｖ〕が印加される電源ライン（第１の電源ライン）Ｌｒに接続されると共に、ＴＦＴｎ２のソースは、接地ライン（第２の電源ライン）Ｌｇに接続されている。
【００３８】
一方、上記インバータ１１ａに縦続接続される次段のインバータ１１ｂも、相補動作するｐ型およびｎ型のＴＦＴｐ３・ｎ４から構成されており、入力端となる両ＴＦＴｐ３・ｎ４のゲートは、上記インバータ１１ａの出力端（両ＴＦＴｐ１・ｎ２のドレイン）に接続されると共に、出力端となる両ＴＦＴｐ３・ｎ４のドレインは、インバータ１１ａの入力端（両ＴＦＴｐ１・ｎ２のゲート）に帰還されている。なお、両ＴＦＴｐ３・ｎ４のソースは、インバータ１１ａと同様、電源ラインＬｒおよび接地ラインＬｇに接続されている。
【００３９】
なお、図１の構成では、インバータ１１ａの出力端Ｎ１にＯＬＥＤ１２が接続されているので、インバータ１１ａが、特許請求の範囲に記載の出力インバータに対応する。また、インバータ１１ａのＴＦＴｐ１がｐ型ＴＦＴに対応し、ＴＦＴｎ２がｎ型トランジスタおよび電荷放出手段に対応する。
【００４０】
本実施形態では、例えば、ＯＬＥＤ１２とメモリ回路１１とを同一レベルの階層で面内に作成し、ＯＬＥＤ１２のカソード電極をアルミニウムなどの導電性の高い配線で形成するなどして、メモリ回路１１の接地ラインＬｇと、ＯＬＥＤ１２の接地ラインＬｇとを共通電極として一体形成しているが、それぞれを独立して形成してもよい。ただし、ある画素４のＯＬＥＤ１２とメモリ回路１１とで共通電極を持たない場合であっても、例えば、メモリ回路１１などが形成される基板の対向側に絶縁膜等を介してＯＬＥＤ１２の接地ラインを形成するなどして、ＯＬＥＤ１２の接地ラインを、メモリ回路１１の接地ラインや電源ラインとは別の階層に形成すると共に、各画素４のＯＬＥＤ１２の接地ラインを共通電極とすることができる。いずれの場合であっても、画素４のＯＬＥＤ１２の接地ラインは、当該画素４のメモリ回路１１の接地ライン、および／または、他の画素４のＯＬＥＤ１２の接地ラインと共通電極として形成する方が、配線の占有面積と製造工程とを簡略化できると共に、画素４の開口率を向上できる。
【００４１】
上記構成では、選択期間中、選択回路１３が導通して、メモリ回路１１の入力端に、データライン２の電位（データ電位Ｖｄ）が印加される。これにより、メモリ回路１１の各インバータ１１ａ（１１ｂ）において、両ＴＦＴｐ１・ｎ２（ｎ４・ｐ３）の一方が導通して、反転出力端Ｎ１の電位は、基準電位Ｖｒｅｆまたは接地レベルの２値のうち、データ電位Ｖｄに対応する値になる。なお、カラム・アドレス・デコーダー５の電流駆動能力は、インバータ１１ｂの電流駆動能力よりも十分高く設定されているので、反転出力端Ｎ１の電位は、それまでメモリ回路１１が記憶していた値に拘らず、データ電位Ｖｄに対応する値になる。
【００４２】
上記メモリ回路１１では、両インバータ１１ａ・１１ｂがループ状に接続されているので、両インバータ１１ａ・１１ｂにおいて、両ＴＦＴｐ１・ｎ２（ｎ４・ｐ３）の導通／遮断状態は、選択期間が終了して、選択回路１３が遮断されている間（非選択期間中）も維持される。この結果、反転出力端Ｎ１の電位は、基準電位Ｖｒｅｆまたは接地電位Ｖｇの２値のうち、選択回路１３の遮断時点と同じ電位に保たれる。したがって、ＯＬＥＤ１２の点灯／消灯は、選択期間に印加されたデータ電位Ｖｄによって制御され、当該データ電位Ｖｄがオン状態（反転出力端Ｎ１が基準電位Ｖｒｅｆ）を示している場合、ＯＬＥＤ１２は、非選択期間の間中、点灯し続ける。また、オフ状態（反転出力端Ｎ１が接地電位Ｖｇ）を示している場合、消灯し続けることができる。
【００４３】
なお、上記では、カラム・アドレス・デコーダー５が、ロウ・アドレス・デコーダー６により選択された画素４のメモリ回路１１へ、点灯／消灯を示すデータを書き込む場合について説明したが、選択期間中、データライン２を介して、メモリ回路１１とカラム・アドレス・デコーダー５とが接続されているので、メモリ回路１１の内容を読み出すことができる。この場合、カラム・アドレス・デコーダー５は、インバータ１１ｂで帰還している電位レベルを変更しない程度に、十分大きな入力インピーダンスの入力回路で、メモリ回路１１の内容を判定しているため、メモリ回路１１の内容を変更することなく、メモリ回路１１の内容を読み出すことができる。
【００４４】
さらに、データを読み出す場合、データ読み出し中の画素４を含む各画素４…では、それぞれのメモリ回路１１が自らの表示状態を記憶しているので、何ら支障なく、画面表示し続けることができる。また、上記表示素子１において、各データライン２₍₁₎〜２_(M)は、互いに独立して設けられており、カラム・アドレス・デコーダー５において、データライン２₍₁₎〜２_(M)へアクセスする回路も、互いに独立して設けられている。したがって、カラム・アドレス・デコーダー５は、選択中の画素４全てに同時に書き込んでもよいし、これらの画素全てから、同時にデータを読み出すこともできる。さらに、ある画素４_(i,j)への書き込みと同時に、他の画素４_(i,k)のメモリ回路１１から内容を読み出すこともできる。
【００４５】
ここで、ＯＬＥＤ１２がオン状態の場合、ＯＬＥＤ１２を駆動するインバータ１１ａにおいて、ＴＦＴｐ１が導通し、ＴＦＴｎ２が遮断するため、ＯＬＥＤ１２へ電流を供給する回路の等価回路は、図４に示すように、基準電位Ｖｒｅｆに接続された抵抗Ｒｏｎが、抵抗Ｒｏｆｆ、抵抗Ｒｏおよび容量Ｃｏの並列回路を介して接地された回路となる。なお、図４の等価回路では、ＴＦＴｐ３・ｎ４のゲートを入力端とする次段のインバータ１１ｂは、上記抵抗Ｒｏｎ、Ｒｏｆｆ、抵抗Ｒｏおよび容量Ｃｏに比べて、入力インピーダンスが高く、消費電力の解析に影響しないため、図示を省略している。また、図４の抵抗ＲｏｎおよびＲｏｆｆ〔Ω〕が、ＴＦＴｐ１のオン抵抗およびＴＦＴｎ２のオフ抵抗に対応する。さらに、抵抗Ｒｏ〔Ω〕および容量Ｃｏ〔Ｆ〕が、ＯＬＥＤ１２の抵抗成分および容量成分に対応する。
【００４６】
上記等価回路において、画素４の消費電力Ｐ〔Ｗ〕は、以下の式（１）に示すように、
Ｐ＝Ｖｒｅｆ²
／（Ｒｏｎ＋Ｒｏｆｆ・Ｒｏ／（Ｒｏｆｆ＋Ｒｏ）） …（１）
となる。
【００４７】
一方、ＯＬＥＤ１２への印加電圧Ｖｏは、ＯＬＥＤ１２がオン状態の場合に、所望の輝度値になるように設定されるので、ＴＦＴｐ１・ｎ１の抵抗値に拘らず、印加電圧Ｖｏを一定値とすると、基準電位Ｖｒｅｆの抵抗ＲｏｎおよびＲｏｆｆによる分圧値が、所定の電圧Ｖｏとなるように、基準電位Ｖｒｅｆを設定する必要がある。
【００４８】
ここで、ＯＬＥＤ１２のオン抵抗値Ｒｏに対するＴＦＴｐ１のオン抵抗値Ｒｏｎの相対値Ａ（＝Ｒｏｎ／Ｒｏ）、ＴＦＴｎ２のオフ抵抗値Ｒｏｆｆの相対値Ｂ（＝Ｒｏｆｆ／Ｒｏ）、並びに、Ｖｏ＝Ｖｒｅｆ・（Ｒｏｆｆ・Ｒｏ／（Ｒｏｆｆ＋Ｒｏ））／（Ｒｏｎ＋Ｒｏｆｆ・Ｒｏ／（Ｒｏｆｆ＋Ｒｏ））によって、上記式（１）を書き換えると、以下の式（２）に示すように、
Ｐ・Ｒｏ／Ｖｏ²＝（Ａ＋（Ｂ／（Ｂ＋１）））
／（Ｂ／（Ｂ＋１））²
＝ α …（２）
となる。なお、式（２）において、抵抗値Ｒｏおよび電圧Ｖｏが固定なので、消費電力Ｐは、式（２）の右辺の代用表記αに正比例して変化し、パラメータαが最小の場合、消費電力Ｐが最小になる。
【００４９】
さらに、上記相対値ＡおよびＢをそれぞれ変化させた場合におけるパラメータαの値は、例えば、図６に示すようになり、相対値Ａを小さく、かつ、相対値Ｂを大きくすると、消費電力Ｐを削減できる。例えば、ｎ型のＴＦＴｎ２のオフ抵抗値Ｒｏｆｆが、ＯＬＥＤ１２のオン抵抗値Ｒｏの１０００倍の場合、ｐ型のＴＦＴｐ１のオン抵抗値Ｒｏｎを、抵抗値Ｒｏの０．２倍以下にすれば、発光部（ＯＬＥＤ１２）以外の無駄な電力消費を十分に避けることができることがわかる。
【００５０】
ここで、ｐ型のＴＦＴのオン抵抗に対するｎ型のＴＦＴのオフ抵抗の比率は、製造方法や材質あるいはＴＦＴの寸法・構造などによって制限されるので、ｐ型のＴＦＴのオン抵抗に対するｎ型のＴＦＴのオフ抵抗の比率をＫ（＝Ｂ／Ａ）として、幾つかのＫについて、消費電力Ｐを示すパラメータαと、上記相対値Ａとの関係を図示すると、図５に示すようになる。なお、図５では、ｎ型ＴＦＴのオフ抵抗が、ｐ型ＴＦＴのオン抵抗の１０倍、１００倍および１０００倍の場合（Ｋ＝１０、１００、１０００）の場合について、図示している。
【００５１】
さらに、Ｂ＝Ｋ・Ａを上記式（２）に代入して、パラメータαが最小になる時点の相対値Ａの値を算出すると、以下に示すように、
ｄα／ｄＡ＝１ − （（Ｋ＋１）／Ｋ²）・（１／Ａ²）
＝０ …（３）
が成立するので、以下に示す式（４）のように、
Ａ＝（Ｋ＋１）^1/2／Ｋ …（４）
となる。この結果、例えば、Ｋ＝１００の場合、ＴＦＴｐ１のオン抵抗Ｒｏｎを、ＯＬＥＤ１２のオン抵抗Ｒｏの０．１０倍程度に設定し、Ｋ＝１０００の場合、抵抗Ｒｏｎを抵抗Ｒｏの０．０３２倍程度に設定することで、画素４における消費電力を最も小さくできる。なお、当該最適値からのズレによる消費電力増大が、例えば、数％程度など、許容範囲内であれば、上記値から僅かに外れて設定してもよい。
【００５２】
以下では、許容範囲の例として、設計値に対する輝度変動（バラツキ）が±ｘ％になるように、各画素４の輝度を設定する場合について説明する。ここで、ＯＬＥＤ１２の電流−輝度特性は、略線形である。したがって、各画素４に印加する電圧が一定の場合、設定値に対する輝度変動が±ｘ％とすると、ＯＬＥＤ１２に流れる電流の平均値に対する電流変動値も±ｘ％になり、ＯＬＥＤ１２で消費する電力の平均値に対する電力変動値も±ｘ％になる。さらに、印加電圧が一定とすると、ＯＬＥＤ１２のオン抵抗のバラツキが、Ｒｏを平均値として、±ｘ％のバラツキを持つと近似すると、上述の式（１）は、以下の式（５）に示すように、
Ｐ＝Ｖｒｅｆ²
／（Ｒｏｎ＋Ｒｏｆｆ・Ｒｏ・Ｘ／（Ｒｏｆｆ＋Ｒｏ・Ｘ）） …（５）
となる。なお、上式（５）において、Ｘは、ＯＬＥＤ１２のオン抵抗の変動を示し、Ｘ＝１±ｘ／１００である。
【００５３】
上述したように、ＯＬＥＤ１２への印加電圧Ｖｏは、概ね一定値になるように設定されるため、上述の式（１）および（２）と略同様に、相対値Ａ＝Ｒｏｎ／ＲｏおよびＢ＝Ｒｏｆｆ／Ｒｏと、Ｖｏ＝Ｖｒｅｆ・（Ｒｏｆｆ・Ｒｏ・Ｘ／（Ｒｏｆｆ＋Ｒｏ・Ｘ））／（Ｒｏｎ＋Ｒｏｆｆ・Ｒｏ・Ｘ／（Ｒｏｆｆ＋Ｒｏ・Ｘ））とによって、上記式（５）を書き換えると、以下の式（６）に示すように、
Ｐ・Ｒｏ／Ｖｏ²＝（Ａ＋（Ｂ・Ｘ／（Ｂ＋Ｘ）））／（Ｂ／（Ｂ＋Ｘ））²
＝α …（６）
となる。
【００５４】
さらに、上述の式（３）と略同様に、Ｂ＝Ｋ・Ａを上式（６）に代入し、パラメータαが最小値になる相対値Ａの値を算出すると、
ｄα／ｄＡ＝１／Ｘ²−（（Ｋ＋１）／Ｋ²）・（１／Ａ²）
＝０ …（７）
より、以下の式（８）に示すように、
Ａ＝（Ｋ＋１）^1/2・（１±ｘ／１００）／Ｋ …（８）
とき、画素４の消費電力Ｐが最小になる。
【００５５】
したがって、相対値Ａは、以下に示すように、
（Ｋ＋１）^1/2・（１−ｘ／１００）／Ｋ ≦ Ａ ≦ （Ｋ＋１）^1/2・
（１＋ｘ／１００）／
Ｋ …（９）
の範囲にあれば、ＴＦＴｐ１およびＯＬＥＤ１２が導通状態で、ＴＦＴｎ２が遮断状態の時点における、インバータ１１ａおよびＯＬＥＤ１２の消費電力が最小になる。一方、ＯＬＥＤ１２が遮断状態の場合、導通状態の場合に比べて、抵抗値が十分に大きくなる。また、ＴＦＴｐ１が遮断され、ＴＦＴｎ２が導通しているため、ＯＬＥＤ１２への印加電圧は、略０であり、導通状態の場合に比べて、インバータ１１ａおよびＯＬＥＤ１２での消費電力が小さい。したがって、上述のように各抵抗値を設定することで、ＯＬＥＤ１２と、メモリ回路１１とが画素４に設けられたメモリ一体型表示素子の消費電力を削減できる。
【００５６】
同様に、相対値Ｂは、以下に示すように、
（Ｋ＋１）^1/2・（１−ｘ／１００）≦ Ｂ ≦（Ｋ＋１）^1/2・
（１＋ｘ／１００） …（10）
を満たしていれば、ＴＦＴｐ１およびＯＬＥＤ１２が導通状態で、ＴＦＴｎ２が遮断状態の時点における、インバータ１１ａおよびＯＬＥＤ１２の消費電力が最小になる。一方、ＯＬＥＤ１２が遮断状態の場合、導通状態の場合に比べて、抵抗値が十分に大きくなる。また、ＴＦＴｐ１が遮断され、ＴＦＴｎ２が導通しているため、ＯＬＥＤ１２への印加電圧は、略０であり、導通状態の場合に比べて、インバータ１１ａおよびＯＬＥＤ１２での消費電力が小さい。したがって、上述のように各抵抗値を設定することで、ＯＬＥＤ１２と、メモリ回路１１とが画素４に設けられたメモリ一体型表示素子の消費電力を削減できる。
【００５７】
上記構成では、図２１に示す従来技術とは異なり、光学変調素子となるＯＬＥＤ１２が、メモリ回路１１の出力端（反転出力端Ｎ１）に直接接続されており、図２１に示す駆動用のＴＦＴ１２１の代わりに、メモリ回路１１のＴＦＴｐ１がＯＬＥＤ１２をオン駆動する。したがって、図２１に示す構成と比較して、ＴＦＴ１２１の分だけ、素子数を削減でき、画素４の開口率を向上できる。
【００５８】
また、図２１の構成では、画素がオン状態からオフ状態へ移行するために、ＴＦＴ１２１が遮断されても、ＬＥＤ１１２の容量成分によって、オン状態の間にＬＥＤ１１２のアノードに蓄積された電荷が速やかには放出されず、図７に示すように、ＴＦＴ１２１が遮断された後も、ＬＥＤ１１２に電流が流れてしまう。
【００５９】
ここで、画素の光学変調素子が液晶の場合、残留電荷によって、光学変調素子への印加電圧が僅かに変動しても、画素に発生する色味の変化や表示焼き付き、あるいは、光学変調素子の劣化は、問題にならないことが多い。ところが、光学変調素子がＬＥＤやＯＬＥＤの場合、発光強度は、電流量に応じて変化し、印加電圧の指数関数に従って変化するので、僅かな電圧変動であっても、大きな輝度バラツキが発生する虞れがある。
【００６０】
したがって、前フィールドがオン（明）状態で、次フィールドがオフ（暗）状態となる場合、一定期間（図７の例では、１００μ秒の間）、画素に残光が残ってしまう。特に、電荷蓄積によって、残光が発生すると、画素数が多くなり、高周波駆動される表示素子では、表示エラーが発生して、画素の表示が所望の輝度から外れ、色味が変化する虞れがある。また、ＯＬＥＤ（ＬＥＤ）に電荷が蓄積されると、焼き付きや素子劣化の原因になる虞れがある。
【００６１】
これに対して、図１に示す構成では、メモリ回路１１がインバータ１１ａ・１１ｂをループ状に形成したスタティックメモリであり、ＯＬＥＤ１２を相補動作のＴＦＴｐ１・ｎ２で駆動する。したがって、画素４がオン状態からオフ状態へ移行する際、ＴＦＴｐ１の遮断に伴って、ＴＦＴｎ２が導通する。この結果、オン状態の間に、ＯＬＥＤ１２のアノードに電荷が蓄積されていたとしても、当該電荷は、ＴＦＴｎ２を介して接地ラインＬｇに放出される。したがって、光学変調素子として、電流駆動型のＯＬＥＤ１２を使用しているにも拘らず、図８に示すように、急峻な光学応答特性を実現できる。これにより、残留電荷に起因する暗表示での階調エラーが原理的に発生せず、残留電荷に起因する色味の変化や表示焼き付き、あるいは、ＯＬＥＤ１２の劣化を抑えることができる。
【００６２】
また、本実施形態では、上述したように、ＴＦＴｐ１のオン抵抗ＲｏｎおよびＴＦＴｎ２のオフ抵抗Ｒｏｆｆが設定されている。したがって、ＴＦＴの抵抗値とＯＬＥＤ１２の抵抗値とのバランスによっては、画素４内に無駄な電力が消費される虞れのある光学変調素子、すなわち、電流動作型のＯＬＥＤ１２を用いているにも拘らず、ＯＬＥＤ１２がオン状態の場合の消費電力Ｐを削減できる。なお、オフ状態の際には、ＯＬＥＤ１２が遮断されているので、各インバータ１１ａ・１１ｂのＴＦＴｐ１〜ｎ４が定常状態に移行した後は、電源ラインＬｒと接地ラインＬｇとの間に電流が流れない。したがって、オフ状態における画素４の消費電力は、低い値に保たれている。
【００６３】
ところで、図１に示す画素４では、ＯＬＥＤ１２がメモリ回路１１の反転出力端Ｎ１と接地ラインとの間に設けられている場合について説明したが、図９に示す画素４ａのように、反転出力端Ｎ１と電源ラインＬｒとの間にＯＬＥＤ１２を設けてもよい。
【００６４】
この場合、ＯＬＥＤ１２は、画素４とは逆に、メモリ回路１１が反転出力端Ｎ１を接地レベルに維持している間、すなわち、ＴＦＴｐ１が遮断され、ＴＦＴｎ２が導通している間、点灯する。また、ＯＬＥＤ１２は、反転出力端Ｎ１が基準電位Ｖｒｅｆに保たれている間、すなわち、ＴＦＴｐ１が導通し、ＴＦＴｎ２が遮断されている間、消灯する。なお、この例では、ＯＬＥＤ１２が消灯時にＴＦＴｐ１が導通するので、当該ＴＦＴｐ１が特許請求の範囲に記載の電荷放出手段に対応する。
【００６５】
また、ＯＬＥＤ１２が点灯時において、ＯＬＥＤ１２へ電流を供給する回路の等価回路は、図４中（）で示すように、画素４の等価回路の接地ラインＬｇと電源ラインＬｒとを入れ替えた回路になるので、ＴＦＴｎ２のオン抵抗をＲｏｎ、ＴＦＴｐ１のオフ抵抗をＲｏｆｆとすると、画素４の消費電力Ｐは、上述の式（１）ないし式（４）が、そのまま当てはまる。したがって、ｎ型ＴＦＴのオン抵抗値Ｒｏｎに対するｐ型ＴＦＴのオフ抵抗値Ｒｏｆｆの比率をＫとするとき、ＯＬＥＤ１２のオン抵抗値Ｒｏに対するｎ型ＴＦＴのオン抵抗値Ｒｏｎの比率Ａが、（Ｋ＋１）^1/2／Ｋになるように設定することで、画素４ａの消費電力Ｐを最も小さな値に設定できる。
【００６６】
当該構成であっても、光学変調素子となるＯＬＥＤ１２が、メモリ回路１１の出力端（反転出力端Ｎ１）に直接接続されており、メモリ回路１１のＴＦＴｎ２がＯＬＥＤ１２をオン駆動するので、図１の画素４と同様に、素子数を削減でき、画素４の開口率を向上できる。
【００６７】
また、画素４ａがオン状態からオフ状態へ移行する際、ＴＦＴｎ２の遮断に伴って、ＴＦＴｐ１が導通する。この結果、オン状態の間に、ＯＬＥＤ１２のカソードに電荷が蓄積されていたとしても、当該電荷は、ＴＦＴｐ１を介して電源ラインＬｒに放出される。したがって、図１の画素４と同様に、光学変調素子として、電流駆動型のＯＬＥＤ１２を使用しているにも拘らず、図８に示すように、急峻な光学応答特性を実現でき、残留電荷に起因する色味の変化や表示焼き付き、あるいは、ＯＬＥＤ１２の劣化を抑えることができる。
【００６８】
さらに、本実施形態では、上述したように、ＴＦＴｎ２のオン抵抗ＲｏｎおよびＴＦＴｐ１のオフ抵抗Ｒｏｆｆが設定されている。したがって、電流動作型のＯＬＥＤ１２を用いているにも拘らず、画素４ａの消費電力Ｐを削減できる。
【００６９】
また、図１および図９では、メモリ回路１１の出力端として、反転出力端Ｎ１にＯＬＥＤ１２を接続する場合について説明したが、図１０に示す画素４ｂのように、帰還ライン部分の非反転出力端Ｎ２（インバータ１１ｂの出力端）にＯＬＥＤ１２を接続した場合でも、同様の効果が得られる。
【００７０】
なお、ＯＬＥＤ１２は、図９と同様に、出力端と電源ラインＬｒとの間に設けてもよいが、図１０では、図１と同様に、出力端と接地ラインＬｇとの間に設けた場合を図示している。また、図１０の構成では、インバータ１１ｂの出力端がＯＬＥＤ１２に接続されており、ＯＬＥＤ１２の消灯時にＴＦＴｎ４が導通するので、インバータ１１ｂが特許請求の範囲に記載の出力インバータに対応し、ＴＦＴｐ３がｐ型トランジスタ、ＴＦＴｎ４がｎ型トランジスタおよび電荷放出手段に対応する。
【００７１】
一方、図１、図９および図１０では、画素４・４ａ・４ｂへ基準電位Ｖｒｅｆと接地レベルとを供給する場合について説明したが、図１１（図１２）に示す画素４ｃ（４ｄ）のように、これらに代えて、正負の電源電圧Ｖｈ・Ｖｌを供給してもよい。この場合は、第１および第２の電源ラインとしての電源ラインＬｈおよびＬｌで印加される正負の電源電位Ｖｈ・Ｖｌによって、メモリ回路１１が駆動されるので、画素４〜４ｂの効果に加えて、メモリ回路１１を、より安定に動作させることができる。なお、この場合、図１、図９および図１０の構成と比べて、電源の電位レベルが、基準電位Ｖｒｅｆおよび接地レベルから、正負の電源電位ＶｈおよびＶｌに変更されているが、電位差が同じであれば、消費電力Ｐが同じなので、各ＴＦＴのオン抵抗値ＲｏｎおよびＲｏｆｆを上記と同様に設定することで、消費電力Ｐを最小に設定できる。
【００７２】
また、図１３ないし図１５に示す画素４ｆないし４ｇのように、メモリ回路１１を正負の電源電位Ｖｈ・Ｖｌで駆動すると共に、ＯＬＥＤ１２の一端（メモリ回路１１の出力端とは異なる端部）へ、両電源電位Ｖｈ・Ｖｌとは異なる電位を印加してもよい。なお、図１３は、図１に示す画素４において、ＯＬＥＤ１２のカソード電極と、メモリ回路１１の電源電極とを分離した構成であり、ＯＬＥＤ１２のカソード電極が接地されている。また、図１４に示す画素４ｆは、図９に示す画素４ａに対応し、ＯＬＥＤ１２のアノード電極へ基準電位Ｖｒｅｆが印加されている。さらに、図１５に示す画素４ｇは、図１０に示す画素４ｂに対応し、ＯＬＥＤ１２のカソード電極が接地されている。
【００７３】
これらの構成では、画素４〜画素４ｄの効果に加え、ＯＬＥＤ１２の電極とメモリ回路１１の電極とが分離されているので、特性改善などの理由で、それぞれを異なる製造方法で製造したり、互いに異なる電圧を印加できる。また、各電極が分離されているので、ＯＬＥＤ１２の上層あるいは下層など、メモリ回路１１の電極とは異なる層上に、ＯＬＥＤ１２の電極を配置できる。したがって、同一面上に電極形成する場合よりも、開口率を向上できる。なお、ＯＬＥＤ１２の両電極のうち、少なくとも一方を透明電極とすれば、透明電極を通して発光表示できるので、さらに好ましい。
【００７４】
ところで、図２に示す表示素子１では、各画素４_(i,j)が、それぞれ１つのＯＬＥＤ１２を有し、メモリ回路１１に記憶された値（２値）に基づいて、それぞれのＯＬＥＤ１２を点灯または消灯している。これに対して、図１６に示す表示素子１ｈでは、各画素４ｈが複数の副画素４１・４２に分割され、副画素４１・４２の点灯／消灯の組み合わせによって階調表示している。上記副画素４１（４２）は、上述の各画素４〜４ｇのいずれかと同一の構成であり、各副画素４１・４２の輝度レベルは、例えば、ＯＬＥＤ１２の発光面積や、供給する電源レベルを調整するなどして、各副画素４１・４２の点灯／消灯の組み合わせで、画素４ｈの輝度が所望の階調の輝度レベルとなるように設定されている。
【００７５】
なお、図１６では、一例として、行方向（セレクトライン３_(i)に沿った方向）に隣接する２つの副画素４１_(i,j)・４２_(i,j)の組み合わせで１つの画素４ｈ_(i,j)を構成し、副画素４１_(i,j)へデータ電位Ｖｄを供給するデータライン２１_(j)と、副画素４２_(i,j)へデータ電位Ｖｄを供給するデータライン２２_(j)とで、画素４ｈ_(i,j)を駆動する場合を図示しているが、当然ながら、画素４ｈを分割する副画素の個数は、必要な階調数に応じて、所望の値に設定できる。また、各副画素は、１つの画素として見えるように互いに隣接して配されていれば、セレクトライン３に沿っていてもよいし、データライン２（２１・２２）に沿っていてもよいが、各副画素が、セレクトライン３に沿って配置され、同一のセレクトライン３に接続されていれば、当該セレクトライン３を選択するだけで、全副画素の各メモリ回路１１にアクセスできるので、アクセス時間を短縮できる。なお、この例では、副画素４１のメモリ回路１１へ書き込み、副画素４２のメモリ回路１１からデータを読み出す場合を図示している。
【００７６】
ここで、図２および図１６の例では、説明の便宜上、各画素４（４ｈ）が同じ向きに形成されている場合について説明したが、本実施形態のように、各画素４〜４ｈがメモリ回路１１を有し、各画素４〜４ｈへ、データライン２およびセレクトライン３に加えて、基準電位Ｖｒｅｆや接地レベルあるいは電源電位Ｖｈ・Ｖｌなどを供給する電源ラインを接続する場合には、図１７に示す表示素子１ｉのように、各画素４〜４ｈあるいは各副画素４１・４２を、線対称に配する方が望ましい。なお、図１７では、図１３に示す画素４ｅを、セレクトライン３に対して線対称に配した場合を例示している。また、セレクトライン３に沿って、電源電位Ｖｈを供給する電源ラインＬｈと、電源電位Ｖｌを供給する電源ラインＬｌとが交互に形成されている。
【００７７】
当該構成では、画素４ｅが、基準線としてのセレクトライン３に対して線対称に配されているので、当該電源ラインＬｈに沿ったセレクトライン３に隣接する画素４ｅ・４ｅにおいて、当該電源ラインＬｈに接続される素子（ＴＦＴｐ１・ｐ３）は、同方向に形成する場合よりも近い位置に配されており、両画素４ｅ・４ｅ間で、電源ラインＬｈを共用できる。同様に、電源ラインＬｌに沿ったセレクトライン３に隣接する画素４ｅ・４ｅ間で、電源ラインＬｌを共用できる。この結果、画素数（データライン２の本数およびセレクトライン３の本数）が等しい場合であっても、表示素子１ｉに形成する必要のある電源ラインの数を略１／２に削減でき、開口率を向上できる。なお、上記では、セレクトライン３に対して線対称に配した場合について説明したが、データライン２に対して線対称に配しても、データライン２を挟んで配される画素間で、電源ライン（接地ライン）を共用できるので、同様の効果が得られる。
【００７８】
【発明の効果】
本発明に係るメモリ一体型表示素子は、以上のように、画素のメモリ素子を構成する各インバータのうち、出力が上記メモリ素子の出力端となる出力インバータの出力は、画素の光学変調素子の一端に直結されている構成である。
【００７９】
上記構成によれば、メモリ素子の出力インバータが発光ダイオードである光学変調素子を駆動するため、メモリ素子と光学変調素子とが駆動用スイッチング素子を介して接続される従来技術に比べて、光学変調素子の駆動に支障をきたすことなく、駆動用スイッチング素子の分だけ、スイッチング素子の数を削減できるという効果を奏する。
【００８０】
また、駆動用スイッチング素子が介在しないため、製造バラツキが発生しても、駆動用スイッチング素子の特性変化に伴う光学変調素子の輝度レベルの変化が発生せず、光学変調素子を同じ輝度レベルで点灯できるという効果を併せて奏する。
【００８１】
本発明に係るメモリ一体型表示素子は、以上のように、上記構成に加えて、上記メモリ素子が光学変調素子に電圧を印加している間に当該光学変調素子に蓄積された電荷を、電圧印加終了後に放出する構成である。
【００８２】
当該構成では、メモリ素子による電圧印加終了後に、上記出力インバータが光学変調素子に蓄積された電荷を放出するので、光学変調素子は、電荷を放出しない場合よりも速く、次の表示状態に移行でき、表示エラーの発生、および、光学変調素子の焼き付きや劣化を抑制できるという効果を奏する。
【００８３】
本発明に係るメモリ一体型表示素子において、以上のように、上記出力インバータとして、相補型のインバータを設けた構成である。
【００８４】
当該構成では、メモリ素子が２値のいずれを記憶している場合であっても、上記相補型のインバータを構成するスイッチング素子のうちの一方は導通しているので、ある表示状態において、光学変調素子に電荷が蓄積されたとしても、当該残留電荷は、導通しているスイッチング素子を介して速やかに放出され、光学変調素子は、次の表示状態に速やかに移行できる。したがって、表示エラーの発生、あるいは、光学変調素子の焼き付きや劣化を抑制できるという効果を奏する。
【００８５】
本発明に係るメモリ一体型表示素子は、以上のように、上記構成に加えて、上記相補型のインバータは、第１の電源ラインに接続されたｐ型ＴＦＴと、第２の電源ラインに接続されたｎ型ＴＦＴとを含み、上記光学変調素子は、陽電極が上記出力インバータの出力端に、陰電極が上記第２の電源ラインに接続されていると共に、上記ｐ型ＴＦＴのオン抵抗値に対する、ｎ型ＴＦＴのオフ抵抗値の比率をＫとするとき、上記光学変調素子のオン抵抗値に対するｐ型ＴＦＴのオン抵抗値の比率が、（Ｋ＋１）^1/2／Ｋに設定されている構成である。
【００８６】
本発明に係るメモリ一体型表示素子は、以上のように、上記出力インバータとして相補型のインバータを備える構成に加えて、上記光学変調素子は、有機発光ダイオードであり、上記相補型のインバータは、第１の電源ラインに接続されたｐ型ＴＦＴと、第２の電源ラインに接続されたｎ型ＴＦＴとを含み、上記光学変調素子は、陽電極が上記出力インバータの出力端に、陰電極が上記第２の電源ラインに接続されていると共に、上記ｐ型ＴＦＴのオン抵抗値に対する、ｎ型ＴＦＴのオフ抵抗値の比率をＫとし、上記光学変調素子の点灯輝度のバラツキ量が基準値から±ｘ％以内になるように各光学変調素子の輝度を設定するとき、上記光学変調素子のオン抵抗値の平均値に対するｐ型ＴＦＴのオン抵抗値の比率が、（Ｋ＋１）^1/2・（１−ｘ／１００）／Ｋから、（Ｋ＋１）^1/2・（１＋ｘ／１００）／Ｋまでの範囲に設定されている構成である。
【００８７】
上記の接続において、各抵抗値が上述のように設定されている場合、ｐ型ＴＦＴおよび光学変調素子が導通状態で、ｎ型ＴＦＴが遮断状態の時点における、出力インバータおよび光学変調素子の消費電力が最小になる。また、光学変調素子が遮断状態のときの消費電力は導通状態の場合に比べて十分小さい。したがって、上述のように各抵抗値を設定することで、メモリ一体型表示素子の消費電力を削減できるという効果を奏する。
【００８８】
本発明に係るメモリ一体型表示素子は、以上のように、上記出力インバータが相補型のインバータの構成において、上記相補型のインバータは、第１の電源ラインに接続されたｐ型ＴＦＴと、第２の電源ラインに接続されたｎ型ＴＦＴとを含み、上記光学変調素子は、陰電極が上記出力インバータの出力端に、陽電極が上記第１の電源ラインに接続されていると共に、上記ｎ型ＴＦＴのオン抵抗値に対する、ｐ型ＴＦＴのオフ抵抗値の比率をＫとするとき、上記光学変調素子のオン抵抗値に対するｎ型ＴＦＴのオン抵抗値の比率が、（Ｋ＋１）^1/2／Ｋに設定されている構成である。
【００８９】
本発明に係るメモリ一体型表示素子は、以上のように、上記光学変調素子は、有機発光ダイオードであり、上記出力インバータが相補型のインバータの構成において、上記相補型のインバータは、第１の電源ラインに接続されたｐ型ＴＦＴと、第２の電源ラインに接続されたｎ型ＴＦＴとを含み、上記光学変調素子は、陰電極が上記出力インバータの出力端に、陽電極が上記第１の電源ラインに接続されていると共に、上記ｎ型ＴＦＴのオン抵抗値に対する、ｐ型ＴＦＴのオフ抵抗値の比率をＫとし、上記光学変調素子の点灯輝度のバラツキ量が基準値から±ｘ％以内になるように各光学変調素子の輝度を設定するとき、上記光学変調素子のオン抵抗値の平均値に対するｎ型ＴＦＴのオン抵抗値の比率が、（Ｋ＋１）^1/2・（１−ｘ／１００）／Ｋから、（Ｋ＋１）^1/2・（１＋ｘ／１００）／Ｋまでの範囲に設定されている構成である。
【００９０】
上記の接続では、各抵抗値が上述のように設定されている場合、ｎ型ＴＦＴおよび光学変調素子が導通状態で、ｐ型ＴＦＴが遮断状態の時点における、出力インバータおよび光学変調素子の消費電力が最小になる。また、陰電極が第２の電源ラインに接続されている場合と同様に、光学変調素子が遮断状態のときの消費電力は十分小さい。したがって、上述のように各抵抗値を設定することで、メモリ一体型表示素子の消費電力を削減できるという効果を奏する。
【００９１】
本発明に係るメモリ一体型表示素子は、以上のように、上記構成において、上記光学変調素子とメモリ素子とを含む副画素の複数によって、１画素単位を構成してもよい。当該構成では、１画素単位が複数の副画素で構成されており、各副画素の光学変調状態（２値）の組み合わせで、１画素単位の輝度レベルに階調をつけることができる。この結果、メモリ素子が２値しか記憶できないにも拘らず、画素の階調表現数を２より多く設定できるという効果を奏する。また、時分割駆動で階調表現する場合であっても、時分割駆動と画素分割駆動とを組み合わせることで、時分割駆動数を相対的に減らすことができ、メモリ一体型表示素子の駆動周波数を低く設定できるという効果を併せて奏する。
【００９２】
本発明に係るメモリ一体型表示素子は、以上のように、上記構成に加えて、上記メモリ素子の電源電極の１つと、上記光学変調素子の陽電極または陰電極とを共有する構成である。これにより、電極を個別に設ける場合に比べて、電極の面積の合計を削減でき、メモリ一体型表示素子の開口率を向上できるという効果を奏する。
【００９３】
本発明に係るメモリ一体型表示素子は、以上のように、電極を共有する代わりに、上記メモリ素子の電源電極、並びに、上記光学変調素子の陽電極および陰電極が、それぞれ分けて形成されている構成である。当該構成では、特性改善などの理由がある場合、各電極に個別の電圧を印加できるという効果を奏する。
【００９４】
本発明に係るメモリ一体型表示素子は、以上のように、上記構成に加えて、複数のデータ信号線と、上記各データ信号線に略直交する複数の選択信号線とを備え、上記メモリ素子は、データ信号線と選択信号線との組み合わせ毎に設けられており、自らに対応する選択信号線が選択を指示している場合、自らに対応するデータ信号線が示す２値データを記憶すると共に、データ信号線または選択信号線のいずれかのを基準線とするとき、当該基準線を介して隣接するメモリ素子同士および光学変調素子同士は、当該基準線に対して線対称に配置されており、当該基準線に沿って、電源ラインが配置されていると共に、上記メモリ素子間または光学変調素子間で、電源ラインが共用されている構成である。
【００９５】
当該構成では、基準線を介して隣接するメモリ素子同士および光学変調素子同士を線対称に配置し、当該メモリ素子間または光学変調素子間で、電源ラインが共用することで、メモリ一体型表示素子に必要な電源ライン数が削減されている。これにより、メモリ一体型表示素子に必要な電極本数を削減でき、より開口率の高いメモリ一体型表示素子を実現できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すものであり、画素の要部構成を示す回路図である。
【図２】上記画素を含む表示素子の要部構成を示すブロック図である。
【図３】上記画素において、メモリ素子が保持する電位の時間変化を示すグラフである。
【図４】上記画素の等価回路を示す回路図である。
【図５】ＴＦＴのオン抵抗値とオフ抵抗値との比率が、ある数値に設定されている場合、それぞれにおいて、上記画素の消費電力と、オフ抵抗値との関係を示すグラフである。
【図６】ＴＦＴのオン抵抗値およびオフ抵抗値の組み合わせと、上記消費電力との関係を示す説明図である。
【図７】図２１に示す従来技術において、ＬＥＤ（ＯＬＥＤ）に残留する電流特性を示すグラフである。
【図８】図１に示す画素において、ＯＬＥＤに残留する電流特性を示すグラフである。
【図９】上記実施形態の変形例を示すものであり、画素の要部構成を示す回路図である。
【図１０】上記実施形態の他の変形例を示すものであり、画素の要部構成を示す回路図である。
【図１１】上記実施形態のさらに他の変形例を示すものであり、画素の要部構成を示す回路図である。
【図１２】上記実施形態の別の変形例を示すものであり、画素の要部構成を示す回路図である。
【図１３】上記実施形態のまた別の変形例を示すものであり、画素の要部構成を示す回路図である。
【図１４】上記実施形態の他の変形例を示すものであり、画素の要部構成を示す回路図である。
【図１５】上記実施形態のさらに他の変形例を示すものであり、画素の要部構成を示す回路図である。
【図１６】上記実施形態の別の変形例を示すものであり、表示素子の要部構成を示すブロック図である。
【図１７】上記実施形態のまた別の変形例を示すものであり、隣接画素の要部構成を示す回路図である。
【図１８】従来技術を示すものであり、画素の要部構成を示す回路図である。
【図１９】他の従来技術を示すものであり、画素の要部構成を示す回路図である。
【図２０】上記画素において、メモリ素子が保持する電位の時間変化を示すグラフである。
【図２１】さらに他の従来技術を示すものであり、画素の要部構成を示すブロック図である。
【符号の説明】
４・４ａ〜４ｉ画素
２₍₁₎〜２_(M) データライン（データ信号線）
３₍₁₎〜３_(N) セレクトライン（選択信号線；基準線）
１１メモリ回路（メモリ素子）
１１ａ、１１ｂインバータ（インバータ；出力インバータ）
１２ Organic Light Emission Diode（光学変調素子）
４１・４２副画素
ｐ１、ｐ３ＴＦＴ（電荷放出手段；ｐ型トランジスタ）
ｎ２、ｎ４ＴＦＴ（電荷放出手段；ｎ型トランジスタ）
Ｌｇ接地ライン（第２の電源ライン）
Ｌｈ、Ｌｒ電源ライン（第１の電源ライン）
Ｌｌ電源ライン（第２の電源ライン）

Claims

発光ダイオードである光学変調素子と、当該光学変調素子への入力を示す２値データを記憶するメモリ素子とが、画素に設けられたメモリ一体型表示素子において、
上記メモリ素子は、少なくとも２つのインバータをループ状に接続して構成され、
上記各インバータのうち、出力が上記メモリ素子の出力端となる出力インバータの出力は、上記光学変調素子の一端に直結されており、
上記出力インバータは、相補型のインバータであり、
上記相補型のインバータは、第１の電源ラインに接続されたｐ型ＴＦＴと、第２の電源ラインに接続されたｎ型ＴＦＴとを含み、上記光学変調素子は、陽電極が上記出力インバータの出力端に、陰電極が上記第２の電源ラインに接続されていると共に、
上記ｐ型ＴＦＴのオン抵抗値に対する、ｎ型ＴＦＴのオフ抵抗値の比率をＫとするとき、
上記光学変調素子のオン抵抗値に対するｐ型ＴＦＴのオン抵抗値の比率が、（Ｋ＋１） ^1/2 ／Ｋに設定されていることを特徴とするメモリ一体型表示素子。
発光ダイオードである光学変調素子と、当該光学変調素子への入力を示す２値データを記憶するメモリ素子とが、画素に設けられたメモリ一体型表示素子において、
上記メモリ素子は、少なくとも２つのインバータをループ状に接続して構成され、
上記各インバータのうち、出力が上記メモリ素子の出力端となる出力インバータの出力は、上記光学変調素子の一端に直結されており、
上記出力インバータは、相補型のインバータであり、
上記光学変調素子は、有機発光ダイオードであり、
上記相補型のインバータは、第１の電源ラインに接続されたｐ型ＴＦＴと、第２の電源ラインに接続されたｎ型ＴＦＴとを含み、上記光学変調素子は、陽電極が上記出力インバータの出力端に、陰電極が上記第２の電源ラインに接続されていると共に、
上記ｐ型ＴＦＴのオン抵抗値に対する、ｎ型ＴＦＴのオフ抵抗値の比率をＫとし、上記光学変調素子の点灯輝度のバラツキ量が基準値から±ｘ％以内になるように各光学変調素子の輝度を設定するとき、
上記光学変調素子のオン抵抗値の平均値に対するｐ型ＴＦＴのオン抵抗値の比率が、
（Ｋ＋１） ^1/2 ・（１−ｘ／１００）／Ｋから、（Ｋ＋１） ^1/2 ・（１＋ｘ／１００）／Ｋまでの範囲に設定されていることを特徴とするメモリ一体型表示素子。
発光ダイオードである光学変調素子と、当該光学変調素子への入力を示す２値データを記憶するメモリ素子とが、画素に設けられたメモリ一体型表示素子において、
上記メモリ素子は、少なくとも２つのインバータをループ状に接続して構成され、
上記各インバータのうち、出力が上記メモリ素子の出力端となる出力インバータの出力は、上記光学変調素子の一端に直結されており、
上記出力インバータは、相補型のインバータであり、
上記相補型のインバータは、第１の電源ラインに接続されたｐ型ＴＦＴと、第２の電源ラインに接続されたｎ型ＴＦＴとを含み、上記光学変調素子は、陰電極が上記出力インバータの出力端に、陽電極が上記第１の電源ラインに接続されていると共に、
上記ｎ型ＴＦＴのオン抵抗値に対する、ｐ型ＴＦＴのオフ抵抗値の比率をＫとするとき、
上記光学変調素子のオン抵抗値に対するｎ型ＴＦＴのオン抵抗値の比率が、（Ｋ＋１） ^1/2 ／Ｋに設定されていることを特徴とするメモリ一体型表示素子。
発光ダイオードである光学変調素子と、当該光学変調素子への入力を示す２値データを記憶するメモリ素子とが、画素に設けられたメモリ一体型表示素子において、
上記メモリ素子は、少なくとも２つのインバータをループ状に接続して構成され、
上記各インバータのうち、出力が上記メモリ素子の出力端となる出力インバータの出力は、上記光学変調素子の一端に直結されており、
上記出力インバータは、相補型のインバータであり、
上記光学変調素子は、有機発光ダイオードであり、
上記相補型のインバータは、第１の電源ラインに接続されたｐ型ＴＦＴと、第２の電源ラインに接続されたｎ型ＴＦＴとを含み、上記光学変調素子は、陰電極が上記出力インバータの出力端に、陽電極が上記第１の電源ラインに接続されていると共に、
上記ｎ型ＴＦＴのオン抵抗値に対する、ｐ型ＴＦＴのオフ抵抗値の比率をＫとし、上記光学変調素子の点灯輝度のバラツキ量が基準値から±ｘ％以内になるように各光学変調素子の輝度を設定するとき、
上記光学変調素子のオン抵抗値の平均値に対するｎ型ＴＦＴのオン抵抗値の比率が、
（Ｋ＋１） ^1/2 ・（１−ｘ／１００）／Ｋから、（Ｋ＋１） ^1/2 ・（１＋ｘ／１００）／Ｋまでの範囲に設定されていることを特徴とするメモリ一体型表示素子。
上記出力インバータは、上記メモリ素子が光学変調素子に電圧を印加している間に当該光学変調素子に蓄積された電荷を、電圧印加終了後に放出することを特徴とする請求項１から４のいずれか１項に記載のメモリ一体型表示素子。
上記光学変調素子とメモリ素子とを含む副画素の複数によって、１画素単位を構成することを特徴とする請求項１、２、３、４または５に記載のメモリ一体型表示素子。
上記メモリ素子の電源電極の１つと、上記光学変調素子の陽電極または陰電極とを共有することを特徴とする請求項１、２、３、４、５または６に記載のメモリ一体型表示素子。
上記メモリ素子の電源電極、並びに、上記光学変調素子の陽電極および陰電極が、それぞれ分けて形成されていることを特徴とする請求項１、２、３、４、５または６に記載のメモリ一体型表示素子。
複数のデータ信号線と、上記各データ信号線に略直交する複数の選択信号線とを備え、
上記メモリ素子は、データ信号線と選択信号線との組み合わせ毎に設けられており、自らに対応する選択信号線が選択を指示している場合、自らに対応するデータ信号線が示す２値データを記憶すると共に、
データ信号線または選択信号線のいずれかを基準線とするとき、当該基準線を介して隣接するメモリ素子同士および光学変調素子同士は、当該基準線に対して線対称に配置されており、当該基準線に沿って、電源ラインが配置されていると共に、上記メモリ素子間または光学変調素子間で、電源ラインが共用されていることを特徴とする請求項１、２、３、４、５、６、７または８に記載のメモリ一体型表示素子。