JP3989718B2 - メモリ一体型表示素子 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、画素内に、メモリ素子を備えたメモリ一体型表示素子に関するものである。
【0002】
【従来の技術】
フラット型の表示装置においては、光学変調素子として、OLED(Organic Light Emission Diode) などの自発発光素子や、液晶素子などを用い、各画素に、アドレッシング用のTFT(Thin Film Transistor)ゲートを配したアクティブマトリクス方式の表示装置が広く使用されている。
【0003】
ここで、アクティブマトリクス方式の表示装置では、複数のデータラインと、各データラインに直交する複数のセレクトラインとが設けられており、データラインとセレクトラインとの各交差点に、画素が配されている。光学変調素子としてのOLEDを使用する場合を例にすると、図18に示すように、画素104において、選択モジュール113は、セレクトライン103が選択レベルの選択信号SELを出力している間(選択期間)のみ、導通し、データライン102と、OLED112を駆動する駆動モジュール111とを接続する。
【0004】
一方、駆動モジュール111では、基準電位Vrefが印加される電源ラインLrとOLED112との間に、TFT121が設けられている。当該TFT121のゲートには、メモリ素子としてのキャパシタ122が接続されており、選択期間におけるデータ信号DATAは、キャパシタ122によって保持され、非選択期間の間も、TFT121のゲートに印加される。なお、図19に示す画素104aのように、TFT121と電源ラインLrとの間にOLED112を設けてもよい。
【0005】
ところが、これらの画素104(104a)では、データ信号DATAをアナログ量として記憶しているため、図20に示すように、選択期間中に印加されたデータ信号DATAの信号レベルは、非選択期間の間、回路内の漏れ電流などによって、徐々に低下してしまう。
【0006】
したがって、周期的に、選択期間を設けると共に、例えば、キャパシタ122の容量値の設定などによって、当該周期における電位低下量が表示に影響しない程度に、キャパシタ122が保持する電位の時間変化率を調整する必要がある。また、キャパシタ122に必要な容量値は、表示階調数によって決まるが、画素104(104a)内に形成可能な容量値は制限されるため、表示可能な階調数、あるいは、選択期間の周期が制限されてしまう。
【0007】
したがって、特開平10−161564号では、光学変調素子として、電圧駆動型のEL素子を用いた構成において、キャパシタ122を設ける代わりに、不純物イオンがドープされた窒化シリコン膜で、TFT121のゲート絶縁膜を形成し、TFT121にEEPROM機能を持たせた表示装置が提案されている。さらに、特許第2775040号公報には、光学変調素子として、電圧駆動型の液晶を用いた構成において、強誘電キャパシタでデータ信号DATAを保持する構成も開示されている。これらの構成では、図18および図19に示す構成とは異なり、電位レベルの低下が抑えられているので、データ信号DATAを長時間保持できる。
【0008】
また、上記アナログ量として、データ信号DATAを保持する構成とは別の構成として、例えば、特開平8−194205号公報や、特開平11−119698号公報では、図21に示す画素104bのように、キャパシタ122の代わりに設けられたメモリ素子123が、光学変調素子の点灯/非点灯の2値を保持し、面積変調で階調表示する構成が提案されている。当該構成では、2値を保持するため、アナログ量として保持する場合に比べて、データ信号DATAを長時間保持できる。
【0009】
【発明が解決しようとする課題】
しかしながら、上記構成では、多くの画素を形成した際、製造バラツキなどによって、光学変調素子を駆動するTFT(121)のしきい値特性にバラツキが発生すると、光学変調素子の輝度のバラツキが発生し、画面内において、同じレベルであるべき画素の輝度が互いに相違して、著しいムラが発生する虞れがあるという問題を生ずる。
【0010】
特に、電流駆動型の光学変調素子であるLED(Light Emission Diode) では、印加電圧の指数関数に従った発光特性を持っているため、上記しきい値特性のバラツキが発生すると、LEDへの流入電流が大きく変化するので、電圧駆動型の液晶素子などに比べて、顕著な輝度バラツキが発生する。
【0011】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、製造バラツキなどによって、画素を構成する素子の特性にバラツキが発生したとしても、光学変調素子を同じ輝度レベルで点灯可能なメモリ一体型表示素子を実現することにある。
【0012】
【課題を解決するための手段】
本発明に係るメモリ一体型表示素子は、上記課題を解決するために、発光ダイオードである光学変調素子と、当該光学変調素子への入力を示す2値データを記憶するメモリ素子とが、画素に設けられたメモリ一体型表示素子において、上記メモリ素子は、少なくとも2つのインバータをループ状に接続して構成され、上記各インバータのうち、出力が上記メモリ素子の出力端となる出力インバータの出力は、上記光学変調素子の一端に直結されていることを特徴としている。なお、メモリ素子の出力端と光学変調素子とは、例えば、メモリ素子の出力端と光学変調素子の陽極とを接続したり、メモリ素子の出力端と光学変調素子の陰極とを接続するなどして直結される。ここで、いずれと接続するかは、光学変調素子の材料の光学特性や基板の材質との相性などに応じて適した方を選択できる。
【0013】
上記構成によれば、メモリ素子の出力端と、光学変調素子とが直結されているため、メモリ素子と光学変調素子とが駆動用スイッチング素子を介して接続される従来技術に比べて、駆動用スイッチング素子の分だけ、スイッチング素子の数を削減できる。なお、出力端となる出力インバータが光学変調素子を駆動するので、駆動用スイッチング素子が削除されていても、何ら支障なく、光学変調素子を駆動できる。
【0014】
また、駆動用スイッチング素子が介在しないため、例えば、光学変調素子として、電流駆動型のLED(Light Emission Diode)を使用した場合のように、印加電圧変動に対する輝度変化の特性が急峻な光学変調素子を使用した場合において、例えば、製造バラツキが発生しても、駆動用スイッチング素子の特性変化に伴う光学変調素子の輝度レベルの変化が発生せず、光学変調素子を同じ輝度レベルで点灯できる。
【0015】
特に、光学変調素子およびメモリ素子からなる画素をマトリクス状に配した場合、上記輝度レベルの変化は、同じ表示状態で表示されるべき画素間の表示状態のバラツキとなって視認され、表示品位を劣化させるが、上記構成では、輝度レベルのバラツキが発生しないので、当該表示品位の劣化を防止できる。
【0016】
また、本発明に係るメモリ一体型表示素子は、上記構成に加えて、上記出力インバータは、上記メモリ素子が光学変調素子に電圧を印加している間に当該光学変調素子に蓄積された電荷を、電圧印加終了後に放出する方が望ましい。
【0017】
当該構成では、メモリ素子による電圧印加終了後に、出力インバータは、光学変調素子に蓄積された電荷を放出するので、光学変調素子は、電荷を放出しない場合よりも速く、次の表示状態に移行できる。また、電流駆動型の光学変調素子を用いた場合のように、残留電荷が光学変調素子の表示状態を変化させやすく、メモリ一体型表示素子の表示品位を低下させやすい場合であっても、表示エラーの発生を防止できる。さらに、OLED(Organic Light Emission Diode) のように、残留電荷によって光学変調素子が焼き付いたり劣化しやすい光学変調素子を用いた場合であっても、出力インバータが電荷を放出するので、光学変調素子の焼き付きや劣化も抑制できる。
【0018】
また、本発明に係るメモリ一体型表示素子において、上記出力インバータは、例えば、CMOS( Complementary MOS)インバータのように、相補型のインバータであってもよい。
【0019】
当該構成では、メモリ素子が、例えば、消灯/点灯など、2値のいずれを記憶している場合であっても、上記相補型のインバータを構成するスイッチング素子(例えば、p型TFTとn型TFTとの組み合わせなど)のうちの一方は導通している。これにより、ある表示状態において、光学変調素子に電荷が蓄積されたとしても、当該残留電荷は、導通しているスイッチング素子を介して速やかに放出され、光学変調素子は、次の表示状態に速やかに移行できる。したがって、表示エラーの発生、あるいは、光学変調素子の焼き付きや劣化を抑制できる。
【0020】
さらに、本発明に係るメモリ一体型表示素子は、上記構成に加えて、上記相補型のインバータは、第1の電源ラインに接続されたp型TFTと、第2の電源ラインに接続されたn型TFTとを含み、上記光学変調素子は、陽電極が上記出力インバータの出力端に、陰電極が上記第2の電源ラインに接続されていると共に、上記p型TFTのオン抵抗値に対する、n型TFTのオフ抵抗値の比率をKとするとき、上記光学変調素子のオン抵抗値に対するp型TFTのオン抵抗値の比率が、(K+1)1/2 /Kに設定されていてもよい。
【0021】
また、本発明に係るメモリ一体型表示素子は、上記光学変調素子は、有機発光ダイオードであり、上記出力インバータとして相補型のインバータを備える構成に加えて、上記相補型のインバータは、第1の電源ラインに接続されたp型TFTと、第2の電源ラインに接続されたn型TFTとを含み、上記光学変調素子は、陽電極が上記出力インバータの出力端に、陰電極が上記第2の電源ラインに接続されていると共に、上記p型TFTのオン抵抗値に対する、n型TFTのオフ抵抗値の比率をKとし、上記光学変調素子の点灯輝度のバラツキ量が基準値から±x%以内になるように各光学変調素子の輝度を設定するとき、上記光学変調素子のオン抵抗値の平均値に対するp型TFTのオン抵抗値の比率が、(K+1)1/2 ・(1−x/100)/Kから、(K+1)1/2 ・(1+x/100)/Kまでの範囲に設定されていてもよい。
【0022】
上記の接続において、各抵抗値が上述のように設定されている場合、p型TFTおよび光学変調素子が導通状態で、n型TFTが遮断状態の時点における、出力インバータおよび光学変調素子の消費電力が最小になる。一方、光学変調素子が遮断状態の場合、導通状態の場合に比べて、抵抗値が十分に大きくなる。また、p型TFTが遮断され、n型TFTが導通しているため、光学変調素子への印加電圧は、略0であり、導通状態の場合に比べて、出力インバータおよび光学変調素子での消費電力が小さい。したがって、上述のように各抵抗値を設定することで、メモリ一体型表示素子の消費電力を削減できる。
【0023】
一方、本発明に係るメモリ一体型表示素子は、上記出力インバータが相補型のインバータの構成において、上記相補型のインバータは、第1の電源ラインに接続されたp型TFTと、第2の電源ラインに接続されたn型TFTとを含み、上記光学変調素子は、陰電極が上記出力インバータの出力端に、陽電極が上記第1の電源ラインに接続されていると共に、上記n型TFTのオン抵抗値に対する、p型TFTのオフ抵抗値の比率をKとするとき、上記光学変調素子のオン抵抗値に対するn型TFTのオン抵抗値の比率が、(K+1)1/2 /Kに設定されていてもよい。
【0024】
また、本発明に係るメモリ一体型表示素子は、上記出力インバータが相補型のインバータの構成において、上記光学変調素子は、有機発光ダイオードであり、上記相補型のインバータは、第1の電源ラインに接続されたp型TFTと、第2の電源ラインに接続されたn型TFTとを含み、上記光学変調素子は、陰電極が上記出力インバータの出力端に、陽電極が上記第1の電源ラインに接続されていると共に、上記n型TFTのオン抵抗値に対する、p型TFTのオフ抵抗値の比率をKとし、上記光学変調素子の点灯輝度のバラツキ量が基準値から±x%以内になるように各光学変調素子の輝度を設定するとき、上記光学変調素子のオン抵抗値の平均値に対するn型TFTのオン抵抗値の比率が、(K+1)1/2 ・(1−x/100)/Kから、(K+1)1/2 ・(1+x/100)/Kまでの範囲に設定されていてもよい。
【0025】
上記の接続では、各抵抗値が上述のように設定されている場合、n型TFTおよび光学変調素子が導通状態で、p型TFTが遮断状態の時点における、出力インバータおよび光学変調素子の消費電力が最小になる。また、陰電極が第2の電源ラインに接続されている場合と同様に、光学変調素子が遮断状態のときの消費電力は十分小さい。したがって、上述のように各抵抗値を設定することで、メモリ一体型表示素子の消費電力を削減できる。
【0026】
さらに、本発明に係るメモリ一体型表示素子は、上記構成において、上記光学変調素子とメモリ素子とを含む副画素の複数によって、1画素単位を構成してもよい。当該構成では、1画素単位が複数の副画素で構成されており、各副画素の光学変調状態(2値)の組み合わせで、1画素単位の輝度レベルに階調をつけることができる。この結果、メモリ素子が、例えば、点灯/非点灯などの2値しか記憶できないにも拘らず、画素の階調表現数を2より多く設定できる。また、時分割駆動で階調表現する場合であっても、時分割駆動と画素分割駆動とを組み合わせることで、時分割駆動数を相対的に減らすことができ、メモリ一体型表示素子の駆動周波数を低く設定できる。
【0027】
また、本発明に係るメモリ一体型表示素子は、上記構成に加えて、上記メモリ素子の電源電極の1つと、上記光学変調素子の陽電極または陰電極とを共有してもよい。これにより、電極を個別に設ける場合に比べて、電極の面積の合計を削減でき、メモリ一体型表示素子の開口率を向上できる。
【0028】
一方、本発明に係るメモリ一体型表示素子は、電極を共有する代わりに、上記メモリ素子の電源電極、並びに、上記光学変調素子の陽電極および陰電極が、それぞれ分けて形成されていてもよい。この構成では、特性改善などの理由がある場合、各電極に個別の電圧を印加できる。
【0029】
なお、電極を共有するか否かに拘らず、メモリ素子の各電源電極に印加される電圧レベルとメモリ素子の出力レベルとは一致していてもよいし、例えば、両者間に所定の電位差を持つ場合など、両者が一致していなくてもよい。一致していない場合、各電源電極に印加される電圧レベルは、メモリ素子によって、光学変調素子の表示が適正になるような電圧レベルが出力されるように調整される。
【0030】
さらに、本発明に係るメモリ一体型表示素子は、上記構成に加えて、複数のデータ信号線と、上記各データ信号線に略直交する複数の選択信号線とを備え、上記メモリ素子は、データ信号線と選択信号線との組み合わせ毎に設けられており、自らに対応する選択信号線が選択を指示している場合、自らに対応するデータ信号線が示す2値データを記憶すると共に、データ信号線または選択信号線のいずれかのを基準線とするとき、当該基準線を介して隣接するメモリ素子同士および光学変調素子同士は、当該基準線に対して線対称に配置されており、当該基準線に沿って、電源ラインが配置されていると共に、上記メモリ素子間または光学変調素子間で、電源ラインが共用されている方が望ましい。
【0031】
当該構成では、基準線を介して隣接するメモリ素子同士および光学変調素子同士を線対称に配置し、当該メモリ素子間または光学変調素子間で、電源ラインが共用することで、メモリ一体型表示素子に必要な電源ライン数が削減されている。これにより、メモリ一体型表示素子に必要な電極本数を削減でき、より開口率の高いメモリ一体型表示素子を実現できる。
【0032】
【発明の実施の形態】
本発明の一実施形態について図1ないし図17に基づいて説明すると以下の通りである。すなわち、本実施形態に係る表示素子1は、光学変調素子としてのOLED(Organic Light Emission Diode)をマトリクス状に配した表示素子であって、図2に示すように、互いに平行に配された複数のデータライン2(1) 〜2(M) と、上記各データライン2(1) 〜2(M) とそれぞれ略直交するように配された複数のセレクトライン3(1) 〜3(N) と、データライン2(1) 〜2(N) およびセレクトライン3(1) 〜3(N) の交差点、それぞれに配された画素4(1,1) 〜4(N,M) と、各データライン2(1) 〜2(M) に接続されたカラム・アドレス・デコーダー5と、各セレクトライン3(1) 〜3(N) を駆動するロウ・アドレス・デコーダー6と、両デコーダー5・6を制御するコントロール回路7とを備えている。
【0033】
詳細は、後述するように、上記各画素4(i,j) は、メモリ素子として、当該画素4(i,j) がON状態であるかOFF状態であるかを記憶するメモリ回路11(後述)を備えており、当該メモリ回路11は、自らに接続されたセレクトライン3(i) へ、ロウ・アドレス・デコーダー6が予め設定された選択レベルの電位を印加している間(選択期間)、自らに接続されたデータライン2(j) を介してカラム・アドレス・デコーダー5に接続され、カラム・アドレス・デコーダー5から、メモリ回路11の内容にアクセス(読み書き)できるように構成されている。また、当該メモリ回路11は、選択期間以外の非選択期間中、データライン2(j) から切り離され、選択期間中に書き込まれた値(ONまたはOFF状態)を保持し、光学変調素子としてのOLED12に印加し続けることができる。
【0034】
ここで、各画素4(i,j) がメモリ回路11を持たない場合、あるいは、サンプルホールド回路など、アナログ方式のメモリ回路を有する場合、図20に示すように、選択期間に印加された電圧は、非選択期間中、低下し続ける。したがって、仮に、画素4(i,j) の表示状態が同じであったとしても、例えば、所定の周期など、電圧低下が表示に影響するまでの間に、画素4(i,j) を、再度選択して、選択電位を回復する必要がある。この結果、単位時間あたりに、選択すべき画素4(i,j) の数が増加して、単位時間あたりに、1つの画素4(i,j) を選択する時間(デューティ比)が低下する虞れがある。
【0035】
これに対して、本実施形態に係る各画素4(i,j) は、ON状態またはOFF状態を記憶するメモリ回路11を備えているので、図3に示すように、選択期間に印加された状態を示す電圧を、非選択期間中、保ち続けることができる。この結果、画素4(i,j) の表示状態に変更がなければ、当該画素4(i,j) を選択する必要がない。この結果、画素数が多く、解像度が高い表示素子1であっても、デューティ比の低下を抑制できる。また、必要な部分のみを更新すればよいので、表示状態変更の有無に拘らず、全画素に書き込む場合よりも消費電力を削減できる。なお、以下では、特に、マトリクスにおける位置の特定が重要でない場合、例えば、任意の画素4(i,j) を、画素4のように総称する。
【0036】
より詳細には、本実施形態に係る画素4は、図1に示すように、CMOS構造のインバータ11a・11bをループ上に接続して構成されるスタティックラムからなるメモリ回路11と、当該メモリ回路11の出力端として、例えば、反転出力端(インバータ11aの出力端)N1に、アノード端子が接続され、カソードが接地されたOLED12とを備えている。さらに、メモリ回路11の入力端(インバータ11aの入力)は、選択回路13を介して、画素4に対応するデータライン2に接続されており、選択回路13の導通時にデータライン2のデータ電位Vdを印加できる。当該選択回路13は、例えば、薄膜トランジスタ(TFT)などからなり、画素4に対応するセレクトライン3が印加するセレクト信号SELによって導通/遮断が制御される。
【0037】
上記インバータ11aは、相補動作するp型およびn型のTFTp1・n2から構成されており、入力端となる両TFTp1・n2のゲートは、上記選択回路13に接続されると共に、出力端となる両TFTp1・n2のドレインは、次段のインバータ11bに接続されている。また、TFTp1のソースは、予め定められた基準電位Vref〔V〕が印加される電源ライン(第1の電源ライン)Lrに接続されると共に、TFTn2のソースは、接地ライン(第2の電源ライン)Lgに接続されている。
【0038】
一方、上記インバータ11aに縦続接続される次段のインバータ11bも、相補動作するp型およびn型のTFTp3・n4から構成されており、入力端となる両TFTp3・n4のゲートは、上記インバータ11aの出力端(両TFTp1・n2のドレイン)に接続されると共に、出力端となる両TFTp3・n4のドレインは、インバータ11aの入力端(両TFTp1・n2のゲート)に帰還されている。なお、両TFTp3・n4のソースは、インバータ11aと同様、電源ラインLrおよび接地ラインLgに接続されている。
【0039】
なお、図1の構成では、インバータ11aの出力端N1にOLED12が接続されているので、インバータ11aが、特許請求の範囲に記載の出力インバータに対応する。また、インバータ11aのTFTp1がp型TFTに対応し、TFTn2がn型トランジスタおよび電荷放出手段に対応する。
【0040】
本実施形態では、例えば、OLED12とメモリ回路11とを同一レベルの階層で面内に作成し、OLED12のカソード電極をアルミニウムなどの導電性の高い配線で形成するなどして、メモリ回路11の接地ラインLgと、OLED12の接地ラインLgとを共通電極として一体形成しているが、それぞれを独立して形成してもよい。ただし、ある画素4のOLED12とメモリ回路11とで共通電極を持たない場合であっても、例えば、メモリ回路11などが形成される基板の対向側に絶縁膜等を介してOLED12の接地ラインを形成するなどして、OLED12の接地ラインを、メモリ回路11の接地ラインや電源ラインとは別の階層に形成すると共に、各画素4のOLED12の接地ラインを共通電極とすることができる。いずれの場合であっても、画素4のOLED12の接地ラインは、当該画素4のメモリ回路11の接地ライン、および/または、他の画素4のOLED12の接地ラインと共通電極として形成する方が、配線の占有面積と製造工程とを簡略化できると共に、画素4の開口率を向上できる。
【0041】
上記構成では、選択期間中、選択回路13が導通して、メモリ回路11の入力端に、データライン2の電位(データ電位Vd)が印加される。これにより、メモリ回路11の各インバータ11a(11b)において、両TFTp1・n2(n4・p3)の一方が導通して、反転出力端N1の電位は、基準電位Vrefまたは接地レベルの2値のうち、データ電位Vdに対応する値になる。なお、カラム・アドレス・デコーダー5の電流駆動能力は、インバータ11bの電流駆動能力よりも十分高く設定されているので、反転出力端N1の電位は、それまでメモリ回路11が記憶していた値に拘らず、データ電位Vdに対応する値になる。
【0042】
上記メモリ回路11では、両インバータ11a・11bがループ状に接続されているので、両インバータ11a・11bにおいて、両TFTp1・n2(n4・p3)の導通/遮断状態は、選択期間が終了して、選択回路13が遮断されている間(非選択期間中)も維持される。この結果、反転出力端N1の電位は、基準電位Vrefまたは接地電位Vgの2値のうち、選択回路13の遮断時点と同じ電位に保たれる。したがって、OLED12の点灯/消灯は、選択期間に印加されたデータ電位Vdによって制御され、当該データ電位Vdがオン状態(反転出力端N1が基準電位Vref)を示している場合、OLED12は、非選択期間の間中、点灯し続ける。また、オフ状態(反転出力端N1が接地電位Vg)を示している場合、消灯し続けることができる。
【0043】
なお、上記では、カラム・アドレス・デコーダー5が、ロウ・アドレス・デコーダー6により選択された画素4のメモリ回路11へ、点灯/消灯を示すデータを書き込む場合について説明したが、選択期間中、データライン2を介して、メモリ回路11とカラム・アドレス・デコーダー5とが接続されているので、メモリ回路11の内容を読み出すことができる。この場合、カラム・アドレス・デコーダー5は、インバータ11bで帰還している電位レベルを変更しない程度に、十分大きな入力インピーダンスの入力回路で、メモリ回路11の内容を判定しているため、メモリ回路11の内容を変更することなく、メモリ回路11の内容を読み出すことができる。
【0044】
さらに、データを読み出す場合、データ読み出し中の画素4を含む各画素4…では、それぞれのメモリ回路11が自らの表示状態を記憶しているので、何ら支障なく、画面表示し続けることができる。また、上記表示素子1において、各データライン2(1) 〜2(M) は、互いに独立して設けられており、カラム・アドレス・デコーダー5において、データライン2(1) 〜2(M) へアクセスする回路も、互いに独立して設けられている。したがって、カラム・アドレス・デコーダー5は、選択中の画素4全てに同時に書き込んでもよいし、これらの画素全てから、同時にデータを読み出すこともできる。さらに、ある画素4(i,j) への書き込みと同時に、他の画素4(i,k) のメモリ回路11から内容を読み出すこともできる。
【0045】
ここで、OLED12がオン状態の場合、OLED12を駆動するインバータ11aにおいて、TFTp1が導通し、TFTn2が遮断するため、OLED12へ電流を供給する回路の等価回路は、図4に示すように、基準電位Vrefに接続された抵抗Ronが、抵抗Roff、抵抗Roおよび容量Coの並列回路を介して接地された回路となる。なお、図4の等価回路では、TFTp3・n4のゲートを入力端とする次段のインバータ11bは、上記抵抗Ron、Roff、抵抗Roおよび容量Coに比べて、入力インピーダンスが高く、消費電力の解析に影響しないため、図示を省略している。また、図4の抵抗RonおよびRoff〔Ω〕が、TFTp1のオン抵抗およびTFTn2のオフ抵抗に対応する。さらに、抵抗Ro〔Ω〕および容量Co〔F〕が、OLED12の抵抗成分および容量成分に対応する。
【0046】
上記等価回路において、画素4の消費電力P〔W〕は、以下の式(1)に示すように、
P=Vref2
/(Ron + Roff・Ro/(Roff+Ro)) …(1)
となる。
【0047】
一方、OLED12への印加電圧Voは、OLED12がオン状態の場合に、所望の輝度値になるように設定されるので、TFTp1・n1の抵抗値に拘らず、印加電圧Voを一定値とすると、基準電位Vrefの抵抗RonおよびRoffによる分圧値が、所定の電圧Voとなるように、基準電位Vrefを設定する必要がある。
【0048】
ここで、OLED12のオン抵抗値Roに対するTFTp1のオン抵抗値Ronの相対値A(=Ron/Ro)、TFTn2のオフ抵抗値Roffの相対値B(=Roff/Ro)、並びに、Vo=Vref・(Roff・Ro/(Roff+Ro))/(Ron+Roff・Ro/(Roff+Ro))によって、上記式(1)を書き換えると、以下の式(2)に示すように、
P・Ro/Vo2 = ( A+( B/(B+1) ) )
/(B/(B+1))2
= α …(2)
となる。なお、式(2)において、抵抗値Roおよび電圧Voが固定なので、消費電力Pは、式(2)の右辺の代用表記αに正比例して変化し、パラメータαが最小の場合、消費電力Pが最小になる。
【0049】
さらに、上記相対値AおよびBをそれぞれ変化させた場合におけるパラメータαの値は、例えば、図6に示すようになり、相対値Aを小さく、かつ、相対値Bを大きくすると、消費電力Pを削減できる。例えば、n型のTFTn2のオフ抵抗値Roffが、OLED12のオン抵抗値Roの1000倍の場合、p型のTFTp1のオン抵抗値Ronを、抵抗値Roの0.2倍以下にすれば、発光部(OLED12)以外の無駄な電力消費を十分に避けることができることがわかる。
【0050】
ここで、p型のTFTのオン抵抗に対するn型のTFTのオフ抵抗の比率は、製造方法や材質あるいはTFTの寸法・構造などによって制限されるので、p型のTFTのオン抵抗に対するn型のTFTのオフ抵抗の比率をK(=B/A)として、幾つかのKについて、消費電力Pを示すパラメータαと、上記相対値Aとの関係を図示すると、図5に示すようになる。なお、図5では、n型TFTのオフ抵抗が、p型TFTのオン抵抗の10倍、100倍および1000倍の場合(K=10、100、1000)の場合について、図示している。
【0051】
さらに、B=K・Aを上記式(2)に代入して、パラメータαが最小になる時点の相対値Aの値を算出すると、以下に示すように、
dα/dA = 1 − ((K+1) / K2 )・(1/A2
= 0 …(3)
が成立するので、以下に示す式(4)のように、
A = (K+1)1/2 /K …(4)
となる。この結果、例えば、K=100の場合、TFTp1のオン抵抗Ronを、OLED12のオン抵抗Roの0.10倍程度に設定し、K=1000の場合、抵抗Ronを抵抗Roの0.032倍程度に設定することで、画素4における消費電力を最も小さくできる。なお、当該最適値からのズレによる消費電力増大が、例えば、数%程度など、許容範囲内であれば、上記値から僅かに外れて設定してもよい。
【0052】
以下では、許容範囲の例として、設計値に対する輝度変動(バラツキ)が±x%になるように、各画素4の輝度を設定する場合について説明する。ここで、OLED12の電流−輝度特性は、略線形である。したがって、各画素4に印加する電圧が一定の場合、設定値に対する輝度変動が±x%とすると、OLED12に流れる電流の平均値に対する電流変動値も±x%になり、OLED12で消費する電力の平均値に対する電力変動値も±x%になる。さらに、印加電圧が一定とすると、OLED12のオン抵抗のバラツキが、Roを平均値として、±x%のバラツキを持つと近似すると、上述の式(1)は、以下の式(5)に示すように、
P=Vref2
/(Ron+Roff・Ro・X/(Roff+Ro・X)) …(5)
となる。なお、上式(5)において、Xは、OLED12のオン抵抗の変動を示し、X=1±x/100である。
【0053】
上述したように、OLED12への印加電圧Voは、概ね一定値になるように設定されるため、上述の式(1)および(2)と略同様に、相対値A=Ron/RoおよびB=Roff/Roと、Vo=Vref・(Roff・Ro・X/(Roff+Ro・X))/(Ron+Roff・Ro・X/(Roff+Ro・X))とによって、上記式(5)を書き換えると、以下の式(6)に示すように、
P・Ro/Vo2 =(A+(B・X/(B+X)))/(B/(B+X))2
=α …(6)
となる。
【0054】
さらに、上述の式(3)と略同様に、B=K・Aを上式(6)に代入し、パラメータαが最小値になる相対値Aの値を算出すると、
dα/dA = 1/X2 −((K+1)/K2 )・(1/A2
=0 …(7)
より、以下の式(8)に示すように、
A=(K+1)1/2 ・(1±x/100)/K …(8)
とき、画素4の消費電力Pが最小になる。
【0055】
したがって、相対値Aは、以下に示すように、
(K+1)1/2 ・(1−x/100)/K ≦ A ≦ (K+1)1/2
(1+x/100)/
K …(9)
の範囲にあれば、TFTp1およびOLED12が導通状態で、TFTn2が遮断状態の時点における、インバータ11aおよびOLED12の消費電力が最小になる。一方、OLED12が遮断状態の場合、導通状態の場合に比べて、抵抗値が十分に大きくなる。また、TFTp1が遮断され、TFTn2が導通しているため、OLED12への印加電圧は、略0であり、導通状態の場合に比べて、インバータ11aおよびOLED12での消費電力が小さい。したがって、上述のように各抵抗値を設定することで、OLED12と、メモリ回路11とが画素4に設けられたメモリ一体型表示素子の消費電力を削減できる。
【0056】
同様に、相対値Bは、以下に示すように、
(K+1)1/2 ・(1−x/100)≦ B ≦(K+1)1/2
(1+x/100) …(10)
を満たしていれば、TFTp1およびOLED12が導通状態で、TFTn2が遮断状態の時点における、インバータ11aおよびOLED12の消費電力が最小になる。一方、OLED12が遮断状態の場合、導通状態の場合に比べて、抵抗値が十分に大きくなる。また、TFTp1が遮断され、TFTn2が導通しているため、OLED12への印加電圧は、略0であり、導通状態の場合に比べて、インバータ11aおよびOLED12での消費電力が小さい。したがって、上述のように各抵抗値を設定することで、OLED12と、メモリ回路11とが画素4に設けられたメモリ一体型表示素子の消費電力を削減できる。
【0057】
上記構成では、図21に示す従来技術とは異なり、光学変調素子となるOLED12が、メモリ回路11の出力端(反転出力端N1)に直接接続されており、図21に示す駆動用のTFT121の代わりに、メモリ回路11のTFTp1がOLED12をオン駆動する。したがって、図21に示す構成と比較して、TFT121の分だけ、素子数を削減でき、画素4の開口率を向上できる。
【0058】
また、図21の構成では、画素がオン状態からオフ状態へ移行するために、TFT121が遮断されても、LED112の容量成分によって、オン状態の間にLED112のアノードに蓄積された電荷が速やかには放出されず、図7に示すように、TFT121が遮断された後も、LED112に電流が流れてしまう。
【0059】
ここで、画素の光学変調素子が液晶の場合、残留電荷によって、光学変調素子への印加電圧が僅かに変動しても、画素に発生する色味の変化や表示焼き付き、あるいは、光学変調素子の劣化は、問題にならないことが多い。ところが、光学変調素子がLEDやOLEDの場合、発光強度は、電流量に応じて変化し、印加電圧の指数関数に従って変化するので、僅かな電圧変動であっても、大きな輝度バラツキが発生する虞れがある。
【0060】
したがって、前フィールドがオン(明)状態で、次フィールドがオフ(暗)状態となる場合、一定期間(図7の例では、100μ秒の間)、画素に残光が残ってしまう。特に、電荷蓄積によって、残光が発生すると、画素数が多くなり、高周波駆動される表示素子では、表示エラーが発生して、画素の表示が所望の輝度から外れ、色味が変化する虞れがある。また、OLED(LED)に電荷が蓄積されると、焼き付きや素子劣化の原因になる虞れがある。
【0061】
これに対して、図1に示す構成では、メモリ回路11がインバータ11a・11bをループ状に形成したスタティックメモリであり、OLED12を相補動作のTFTp1・n2で駆動する。したがって、画素4がオン状態からオフ状態へ移行する際、TFTp1の遮断に伴って、TFTn2が導通する。この結果、オン状態の間に、OLED12のアノードに電荷が蓄積されていたとしても、当該電荷は、TFTn2を介して接地ラインLgに放出される。したがって、光学変調素子として、電流駆動型のOLED12を使用しているにも拘らず、図8に示すように、急峻な光学応答特性を実現できる。これにより、残留電荷に起因する暗表示での階調エラーが原理的に発生せず、残留電荷に起因する色味の変化や表示焼き付き、あるいは、OLED12の劣化を抑えることができる。
【0062】
また、本実施形態では、上述したように、TFTp1のオン抵抗RonおよびTFTn2のオフ抵抗Roffが設定されている。したがって、TFTの抵抗値とOLED12の抵抗値とのバランスによっては、画素4内に無駄な電力が消費される虞れのある光学変調素子、すなわち、電流動作型のOLED12を用いているにも拘らず、OLED12がオン状態の場合の消費電力Pを削減できる。なお、オフ状態の際には、OLED12が遮断されているので、各インバータ11a・11bのTFTp1〜n4が定常状態に移行した後は、電源ラインLrと接地ラインLgとの間に電流が流れない。したがって、オフ状態における画素4の消費電力は、低い値に保たれている。
【0063】
ところで、図1に示す画素4では、OLED12がメモリ回路11の反転出力端N1と接地ラインとの間に設けられている場合について説明したが、図9に示す画素4aのように、反転出力端N1と電源ラインLrとの間にOLED12を設けてもよい。
【0064】
この場合、OLED12は、画素4とは逆に、メモリ回路11が反転出力端N1を接地レベルに維持している間、すなわち、TFTp1が遮断され、TFTn2が導通している間、点灯する。また、OLED12は、反転出力端N1が基準電位Vrefに保たれている間、すなわち、TFTp1が導通し、TFTn2が遮断されている間、消灯する。なお、この例では、OLED12が消灯時にTFTp1が導通するので、当該TFTp1が特許請求の範囲に記載の電荷放出手段に対応する。
【0065】
また、OLED12が点灯時において、OLED12へ電流を供給する回路の等価回路は、図4中()で示すように、画素4の等価回路の接地ラインLgと電源ラインLrとを入れ替えた回路になるので、TFTn2のオン抵抗をRon、TFTp1のオフ抵抗をRoffとすると、画素4の消費電力Pは、上述の式(1)ないし式(4)が、そのまま当てはまる。したがって、n型TFTのオン抵抗値Ronに対するp型TFTのオフ抵抗値Roffの比率をKとするとき、OLED12のオン抵抗値Roに対するn型TFTのオン抵抗値Ronの比率Aが、(K+1)1/2 /Kになるように設定することで、画素4aの消費電力Pを最も小さな値に設定できる。
【0066】
当該構成であっても、光学変調素子となるOLED12が、メモリ回路11の出力端(反転出力端N1)に直接接続されており、メモリ回路11のTFTn2がOLED12をオン駆動するので、図1の画素4と同様に、素子数を削減でき、画素4の開口率を向上できる。
【0067】
また、画素4aがオン状態からオフ状態へ移行する際、TFTn2の遮断に伴って、TFTp1が導通する。この結果、オン状態の間に、OLED12のカソードに電荷が蓄積されていたとしても、当該電荷は、TFTp1を介して電源ラインLrに放出される。したがって、図1の画素4と同様に、光学変調素子として、電流駆動型のOLED12を使用しているにも拘らず、図8に示すように、急峻な光学応答特性を実現でき、残留電荷に起因する色味の変化や表示焼き付き、あるいは、OLED12の劣化を抑えることができる。
【0068】
さらに、本実施形態では、上述したように、TFTn2のオン抵抗RonおよびTFTp1のオフ抵抗Roffが設定されている。したがって、電流動作型のOLED12を用いているにも拘らず、画素4aの消費電力Pを削減できる。
【0069】
また、図1および図9では、メモリ回路11の出力端として、反転出力端N1にOLED12を接続する場合について説明したが、図10に示す画素4bのように、帰還ライン部分の非反転出力端N2(インバータ11bの出力端)にOLED12を接続した場合でも、同様の効果が得られる。
【0070】
なお、OLED12は、図9と同様に、出力端と電源ラインLrとの間に設けてもよいが、図10では、図1と同様に、出力端と接地ラインLgとの間に設けた場合を図示している。また、図10の構成では、インバータ11bの出力端がOLED12に接続されており、OLED12の消灯時にTFTn4が導通するので、インバータ11bが特許請求の範囲に記載の出力インバータに対応し、TFTp3がp型トランジスタ、TFTn4がn型トランジスタおよび電荷放出手段に対応する。
【0071】
一方、図1、図9および図10では、画素4・4a・4bへ基準電位Vrefと接地レベルとを供給する場合について説明したが、図11(図12)に示す画素4c(4d)のように、これらに代えて、正負の電源電圧Vh・Vlを供給してもよい。この場合は、第1および第2の電源ラインとしての電源ラインLhおよびLlで印加される正負の電源電位Vh・Vlによって、メモリ回路11が駆動されるので、画素4〜4bの効果に加えて、メモリ回路11を、より安定に動作させることができる。なお、この場合、図1、図9および図10の構成と比べて、電源の電位レベルが、基準電位Vrefおよび接地レベルから、正負の電源電位VhおよびVlに変更されているが、電位差が同じであれば、消費電力Pが同じなので、各TFTのオン抵抗値RonおよびRoffを上記と同様に設定することで、消費電力Pを最小に設定できる。
【0072】
また、図13ないし図15に示す画素4fないし4gのように、メモリ回路11を正負の電源電位Vh・Vlで駆動すると共に、OLED12の一端(メモリ回路11の出力端とは異なる端部)へ、両電源電位Vh・Vlとは異なる電位を印加してもよい。なお、図13は、図1に示す画素4において、OLED12のカソード電極と、メモリ回路11の電源電極とを分離した構成であり、OLED12のカソード電極が接地されている。また、図14に示す画素4fは、図9に示す画素4aに対応し、OLED12のアノード電極へ基準電位Vrefが印加されている。さらに、図15に示す画素4gは、図10に示す画素4bに対応し、OLED12のカソード電極が接地されている。
【0073】
これらの構成では、画素4〜画素4dの効果に加え、OLED12の電極とメモリ回路11の電極とが分離されているので、特性改善などの理由で、それぞれを異なる製造方法で製造したり、互いに異なる電圧を印加できる。また、各電極が分離されているので、OLED12の上層あるいは下層など、メモリ回路11の電極とは異なる層上に、OLED12の電極を配置できる。したがって、同一面上に電極形成する場合よりも、開口率を向上できる。なお、OLED12の両電極のうち、少なくとも一方を透明電極とすれば、透明電極を通して発光表示できるので、さらに好ましい。
【0074】
ところで、図2に示す表示素子1では、各画素4(i,j) が、それぞれ1つのOLED12を有し、メモリ回路11に記憶された値(2値)に基づいて、それぞれのOLED12を点灯または消灯している。これに対して、図16に示す表示素子1hでは、各画素4hが複数の副画素41・42に分割され、副画素41・42の点灯/消灯の組み合わせによって階調表示している。上記副画素41(42)は、上述の各画素4〜4gのいずれかと同一の構成であり、各副画素41・42の輝度レベルは、例えば、OLED12の発光面積や、供給する電源レベルを調整するなどして、各副画素41・42の点灯/消灯の組み合わせで、画素4hの輝度が所望の階調の輝度レベルとなるように設定されている。
【0075】
なお、図16では、一例として、行方向(セレクトライン3(i) に沿った方向)に隣接する2つの副画素41(i,j) ・42(i,j) の組み合わせで1つの画素4h(i,j) を構成し、副画素41(i,j) へデータ電位Vdを供給するデータライン21(j) と、副画素42(i,j) へデータ電位Vdを供給するデータライン22(j) とで、画素4h(i,j) を駆動する場合を図示しているが、当然ながら、画素4hを分割する副画素の個数は、必要な階調数に応じて、所望の値に設定できる。また、各副画素は、1つの画素として見えるように互いに隣接して配されていれば、セレクトライン3に沿っていてもよいし、データライン2(21・22)に沿っていてもよいが、各副画素が、セレクトライン3に沿って配置され、同一のセレクトライン3に接続されていれば、当該セレクトライン3を選択するだけで、全副画素の各メモリ回路11にアクセスできるので、アクセス時間を短縮できる。なお、この例では、副画素41のメモリ回路11へ書き込み、副画素42のメモリ回路11からデータを読み出す場合を図示している。
【0076】
ここで、図2および図16の例では、説明の便宜上、各画素4(4h)が同じ向きに形成されている場合について説明したが、本実施形態のように、各画素4〜4hがメモリ回路11を有し、各画素4〜4hへ、データライン2およびセレクトライン3に加えて、基準電位Vrefや接地レベルあるいは電源電位Vh・Vlなどを供給する電源ラインを接続する場合には、図17に示す表示素子1iのように、各画素4〜4hあるいは各副画素41・42を、線対称に配する方が望ましい。なお、図17では、図13に示す画素4eを、セレクトライン3に対して線対称に配した場合を例示している。また、セレクトライン3に沿って、電源電位Vhを供給する電源ラインLhと、電源電位Vlを供給する電源ラインLlとが交互に形成されている。
【0077】
当該構成では、画素4eが、基準線としてのセレクトライン3に対して線対称に配されているので、当該電源ラインLhに沿ったセレクトライン3に隣接する画素4e・4eにおいて、当該電源ラインLhに接続される素子(TFTp1・p3)は、同方向に形成する場合よりも近い位置に配されており、両画素4e・4e間で、電源ラインLhを共用できる。同様に、電源ラインLlに沿ったセレクトライン3に隣接する画素4e・4e間で、電源ラインLlを共用できる。この結果、画素数(データライン2の本数およびセレクトライン3の本数)が等しい場合であっても、表示素子1iに形成する必要のある電源ラインの数を略1/2に削減でき、開口率を向上できる。なお、上記では、セレクトライン3に対して線対称に配した場合について説明したが、データライン2に対して線対称に配しても、データライン2を挟んで配される画素間で、電源ライン(接地ライン)を共用できるので、同様の効果が得られる。
【0078】
【発明の効果】
本発明に係るメモリ一体型表示素子は、以上のように、画素のメモリ素子を構成する各インバータのうち、出力が上記メモリ素子の出力端となる出力インバータの出力は、画素の光学変調素子の一端に直結されている構成である。
【0079】
上記構成によれば、メモリ素子の出力インバータが発光ダイオードである光学変調素子を駆動するため、メモリ素子と光学変調素子とが駆動用スイッチング素子を介して接続される従来技術に比べて、光学変調素子の駆動に支障をきたすことなく、駆動用スイッチング素子の分だけ、スイッチング素子の数を削減できるという効果を奏する。
【0080】
また、駆動用スイッチング素子が介在しないため、製造バラツキが発生しても、駆動用スイッチング素子の特性変化に伴う光学変調素子の輝度レベルの変化が発生せず、光学変調素子を同じ輝度レベルで点灯できるという効果を併せて奏する。
【0081】
本発明に係るメモリ一体型表示素子は、以上のように、上記構成に加えて、上記メモリ素子が光学変調素子に電圧を印加している間に当該光学変調素子に蓄積された電荷を、電圧印加終了後に放出する構成である。
【0082】
当該構成では、メモリ素子による電圧印加終了後に、上記出力インバータが光学変調素子に蓄積された電荷を放出するので、光学変調素子は、電荷を放出しない場合よりも速く、次の表示状態に移行でき、表示エラーの発生、および、光学変調素子の焼き付きや劣化を抑制できるという効果を奏する。
【0083】
本発明に係るメモリ一体型表示素子において、以上のように、上記出力インバータとして、相補型のインバータを設けた構成である。
【0084】
当該構成では、メモリ素子が2値のいずれを記憶している場合であっても、上記相補型のインバータを構成するスイッチング素子のうちの一方は導通しているので、ある表示状態において、光学変調素子に電荷が蓄積されたとしても、当該残留電荷は、導通しているスイッチング素子を介して速やかに放出され、光学変調素子は、次の表示状態に速やかに移行できる。したがって、表示エラーの発生、あるいは、光学変調素子の焼き付きや劣化を抑制できるという効果を奏する。
【0085】
本発明に係るメモリ一体型表示素子は、以上のように、上記構成に加えて、上記相補型のインバータは、第1の電源ラインに接続されたp型TFTと、第2の電源ラインに接続されたn型TFTとを含み、上記光学変調素子は、陽電極が上記出力インバータの出力端に、陰電極が上記第2の電源ラインに接続されていると共に、上記p型TFTのオン抵抗値に対する、n型TFTのオフ抵抗値の比率をKとするとき、上記光学変調素子のオン抵抗値に対するp型TFTのオン抵抗値の比率が、(K+1)1/2 /Kに設定されている構成である。
【0086】
本発明に係るメモリ一体型表示素子は、以上のように、上記出力インバータとして相補型のインバータを備える構成に加えて、上記光学変調素子は、有機発光ダイオードであり、上記相補型のインバータは、第1の電源ラインに接続されたp型TFTと、第2の電源ラインに接続されたn型TFTとを含み、上記光学変調素子は、陽電極が上記出力インバータの出力端に、陰電極が上記第2の電源ラインに接続されていると共に、上記p型TFTのオン抵抗値に対する、n型TFTのオフ抵抗値の比率をKとし、上記光学変調素子の点灯輝度のバラツキ量が基準値から±x%以内になるように各光学変調素子の輝度を設定するとき、上記光学変調素子のオン抵抗値の平均値に対するp型TFTのオン抵抗値の比率が、(K+1)1/2 ・(1−x/100)/Kから、(K+1)1/2 ・(1+x/100)/Kまでの範囲に設定されている構成である。
【0087】
上記の接続において、各抵抗値が上述のように設定されている場合、p型TFTおよび光学変調素子が導通状態で、n型TFTが遮断状態の時点における、出力インバータおよび光学変調素子の消費電力が最小になる。また、光学変調素子が遮断状態のときの消費電力は導通状態の場合に比べて十分小さい。したがって、上述のように各抵抗値を設定することで、メモリ一体型表示素子の消費電力を削減できるという効果を奏する。
【0088】
本発明に係るメモリ一体型表示素子は、以上のように、上記出力インバータが相補型のインバータの構成において、上記相補型のインバータは、第1の電源ラインに接続されたp型TFTと、第2の電源ラインに接続されたn型TFTとを含み、上記光学変調素子は、陰電極が上記出力インバータの出力端に、陽電極が上記第1の電源ラインに接続されていると共に、上記n型TFTのオン抵抗値に対する、p型TFTのオフ抵抗値の比率をKとするとき、上記光学変調素子のオン抵抗値に対するn型TFTのオン抵抗値の比率が、(K+1)1/2 /Kに設定されている構成である。
【0089】
本発明に係るメモリ一体型表示素子は、以上のように、上記光学変調素子は、有機発光ダイオードであり、上記出力インバータが相補型のインバータの構成において、上記相補型のインバータは、第1の電源ラインに接続されたp型TFTと、第2の電源ラインに接続されたn型TFTとを含み、上記光学変調素子は、陰電極が上記出力インバータの出力端に、陽電極が上記第1の電源ラインに接続されていると共に、上記n型TFTのオン抵抗値に対する、p型TFTのオフ抵抗値の比率をKとし、上記光学変調素子の点灯輝度のバラツキ量が基準値から±x%以内になるように各光学変調素子の輝度を設定するとき、上記光学変調素子のオン抵抗値の平均値に対するn型TFTのオン抵抗値の比率が、(K+1)1/2 ・(1−x/100)/Kから、(K+1)1/2 ・(1+x/100)/Kまでの範囲に設定されている構成である。
【0090】
上記の接続では、各抵抗値が上述のように設定されている場合、n型TFTおよび光学変調素子が導通状態で、p型TFTが遮断状態の時点における、出力インバータおよび光学変調素子の消費電力が最小になる。また、陰電極が第2の電源ラインに接続されている場合と同様に、光学変調素子が遮断状態のときの消費電力は十分小さい。したがって、上述のように各抵抗値を設定することで、メモリ一体型表示素子の消費電力を削減できるという効果を奏する。
【0091】
本発明に係るメモリ一体型表示素子は、以上のように、上記構成において、上記光学変調素子とメモリ素子とを含む副画素の複数によって、1画素単位を構成してもよい。当該構成では、1画素単位が複数の副画素で構成されており、各副画素の光学変調状態(2値)の組み合わせで、1画素単位の輝度レベルに階調をつけることができる。この結果、メモリ素子が2値しか記憶できないにも拘らず、画素の階調表現数を2より多く設定できるという効果を奏する。また、時分割駆動で階調表現する場合であっても、時分割駆動と画素分割駆動とを組み合わせることで、時分割駆動数を相対的に減らすことができ、メモリ一体型表示素子の駆動周波数を低く設定できるという効果を併せて奏する。
【0092】
本発明に係るメモリ一体型表示素子は、以上のように、上記構成に加えて、上記メモリ素子の電源電極の1つと、上記光学変調素子の陽電極または陰電極とを共有する構成である。これにより、電極を個別に設ける場合に比べて、電極の面積の合計を削減でき、メモリ一体型表示素子の開口率を向上できるという効果を奏する。
【0093】
本発明に係るメモリ一体型表示素子は、以上のように、電極を共有する代わりに、上記メモリ素子の電源電極、並びに、上記光学変調素子の陽電極および陰電極が、それぞれ分けて形成されている構成である。当該構成では、特性改善などの理由がある場合、各電極に個別の電圧を印加できるという効果を奏する。
【0094】
本発明に係るメモリ一体型表示素子は、以上のように、上記構成に加えて、複数のデータ信号線と、上記各データ信号線に略直交する複数の選択信号線とを備え、上記メモリ素子は、データ信号線と選択信号線との組み合わせ毎に設けられており、自らに対応する選択信号線が選択を指示している場合、自らに対応するデータ信号線が示す2値データを記憶すると共に、データ信号線または選択信号線のいずれかのを基準線とするとき、当該基準線を介して隣接するメモリ素子同士および光学変調素子同士は、当該基準線に対して線対称に配置されており、当該基準線に沿って、電源ラインが配置されていると共に、上記メモリ素子間または光学変調素子間で、電源ラインが共用されている構成である。
【0095】
当該構成では、基準線を介して隣接するメモリ素子同士および光学変調素子同士を線対称に配置し、当該メモリ素子間または光学変調素子間で、電源ラインが共用することで、メモリ一体型表示素子に必要な電源ライン数が削減されている。これにより、メモリ一体型表示素子に必要な電極本数を削減でき、より開口率の高いメモリ一体型表示素子を実現できるという効果を奏する。
【図面の簡単な説明】
【図1】 本発明の一実施形態を示すものであり、画素の要部構成を示す回路図である。
【図2】 上記画素を含む表示素子の要部構成を示すブロック図である。
【図3】 上記画素において、メモリ素子が保持する電位の時間変化を示すグラフである。
【図4】 上記画素の等価回路を示す回路図である。
【図5】 TFTのオン抵抗値とオフ抵抗値との比率が、ある数値に設定されている場合、それぞれにおいて、上記画素の消費電力と、オフ抵抗値との関係を示すグラフである。
【図6】 TFTのオン抵抗値およびオフ抵抗値の組み合わせと、上記消費電力との関係を示す説明図である。
【図7】 図21に示す従来技術において、LED(OLED)に残留する電流特性を示すグラフである。
【図8】 図1に示す画素において、OLEDに残留する電流特性を示すグラフである。
【図9】 上記実施形態の変形例を示すものであり、画素の要部構成を示す回路図である。
【図10】 上記実施形態の他の変形例を示すものであり、画素の要部構成を示す回路図である。
【図11】 上記実施形態のさらに他の変形例を示すものであり、画素の要部構成を示す回路図である。
【図12】 上記実施形態の別の変形例を示すものであり、画素の要部構成を示す回路図である。
【図13】 上記実施形態のまた別の変形例を示すものであり、画素の要部構成を示す回路図である。
【図14】 上記実施形態の他の変形例を示すものであり、画素の要部構成を示す回路図である。
【図15】 上記実施形態のさらに他の変形例を示すものであり、画素の要部構成を示す回路図である。
【図16】 上記実施形態の別の変形例を示すものであり、表示素子の要部構成を示すブロック図である。
【図17】 上記実施形態のまた別の変形例を示すものであり、隣接画素の要部構成を示す回路図である。
【図18】 従来技術を示すものであり、画素の要部構成を示す回路図である。
【図19】 他の従来技術を示すものであり、画素の要部構成を示す回路図である。
【図20】 上記画素において、メモリ素子が保持する電位の時間変化を示すグラフである。
【図21】 さらに他の従来技術を示すものであり、画素の要部構成を示すブロック図である。
【符号の説明】
4・4a〜4i 画素
(1) 〜2(M) データライン(データ信号線)
(1) 〜3(N) セレクトライン(選択信号線;基準線)
11 メモリ回路(メモリ素子)
11a、11b インバータ(インバータ;出力インバータ)
12 Organic Light Emission Diode(光学変調素子)
41・42 副画素
p1、p3 TFT(電荷放出手段;p型トランジスタ)
n2、n4 TFT(電荷放出手段;n型トランジスタ)
Lg 接地ライン(第2の電源ライン)
Lh、Lr 電源ライン(第1の電源ライン)
Ll 電源ライン(第2の電源ライン)

Claims (9)

  1. 発光ダイオードである光学変調素子と、当該光学変調素子への入力を示す2値データを記憶するメモリ素子とが、画素に設けられたメモリ一体型表示素子において、
    上記メモリ素子は、少なくとも2つのインバータをループ状に接続して構成され、
    上記各インバータのうち、出力が上記メモリ素子の出力端となる出力インバータの出力は、上記光学変調素子の一端に直結されており、
    上記出力インバータは、相補型のインバータであり、
    上記相補型のインバータは、第1の電源ラインに接続されたp型TFTと、第2の電源ラインに接続されたn型TFTとを含み、上記光学変調素子は、陽電極が上記出力インバータの出力端に、陰電極が上記第2の電源ラインに接続されていると共に、
    上記p型TFTのオン抵抗値に対する、n型TFTのオフ抵抗値の比率をKとするとき、
    上記光学変調素子のオン抵抗値に対するp型TFTのオン抵抗値の比率が、(K+1) 1/2 /Kに設定されていることを特徴とするメモリ一体型表示素子。
  2. 発光ダイオードである光学変調素子と、当該光学変調素子への入力を示す2値データを記憶するメモリ素子とが、画素に設けられたメモリ一体型表示素子において、
    上記メモリ素子は、少なくとも2つのインバータをループ状に接続して構成され、
    上記各インバータのうち、出力が上記メモリ素子の出力端となる出力インバータの出力は、上記光学変調素子の一端に直結されており、
    上記出力インバータは、相補型のインバータであり、
    上記光学変調素子は、有機発光ダイオードであり、
    上記相補型のインバータは、第1の電源ラインに接続されたp型TFTと、第2の電源ラインに接続されたn型TFTとを含み、上記光学変調素子は、陽電極が上記出力インバータの出力端に、陰電極が上記第2の電源ラインに接続されていると共に、
    上記p型TFTのオン抵抗値に対する、n型TFTのオフ抵抗値の比率をKとし、上記光学変調素子の点灯輝度のバラツキ量が基準値から±x%以内になるように各光学変調素子の輝度を設定するとき、
    上記光学変調素子のオン抵抗値の平均値に対するp型TFTのオン抵抗値の比率が、
    (K+1) 1/2 ・(1−x/100)/Kから、(K+1) 1/2 ・(1+x/100)/Kまでの範囲に設定されていることを特徴とするメモリ一体型表示素子。
  3. 発光ダイオードである光学変調素子と、当該光学変調素子への入力を示す2値データを記憶するメモリ素子とが、画素に設けられたメモリ一体型表示素子において、
    上記メモリ素子は、少なくとも2つのインバータをループ状に接続して構成され、
    上記各インバータのうち、出力が上記メモリ素子の出力端となる出力インバータの出力は、上記光学変調素子の一端に直結されており、
    上記出力インバータは、相補型のインバータであり、
    上記相補型のインバータは、第1の電源ラインに接続されたp型TFTと、第2の電源ラインに接続されたn型TFTとを含み、上記光学変調素子は、陰電極が上記出力インバータの出力端に、陽電極が上記第1の電源ラインに接続されていると共に、
    上記n型TFTのオン抵抗値に対する、p型TFTのオフ抵抗値の比率をKとするとき、
    上記光学変調素子のオン抵抗値に対するn型TFTのオン抵抗値の比率が、(K+1) 1/2 /Kに設定されていることを特徴とするメモリ一体型表示素子。
  4. 発光ダイオードである光学変調素子と、当該光学変調素子への入力を示す2値データを記憶するメモリ素子とが、画素に設けられたメモリ一体型表示素子において、
    上記メモリ素子は、少なくとも2つのインバータをループ状に接続して構成され、
    上記各インバータのうち、出力が上記メモリ素子の出力端となる出力インバータの出力は、上記光学変調素子の一端に直結されており、
    上記出力インバータは、相補型のインバータであり、
    上記光学変調素子は、有機発光ダイオードであり、
    上記相補型のインバータは、第1の電源ラインに接続されたp型TFTと、第2の電源ラインに接続されたn型TFTとを含み、上記光学変調素子は、陰電極が上記出力インバータの出力端に、陽電極が上記第1の電源ラインに接続されていると共に、
    上記n型TFTのオン抵抗値に対する、p型TFTのオフ抵抗値の比率をKとし、上記光学変調素子の点灯輝度のバラツキ量が基準値から±x%以内になるように各光学変調素子の輝度を設定するとき、
    上記光学変調素子のオン抵抗値の平均値に対するn型TFTのオン抵抗値の比率が、
    (K+1) 1/2 ・(1−x/100)/Kから、(K+1) 1/2 ・(1+x/100)/Kまでの範囲に設定されていることを特徴とするメモリ一体型表示素子。
  5. 上記出力インバータは、上記メモリ素子が光学変調素子に電圧を印加している間に当該光学変調素子に蓄積された電荷を、電圧印加終了後に放出することを特徴とする請求項1から4のいずれか1項に記載のメモリ一体型表示素子。
  6. 上記光学変調素子とメモリ素子とを含む副画素の複数によって、1画素単位を構成することを特徴とする請求項1、2、3、4または5に記載のメモリ一体型表示素子。
  7. 上記メモリ素子の電源電極の1つと、上記光学変調素子の陽電極または陰電極とを共有することを特徴とする請求項1、2、3、4、5または6に記載のメモリ一体型表示素子。
  8. 上記メモリ素子の電源電極、並びに、上記光学変調素子の陽電極および陰電極が、それぞれ分けて形成されていることを特徴とする請求項1、2、3、4、5または6に記載のメモリ一体型表示素子。
  9. 複数のデータ信号線と、上記各データ信号線に略直交する複数の選択信号線とを備え、
    上記メモリ素子は、データ信号線と選択信号線との組み合わせ毎に設けられており、自らに対応する選択信号線が選択を指示している場合、自らに対応するデータ信号線が示す2値データを記憶すると共に、
    データ信号線または選択信号線のいずれかを基準線とするとき、当該基準線を介して隣接するメモリ素子同士および光学変調素子同士は、当該基準線に対して線対称に配置されており、当該基準線に沿って、電源ラインが配置されていると共に、上記メモリ素子間または光学変調素子間で、電源ラインが共用されていることを特徴とする請求項1、2、3、4、5、6、7または8に記載のメモリ一体型表示素子。
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