JPH10228012A - Lcd表示装置 - Google Patents
Lcd表示装置Info
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- JPH10228012A JPH10228012A JP2882997A JP2882997A JPH10228012A JP H10228012 A JPH10228012 A JP H10228012A JP 2882997 A JP2882997 A JP 2882997A JP 2882997 A JP2882997 A JP 2882997A JP H10228012 A JPH10228012 A JP H10228012A
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- data
- lcd display
- lcd
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Abstract
(57)【要約】
【課題】システムの消費電力低減と性能向上の妨げとな
るLCD表示装置の表示リフレッシュを不要にする。 【解決手段】LCD表示パネル7の各画素に電圧保持回
路8を設けることにより表示リフレッシュを不要にす
る。さらに、LCD表示器27の外部入力として信号制
御回路9へLCDアドレス信号10を与えることによ
り、外部からの制御によりLCD表示パネル7の任意の
画素のみの表示更新を行う。従って、LCD表示器27
へのデータ転送はシステムが表示データの更新(書き込
み)を行った場合にのみ発生し、転送を必要とするのは
その更新される画素に対するデータのみとなる。
るLCD表示装置の表示リフレッシュを不要にする。 【解決手段】LCD表示パネル7の各画素に電圧保持回
路8を設けることにより表示リフレッシュを不要にす
る。さらに、LCD表示器27の外部入力として信号制
御回路9へLCDアドレス信号10を与えることによ
り、外部からの制御によりLCD表示パネル7の任意の
画素のみの表示更新を行う。従って、LCD表示器27
へのデータ転送はシステムが表示データの更新(書き込
み)を行った場合にのみ発生し、転送を必要とするのは
その更新される画素に対するデータのみとなる。
Description
【0001】
【発明の属する技術分野】本発明は、コンピュータ装置
等の電子機器におけるLCD表示装置に関し、特に装置
全体の消費電力低減,描画性能向上を目的としたLCD
表示装置に関するものである。
等の電子機器におけるLCD表示装置に関し、特に装置
全体の消費電力低減,描画性能向上を目的としたLCD
表示装置に関するものである。
【0002】
【従来の技術】従来のTFT型LCD表示装置において
は、1991年9月1日付け発行の刊行物「液晶ディス
プレイ その概要と応用市場」(筆者:内田 龍男)の
35頁,43頁,65頁,67頁,68頁、または、1
994年11月1日付け「次世代液晶ディスプレイ技
術」(筆者:鷲塚 諫)の84頁〜87頁に示されてい
るように、各画素はDRAMのメモリセルに似た構造と
なっており、その加電状態を維持するために、表示情報
が記憶されたビデオメモリ(VRAM)から定期的に表
示情報を読み出してLCD表示器に再表示する、いわゆ
る表示リフレッシュと呼ばれる動作を必要としていた。
は、1991年9月1日付け発行の刊行物「液晶ディス
プレイ その概要と応用市場」(筆者:内田 龍男)の
35頁,43頁,65頁,67頁,68頁、または、1
994年11月1日付け「次世代液晶ディスプレイ技
術」(筆者:鷲塚 諫)の84頁〜87頁に示されてい
るように、各画素はDRAMのメモリセルに似た構造と
なっており、その加電状態を維持するために、表示情報
が記憶されたビデオメモリ(VRAM)から定期的に表
示情報を読み出してLCD表示器に再表示する、いわゆ
る表示リフレッシュと呼ばれる動作を必要としていた。
【0003】図14は、従来のLCD表示パネルの内部
構造を示す概略図である。Y軸方向に走る信号線Xi
(i=1,2,…,M;X軸方向の画素数がM個の場
合)とX軸方向に走る信号線Yj(j=1,2,…,
N;Y軸方向の画素数がN個の場合)の各交点に、トラ
ンジスタスイッチを経由して各画素が接続されている。
トランジスタスイッチ19はYj18にゲート電極24
が接続されていて、Yjに正電圧を加えるとドレイン電
極−ソース電極間の電気抵抗が低下して導通状態とな
る。ドレイン電極20にはXi22が接続され、ソース
電極21には画素Pij23が接続されXi22に加えら
れた電圧が画素Pij23にも加えられる。その電圧によ
り画素Pijの透過度を制御する。各画素の透過度は表示
面87の輝度となって反映されて表示を行う。
構造を示す概略図である。Y軸方向に走る信号線Xi
(i=1,2,…,M;X軸方向の画素数がM個の場
合)とX軸方向に走る信号線Yj(j=1,2,…,
N;Y軸方向の画素数がN個の場合)の各交点に、トラ
ンジスタスイッチを経由して各画素が接続されている。
トランジスタスイッチ19はYj18にゲート電極24
が接続されていて、Yjに正電圧を加えるとドレイン電
極−ソース電極間の電気抵抗が低下して導通状態とな
る。ドレイン電極20にはXi22が接続され、ソース
電極21には画素Pij23が接続されXi22に加えら
れた電圧が画素Pij23にも加えられる。その電圧によ
り画素Pijの透過度を制御する。各画素の透過度は表示
面87の輝度となって反映されて表示を行う。
【0004】図15は、第1の従来の技術を示すLCD
表示装置のブロック図である。ビデオメモリ25は、表
示データの記憶および描画操作を行うための記憶装置で
ある。LCD表示回路26は、描画情報などの演算を行
うシステム側とビデオメモリ25との間の表示データの
転送を制御し、更にLCD表示器27を制御する制御回
路である。同期信号67は、垂直同期信号(Vsyn
c),水平同期信号(Hsync),表示クロック(C
LK)といった表示タイミングを作るための信号であ
り、LCD表示回路26がLCD表示器27に与える。
LCDデータ信号15は、表示データを転送する複数の
信号線からなる信号群(バス)であり、LCD表示回路
26がビデオメモリ25からVRAMデータ信号29を
通じて読み込んだ表示データをLCD表示器27へ転送
する。ここでLCD表示回路26は、LCD表示器27
の要求に合わせて表示データを加工する場合がある。V
RAM制御信号31は、ビデオメモリ25に対して表示
データの読み込みや書き込みを行うために、LCD表示
回路26により生成されてビデオメモリ22に入力され
る。システムI/Fバス28は、システムとの表示デー
タの転送を行う。
表示装置のブロック図である。ビデオメモリ25は、表
示データの記憶および描画操作を行うための記憶装置で
ある。LCD表示回路26は、描画情報などの演算を行
うシステム側とビデオメモリ25との間の表示データの
転送を制御し、更にLCD表示器27を制御する制御回
路である。同期信号67は、垂直同期信号(Vsyn
c),水平同期信号(Hsync),表示クロック(C
LK)といった表示タイミングを作るための信号であ
り、LCD表示回路26がLCD表示器27に与える。
LCDデータ信号15は、表示データを転送する複数の
信号線からなる信号群(バス)であり、LCD表示回路
26がビデオメモリ25からVRAMデータ信号29を
通じて読み込んだ表示データをLCD表示器27へ転送
する。ここでLCD表示回路26は、LCD表示器27
の要求に合わせて表示データを加工する場合がある。V
RAM制御信号31は、ビデオメモリ25に対して表示
データの読み込みや書き込みを行うために、LCD表示
回路26により生成されてビデオメモリ22に入力され
る。システムI/Fバス28は、システムとの表示デー
タの転送を行う。
【0005】図16は、第2の従来の技術を示すブロッ
ク図である。図16は、いわゆる共有メモリ構造の例で
あり、描画情報などの演算を行うシステム側の演算情報
を記憶するためのシステムメモリ33を、システム制御
回路32とLCD表示回路26とが共有している。すな
わち、システムメモリ33には、システム側の演算情報
とLCD表示装置側の表示データの両方が記憶されるこ
とになる。
ク図である。図16は、いわゆる共有メモリ構造の例で
あり、描画情報などの演算を行うシステム側の演算情報
を記憶するためのシステムメモリ33を、システム制御
回路32とLCD表示回路26とが共有している。すな
わち、システムメモリ33には、システム側の演算情報
とLCD表示装置側の表示データの両方が記憶されるこ
とになる。
【0006】図17は、従来の技術における表示タイミ
ングを示す図である。
ングを示す図である。
【0007】次に、動作について図14〜図17を参照
して説明する。なお、便宜上、以下の説明では図14に
おけるX軸方向のラインを行,Y軸方向のラインを列と
呼ぶこととする。
して説明する。なお、便宜上、以下の説明では図14に
おけるX軸方向のラインを行,Y軸方向のラインを列と
呼ぶこととする。
【0008】図14において、画素Pij23はコンデン
サの役割を成し、トランジスタスイッチ19のソース電
極21に与えられた電荷はここに蓄えられる。しかし、
徐々に放電されるため、予め定められた一定期間毎に再
度電荷を与える(再充電)必要がある。この動作が、い
わゆる表示リフレッシュであり、表示情報の更新の有無
に関わらず常時行われる。
サの役割を成し、トランジスタスイッチ19のソース電
極21に与えられた電荷はここに蓄えられる。しかし、
徐々に放電されるため、予め定められた一定期間毎に再
度電荷を与える(再充電)必要がある。この動作が、い
わゆる表示リフレッシュであり、表示情報の更新の有無
に関わらず常時行われる。
【0009】図17(A)において、Vsync=
“1”の間にHsyncがN(Y軸方向の画素数)回以
上“1”,“0”を繰り返す。この1回のHsync=
“1”の間に1行分の表示リフレッシュを行う。従っ
て、一つのVsync=“1”の期間に1画面分の表示
リフレッシュを行うことになる。図17(A)の81に
示すj番目のHsync=“1”はj行目をリフレッシ
ュしている期間であり、図17(B)はこの期間を拡大
した図である。
“1”の間にHsyncがN(Y軸方向の画素数)回以
上“1”,“0”を繰り返す。この1回のHsync=
“1”の間に1行分の表示リフレッシュを行う。従っ
て、一つのVsync=“1”の期間に1画面分の表示
リフレッシュを行うことになる。図17(A)の81に
示すj番目のHsync=“1”はj行目をリフレッシ
ュしている期間であり、図17(B)はこの期間を拡大
した図である。
【0010】図17(B)において、Hsync=
“1”の期間ではCLKの立ち下がり毎にX軸方向に1
画素ずつ表示、つまり、再充電を行う。図17(B)の
82ではj行,i列目の画素の表示を行い、次のCLK
立ち下がりである83ではj行,i+1列目の表示を行
う。なお、この表示に先だって図15のビデオメモリ2
5から表示データを読み込む必要があるが、それが図1
7(B)の84であり、85では次の画素のデータを読
み込む。従って、システム側がビデオメモリにアクセス
可能なタイミングは86の部分になる。
“1”の期間ではCLKの立ち下がり毎にX軸方向に1
画素ずつ表示、つまり、再充電を行う。図17(B)の
82ではj行,i列目の画素の表示を行い、次のCLK
立ち下がりである83ではj行,i+1列目の表示を行
う。なお、この表示に先だって図15のビデオメモリ2
5から表示データを読み込む必要があるが、それが図1
7(B)の84であり、85では次の画素のデータを読
み込む。従って、システム側がビデオメモリにアクセス
可能なタイミングは86の部分になる。
【0011】更に、図16に示す共有メモリ構成の装置
においては、システム側の演算情報の書き込みと読み込
みも図17(B)の86の部分のみで行われる。
においては、システム側の演算情報の書き込みと読み込
みも図17(B)の86の部分のみで行われる。
【0012】
【発明が解決しようとする課題】上述した従来の技術に
おける第1の問題点は、LCD表示器の表示リフレッシ
ュを行うため、常にビデオメモリに対してアクセスを行
わなければならないことから、消費電力が大きくなって
しまうことである。
おける第1の問題点は、LCD表示器の表示リフレッシ
ュを行うため、常にビデオメモリに対してアクセスを行
わなければならないことから、消費電力が大きくなって
しまうことである。
【0013】第2の問題点は、表示リフレッシュに伴う
表示データの読み出しを優先で行うため、その間システ
ム側からビデオメモリへのデータの転送を行えず、シス
テム性能が悪化することである。
表示データの読み出しを優先で行うため、その間システ
ム側からビデオメモリへのデータの転送を行えず、シス
テム性能が悪化することである。
【0014】第3の問題点は、表示リフレッシュのため
の表示タイミングのずれによって表示のずれ,ちらつき
等が発生し、LCD表示品質が悪化することである。
の表示タイミングのずれによって表示のずれ,ちらつき
等が発生し、LCD表示品質が悪化することである。
【0015】第4の問題点は、LCD表示回路とLCD
表示器間の表示リフレッシュのための表示タイミングが
LCD表示器毎に異なるため、インターフェースの規格
化ができないことからLCD表示回路の共通化が実現で
きないことである。
表示器間の表示リフレッシュのための表示タイミングが
LCD表示器毎に異なるため、インターフェースの規格
化ができないことからLCD表示回路の共通化が実現で
きないことである。
【0016】本発明は、以上の問題を解決し、LCD表
示品質を向上させ、LCD表示回路の共通化を実現し、
ビデオメモリへのアクセスの待ち時間を減少するととも
に、消費電力を低減したLCD表示装置を提供すること
を目的とする。
示品質を向上させ、LCD表示回路の共通化を実現し、
ビデオメモリへのアクセスの待ち時間を減少するととも
に、消費電力を低減したLCD表示装置を提供すること
を目的とする。
【0017】
【課題を解決するための手段】本発明の第1のLCD表
示装置は、画素毎に印加電圧を保持する電圧保持手段を
有することを特徴とする。
示装置は、画素毎に印加電圧を保持する電圧保持手段を
有することを特徴とする。
【0018】本発明の第2のLCD表示装置は、表示情
報の更新を行う画素を任意に指定する画素指定手段を有
することを特徴とする。
報の更新を行う画素を任意に指定する画素指定手段を有
することを特徴とする。
【0019】本発明の第3のLCD表示装置は、画素毎
に印加電圧を保持する電圧保持手段と、表示情報の更新
を行う画素を任意に指定する画素指定手段とを有するこ
とを特徴とする。
に印加電圧を保持する電圧保持手段と、表示情報の更新
を行う画素を任意に指定する画素指定手段とを有するこ
とを特徴とする。
【0020】本発明の第4のLCD表示装置は、画像デ
ータを記憶するビデオメモリと、前記ビデオメモリに前
記画像データの転送を行うVRAMデータ信号送出手段
と、前記ビデオメモリに書き込み,読み出しを行うメモ
リ番地を指定するVRAMアドレス信号送出手段と、前
記書き込み,読み出しの開始タイミングを前記ビデオメ
モリに通知するVRAM制御信号通知手段と、画素の輝
度データをLCD表示器に転送するLCDデータ信号送
出手段と、画素の位置指定を行うLCDアドレス信号を
前記LCD表示器に通知するLCDアドレス信号通知手
段と、前記LCDデータ信号および前記LCDアドレス
信号の転送開始タイミングを前記LCD表示器に通知す
るLCD制御信号通知手段と、を備えたLCD表示回路
と、ゲート線駆動基準電圧信号,データ線駆動基準電圧
信号を生成してそれぞれゲート線駆動回路,データ線駆
動回路に供給し、LCD表示パネルの電圧保持手段に電
源を供給する電源回路と、前記LCDアドレス信号を受
信して駆動するゲート線,データ線をそれぞれ前記ゲー
ト線駆動回路,前記データ線駆動回路に通知するための
ゲート線選択信号とデータ線選択信号を生成する選択信
号生成手段と、前記LCDデータ信号を受信してデータ
線に印加する電圧を前記データ線駆動回路に通知するた
めの階調データ信号を生成する階調データ信号生成手段
と、前記ゲート線駆動基準電圧信号および前記ゲート線
選択信号を受信して駆動するゲート線に電圧を印加する
前記ゲート線駆動回路と、前記データ線駆動基準電圧信
号,前記データ線選択信号および前記階調データ信号を
受信して駆動するデータ線に電圧を印加する前記データ
線駆動回路と、画素毎に印加電圧を保持する前記電圧保
持手段を設け、ゲート線,データ線に接続されて指定の
画素を指定の輝度で表示する前記LCD表示パネルと、
を備えたLCD表示器と、を有することを特徴とする。
ータを記憶するビデオメモリと、前記ビデオメモリに前
記画像データの転送を行うVRAMデータ信号送出手段
と、前記ビデオメモリに書き込み,読み出しを行うメモ
リ番地を指定するVRAMアドレス信号送出手段と、前
記書き込み,読み出しの開始タイミングを前記ビデオメ
モリに通知するVRAM制御信号通知手段と、画素の輝
度データをLCD表示器に転送するLCDデータ信号送
出手段と、画素の位置指定を行うLCDアドレス信号を
前記LCD表示器に通知するLCDアドレス信号通知手
段と、前記LCDデータ信号および前記LCDアドレス
信号の転送開始タイミングを前記LCD表示器に通知す
るLCD制御信号通知手段と、を備えたLCD表示回路
と、ゲート線駆動基準電圧信号,データ線駆動基準電圧
信号を生成してそれぞれゲート線駆動回路,データ線駆
動回路に供給し、LCD表示パネルの電圧保持手段に電
源を供給する電源回路と、前記LCDアドレス信号を受
信して駆動するゲート線,データ線をそれぞれ前記ゲー
ト線駆動回路,前記データ線駆動回路に通知するための
ゲート線選択信号とデータ線選択信号を生成する選択信
号生成手段と、前記LCDデータ信号を受信してデータ
線に印加する電圧を前記データ線駆動回路に通知するた
めの階調データ信号を生成する階調データ信号生成手段
と、前記ゲート線駆動基準電圧信号および前記ゲート線
選択信号を受信して駆動するゲート線に電圧を印加する
前記ゲート線駆動回路と、前記データ線駆動基準電圧信
号,前記データ線選択信号および前記階調データ信号を
受信して駆動するデータ線に電圧を印加する前記データ
線駆動回路と、画素毎に印加電圧を保持する前記電圧保
持手段を設け、ゲート線,データ線に接続されて指定の
画素を指定の輝度で表示する前記LCD表示パネルと、
を備えたLCD表示器と、を有することを特徴とする。
【0021】本発明の第5のLCD表示装置は、画像デ
ータを記憶するビデオメモリと、前記ビデオメモリに前
記画像データの転送を行い、LCD表示器に画素の輝度
データを転送するVRAMデータ信号送出手段と、前記
ビデオメモリに書き込み,読み出しを行うメモリ番地を
指定し、前記LCD表示器に画素の位置指定を行うVR
AMアドレス信号を通知するVRAMアドレス信号通知
手段と、前記書き込み,読み出しの開始タイミングを前
記ビデオメモリに通知し、前記VRAMデータ信号およ
び前記VRAMアドレス信号の転送開始タイミングを前
記LCD表示器に通知するVRAM制御信号通知手段
と、を備えたLCD表示回路と、ゲート線駆動基準電圧
信号,データ線駆動基準電圧信号を生成してそれぞれゲ
ート線駆動回路,データ線駆動回路に供給し、LCD表
示パネルの電圧保持手段に電源を供給する電源回路と、
前記VRAMアドレス信号を受信して駆動するゲート
線,データ線をそれぞれ前記ゲート線駆動回路,前記デ
ータ線駆動回路に通知するためのゲート線選択信号とデ
ータ線選択信号とを生成する選択信号生成手段と、前記
VRAMデータ信号を受信してデータ線に印加する電圧
を前記データ線駆動回路に通知するための階調データ信
号を生成する階調データ信号生成手段と、前記ゲート線
駆動基準電圧信号および前記ゲート線選択信号を受信し
て駆動するゲート線に電圧を印加する前記ゲート線駆動
回路と、前記データ線駆動基準電圧信号,前記データ線
選択信号および前記階調データ信号を受信して駆動する
データ線に電圧を印加する前記データ線駆動回路と、画
素毎に印加電圧を保持する前記電圧保持手段を設け、ゲ
ート線,データ線に接続されて指定の画素を指定の輝度
で表示する前記LCD表示パネルと、を備えたLCD表
示器と、を有することを特徴とする。
ータを記憶するビデオメモリと、前記ビデオメモリに前
記画像データの転送を行い、LCD表示器に画素の輝度
データを転送するVRAMデータ信号送出手段と、前記
ビデオメモリに書き込み,読み出しを行うメモリ番地を
指定し、前記LCD表示器に画素の位置指定を行うVR
AMアドレス信号を通知するVRAMアドレス信号通知
手段と、前記書き込み,読み出しの開始タイミングを前
記ビデオメモリに通知し、前記VRAMデータ信号およ
び前記VRAMアドレス信号の転送開始タイミングを前
記LCD表示器に通知するVRAM制御信号通知手段
と、を備えたLCD表示回路と、ゲート線駆動基準電圧
信号,データ線駆動基準電圧信号を生成してそれぞれゲ
ート線駆動回路,データ線駆動回路に供給し、LCD表
示パネルの電圧保持手段に電源を供給する電源回路と、
前記VRAMアドレス信号を受信して駆動するゲート
線,データ線をそれぞれ前記ゲート線駆動回路,前記デ
ータ線駆動回路に通知するためのゲート線選択信号とデ
ータ線選択信号とを生成する選択信号生成手段と、前記
VRAMデータ信号を受信してデータ線に印加する電圧
を前記データ線駆動回路に通知するための階調データ信
号を生成する階調データ信号生成手段と、前記ゲート線
駆動基準電圧信号および前記ゲート線選択信号を受信し
て駆動するゲート線に電圧を印加する前記ゲート線駆動
回路と、前記データ線駆動基準電圧信号,前記データ線
選択信号および前記階調データ信号を受信して駆動する
データ線に電圧を印加する前記データ線駆動回路と、画
素毎に印加電圧を保持する前記電圧保持手段を設け、ゲ
ート線,データ線に接続されて指定の画素を指定の輝度
で表示する前記LCD表示パネルと、を備えたLCD表
示器と、を有することを特徴とする。
【0022】本発明の第6のLCD表示装置は、本発明
の第1,第3,第4,または第5のLCD表示装置にお
いて、前記電圧保持手段は、CMOS−FETによるフ
リップフロップであることを特徴とする。
の第1,第3,第4,または第5のLCD表示装置にお
いて、前記電圧保持手段は、CMOS−FETによるフ
リップフロップであることを特徴とする。
【0023】本発明の第7のLCD表示装置は、本発明
の第1,第3,第4,または第5のLCD表示装置にお
いて、前記電圧保持手段は、増幅率1の増幅回路による
ループバック方式であり、任意の電圧を保持することを
特徴とする。
の第1,第3,第4,または第5のLCD表示装置にお
いて、前記電圧保持手段は、増幅率1の増幅回路による
ループバック方式であり、任意の電圧を保持することを
特徴とする。
【0024】本発明の第8のLCD表示装置は、本発明
の第2または第3のLCD表示装置において、前記画素
指定手段は、時分割しないアドレス信号を用いることを
特徴とする。
の第2または第3のLCD表示装置において、前記画素
指定手段は、時分割しないアドレス信号を用いることを
特徴とする。
【0025】本発明の第9のLCD表示装置は、本発明
の第2または第3のLCD表示装置において、前記画素
指定手段は、時分割したアドレス信号を用いることを特
徴とする。
の第2または第3のLCD表示装置において、前記画素
指定手段は、時分割したアドレス信号を用いることを特
徴とする。
【0026】本発明の第10のLCD表示装置は、本発
明の第2または第3のLCD表示装置において、前記画
素指定手段は、VRAMアドレス信号を用いることを特
徴とする。
明の第2または第3のLCD表示装置において、前記画
素指定手段は、VRAMアドレス信号を用いることを特
徴とする。
【0027】
【発明の実施の形態】本発明の発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【0028】まず、本発明の第1の実施の形態について
説明する。
説明する。
【0029】図1は、本発明の第1の実施の形態を示す
LCD表示器のブロック図である。電源回路1は、入力
された電源2を基にゲート線駆動基準電位信号3および
データ線駆動基準電位信号4を生成し、それぞれの信号
をゲート線駆動回路5またはデータ線駆動回路6に送出
する。更に、電源回路1は、LCD表示パネル7内の電
圧保持回路8用の電源を供給する。LCDアドレス信号
10,LCDデータ信号15およびLCD制御信号17
は、図3に示すLCD表示回路26から図1の信号制御
回路9に入力されている。LCD制御信号17は、LC
Dアドレス信号10およびLCDデータ信号15を受け
取るタイミングを信号制御回路9に通知する。
LCD表示器のブロック図である。電源回路1は、入力
された電源2を基にゲート線駆動基準電位信号3および
データ線駆動基準電位信号4を生成し、それぞれの信号
をゲート線駆動回路5またはデータ線駆動回路6に送出
する。更に、電源回路1は、LCD表示パネル7内の電
圧保持回路8用の電源を供給する。LCDアドレス信号
10,LCDデータ信号15およびLCD制御信号17
は、図3に示すLCD表示回路26から図1の信号制御
回路9に入力されている。LCD制御信号17は、LC
Dアドレス信号10およびLCDデータ信号15を受け
取るタイミングを信号制御回路9に通知する。
【0030】信号制御回路9は、LCD表示回路26か
ら入力されたLCDアドレス信号10を基に、駆動すべ
きゲート線11とデータ線12とを通知するためにゲー
ト線選択信号13とデータ線選択信号14とを生成し、
ゲート線選択信号13をゲート線駆動回路5に、データ
線選択信号14をデータ線駆動回路6にそれぞれ送出す
る。また、信号制御回路9は、LCDデータ信号15を
基にデータ線12に印加すべき電圧を通知するための階
調データ信号16を生成し、データ線駆動回路6に与え
る。
ら入力されたLCDアドレス信号10を基に、駆動すべ
きゲート線11とデータ線12とを通知するためにゲー
ト線選択信号13とデータ線選択信号14とを生成し、
ゲート線選択信号13をゲート線駆動回路5に、データ
線選択信号14をデータ線駆動回路6にそれぞれ送出す
る。また、信号制御回路9は、LCDデータ信号15を
基にデータ線12に印加すべき電圧を通知するための階
調データ信号16を生成し、データ線駆動回路6に与え
る。
【0031】ゲート線駆動回路5は、ゲート線駆動基準
電位信号3,ゲート線選択信号13、データ線駆動回路
6は、データ線駆動基準電位信号4,データ線選択信号
14,階調データ信号16を受け取り、所望のゲート線
にゲート線駆動電位を、所望のデータ線に所望のデータ
線駆動電位をそれぞれ印加する。ゲート線11とデータ
線12はLCD表示パネル7に接続され、所望の画素を
所望の輝度で表示する。
電位信号3,ゲート線選択信号13、データ線駆動回路
6は、データ線駆動基準電位信号4,データ線選択信号
14,階調データ信号16を受け取り、所望のゲート線
にゲート線駆動電位を、所望のデータ線に所望のデータ
線駆動電位をそれぞれ印加する。ゲート線11とデータ
線12はLCD表示パネル7に接続され、所望の画素を
所望の輝度で表示する。
【0032】図2は、本発明の第1の実施の形態におけ
るLCD表示パネルの内部構造を示す図である。ゲート
駆動電位を印加されたゲート線18に接続されたトラン
ジスタ19においては、ドレイン電極20とソース電極
21が導通状態となり、データ線に印加されたデータ線
駆動電位は、ソース電極21に現れて当該画素23の透
過率を決定すると同時に電圧保持回路8に保持される。
るLCD表示パネルの内部構造を示す図である。ゲート
駆動電位を印加されたゲート線18に接続されたトラン
ジスタ19においては、ドレイン電極20とソース電極
21が導通状態となり、データ線に印加されたデータ線
駆動電位は、ソース電極21に現れて当該画素23の透
過率を決定すると同時に電圧保持回路8に保持される。
【0033】図3は、本発明の第1の実施の形態におけ
るLCD表示装置の一例を示すブロック図である。ビデ
オメモリ25は、画像データを記憶する記憶手段であ
り、LCD表示回路26は、システム側とのデータのや
り取り,ビデオメモリ25へのデータ書き込み/読み出
し,LCD表示器27へのデータ転送を行う制御手段で
ある。
るLCD表示装置の一例を示すブロック図である。ビデ
オメモリ25は、画像データを記憶する記憶手段であ
り、LCD表示回路26は、システム側とのデータのや
り取り,ビデオメモリ25へのデータ書き込み/読み出
し,LCD表示器27へのデータ転送を行う制御手段で
ある。
【0034】また、システムI/F28は、システムと
LCD表示回路26との間の画像データの転送を行うた
めの入出力信号群であり、VRAMデータ信号29は、
ビデオメモリ25とLCD表示回路26との間の画像デ
ータの転送を行うための入出力信号群であり、VRAM
アドレス信号30は、LCD表示回路26がビデオメモ
リ25に対して書き込みまたは読み出しを行うべきメモ
リ番地の指定を行うための信号群であり、VRAM制御
信号31は、書き込みおよび読み出しの開始タイミング
をLCD表示回路26がビデオメモリ25に通知するた
めの信号である。
LCD表示回路26との間の画像データの転送を行うた
めの入出力信号群であり、VRAMデータ信号29は、
ビデオメモリ25とLCD表示回路26との間の画像デ
ータの転送を行うための入出力信号群であり、VRAM
アドレス信号30は、LCD表示回路26がビデオメモ
リ25に対して書き込みまたは読み出しを行うべきメモ
リ番地の指定を行うための信号群であり、VRAM制御
信号31は、書き込みおよび読み出しの開始タイミング
をLCD表示回路26がビデオメモリ25に通知するた
めの信号である。
【0035】LCD表示回路26は、LCD表示器27
に対してLCDデータ信号15により画素の輝度データ
を転送し、LCDアドレス信号10によりその画像デー
タがどの画素のものであるかの指定を行い、LCD制御
信号17によりその転送の開始タイミングを通知する。
に対してLCDデータ信号15により画素の輝度データ
を転送し、LCDアドレス信号10によりその画像デー
タがどの画素のものであるかの指定を行い、LCD制御
信号17によりその転送の開始タイミングを通知する。
【0036】図4は、本発明の第1の実施の形態におけ
るLCD表示装置の他の例を示すブロック図である。描
画情報の演算を行うシステム側のメモリ制御回路である
システム制御回路32とLCD表示回路26は、同一の
記憶手段であるシステムメモリ33を共有しており、同
一の信号群で接続されている。すなわち、メモリアドレ
ス信号34,メモリデータ信号35,メモリ制御信号3
6を備えた信号群である。システム制御回路32がシス
テムメモリ33にアクセスを行う場合には、LCD表示
回路26は、これらの信号群を高抵抗(ハイインピーダ
ンス)状態にする。逆に、LCD表示回路26がアクセ
スを行う場合には、システム制御回路32は、これらの
信号群を高抵抗状態にする。これらのアクセス権の調停
制御は、メモリアクセス要求信号65とメモリアクセス
許可信号66を用いてシステム制御回路32で行う。
るLCD表示装置の他の例を示すブロック図である。描
画情報の演算を行うシステム側のメモリ制御回路である
システム制御回路32とLCD表示回路26は、同一の
記憶手段であるシステムメモリ33を共有しており、同
一の信号群で接続されている。すなわち、メモリアドレ
ス信号34,メモリデータ信号35,メモリ制御信号3
6を備えた信号群である。システム制御回路32がシス
テムメモリ33にアクセスを行う場合には、LCD表示
回路26は、これらの信号群を高抵抗(ハイインピーダ
ンス)状態にする。逆に、LCD表示回路26がアクセ
スを行う場合には、システム制御回路32は、これらの
信号群を高抵抗状態にする。これらのアクセス権の調停
制御は、メモリアクセス要求信号65とメモリアクセス
許可信号66を用いてシステム制御回路32で行う。
【0037】図5は、本発明の第1の実施の形態におけ
るLCD表示回路の詳細を示すブロック図である。シス
テム側からシステムデータ信号37により入力された書
き込みデータは、ライトバッファ38を通じてLCD表
示器27とビデオメモリ25にそれぞれ異なった信号、
すなわち、LCDデータ信号15またはVRAMデータ
信号29として出力される。ビデオメモリ25から読み
出されたデータはリードバッファ39を通じてシステム
側に出力される。また、ライトバッファ38の制御はラ
イトバッファ制御信号56により、リードバッファ39
の制御はリードバッファ制御信号57によりアドレス制
御回路41が行う。
るLCD表示回路の詳細を示すブロック図である。シス
テム側からシステムデータ信号37により入力された書
き込みデータは、ライトバッファ38を通じてLCD表
示器27とビデオメモリ25にそれぞれ異なった信号、
すなわち、LCDデータ信号15またはVRAMデータ
信号29として出力される。ビデオメモリ25から読み
出されたデータはリードバッファ39を通じてシステム
側に出力される。また、ライトバッファ38の制御はラ
イトバッファ制御信号56により、リードバッファ39
の制御はリードバッファ制御信号57によりアドレス制
御回路41が行う。
【0038】システム側からの要求が書き込みか読み込
みかの判断を行うために、システム制御信号42がアド
レス制御回路41に入力されている。また、アドレス制
御回路41は、システム側から入力されたシステムアド
レス信号40をビデオメモリ25およびLCD表示器2
7のアドレスにそれぞれ変換し、VRAMアドレス信号
30およびLCDアドレス信号10として出力するとと
もにし、VRAM制御信号31およびLCD制御信号1
7も併せて生成,出力する。
みかの判断を行うために、システム制御信号42がアド
レス制御回路41に入力されている。また、アドレス制
御回路41は、システム側から入力されたシステムアド
レス信号40をビデオメモリ25およびLCD表示器2
7のアドレスにそれぞれ変換し、VRAMアドレス信号
30およびLCDアドレス信号10として出力するとと
もにし、VRAM制御信号31およびLCD制御信号1
7も併せて生成,出力する。
【0039】図6は、本発明の第1の実施の形態におけ
る電圧保持回路の一例を示すブロック図である。電圧保
持回路8は、電源電圧値または0Vの2値だけを記憶す
るように構成されている。画素23に接続されたポイン
ト92は、1つのPchMOSFET88と1つのNc
hMOSFET90のドレイン電極と、他のPchMO
SFET89と他のNchMOSFET91のゲート電
極とにつながっている。PchMOSFET88とNc
hMOSFET90のゲート電極は共にPchMOSF
ET89とNchMOSFET91のドレイン電極に接
続する(図中93)。また、PchMOSFET88,
89のソース電極は共に電源に接続し(図中94)、N
chMOSFET90,91のソース電極はグランドに
接続する(図中95)。
る電圧保持回路の一例を示すブロック図である。電圧保
持回路8は、電源電圧値または0Vの2値だけを記憶す
るように構成されている。画素23に接続されたポイン
ト92は、1つのPchMOSFET88と1つのNc
hMOSFET90のドレイン電極と、他のPchMO
SFET89と他のNchMOSFET91のゲート電
極とにつながっている。PchMOSFET88とNc
hMOSFET90のゲート電極は共にPchMOSF
ET89とNchMOSFET91のドレイン電極に接
続する(図中93)。また、PchMOSFET88,
89のソース電極は共に電源に接続し(図中94)、N
chMOSFET90,91のソース電極はグランドに
接続する(図中95)。
【0040】図7は、本発明の第1の実施の形態におけ
る電圧保持回路の他の例を示すブロック図である。電圧
保持回路8は、任意の電圧を保持するように構成されて
いる。アナログスイッチ98には、各画素のトランジス
タ19のソース電極からの信号99と、ローパスフィル
タ97の出力で画素の電極に接続する信号100とが入
力され、切り替え信号101で切り替えられた出力10
2は、出力電圧=入力電圧となるボルテージフォロア9
6を通りローパスフィルタ97に入力される。画素23
ははローパスフィルタ97の出力に接続されている。
る電圧保持回路の他の例を示すブロック図である。電圧
保持回路8は、任意の電圧を保持するように構成されて
いる。アナログスイッチ98には、各画素のトランジス
タ19のソース電極からの信号99と、ローパスフィル
タ97の出力で画素の電極に接続する信号100とが入
力され、切り替え信号101で切り替えられた出力10
2は、出力電圧=入力電圧となるボルテージフォロア9
6を通りローパスフィルタ97に入力される。画素23
ははローパスフィルタ97の出力に接続されている。
【0041】図8は、本発明の第1の実施の形態の動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【0042】次に、本発明の第1の実施の形態の動作に
ついて図1〜図8を参照して詳細に説明する。
ついて図1〜図8を参照して詳細に説明する。
【0043】まず、本発明の電圧保持回路において、ど
のように電圧を保持するかについて図6および図7を用
いて詳細に説明する。
のように電圧を保持するかについて図6および図7を用
いて詳細に説明する。
【0044】電圧保持回路の一例を示す図6において
は、ゲート駆動電位を印加されたゲート線18に接続さ
れたトランジスタ19がON状態になると、データ線2
2の電位が画素23に印加される。印加された電圧は電
圧保持回路A8のポイント92へ入力される。それが電
源電圧の場合、PchMOSFET89とNchMOS
FET91のゲート電極に与えられ、PchMOSFE
T89がOFF状態,NchMOSFET91がON状
態となり、ポイント93はグランド電位である0Vとな
る。ポイント93は、PchMOSFET88とNch
MOSFET90のゲート電極にも接続されており、P
chMOSFET88がON状態,NchMOSFET
90がOFF状態となり、ポイント92は電源電圧で安
定する。これにより、トランジスタ19がOFF状態で
も電源電圧を画素23へ与え続けることができる。逆
に、データ線22の電位が0Vの場合には、PchMO
SFET89とNchMOSFET90がON状態とな
り、ポイント92は0Vで安定する。
は、ゲート駆動電位を印加されたゲート線18に接続さ
れたトランジスタ19がON状態になると、データ線2
2の電位が画素23に印加される。印加された電圧は電
圧保持回路A8のポイント92へ入力される。それが電
源電圧の場合、PchMOSFET89とNchMOS
FET91のゲート電極に与えられ、PchMOSFE
T89がOFF状態,NchMOSFET91がON状
態となり、ポイント93はグランド電位である0Vとな
る。ポイント93は、PchMOSFET88とNch
MOSFET90のゲート電極にも接続されており、P
chMOSFET88がON状態,NchMOSFET
90がOFF状態となり、ポイント92は電源電圧で安
定する。これにより、トランジスタ19がOFF状態で
も電源電圧を画素23へ与え続けることができる。逆
に、データ線22の電位が0Vの場合には、PchMO
SFET89とNchMOSFET90がON状態とな
り、ポイント92は0Vで安定する。
【0045】電圧保持回路の他の例を示す図7において
は、トランジスタ19がON状態になると、データ線2
2の電位(以下、V0と記す)は電圧保持回路8のポイ
ント99に入力される。そして、図1に示す信号制御回
路9は、ポイント99とポイント102が接続されるよ
うにアナログスイッチ98の切り替え信号101を制御
する。これにより、データ線22に与えられた電位V0
がボルテージフォロア96に入力され、ボルテージフォ
ロア96の出力として同電位V0の電圧が出力される。
ローパスフィルタ97の出力100は、所定の時間後に
電位V0で安定する。
は、トランジスタ19がON状態になると、データ線2
2の電位(以下、V0と記す)は電圧保持回路8のポイ
ント99に入力される。そして、図1に示す信号制御回
路9は、ポイント99とポイント102が接続されるよ
うにアナログスイッチ98の切り替え信号101を制御
する。これにより、データ線22に与えられた電位V0
がボルテージフォロア96に入力され、ボルテージフォ
ロア96の出力として同電位V0の電圧が出力される。
ローパスフィルタ97の出力100は、所定の時間後に
電位V0で安定する。
【0046】その後、図1に示す信号制御回路9は、ポ
イント100とポイント102が接続されるようにアナ
ログスイッチ98を切り替え信号101により制御す
る。尚、この制御はデータ線22に電位V0が印加され
ている間に行う。そして、今度は、ローパスフィルタ9
7の出力がボルテージフォロア96に入力されることに
より、ポイント100はV0で安定する。ボルテージフ
ォロア96は、出力電圧が入力電圧と同じになるように
内部でフィードバックがかけられているが、ローパスフ
ィルタ97は、その時の出力の微小変動がボルテージフ
ォロア96の入力に伝達されて出力が発散することを防
いでいる。画素23は、ポイント100に接続されて電
位V0が印加され続ける。
イント100とポイント102が接続されるようにアナ
ログスイッチ98を切り替え信号101により制御す
る。尚、この制御はデータ線22に電位V0が印加され
ている間に行う。そして、今度は、ローパスフィルタ9
7の出力がボルテージフォロア96に入力されることに
より、ポイント100はV0で安定する。ボルテージフ
ォロア96は、出力電圧が入力電圧と同じになるように
内部でフィードバックがかけられているが、ローパスフ
ィルタ97は、その時の出力の微小変動がボルテージフ
ォロア96の入力に伝達されて出力が発散することを防
いでいる。画素23は、ポイント100に接続されて電
位V0が印加され続ける。
【0047】次に、本発明のLCD表示器を用いたシス
テムの動作について図1,図2,図4,図5および図8
を用いて詳細に説明する。以下の説明では各画素が複数
階調としていることから、電圧保持回路としては図7の
タイプ、すなわち、任意の電位を保持できるものを使用
している。
テムの動作について図1,図2,図4,図5および図8
を用いて詳細に説明する。以下の説明では各画素が複数
階調としていることから、電圧保持回路としては図7の
タイプ、すなわち、任意の電位を保持できるものを使用
している。
【0048】図5のLCD表示回路26において、シス
テムデータ信号37とVRAMデータ信号29のバス幅
(信号数)が32ビット,LCDデータ信号15のバス
幅が16ビット,階調データ信号(図1の16)のバス
幅が8ビット、つまり、各画素が256階調の場合を例
に任意の画素Pijが透過率kに更新される過程を説明す
る。
テムデータ信号37とVRAMデータ信号29のバス幅
(信号数)が32ビット,LCDデータ信号15のバス
幅が16ビット,階調データ信号(図1の16)のバス
幅が8ビット、つまり、各画素が256階調の場合を例
に任意の画素Pijが透過率kに更新される過程を説明す
る。
【0049】この場合、1回のシステムデータ信号37
の最大転送量は4画素分あるので、1画素分だけを更新
するために8ビット、すなわち1バイト単位の制御を行
う信号が必要となるが、各制御信号に含まれるそれぞれ
のバイトイネーブル信号がこれを行う。
の最大転送量は4画素分あるので、1画素分だけを更新
するために8ビット、すなわち1バイト単位の制御を行
う信号が必要となるが、各制御信号に含まれるそれぞれ
のバイトイネーブル信号がこれを行う。
【0050】画素Pijの更新は、システム側からシステ
ムアドレス信号40に当該アドレス(SAijとする)が
出力されるとともに、システムデータ信号37に当該デ
ータ(xxxk;全部で4バイトあり上の3バイトが無
効であることを意味する)が出力され、当該するシステ
ムバイトイネーブル信号SBE0およびシステム書き込
み信号SWRがアクティブにされることで開始される
(図8中43)。
ムアドレス信号40に当該アドレス(SAijとする)が
出力されるとともに、システムデータ信号37に当該デ
ータ(xxxk;全部で4バイトあり上の3バイトが無
効であることを意味する)が出力され、当該するシステ
ムバイトイネーブル信号SBE0およびシステム書き込
み信号SWRがアクティブにされることで開始される
(図8中43)。
【0051】LCD表示回路26内のアドレス制御回路
41は、受け取ったシステムアドレスSAijをVRAM
アドレスVAijとLCDアドレスLAijに変換出力し、
VRAM制御信号31およびLCD制御信号17を生成
出力する。ここでいうVRAM制御信号31とは、ビデ
オメモリがDRAMであればRAS(ロウアドレススト
ローブ),CAS(カラムアドレスストローブ),WE
(ライトイネーブル)といった信号になる。ここでは、
システム側と同様にバイトイネーブル信号VBE0と書
き込み信号VWRで説明を進める。
41は、受け取ったシステムアドレスSAijをVRAM
アドレスVAijとLCDアドレスLAijに変換出力し、
VRAM制御信号31およびLCD制御信号17を生成
出力する。ここでいうVRAM制御信号31とは、ビデ
オメモリがDRAMであればRAS(ロウアドレススト
ローブ),CAS(カラムアドレスストローブ),WE
(ライトイネーブル)といった信号になる。ここでは、
システム側と同様にバイトイネーブル信号VBE0と書
き込み信号VWRで説明を進める。
【0052】LCD制御信号17とは、LCDバイトイ
ネーブルLBE0,1とLCD書き込み信号LWRであ
り、この場合当該LCDバイトイネーブルLBE0とL
WRがアクティブで出力される。システムデータ信号3
7により入力されたデータxxxkは、LCD表示回路
26のライトバッファ38でラッチ,分割され、LCD
制御信号17,VRAM制御信号31に同期してVRA
Mデータ信号29およびLCDデータ信号15に出力さ
れる。VRAMデータ信号29に出力されたデータxx
xkは、図3に示すビデオメモリ25に記憶される。
ネーブルLBE0,1とLCD書き込み信号LWRであ
り、この場合当該LCDバイトイネーブルLBE0とL
WRがアクティブで出力される。システムデータ信号3
7により入力されたデータxxxkは、LCD表示回路
26のライトバッファ38でラッチ,分割され、LCD
制御信号17,VRAM制御信号31に同期してVRA
Mデータ信号29およびLCDデータ信号15に出力さ
れる。VRAMデータ信号29に出力されたデータxx
xkは、図3に示すビデオメモリ25に記憶される。
【0053】図1において、LCD制御信号17のLC
D書き込み信号LWR=0によりデータ転送開始を検出
(図8の44)したLCD表示器27内の信号制御回路
9は、入力されたLCDアドレスLAijから当該ゲート
線選択データGSjと当該データ線選択データDSiを生
成する。ゲート線,データ線の数がともに256(2の
8乗)本の場合、ゲート線選択信号とデータ線選択信号
はともに8本となる。さらに、信号制御回路9では、L
CDデータ信号15により入力されたデータxkを基に
階調データTkを生成し階調データ信号16に出力す
る。LCDバイトイネーブル信号はどのバイトが有効か
を知る手段として使われ、この場合LBE1がインアク
ティブである(図8の45)ことから、信号制御回路9
は、入力されたデータxkの上1バイトが無効と判断
し、当該データによるゲート線およびデータ線の駆動は
行わないように制御を行う。
D書き込み信号LWR=0によりデータ転送開始を検出
(図8の44)したLCD表示器27内の信号制御回路
9は、入力されたLCDアドレスLAijから当該ゲート
線選択データGSjと当該データ線選択データDSiを生
成する。ゲート線,データ線の数がともに256(2の
8乗)本の場合、ゲート線選択信号とデータ線選択信号
はともに8本となる。さらに、信号制御回路9では、L
CDデータ信号15により入力されたデータxkを基に
階調データTkを生成し階調データ信号16に出力す
る。LCDバイトイネーブル信号はどのバイトが有効か
を知る手段として使われ、この場合LBE1がインアク
ティブである(図8の45)ことから、信号制御回路9
は、入力されたデータxkの上1バイトが無効と判断
し、当該データによるゲート線およびデータ線の駆動は
行わないように制御を行う。
【0054】なお、図1に示す電源回路1は、入力され
た電源2を基に常にゲート線駆動基準電圧,データ線駆
動基準電圧および電圧保持回路8用の電源を生成,供給
している。
た電源2を基に常にゲート線駆動基準電圧,データ線駆
動基準電圧および電圧保持回路8用の電源を生成,供給
している。
【0055】図1に示すデータ線駆動回路6は、入力さ
れたデータ線選択データDSi,階調データTk,データ
先駆同基準電圧に基づきi列目のデータ線Xi(図2の
22)を階調kに相当する電位Vkで駆動する(図8の
46)。これにより、LCD表示パネル7のi列目のデ
ータ線に接続された全てのトランジスタのドレイン電極
に当該電位が印加されることになる。
れたデータ線選択データDSi,階調データTk,データ
先駆同基準電圧に基づきi列目のデータ線Xi(図2の
22)を階調kに相当する電位Vkで駆動する(図8の
46)。これにより、LCD表示パネル7のi列目のデ
ータ線に接続された全てのトランジスタのドレイン電極
に当該電位が印加されることになる。
【0056】一方、ゲート線駆動回路5は、入力された
ゲート線選択データGSjとゲート線駆動基準電圧に基
づきj行目のゲート線Yj(図2の18)を予め設定さ
れた電位で駆動する(図8の47)。これにより、LC
D表示パネル7内のj行目のゲート線に接続されたトラ
ンジスタが導通状態となり、上述のデータ線の動作と合
わせてj行i列目のトランジスタのソース電極に階調k
に相当する電位Vkが与えられて画素Pijが階調kに更
新される。同時に、当該トランジスタ19のソース電極
21に接続された電圧保持回路8に当該電位Vkが保持
される。
ゲート線選択データGSjとゲート線駆動基準電圧に基
づきj行目のゲート線Yj(図2の18)を予め設定さ
れた電位で駆動する(図8の47)。これにより、LC
D表示パネル7内のj行目のゲート線に接続されたトラ
ンジスタが導通状態となり、上述のデータ線の動作と合
わせてj行i列目のトランジスタのソース電極に階調k
に相当する電位Vkが与えられて画素Pijが階調kに更
新される。同時に、当該トランジスタ19のソース電極
21に接続された電圧保持回路8に当該電位Vkが保持
される。
【0057】この時、i列以外のデータ線を高抵抗状態
にしておくことで、j行目に接続されたi列以外の電圧
保持回路の保持電位が更新されることを防いでいる。電
圧保持回路により画素は次の更新が行われるまでその階
調を保持する。
にしておくことで、j行目に接続されたi列以外の電圧
保持回路の保持電位が更新されることを防いでいる。電
圧保持回路により画素は次の更新が行われるまでその階
調を保持する。
【0058】次に、Pij,Pi+1j,Pi+2j,Pi+3jの連
続した4つの画素を、それぞれ階調k,l,m,nに更
新する場合について説明する。
続した4つの画素を、それぞれ階調k,l,m,nに更
新する場合について説明する。
【0059】システム側からは、上述のシステムバイト
イネーブルLBE0,1,2,3が全てアクティブで出
力され、システムデータバスにはデータnmlkが出力
される(図8の48)。LCD表示回路26は、ビデオ
メモリ25の当該アドレスに全てのデータを書き込むよ
うに、VRAM制御信号31を用いて制御を行う(図8
の49)。
イネーブルLBE0,1,2,3が全てアクティブで出
力され、システムデータバスにはデータnmlkが出力
される(図8の48)。LCD表示回路26は、ビデオ
メモリ25の当該アドレスに全てのデータを書き込むよ
うに、VRAM制御信号31を用いて制御を行う(図8
の49)。
【0060】一方、LCD表示器27に対しては半分の
バス幅しか無いので、2回の転送に分割する必要があ
る。そこで、LCD表示回路26のライトバッファ38
は、ラッチした4バイトデータnmlkの内LCDデー
タ信号15に対してまず下側の2バイトlkを出力す
る。アドレス制御回路41は、LCDアドレス信号10
にアドレスLAijとLCDバイトイネーブルLBE0,
1を2本ともアクティブで出力する(図8の50)。続
いて、LCDデータバスに上側の2バイトnm,LCD
アドレス信号にアドレスLAi+2J,それと2本のLCD
バイトイネーブルをアクティブで出力する(図8の5
1)。
バス幅しか無いので、2回の転送に分割する必要があ
る。そこで、LCD表示回路26のライトバッファ38
は、ラッチした4バイトデータnmlkの内LCDデー
タ信号15に対してまず下側の2バイトlkを出力す
る。アドレス制御回路41は、LCDアドレス信号10
にアドレスLAijとLCDバイトイネーブルLBE0,
1を2本ともアクティブで出力する(図8の50)。続
いて、LCDデータバスに上側の2バイトnm,LCD
アドレス信号にアドレスLAi+2J,それと2本のLCD
バイトイネーブルをアクティブで出力する(図8の5
1)。
【0061】図1において、信号制御回路9は、受け取
った2回の転送に対して更に2回ずつのデータ線選択信
号14,ゲート線選択信号13および階調データ信号1
6の出力を行う。すなわち、LCD書き込み信号LWR
をアクティブで受け取った時、2本のLCDバイトイネ
ーブルLBE0,LBE1が共にアクティブであることか
ら、信号制御回路9は、まず入力されたLCDアドレス
LAijとLCDデータlkより、データ線選択信号14
にDSi,ゲート線選択信号13にGSj,そして階調デ
ータ信号16にTkを予め設定された時間だけ出力(図
8の52)した後、データ線選択信号14にDi+1,階
調データ信号16にTlを予め設定された時間だけ出力
する(図8の53)。同様に、LCDアドレスLAi+2
j,LCDデータnmを受け取り、データ線選択信号1
4にDi+2,Di+3の順で、階調データ信号16にTm,
Tnの順で出力する(図8の54,55)。
った2回の転送に対して更に2回ずつのデータ線選択信
号14,ゲート線選択信号13および階調データ信号1
6の出力を行う。すなわち、LCD書き込み信号LWR
をアクティブで受け取った時、2本のLCDバイトイネ
ーブルLBE0,LBE1が共にアクティブであることか
ら、信号制御回路9は、まず入力されたLCDアドレス
LAijとLCDデータlkより、データ線選択信号14
にDSi,ゲート線選択信号13にGSj,そして階調デ
ータ信号16にTkを予め設定された時間だけ出力(図
8の52)した後、データ線選択信号14にDi+1,階
調データ信号16にTlを予め設定された時間だけ出力
する(図8の53)。同様に、LCDアドレスLAi+2
j,LCDデータnmを受け取り、データ線選択信号1
4にDi+2,Di+3の順で、階調データ信号16にTm,
Tnの順で出力する(図8の54,55)。
【0062】なお、ゲート線駆動回路5,データ線駆動
回路6,LCD表示パネル7の動作は、上述した1画素
の更新の場合と同じであるのでここでの説明は省略す
る。
回路6,LCD表示パネル7の動作は、上述した1画素
の更新の場合と同じであるのでここでの説明は省略す
る。
【0063】図4においては、LCD表示回路26は、
システムメモリ33に表示データを記憶する。その場合
のメモリアドレス信号34,メモリデータ信号35およ
びメモリ制御信号36は、上述したVRAMアドレス信
号30,VRAMデータ信号29およびVRAM制御信
号31と同じ動作をする。しかし、LCD表示回路26
がシステムメモリ33にアクセスする場合、まずメモリ
アクセス要求信号65をアクティブで出力し、それを受
けたシステム制御回路32は、自身がシステムメモリ3
3へのアクセス途中でなければメモリアクセス許可信号
66をアクティブで出力する。これを受けてはじめてL
CD表示回路からシステムメモリ33へのアクセスが可
能になる。
システムメモリ33に表示データを記憶する。その場合
のメモリアドレス信号34,メモリデータ信号35およ
びメモリ制御信号36は、上述したVRAMアドレス信
号30,VRAMデータ信号29およびVRAM制御信
号31と同じ動作をする。しかし、LCD表示回路26
がシステムメモリ33にアクセスする場合、まずメモリ
アクセス要求信号65をアクティブで出力し、それを受
けたシステム制御回路32は、自身がシステムメモリ3
3へのアクセス途中でなければメモリアクセス許可信号
66をアクティブで出力する。これを受けてはじめてL
CD表示回路からシステムメモリ33へのアクセスが可
能になる。
【0064】しかし、図4においては、LCD表示回路
26のシステムメモリ33へのアクセス要求の元はシス
テム側からの要求だけであることを考慮すると、LCD
表示回路26がメモリアクセス要求信号65を出力する
時には、基本的にシステム制御回路32はシステムメモ
リへのアクセスを行っていないと言える。
26のシステムメモリ33へのアクセス要求の元はシス
テム側からの要求だけであることを考慮すると、LCD
表示回路26がメモリアクセス要求信号65を出力する
時には、基本的にシステム制御回路32はシステムメモ
リへのアクセスを行っていないと言える。
【0065】次に、本発明の第2の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【0066】図9は、本発明の第2の実施の形態を示す
LCD表示器のブロック図である。電源回路1は、入力
された電源2を基にゲート線駆動基準電位信号3および
データ線駆動基準電位信号4を生成し、それぞれの信号
をゲート線駆動回路5またはデータ線駆動回路6に与え
る。さらに、電源回路1は、LCD表示パネル7の電圧
保持回路8用の電源を供給する。
LCD表示器のブロック図である。電源回路1は、入力
された電源2を基にゲート線駆動基準電位信号3および
データ線駆動基準電位信号4を生成し、それぞれの信号
をゲート線駆動回路5またはデータ線駆動回路6に与え
る。さらに、電源回路1は、LCD表示パネル7の電圧
保持回路8用の電源を供給する。
【0067】信号制御回路B58は、入力されたVRA
Mアドレス信号30,RAS信号59,CAS信号60
およびWE信号61からデータ線選択信号14,ゲート
線選択信号13を生成出力し、VRAMデータ信号2
9,CAS信号60から階調データ信号16を生成出力
する。データ線駆動回路6は、データ線選択信号14と
階調データ信号16を入力し、当該データ線に当該電位
を印加する。一方、ゲート線駆動回路5は、ゲート線選
択信号13を入力し当該ゲート線に駆動電位を印加して
LCD表示パネル7を駆動する。
Mアドレス信号30,RAS信号59,CAS信号60
およびWE信号61からデータ線選択信号14,ゲート
線選択信号13を生成出力し、VRAMデータ信号2
9,CAS信号60から階調データ信号16を生成出力
する。データ線駆動回路6は、データ線選択信号14と
階調データ信号16を入力し、当該データ線に当該電位
を印加する。一方、ゲート線駆動回路5は、ゲート線選
択信号13を入力し当該ゲート線に駆動電位を印加して
LCD表示パネル7を駆動する。
【0068】図10は、本発明の第2の実施の形態にお
けるLCD表示装置の一例を示すブロック図である。L
CD表示回路B62は、システム側からの要求に基づい
て、ビデオメモリ25へのデータの書き込みおよびビデ
オメモリ25からのデータの読み込みを行う制御手段で
ある。ビデオメモリ25は、表示データを記憶する記憶
手段であり、LCD表示器B64は、表示データを表示
する表示手段である。これらは、VRAMデータ信号2
9,VRAMアドレス信号30,VRAM制御信号31
で接続されている。LCD表示回路B62にはシステム
データ信号37,システムアドレス信号40,システム
制御信号42によりシステムから要求を与えられる。
けるLCD表示装置の一例を示すブロック図である。L
CD表示回路B62は、システム側からの要求に基づい
て、ビデオメモリ25へのデータの書き込みおよびビデ
オメモリ25からのデータの読み込みを行う制御手段で
ある。ビデオメモリ25は、表示データを記憶する記憶
手段であり、LCD表示器B64は、表示データを表示
する表示手段である。これらは、VRAMデータ信号2
9,VRAMアドレス信号30,VRAM制御信号31
で接続されている。LCD表示回路B62にはシステム
データ信号37,システムアドレス信号40,システム
制御信号42によりシステムから要求を与えられる。
【0069】図11は、本発明の第2の実施の形態にお
けるLCD表示回路の詳細を示すブロック図である。ア
ドレス制御回路B68は、入力されるシステムアドレス
信号40およびシステム制御信号42を基に、VRAM
アドレス信号30,VRAM制御信号31を生成出力す
る。システムからの要求がビデオメモリ25からの読み
込みの場合、VRAMデータ信号29を介して入力され
たデータは、リードバッファ39にラッチされシステム
データ信号37に出力される。一方、システムからの要
求がビデオメモリ25への書き込みの場合、システムデ
ータ信号37を介して入力されたデータは、ライトバッ
ファ38にラッチされVRAMデータ信号29に出力さ
れる。なお、ライトバッファ38の制御はライトバッフ
ァ制御信号56により、リードバッファ39の制御はリ
ードバッファ制御信号57によりアドレス制御回路B6
8が行う。
けるLCD表示回路の詳細を示すブロック図である。ア
ドレス制御回路B68は、入力されるシステムアドレス
信号40およびシステム制御信号42を基に、VRAM
アドレス信号30,VRAM制御信号31を生成出力す
る。システムからの要求がビデオメモリ25からの読み
込みの場合、VRAMデータ信号29を介して入力され
たデータは、リードバッファ39にラッチされシステム
データ信号37に出力される。一方、システムからの要
求がビデオメモリ25への書き込みの場合、システムデ
ータ信号37を介して入力されたデータは、ライトバッ
ファ38にラッチされVRAMデータ信号29に出力さ
れる。なお、ライトバッファ38の制御はライトバッフ
ァ制御信号56により、リードバッファ39の制御はリ
ードバッファ制御信号57によりアドレス制御回路B6
8が行う。
【0070】図12は、本発明の第2の実施の形態にお
けるビデオメモリとLCDパネルの対応を示す概念図で
ある。DRAMモジュール63は、ロウアドレス9ビッ
ト,カラムアドレス9ビット,データの幅が32ビット
で256Kx32ビットの記憶容量を持っている。LC
D表示パネル7は、X方向,Y方向とも1024(2の
10乗)の画素数を持つ。
けるビデオメモリとLCDパネルの対応を示す概念図で
ある。DRAMモジュール63は、ロウアドレス9ビッ
ト,カラムアドレス9ビット,データの幅が32ビット
で256Kx32ビットの記憶容量を持っている。LC
D表示パネル7は、X方向,Y方向とも1024(2の
10乗)の画素数を持つ。
【0071】この場合、システムアドレス信号40は1
8本必要となり、各信号をSA19,SA18,・・・SA
03,SA02と表すことにする。同様に、ロウアドレスを
RA8,RA7,・・・RA1,RA0とし、カラムアドレ
スをCA8,・・・CA1,CA0と表すことにする。
8本必要となり、各信号をSA19,SA18,・・・SA
03,SA02と表すことにする。同様に、ロウアドレスを
RA8,RA7,・・・RA1,RA0とし、カラムアドレ
スをCA8,・・・CA1,CA0と表すことにする。
【0072】データ線選択信号14とゲート線選択信号
13は共に10本必要となり、各信号をDS9,・・
・,DS0とGS9,・・・,GS0と表すことにする。
13は共に10本必要となり、各信号をDS9,・・
・,DS0とGS9,・・・,GS0と表すことにする。
【0073】さらに、バイト制御のためのシステムバイ
トイネーブル信号69とカラムアドレスストローブ(C
AS)信号60をそれぞれ4本ずつ有し、SBE3,・
・・,SBE0とCAS3,・・・,CAS0と表すこと
とする。
トイネーブル信号69とカラムアドレスストローブ(C
AS)信号60をそれぞれ4本ずつ有し、SBE3,・
・・,SBE0とCAS3,・・・,CAS0と表すこと
とする。
【0074】また、図12では画素P00からP30の階調
データはDRAMモジュール63のロウアドレス=0,
カラムアドレス=0の4バイトに記憶され(図12の7
4)、P01からP31の4画素分の階調データはロウアド
レス=0,カラムアドレス=256に記憶される(図1
2の中75)ことを示している。この場合、システムア
ドレス信号40とVRAMアドレス信号30の対応は、 RA[8,・・・,1,0]=SA[19,・・・,1
2,11] CA[8,・・・,1,0]=SA[10,・・・,0
3,02]となる。
データはDRAMモジュール63のロウアドレス=0,
カラムアドレス=0の4バイトに記憶され(図12の7
4)、P01からP31の4画素分の階調データはロウアド
レス=0,カラムアドレス=256に記憶される(図1
2の中75)ことを示している。この場合、システムア
ドレス信号40とVRAMアドレス信号30の対応は、 RA[8,・・・,1,0]=SA[19,・・・,1
2,11] CA[8,・・・,1,0]=SA[10,・・・,0
3,02]となる。
【0075】一方、図9に示すLCD表示器B64の信
号制御回路B58では、入力されたVRAMアドレス信
号30のロウアドレスとカラムアドレスからゲート線選
択信号13とデータ線選択信号14を生成する。この場
合、VRAMアドレス信号30とデータ線選択信号14
とゲート線選択信号13の対応は、 GS[9,・・・,1,0]=RA[8,・・・,
0],CA8 DS[9,・・・,1,0]=CA[7,・・・,
0],X,Xとなる。DSの下位2ビット”XX”は、
CAS0がアクティブであれば”00”となり、CAS3
がアクティブであれば”11”となる。また、複数のC
ASがアクティブの場合は時分割されて出力される。
号制御回路B58では、入力されたVRAMアドレス信
号30のロウアドレスとカラムアドレスからゲート線選
択信号13とデータ線選択信号14を生成する。この場
合、VRAMアドレス信号30とデータ線選択信号14
とゲート線選択信号13の対応は、 GS[9,・・・,1,0]=RA[8,・・・,
0],CA8 DS[9,・・・,1,0]=CA[7,・・・,
0],X,Xとなる。DSの下位2ビット”XX”は、
CAS0がアクティブであれば”00”となり、CAS3
がアクティブであれば”11”となる。また、複数のC
ASがアクティブの場合は時分割されて出力される。
【0076】図13は、本発明の第2の実施の形態の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【0077】次に、本発明の第2の実施の形態の動作に
ついて、第1の実施の形態と同様に、任意の画素Pijが
透過率kに更新される過程を図13を参照して説明す
る。
ついて、第1の実施の形態と同様に、任意の画素Pijが
透過率kに更新される過程を図13を参照して説明す
る。
【0078】画素Pijの更新は、システム側からシステ
ムアドレス信号40に当該アドレスSAijが出力される
とともに、システムデータ信号37に当該データxxx
kが出力され、当該システムバイトイネーブル信号SB
E0,システム書き込み信号SWRがアクティブにされ
ることで開始される(図13の70)。
ムアドレス信号40に当該アドレスSAijが出力される
とともに、システムデータ信号37に当該データxxx
kが出力され、当該システムバイトイネーブル信号SB
E0,システム書き込み信号SWRがアクティブにされ
ることで開始される(図13の70)。
【0079】LCD表示回路B62内のアドレス制御回
路B68は、受け取ったシステムアドレスSAijをVR
AMアドレス、すなわちDRAMのロウアドレスとカラ
ムアドレスに変換出力し、まずロウアドレスRAijをV
RAMアドレス信号30に出力、データxxxkをVR
AMデータ信号29に出力し、WE61をアクティブに
し(図13の71)、予め設定された時間の後RAS5
9をアクティブにする(図13の72)。さらに、予め
設定された時間の後VRAMアドレス信号30をカラム
アドレスに変更し、CAS0をアクティブにする(図1
3の73)。以上の動作により、データxxxkはビデ
オメモリ25に記憶される。
路B68は、受け取ったシステムアドレスSAijをVR
AMアドレス、すなわちDRAMのロウアドレスとカラ
ムアドレスに変換出力し、まずロウアドレスRAijをV
RAMアドレス信号30に出力、データxxxkをVR
AMデータ信号29に出力し、WE61をアクティブに
し(図13の71)、予め設定された時間の後RAS5
9をアクティブにする(図13の72)。さらに、予め
設定された時間の後VRAMアドレス信号30をカラム
アドレスに変更し、CAS0をアクティブにする(図1
3の73)。以上の動作により、データxxxkはビデ
オメモリ25に記憶される。
【0080】次に、複数の画素Pij,Pi+1j,Pi+2j,
Pi+3jの連続した4つの画素を、それぞれ階調k,l,
m,nに更新する場合について説明する。
Pi+3jの連続した4つの画素を、それぞれ階調k,l,
m,nに更新する場合について説明する。
【0081】システム側からは、上述のシステムバイト
イネーブル(LBE0,1,2,3)69が全てアクテ
ィブで出力され、システムデータ信号37にはデータn
mlkが出力される(図13の76)。システムバイト
イネーブル69が全てアクティブであることを受けて、
LCD表示回路B62はCAS60を全てアクティブに
する(図13の77)。VRAMアドレス信号30,V
RAMデータ信号29,RAS59およびWE61の動
作は、上述の単一画素の更新の場合と同じであるので、
ここでは説明を省く。
イネーブル(LBE0,1,2,3)69が全てアクテ
ィブで出力され、システムデータ信号37にはデータn
mlkが出力される(図13の76)。システムバイト
イネーブル69が全てアクティブであることを受けて、
LCD表示回路B62はCAS60を全てアクティブに
する(図13の77)。VRAMアドレス信号30,V
RAMデータ信号29,RAS59およびWE61の動
作は、上述の単一画素の更新の場合と同じであるので、
ここでは説明を省く。
【0082】CASを全てアクティブで受け取ったLC
D表示器B64の信号制御回路B58は、4回のデータ
線選択信号14,ゲート線選択信号13および階調デー
タ信号16の出力を行う。この間ゲート線選択信号13
は常に、GS[9,・・・,1,0]=RA[8,・・・,
0],CA8となり、図13ではこれをGSj(図13の
78)と記述している。
D表示器B64の信号制御回路B58は、4回のデータ
線選択信号14,ゲート線選択信号13および階調デー
タ信号16の出力を行う。この間ゲート線選択信号13
は常に、GS[9,・・・,1,0]=RA[8,・・・,
0],CA8となり、図13ではこれをGSj(図13の
78)と記述している。
【0083】一方、データ線選択信号14は、 DS[9,・・・,1,0] =CA[7,・・・,0],0,0 = DSi =CA[7,・・・,0],0,1 = DSi+1 =CA[7,・・・,0],1,0 = DSi+2 =CA[7,・・・,0],1,1 = DSi+3 という順番で下位2ビットだけが変化する(図13の7
9)。階調データ信号は、Tk,Tl,Tm,Tnという順
番で出力される(図13の80)。各変化タイミング
は、図9に示すデータ線駆動回路6、ゲート線駆動回路
5およびLCD表示パネル7の能力に合わせてあらかじ
め設定しておく。
9)。階調データ信号は、Tk,Tl,Tm,Tnという順
番で出力される(図13の80)。各変化タイミング
は、図9に示すデータ線駆動回路6、ゲート線駆動回路
5およびLCD表示パネル7の能力に合わせてあらかじ
め設定しておく。
【0084】なお、ゲート線駆動回路5,データ線駆動
回路6,LCD表示パネル7の動作については、上述し
た第1の実施の形態と同じであるのでここでの説明は省
略する。
回路6,LCD表示パネル7の動作については、上述し
た第1の実施の形態と同じであるのでここでの説明は省
略する。
【0085】以上説明したように、第2の実施の形態に
おいては、LCD表示器のI/FをビデオメモりのI/
Fと同じにしており、LCD表示回路が簡略化される。
おいては、LCD表示器のI/FをビデオメモりのI/
Fと同じにしており、LCD表示回路が簡略化される。
【0086】
【発明の効果】上述した本発明による第1の効果は、表
示リフレッシュが不要となったため、LCD表示器への
データ転送は表示データの更新を伴うシステム側からの
書き換え発生時に行うだけでよく、表示を維持するため
のビデオメモリへのアクセスが不要となり、それに伴う
消費電力を削減できることである。
示リフレッシュが不要となったため、LCD表示器への
データ転送は表示データの更新を伴うシステム側からの
書き換え発生時に行うだけでよく、表示を維持するため
のビデオメモリへのアクセスが不要となり、それに伴う
消費電力を削減できることである。
【0087】第2の効果は、表示リフレッシュに伴うビ
デオメモリへのアクセスが無くなるため、実質上のビデ
オメモリのバンド幅の向上に伴う待ち時間の減少等のシ
ステム性能が向上することである。
デオメモリへのアクセスが無くなるため、実質上のビデ
オメモリのバンド幅の向上に伴う待ち時間の減少等のシ
ステム性能が向上することである。
【0088】第3の効果は、アドレス指定により表示画
素位置を決定することから表示位置のずれ等が発生しな
いため、表示のずれ,ちらつき等のLCD表示品質が向
上することである。
素位置を決定することから表示位置のずれ等が発生しな
いため、表示のずれ,ちらつき等のLCD表示品質が向
上することである。
【0089】第4の効果は、従来LCD表示回路とLC
D表示器間の表示リフレッシュのための表示タイミング
がLCD表示器毎に異なっていたが、表示リフレッシュ
が不要となった結果、LCD表示器のI/Fを既存のI
/F、例えばメモりI/FやシステムバスI/Fに合わ
せることが可能になり、LCD表示回路の共通化が実現
できることである。
D表示器間の表示リフレッシュのための表示タイミング
がLCD表示器毎に異なっていたが、表示リフレッシュ
が不要となった結果、LCD表示器のI/Fを既存のI
/F、例えばメモりI/FやシステムバスI/Fに合わ
せることが可能になり、LCD表示回路の共通化が実現
できることである。
【図1】本発明の第1の実施の形態を示すLCD表示器
のブロック図である。
のブロック図である。
【図2】本発明の第1の実施の形態におけるLCD表示
パネルの内部構造を示す図である。
パネルの内部構造を示す図である。
【図3】本発明の第1の実施の形態におけるLCD表示
装置の一例を示すブロック図である。
装置の一例を示すブロック図である。
【図4】本発明の第1の実施の形態におけるLCD表示
装置の他の例を示すブロック図である。
装置の他の例を示すブロック図である。
【図5】本発明の第1の実施の形態におけるLCD表示
回路の詳細を示すブロック図である。
回路の詳細を示すブロック図である。
【図6】本発明の第1の実施の形態における電圧保持回
路の一例を示すブロック図である。
路の一例を示すブロック図である。
【図7】本発明の第1の実施の形態における電圧保持回
路の他の例を示すブロック図である。
路の他の例を示すブロック図である。
【図8】本発明の第1の実施の形態の動作を示すタイミ
ングチャートである。
ングチャートである。
【図9】本発明の第2の実施の形態を示すLCD表示器
のブロック図である。
のブロック図である。
【図10】本発明の第2の実施の形態におけるLCD表
示装置の一例を示すブロック図である。
示装置の一例を示すブロック図である。
【図11】本発明の第2の実施の形態におけるLCD表
示回路の詳細を示すブロック図である。
示回路の詳細を示すブロック図である。
【図12】本発明の第2の実施の形態におけるビデオメ
モリとLCDパネルの対応を示す概念図である。
モリとLCDパネルの対応を示す概念図である。
【図13】本発明の第2の実施の形態の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図14】従来のLCD表示パネルの内部構造を示す概
略図である。
略図である。
【図15】第1の従来の技術を示すLCD表示装置のブ
ロック図である。
ロック図である。
【図16】第2の従来の技術を示すブロック図である。
【図17】従来の技術における表示タイミングを示す図
である。
である。
1 電源回路 2 電源 3 ゲート線駆動基準電位信号 4 データ先駆動基準電位信号 5 ゲート線駆動回路 6 データ線駆動回路 7 LCD表示パネル 8 電圧保持回路 9 信号制御回路 10 LCDアドレス信号 11 ゲート線 12 データ線 13 ゲート線選択信号 14 データ線選択信号 15 LCDデータ信号 16 階調データ信号 17 LCD制御信号 18 ゲート線Yj 19 トランジスタ 20 ドレイン電極 21 ソース電極 22 データ線Xi 23 画素Pij 24 ゲート電極 25 ビデオメモリ 26 LCD表示回路 27 LCD表示器 28 システムI/F 29 VRAMデータ信号 30 VRAMアドレス信号 31 VRAM制御信号 32 システム制御回路 33 システムメモリ 34 メモリアドレス信号 35 メモリデータ信号 36 メモリ制御信号 37 システムデータ信号 38 ライトバッファ 39 リードバッファ 40 システムアドレス信号 41 アドレス制御回路 42 システム制御信号 43 アドレス制御回路41が1画素更新サイクルを
検出するポイント 44 信号制御回路9が1画素更新サイクルを検出す
るポイント 45 LCDバイトイネーブル1がインアクティブ 46 データ線Xiに電位Vkを印加 47 ゲート線Yjに駆動電位を印加 48 アドレス制御回路41が4画素更新サイクルを
検出するポイント 49 ビデオメモリ25に表示データが書き込まれる
ポイント 50 信号制御回路9が2画素更新サイクルを検出す
るポイント1 51 信号制御回路9が2画素更新サイクルを検出す
るポイント2 52 データ線Xiに電位Vkを印加 53 データ線Xi+1に電位Vlを印加 54 データ線Xi+2に電位Vmを印加 55 データ線Xi+3に電位Vnを印加 56 ライトバッファ制御信号 57 リードバッファ制御信号 58 信号制御回路B 59 ロウアドレスストローブ(RAS)信号 60 カラムアドレスストローブ(CAS)信号 61 ライトイネーブル(WE)信号 62 LCD表示回路B 63 DRAMモジュール 64 LCD表示器B 65 メモリアクセス要求信号 66 メモリアクセス許可信号 67 同期信号 68 アドレス制御回路B 69 システムバイトイネーブル信号 70 アドレス制御回路B68が1画素更新サイクル
を検出するポイント 71 アドレス制御回路B68がビデオメモリへのサ
イクルを開始するポイント 72 信号制御回路B58がロウアドレスをサンプル
するポイント 73 信号制御回路B58がカラムアドレスをサンプ
ルするポイント 74 画素P00,P10,P20,P30とビデオメモリと
の対応 75 画素P01,P11,P21,P31とビデオメモリと
の対応 76 全てのシステムバイトイネーブル(SBE)が
アクティブである 77 全てのカラムアドレスストローブ(CAS)が
アクティブに変化 78 ゲート線選択信号に当該データ(GSj)が出
力される 79 データ線選択信号に当該データが順次出力され
る 80 階調データ信号に当該データが順次出力される 81 j行目の1ラインのリフレッシュ期間 82 j行i列目の画素の表示 83 j行i+1列目の画素の表示 84 j行i列とi+1列の画素データの読み込み 85 j行i+2列とi+3列の画素データの読み込
み 86 システムがビデオメモリへアクセス可能な期間 87 LCD表示パネルの表示面 88 電圧保持回路AのPch−MOSFET1 89 電圧保持回路AのPch−MOSFET2 90 電圧保持回路AのNch−MOSFET1 91 電圧保持回路AのNch−MOSFET2 92 電圧保持回路A内のポイント1(画素に接続) 93 電圧保持回路A内のポイント2 94 電圧保持回路A内のポイント3(電源に接続) 95 電圧保持回路A内のポイント4(GNDに接
続) 96 電圧保持回路B内のボルテージフォロア回路 97 電圧保持回路B内のローパスフィルタ 98 電圧保持回路B内のアナログスイッチ 99 電圧保持回路Bへの保持電圧入力信号,アナロ
グスイッチの入力1 100 電圧保持回路Bからの保持電圧出力信号,ア
ナログスイッチの入力2 101 アナログスイッチへの切り替え信号 102 アナログスイッチの出力1
検出するポイント 44 信号制御回路9が1画素更新サイクルを検出す
るポイント 45 LCDバイトイネーブル1がインアクティブ 46 データ線Xiに電位Vkを印加 47 ゲート線Yjに駆動電位を印加 48 アドレス制御回路41が4画素更新サイクルを
検出するポイント 49 ビデオメモリ25に表示データが書き込まれる
ポイント 50 信号制御回路9が2画素更新サイクルを検出す
るポイント1 51 信号制御回路9が2画素更新サイクルを検出す
るポイント2 52 データ線Xiに電位Vkを印加 53 データ線Xi+1に電位Vlを印加 54 データ線Xi+2に電位Vmを印加 55 データ線Xi+3に電位Vnを印加 56 ライトバッファ制御信号 57 リードバッファ制御信号 58 信号制御回路B 59 ロウアドレスストローブ(RAS)信号 60 カラムアドレスストローブ(CAS)信号 61 ライトイネーブル(WE)信号 62 LCD表示回路B 63 DRAMモジュール 64 LCD表示器B 65 メモリアクセス要求信号 66 メモリアクセス許可信号 67 同期信号 68 アドレス制御回路B 69 システムバイトイネーブル信号 70 アドレス制御回路B68が1画素更新サイクル
を検出するポイント 71 アドレス制御回路B68がビデオメモリへのサ
イクルを開始するポイント 72 信号制御回路B58がロウアドレスをサンプル
するポイント 73 信号制御回路B58がカラムアドレスをサンプ
ルするポイント 74 画素P00,P10,P20,P30とビデオメモリと
の対応 75 画素P01,P11,P21,P31とビデオメモリと
の対応 76 全てのシステムバイトイネーブル(SBE)が
アクティブである 77 全てのカラムアドレスストローブ(CAS)が
アクティブに変化 78 ゲート線選択信号に当該データ(GSj)が出
力される 79 データ線選択信号に当該データが順次出力され
る 80 階調データ信号に当該データが順次出力される 81 j行目の1ラインのリフレッシュ期間 82 j行i列目の画素の表示 83 j行i+1列目の画素の表示 84 j行i列とi+1列の画素データの読み込み 85 j行i+2列とi+3列の画素データの読み込
み 86 システムがビデオメモリへアクセス可能な期間 87 LCD表示パネルの表示面 88 電圧保持回路AのPch−MOSFET1 89 電圧保持回路AのPch−MOSFET2 90 電圧保持回路AのNch−MOSFET1 91 電圧保持回路AのNch−MOSFET2 92 電圧保持回路A内のポイント1(画素に接続) 93 電圧保持回路A内のポイント2 94 電圧保持回路A内のポイント3(電源に接続) 95 電圧保持回路A内のポイント4(GNDに接
続) 96 電圧保持回路B内のボルテージフォロア回路 97 電圧保持回路B内のローパスフィルタ 98 電圧保持回路B内のアナログスイッチ 99 電圧保持回路Bへの保持電圧入力信号,アナロ
グスイッチの入力1 100 電圧保持回路Bからの保持電圧出力信号,ア
ナログスイッチの入力2 101 アナログスイッチへの切り替え信号 102 アナログスイッチの出力1
Claims (10)
- 【請求項1】 画素毎に印加電圧を保持する電圧保持手
段を有することを特徴とするLCD表示装置。 - 【請求項2】 表示情報の更新を行う画素を任意に指定
する画素指定手段を有することを特徴とするLCD表示
装置。 - 【請求項3】 画素毎に印加電圧を保持する電圧保持手
段と、表示情報の更新を行う画素を任意に指定する画素
指定手段とを有することを特徴とするLCD表示装置。 - 【請求項4】 画像データを記憶するビデオメモリと、 前記ビデオメモリに前記画像データの転送を行うVRA
Mデータ信号送出手段と、前記ビデオメモリに書き込
み,読み出しを行うメモリ番地を指定するVRAMアド
レス信号送出手段と、前記書き込み,読み出しの開始タ
イミングを前記ビデオメモリに通知するVRAM制御信
号通知手段と、画素の輝度データをLCD表示器に転送
するLCDデータ信号送出手段と、画素の位置指定を行
うLCDアドレス信号を前記LCD表示器に通知するL
CDアドレス信号通知手段と、前記LCDデータ信号お
よび前記LCDアドレス信号の転送開始タイミングを前
記LCD表示器に通知するLCD制御信号通知手段と、
を備えたLCD表示回路と、 ゲート線駆動基準電圧信号,データ線駆動基準電圧信号
を生成してそれぞれゲート線駆動回路,データ線駆動回
路に供給し、LCD表示パネルの電圧保持手段に電源を
供給する電源回路と、前記LCDアドレス信号を受信し
て駆動するゲート線,データ線をそれぞれ前記ゲート線
駆動回路,前記データ線駆動回路に通知するためのゲー
ト線選択信号とデータ線選択信号を生成する選択信号生
成手段と、前記LCDデータ信号を受信してデータ線に
印加する電圧を前記データ線駆動回路に通知するための
階調データ信号を生成する階調データ信号生成手段と、
前記ゲート線駆動基準電圧信号および前記ゲート線選択
信号を受信して駆動するゲート線に電圧を印加する前記
ゲート線駆動回路と、前記データ線駆動基準電圧信号,
前記データ線選択信号および前記階調データ信号を受信
して駆動するデータ線に電圧を印加する前記データ線駆
動回路と、画素毎に印加電圧を保持する前記電圧保持手
段を設け、ゲート線,データ線に接続されて指定の画素
を指定の輝度で表示する前記LCD表示パネルと、を備
えたLCD表示器と、 を有することを特徴とするLCD表示装置。 - 【請求項5】 画像データを記憶するビデオメモリと、 前記ビデオメモリに前記画像データの転送を行い、LC
D表示器に画素の輝度データを転送するVRAMデータ
信号送出手段と、前記ビデオメモリに書き込み,読み出
しを行うメモリ番地を指定し、前記LCD表示器に画素
の位置指定を行うVRAMアドレス信号を通知するVR
AMアドレス信号通知手段と、前記書き込み,読み出し
の開始タイミングを前記ビデオメモリに通知し、前記V
RAMデータ信号および前記VRAMアドレス信号の転
送開始タイミングを前記LCD表示器に通知するVRA
M制御信号通知手段と、を備えたLCD表示回路と、 ゲート線駆動基準電圧信号,データ線駆動基準電圧信号
を生成してそれぞれゲート線駆動回路,データ線駆動回
路に供給し、LCD表示パネルの電圧保持手段に電源を
供給する電源回路と、前記VRAMアドレス信号を受信
して駆動するゲート線,データ線をそれぞれ前記ゲート
線駆動回路,前記データ線駆動回路に通知するためのゲ
ート線選択信号とデータ線選択信号とを生成する選択信
号生成手段と、前記VRAMデータ信号を受信してデー
タ線に印加する電圧を前記データ線駆動回路に通知する
ための階調データ信号を生成する階調データ信号生成手
段と、前記ゲート線駆動基準電圧信号および前記ゲート
線選択信号を受信して駆動するゲート線に電圧を印加す
る前記ゲート線駆動回路と、前記データ線駆動基準電圧
信号,前記データ線選択信号および前記階調データ信号
を受信して駆動するデータ線に電圧を印加する前記デー
タ線駆動回路と、画素毎に印加電圧を保持する前記電圧
保持手段を設け、ゲート線,データ線に接続されて指定
の画素を指定の輝度で表示する前記LCD表示パネル
と、を備えたLCD表示器と、を有することを特徴とす
るLCD表示装置。 - 【請求項6】 前記電圧保持手段は、CMOS−FET
によるフリップフロップであることを特徴とする請求項
1,3,4または5記載のLCD表示装置。 - 【請求項7】 前記電圧保持手段は、増幅率1の増幅回
路によるループバック方式であり、任意の電圧を保持す
ることを特徴とする請求項1,3,4または5記載のL
CD表示装置。 - 【請求項8】 前記画素指定手段は、時分割しないアド
レス信号を用いることを特徴とする請求項2または3記
載のLCD表示装置。 - 【請求項9】 前記画素指定手段は、時分割したアドレ
ス信号を用いることを特徴とする請求項2または3記載
のLCD表示装置。 - 【請求項10】 前記画素指定手段は、VRAMアドレ
ス信号を用いることを特徴とする請求項2または3記載
のLCD表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2882997A JPH10228012A (ja) | 1997-02-13 | 1997-02-13 | Lcd表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2882997A JPH10228012A (ja) | 1997-02-13 | 1997-02-13 | Lcd表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10228012A true JPH10228012A (ja) | 1998-08-25 |
Family
ID=12259287
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2882997A Pending JPH10228012A (ja) | 1997-02-13 | 1997-02-13 | Lcd表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10228012A (ja) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990209 |