JPH10228012A

JPH10228012A - Ｌｃｄ表示装置

Info

Publication number: JPH10228012A
Application number: JP2882997A
Authority: JP
Inventors: Takeshi Ikeda; 剛池田
Original assignee: Niigata Fuji Xerox Manufacturing Co Ltd
Current assignee: Niigata Fuji Xerox Manufacturing Co Ltd
Priority date: 1997-02-13
Filing date: 1997-02-13
Publication date: 1998-08-25

Abstract

(57)【要約】【課題】システムの消費電力低減と性能向上の妨げとな
るＬＣＤ表示装置の表示リフレッシュを不要にする。【解決手段】ＬＣＤ表示パネル７の各画素に電圧保持回
路８を設けることにより表示リフレッシュを不要にす
る。さらに、ＬＣＤ表示器２７の外部入力として信号制
御回路９へＬＣＤアドレス信号１０を与えることによ
り、外部からの制御によりＬＣＤ表示パネル７の任意の
画素のみの表示更新を行う。従って、ＬＣＤ表示器２７
へのデータ転送はシステムが表示データの更新（書き込
み）を行った場合にのみ発生し、転送を必要とするのは
その更新される画素に対するデータのみとなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ装置
等の電子機器におけるＬＣＤ表示装置に関し、特に装置
全体の消費電力低減，描画性能向上を目的としたＬＣＤ
表示装置に関するものである。

【０００２】

【従来の技術】従来のＴＦＴ型ＬＣＤ表示装置において
は、１９９１年９月１日付け発行の刊行物「液晶ディス
プレイその概要と応用市場」（筆者：内田龍男）の
３５頁，４３頁，６５頁，６７頁，６８頁、または、１
９９４年１１月１日付け「次世代液晶ディスプレイ技
術」（筆者：鷲塚諫）の８４頁〜８７頁に示されてい
るように、各画素はＤＲＡＭのメモリセルに似た構造と
なっており、その加電状態を維持するために、表示情報
が記憶されたビデオメモリ（ＶＲＡＭ）から定期的に表
示情報を読み出してＬＣＤ表示器に再表示する、いわゆ
る表示リフレッシュと呼ばれる動作を必要としていた。

【０００３】図１４は、従来のＬＣＤ表示パネルの内部
構造を示す概略図である。Ｙ軸方向に走る信号線Ｘｉ
（ｉ＝１，２，…，Ｍ；Ｘ軸方向の画素数がＭ個の場
合）とＸ軸方向に走る信号線Ｙｊ（ｊ＝１，２，…，
Ｎ；Ｙ軸方向の画素数がＮ個の場合）の各交点に、トラ
ンジスタスイッチを経由して各画素が接続されている。
トランジスタスイッチ１９はＹｊ１８にゲート電極２４
が接続されていて、Ｙｊに正電圧を加えるとドレイン電
極−ソース電極間の電気抵抗が低下して導通状態とな
る。ドレイン電極２０にはＸｉ２２が接続され、ソース
電極２１には画素Ｐij２３が接続されＸｉ２２に加えら
れた電圧が画素Ｐij２３にも加えられる。その電圧によ
り画素Ｐijの透過度を制御する。各画素の透過度は表示
面８７の輝度となって反映されて表示を行う。

【０００４】図１５は、第１の従来の技術を示すＬＣＤ
表示装置のブロック図である。ビデオメモリ２５は、表
示データの記憶および描画操作を行うための記憶装置で
ある。ＬＣＤ表示回路２６は、描画情報などの演算を行
うシステム側とビデオメモリ２５との間の表示データの
転送を制御し、更にＬＣＤ表示器２７を制御する制御回
路である。同期信号６７は、垂直同期信号（Ｖｓｙｎ
ｃ），水平同期信号（Ｈｓｙｎｃ），表示クロック（Ｃ
ＬＫ）といった表示タイミングを作るための信号であ
り、ＬＣＤ表示回路２６がＬＣＤ表示器２７に与える。
ＬＣＤデータ信号１５は、表示データを転送する複数の
信号線からなる信号群（バス）であり、ＬＣＤ表示回路
２６がビデオメモリ２５からＶＲＡＭデータ信号２９を
通じて読み込んだ表示データをＬＣＤ表示器２７へ転送
する。ここでＬＣＤ表示回路２６は、ＬＣＤ表示器２７
の要求に合わせて表示データを加工する場合がある。Ｖ
ＲＡＭ制御信号３１は、ビデオメモリ２５に対して表示
データの読み込みや書き込みを行うために、ＬＣＤ表示
回路２６により生成されてビデオメモリ２２に入力され
る。システムＩ／Ｆバス２８は、システムとの表示デー
タの転送を行う。

【０００５】図１６は、第２の従来の技術を示すブロッ
ク図である。図１６は、いわゆる共有メモリ構造の例で
あり、描画情報などの演算を行うシステム側の演算情報
を記憶するためのシステムメモリ３３を、システム制御
回路３２とＬＣＤ表示回路２６とが共有している。すな
わち、システムメモリ３３には、システム側の演算情報
とＬＣＤ表示装置側の表示データの両方が記憶されるこ
とになる。

【０００６】図１７は、従来の技術における表示タイミ
ングを示す図である。

【０００７】次に、動作について図１４〜図１７を参照
して説明する。なお、便宜上、以下の説明では図１４に
おけるＸ軸方向のラインを行，Ｙ軸方向のラインを列と
呼ぶこととする。

【０００８】図１４において、画素Ｐij２３はコンデン
サの役割を成し、トランジスタスイッチ１９のソース電
極２１に与えられた電荷はここに蓄えられる。しかし、
徐々に放電されるため、予め定められた一定期間毎に再
度電荷を与える（再充電）必要がある。この動作が、い
わゆる表示リフレッシュであり、表示情報の更新の有無
に関わらず常時行われる。

【０００９】図１７（Ａ）において、Ｖｓｙｎｃ＝
“１”の間にＨｓｙｎｃがＮ（Ｙ軸方向の画素数）回以
上“１”，“０”を繰り返す。この１回のＨｓｙｎｃ＝
“１”の間に１行分の表示リフレッシュを行う。従っ
て、一つのＶｓｙｎｃ＝“１”の期間に１画面分の表示
リフレッシュを行うことになる。図１７（Ａ）の８１に
示すｊ番目のＨｓｙｎｃ＝“１”はｊ行目をリフレッシ
ュしている期間であり、図１７（Ｂ）はこの期間を拡大
した図である。

【００１０】図１７（Ｂ）において、Ｈｓｙｎｃ＝
“１”の期間ではＣＬＫの立ち下がり毎にＸ軸方向に１
画素ずつ表示、つまり、再充電を行う。図１７（Ｂ）の
８２ではｊ行，ｉ列目の画素の表示を行い、次のＣＬＫ
立ち下がりである８３ではｊ行，ｉ＋１列目の表示を行
う。なお、この表示に先だって図１５のビデオメモリ２
５から表示データを読み込む必要があるが、それが図１
７（Ｂ）の８４であり、８５では次の画素のデータを読
み込む。従って、システム側がビデオメモリにアクセス
可能なタイミングは８６の部分になる。

【００１１】更に、図１６に示す共有メモリ構成の装置
においては、システム側の演算情報の書き込みと読み込
みも図１７（Ｂ）の８６の部分のみで行われる。

【００１２】

【発明が解決しようとする課題】上述した従来の技術に
おける第１の問題点は、ＬＣＤ表示器の表示リフレッシ
ュを行うため、常にビデオメモリに対してアクセスを行
わなければならないことから、消費電力が大きくなって
しまうことである。

【００１３】第２の問題点は、表示リフレッシュに伴う
表示データの読み出しを優先で行うため、その間システ
ム側からビデオメモリへのデータの転送を行えず、シス
テム性能が悪化することである。

【００１４】第３の問題点は、表示リフレッシュのため
の表示タイミングのずれによって表示のずれ，ちらつき
等が発生し、ＬＣＤ表示品質が悪化することである。

【００１５】第４の問題点は、ＬＣＤ表示回路とＬＣＤ
表示器間の表示リフレッシュのための表示タイミングが
ＬＣＤ表示器毎に異なるため、インターフェースの規格
化ができないことからＬＣＤ表示回路の共通化が実現で
きないことである。

【００１６】本発明は、以上の問題を解決し、ＬＣＤ表
示品質を向上させ、ＬＣＤ表示回路の共通化を実現し、
ビデオメモリへのアクセスの待ち時間を減少するととも
に、消費電力を低減したＬＣＤ表示装置を提供すること
を目的とする。

【００１７】

【課題を解決するための手段】本発明の第１のＬＣＤ表
示装置は、画素毎に印加電圧を保持する電圧保持手段を
有することを特徴とする。

【００１８】本発明の第２のＬＣＤ表示装置は、表示情
報の更新を行う画素を任意に指定する画素指定手段を有
することを特徴とする。

【００１９】本発明の第３のＬＣＤ表示装置は、画素毎
に印加電圧を保持する電圧保持手段と、表示情報の更新
を行う画素を任意に指定する画素指定手段とを有するこ
とを特徴とする。

【００２０】本発明の第４のＬＣＤ表示装置は、画像デ
ータを記憶するビデオメモリと、前記ビデオメモリに前
記画像データの転送を行うＶＲＡＭデータ信号送出手段
と、前記ビデオメモリに書き込み，読み出しを行うメモ
リ番地を指定するＶＲＡＭアドレス信号送出手段と、前
記書き込み，読み出しの開始タイミングを前記ビデオメ
モリに通知するＶＲＡＭ制御信号通知手段と、画素の輝
度データをＬＣＤ表示器に転送するＬＣＤデータ信号送
出手段と、画素の位置指定を行うＬＣＤアドレス信号を
前記ＬＣＤ表示器に通知するＬＣＤアドレス信号通知手
段と、前記ＬＣＤデータ信号および前記ＬＣＤアドレス
信号の転送開始タイミングを前記ＬＣＤ表示器に通知す
るＬＣＤ制御信号通知手段と、を備えたＬＣＤ表示回路
と、ゲート線駆動基準電圧信号，データ線駆動基準電圧
信号を生成してそれぞれゲート線駆動回路，データ線駆
動回路に供給し、ＬＣＤ表示パネルの電圧保持手段に電
源を供給する電源回路と、前記ＬＣＤアドレス信号を受
信して駆動するゲート線，データ線をそれぞれ前記ゲー
ト線駆動回路，前記データ線駆動回路に通知するための
ゲート線選択信号とデータ線選択信号を生成する選択信
号生成手段と、前記ＬＣＤデータ信号を受信してデータ
線に印加する電圧を前記データ線駆動回路に通知するた
めの階調データ信号を生成する階調データ信号生成手段
と、前記ゲート線駆動基準電圧信号および前記ゲート線
選択信号を受信して駆動するゲート線に電圧を印加する
前記ゲート線駆動回路と、前記データ線駆動基準電圧信
号，前記データ線選択信号および前記階調データ信号を
受信して駆動するデータ線に電圧を印加する前記データ
線駆動回路と、画素毎に印加電圧を保持する前記電圧保
持手段を設け、ゲート線，データ線に接続されて指定の
画素を指定の輝度で表示する前記ＬＣＤ表示パネルと、
を備えたＬＣＤ表示器と、を有することを特徴とする。

【００２１】本発明の第５のＬＣＤ表示装置は、画像デ
ータを記憶するビデオメモリと、前記ビデオメモリに前
記画像データの転送を行い、ＬＣＤ表示器に画素の輝度
データを転送するＶＲＡＭデータ信号送出手段と、前記
ビデオメモリに書き込み，読み出しを行うメモリ番地を
指定し、前記ＬＣＤ表示器に画素の位置指定を行うＶＲ
ＡＭアドレス信号を通知するＶＲＡＭアドレス信号通知
手段と、前記書き込み，読み出しの開始タイミングを前
記ビデオメモリに通知し、前記ＶＲＡＭデータ信号およ
び前記ＶＲＡＭアドレス信号の転送開始タイミングを前
記ＬＣＤ表示器に通知するＶＲＡＭ制御信号通知手段
と、を備えたＬＣＤ表示回路と、ゲート線駆動基準電圧
信号，データ線駆動基準電圧信号を生成してそれぞれゲ
ート線駆動回路，データ線駆動回路に供給し、ＬＣＤ表
示パネルの電圧保持手段に電源を供給する電源回路と、
前記ＶＲＡＭアドレス信号を受信して駆動するゲート
線，データ線をそれぞれ前記ゲート線駆動回路，前記デ
ータ線駆動回路に通知するためのゲート線選択信号とデ
ータ線選択信号とを生成する選択信号生成手段と、前記
ＶＲＡＭデータ信号を受信してデータ線に印加する電圧
を前記データ線駆動回路に通知するための階調データ信
号を生成する階調データ信号生成手段と、前記ゲート線
駆動基準電圧信号および前記ゲート線選択信号を受信し
て駆動するゲート線に電圧を印加する前記ゲート線駆動
回路と、前記データ線駆動基準電圧信号，前記データ線
選択信号および前記階調データ信号を受信して駆動する
データ線に電圧を印加する前記データ線駆動回路と、画
素毎に印加電圧を保持する前記電圧保持手段を設け、ゲ
ート線，データ線に接続されて指定の画素を指定の輝度
で表示する前記ＬＣＤ表示パネルと、を備えたＬＣＤ表
示器と、を有することを特徴とする。

【００２２】本発明の第６のＬＣＤ表示装置は、本発明
の第１，第３，第４，または第５のＬＣＤ表示装置にお
いて、前記電圧保持手段は、ＣＭＯＳ−ＦＥＴによるフ
リップフロップであることを特徴とする。

【００２３】本発明の第７のＬＣＤ表示装置は、本発明
の第１，第３，第４，または第５のＬＣＤ表示装置にお
いて、前記電圧保持手段は、増幅率１の増幅回路による
ループバック方式であり、任意の電圧を保持することを
特徴とする。

【００２４】本発明の第８のＬＣＤ表示装置は、本発明
の第２または第３のＬＣＤ表示装置において、前記画素
指定手段は、時分割しないアドレス信号を用いることを
特徴とする。

【００２５】本発明の第９のＬＣＤ表示装置は、本発明
の第２または第３のＬＣＤ表示装置において、前記画素
指定手段は、時分割したアドレス信号を用いることを特
徴とする。

【００２６】本発明の第１０のＬＣＤ表示装置は、本発
明の第２または第３のＬＣＤ表示装置において、前記画
素指定手段は、ＶＲＡＭアドレス信号を用いることを特
徴とする。

【００２７】

【発明の実施の形態】本発明の発明の実施の形態につい
て図面を参照して説明する。

【００２８】まず、本発明の第１の実施の形態について
説明する。

【００２９】図１は、本発明の第１の実施の形態を示す
ＬＣＤ表示器のブロック図である。電源回路１は、入力
された電源２を基にゲート線駆動基準電位信号３および
データ線駆動基準電位信号４を生成し、それぞれの信号
をゲート線駆動回路５またはデータ線駆動回路６に送出
する。更に、電源回路１は、ＬＣＤ表示パネル７内の電
圧保持回路８用の電源を供給する。ＬＣＤアドレス信号
１０，ＬＣＤデータ信号１５およびＬＣＤ制御信号１７
は、図３に示すＬＣＤ表示回路２６から図１の信号制御
回路９に入力されている。ＬＣＤ制御信号１７は、ＬＣ
Ｄアドレス信号１０およびＬＣＤデータ信号１５を受け
取るタイミングを信号制御回路９に通知する。

【００３０】信号制御回路９は、ＬＣＤ表示回路２６か
ら入力されたＬＣＤアドレス信号１０を基に、駆動すべ
きゲート線１１とデータ線１２とを通知するためにゲー
ト線選択信号１３とデータ線選択信号１４とを生成し、
ゲート線選択信号１３をゲート線駆動回路５に、データ
線選択信号１４をデータ線駆動回路６にそれぞれ送出す
る。また、信号制御回路９は、ＬＣＤデータ信号１５を
基にデータ線１２に印加すべき電圧を通知するための階
調データ信号１６を生成し、データ線駆動回路６に与え
る。

【００３１】ゲート線駆動回路５は、ゲート線駆動基準
電位信号３，ゲート線選択信号１３、データ線駆動回路
６は、データ線駆動基準電位信号４，データ線選択信号
１４，階調データ信号１６を受け取り、所望のゲート線
にゲート線駆動電位を、所望のデータ線に所望のデータ
線駆動電位をそれぞれ印加する。ゲート線１１とデータ
線１２はＬＣＤ表示パネル７に接続され、所望の画素を
所望の輝度で表示する。

【００３２】図２は、本発明の第１の実施の形態におけ
るＬＣＤ表示パネルの内部構造を示す図である。ゲート
駆動電位を印加されたゲート線１８に接続されたトラン
ジスタ１９においては、ドレイン電極２０とソース電極
２１が導通状態となり、データ線に印加されたデータ線
駆動電位は、ソース電極２１に現れて当該画素２３の透
過率を決定すると同時に電圧保持回路８に保持される。

【００３３】図３は、本発明の第１の実施の形態におけ
るＬＣＤ表示装置の一例を示すブロック図である。ビデ
オメモリ２５は、画像データを記憶する記憶手段であ
り、ＬＣＤ表示回路２６は、システム側とのデータのや
り取り，ビデオメモリ２５へのデータ書き込み／読み出
し，ＬＣＤ表示器２７へのデータ転送を行う制御手段で
ある。

【００３４】また、システムＩ／Ｆ２８は、システムと
ＬＣＤ表示回路２６との間の画像データの転送を行うた
めの入出力信号群であり、ＶＲＡＭデータ信号２９は、
ビデオメモリ２５とＬＣＤ表示回路２６との間の画像デ
ータの転送を行うための入出力信号群であり、ＶＲＡＭ
アドレス信号３０は、ＬＣＤ表示回路２６がビデオメモ
リ２５に対して書き込みまたは読み出しを行うべきメモ
リ番地の指定を行うための信号群であり、ＶＲＡＭ制御
信号３１は、書き込みおよび読み出しの開始タイミング
をＬＣＤ表示回路２６がビデオメモリ２５に通知するた
めの信号である。

【００３５】ＬＣＤ表示回路２６は、ＬＣＤ表示器２７
に対してＬＣＤデータ信号１５により画素の輝度データ
を転送し、ＬＣＤアドレス信号１０によりその画像デー
タがどの画素のものであるかの指定を行い、ＬＣＤ制御
信号１７によりその転送の開始タイミングを通知する。

【００３６】図４は、本発明の第１の実施の形態におけ
るＬＣＤ表示装置の他の例を示すブロック図である。描
画情報の演算を行うシステム側のメモリ制御回路である
システム制御回路３２とＬＣＤ表示回路２６は、同一の
記憶手段であるシステムメモリ３３を共有しており、同
一の信号群で接続されている。すなわち、メモリアドレ
ス信号３４，メモリデータ信号３５，メモリ制御信号３
６を備えた信号群である。システム制御回路３２がシス
テムメモリ３３にアクセスを行う場合には、ＬＣＤ表示
回路２６は、これらの信号群を高抵抗（ハイインピーダ
ンス）状態にする。逆に、ＬＣＤ表示回路２６がアクセ
スを行う場合には、システム制御回路３２は、これらの
信号群を高抵抗状態にする。これらのアクセス権の調停
制御は、メモリアクセス要求信号６５とメモリアクセス
許可信号６６を用いてシステム制御回路３２で行う。

【００３７】図５は、本発明の第１の実施の形態におけ
るＬＣＤ表示回路の詳細を示すブロック図である。シス
テム側からシステムデータ信号３７により入力された書
き込みデータは、ライトバッファ３８を通じてＬＣＤ表
示器２７とビデオメモリ２５にそれぞれ異なった信号、
すなわち、ＬＣＤデータ信号１５またはＶＲＡＭデータ
信号２９として出力される。ビデオメモリ２５から読み
出されたデータはリードバッファ３９を通じてシステム
側に出力される。また、ライトバッファ３８の制御はラ
イトバッファ制御信号５６により、リードバッファ３９
の制御はリードバッファ制御信号５７によりアドレス制
御回路４１が行う。

【００３８】システム側からの要求が書き込みか読み込
みかの判断を行うために、システム制御信号４２がアド
レス制御回路４１に入力されている。また、アドレス制
御回路４１は、システム側から入力されたシステムアド
レス信号４０をビデオメモリ２５およびＬＣＤ表示器２
７のアドレスにそれぞれ変換し、ＶＲＡＭアドレス信号
３０およびＬＣＤアドレス信号１０として出力するとと
もにし、ＶＲＡＭ制御信号３１およびＬＣＤ制御信号１
７も併せて生成，出力する。

【００３９】図６は、本発明の第１の実施の形態におけ
る電圧保持回路の一例を示すブロック図である。電圧保
持回路８は、電源電圧値または０Ｖの２値だけを記憶す
るように構成されている。画素２３に接続されたポイン
ト９２は、１つのＰｃｈＭＯＳＦＥＴ８８と１つのＮｃ
ｈＭＯＳＦＥＴ９０のドレイン電極と、他のＰｃｈＭＯ
ＳＦＥＴ８９と他のＮｃｈＭＯＳＦＥＴ９１のゲート電
極とにつながっている。ＰｃｈＭＯＳＦＥＴ８８とＮｃ
ｈＭＯＳＦＥＴ９０のゲート電極は共にＰｃｈＭＯＳＦ
ＥＴ８９とＮｃｈＭＯＳＦＥＴ９１のドレイン電極に接
続する（図中９３）。また、ＰｃｈＭＯＳＦＥＴ８８，
８９のソース電極は共に電源に接続し（図中９４）、Ｎ
ｃｈＭＯＳＦＥＴ９０，９１のソース電極はグランドに
接続する（図中９５）。

【００４０】図７は、本発明の第１の実施の形態におけ
る電圧保持回路の他の例を示すブロック図である。電圧
保持回路８は、任意の電圧を保持するように構成されて
いる。アナログスイッチ９８には、各画素のトランジス
タ１９のソース電極からの信号９９と、ローパスフィル
タ９７の出力で画素の電極に接続する信号１００とが入
力され、切り替え信号１０１で切り替えられた出力１０
２は、出力電圧＝入力電圧となるボルテージフォロア９
６を通りローパスフィルタ９７に入力される。画素２３
ははローパスフィルタ９７の出力に接続されている。

【００４１】図８は、本発明の第１の実施の形態の動作
を示すタイミングチャートである。

【００４２】次に、本発明の第１の実施の形態の動作に
ついて図１〜図８を参照して詳細に説明する。

【００４３】まず、本発明の電圧保持回路において、ど
のように電圧を保持するかについて図６および図７を用
いて詳細に説明する。

【００４４】電圧保持回路の一例を示す図６において
は、ゲート駆動電位を印加されたゲート線１８に接続さ
れたトランジスタ１９がＯＮ状態になると、データ線２
２の電位が画素２３に印加される。印加された電圧は電
圧保持回路Ａ８のポイント９２へ入力される。それが電
源電圧の場合、ＰｃｈＭＯＳＦＥＴ８９とＮｃｈＭＯＳ
ＦＥＴ９１のゲート電極に与えられ、ＰｃｈＭＯＳＦＥ
Ｔ８９がＯＦＦ状態，ＮｃｈＭＯＳＦＥＴ９１がＯＮ状
態となり、ポイント９３はグランド電位である０Ｖとな
る。ポイント９３は、ＰｃｈＭＯＳＦＥＴ８８とＮｃｈ
ＭＯＳＦＥＴ９０のゲート電極にも接続されており、Ｐ
ｃｈＭＯＳＦＥＴ８８がＯＮ状態，ＮｃｈＭＯＳＦＥＴ
９０がＯＦＦ状態となり、ポイント９２は電源電圧で安
定する。これにより、トランジスタ１９がＯＦＦ状態で
も電源電圧を画素２３へ与え続けることができる。逆
に、データ線２２の電位が０Ｖの場合には、ＰｃｈＭＯ
ＳＦＥＴ８９とＮｃｈＭＯＳＦＥＴ９０がＯＮ状態とな
り、ポイント９２は０Ｖで安定する。

【００４５】電圧保持回路の他の例を示す図７において
は、トランジスタ１９がＯＮ状態になると、データ線２
２の電位（以下、Ｖ0と記す）は電圧保持回路８のポイ
ント９９に入力される。そして、図１に示す信号制御回
路９は、ポイント９９とポイント１０２が接続されるよ
うにアナログスイッチ９８の切り替え信号１０１を制御
する。これにより、データ線２２に与えられた電位Ｖ0
がボルテージフォロア９６に入力され、ボルテージフォ
ロア９６の出力として同電位Ｖ0の電圧が出力される。
ローパスフィルタ９７の出力１００は、所定の時間後に
電位Ｖ0で安定する。

【００４６】その後、図１に示す信号制御回路９は、ポ
イント１００とポイント１０２が接続されるようにアナ
ログスイッチ９８を切り替え信号１０１により制御す
る。尚、この制御はデータ線２２に電位Ｖ0が印加され
ている間に行う。そして、今度は、ローパスフィルタ９
７の出力がボルテージフォロア９６に入力されることに
より、ポイント１００はＶ0で安定する。ボルテージフ
ォロア９６は、出力電圧が入力電圧と同じになるように
内部でフィードバックがかけられているが、ローパスフ
ィルタ９７は、その時の出力の微小変動がボルテージフ
ォロア９６の入力に伝達されて出力が発散することを防
いでいる。画素２３は、ポイント１００に接続されて電
位Ｖ0が印加され続ける。

【００４７】次に、本発明のＬＣＤ表示器を用いたシス
テムの動作について図１，図２，図４，図５および図８
を用いて詳細に説明する。以下の説明では各画素が複数
階調としていることから、電圧保持回路としては図７の
タイプ、すなわち、任意の電位を保持できるものを使用
している。

【００４８】図５のＬＣＤ表示回路２６において、シス
テムデータ信号３７とＶＲＡＭデータ信号２９のバス幅
（信号数）が３２ビット，ＬＣＤデータ信号１５のバス
幅が１６ビット，階調データ信号（図１の１６）のバス
幅が８ビット、つまり、各画素が２５６階調の場合を例
に任意の画素Ｐijが透過率ｋに更新される過程を説明す
る。

【００４９】この場合、１回のシステムデータ信号３７
の最大転送量は４画素分あるので、１画素分だけを更新
するために８ビット、すなわち１バイト単位の制御を行
う信号が必要となるが、各制御信号に含まれるそれぞれ
のバイトイネーブル信号がこれを行う。

【００５０】画素Ｐijの更新は、システム側からシステ
ムアドレス信号４０に当該アドレス（ＳＡijとする）が
出力されるとともに、システムデータ信号３７に当該デ
ータ（ｘｘｘｋ；全部で４バイトあり上の３バイトが無
効であることを意味する）が出力され、当該するシステ
ムバイトイネーブル信号ＳＢＥ0およびシステム書き込
み信号ＳＷＲがアクティブにされることで開始される
（図８中４３）。

【００５１】ＬＣＤ表示回路２６内のアドレス制御回路
４１は、受け取ったシステムアドレスＳＡijをＶＲＡＭ
アドレスＶＡijとＬＣＤアドレスＬＡijに変換出力し、
ＶＲＡＭ制御信号３１およびＬＣＤ制御信号１７を生成
出力する。ここでいうＶＲＡＭ制御信号３１とは、ビデ
オメモリがＤＲＡＭであればＲＡＳ（ロウアドレススト
ローブ），ＣＡＳ（カラムアドレスストローブ），ＷＥ
（ライトイネーブル）といった信号になる。ここでは、
システム側と同様にバイトイネーブル信号ＶＢＥ0と書
き込み信号ＶＷＲで説明を進める。

【００５２】ＬＣＤ制御信号１７とは、ＬＣＤバイトイ
ネーブルＬＢＥ０，１とＬＣＤ書き込み信号ＬＷＲであ
り、この場合当該ＬＣＤバイトイネーブルＬＢＥ０とＬ
ＷＲがアクティブで出力される。システムデータ信号３
７により入力されたデータｘｘｘｋは、ＬＣＤ表示回路
２６のライトバッファ３８でラッチ，分割され、ＬＣＤ
制御信号１７，ＶＲＡＭ制御信号３１に同期してＶＲＡ
Ｍデータ信号２９およびＬＣＤデータ信号１５に出力さ
れる。ＶＲＡＭデータ信号２９に出力されたデータｘｘ
ｘｋは、図３に示すビデオメモリ２５に記憶される。

【００５３】図１において、ＬＣＤ制御信号１７のＬＣ
Ｄ書き込み信号ＬＷＲ＝０によりデータ転送開始を検出
（図８の４４）したＬＣＤ表示器２７内の信号制御回路
９は、入力されたＬＣＤアドレスＬＡijから当該ゲート
線選択データＧＳjと当該データ線選択データＤＳiを生
成する。ゲート線，データ線の数がともに２５６（２の
８乗）本の場合、ゲート線選択信号とデータ線選択信号
はともに８本となる。さらに、信号制御回路９では、Ｌ
ＣＤデータ信号１５により入力されたデータｘｋを基に
階調データＴｋを生成し階調データ信号１６に出力す
る。ＬＣＤバイトイネーブル信号はどのバイトが有効か
を知る手段として使われ、この場合ＬＢＥ１がインアク
ティブである（図８の４５）ことから、信号制御回路９
は、入力されたデータｘｋの上１バイトが無効と判断
し、当該データによるゲート線およびデータ線の駆動は
行わないように制御を行う。

【００５４】なお、図１に示す電源回路１は、入力され
た電源２を基に常にゲート線駆動基準電圧，データ線駆
動基準電圧および電圧保持回路８用の電源を生成，供給
している。

【００５５】図１に示すデータ線駆動回路６は、入力さ
れたデータ線選択データＤＳi，階調データＴk，データ
先駆同基準電圧に基づきｉ列目のデータ線Ｘi（図２の
２２）を階調ｋに相当する電位Ｖkで駆動する（図８の
４６）。これにより、ＬＣＤ表示パネル７のｉ列目のデ
ータ線に接続された全てのトランジスタのドレイン電極
に当該電位が印加されることになる。

【００５６】一方、ゲート線駆動回路５は、入力された
ゲート線選択データＧＳjとゲート線駆動基準電圧に基
づきｊ行目のゲート線Ｙj（図２の１８）を予め設定さ
れた電位で駆動する（図８の４７）。これにより、ＬＣ
Ｄ表示パネル７内のｊ行目のゲート線に接続されたトラ
ンジスタが導通状態となり、上述のデータ線の動作と合
わせてｊ行ｉ列目のトランジスタのソース電極に階調ｋ
に相当する電位Ｖkが与えられて画素Ｐijが階調ｋに更
新される。同時に、当該トランジスタ１９のソース電極
２１に接続された電圧保持回路８に当該電位Ｖkが保持
される。

【００５７】この時、ｉ列以外のデータ線を高抵抗状態
にしておくことで、ｊ行目に接続されたｉ列以外の電圧
保持回路の保持電位が更新されることを防いでいる。電
圧保持回路により画素は次の更新が行われるまでその階
調を保持する。

【００５８】次に、Ｐij，Ｐi+1j，Ｐi+2j，Ｐi+3jの連
続した４つの画素を、それぞれ階調ｋ，ｌ，ｍ，ｎに更
新する場合について説明する。

【００５９】システム側からは、上述のシステムバイト
イネーブルＬＢＥ０，１，２，３が全てアクティブで出
力され、システムデータバスにはデータｎｍｌｋが出力
される（図８の４８）。ＬＣＤ表示回路２６は、ビデオ
メモリ２５の当該アドレスに全てのデータを書き込むよ
うに、ＶＲＡＭ制御信号３１を用いて制御を行う（図８
の４９）。

【００６０】一方、ＬＣＤ表示器２７に対しては半分の
バス幅しか無いので、２回の転送に分割する必要があ
る。そこで、ＬＣＤ表示回路２６のライトバッファ３８
は、ラッチした４バイトデータｎｍｌｋの内ＬＣＤデー
タ信号１５に対してまず下側の２バイトｌｋを出力す
る。アドレス制御回路４１は、ＬＣＤアドレス信号１０
にアドレスＬＡijとＬＣＤバイトイネーブルＬＢＥ０，
１を２本ともアクティブで出力する（図８の５０）。続
いて、ＬＣＤデータバスに上側の２バイトｎｍ，ＬＣＤ
アドレス信号にアドレスＬＡi+2J，それと２本のＬＣＤ
バイトイネーブルをアクティブで出力する（図８の５
１）。

【００６１】図１において、信号制御回路９は、受け取
った２回の転送に対して更に２回ずつのデータ線選択信
号１４，ゲート線選択信号１３および階調データ信号１
６の出力を行う。すなわち、ＬＣＤ書き込み信号ＬＷＲ
をアクティブで受け取った時、２本のＬＣＤバイトイネ
ーブルＬＢＥ0，ＬＢＥ1が共にアクティブであることか
ら、信号制御回路９は、まず入力されたＬＣＤアドレス
ＬＡijとＬＣＤデータｌｋより、データ線選択信号１４
にＤＳi，ゲート線選択信号１３にＧＳj，そして階調デ
ータ信号１６にＴkを予め設定された時間だけ出力（図
８の５２）した後、データ線選択信号１４にＤi+1，階
調データ信号１６にＴlを予め設定された時間だけ出力
する（図８の５３）。同様に、ＬＣＤアドレスＬＡi+2
j，ＬＣＤデータｎｍを受け取り、データ線選択信号１
４にＤi+2，Ｄi+3の順で、階調データ信号１６にＴm，
Ｔnの順で出力する（図８の５４，５５）。

【００６２】なお、ゲート線駆動回路５，データ線駆動
回路６，ＬＣＤ表示パネル７の動作は、上述した１画素
の更新の場合と同じであるのでここでの説明は省略す
る。

【００６３】図４においては、ＬＣＤ表示回路２６は、
システムメモリ３３に表示データを記憶する。その場合
のメモリアドレス信号３４，メモリデータ信号３５およ
びメモリ制御信号３６は、上述したＶＲＡＭアドレス信
号３０，ＶＲＡＭデータ信号２９およびＶＲＡＭ制御信
号３１と同じ動作をする。しかし、ＬＣＤ表示回路２６
がシステムメモリ３３にアクセスする場合、まずメモリ
アクセス要求信号６５をアクティブで出力し、それを受
けたシステム制御回路３２は、自身がシステムメモリ３
３へのアクセス途中でなければメモリアクセス許可信号
６６をアクティブで出力する。これを受けてはじめてＬ
ＣＤ表示回路からシステムメモリ３３へのアクセスが可
能になる。

【００６４】しかし、図４においては、ＬＣＤ表示回路
２６のシステムメモリ３３へのアクセス要求の元はシス
テム側からの要求だけであることを考慮すると、ＬＣＤ
表示回路２６がメモリアクセス要求信号６５を出力する
時には、基本的にシステム制御回路３２はシステムメモ
リへのアクセスを行っていないと言える。

【００６５】次に、本発明の第２の実施の形態について
図面を参照して説明する。

【００６６】図９は、本発明の第２の実施の形態を示す
ＬＣＤ表示器のブロック図である。電源回路１は、入力
された電源２を基にゲート線駆動基準電位信号３および
データ線駆動基準電位信号４を生成し、それぞれの信号
をゲート線駆動回路５またはデータ線駆動回路６に与え
る。さらに、電源回路１は、ＬＣＤ表示パネル７の電圧
保持回路８用の電源を供給する。

【００６７】信号制御回路Ｂ５８は、入力されたＶＲＡ
Ｍアドレス信号３０，ＲＡＳ信号５９，ＣＡＳ信号６０
およびＷＥ信号６１からデータ線選択信号１４，ゲート
線選択信号１３を生成出力し、ＶＲＡＭデータ信号２
９，ＣＡＳ信号６０から階調データ信号１６を生成出力
する。データ線駆動回路６は、データ線選択信号１４と
階調データ信号１６を入力し、当該データ線に当該電位
を印加する。一方、ゲート線駆動回路５は、ゲート線選
択信号１３を入力し当該ゲート線に駆動電位を印加して
ＬＣＤ表示パネル７を駆動する。

【００６８】図１０は、本発明の第２の実施の形態にお
けるＬＣＤ表示装置の一例を示すブロック図である。Ｌ
ＣＤ表示回路Ｂ６２は、システム側からの要求に基づい
て、ビデオメモリ２５へのデータの書き込みおよびビデ
オメモリ２５からのデータの読み込みを行う制御手段で
ある。ビデオメモリ２５は、表示データを記憶する記憶
手段であり、ＬＣＤ表示器Ｂ６４は、表示データを表示
する表示手段である。これらは、ＶＲＡＭデータ信号２
９，ＶＲＡＭアドレス信号３０，ＶＲＡＭ制御信号３１
で接続されている。ＬＣＤ表示回路Ｂ６２にはシステム
データ信号３７，システムアドレス信号４０，システム
制御信号４２によりシステムから要求を与えられる。

【００６９】図１１は、本発明の第２の実施の形態にお
けるＬＣＤ表示回路の詳細を示すブロック図である。ア
ドレス制御回路Ｂ６８は、入力されるシステムアドレス
信号４０およびシステム制御信号４２を基に、ＶＲＡＭ
アドレス信号３０，ＶＲＡＭ制御信号３１を生成出力す
る。システムからの要求がビデオメモリ２５からの読み
込みの場合、ＶＲＡＭデータ信号２９を介して入力され
たデータは、リードバッファ３９にラッチされシステム
データ信号３７に出力される。一方、システムからの要
求がビデオメモリ２５への書き込みの場合、システムデ
ータ信号３７を介して入力されたデータは、ライトバッ
ファ３８にラッチされＶＲＡＭデータ信号２９に出力さ
れる。なお、ライトバッファ３８の制御はライトバッフ
ァ制御信号５６により、リードバッファ３９の制御はリ
ードバッファ制御信号５７によりアドレス制御回路Ｂ６
８が行う。

【００７０】図１２は、本発明の第２の実施の形態にお
けるビデオメモリとＬＣＤパネルの対応を示す概念図で
ある。ＤＲＡＭモジュール６３は、ロウアドレス９ビッ
ト，カラムアドレス９ビット，データの幅が３２ビット
で２５６Ｋｘ３２ビットの記憶容量を持っている。ＬＣ
Ｄ表示パネル７は、Ｘ方向，Ｙ方向とも１０２４（２の
１０乗）の画素数を持つ。

【００７１】この場合、システムアドレス信号４０は１
８本必要となり、各信号をＳＡ19，ＳＡ18，・・・ＳＡ
03，ＳＡ02と表すことにする。同様に、ロウアドレスを
ＲＡ8，ＲＡ7，・・・ＲＡ1，ＲＡ0とし、カラムアドレ
スをＣＡ8，・・・ＣＡ1，ＣＡ0と表すことにする。

【００７２】データ線選択信号１４とゲート線選択信号
１３は共に１０本必要となり、各信号をＤＳ9，・・
・，ＤＳ0とＧＳ9，・・・，ＧＳ0と表すことにする。

【００７３】さらに、バイト制御のためのシステムバイ
トイネーブル信号６９とカラムアドレスストローブ（Ｃ
ＡＳ）信号６０をそれぞれ４本ずつ有し、ＳＢＥ3，・
・・，ＳＢＥ0とＣＡＳ3，・・・，ＣＡＳ0と表すこと
とする。

【００７４】また、図１２では画素Ｐ00からＰ30の階調
データはＤＲＡＭモジュール６３のロウアドレス＝０，
カラムアドレス＝０の４バイトに記憶され（図１２の７
４）、Ｐ01からＰ31の４画素分の階調データはロウアド
レス＝０，カラムアドレス＝２５６に記憶される（図１
２の中７５）ことを示している。この場合、システムア
ドレス信号４０とＶＲＡＭアドレス信号３０の対応は、ＲＡ［８，・・・，１，０］＝ＳＡ［１９，・・・，１
２，１１］ＣＡ［８，・・・，１，０］＝ＳＡ［１０，・・・，０
３，０２］となる。

【００７５】一方、図９に示すＬＣＤ表示器Ｂ６４の信
号制御回路Ｂ５８では、入力されたＶＲＡＭアドレス信
号３０のロウアドレスとカラムアドレスからゲート線選
択信号１３とデータ線選択信号１４を生成する。この場
合、ＶＲＡＭアドレス信号３０とデータ線選択信号１４
とゲート線選択信号１３の対応は、ＧＳ［９，・・・，１，０］＝ＲＡ［８，・・・，
０］，ＣＡ８ＤＳ［９，・・・，１，０］＝ＣＡ［７，・・・，
０］，Ｘ，Ｘとなる。ＤＳの下位２ビット”ＸＸ”は、
ＣＡＳ0がアクティブであれば”００”となり、ＣＡＳ3
がアクティブであれば”１１”となる。また、複数のＣ
ＡＳがアクティブの場合は時分割されて出力される。

【００７６】図１３は、本発明の第２の実施の形態の動
作を示すタイミングチャートである。

【００７７】次に、本発明の第２の実施の形態の動作に
ついて、第１の実施の形態と同様に、任意の画素Ｐijが
透過率ｋに更新される過程を図１３を参照して説明す
る。

【００７８】画素Ｐijの更新は、システム側からシステ
ムアドレス信号４０に当該アドレスＳＡijが出力される
とともに、システムデータ信号３７に当該データｘｘｘ
ｋが出力され、当該システムバイトイネーブル信号ＳＢ
Ｅ０，システム書き込み信号ＳＷＲがアクティブにされ
ることで開始される（図１３の７０）。

【００７９】ＬＣＤ表示回路Ｂ６２内のアドレス制御回
路Ｂ６８は、受け取ったシステムアドレスＳＡijをＶＲ
ＡＭアドレス、すなわちＤＲＡＭのロウアドレスとカラ
ムアドレスに変換出力し、まずロウアドレスＲＡijをＶ
ＲＡＭアドレス信号３０に出力、データｘｘｘｋをＶＲ
ＡＭデータ信号２９に出力し、ＷＥ６１をアクティブに
し（図１３の７１）、予め設定された時間の後ＲＡＳ５
９をアクティブにする（図１３の７２）。さらに、予め
設定された時間の後ＶＲＡＭアドレス信号３０をカラム
アドレスに変更し、ＣＡＳ0をアクティブにする（図１
３の７３）。以上の動作により、データｘｘｘｋはビデ
オメモリ２５に記憶される。

【００８０】次に、複数の画素Ｐij，Ｐi+1j，Ｐi+2j，
Ｐi+3jの連続した４つの画素を、それぞれ階調ｋ，ｌ，
ｍ，ｎに更新する場合について説明する。

【００８１】システム側からは、上述のシステムバイト
イネーブル（ＬＢＥ０，１，２，３）６９が全てアクテ
ィブで出力され、システムデータ信号３７にはデータｎ
ｍｌｋが出力される（図１３の７６）。システムバイト
イネーブル６９が全てアクティブであることを受けて、
ＬＣＤ表示回路Ｂ６２はＣＡＳ６０を全てアクティブに
する（図１３の７７）。ＶＲＡＭアドレス信号３０，Ｖ
ＲＡＭデータ信号２９，ＲＡＳ５９およびＷＥ６１の動
作は、上述の単一画素の更新の場合と同じであるので、
ここでは説明を省く。

【００８２】ＣＡＳを全てアクティブで受け取ったＬＣ
Ｄ表示器Ｂ６４の信号制御回路Ｂ５８は、４回のデータ
線選択信号１４，ゲート線選択信号１３および階調デー
タ信号１６の出力を行う。この間ゲート線選択信号１３
は常に、ＧＳ［9，・・・，1，0］＝ＲＡ［8，・・・，
0］，ＣＡ8となり、図１３ではこれをＧＳj（図１３の
７８）と記述している。

【００８３】一方、データ線選択信号１４は、ＤＳ［9，・・・，1，0］＝ＣＡ［7，・・・，0］，0，0 ＝ＤＳi ＝ＣＡ［7，・・・，0］，0，1 ＝ＤＳi＋１＝ＣＡ［7，・・・，0］，1，0 ＝ＤＳi＋２＝ＣＡ［7，・・・，0］，1，1 ＝ＤＳi＋３という順番で下位２ビットだけが変化する（図１３の７
９）。階調データ信号は、Ｔk，Ｔl，Ｔm，Ｔnという順
番で出力される（図１３の８０）。各変化タイミング
は、図９に示すデータ線駆動回路６、ゲート線駆動回路
５およびＬＣＤ表示パネル７の能力に合わせてあらかじ
め設定しておく。

【００８４】なお、ゲート線駆動回路５，データ線駆動
回路６，ＬＣＤ表示パネル７の動作については、上述し
た第１の実施の形態と同じであるのでここでの説明は省
略する。

【００８５】以上説明したように、第２の実施の形態に
おいては、ＬＣＤ表示器のＩ／ＦをビデオメモりのＩ／
Ｆと同じにしており、ＬＣＤ表示回路が簡略化される。

【００８６】

【発明の効果】上述した本発明による第１の効果は、表
示リフレッシュが不要となったため、ＬＣＤ表示器への
データ転送は表示データの更新を伴うシステム側からの
書き換え発生時に行うだけでよく、表示を維持するため
のビデオメモリへのアクセスが不要となり、それに伴う
消費電力を削減できることである。

【００８７】第２の効果は、表示リフレッシュに伴うビ
デオメモリへのアクセスが無くなるため、実質上のビデ
オメモリのバンド幅の向上に伴う待ち時間の減少等のシ
ステム性能が向上することである。

【００８８】第３の効果は、アドレス指定により表示画
素位置を決定することから表示位置のずれ等が発生しな
いため、表示のずれ，ちらつき等のＬＣＤ表示品質が向
上することである。

【００８９】第４の効果は、従来ＬＣＤ表示回路とＬＣ
Ｄ表示器間の表示リフレッシュのための表示タイミング
がＬＣＤ表示器毎に異なっていたが、表示リフレッシュ
が不要となった結果、ＬＣＤ表示器のＩ／Ｆを既存のＩ
／Ｆ、例えばメモりＩ／ＦやシステムバスＩ／Ｆに合わ
せることが可能になり、ＬＣＤ表示回路の共通化が実現
できることである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示すＬＣＤ表示器
のブロック図である。

【図２】本発明の第１の実施の形態におけるＬＣＤ表示
パネルの内部構造を示す図である。

【図３】本発明の第１の実施の形態におけるＬＣＤ表示
装置の一例を示すブロック図である。

【図４】本発明の第１の実施の形態におけるＬＣＤ表示
装置の他の例を示すブロック図である。

【図５】本発明の第１の実施の形態におけるＬＣＤ表示
回路の詳細を示すブロック図である。

【図６】本発明の第１の実施の形態における電圧保持回
路の一例を示すブロック図である。

【図７】本発明の第１の実施の形態における電圧保持回
路の他の例を示すブロック図である。

【図８】本発明の第１の実施の形態の動作を示すタイミ
ングチャートである。

【図９】本発明の第２の実施の形態を示すＬＣＤ表示器
のブロック図である。

【図１０】本発明の第２の実施の形態におけるＬＣＤ表
示装置の一例を示すブロック図である。

【図１１】本発明の第２の実施の形態におけるＬＣＤ表
示回路の詳細を示すブロック図である。

【図１２】本発明の第２の実施の形態におけるビデオメ
モリとＬＣＤパネルの対応を示す概念図である。

【図１３】本発明の第２の実施の形態の動作を示すタイ
ミングチャートである。

【図１４】従来のＬＣＤ表示パネルの内部構造を示す概
略図である。

【図１５】第１の従来の技術を示すＬＣＤ表示装置のブ
ロック図である。

【図１６】第２の従来の技術を示すブロック図である。

【図１７】従来の技術における表示タイミングを示す図
である。

【符号の説明】

１電源回路２電源３ゲート線駆動基準電位信号４データ先駆動基準電位信号５ゲート線駆動回路６データ線駆動回路７ＬＣＤ表示パネル８電圧保持回路９信号制御回路１０ＬＣＤアドレス信号１１ゲート線１２データ線１３ゲート線選択信号１４データ線選択信号１５ＬＣＤデータ信号１６階調データ信号１７ＬＣＤ制御信号１８ゲート線Ｙj １９トランジスタ２０ドレイン電極２１ソース電極２２データ線Ｘi ２３画素Ｐij ２４ゲート電極２５ビデオメモリ２６ＬＣＤ表示回路２７ＬＣＤ表示器２８システムＩ／Ｆ２９ＶＲＡＭデータ信号３０ＶＲＡＭアドレス信号３１ＶＲＡＭ制御信号３２システム制御回路３３システムメモリ３４メモリアドレス信号３５メモリデータ信号３６メモリ制御信号３７システムデータ信号３８ライトバッファ３９リードバッファ４０システムアドレス信号４１アドレス制御回路４２システム制御信号４３アドレス制御回路４１が１画素更新サイクルを
検出するポイント４４信号制御回路９が１画素更新サイクルを検出す
るポイント４５ＬＣＤバイトイネーブル１がインアクティブ４６データ線Ｘiに電位Ｖkを印加４７ゲート線Ｙjに駆動電位を印加４８アドレス制御回路４１が４画素更新サイクルを
検出するポイント４９ビデオメモリ２５に表示データが書き込まれる
ポイント５０信号制御回路９が２画素更新サイクルを検出す
るポイント１５１信号制御回路９が２画素更新サイクルを検出す
るポイント２５２データ線Ｘiに電位Ｖkを印加５３データ線Ｘi+1に電位Ｖlを印加５４データ線Ｘi+2に電位Ｖmを印加５５データ線Ｘi+3に電位Ｖnを印加５６ライトバッファ制御信号５７リードバッファ制御信号５８信号制御回路Ｂ５９ロウアドレスストローブ（ＲＡＳ）信号６０カラムアドレスストローブ（ＣＡＳ）信号６１ライトイネーブル（ＷＥ）信号６２ＬＣＤ表示回路Ｂ６３ＤＲＡＭモジュール６４ＬＣＤ表示器Ｂ６５メモリアクセス要求信号６６メモリアクセス許可信号６７同期信号６８アドレス制御回路Ｂ６９システムバイトイネーブル信号７０アドレス制御回路Ｂ６８が１画素更新サイクル
を検出するポイント７１アドレス制御回路Ｂ６８がビデオメモリへのサ
イクルを開始するポイント７２信号制御回路Ｂ５８がロウアドレスをサンプル
するポイント７３信号制御回路Ｂ５８がカラムアドレスをサンプ
ルするポイント７４画素Ｐ00，Ｐ10，Ｐ20，Ｐ30とビデオメモリと
の対応７５画素Ｐ01，Ｐ11，Ｐ21，Ｐ31とビデオメモリと
の対応７６全てのシステムバイトイネーブル（ＳＢＥ）が
アクティブである７７全てのカラムアドレスストローブ（ＣＡＳ）が
アクティブに変化７８ゲート線選択信号に当該データ（ＧＳj）が出
力される７９データ線選択信号に当該データが順次出力され
る８０階調データ信号に当該データが順次出力される８１ｊ行目の１ラインのリフレッシュ期間８２ｊ行ｉ列目の画素の表示８３ｊ行ｉ＋１列目の画素の表示８４ｊ行ｉ列とｉ＋１列の画素データの読み込み８５ｊ行ｉ＋２列とｉ＋３列の画素データの読み込
み８６システムがビデオメモリへアクセス可能な期間８７ＬＣＤ表示パネルの表示面８８電圧保持回路ＡのＰｃｈ−ＭＯＳＦＥＴ１８９電圧保持回路ＡのＰｃｈ−ＭＯＳＦＥＴ２９０電圧保持回路ＡのＮｃｈ−ＭＯＳＦＥＴ１９１電圧保持回路ＡのＮｃｈ−ＭＯＳＦＥＴ２９２電圧保持回路Ａ内のポイント１（画素に接続）９３電圧保持回路Ａ内のポイント２９４電圧保持回路Ａ内のポイント３（電源に接続）９５電圧保持回路Ａ内のポイント４（ＧＮＤに接
続）９６電圧保持回路Ｂ内のボルテージフォロア回路９７電圧保持回路Ｂ内のローパスフィルタ９８電圧保持回路Ｂ内のアナログスイッチ９９電圧保持回路Ｂへの保持電圧入力信号，アナロ
グスイッチの入力１１００電圧保持回路Ｂからの保持電圧出力信号，ア
ナログスイッチの入力２１０１アナログスイッチへの切り替え信号１０２アナログスイッチの出力１

Claims

【特許請求の範囲】

【請求項１】画素毎に印加電圧を保持する電圧保持手
段を有することを特徴とするＬＣＤ表示装置。
【請求項２】表示情報の更新を行う画素を任意に指定
する画素指定手段を有することを特徴とするＬＣＤ表示
装置。
【請求項３】画素毎に印加電圧を保持する電圧保持手
段と、表示情報の更新を行う画素を任意に指定する画素
指定手段とを有することを特徴とするＬＣＤ表示装置。
【請求項４】画像データを記憶するビデオメモリと、前記ビデオメモリに前記画像データの転送を行うＶＲＡ
Ｍデータ信号送出手段と、前記ビデオメモリに書き込
み，読み出しを行うメモリ番地を指定するＶＲＡＭアド
レス信号送出手段と、前記書き込み，読み出しの開始タ
イミングを前記ビデオメモリに通知するＶＲＡＭ制御信
号通知手段と、画素の輝度データをＬＣＤ表示器に転送
するＬＣＤデータ信号送出手段と、画素の位置指定を行
うＬＣＤアドレス信号を前記ＬＣＤ表示器に通知するＬ
ＣＤアドレス信号通知手段と、前記ＬＣＤデータ信号お
よび前記ＬＣＤアドレス信号の転送開始タイミングを前
記ＬＣＤ表示器に通知するＬＣＤ制御信号通知手段と、
を備えたＬＣＤ表示回路と、ゲート線駆動基準電圧信号，データ線駆動基準電圧信号
を生成してそれぞれゲート線駆動回路，データ線駆動回
路に供給し、ＬＣＤ表示パネルの電圧保持手段に電源を
供給する電源回路と、前記ＬＣＤアドレス信号を受信し
て駆動するゲート線，データ線をそれぞれ前記ゲート線
駆動回路，前記データ線駆動回路に通知するためのゲー
ト線選択信号とデータ線選択信号を生成する選択信号生
成手段と、前記ＬＣＤデータ信号を受信してデータ線に
印加する電圧を前記データ線駆動回路に通知するための
階調データ信号を生成する階調データ信号生成手段と、
前記ゲート線駆動基準電圧信号および前記ゲート線選択
信号を受信して駆動するゲート線に電圧を印加する前記
ゲート線駆動回路と、前記データ線駆動基準電圧信号，
前記データ線選択信号および前記階調データ信号を受信
して駆動するデータ線に電圧を印加する前記データ線駆
動回路と、画素毎に印加電圧を保持する前記電圧保持手
段を設け、ゲート線，データ線に接続されて指定の画素
を指定の輝度で表示する前記ＬＣＤ表示パネルと、を備
えたＬＣＤ表示器と、を有することを特徴とするＬＣＤ表示装置。
【請求項５】画像データを記憶するビデオメモリと、前記ビデオメモリに前記画像データの転送を行い、ＬＣ
Ｄ表示器に画素の輝度データを転送するＶＲＡＭデータ
信号送出手段と、前記ビデオメモリに書き込み，読み出
しを行うメモリ番地を指定し、前記ＬＣＤ表示器に画素
の位置指定を行うＶＲＡＭアドレス信号を通知するＶＲ
ＡＭアドレス信号通知手段と、前記書き込み，読み出し
の開始タイミングを前記ビデオメモリに通知し、前記Ｖ
ＲＡＭデータ信号および前記ＶＲＡＭアドレス信号の転
送開始タイミングを前記ＬＣＤ表示器に通知するＶＲＡ
Ｍ制御信号通知手段と、を備えたＬＣＤ表示回路と、ゲート線駆動基準電圧信号，データ線駆動基準電圧信号
を生成してそれぞれゲート線駆動回路，データ線駆動回
路に供給し、ＬＣＤ表示パネルの電圧保持手段に電源を
供給する電源回路と、前記ＶＲＡＭアドレス信号を受信
して駆動するゲート線，データ線をそれぞれ前記ゲート
線駆動回路，前記データ線駆動回路に通知するためのゲ
ート線選択信号とデータ線選択信号とを生成する選択信
号生成手段と、前記ＶＲＡＭデータ信号を受信してデー
タ線に印加する電圧を前記データ線駆動回路に通知する
ための階調データ信号を生成する階調データ信号生成手
段と、前記ゲート線駆動基準電圧信号および前記ゲート
線選択信号を受信して駆動するゲート線に電圧を印加す
る前記ゲート線駆動回路と、前記データ線駆動基準電圧
信号，前記データ線選択信号および前記階調データ信号
を受信して駆動するデータ線に電圧を印加する前記デー
タ線駆動回路と、画素毎に印加電圧を保持する前記電圧
保持手段を設け、ゲート線，データ線に接続されて指定
の画素を指定の輝度で表示する前記ＬＣＤ表示パネル
と、を備えたＬＣＤ表示器と、を有することを特徴とす
るＬＣＤ表示装置。
【請求項６】前記電圧保持手段は、ＣＭＯＳ−ＦＥＴ
によるフリップフロップであることを特徴とする請求項
１，３，４または５記載のＬＣＤ表示装置。
【請求項７】前記電圧保持手段は、増幅率１の増幅回
路によるループバック方式であり、任意の電圧を保持す
ることを特徴とする請求項１，３，４または５記載のＬ
ＣＤ表示装置。
【請求項８】前記画素指定手段は、時分割しないアド
レス信号を用いることを特徴とする請求項２または３記
載のＬＣＤ表示装置。
【請求項９】前記画素指定手段は、時分割したアドレ
ス信号を用いることを特徴とする請求項２または３記載
のＬＣＤ表示装置。
【請求項１０】前記画素指定手段は、ＶＲＡＭアドレ
ス信号を用いることを特徴とする請求項２または３記載
のＬＣＤ表示装置。