JP2003302945A - 表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 高価な外部フレームメモリを必要とせず、か
つ本体装置の処理状況に対応して表示制御が可能な表示
装置を得る。 【解決手段】 表示装置を構成する表示回路部１に画素
を駆動するための電圧をリフレッシュする、すなわち画
素内の記憶素子のメモリリフレッシュを行うリフレッシ
ュ回路６を設け、かつ、表示装置の制御回路部１１に一
ライン分のデータの書き込みが可能な二組のラインメモ
リ１４、１５を具備して交互に使用（書き込み／読み出
し）する。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】この発明は、表示装置に係わ
り、特に、携帯電話、携帯情報端末等の可搬形の小型機
器に搭載される表示装置に関するものである。 【０００２】 【従来の技術】従来、携帯電話等の可搬形の小型機器に
搭載されている表示装置としては、電力消費を抑えるた
めに液晶表示装置、特にＳＴＮ（スーパーツインストネ
マチック）型液晶を採用したカラー液晶表示装置が主に
用いられていたが、近年、表示品位の向上を求める携帯
電話市場の要求から、ＴＮ（ツインストネマチック）型
液晶を採用し、アクティブマトリックス駆動素子として
薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を
用いたＴＦＴ液晶表示装置が導入され始めた。一方、液
晶表示装置においても、低消費電力化が求められてお
り、この対応策として、例えば、特開平９−２５８１６
８号公報において画素内に表示データの保持回路（記憶
素子）を内蔵した液晶表示装置が提案されている。 【０００３】図３は特開平９−２５８１６８号公報に示
された液晶表示装置の表示回路の構成を示す図、図４は
図３の一画素部の回路構成を示す図である。図３および
図４において、液晶表示装置のＴＦＴアレイ基板上に形
成された表示エリア３１には、画素３２が縦ｍドット×
横ｎドットでマトリックス状に配置されており、各画素
３２内には走査線３３と信号線３４の交差部にサンプリ
ングＴＦＴ３６とサンプリングコンデンサ３７からなる
表示データ保持回路３５、画素駆動ＴＦＴ３８、および
表示電極３９が配置されている。 【０００４】各走査線３３はシフトレジスタ回路４１と
バッファ回路４２からなる走査線選択回路４０に接続さ
れ、各信号線３４はシフトレジスタ回路４４とバッファ
回路４５からなる信号データ書き込み回路４３に接続さ
れている。共通電極線４６は行ごとに走査線３３と平行
に配置され、かつ表示部３１内の全ての共通電極配線４
６は相互に接続されて共通電極駆動回路４７により駆動
される。液晶層を挟持しＴＦＴ基板に対向して設けられ
た対向基板には、表示電極３９に対向する対向電極４８
が設けられ、対向電極駆動回路４９により駆動される。 【０００５】次に上記構成を有する液晶表示装置の動作
について説明する。走査線選択回路４０により選択され
た走査線３３に、サンプリングＴＦＴ３６のしきい値電
圧以上の電圧が印加されると、この走査線３３が選択さ
れ、この走査線３３に接続される一行分の画素３２が同
時に選択される。また、信号線３４には信号データ書き
込み回路４３から選択されている一行分の画素３２に対
応する信号電圧が印加される。ある信号配線３４に印加
された信号電圧がサンプリングＴＦＴ３６を介してサン
プリングコンデンサ３７を充電し、サンプリングコンデ
ンサ３７の端子電圧であるサンプリング電圧Ｖｍｅｎを
変化させる。サンプリングコンデンサ３７の一端はスイ
ッチとして動作する画素駆動ＴＦＴ３８のゲート端子に
接続されており、サンプリング電圧Ｖｍｅｎは画素駆動
ＴＦＴ３８のオン、オフ状態を制御する。 【０００６】サンプリング電圧Ｖｍｅｎが画素駆動ＴＦ
Ｔ３８のしきい値電圧以上である場合、画素駆動ＴＦＴ
３８がオン状態となり、画素駆動ＴＦＴ３８のソース、
ドレイン間が導通し、表示電極３９は共通電極線４６に
接続され、表示電極３９の電圧Ｖｄｐが、共通電極線４
６の電圧Ｖｃｏｍに等しくなる。一方、対向電極４８に
は対向電極駆動回路４９から対向電極電圧（液晶駆動電
圧）Ｖｃｎｔが印加されるため、表示電極３９と対向電
極４８の間の電圧が変化し、液晶の配向状態が変化して
表示がオン状態となる。 【０００７】一方、サンプリング電圧Ｖｍｅｍが画素駆
動ＴＦＴ３８のしきい値電圧以下である場合、画素駆動
ＴＦＴ３８がオフ状態となり、表示電極３９と共通電極
線４６とが切離され、対向電極４８上の液晶駆動電圧Ｖ
ｃｎｔは液晶に印加されないため表示はオフ状態とな
る。 【０００８】以上のように、信号データ書き込み回路４
３から信号線３４を介して画素３２に書き込まれる信号
電圧は、表示状態を制御するための信号電圧としてサン
プリングコンデンサ３７に印加され、サンプリングコン
デンサ３７に一旦蓄積された電荷は、対応の走査線３３
が次に選択されるまでの期間（１フレーム期間）に、サ
ンプリングＴＦＴ３６およびサンプリングコンデンサ３
７のリーク電流により徐々に減少するが、サンプリング
電圧Ｖｍｅｎが画素駆動ＴＦＴ３８のしきい値電圧以下
に低下するまでは、画素駆動ＴＦＴ３８は導通状態を維
持するため、表示電極３９と共通電極線４６とは電気的
に接続されており、その表示状態は変化しない。 【０００９】図３に示す液晶表示装置においては、表示
内容を書き換える場合にのみ、走査線３３および信号線
３４を駆動させることが必要であるが、表示内容を変更
しない場合には、共通電極線４６および対向電極４８の
間に液晶駆動電圧Ｖｃｎｔを印加することによりその表
示状態を維持することができ、走査線３３および信号線
３４を駆動する必要がないため消費電力を低減すること
ができる。なお、サンプリング電圧Ｖｍｅｎはサンプリ
ングＴＦＴ３６およびサンプリングコンデンサ３７のリ
ーク電流により徐々に減少するため、表示画面のちらつ
きやフリッカー等が生じない範囲内で周期的にサンプリ
ング電圧Ｖｍｅｎを書き換える（リフレッシュ）必要が
ある。 【００１０】図５は、図３に示す表示回路構成を有する
液晶表示装置を含む従来の表示システムの構成の一例を
示す図である。図において、５１は画像表示を行う表示
回路部（図３に示された表示回路構成を有する）、５２
は表示回路部の制御回路部、５３は外部フレームメモ
リ、５４は画像の表示を制御するＣＰＵを含む本体装置
である。表示回路部５１は、図４に示す画素がマトリッ
クス状に配列形成され画像表示を行う表示エリアを有す
る。外部フレームメモリ５３は、たとえばスタティック
・ランダム・アクセス・メモリ（ＳＲＡＭ）またはビデ
オメモリで構成され、表示エリアで表示する画像データ
を蓄積する。また、表示エリアにおける表示状態が変化
しない場合には、外部フレームメモリ５３に格納されて
いる画像データを定期的に読み出して表示回路部５１に
与え、サンプリング電圧Ｖｍｅｎをリフレッシュする。 【００１１】 【発明が解決しようとする課題】以上のように、従来の
表示装置において、表示回路部（表示エリア）における
表示状態が変化しない場合に、各画素を駆動している電
圧（サンプリング電圧Ｖｍｅｎ）をリフレッシュするた
めには、ＳＲＡＭ等の比較的高価な外部フレームメモリ
が必要であり、また、リフレッシュ時には、外部フレー
ムメモリ５３と表示回路部５１との間で表示データ信号
が転送されるため、外部フレームメモリ５３と表示回路
部５１の間の配線および外部フレームメモリ５３内で電
力が消費され、リフレッシュ動作時の消費電力が大きい
という問題があった。また、前述の特開平９−２５８１
６８号公報において、サンプリングコンデンサの代わり
にスタティックメモリ回路を設ける構造も提案されてい
るが、同構造においては、一画素内に形成するＴＦＴ数
が多く、透過型の表示装置の場合には開口率が低下する
という問題があった。さらに、素子数の増加に伴ってＴ
ＦＴからのリーク電流も増大し、消費電力が増大すると
いう問題があった。 【００１２】また、本体装置から表示回路部のメモリに
直接書き込みを実施する場合は、画素内の記憶素子の応
答速度に問題があり、本体装置から書き込みは画素内の
記憶素子への書き込み時間に制限されて水平走査に同期
した書き込みしかできず、本体装置の処理速度は十分に
早いため処理待ちが必要となったり、また、本体装置の
ＣＰＵに割り込み処理が入り書き込みが中断した場合に
表示装置上でデータ欠損が生じる等、使用上の不具合が
生じて実用的ではないという問題があった。 【００１３】この発明は、上記のような問題点を解消す
るためになされたもので、高価な外部フレームメモリを
必要とせず、かつ本体装置の処理状況に対応して表示制
御が可能な表示装置を得ることを目的とする。 【００１４】 【課題を解決するための手段】この発明に係わる表示装
置は、画素内に記憶素子を有し、マトリックス状に配列
された画素に電圧を印加することによって画像表示を行
う表示装置において、画素がマトリックス状に配列され
て画像表示を行う表示エリアと、外部の記憶素子を介さ
ずに画素内に設けられた記憶素子のリフレッシュを行う
リフレッシュ回路とを有する表示回路部、および外部本
体装置からマトリックス状の画素の一ライン分のデータ
が交互に書き込まれる二組のラインメモリと、二組のラ
インメモリの書き込み／読み出しのタイミングを制御す
ると共に、マトリックス状の画素における一ライン分の
画素の記憶素子へのデータの書き込みを一水平周期で終
了するように制御するタイミング制御回路とを有する制
御回路部を備えたものである。 【００１５】 【発明の実施の形態】実施の形態１．以下、この発明の
一実施の形態である表示装置を図について説明する。図
１はこの発明の実施の形態１による表示装置と、その駆
動制御を行う本体装置の構成を示す図、図２は実施の形
態１による表示装置の表示制御信号のタイミングチャー
トを示す図である。 【００１６】図１において、表示装置は表示回路部１と
制御回路部１１とで構成され、表示回路部１は、記憶素
子、すならち画素を駆動するための電圧を保持する保持
容量素子を内蔵した画素がマトリックス（行列）状に配
列された表示エリア２と、表示エリア２の行を順次選択
する垂直走査回路（デコーダ回路を含む）３と、表示エ
リア２のの列を順次選択する信号を生成する水平走査回
路４と、画像データを伝達する共通画像データ線を水平
走査回路４の選択信号に従い対応する列に順次接続する
接続制御回路５と、表示エリア２の各画素の保持容量素
子の保持電圧をリフレッシュするリフレッシュ回路６
と、リフレッシュ指示信号（ＳＥＬＦ）に従いリフレッ
シュ回路６、接続制御回路５および垂直走査回路３の動
作を制御するリフレッシュ制御回路７を含む。また、水
平走査回路４は水平走査クロック信号（ＨＣＫ）に従い
シフト動作を行い表示エリア２の列を順次選択する信号
を生成する水平シフトレジスタ８と、水平シフトレジス
タ８からの出力信号をバッファ処理するラインバッファ
９を含む。 【００１７】制御回路部１１は、発振回路１３の出力を
元にして、水平走査クロック信号（ＨＣＫ）を生成し、
画素へのデータ書き込みのタイミングおよびリフレッシ
ュ指示信号（ＳＥＬＦ）を生成し、リフレッシュ制御回
路７へフレッシュを指示するタイミング制御回路１２、
このタイミング制御回路１２によって読み出し／書き込
みが制御される二組のラインメモリ（第一のラインメモ
リ１４、第二のラインメモリ１５）、およびシリアル出
力回路１６を含む。２１は表示回路部１および制御回路
部１１からなる表示装置に対して画像の表示を制御する
本体装置である。 【００１８】なお、図１に示す表示装置においては、表
示回路部１に設けられたリフレッシュ回路６により、表
示エリア２の各画素に設けられた保持容量素子の保持電
圧が読み出されて元の電圧レベルが復元され、この復元
された電圧が元の画素に再書き込みされて画素の保持電
圧がリフレッシュされる、すなわち画素内の記憶素子の
メモリリフレッシュが行われるため、外部に設けた記憶
素子（外部フレームメモリ）に記憶させたリフレッシュ
用データを新たに読み出して表示エリア２に書き込む必
要がなく、表示画像に変更がない場合には、表示装置内
部で長期にわたって保持電圧を保持することができる。 【００１９】次に、本実施の形態による表示装置（本実
施の形態では液晶表示装置）の表示制御タイミングにつ
いて説明する。図２において、水平走査クロック信号Ｈ
ＣＫは、マトリックス（行列）状に配列された画素の列
走査タイミングを示す信号で、水平走査クロック信号同
期（水平周期）は画素内の記憶素子にデータを書き込む
タイミングもしくはリフレッシュするタイミングと、画
素に書き込まれているデータに基づいて液晶に書き込み
を行う液晶書き込みタイミングに分離される。ここで、
表示回路部１に制御回路部１１からデータを書き込む期
間はリフレッシュ／データ書き込み信号で示され、例え
ば一画素に４ビットのメモリを内蔵した画素では、ＲＧ
Ｂ各色４ビットのデータＬＢ０→ＬＢ１→ＬＢ２→ＬＢ
３の立ち上がりで共通画像データ線で伝達されるデータ
（Ｄａｔａ）を時分割で読み込む。一方、液晶書き込み
タイミングはゲート出力信号で示される（図２
（ａ））。 【００２０】次に、本体装置２１からのデータ書き込み
タイミングについて述べる。例えば携帯電話本体側から
画像データを書き込む場合、ライトパルス（図示せず）
に同期して画像データを制御回路部１１のラインメモリ
１４、１５に書き込む。このとき、一ライン分の画像デ
ータは原則的には一水平走査期間内で書き込まれる。し
かし、画像データの書き込みは水平走査クロック信号Ｈ
ＣＫに同期する必要はない。ここで、複数ライン分の画
像データがシリアルに書き込まれる場合について説明す
る。まず、最初の一ライン分のデータｎは第一のライン
メモリ１４に書き込まれ（Ｍ１−Ｗ）、次の一ライン分
のデータｎ＋１は第二のラインメモリ１５に書き込まれ
る（Ｍ２−Ｗ）。次に三番目のライン分のデータｎ＋２
が入力された場合は第一のラインメモリ１４に書き込ま
れ（Ｍ１−Ｗ）、以降、交互に第二のラインメモリ１５
と第一のラインメモリ１４に書き込まれる（図２
（ｂ））。 【００２１】次に、ラインメモリ１４、１５からの読み
出しについて説明する。まずラインメモリからの読み出
しを第一のラインメモリ１４から実施し、その画像デー
タをシリアル出力回路１６に転送するフローを考えた場
合、第一のラインメモリ１４に書き込まれた一ライン分
の画像データは、次の水平走査クロック信号ＨＣＫに同
期して読み出しを開始／終了し、次の入力に備えるのが
理想的なタイミングである。これは、ラインメモリから
読み出した一ライン分の画像データをシリアル出力回路
１６に入力し、表示回路部１の論理回路が応答可能タイ
ミングで送付するために一水平周期が必要となるからで
ある。 【００２２】制御回路部１１から表示回路部１への書き
込みタイミングは、シリアル出力回路１６から出力され
た画像データは水平シフトレジスタ８に入力され、水平
周期のブランキング期間にラインバッファ９に転送さ
れ、次の一水平周期にて接続制御回路５から表示エリア
２の対応する列の各画素の記憶素子にデータが書き込ま
れる。これは図２（ａ）において、水平周期の初期期間
にＬＢ０、ＬＢ１、ＬＢ２、ＬＢ３のタイミングで各ビ
ットデータが時分割で画素内の記憶素子に書き込まれ
る。一ライン分の全データが画素内の記憶素子に書き込
み終了後、ゲート出力がアクティブになり、液晶に書き
込まれたデータに基づいて電圧が印加され、表示が行わ
れる。 【００２３】なお、各画素へのデータの書き込みは、一
ライン毎にかつデータ変更が必要なラインにのみ実施さ
れるが、水平シフトレジスタ８やラインバッファ９、接
続制御回路５は液晶表示装置を構成するガラス基板上に
形成されるため、比較的応答速度が遅いロジック回路し
か採用できない。そのため、第一のラインメモリ１４か
らの一ライン分のデータの読み出し、シリアル出力回路
１６への転送は一水平周期で行い、次の一水平周期まで
読み出し動作を中断する必要がある。 【００２４】次に、本体装置２１のＣＰＵ（図示せず）
においてのＦ／Ｗ処理中に割り込み処理等によりデータ
出力が一時中断した場合、制御回路部１１のラインメモ
リとしてデュアルポート形式のメモリを採用することに
より、読み出しと書き込みを別々のアドレスで実行可能
となる。例えば、図２（ｂ）に示すように、データｎ＋
１に割り込みが発生して遅延が生じ、データｎ＋１の"
Ｄａｔａ Ｉｎ" が図中斜線部分期間延び、さらに休止
区間を超えて次のデータｎ＋２の"Ｄａｔａ Ｉｎ" も遅
延した場合を仮定すると、データｎ＋１は通常より長時
間で第二のラインメモリ１５に書き込まれる（Ｍ２−
Ｗ）。この期間は第一のラインメモリ１４からデータｎ
の読み出しが行われる（Ｍ１−Ｒ）。遅延したデータｎ
＋２は遅れて第一のラインメモリ１４に書き込まれる
（Ｍ１−Ｗ）が、この期間は第二のラインメモリ１５か
らデータｎ＋１の読み出しが行われている（Ｍ２−Ｒ）
ため遅延による問題は発生しない。次のデータｎ＋３が
基準のタイミングで入力されると、第二のラインメモリ
１５への書き込みが開始される（Ｍ２−Ｗ）が、第二の
ラインメモリ１５に書き込まれていたデータｎ＋１はす
でに先頭部分が読み出し済みであるため、データｎ＋３
を第二のラインメモリ１５に上書きしても問題は生じな
い。 【００２５】なお、本実施の形態においては、表示装置
として液晶表示装置を例示したが、例えば有機ＥＬ表示
装置等、マトリックス式のアクティブ駆動方式を採用し
表示マトリックス内にメモリ機構を内蔵する表示装置に
適用することにより、同様の効果を得ることができる。 【００２６】本実施の形態によれば、表示回路部１に画
素を駆動するための電圧（保持容量素子の保持電圧）を
リフレッシュする、すなわち画素内の記憶素子のメモリ
リフレッシュを行うリフレッシュ回路６を設けることに
より、表示回路部１内部でリフレッシュを行うことがで
きるため、リフレッシュ用のデータを格納するための外
部フレームメモリが不要となる。また、表示装置の制御
回路部１１に二組のラインメモリ１４、１５を具備して
交互に使用することにより、本体装置２１のＣＰＵが割
り込み処理等により制御回路部１１（ラインメモリ）へ
の書き込み処理が一時的に中断された場合においても、
二組のラインメモリ１４、１５で交互に読み出しを行う
ことによりデータ欠損等の不具合を生じさせることな
く、水平周期に同期した読み出しが可能となる。また、
本体装置２１のＣＰＵにおいて割り込み処理が可能で、
より自由度のあるＦ／Ｗの設計が可能となる。 【００２７】 【発明の効果】以上のように、この発明によれば、表示
装置の制御回路部に一ライン分のデータの書き込みが可
能なラインメモリを二組設けて交互に使用（書き込み／
読み出し）することにより、本体装置からの画像データ
を一端格納する外部メモリを設けなくても本体装置から
の書き込み時間に余裕が生じ、本体装置のＣＰＵが割り
込み処理等により制御回路部（ラインメモリ）への書き
込み処理が一時的に中断された場合においても、制御回
路部（ラインメモリ）からは水平周期に同期した読み出
しを行うことができ、データ欠損等の不具合を生じさせ
ることなく安定した表示を行うことができる。また、画
素内の記憶素子のメモリリフレッシュを表示装置内で行
えるため、リフレッシュ用の画像データを格納するため
のＳＲＡＭやビデオメモリ等の外部メモリも不要とな
る。

【図面の簡単な説明】 【図１】 この発明の実施の形態１による表示装置の構
成を示す図である。 【図２】 この発明の実施の形態１による表示装置の表
示制御信号のタイミングチャートを示す図である。 【図３】 従来のこの種表示装置（液晶表示装置）の表
示回路構成を示す図である。 【図４】 従来の表示装置における一画素部の回路構成
を示す図である。 【図５】 従来の表示装置を含む表示システムの構成を
示す図である。 【符号の説明】 １ 表示回路部、２ 表示エリア、３ 垂直走査回路、
４ 水平走査回路、５ 接続制御回路、６ リフレッシ
ュ回路、７ リフレッシュ制御回路、８ 水平シフトレ
ジスタ、９ ラインバッファ、１１ 制御回路部、１２
タイミング制御回路、１３ シフトクロック切換回
路、１４ 第一のラインメモリ、１５ 第二のラインメ
モリ、１６ シリアル出力回路、２１ 本体装置。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６３１Ｒ Ｆターム(参考） 2H093 NA16 NA41 NC22 NC28 NC34 ND60 NF05 NF13 5C006 AF07 AF42 AF71 BB16 BC06 BF05 BF16 FA44 FA52 5C080 AA10 BB05 DD27 FF11 GG13 JJ02 JJ04 KK07 KK47

Claims (1)

1. 【特許請求の範囲】 【請求項１】 画素内に記憶素子を有し、マトリックス
   状に配列された上記画素に電圧を印加することによって
   画像表示を行う表示装置において、 上記画素がマトリックス状に配列されて画像表示を行う
   表示エリアと、外部の記憶素子を介さずに上記画素内に
   設けられた記憶素子のメモリリフレッシュを行うリフレ
   ッシュ回路とを有する表示回路部、 外部本体装置から上記マトリックス状の画素の一ライン
   分のデータが交互に書き込まれる二組のラインメモリ
   と、上記二組のラインメモリの書き込み／読み出しのタ
   イミングを制御すると共に、上記マトリックス状の画素
   における一ライン分の上記画素の記憶素子へのデータの
   書き込みを一水平周期で終了するように制御するタイミ
   ング制御回路とを有する制御回路部を備えたことを特徴
   とする表示装置。