JP4128601B2 - 表示装置および表示装置の駆動方法 - Google Patents

Description

本発明は、デジタルビデオ信号を入力して、画像の表示を行う表示装置に関する。特に、発光素子を有する表示装置に関する。また、表示装置を用いた電子機器に関する。

発光素子を画素毎に配置し、それらの発光素子の発光を制御することによって、画像を表示を行う表示装置について以下に説明する。

ここで本明細書中では、発光素子は、電界が生じると発光する有機化合物層を、陽極及び陰極で挟んだ構造を有する素子（ＯＬＥＤ素子）を示すものとして説明を行うが、これに限定されない。

また、本明細書中において、発光素子とは、一重項励起子から基底状態に遷移する際の発光（蛍光）を利用するものと、三重項励起子から基底状態に遷移する際の発光（燐光）を利用するものの両方を示すものとして説明を行う。

有機化合物層としては、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が挙げられる。発光素子は、基本的に、陽極／発光層／陰極の順に積み重ねた構造で示されるが、この他に、陽極／正孔注入層／発光層／電子注入層／陰極の順に積み重ねた構造や、陽極／正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層／陰極の順に積み重ねた構造などがある。

表示装置は、ディスプレイと、ディスプレイに信号を入力する周辺回路によって構成されている。

ディスプレイの構成について、図６にブロック図を示す。

図６において、ディスプレイ１００は、ソース信号線駆動回路１１０７と、ゲート信号線駆動回路１１０８と、画素部１１０９とによって構成されている。画素部は、マトリクス状に画素が配置された構成なっている。

各画素に、薄膜トランジスタ（以下、ＴＦＴと表記する）が配置されている。
ここでは、画素毎に２つのＴＦＴを配置し、各画素の発光素子の発光を制御する手法について説明する。

図７に、表示装置の画素部の構成を示す。

画素部７００には、ソース信号線Ｓ１〜Ｓｘ、ゲート信号線Ｇ１〜Ｇｙ、電源供給線Ｖ１〜Ｖｘが配置され、ｘ（ｘは自然数）列ｙ（ｙは自然数）行の画素が配置されている。各画素７０５は、スイッチング用ＴＦＴ７０１と、駆動用ＴＦＴ７０２と、保持容量７０３と、発光素子７０４をそれぞれ有している。

画素は、ソース信号線Ｓ１〜Ｓｘのうちの１本Ｓと、ゲート信号線Ｇ１〜Ｇｙのうちの１本Ｇと、電源供給線Ｖ１〜Ｖｘのうちの１本Ｖと、スイッチング用ＴＦＴ７０１と、駆動用ＴＦＴ７０２と、保持容量７０３と、発光素子７０４とによって構成されている。

スイッチング用ＴＦＴ７０１のゲート電極は、ゲート信号線Ｇに接続され、スイッチング用ＴＦＴ７０１のソース領域とドレイン領域は、一方はソース信号線Ｓに接続され、もう一方は、駆動用ＴＦＴ７０２のゲート電極もしくは、保持容量７０３の一方の電極に接続されている。駆動用ＴＦＴ７０２のソース領域とドレイン領域は、一方は、電源供給線Ｖに接続され、もう一方は、発光素子７０４の陽極もしくは陰極に接続されている。保持容量７０３の２つの電極のうち、駆動用ＴＦＴ７０２及びスイッチング用ＴＦＴ７０１に接続されていない側は、電源供給線Ｖに接続されている。

ここで本明細書中では、駆動用ＴＦＴ７０２のソース領域もしくはドレイン領域が、発光素子７０４の陽極と接続されている場合、発光素子７０４の陽極を画素電極と呼び、陰極を対向電極と呼ぶ。一方、駆動用ＴＦＴ７０２のソース領域もしくはドレイン領域が、発光素子７０４の陰極と接続されている場合、発光素子７０４の陰極を画素電極と呼び、陽極を対向電極と呼ぶ。

また、電源供給線Ｖに与えられる電位を電源電位といい、対向電極に与えられる電位を対向電位と呼ぶことにする。

スイッチング用ＴＦＴ７０１及び駆動用ＴＦＴ７０２は、ｐチャネル型ＴＦＴでもｎチャネル型ＴＦＴでも構わないが、発光素子７０４の画素電極が陽極の場合、駆動用ＴＦＴ７０２は、ｐチャネル型ＴＦＴが望ましく、スイッチング用ＴＦＴ８０１は、ｎチャネル型ＴＦＴが望ましい。一方、画素電極が、陰極の場合、駆動用ＴＦＴ７０２は、ｎチャネル型ＴＦＴが望ましく、スイッチング用ＴＦＴ７０１は、ｐチャネル型ＴＦＴが望ましい。

上記構成の画素において、画像を表示する際の動作を以下に説明する。

ゲート信号線Ｇに信号が入力されて、スイッチング用ＴＦＴ７０１のゲート電極の電位が変化し、ゲート電圧が変化する。こうして導通状態となったスイッチング用ＴＦＴ７０１のソース・ドレイン間を介して、ソース信号線Ｓより駆動用ＴＦＴ７０２のゲート電極に信号が入力される。また、保持容量７０３に信号が保持される。駆動用ＴＦＴ７０２のゲート電極に入力された信号によって、駆動用ＴＦＴ７０２のゲート電圧が変化し、ソース・ドレイン間が導通状態となる。
電源供給線Ｖの電位が、駆動用ＴＦＴ７０２を介して、発光素子７０４の画素電極に与えられる。こうして、発光素子７０４は発光する。

このような構成の画素において、階調を表現する手法について説明する。階調の表現の方法には、大きくわけて、アナログ方式とデジタル方式とがある。アナログ方式と比べて、デジタル方式は、ＴＦＴのばらつきに強いと言う点で有利である。ここでは、デジタル方式の階調表現方法に注目する。デジタル方式の階調表現方法として、時間階調方式が挙げられる。時間階調方式の駆動方式について、以下に詳しく説明する。

この方式の駆動方法では、表示装置の各画素が発光する期間を制御することによって、階調を表現する手法である。１画像を表示する期間を１フレーム期間とすると、１フレーム期間は、複数のサブフレーム期間に分割される。

サブフレーム期間毎に、点灯もしくは非点灯とし、つまり、各画素の発光素子を発光させるかさせないして、１フレーム期間あたりに発光素子が発光する期間を制御し、各画素の階調が表現される。

この時間階調方式の駆動方法について、図５のタイミングチャートを用いて詳しく説明する。なお、図５においては、４ビットのデジタル映像信号を用いて階調を表現する場合の例を示す。なお、画素及び画素部の構成としては、図７に示したものを参照する。ここで、対向電位は、外部電源（図示せず）によって、電源供給線Ｖ１〜Ｖｘの電位（電源電位）と同じ程度の電位か、電源供給線Ｖ１〜Ｖｘの電位との間に、発光素子７０４が発光する程度の電位差かを有するように切り換えることができる。

１フレーム期間Ｆは、複数のサブフレーム期間ＳＦ１〜ＳＦ４に分割される。
第１のサブフレーム期間ＳＦ１において、はじめにゲート信号線Ｇ１が選択され、ゲート信号線Ｇ１にゲート電極が接続されたスイッチング用ＴＦＴ７０１を有する画素においてそれぞれ、ソース信号線Ｓ１〜Ｓｘからデジタル映像信号が入力される。この入力されたデジタル映像信号によって、各画素の駆動用ＴＦＴ７０２は、オンの状態もしくはオフの状態となる。

ここで本明細書中では、ＴＦＴがオンの状態とは、そのゲート電圧によって、ソース・ドレイン間が導通状態であることを示すとする。また、ＴＦＴがオフの状態とは、そのゲート電圧によって、ソース・ドレイン間が、非道通状態であることを示すとする。

このとき、発光素子７０４の対向電位は、電源供給線Ｖ１〜Ｖｘの電位（電源電位）とほぼ等しく設定されているので、駆動用ＴＦＴ７０２がオンの状態となった画素においても発光素子７０４は発光しない。全てのゲート信号線Ｇ１〜Ｇｙについて以上の動作を繰り返し、書き込み期間Ｔａ１が終了する。なお、第１のサブフレーム期間ＳＦ１の書き込み期間をＴａ１と呼ぶ。一般に第ｊ（ｊは自然数）のサブフレーム期間の書き込み期間をＴａｊと呼ぶことにする。

書き込み期間Ｔａ１が終了すると対向電位が、電源電位との間に発光素子７０４が発光する程度の電位差を有するように変化する。こうして表示期間Ｔｓ１が始まる。なお、第１のサブフレーム期間ＳＦ１の表示期間をＴｓ１と呼ぶ。一般に第ｊ（ｊは自然数）のサブフレーム期間の表示期間をＴｓｊと呼ぶことにする。表示期間Ｔｓ１において、各画素の発光素子７０４は、入力された信号に応じて、発光もしくは非発光の状態となる。

上記動作を全てのサブフレーム期間ＳＦ１〜ＳＦ４について繰り返し、１フレーム期間Ｆ１が終了する。ここで、サブフレーム期間ＳＦ１〜ＳＦ４の表示期間Ｔｓ１〜Ｔｓ４の長さを適宜設定し、１フレーム期間Ｆあたりで、発光素子７０４が発光したサブフレーム期間の表示期間の累計によって階調を表現する。つまり、１フレーム期間中の点灯時間の総和をもって階調を表現する。

一般に、ｎビットのデジタルビデオ信号を入力して、２ⁿ階調を表現する手法について説明する。このとき、例えば、１フレーム期間をｎ個のサブフレーム期間ＳＦ１〜ＳＦｎに分割し、各サブフレーム期間ＳＦ１〜ＳＦｎの表示期間Ｔｓ１〜Ｔｓｎの長さの比が、Ｔｓ１：Ｔｓ２：・・・：Ｔｓｎ−１：Ｔｓｎ＝２⁰：２‐¹：・・・：２‐ⁿ⁺²：２‐ⁿ⁺¹となるように設定する。なお、書き込み期間Ｔａ１〜Ｔａｎの長さは同じである。

１フレーム期間中に発光素子７０４において、発光状態が選択された表示期間Ｔｓの総和を求めることによって、そのフレーム期間におけるその画素の階調が決まる。例えば、ｎ＝８のとき、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｓ８とＴｓ７において画素が発光した場合には１％の輝度が表現でき、Ｔｓ６とＴｓ４とＴｓ１を選択した場合には６０％の輝度が表現できる。

ここで表示装置は、その消費電力をできるだけ少なくするよう望まれている。
携帯情報機器等に組み込まれ利用される場合、特に消費電力を小さくすることが望まれている。

その場合、上述した４ビットの信号を入力して、２⁴の階調を表現する表示装置においては、上位１ビットの信号のみを用いて階調を表現し、表示装置の消費電力を小さくする手法が用いられていた。

この場合の表示モードにおける表示装置の駆動方法を示すタイミングチャートを、図９に示す。第１のサブフレーム期間ＳＦ１において、各画素に信号が入力される。信号が全ての画素に入力されると、対向電位が、電源電位との間に発光素子が発光する程度の電位差を有するように変化する。こうして、各画素の発光素子は、発光状態もしくは非発光状態となる。この第１のサブフレーム期間の動作については、前述した表示モードにおける動作と同じである。

次に、第２のサブフレーム期間においても、同様に書き込み期間において、全ての画素にデジタル映像信号が書き込まれるが、その後の表示期間において、対向電極の電位が、電源電位との間に発光素子が発光する程度の電位差を有するように変化しない。つまり、第２のサブフレーム期間の表示期間においては、画素に入力された信号に関わらず、全ての画素の発光素子は一律に発光しない。この期間を非表示と表記する。

上記第２のサブフレーム期間の動作と同様の動作を、第３のサブフレーム期間及び第４のサブフレーム期間についても繰り返し、１フレーム期間が終了する。
1フレーム期間のうち、画素が表示を行う期間は、第１のサブフレーム期間のみである。こうして、画素の発光素子が発光する回数を減らし、表示装置の消費電力を少なくすることができる。

しかし、このような表示装置では、下位ビットの情報を用いず階調を表現する場合に、上位ビットに対応するサブフレーム期間以外の期間は、表示装置の各画素は表示を行わないが、各駆動回路（ソース信号線駆動回路及びゲート信号線駆動回路）において、デジタル映像信号を各画素に書き込む動作は行われる。このとき、表示装置の各駆動回路には、スタートパルス、クロックパルス等が入力されて動作し続ける。

そのため、少ない情報量で階調表示を行っている場合でも、各駆動回路は、第１の表示モードの駆動におけるサンプリングの動作と同じだけ、デジタル映像信号のサンプリング動作を繰り返すことになる。そのため、サンプリングのために電力が消費され、消費電力を小さくできないといった問題がある。

また、実際に表示を行っているサブフレーム期間以外に、表示を行なっていないサブフレーム期間においては、画素が、一律に発光しない非表示の状態であるため、１フレーム期間あたりの有効な表示期間の割合が少ないといった問題がある。

そこで、表現する階調数を減らした駆動を行う場合に、消費電力が少なく、また、１フレーム期間あたりの有効な表示期間の占める割合が大きい表示装置を提供することを課題とする。

本発明の表示装置では、高階調の表示が可能な第１の表示モードと２階調表示ではあるが低消費電力な第２の表示モードの２つを備え、それぞれを切り換えて使用することができる。第１の表示モードに対して、第２の表示モードでは、表示装置が有する信号制御回路のメモリコントローラによって、メモリへの下位ビットのデジタルビデオ信号の書き込みを無くす。また、メモリからの下位ビットのデジタルビデオ信号の読み出しを無くす。こうして、各駆動回路は、第１の表示モードにおけるデジタル映像信号に対して、情報量を少なくしたデジタル映像信号をソース信号線駆動回路に入力する。この動作に対応して、デスプレイコントローラは、各駆動回路（ソース信号線駆動回路及びゲート信号先駆動回路）に入力するスタートパルス及びクロックパルスの周波数を小さく変化させる。これらによって、表示に関与する書き込み期間及び表示期間を長く設定することができる。

また、スタートパルス、クロックパルスの周波数は変えずに表示期間の長さを長くすることも可能である。さらに、第１の表示モードにくらべて、第２の表示モードは１フレームの期間自体を長く設定することも可能である。また、言うまでもなく、表示内容が確定し、書き込みが必要ない期間においては、スタートパルス、クロックパルスは停止させることが可能である。

上記構成によって、第２の表示モードでは、消費電力が少なく、また、有効な表示期間の占める割合が大きい表示装置を提供することができる。

本発明は、上記構成によって、表示装置の消費電力を抑えることができる。且つ、第２の表示モードにおいて、１フレーム期間あたりの表示期間を長くとることが可能となり、鮮明な画像表示が可能な表示装置を提供することが可能となる。

また、１フレーム期間あたりの発光素子の表示期間を多くとることができるので、１フレームあたりで同じ明るさを表現する場合、発光素子の陽極と陰極間に印加する電圧を小さく設定することができる。こうして、信頼性の高い表示装置を提供することが可能となる。

本発明は、発光素子として、ＯＬＥＤ素子を用いた表示装置だけでなく、ＦＤＰ、ＰＤＰ等その他の自発光型表示装置などについても適用が可能である。

本発明の実施の形態について説明する。ここでは、第１の表示モードを従来例と同様に４ビットの例で説明する。

本発明の表示装置の駆動方法を示すタイミングチャートを図１に示す。

一般に、ｎ（ｎは自然数）ビットのデジタルビデオ信号を入力する表示装置において、第１の表示モードにおいては、ｎビットのデジタル映像信号を用いて、ｎ個のサブフレーム期間ＳＦ１〜ＳＦｎによって２ⁿの階調を表現可能であり、切り換え動作によって、第２の表示モードにおいては、１ビットのデジタル映像信号を用いて、２階調を表現する場合についても応用することができる。

なお、更に一般的に、ｎ（ｎは自然数）ビットのデジタルビデオ信号を入力する表示装置において、第１の表示モードにおいては、ｎビットのデジタル映像信号を入力し、ｒ（ｒは自然数）個のサブフレーム期間を用いてｗ（ｗは、自然数）階調を表現可能であり、切り換え動作によって、第２の表示モードにおいては、１ビットのデジタル映像信号を用い、２階調を表現する場合についても応用することができる。ここで、階調数をサブフレームの２のべき乗にしないのは、表示上で擬似輪郭などの対策を行なう為である。この内容は特願２００１−２５７１６３に記載されている。

４ビットの信号を入力して、２⁴階調を表現する第１の表示モードの場合のタイミングチャートを図１（Ａ）に示す。

1フレーム期間を構成するサブフレーム期間ＳＦ１〜ＳＦ４のそれぞれの表示期間において、各画素の発光もしくは非発光状態が選択される。ここで、対向電位は、書き込み期間中は、電源電位とほぼ同じに設定され、表示期間においては、電源電位との間に発光素子が発光する程度の電位差を有するように変化する。
この動作については、従来例と同様であるので、詳しい説明は省略する。

図１（Ｂ）に、上位１ビットの信号のみを用いて階調を表現する第２の表示モードの場合のタイミングチャートを示す。図１（Ａ）に示した第１の表示モードの場合と比較して、書き込み期間及び表示期間が長く設定されている。

そのため、第２の表示モードにおいて、発光状態が選択された発光素子の輝度は、第１の表示モードにおいて、第１位ビットに対応するサブフレーム期間の表示期間において発光状態が選択された発光素子の輝度と比較して、小さくすることができる。よって、第２の表示モードでは、その表示期間において、発光素子の陽極と陰極間に印加する電圧を小さく設定することができる。

また、図１３に第１の表示モードより第２の表示モードのフレーム期間を長く設定した例を示す。時間階調を用いる場合はフレーム期間はあまり長く設定することはできない。それはフレーム期間を長くするとそれに比例してサブフレーム期間も長くなり、チラツキが目に見えるようになるためである。よって、第１の表示モードはフレーム期間を長くできない。しかし第２の表示モードは２階調であるので、階調起因のチラツキの問題は発生しない。よって、フレーム期間を決めるのは画素での保持時間によってである。ゆえに、画素の容量を大きくする、リークを減らすなどの方策によって、フレーム期間を長くすることが可能になる。フレーム期間が長くなれば、静止画などでは画面の書き込み回数を削減できる為、低電力化を図ることができる。

図３において、発光素子用電源制御回路３０５は、発光素子の対向電極の電位（対向電位）を、書き込み期間中は電源電位とほぼ同じ電位に保たれるようにし、表示期間においては電源電位との間に発光素子が発光する程度の電位差を有するように、制御している。ここで、発光素子用電源制御回路３０５にも、階調コントロール信号３４が入力される。これによって、発光状態を選択された画素において、発光素子が発光する期間が長くなった分、発光素子の両電極間にかける電圧が小さくなるように、発光素子の対向電極の電位を変化させる。

第２の表示モードにおいて、発光素子の両電極間に印加する電圧の大きさを小さくすることができるので、発光素子の、印加される電圧によるストレスを少なくすることできる。

なお、第１の表示モードと第２の表示モードの２つのモードを切り換える表示装置について示したが、第１の表示モードと第２の表示モードの他に、更に細かく、表現する階調の数を変えたモードを設定し、それらの複数の表示モードを切り換えて表示を行う場合に、適用することができる。

ここで、本発明の表示装置のディスプレイが有する画素部の構成としては、従来例において、図７で示した構成の画素を用いることができる。また、それ以外の公知の構成の画素も、自由に用いることができる。

また、発明の表示装置のディスプレイが有するソース信号線駆動回路及びゲート信号線駆動回路についても、公知の構成の回路を自由に用いることができる。

また、本発明は、発光素子として、ＯＬＥＤ素子を用いた表示装置だけでなく、ＦＤＰ、ＰＤＰ等その他の自発光型表示装置などについても適用が可能である。

以下に、本発明の実施例について説明する。

時間階調方式の駆動方法を行うための信号を、ディスプレイのソース信号線駆動回路及びゲート信号線駆動回路に入力する回路について、図６を用いて説明する。

本明細書中では、表示装置に入力される映像信号を、デジタルビデオ信号と呼ぶことにする。なおここでは、４ビットのデジタルビデオ信号を入力して、画像を表示する表示装置を例に説明する。ただし、本発明は４ビットに限定されるものではない。

信号制御回路１０１にデジタルビデオ信号が読み込まれ、ディスプレイ１００にデジタル映像信号（ＶＤ）を出力する。

また、本明細書中では、信号制御回路においてデジタルビデオ信号を編集し、ディスプレイに入力する信号に変換したものを、デジタル映像信号と呼ぶ。

ディスプレイ１００の、ソース信号線駆動回路１１０７及びゲート信号線駆動回路１１０８を駆動するための信号は、ディスプレイコントローラ１０２によって入力されている。

信号制御回路１０１及びディスプレイコントローラ１０２の構成について説明する。

なお、ディスプレイ１００のソース信号線駆動回路１１０７は、シフトレジスタ１１１０、ＬＡＴ（Ａ）１１１１、ＬＡＴ（Ｂ）１１１２によって構成される。他に、図示していないが、レベルシフタやバッファ等を設けてもよい。また、本発明はこのような構成に限定するものではない。

信号制御回路１０１は、ＣＰＵ１０４、メモリＡ１０５、メモリＢ１１２及びメモリコントローラ１０３によって構成されている。

信号制御回路１０１に入力されたデジタルビデオ信号は、メモリコントローラ１０３によって制御されるスイッチを介してメモリＡ１０５に入力される。ここで、メモリＡ１０５は、ディスプレイ１００の画素部１１０９の全画素分の４ビットのデジタルビデオ信号を、記憶可能な容量を有する。メモリＡ１０５に１フレーム期間分の信号が記憶されると、メモリコントローラ１０３によって、各ビットの信号が順に読み出され、デジタル映像信号ＶＤとして、ソース信号線駆動回路に入力される。

メモリＡ１０５に記憶された信号の読み出しが始まると、今度は、メモリＢ１０６にメモリコントローラ１０３を介して次のフレーム期間に対応するデジタルビデオ信号が入力され、記憶され始める。メモリＢ１０６もメモリＡ１０５と同様に、表示装置の全画素分の４ビットのデジタルビデオ信号を記憶可能な容量を有するとする。

このように、信号制御回路１０１は、それぞれ１フレーム期間分ずつの４ビットのデジタルビデオ信号を記憶することができるメモリＡ１０５及びメモリＢ１０６を有し、このメモリＡ１０５とメモリＢ１０６とを交互に用いて、デジタルビデオ信号をサンプリングする。

ここでは、２つのメモリＡ１０５及びメモリＢ１０６を、交互に用いて信号を記憶する信号制御回路１０１について示したが、一般に、複数フレーム分の情報を記憶することができるメモリを有し、これらのメモリを交互に用いることができる。

信号制御回路１０１のメモリＡ１０５及びメモリＢ１０６において、デジタルビデオ信号の入力及び出力を制御するメモリコントローラ１０３の構成について、図１１を用いて説明する。

上記動作を行う、表示装置のブロック図を図４に示す。

表示装置は、信号線制御回路１０１と、ディスプレイコントローラ１０２と、ディスプレイ１００とによって構成されている。

ディスプレイコントローラ１０２は、ディスプレイ１００に、スタートパルスＳＰやクロックパルスＣＬＫを供給している。

信号制御回路１０１は、ＣＰＵ１０４と、メモリＡ１０５と、メモリＢ１０６と、メモリコントローラ１０３によって構成されている。

図４では、４ビットのデジタルビデオ信号を入力し、第１の表示モードにおいて、４ビットのデジタル映像信号を用いて階調を表現する表示装置を例に示している。メモリＡ１０５は、デジタルビデオ信号の第１のビット〜第４のビットの情報をそれぞれ記憶するメモリ１０５＿１〜１０５＿４によって構成されている。同様にメモリＢ１０６も、デジタルビデオ信号の第１のビット〜第４のビットの情報をそれぞれ記憶するメモリ１０６＿１〜１０６＿４によって構成されている。これらの各ビットに対応するメモリはそれぞれ、１ビット分の信号を、１画面を構成する画素数分記憶可能な数の記憶素子を有している。

一般に、ｎビットのデジタル映像信号を用いて階調を表現することが可能な表示装置において、メモリＡは、第１のビット〜第ｎのビットの情報をそれぞれ記憶するメモリ１０５＿１〜１０５＿ｎによって構成される。同様に、メモリＢも、第１のビット〜第ｎのビットの情報をそれぞれ記憶するメモリ１０６＿１〜１０６＿ｎのよって構成される。これらの各ビットに対応するメモリは、それぞれ１ビット分の信号を、１画面を構成する画素数分記憶可能な容量を有している。

メモリコントローラ１０３の構成を、図２に示す。

図２において、メモリコントローラ１０３は、階調制限回路２０１、メモリＲ／Ｗ回路２０２、基準発振回路２０３、可変分周回路２０４、ｘカウンタ２０５ａ、ｙカウンタ２９５ｂ、ｘデコーダ２０６ａ、ｙデコーダ２０６ｂによって構成されている。

上述したメモリＡ及びメモリＢ等のメモリの両方をまとめてメモリと表記する。また、メモリは、複数の記憶素子によって構成される。それらの記憶素子は、（ｘ、ｙ）のアドレスによって選択されるものとする。

ＣＰＵ１０４からの信号が、階調制限回路２０１を介して、メモリＲ／Ｗ回路２０２に入力される。階調制限回路２０１では、第１の表示モードもしくは第２の表示モードのいずれかに応じて、信号をメモリＲ／Ｗ回路２０２に入力する。
メモリＲ／Ｗ回路２０２は、階調制限回路２０１の信号に応じて、各ビットに対応するデジタルビデオ信号それぞれを、メモリに書き込むかどうかを選択する。
同様に、メモリに書き込まれたデジタル映像信号を読み出す動作を選択する。

また、ＣＰＵ１０４からの信号は、基準発振回路２０３に入力される。基準発振回路２０３からの信号は、可変分周回路２０４に入力され、適当な周波数の信号に変換される。ここで、可変分周回路２０４には、第１の表示モードもしくは第２の表示モードのいずれかに応じた階調制限回路２０１からの信号が入力されている。この信号によって、可変分周回路２０４からの信号は、ｘカウンタ２０５ａ及びｘデコーダ２０６ａを介してメモリのｘアドレスを選択する。同様に、可変分周回路からの信号は、ｙカウンタ２０５ｂ及びｙデコーダ２０６ｂに入力され、メモリｙアドレスを選択する。

このような構成のメモリコントローラ１０３を用いることで、高階調表示が必要ない場合に、信号制御回路に入力されるデジタルビデオ信号のうち、メモリに書き込まれ、またメモリから読み出される信号の情報量を抑えることができる。
また、メモリから信号を読み出す周波数を変化させることができる。

また、ディスプレイコントローラ１０２の構成について,以下に説明する。

図３は、本発明のディスプレイコントローラの構成を示した図である。

ディスプレイコントローラ１０２は、基準クロック発生回路３０１、可変分周回路３０２、水平クロック発生回路３０３、垂直クロック発生回路３０４、発光素子用電源３０５によって構成されている。

ＣＰＵ１０４から入力されるクロック信号３１は、基準クロック発生回路３０１に入力され、基準クロックを発生する。この基準クロックは、可変分周回路３０２を介して、水平クロック発生回路３０３及び垂直クロック発生回路３０４に入力される。可変分周回路３０２には、階調コントロール信号３４が入力される。この信号によって、基準クロックの周波数を変化させる。

可変分周回路３０２において基準クロックの周波数を変化させる度合いは、実施者が適宜定めることができる。

また、水平クロック回路３０３には、ＣＰＵ１０４から水平周期を定める、水平周期信号３２が入力され、ソース信号線駆動回路用のクロックパルスＳ＿ＣＬＫ及び、スタートパルスＳ＿ＳＰが出力されている。同様に、垂直クロック発生回路３０４には、ＣＰＵ１０４から垂直周期を定める垂直周期信号３３が入力され、ゲート信号線駆動回路用のクロックパルスＧ＿ＣＬＫ及びスタートパルスＧ＿ＳＰが出力されている。

こうして、信号制御回路のメモリコントローラにおいて、メモリからの下位ビットの信号の読み出しを無くし、また、メモリからの信号の読み出しの周波数を小さくする。この動作に対応して、デスプレイコントローラは、各駆動回路（ソース信号線駆動回路及びゲート信号先駆動回路）に入力するサンプリングパルスＳＰ及びクロックパルスＣＬＫの周波数を小さくし、画像を表現するサブフレーム期間の書き込み期間及び表示期間を長く設定することができる。

例えば、第１の表示モードにおいて、1フレーム期間を４つのサブフレーム期間に分割し、それぞれのサブフレーム期間の表示期間Ｔｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４の比を２⁰：２^-1：２^-2：２^-3として、４ビットのデジタル映像信号を用いて、２⁴の階調を表現する表示装置を考える。簡単にするために、各サブフレーム期間の表示期間Ｔｓ１〜Ｔｓ４の長さを、８、４、２、１とする。また、各サブフレーム期間の書き込み期間Ｔａ１〜Ｔａ４の長さを１とする。また、第２の表示モードにおいて、上位１ビットの信号を用いて階調を表現する場合を考える。

このとき、第２の表示モードにおいて、階調表現に関与するビットに対応する第１の表示モードにおけるサブフレーム期間が、１フレーム期間あたりに占める割合は、９／１９となる。

本発明の構成を用いない場合、例えば、従来例の図９で示したような駆動方法を用いる場合は、第２の表示モードにおいて、１フレーム期間の内の１０／９が、表示に関与しない期間となってしまう。

一方、本発明は上記構成によって、第２の表示モードにおいては、ディスプレイの各駆動回路に入力されるクロック信号等の周波数を変化させ、第１の表示モードにおける書き込み期間の１９／９倍の長さの書き込み期間を設定し、同様に表示期間も、第１の表示モードの第１ビットに対応するサブフレーム期間ＳＦ１の表示期間Ｔｓ１の１９／９倍の長さに設定する。これによって、１フレーム期間を、サブフレーム期間ＳＦ１が占めるようにすることができる。こうして、第２の表示モードにおいて、１フレーム期間中において表示に関与しない期間を減らすことができる。

こうして、第２の表示モードにおいても、１フレーム期間あたりの発光素子の表示期間を多くとることができる。

前述した信号制御回路１０１、メモリコントローラ１０３、ＣＰＵ１０４、メモリ１０５、１０６、ディスプレイコントローラ１０２は、ディスプレイ１００と一体化して画素と同一基板上に形成してもよいし、ＬＳＩチップで形成しディスプレイ１００の基板上にＣＯＧで貼り付けを行なっても良いし、基板上にＴＡＢをもちいて貼り付けを行なってもよいし、ディスプレイとは別の基板上に形成し、電気配線にて接続を行なっても良い。

本実施例では、本発明の表示装置のソース信号線駆動回路の構成例について説明する。ソース信号線駆動回路の構成例を図１５に示す。

ソース信号線駆動回路は、シフトレジスタ１５０１と、走査方向切り換え回路、ＬＡＴ（Ａ）１５０２及びＬＡＴ（Ｂ）１５０３によって構成されている。なお、図１５では、シフトレジスタ１５０１からの出力の１つに対応する、ＬＡＴ（Ａ）１５０２の一部とＬＡＴ（Ｂ）１５０３の一部のみを図示するが、シフトレジスタ１５０１からの全ての出力に対して、同様の構成のＬＡＴ（Ａ）１５０２及びＬＡＴ（Ｂ）１５０３が対応する。

シフトレジスタ１５０１は、クロックドインバータ、インバータ、ＮＡＮＤによって構成されている。シフトレジスタ１５０７には、ソース信号線駆動回路用スタートパルスＳ＿ＳＰが入力され、ソース信号線駆動回路用クロックパルスＳ＿ＣＬＫとその極性が反転した信号であるソース信号線駆動回路用反転クロックパルスＳ＿ＣＬＫＢによって、クロックドインバータが導通状態、非導通状態と変化することによって、ＮＡＮＤから順に、ＬＡＴ（Ａ）１５０２にサンプリングパルスを出力する。

また、走査方向切り換え回路は、スイッチによって構成され、シフトレジスタ１５０１の操作方向を、図面向かって左右に切り換える働きをする。図１５では、左右切り換え信号Ｌ／ＲがＬｏの信号に対応する場合、シフトレジスタ１５０１は、図面向かって左から右に順にサンプリングパルスを出力する。一方、左右切り換え信号Ｌ／ＲがＨｉの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。

各ステージのＬＡＴ（Ａ）１５０２は、クロックドインバータと、インバータによって構成されている。

ここで、各ステージのＬＡＴ（Ａ）１５０２とは、１本のソース信号線に入力する映像信号を取り込むＬＡＴ（Ａ）１５０２を示すものとする。

ここでは、実施の形態において説明した信号制御回路より出力されたデジタル映像信号はＶＤは、ｐ分割（ｐは自然数）されて入力される。つまり、ｐ本のソース信号線への出力に対応する信号が並列に入力される。サンプリングパルスが、バッファを介して、ｐ個のステージのＬＡＴ（Ａ）１５０２のクロックドインバータに同時に入力されると、ｐ分割された入力信号はｐ個のステージのＬＡＴ（Ａ）１５０２において、それぞれ同時にサンプリングされる。

ここでは、ｘ本のソース信号線に信号電流を出力するソース信号線駆動回路を例に説明しているので、１水平期間あたり、ｘ／ｐ個のサンプリングパルスが順にシフトレジスタより出力される。各サンプリングパルスに応じて、ｐ個のステージのＬＡＴ（Ａ）１５０２は、同時にｐ本のソース信号線への出力に対応するデジタル映像信号をサンプリングする。

本明細書中では、このようにソース信号線駆動回路に入力するデジタル映像信号を、ｐ相の並列信号に分割し、ｐ個のデジタル映像信号を１つのサンプリングパルスによって同時に取り込む手法を、ｐ分割駆動と呼ぶことにする。図１５では４分割を行なっている。

上記分割駆動を行うことによって、ソース信号線駆動回路のシフトレジスタのサンプリングにマージンを持たせることができる。こうして表示装置の信頼性を向上させることができる。

各ステージのＬＡＴ（Ａ）１５０２に１水平期間の信号がすべて入力されると、ラッチパルスＬＳ及びその極性が反転した、反転ラッチパルスＬＳＢが入力されて、各ステージのＬＡＴ（Ａ）１５０２に入力された信号を各ステージのＬＡＴ（Ｂ）１５０３へ一斉に出力する。

なお、ここで各ステージのＬＡＴ（Ｂ）１５０３とは、各ステージのＬＡＴ（Ａ）１５０２からの信号をそれぞれ入力する、ＬＡＴ（Ｂ）回路１５０３のことを示すとする。

ＬＡＴ（Ｂ）１５０３の各ステージは、クロックドインバータ及び、インバータによって構成されている。ＬＡＴ（Ａ）１５０２の各ステージより出力された信号は、ＬＡＴ（Ｂ）１５０３に保持されると同時に、各ソース信号線Ｓ１〜Ｓｘに出力される。

なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。

シフタレジスタ１５０１及びＬＡＴ（Ａ）１５０２、ＬＡＴ（Ｂ）１５０３に入力されるスタートパルスＳ＿ＳＰ、クロックパルスＳ＿ＣＬＫ等は、発明の実施の形態で示したディスプレイコントローラから入力されている。

本発明では、ビット数の少ないデジタル映像信号を、ソース信号線駆動回路のＬＡＴ（Ａ）に入力する動作を、信号制御回路によって行い、同時に、ソース信号線駆動回路のシフトレジスタに入力されるクロックパルスＳ＿ＣＬＫや、スタートパルスＳ＿ＳＰ等の周波数を小さくする動作を、ディスプレイコントローラによって行う。

こうして、第２の表示モードにおいて、ソース信号線駆動回路がデジタル映像信号をサンプリングする動作を少なくして、表示装置の消費電力を抑えることができる。

なお、本発明の表示装置は、本実施例のソース信号線駆動回路の構成に限らず、公知の構成のソース信号線駆動回路を自由に用いることができる。

本実施例では、本発明の表示装置のゲート信号線駆動回路の構成例について説明する。

ゲート信号線駆動回路は、シフトレジスタ、走査方向切り換え回路等によって構成されている。なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。

シフトレジスタには、スタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫ等が入力されて、ゲート信号線選択信号を出力している。

ゲート信号線駆動回路の構成について、図１６を用いて説明する。

シフトレジスタ３６０１は、クロックドインバータ３６０２と３６０３、インバータ３６０４、ＮＡＮＤ３６０７によって構成されている。シフトレジスタ２６０１には、スタートパルスＧ＿ＳＰが入力され、クロックパルスＧ＿ＣＬＫとその極性が反転した信号である反転クロックパルスＧ＿ＣＬＫＢによって、クロックドインバータ３６０２及び３６０３が導通状態、非導通状態と変化することによって、ＮＡＮＤ３６０７から順に、サンプリングパルスを出力する。

また、走査方向切り換え回路は、スイッチ３６０５及びスイッチ３６０６によって構成され、シフトレジスタの操作方向を、図面向かって左右に切り換える働きをする。図１５では、走査方向切り換え信号Ｕ／ＤがＬｏの信号に対応する場合、シフトレジスタは、図面向かって左から右に順に、サンプリングパルスを出力する。一方、走査方向切り換え信号Ｕ／ＤがＨｉの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。

シフトレジスタから出力されたサンプリングパルスは、ＮＯＲ３６０８に入力され、イネーブル信号ＥＮＢと演算される。この演算は、サンプリングパルスのなまりによって、となり合うゲート信号線が同時に選択される状況を防ぐために行われる。ＮＯＲ３６０８から出力された信号は、バッファ３６０９、３６１０を介して、ゲート信号線Ｇ１〜Ｇｙに出力される。

なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。

シフタレジスタに入力されるスタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫ等は、実施の形態で示したディスプレイコントローラから入力されている。

本発明では、第２の表示モードにおいて、ゲート信号線駆動回路のシフトレジスタに入力されるクロックパルスＧ＿ＣＬＫや、スタートパルスＧ＿ＳＰ等の周波数を小さくする動作を、ディスプレイコントローラによって行う。

図１６において示したゲート信号先駆動回路を駆動させる際の動作を、図１８に示す。

こうして、下第２の表示モードにおいて、ゲート信号線駆動回路のサンプリングの動作を少なくし、表示装置の消費電力を抑えることができる。

なお、本発明の表示装置は、本実施例のゲート信号線駆動回路の構成に限らず、公知の構成のゲート信号線駆動回路を自由に用いることができる。

本実施例は、実施例１と自由に組み合わせて実施することが可能である。

時間階調を用いた表示装置では以上に述べてきた、アドレス期間と表示期間を分離する方式のほかに、書き込みと表示を同時に行なうような駆動方法も提案されている。具体的には図８に示すような画素構成を用いたものが、特開２００１−３４３９３３に開示されている。この方式では従来のスイッチングＴＦＴ、駆動ＴＦＴのほかに消去ＴＦＴを追加し、階調数を向上させることができる。

具体的には、ゲート信号線駆動回路を複数もうけて、第１の信号線駆動回路で書き込みを行い、全ラインが書き込み終わる前に第二の信号線駆動回路で消去を行なうものである。４ビット程度では余り効力はないが、階調が６ビット以上になる場合や、擬似輪郭対策でサブフレームを多く増やさねばならない場合には、非常に有効な対策である。本発明はこのような駆動方法をとる表示装置においても適応可能である。図１０にこの場合のタイミングチャートを示す。図１０では４ビット目で表示期間を短縮するのに使用している。本実施例は実施例１〜３と自由に組み合わせることができる。

また、表示できる階調数は少ないが、実施例４と同様にアドレス期間と表示期間を同時に行なう方式も提案されている。この場合のタイミングチャートを図１１に示す。この場合の画素構成は図７に示すような従来と同じものである。消去の期間がなく、アドレス期間より短い表示期間が構成できないため、第１の表示モードにおける階調数が少ないという欠点があるが、回路構成が簡単にできるため、廉価版の表示装置に適応が可能である。本実施例は実施例１〜３と自由に組み合わせることができる。

また、以上では時間階調を定電圧駆動、すなわち、画素中の駆動ＴＦＴを線型領域で動作させることにより、外部の電源電圧がそのまま発光素子にかかるように駆動している。しかし、この方式は、発光素子が劣化し、印加電圧対輝度の特性が変化すると、焼きつきになって、表示が悪化すると言う欠点がある。そのため、定電流駆動、すなわち、画素中の駆動ＴＦＴを飽和領域で動作させることにより、駆動ＴＦＴを電流源として使う駆動法がある。この場合においても、駆動ＴＦＴの動作期間を制御することにより、時間階調は可能である。それについての記述は特願２００１−２２４４２２に記載されているが、本発明はこのような定電流時間階調についても、適応が可能である。図１２に示すのは駆動用ＴＦＴの動作点である。定電流駆動をおこなう場合には動作点２７０５があるような飽和領域で、低電圧駆動を行なう場合には動作点２７０６があるような線型領域で動作をおこなう。

本実施例では、本発明の表示装置を利用した電子機器について図１４を用いて説明する。

図１４（Ａ）に本発明の表示装置を用いた携帯情報端末の模式図を示す。携帯情報端末は、本体２７０１ａ、操作スイッチ２７０１ｂ、電源スイッチ２７０１ｃ、アンテナ２７０１ｄ、表示部２７０１ｅ、外部入力ポート２７０１ｆによって構成されている。本発明の表示装置は、表示部２７０１ｅに用いることができる。

図１４（Ｂ）に本発明の表示装置を用いたパーソナルコンピュータの模式図を示す。パーソナルコンピュータは、本体２７０２ａ、筐体２７０２ｂ、表示部２７０２ｃ、操作スイッチ２７０２ｄ、電源スイッチ２７０２ｅ、外部入力ポート２７０２ｆによって構成されている。本発明の表示装置は、表示部２７０２ｃに用いることができる。

図１４（Ｃ）に本発明の表示装置を用いた画像再生装置の模式図を示す。画像再生装置は、本体２７０３ａ、筐体２７０３ｂ、記録媒体２７０３ｃ、表示部２７０３ｄ、音声出力部２７０３ｅ、操作スイッチ２７０３ｆによって構成されている。本発明の表示装置は、表示部２７０３ｄに用いることができる。

図１４（Ｄ）に本発明の表示装置を用いたテレビの模式図を示す。テレビは、本体２７０４ａ、筐体２７０４ｂ、表示部２７０４ｃ、操作スイッチ２７０４ｄによって構成されている。本発明の表示装置は、表示部２７０４ｃに用いることができる。

図１４（Ｅ）に本発明の表示装置を用いたヘッドマウントディスプレイの模式図を示す。ヘッドマウントディスプレイは、本体２７０５ａ、モニター部２７０５ｂ、頭部固定バンド２７０５ｃ、表示部２７０５ｄ、光学系２７０５ｅによって構成されている。本発明の表示装置は、表示部２７０５ｄに用いることができる。

図１４（Ｆ）に本発明の表示装置を用いたビデオカメラの模式図を示す。ビデオカメラは、本体２７０６ａ、筐体２７０６ｂ、接続部２７０６ｃ、受像部２００６ｄ、接眼部２７０６ｅ、バッテリー２７０６ｆ、音声入力部２７０６ｇ、表示部２７０６ｈによって構成されている。本発明の表示装置は、表示部２７０６ｈに用いることができる。

本発明は、上記応用電子機器に限定されず、様々な電子機器に応用することができる。

本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。

本発明の表示装置の駆動方法を示すタイミングチャートを示す図。 本発明の表示装置のメモリコントローラの構成を示す図。 本発明の表示装置のディスプレイコントローラの構成を示す図。 本発明の表示装置の構成を示すブロック図。 時間階調方式の駆動方法を示すタイミングチャートを示す図。 本発明の表示装置の構成を示すブロック図。 表示装置の画素部の構成を示す図。 表示装置の画素の構成を示す図。 従来の表示装置の駆動方法を示すタイミングチャートを示す図。 本発明の表示装置の駆動方法を示すタイミングチャートを示す図。 本発明の表示装置の駆動方法を示すタイミングチャートを示す図。 本発明の駆動ＴＦＴの動作条件を示す図。 本発明の表示装置の駆動方法を示すタイミングチャートを示す図。 本発明の表示装置を用いた電子機器を示す図。 本発明の表示装置のソース信号線駆動回路の構成を示す図。 本発明の表示装置のゲート信号線駆動回路の構成を示す図。

Claims (12)

1. 第１の表示モード及び第２の表示モードを有する表示装置であって、
   前記第１の表示モードは、１フレーム期間中にｎ個（ｎは自然数）のサブフレーム期間を有し、
   前記第２の表示モードは、前記１フレーム期間中に１個のサブフレーム期間を有し、
   前記第１の表示モードにおいて、前記１フレーム期間中に、発光素子の発光状態または非発光状態を選択するｎビットの信号を第１の映像信号として画素に入力する手段と、
   前記第２の表示モードにおいて、前記１フレーム期間中に、前記ｎビットの信号のうち上位１ビットの信号を第２の映像信号として前記画素に入力する手段と、
   前記第２の表示モードのサブフレーム期間の長さを、前記第１の表示モードの前記上位１ビットの信号に対応するサブフレーム期間の長さより長くする手段と、
   前記第２の表示モードのサブフレーム期間において前記画素に含まれ発光状態が選択された前記発光素子の輝度を、前記第１の表示モードの前記ｎビットの信号のうち最上位ビットの信号に対応するサブフレーム期間において前記画素に含まれ発光状態が選択された前記発光素子の輝度より小さくする手段と、を有することを特徴とする表示装置。
2. 請求項１において、前記第１の表示モードにおける１フレーム期間より前記第２の表示モードにおける１フレーム期間を長くする手段を有することを特徴とする表示装置。
3. 請求項１又は２において、駆動回路に入力するサンプリングパルス及びクロックパルスの周波数を変化させる手段を有することを特徴とする表示装置。
4. 請求項１乃至３のいずれか一において、前記画素は前記発光素子に電気的に接続された駆動トランジスタを有し、前記駆動トランジスタは飽和領域で動作することを特徴とする表示装置。
5. 請求項１乃至３のいずれか一において、前記画素は前記発光素子に電気的に接続された駆動トランジスタを有し、前記駆動トランジスタは線形領域で動作することを特徴とする表示装置。
6. 請求項１乃至５のいずれか一において、前記画素に含まれる前記発光素子の対向電極の電位を変化させる手段を有することを特徴とする表示装置。
7. 第１の表示モード及び第２の表示モードを有する表示装置の駆動方法であって、
   前記第１の表示モードは、１フレーム期間中のｎ個（ｎは自然数）のサブフレーム期間を用いて表示を行い、
   前記第２の表示モードは、前記１フレーム期間中の１個のサブフレーム期間を用いて表示を行い、
   前記第１の表示モードにおいて、前記１フレーム期間中に、発光素子の発光状態または非発光状態を選択するｎビットの信号を第１の映像信号として画素に入力し、
   前記第２の表示モードにおいて、前記１フレーム期間中に、前記ｎビットの信号のうち上位１ビットの信号を第２の映像信号として前記画素に入力し、
   前記第２の表示モードのサブフレーム期間の長さを、前記第１の表示モードの前記上位１ビットの信号に対応するサブフレーム期間の長さより長くし、
   前記第２の表示モードのサブフレーム期間において前記画素に含まれ発光状態が選択された前記発光素子の輝度を、前記第１の表示モードの前記ｎビットの信号のうち最上位ビットの信号に対応するサブフレーム期間において前記画素に含まれ発光状態が選択された前記発光素子の輝度より小さくすることを特徴とする表示装置の駆動方法。
8. 請求項７において、前記第１の表示モードにおける１フレーム期間より前記第２の表示モードにおける１フレーム期間を長くすることを特徴とする表示装置の駆動方法。
9. 請求項７又は８において、駆動回路に入力するサンプリングパルス及びクロックパルスの周波数を変化させることを特徴とする表示装置の駆動方法。
10. 請求項７乃至９のいずれか一において、前記画素は前記発光素子に電気的に接続された駆動トランジスタを有し、前記駆動トランジスタは飽和領域で動作することを特徴とする表示装置の駆動方法。
11. 請求項７乃至９のいずれか一において、前記画素は前記発光素子に電気的に接続された駆動トランジスタを有し、前記駆動トランジスタは線形領域で動作することを特徴とする表示装置の駆動方法。
12. 請求項７乃至１１のいずれか一において、前記画素に含まれる前記発光素子の対向電極の電位を変化させることを特徴とする表示装置の駆動方法。

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