JP4771395B2

JP4771395B2 - 表示装置及びその駆動方法並びに電子機器

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Publication number: JP4771395B2
Application number: JP2003361179A
Authority: JP
Inventors: 正己遠藤; 潤小山; 利彦齋藤
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2002-10-21
Filing date: 2003-10-21
Publication date: 2011-09-14
Anticipated expiration: 2023-10-21
Also published as: JP2004163919A

Description

本発明は、表示装置に関するものであり、特に発光素子を用い、メモリの制御回路を有する表示装置に関するものである。メモリの制御回路とは、ＳＲＡＭをはじめとするメモリへの書き込み及び読み取りの制御を行うものである。

発光素子を画素毎に配置し、それらの発光素子の発光を制御することによって、画像を表示を行う表示装置について以下に説明する。

ここで本明細書中では、発光素子は、電界が生じると発光する有機化合物層を、陽極及び陰極で挟んだ構造を有する素子（ＯＬＥＤ素子）を示すものとして説明を行うが、これに限定されない。

また、本明細書中において、発光素子とは、一重項励起子から基底状態に遷移する際の発光（蛍光）を利用するものと、三重項励起子から基底状態に遷移する際の発光（燐光）を利用するものの両方を示すものとして説明を行う。

有機化合物層としては、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が挙げられる。発光素子は、基本的に、陽極／発光層／陰極の順に積み重ねた構造で示されるが、この他に、陽極／正孔注入層／発光層／電子注入層／陰極の順に積み重ねた構造や、陽極／正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層／陰極の順に積み重ねた構造などがある。

表示装置は、ディスプレイと、ディスプレイに信号を入力する周辺回路によって構成されている。

ディスプレイの構成について、図８にブロック図を示す。

図８において、ディスプレイ２０００は、ソース信号線駆動回路２１０７と、ゲート信号線駆動回路２１０８と、画素部２１０９とによって構成されている。画素部は、マトリクス状に画素が配置された構成なっている。

各画素に、薄膜トランジスタ（以下、ＴＦＴと表記する）が配置されている。ここでは、画素毎に２つのＴＦＴを配置し、各画素の発光素子の発光を制御する手法について説明する。

図９に、表示装置の画素部の構成を示す。

画素部２７００には、ソース信号線Ｓ１〜Ｓｘ、ゲート信号線Ｇ１〜Ｇｙ、電源供給線Ｖ１〜Ｖｘが配置され、ｘ（ｘは自然数）列ｙ（ｙは自然数）行の画素が配置されている。各画素２７０５は、スイッチング用ＴＦＴ２７０１と、駆動用ＴＦＴ２７０２と、保持容量２７０３と、発光素子２７０４をそれぞれ有している。

画素は、ソース信号線Ｓ１〜Ｓｘのうちの１本Ｓと、ゲート信号線Ｇ１〜Ｇｙのうちの１本Ｇと、電源供給線Ｖ１〜Ｖｘのうちの１本Ｖと、スイッチング用ＴＦＴ２７０１と、駆動用ＴＦＴ２７０２と、保持容量２７０３と、発光素子２７０４とによって構成されている。

スイッチング用ＴＦＴ２７０１のゲート電極は、ゲート信号線Ｇに接続され、スイッチング用ＴＦＴ２７０１のソース領域とドレイン領域は、一方はソース信号線Ｓに接続され、もう一方は、駆動用ＴＦＴ２７０２のゲート電極もしくは、保持容量２７０３の一方の電極に接続されている。駆動用ＴＦＴ２７０２のソース領域とドレイン領域は、一方は、電源供給線Ｖに接続され、もう一方は、発光素子２７０４の陽極もしくは陰極に接続されている。保持容量２７０３の２つの電極のうち、駆動用ＴＦＴ２７０２及びスイッチング用ＴＦＴ２７０１に接続されていない側は、電源供給線Ｖに接続されている。

ここで本明細書中では、駆動用ＴＦＴ２７０２のソース領域もしくはドレイン領域が、発光素子２７０４の陽極と接続されている場合、発光素子２７０４の陽極を画素電極と呼び、陰極を対向電極と呼ぶ。一方、駆動用ＴＦＴ２７０２のソース領域もしくはドレイン領域が、発光素子２７０４の陰極と接続されている場合、発光素子２７０４の陰極を画素電極と呼び、陽極を対向電極と呼ぶ。

また、電源供給線Ｖに与えられる電位を電源電位といい、対向電極に与えられる電位を対向電位と呼ぶことにする。

スイッチング用ＴＦＴ２７０１及び駆動用ＴＦＴ２７０２は、ｐチャネル型ＴＦＴでもｎチャネル型ＴＦＴでも構わないが、発光素子２７０４の画素電極が陽極の場合、駆動用ＴＦＴ２７０２は、ｐチャネル型ＴＦＴが望ましく、スイッチング用ＴＦＴ２７０１は、ｎチャネル型ＴＦＴが望ましい。一方、画素電極が、陰極の場合、駆動用ＴＦＴ２７０２は、ｎチャネル型ＴＦＴが望ましく、スイッチング用ＴＦＴ２７０１は、ｐチャネル型ＴＦＴが望ましい。

上記構成の画素において、画像を表示する際の動作を以下に説明する。

ゲート信号線Ｇに信号が入力されて、スイッチング用ＴＦＴ２７０１のゲート電極の電位が変化し、ゲート電圧が変化する。こうして導通状態となったスイッチング用ＴＦＴ２７０１のソース・ドレイン間を介して、ソース信号線Ｓより駆動用ＴＦＴ２７０２のゲート電極に信号が入力される。また、保持容量２７０３に信号が保持される。駆動用ＴＦＴ２７０２のゲート電極に入力された信号によって、駆動用ＴＦＴ２７０２のゲート電圧が変化し、ソース・ドレイン間が導通状態となる。電源供給線Ｖの電位が、駆動用ＴＦＴ２７０２を介して、発光素子２７０４の画素電極に与えられる。こうして、発光素子２７０４は発光する。

このような構成の画素において、階調を表現する手法について説明する。階調の表現の方法には、大きくわけて、アナログ方式とデジタル方式とがある。アナログ方式と比べて、デジタル方式は、ＴＦＴのばらつきに強いと言う点で有利である。ここでは、デジタル方式の階調表現方法に注目する。デジタル方式の階調表現方法として、時間階調方式が挙げられる。時間階調方式の駆動方式について、以下に詳しく説明する。

この方式の駆動方法では、表示装置の各画素が発光する期間を制御することによって、階調を表現する手法である。１画像を表示する期間を１フレーム期間とすると、１フレーム期間は、複数のサブフレーム期間に分割される。

サブフレーム期間毎に、点灯もしくは非点灯とし、つまり、各画素の発光素子を発光させるかさせないして、１フレーム期間あたりに発光素子が発光する期間を制御し、各画素の階調が表現される。

この時間階調方式の駆動方法について、図１０のタイミングチャートを用いて詳しく説明する。なお、図１０においては、４ビットのデジタル映像信号を用いて階調を表現する場合の例を示す。なお、画素及び画素部の構成としては、図９に示したものを参照する。ここで、対向電位は、外部電源（図示せず）によって、電源供給線Ｖ１〜Ｖｘの電位（電源電位）と同じ程度の電位か、電源供給線Ｖ１〜Ｖｘの電位との間に、発光素子２７０４が発光する程度の電位差かを有するように切り換えることができる。

１フレーム期間Ｆは、複数のサブフレーム期間ＳＦ１〜ＳＦ４に分割される。第１のサブフレーム期間ＳＦ１において、はじめにゲート信号線Ｇ１が選択され、ゲート信号線Ｇ１にゲート電極が接続されたスイッチング用ＴＦＴ２７０１を有する画素においてそれぞれ、ソース信号線Ｓ１〜Ｓｘからデジタル映像信号が入力される。この入力されたデジタル映像信号によって、各画素の駆動用ＴＦＴ２７０２は、オンの状態もしくはオフの状態となる。

ここで本明細書中では、ＴＦＴがオンの状態とは、そのゲート電圧によって、ソース・ドレイン間が導通状態であることを示すとする。また、ＴＦＴがオフの状態とは、そのゲート電圧によって、ソース・ドレイン間が、非導通状態であることを示すとする。

このとき、発光素子２７０４の対向電位は、電源供給線Ｖ１〜Ｖｘの電位（電源電位）とほぼ等しく設定されているので、駆動用ＴＦＴ２７０２がオンの状態となった画素においても発光素子２７０４は発光しない。全てのゲート信号線Ｇ１〜Ｇｙについて以上の動作を繰り返し、書き込み期間Ｔａ１が終了する。なお、第１のサブフレーム期間ＳＦ１の書き込み期間をＴａ１と呼ぶ。一般に第ｊ（ｊは自然数）のサブフレーム期間の書き込み期間をＴａｊと呼ぶことにする。

書き込み期間Ｔａ１が終了すると対向電位が、電源電位との間に発光素子２７０４が発光する程度の電位差を有するように変化する。こうして表示期間Ｔｓ１が始まる。なお、第１のサブフレーム期間ＳＦ１の表示期間をＴｓ１と呼ぶ。一般に第ｊ（ｊは自然数）のサブフレーム期間の表示期間をＴｓｊと呼ぶことにする。表示期間Ｔｓ１において、各画素の発光素子２７０４は、入力された信号に応じて、発光もしくは非発光の状態となる。

上記動作を全てのサブフレーム期間ＳＦ１〜ＳＦ４について繰り返し、１フレーム期間Ｆ１が終了する。ここで、サブフレーム期間ＳＦ１〜ＳＦ４の表示期間Ｔｓ１〜Ｔｓ４の長さを適宜設定し、１フレーム期間Ｆあたりで、発光素子２７０４が発光したサブフレーム期間の表示期間の累計によって階調を表現する。つまり、１フレーム期間中の点灯時間の総和をもって階調を表現する。

一般に、ｎビットのデジタルビデオ信号を入力して、２ⁿ階調を表現する手法について説明する。このとき、例えば、１フレーム期間をｎ個のサブフレーム期間ＳＦ１〜ＳＦｎに分割し、各サブフレーム期間ＳＦ１〜ＳＦｎの表示期間Ｔｓ１〜Ｔｓｎの長さの比が、Ｔｓ１：Ｔｓ２：・・・：Ｔｓｎ−１：Ｔｓｎ＝２⁰：２‐¹：・・・：２‐ⁿ⁺²：２‐ⁿ⁺¹となるように設定する。なお、書き込み期間Ｔａ１〜Ｔａｎの長さは同じである。

１フレーム期間中に発光素子２７０４において、発光状態が選択された表示期間Ｔｓの総和を求めることによって、そのフレーム期間におけるその画素の階調が決まる。例えば、ｎ＝８のとき、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｓ８とＴｓ７において画素が発光した場合には１％の輝度が表現でき、Ｔｓ６とＴｓ４とＴｓ１を選択した場合には６０％の輝度が表現できる。

このような時間階調で表示するためには時間階調用に信号を変換する回路が必要である。従来用いられている制御回路の概略図を図２に示す。制御回路２００はデータを記憶するメモリＡ２０１およびメモリＢ２０２、データを読み取り、メモリへの書き込みを行う論理回路（Ｗ−ＬＯＧＩＣ２０３）、メモリからの読み取りを行い、出力を行う論理回路（Ｒ−ＬＯＧＩＣ２０４）から構成される。

図３に従来の制御回路のタイムチャートを示す。Ｗ−ＬＯＧＩＣ２０３に入力されたデジタルデータを時間階調方式に合わせたデータにするために、メモリＡ２０１およびメモリＢ２０２を使って、交互にデータの書き込み及び読み取りを行う。

Ｒ−ＬＯＧＩＣ２０４がメモリＡ２０１に記憶された信号の読み出しを行うと、同時にメモリＢ２０２にＷ−ＬＯＧＩＣ２０３を介して次のフレーム期間に対応するデジタルビデオ信号が入力され、記憶され始める。

このように、制御回路２００は、それぞれ１フレーム期間分ずつのデジタルビデオ信号を記憶することができるメモリＡ２０１及びメモリＢ２０２を有し、このメモリＡ２０１とメモリＢ２０２とを交互に用いて、デジタルビデオ信号をサンプリングする。

このとき、従来の方法ではメモリＡ２０１またはメモリＢ２０２に書き込んだ後、再び読み取り信号が来るまでＷａｉｔ（待機）状態に置かれる。また、メモリＡ２０１およびメモリＢ２０２の書き込みと読み取りの機能変換はより時間のかかる読み取り側にタイミングを合わせて行う（図３）。

従来の方法においては、読み取り時間を書き込み時間よりも十分長く設定していた。そのため、書き込みを随時行い、読み取りが終わってから動作の機能を入れ替える方式でも問題はなかった。

しかし、メモリへの読み取りと書き込みにかかる時間に差がほとんどないような駆動方法では従来のように書き込み後読み取りが行なわれるまでＷａｉｔ状態を続ける方法ではメモリへ書き込むタイミングが遅くなってしまい、結果としてフレーム周波数が落ちてしまうという課題があった。

上述した従来技術の課題を解決するために、本発明においては以下の手段を講じた。すなわち、あるタイミングのときに読み取り信号と書き込み信号の状態を読み取ることにより、同期を取り２つのメモリのどちらに書き込みを行うか信号を通じて決定することにした。

つまりデータを記憶する第１のメモリおよび第２のメモリと、
データを読み取り、第１のメモリまたは第２のメモリへデータを書き込む書き込み装置と、
第１のメモリまたは第２のメモリからデータを読み取り、データの出力を行う読み取り装置と、
書き込み装置と読み取り装置の状態から第１のメモリおよび第２のメモリへの書き込みおよび読み取りの機能を決定する手段と、
第１のメモリおよび第２のメモリへの書き込みを選択する第１のメモリセレクタおよび第１のメモリおよび第２のメモリから読み取りを選択する第２のメモリセレクタと、
を備える表示装置により、
書き込み装置および読み取り装置の同期をとることができ、課題を解決する事ができる。

書き込み装置と読み取り装置の状態から第１のメモリ及び第２のメモリへの書き込み及び読み取りの役割を決定する手段として、
書き込み装置の状態を第１の信号で表し、読み取り装置の状態を第２の信号で表し、
第３の信号は第１のメモリ及び第２のメモリへの書き込みと読み込みの役割を決定し、第１の信号及び第２の信号が第２の状態になったときに反転して第１のメモリ及び第２のメモリの役割を入れ替え、
第４の信号は第３の信号の保持を行い、
２個のメモリはそれぞれ書き込みと読み取りの役割が与えられ、
第１の信号を読み取り装置に、また第２の信号を書き込み装置に随時入力し、
書き込み装置が書き込みを行っている状態ならば第１の信号および第２の信号は第１の状態となり、よって第３の信号は反転されず、第４の信号は第３の信号の状態を上書きし、
書き込み装置が待機状態ならば第１の信号が第２の状態になり、第２の信号もまた第２の状態となって第４の信号が反転して、２個のメモリの書き込みと読み取りの役割が入れ替わり、第２の信号は再び第１の状態に戻り、
第４の信号は第３の信号と比較を行い、第３の信号の状態が変わった時点で第１の信号の状態を第１の状態に戻すことで書き込み装置は再び書き込みを開始させるような回路を備える。

また読み取り装置および書き込み装置はＦＰＧＡであってもよく、ＬＳＩでもよい。また、表示装置と同一基板上に構成されていてもよい。さらにメモリをＦＰＣ上に実装しても良く、基板上に実装しても良い。

この事により、メモリへの読み取りと書き込みにかかる時間に差がほとんどないような場合でも最適な期間に動作の機能を入れ替えることができるため、フレーム周波数が低下するという課題が解決される。

発光素子を用いた表示装置において、本発明の制御回路を用いる事により効率良くメモリへの書き込みと読み取りの切り替えをすることでフレーム周波数の低下を防ぐことができる。

（実施の形態１）
図１に、本発明の代表的な構成をブロック図で示す。

制御回路１００はメモリＡ１０１およびメモリＢ１０２、メモリ書き込み用Ｓｅｌｅｃｔｏｒ１０３、出力用Ｓｅｌｅｃｔｏｒ１０４、メモリへの書き込みを行う論理回路（Ｗ−ＬＯＧＩＣ１０５）、メモリからの読み取りを行い、出力を行う論理回路（Ｒ−ＬＯＧＩＣ１０６）から構成される。Ｗ−ＬＯＧＩＣ１０５にｖｉｄｅｏｄａｔａが入力されると、Ｗ−ＬＯＧＩＣ１０５はメモリ書き込み用Ｓｅｌｅｃｔｏｒ１０３によって選択されるメモリＡ１０１またはメモリＢ１０２のどちらかに書き込む。このとき、Ｒ−ＬＯＧＩＣ１０６の読み取るメモリとして、Ｓｅｌｅｃｔｏｒ１０３が選択したメモリではない方のメモリが出力用Ｓｅｌｅｃｔｏｒ１０４によって選択され読み出しが行われる。つまり書き込み用Ｓｅｌｅｃｔｏｒ１０３はどちらのメモリに書きこむかを選択し、出力用Ｓｅｌｅｃｔｏｒ１０４はどちらのメモリから読み出すかを選択する。

同期をとる方法として、ＳＹＮＣ、ＷＦＬＡＧ、ＲＦＬＡＧ、ＲＡＭ＿ＳＥＬＥＣＴの信号を新たに導入する。Ｗ−ＬＯＧＩＣ１０５がメモリへの書き込み状態ＷＦＬＡＧをＲ−ＬＯＧＩＣ１０６に、またメモリからの読み取り状態ＲＦＬＡＧをＷ−ＬＯＧＩＣ１０５に随時入力する。
ＲＡＭ＿ＳＥＬＥＣＴはＷＦＬＡＧ、ＲＦＬＡＧの各状態からどちらのメモリに書き込むかを決定する。そしてＲＡＭ＿ＳＥＬＥＣＴにより決定されたメモリをＳｅｌｅｃｔｏｒが選択する。Ｒ−ＬＯＧＩＣ１０６はＲＡＭ＿ＳＥＬＥＣＴの保持を行い、ＳＹＮＣが入力された時に、現時点のＲＡＭ＿ＳＥＬＥＣＴと比較を行う。

図１の構成ではＲ−ＬＯＧＩＣ１０６がＲＡＭ＿ＳＥＬＥＣＴの保持を行っているが、もちろんＷ−ＬＯＧＩＣ１０５にＲＡＭ＿ＳＥＬＥＣＴの保持を行わせても良い。

図４にＷ−ＬＯＧＩＣ１０５とＲ−ＬＯＧＩＣ１０６の動作を示すタイミングチャートを示す

Ｗ−ＬＯＧＩＣ１０５がＷｒｉｔｅ状態ならＷＦＬＡＧはＬｏｗであり、ＷＦＬＡＧのＬｏｗがＲ−ＬＯＧＩＣ１０６に入力されるとＲＦＬＡＧもＬｏｗになる。

Ｗ−ＬＯＧＩＣ１０５がＷａｉｔ状態になるとＷＦＬＡＧはＨｉｇｈになり、ＷＦＬＡＧのＨｉｇｈがＲ−ＬＯＧＩＣ１０６に入力されるとＲＦＬＡＧもＨｉｇｈになる。そして、ＷＦＬＡＧがＨｉｇｈかつＲＦＬＡＧがＨｉｇｈの状態であり、Ｒ−ＬＯＧＩＣ１０６が出力用Ｓｅｌｅｃｔｏｒ１０４によって選択されているメモリからデータの読み取りを終えるとＲＦＬＡＧはＬｏｗになる。そのＲＦＬＡＧがＬｏｗになるタイミングでＲＡＭ＿ＳＥＬＥＣＴは反転しＳｅｌｅｃｔｏｒ１０３およびＳｅｌｅｃｔｏｒ１０４の選択するメモリが切り替わる。

ＳＹＮＣが入力された時点で、Ｒ−ＬＯＧＩＣ１０６に保持されたＲＡＭ＿ＳＥＬＥＣＴと現時点でのＲＡＭ＿ＳＥＬＥＣＴと比較を行う。そしてＷａｉｔ期間中にＲＡＭ＿ＳＥＬＥＣＴが反転してＲ−ＬＯＧＩＣ１０６に保持されているＲＡＭ＿ＳＥＬＥＣＴの状態と異なっている場合にＷＦＬＡＧがＬｏｗになり、再びＷ−ＬＯＧＩＣ１０５はＷｒｉｔｅ状態になる。

図５に書き込み、読み取りのタイミングと同期の取り方のタイムチャートを示す。ＳＹＮＣが入力されるとＲ−ＬＯＧＩＣ１０６はＲＡＭ＿ＳＥＬＥＣＴの状態を書き込む。Ｗｒｉｔｅ（ＷＦＬＡＧがＬｏｗ）期間中は新しいＲＡＭ＿ＳＥＬＥＣＴの状態が上書きされ、Ｗａｉｔ（ＷＦＬＡＧがＨｉｇｈ）期間中ではそのままである。

そしてＷａｉｔ期間中にＲＡＭ＿ＳＥＬＥＣＴが反転してＲ−ＬＯＧＩＣ１０６に保持されているＲＡＭ＿ＳＥＬＥＣＴの状態と異なっている場合にＷＦＬＡＧがＬｏｗになり、再びＷ−ＬＯＧＩＣ１０５はＷｒｉｔｅ状態になる。

ＲＡＭ＿ＳＥＬＥＣＴが反転した時点でＲＦＬＡＧはＬｏｗになっているので、この時に書き込みと読み取りとの同期が取れる事になる。

（実施の形態２）

本実施の形態では実施の形態１で説明した発明の構成とは別の構成を図１４のブロック図で説明する。

制御回路１４００は、メモリＡ１４０１およびメモリＢ１４０２と、メモリＡ１４０１へ書きこみを行うか読み出しを行うかを選択するＳｅｌｅｃｔｏｒ１４０３と、メモリＢ１４０２へ書きこみを行うか読み出しを行うかを選択するＳｅｌｅｃｔｏｒ１４０４と、メモリへの書きこみを行う論理回路（Ｗ−ＬＯＧＩＣ１４０５）と、メモリからの読み取りを行い、出力を行う論理回路（ＲＬ−ＯＧＩＣ１４０６）とから構成される。

同期をとる方法として、ＳＹＮＣ、ＷＦＬＡＧ、ＲＦＲＡＧ、ＲＡＭ＿ＳＥＬＥＣＴの信号を新たに導入する。Ｗ−ＬＯＧＩＣ１４０５がメモリＡまたはメモリＢへの書きこみ状態ＷＦＬＡＧをＲ−ＬＯＧＩＣ１４０６に、またメモリＡ１４０１またはメモリＢ１４０２からの読み取り状態ＲＦＬＡＧをＷ−ＲＯＧＩＣ１４０５に随時入力する。ＲＡＭ＿ＳＥＬＥＣＴはＷＦＬＡＧ、ＲＦＬＡＧの各状態からメモリＡ１４０１またはメモリＢ１４０２のどちらのメモリに書きこみを行い、どちらのメモリから読み出しを行うかを決定する。Ｒ−ＬＯＧＩＣ１４０６はＲＡＭ＿ＳＥＬＥＣＴの保持を行い、ＳＹＮＣが入力されたときに、現時点のＲＡＭ＿ＳＥＬＥＣＴと比較を行う。

例えばＲＡＭ＿ＳＥＬＥＣＴによりメモリＡ１４０３に書き込みを行うことが決定（つまりメモリＢからは読み出しが行われることが決定）されると、Ｓｅｌｅｃｔｏｒ１４０３はＷ―ＬＯＧＩＣ１４０５を選択し、Ｗ−ＬＯＧＩＣ１４０５はメモリＡ１４０１にｖｉｄｅｏｄａｔａの書き込みを行う。そして、Ｓｅｌｅｃｔｏｒ１４０４はＲ−ＬＯＧＩＣ１４０６を選択し、Ｒ−ＬＯＧＩＣ１４０６はメモリＢに書きこまれているｖｉｄｅｏｄａｔａの読み出しを行う。

同期の方法は実施の形態１と同様であるが、本実施の形態ではＳｅｌｅｃｔｏｒの選択する対象が異なっている。実施の形態２ではＳｅｌｅｃｔｏｒ１４０３はＲＡＭ＿ＳＥＬＥＣＴにより決定されたメモリＡ１４０１の状態（書き込み又は読み出し）を選択し、Ｓｅｌｅｃｔｏｒ１４０４はＲＡＭ＿ＳＥＬＥＣＴにより決定されたメモリＢ１４０１の状態（書き込み又は読み出し）を選択する。

なお、図１４の構成ではＲ−ＬＯＧＩＣ１４０６がＲＡＭ＿ＳＥＬＥＣＴの保持を行っているが、もちろんＷ−ＬＯＧＩＣ１４０５にＲＡＭ＿ＳＥＬＥＣＴの保持を行わせても良い。

本実施例では、ＯＬＥＤ素子を用いた表示用ディスプレイに出力する制御回路の構成の一例を図６を用いて説明する。

制御回路６０１には１８ビット（６ビット×ＲＧＢ）のＶｉｄｅｏ＿Ｄａｔａと制御信号が入力される。Ｖｉｄｅｏ＿Ｄａｔａが入力されてからディスプレイ６０８に出力するまでの動作を説明する。

各行の読み込みの制御はＶＣＬＫ（周期１４８．８μｓ）で行なわれる。まずＳＹＮＣ信号が入力される事でＶｉｄｅｏ＿Ｄａｔａの入力が始まる。ＳＹＮＣ信号が入力された後一定期間のオフ期間を経てＷ−ＬＯＧＩＣ６０２にＶｉｄｅｏ＿Ｄａｔａの入力が始まる。ＶＣＬＫ半周期につき１行分のＶｉｄｅｏ＿Ｄａｔａが読み取られる。２２０行分の入力が終わると一定期間のオフ期間を経て再びＳＹＮＣ信号が入力されＶｉｄｅｏ＿Ｄａｔａが入力される。全面の入力周期は１８．１５３６ｍｓ（ＶＣＬＫ１２２周期分）である。

一行内の各ブロックへの読み込みの制御はＨＣＬＫ（周期４００ｎｓ）で行なわれる。Ｖｉｄｅｏ＿ＥｎａｂｌｅがＨｉｇｈの期間中Ｖｉｄｅｏ＿Ｄａｔａを読み出す。１行分、すなわち１７６ブロック分のデータを読み終わると一定期間のオフ期間（Ｖｉｄｅｏ＿ＥｎａｂｌｅがＬｏｗ）を経て次の行のＶｉｄｅｏ＿Ｄａｔａを読み出す。これを２２０行分繰り返すことで一画面分のデータとなる。

一方、制御回路６０１にはメモリＡ６０６およびメモリＢ６０７が接続され、制御回路６０１からの信号ＲＡＭ＿ＳＥＬＥＣＴによってどちらのメモリに書き込む、また読み取るかを決定する。それぞれのメモリには８×３＝２４個のフリップフロップによって構成され、各フリップフロップはある点での一色分のデータ（６ビット）を格納する事ができる。データはＨＣＬＫによって順次隣のフリップフロップに移動され、８ブロックのデータが揃うと、ＲＡＭ＿ＳＥＬＥＣＴの値によって、一方のメモリは書き込み、もう一方がデータの読み出しになる。ＲＡＭ＿ＳＥＬＥＣＴは、データの読み出し周期が終わりかつ、受信データの終了後、切り替わる。

ディスプレイ６０８の表示は時間階調で行うために、メモリＡ６０６またはメモリＢ６０７に書き込まれたデータはディスプレイ出力用に並び替えを行い、順次ディスプレイ６０８に出力される。Ｒ−ＬＯＧＩＣ６０３は８ブロック分のデータをメモリＡ６０６またはメモリＢ６０７内に取り込み１〜４ブロックの第１期間、５〜８ブロックの第１期間、１〜４ブロックの第２期間、５〜８ブロックの第２期間…以下第６期間までの順序で読み込み、ディスプレイ６０８に出力する。

ディスプレイ６０８に表示する際にはＶｉｄｅｏ＿Ｄａｔａは４×ＲＧＢ=１２ビット単位で取り扱う。Ｇ１＿ＣＫ、Ｇ２＿ＣＫ、Ｇ１＿ＣＫＢ、Ｇ２＿ＣＫＢはそれぞれ周期１２μｓのクロックである。Ｇ１＿ＣＫ、Ｇ１＿ＣＫＢが立ちあがる、または立ち下がるタイミングでＶｉｄｅｏ＿Ｄａｔａの入力される行が移動する。

Ｇ１＿ＳＰが立ち下がってからから２周期（２４μｓ）後に上の行から順に書き込みが行なわれる。２２０行分書き込みが終わると一画面分の表示となるが、次の画面の表示の前に書き込みを遅らせるために４周期（４８μｓ）分のダミーサイクルが入る。また、必要によって書き込みの消去を行うときにはＧ２＿ＳＰを立ちあげる。

Ｓ＿ＣＫ、Ｓ＿ＣＫＢは周期２００ｎｓのクロックである。Ｓ＿ＣＫ、Ｓ＿ＣＫＢが立ちあがる、または立ち下がるタイミングでＶｉｄｅｏ＿Ｄａｔａが入力されるブロックが移動する。Ｇ１＿ＣＬＫが立ち上がるもしくは立ち下がってから４周期（８００ｎｓ）後にＳ＿ＬＡＴがＨｉｇｈになって電荷の保持を行い、続いてＳ＿ＳＰがＨｉｇｈ→ＬｏｗになるときにＶｉｄｅｏ＿Ｄａｔａの入力が始まる。入力は４ブロック毎に行うので、４４回繰り返す事で１行分の書き込みが終了する。

Ｗ−ＬＯＧＩＣ６０２とＲ−ＬＯＧＩＣ６０３との同期は発振子６０９からのＰＬＬ６１０を通したクロックを入力することによって取っている。また、メモリＡ６０６及びメモリＢ６０７への書き込み・読み取りのタイミングは、ＰＬＬ６１０を通したクロックの立ちあがり及び立ち下がりを使用している。

Ｗ−ＬＯＧＩＣ６０２及びＲ−ＬＯＧＩＣ６０３は公知のＬＳＩを用いても良いし、ＦＰＧＡを用いることもできる。

本発明は、Ｗ−ＬＯＧＩＣ６０２とＲ−ＬＯＧＩＣ６０３およびメモリＡ６０６とメモリＢ６０７、そしてメモリを選択するＳｅｌｅｃｔｏｒ６０４と６０５とに用いられている。

本実施例においては、実施例１を用いた制御回路によるＯＬＥＤ素子を用いた表示装置の一例を図７に示す。

表示装置はパネル７００、制御回路７０１、ソース信号線駆動回路７０２、ゲート信号線駆動回路７０３及び７０４、表示部７０５、ＳＲＡＭ７０６、ＦＰＣ７０７とコネクタ７０８よりなる。表示装置の各回路はパネル７００上に形成もしくは外付けされる。

動作の説明を行う。ＦＰＣ７０７からコネクタ７０８を通して送られたデータ及び制御信号は制御回路７０１に入力され、ＳＲＡＭ７０６でデータを出力用に並べ替えられて再び制御回路７０１に送られる。制御回路７０１はデータ及び表示に用いる信号をソース信号線駆動回路７０２、ゲート信号線駆動回路７０３、７０４に送り、ＯＬＥＤ素子を用いた表示部７０５で表示を行う。

ソース信号線駆動回路７０２およびゲート信号線駆動回路７０３、７０４は公知のものを用いる事ができる。また、回路の構成によってはゲート信号線駆動回路は一つでもよい。

本発明は、制御回路７０１に用いられる。

本実施例においては、実施例１を用いた制御回路によるＯＬＥＤ素子を用いた表示装置のうち、実施例２とは異なる一例を図１３に示す。

パネル９００は、制御回路９０１、ソース信号線駆動回路９０２、ゲート信号線駆動回路９０３及び９０４、表示部９０５、ＳＲＡＭ９０６、ＦＰＣ９０７、コネクタ９０８よりなる。表示装置の各回路はパネル９００上に形成もしくは外付けされる。

動作の説明を行う。ＦＰＣ９０７からコネクタ９０８を通して送られたデータ及び制御信号は制御回路９０１に入力されたのちに、データをＦＰＣ９０７内のＳＲＡＭ９０６に戻してデータを出力用に並べ替えられ、再び制御回路９０１に送られる。制御回路９０１はデータ及び表示に用いる信号をソース信号線駆動回路９０２、ゲート信号線駆動回路９０３、９０４に送り、ＯＬＥＤ素子を用いた表示部９０５で表示を行う。

実施例２との違いは、ＳＲＡＭ９０６がＦＰＣ９０７内に組み込まれている点である。この事により、表示装置の小型化を図ることができる。

実施例２と同様、ソース信号線駆動回路９０２およびゲート信号線駆動回路９０３、９０４は公知のものを用いる事ができる。また、回路の構成によってはゲート信号線駆動回路は一つでもよい。

本発明は、制御回路９０１に用いられる。

本実施例においては、実施例１乃至３とは異なる構成によるＯＬＥＤ素子を用いたディスプレイに出力する制御回路の構成の一例を図１１を用いて説明する。

時間階調表示はアナログ表示に比較して、必然的に動作周波数が高くなる。一般に高画質を得るためには、擬似輪郭の発生を抑える必要があり、そのためにはサブフレームを１０以上にする必要がある。そのため、動作周波数も１０倍以上にしなければならない。

このような動作周波数で駆動を行うためには使用するＳＲＡＭも高速動作が必要であり、高速用のＳＲＡＭ−ＩＣを使用する必要がある。

ところが、高速用のＳＲＡＭは保持時の消費電力が大きく、モバイル機器には適していない。また、低消費電力のＳＲＡＭを使用するためには周波数をもっと下げる必要がある。

図１１に示すように、デジタル映像信号をＳＲＡＭ１７０３、ＳＲＡＭ１７０４に書き込みをする前にデータをシリアルからパラレルに変更する、シリアル−パラレル回路１７０２を構成し、その後でスイッチ１７０６を介して書き込みを行う。
このような対策をとることによって、呼び出し時も低周波数でパラレルな呼び出しが可能となるため、低消費電力ＳＲＡＭが低周波数で使用でき、モバイル機器の電力を下げる事ができる。

本発明を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１２に示す。

図１２（Ａ）は液晶ディスプレイもしくはＯＬＥＤディスプレイであり、筐体１００１、支持台１００２、表示部１００３などによって構成されている。本発明は表示部１００３を有する表示装置の駆動回路に適用が可能である。

図１２（Ｂ）はビデオカメラであり、本体１０１１、表示部１０１２、音声入力部１０１３、操作スイッチ１０１４、バッテリー１０１５、受像部１０１６などによって構成されている。本発明は表示部１０１２を有する表示装置の駆動回路に適用が可能である。

図１２（Ｃ）はノート型のパーソナルコンピュータであり、本体１０２１、筐体１０２２、表示部１０２３、キーボード１０２４などによって構成されている。本発明は表示部１０２３を有する表示装置の駆動回路に適用が可能である。

図１２（Ｄ）は携帯情報端末であり、本体１０３１、スタイラス１０３２、表示部１０３３、操作ボタン１０３４、外部インターフェイス１０３５などによって構成されている。本発明は表示部１０３３を有する表示装置の駆動回路に適用が可能である。

図１２（Ｅ）は音響再生装置、具体的には車載用のオーディオ装置であり、本体１０４１、表示部１０４２、操作スイッチ１０４３、１０４４などによって構成されている。本発明は表示部１０４２を有する表示装置の駆動回路に適用が可能である。また、今回は車載用オーディオ装置を例に上げたが、携帯型もしくは家庭用オーディオ装置に用いても良い。

図１２（Ｆ）はデジタルカメラであり、本体１０５１、表示部（Ａ）１０５２、接眼部１０５３、操作スイッチ１０５４、表示部（Ｂ）１０５５、バッテリー１０５６などによって構成されている。本発明は表示部（Ａ）１０５２および表示部（Ｂ）１０５５を有する表示装置の駆動回路に適用が可能である。

図１２（Ｇ）は携帯電話であり、本体１０６１、音声出力部１０６２、音声入力部１０６３、表示部１０６４、操作スイッチ１０６５、アンテナ１０６６などによって構成されている。本発明は表示部１０６４を有する表示装置の駆動回路に適用が可能である。

これらの電子機器に使われる表示装置はガラス基板だけでなく耐熱性のプラスチック基板を用いることもできる。それによってより一層の軽量化を図ることができる。

なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。

本実施例は、実施形態及び実施例１〜４と自由に組み合わせて実施することが可能である。

本発明のブロック図を示す図。従来例のブロック図を示す図。従来例の動作のタイムチャートを示す図。本発明の動作のタイムチャートを示す図。本発明の動作のタイムチャートを示す図。本発明を用いた実施例を示す図。本発明を用いた表示装置の一例を示す図。従来例のブロック図を示す図。マトリクス状に配置された画素の回路図。従来例の動作のタイムチャートを示す図。本発明を用いた表示装置の一例を示す図。本発明を用いた電子機器の例を示す図。本発明を用いた表示装置の一例を示す図。本発明のブロック図を示す図。

Claims

点灯時間の長さで階調を表現する表示装置であって、
映像信号を記憶する第１および第２のメモリと、前記第１および第２のメモリの書き込みまたは読み取りを選択する第１および第２のメモリセレクタと、前記第１および第２のメモリへの書き込みを行う第１の論理回路と、前記第１および第２のメモリからの読み取りを行い出力を行う第２の論理回路と、を有し、
同期信号である第１の信号が前記第２の論理回路に入力され、
前記第１の論理回路は、前記第１の論理回路の状態に応じた第２の信号を前記第２の論理回路に出力し、
前記第２の論理回路は、前記第２の論理回路の状態に応じた第３の信号を前記第１の論理回路に出力し、かつ前記第２の信号および前記第３の信号の状態に応じて前記第１のメモリセレクタおよび前記第２のメモリセレクタを制御する第４の信号を前記第１のメモリセレクタおよび前記第２のメモリセレクタに出力し、
前記第１の論理回路が書き込みを終了すると、前記第２の信号および前記第３の信号は反転し、
前記第２の論理回路が読み取りを終了すると、前記第３の信号は反転し、該第３の信号の反転により前記第４の信号は反転し、
前記第４の信号が反転すると、前記第１のメモリと前記第２のメモリの役割が入れ替わり、
前記同期信号である第１の信号が入力された時点において、前記第１のメモリと前記第２のメモリの役割が入れ替わっていると、前記第１の論理回路が書き込み可能な状態を示すように前記第２の信号が反転し、前記第１の論理回路は書き込みを行うことを特徴とする表示装置。
点灯時間の長さで階調を表現する表示装置であって、
映像信号を記憶する第１および第２のメモリと、前記第１および第２のメモリの書き込みまたは読み取りを選択する第１および第２のメモリセレクタと、前記第１および第２のメモリへの書き込みを行う第１の論理回路と、前記第１および第２のメモリからの読み取りを行い出力を行う第２の論理回路と、を有し、
同期信号である第１の信号が前記第２の論理回路に入力され、
前記第１の論理回路は、前記第１の論理回路の状態に応じた第２の信号を前記第２の論理回路に出力し、
前記第２の論理回路は、前記第２の論理回路の状態に応じた第３の信号を前記第１の論理回路に出力し、かつ前記第２の信号および前記第３の信号の状態に応じて前記第１のメモリセレクタおよび前記第２のメモリセレクタを制御する第４の信号を前記第１のメモリセレクタおよび前記第２のメモリセレクタに出力し、
前記第１の論理回路が書き込みを行う期間では、前記第２の信号および前記第３の信号は第１の状態であり、
前記第１の論理回路が書き込みを終了すると、前記第２の信号および前記第３の信号は第２の状態になり、
前記第２の論理回路が読み取りを終了すると、前記第３の信号は第１の状態になり、該第３の信号が第１の状態になると、前記第４の信号は反転し、
前記第４の信号が反転すると、前記第１のメモリと前記第２のメモリの役割が入れ替わり、
前記同期信号である第１の信号が入力された時点において、前記第１のメモリと前記第２のメモリの役割が入れ替わっていると、前記第１の論理回路が書き込み可能な状態を示すように前記第２の信号は前記第１の状態になり、前記第１の論理回路は書き込みを行うことを特徴とする表示装置。
請求項１または請求項２において、
前記第１および第２のメモリと前記第１の論理回路と前記第２の論理回路が表示部と基板上に一体形成されていることを特徴とする表示装置。
請求項１乃至請求項３のいずれか一項において、
前記第１のメモリセレクタは、前記第１のメモリまたは前記第２のメモリへの書き込みを選択し、前記第２のメモリセレクタは前記第１のメモリまたは前記第２のメモリへの読み取りを選択することを特徴とする表示装置。
請求項１乃至請求項３のいずれか一項において、
前記第１のメモリセレクタは、前記第１のメモリへの書き込みまたは読み取りを選択し、前記第２のメモリセレクタは、前記第２のメモリへの書き込みまたは読み取りを選択することを特徴とする表示装置。
請求項１乃至請求項５のいずれか一項において、
前記映像信号をシリアルからパラレルに変換する変換回路と、第１のスイッチと第２のスイッチを有し、
前記映像信号は前記変換回路によってパラレルに変換されたのち前記第１のスイッチを介して前記第１のメモリまたは前記第２のメモリに入力され、前記第１のメモリまたは前記第２のメモリの出力信号は前記第２のスイッチを介してディスプレイに入力されることを特徴とする表示装置。
請求項１乃至請求項６のいずれか一項に記載の表示装置を用いた電子機器。
点灯時間の長さで階調を表現する表示装置の駆動方法であって、
映像信号を記憶する第１および第２のメモリと、前記第１および第２のメモリの書き込みまたは読み取りを選択する第１および第２のメモリセレクタと、前記第１および第２のメモリへの書き込みを行う第１の論理回路と、前記第１および第２のメモリからの読み取りを行い出力を行う第２の論理回路を有し、
同期信号である第１の信号を前記第２の論理回路に入力し、
前記第１の論理回路は、前記第１の論理回路の状態に応じた第２の信号を前記第２の論理回路に出力し、
前記第２の論理回路は、前記第２の論理回路の状態に応じた第３の信号を前記第１の論理回路に出力し、かつ前記第２の信号および前記第３の信号の状態に応じて前記第１のメモリセレクタおよび前記第２のメモリセレクタを制御する第４の信号を前記第１のメモリセレクタおよび前記第２のメモリセレクタに出力し、
前記第１の論理回路が書き込みを終了すると、前記第２の信号および前記第３の信号は反転し、
前記第２の論理回路が読み取りを終了すると、前記第３の信号は反転し、該第３の信号の反転により前記第４の信号は反転し、
前記第４の信号が反転すると、前記第１のメモリと前記第２のメモリの役割が入れ替わり、
前記同期信号である第１の信号が入力された時点において、前記第１のメモリと前記第２のメモリの役割が入れ替わっている場合、前記第１の論理回路が書き込み可能な状態を示すように前記第２の信号が反転し、前記第１の論理回路は書き込みを行うことを特徴とする表示装置の駆動方法。