JP5264015B2

JP5264015B2 - 表示装置

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Publication number: JP5264015B2
Application number: JP2005347949A
Authority: JP
Inventors: 匡史尾崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2004-12-06
Filing date: 2005-12-01
Publication date: 2013-08-14
Anticipated expiration: 2025-12-01
Also published as: JP2006189807A

Description

本発明は、デジタルビデオ信号を入力して、画像の表示を行う表示装置に関する。特に、発光素子を有する表示装置に関する。また、表示装置を用いた電子機器に関する。

発光装置の駆動方法の一つに、デジタルの映像信号（以下ビデオデータと記載する）が有する２値の電圧を用い、１フレーム期間中において画素が発光する長さを制御し、階調を表示する時間階調法がある。具体的には、時間階調法で表示を行う場合、１フレーム期間を複数のサブフレーム期間に分割する。そして、各サブフレーム期間において複数のビデオデータビットのうち１ビット（以下ビデオビットと記載する）の値に応じて画素を発光または非発光の状態にする。発光及び非発光の長さは、各ビデオビットによって異なっており、最上位ビデオビットが最も長く、最下位ビデオビットが最も短い。

従来の時間階調方式表示装置の一例について、図１を参照して説明する。中央に画素部１０７が配置されている。画素部には、ソース信号線、ゲート信号線に加え、ＥＬ素子（エレクトロルミネセンス材料を用いた発光素子をいう。）に電流を供給するための、電流供給線１０６が配置されている。画素部の上側には、ソース信号線を制御するための、ソース信号線駆動回路１０１が配置されている。ソース信号線駆動回路１０１は、第１のシフトレジスタ回路１０３、第１のラッチ回路１０４、第２のラッチ回路１０５等を有する。画素部の左には、ゲート信号線を制御するための、ゲート信号線駆動回路１０２が配置されている。

ソース信号線駆動回路１０１に関しては、図２に示すような構成を有しており、シフトレジスタ回路（ＳＲ）２０１、第１のラッチ回路（ＬＡＴ１）２０２、第２のラッチ回路（ＬＡＴ２）２０３などを有する。なお、図１又は図２では図示してないが、必要に応じてバッファ回路、レベルシフタ回路などを配置しても良い。

図１及び図２を用いて動作について簡単に説明する。まず、第１のシフトレジスタ回路１０３（図２中、ＳＲと表記）にクロック信号（図２中Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂと表記）およびスタートパルス（図２中Ｓ−ＳＰと表記）が入力され、順次サンプリングパルスが出力される。続いて、サンプリングパルスは第１のラッチ回路１０４（図２中、ＬＡＴ１と表記）に入力され、同じく第１のラッチ回路１０４に入力されたビデオデータ（図２中ＤｉｇｉｔａｌＤａｔａと表記）をそれぞれ保持していく。第１のラッチ回路１０４において、１水平周期の間、各ラッチによるそれぞれ１ビット分のデジタル映像信号の保持が完了すると、帰線期間中に、第１のラッチ回路１０４で保持されているデジタル映像信号は、ラッチ信号（図２中ＬａｔｃｈＰｕｌｓｅと表記）の入力に従い、一斉に第２のラッチ回路１０５（図２中、ＬＡＴ２と表記）へと転送される。

一方、ゲート信号線駆動回路１０２において、第２のシフトレジスタ回路１０８に、ゲート側クロック信号（Ｇ−ＣＬＫ）、ゲート側スタートパルス（Ｇ−ＳＰ）が入力される。第２のシフトレジスタ回路１０８は、これら入力信号に基づいて、順次パルスを出力し、バッファなど（図示せず）を経由して、ゲート信号線選択パルスとして出力され、順次ゲート信号線を選択していく。

ソース信号線駆動回路１０１の第２のラッチ回路１０５に転送されたデータは、ゲート信号線選択パルスによって選択されている列の画素に書き込まれる。

続いて、画素部１０７の駆動について説明する。図３に、図１の画素部１０７の一部を示す。図３（Ａ）は、３×２画素のマトリクスを示している。点線枠３００にて囲まれた部分が一画素であり、図３（Ｂ）にその拡大図を示す。図３（Ｂ）において、３０１は、画素に信号を書き込む時のスイッチング素子として機能するＴＦＴ（以下、スイッチング用ＴＦＴという）である。

このスイッチング用ＴＦＴ３０１にはＮチャネル型もしくはＰチャネル型のいずれの極性を用いてもよい。３０２はＥＬ素子３０３に供給する電流を制御するための素子（電流制御素子）として機能するＴＦＴ（以下、ＥＬ駆動用ＴＦＴという）である。ＥＬ駆動用ＴＦＴ３０２にＰチャネル型を用いる場合には、ＥＬ素子３０３の陽極３０９と電流供給線３０７との間に配置する。別の構成方法として、ＥＬ駆動用ＴＦＴ３０２にＮチャネル型を用いて、ＥＬ素子３０３の陰極３１０と電流供給線３０７との間に配置したりすることも可能である。しかし、ＴＦＴの動作としてソース接地が良いこと、ＥＬ素子３０３の製造上の制約などから、ＥＬ駆動用ＴＦＴ３０２にはＰチャネル型を用い、ＥＬ素子３０３の陽極３０９と電流供給線３０７との間にＥＬ駆動用ＴＦＴ３０２を配置する方式が一般的であり、多く採用されている。

保持容量３０４は、ソース信号線３０６から入力される信号（電圧）を保持するためのものである。図３（Ｂ）での保持容量３０４の一方の端子は、電流供給線３０７に接続されているが、専用の配線を用いることもある。スイッチング用ＴＦＴ３０１のゲート電極は、ゲート信号線３０５に、ソース領域は、ソース信号線３０６に接続されている。

次に、同図３を参照して、アクティブマトリクス型発光装置の回路の動作について説明する。まず、ゲート信号線３０５が選択されると、スイッチング用ＴＦＴ３０１のゲート電極に電圧が印加され、スイッチング用ＴＦＴ３０１が導通状態になる。すると、ソース信号線３０６の信号（電圧）が保持容量３０４に蓄積される。保持容量３０４の電圧は、ＥＬ駆動用ＴＦＴ３０２のゲート・ソース間電圧Ｖ_ＧＳとなるため、保持容量３０４の電圧に応じた電流がＥＬ駆動用ＴＦＴ３０２とＥＬ素子３０３に流れる。その結果、ＥＬ素子３０３が点灯する。

ＥＬ素子３０３の輝度、つまりＥＬ素子３０３を流れる電流量は、ＥＬ駆動用ＴＦＴ３０２のＶ_ＧＳによって制御できる。Ｖ_ＧＳは、保持容量３０４の電圧に等しい。つまり、ソース信号線３０６に入力される信号（電圧）を制御することによって、ＥＬ素子３０３の輝度を制御する。最後にゲート信号線３０５を非選択状態にして、スイッチング用ＴＦＴ３０１のゲートを閉じ、スイッチング用ＴＦＴ３０１を非導通状態にする。そのとき保持容量３０４に蓄積された電荷は保持される。よってＥＬ駆動用ＴＦＴ３０２のＶ_ＧＳは、そのまま保持され、Ｖ_ＧＳに応じた電流が、ＥＬ駆動用ＴＦＴ３０２を経由してＥＬ素子３０３に流れつづける。

以上のＥＬ素子の駆動等に関しては、下記非特許文献１に報告されている。

時間階調表示方式で２^４階調の映像を表示させる第１の表示モードでは、図４（Ａ）に示す様に１フレーム期間を４個のサブフレーム期間に分けて表示する。また、時間階調表示方式で２階調の映像を表示させる第２の表示モードでは、図４（Ｂ）に示す様に１フレーム期間中、サブフレーム期間は１個で構成される。

或るフレーム期間では全面を第１の表示モードで表示させる場合、図４（Ａ）に示すサブフレーム構成で表示を行うが、別のフレーム期間では全面を第２の表示モードで表示図４（Ｂ）に示すサブフレーム構成で表示するように表示制御信号を切り替えて行う場合がある。

以上のディスプレイ駆動方式に関しては、下記特許文献１乃至特許文献３に記載されている。

時間階調法を用いて表示させるとき、疑似輪郭が問題となっている。疑似輪郭には、動画を表示する際に生じる動画疑似輪郭と、静止画を表示する際に生じる静止画疑似輪郭とがある。動画疑似輪郭は、連続して出現するフレーム期間において、先のフレーム期間に含まれるサブフレーム期間と後のフレーム期間に含まれるサブフレーム期間とが、連続した１つのフレーム期間として人間の目に認識されてしまうことで発生する。つまり動画疑似輪郭とは、本来のフレーム期間で表示されるべき階調数とは異なる階調数が人間の目に認識されてしまうことで画素部に表示される、不自然な明るい線や暗い線に相当する。

静止画疑似輪郭の発生のメカニズムも、動画疑似輪郭の場合と同様である。静止画疑似輪郭は、静止画を表示する場合に、階調数が互いに異なる領域の境界において人間の視点が左右上下に微妙に動いてしまうために、境界付近の画素にあたかも動画が表示されているように見えることで発生する。つまり静止画疑似輪郭とは、階調数が互いに異なる領域の境界付近の画素において動画疑似輪郭が発生することで、境界付近に揺れ動くように発生する、不自然な明るい線や暗い線に相当する。

上述した疑似輪郭を防止するには、フレーム周波数を高めたり、或いはサブフレーム期間をさらに複数に分割したりすることが、有効である。下記特許文献４には、サブフレーム期間を複数に分割し、画素が発光する期間、または画素が発光しない期間が連続して続くことを防ぐ技術について記載されている。

本明細書では、ＥＬ駆動用ＴＦＴ３０２としてＰチャネル型を用いて説明するが、実際はＮチャネルを用いた構成であっても良い。また、保持容量３０４のＶ_ＧＳは、時間階調法では２値の電圧値を用いて制御しており、その２値のうち高い方を”１”と表現し、低い方を”０”と表現すると、保持容量の電位が”１”となるとＥＬ駆動用ＴＦＴ３０２のソース−ドレイン間は非導通となり、ＥＬ素子３０３は非発光となり、保持容量の電位が”０”となるとＥＬ駆動用ＴＦＴ３０２のソース−ドレイン間は導通となり、ＥＬ素子３０３は発光する。また、本明細書において、保持容量３０４への”１”又は”０”の保持を、書込みと記載する。また、２値の電圧値を用いて動作するデジタル回路では、その２値を”１”及び”０”と表現する。なお、本明細書で”１”及び”０”の論理を指定した信号において、論理が反転の関係であってもよい。ここでは、保持容量の一方の電極の電位が”１”となるとＥＬ駆動用ＴＦＴ３０２のソース−ドレイン間が導通となり、保持容量の一方の電極の電位が”０”となるとＥＬ駆動用ＴＦＴ３０２のソース−ドレイン間が導通となるようにしてもよい。また、本明細書では、ゲート信号線及びゲートに接続されたスイッチング用ＴＦＴ３０１を含む画素を、行と表現することがある。また、１フレーム期間の表示を、複数のサブフレームを用いて行う時間階調法において、本明細書では、画素へのビデオデータの書込が始まり、次のビデオデータが書き込まれるまでの間をサブフレームと定義している。また、本明細書では、ビデオビットのうち、最上位ビットを１ビット目と表記し、最上位ビットからｒビット（ｒは自然数）下位のビットを１＋ｒビットと表記する。
特開２００３−２７１０９９号公報特開２００４−１６３７７４号公報特開２００４−１６３７７７号公報特開２００２−１４９１１３号公報 "ＣｕｒｒｅｎｔＳｔａｔｕｓａｎｄｆｕｔｕｒｅｏｆＬｉｇｈｔ−ＥｍｉｔｔｉｎｇＰｏｌｙｍｅｒＤｉｓｐｌａｙＤｒｉｖｅｎｂｙＰｏｌｙ−ＳｉＴＦＴ"，ＳＩＤ９９Ｄｉｇｅｓｔ：Ｐ３７２

時間階調法を用いたディスプレイでは、１フレーム期間を複数のサブフレーム期間に分割して表示している。従って、１フレーム期間内のサブフレーム数が多くなるほど、画素へのビデオデータ書込回数及び、ディスプレイの駆動回路の動作量が増加し、消費電力が大きくなる。一方で、サブクレーム数があまりにも少ない場合、逆に背景技術で記載した疑似輪郭の発生が問題となることもある。

本発明の表示装置では、１フレーム期間内に、複数のサブフレームを用いて階調を表現するとき、サブフレームの個数、表示可能な階調の数を、１行分の画素のそれぞれに入力されるビデオデータによって表示する階調の数などの条件によって行ごとに変えて表示する。

なお、ビデオデータによって表示する階調の数などの条件とは、１行分の画素のそれぞれに書き込まれるビデオデータの全てにわたって、複数又は一つのビデオビットの値が等しいという条件等である。この方法により、１フレーム中のビデオデータ書込回数を大幅に減らすことができ、消費電力を改善できるほか、各行のサブフレームの構成方法を適正化することによって疑似輪郭も軽減できる。

本発明の表示装置は、ディスプレイコントローラを有する表示装置において、１フレーム期間をｎ個（ｎは自然数）のサブフレーム期間に分割し、サブフレーム期間を、点灯もしくは非点灯とし、１フレーム期間中の点灯時間の総和をもってｍ（ｍは自然数）ビットの階調を表現する第１の手段を有し、マトリクス状に配列した各行に対応して１フレーム期間内に設けるサブフレーム期間の個数ｎ（ｎは自然数）及び表現可能な階調の数ｍ（ｍは自然数）を変化させる第２の手段を有し、第１の手段を用いて階調が表現され、サブフレーム期間の個数ｎ（ｎは自然数）及び表現可能な階調の数ｍ（ｍは自然数）は第２の手段を用いて変化させ、第１の手段及び第２の手段は、ディスプレイコントローラを用いて制御することを特徴としている。

本発明の表示装置において、ディスプレイコントローラは第１のメモリを有し、第１の手段ではｎ（ｎは自然数）ビットのデータを書込み、読み出すことにより表示を行うことを特徴としている。

本発明の表示装置において、ディスプレイコントローラはソース信号線駆動回路を有し、第１の手段では第１の表示制御信号を生成してソース信号線駆動回路に入力して表示を行うことを特徴としている。

本発明の表示装置において、ディスプレイコントローラはゲート信号線駆動回路を有し、第１の手段では第２の表示制御信号を生成してゲート信号線駆動回路に入力して表示を行うことを特徴としている。

本発明の表示装置において、第２の手段ではサブフレーム期間の個数ｎ（ｎは自然数）及び表現可能な階調の数ｍ（ｍは自然数）をビデオデータに応じて変化させることを特徴としている。

本発明の表示装置において、ディスプレイコントローラは第２のメモリを有し、第２の手段ではサブフレーム期間の個数ｎ（ｎは自然数）及び表現可能な階調の数ｍ（ｍは自然数）のサブフレーム構成情報を書込み、読み出すことを特徴としている。サブフレーム構成情報とは、サブフレーム数、それぞれのサブフレームの長さ、順番及びそれらによる階調の１つ又は複数である。

本発明の表示装置において、第２の手段では第２のメモリから読み出したサブフレーム構成情報を基に、第１のメモリから読み出すアドレスを決定することを特徴としている。

本発明の表示装置において、第２の手段では第２のメモリから読み出したサブフレーム構成情報を基に、第１のメモリから読み出し動作を行うか、第１のメモリから読み出し動作を行わないかを決定することを特徴としている。

本発明の表示装置において、第２の手段では第２のメモリから読み出したサブフレーム構成情報を基に第１の表示制御信号を生成することを特徴としている。

本発明の表示装置において、第２の手段では第２のメモリから読み出したサブフレーム構成情報を基に第２の表示制御信号を生成することを特徴としている。

本発明は上記構成により、１行毎にサブフレーム構成を変えてディスプレイを表示させることができる。よって、実際に表示する階調の数が表示可能な全ての階調の数よりも少ない行では、１フレームを構成するサブフレーム数を減らすことができる。

よって本発明の表示装置では、画素への書込回数を少なくすることができ、消費電力を抑えることができ、１行毎にサブフレーム構成を変えることができるため、サブフレーム構成を最適なものとすることにより、動画疑似輪郭の発生を抑えることができる。

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。

本発明の時間階調方式表示装置の一例について図５を参照して説明する。中央に画素部５０７が配置されている。画素部には、ソース信号線５０９、ゲート信号線５１０に加え、ＥＬ素子に電流を供給するための、電流供給線５０６が配置されている。画素部の上側には、ソース信号線５０９を制御するための、ソース信号線駆動回路５０１が配置されている。ソース信号線駆動回路５０１は、第１のシフトレジスタ回路５０３、第１のラッチ回路５０４、第２のラッチ回路５０５等を有する。画素部の左には、ゲート信号線を制御するための、ゲート信号線駆動回路５０８が配置されている。ゲート信号線駆動回路５０８は、第２のシフトレジスタ回路５０２及び書込許可回路５１１を有する。また、書込許可信号５１２（以下ＧＷＥと表記する）が、書込許可回路５１１に入力されている。

ビデオデータ書込みのみに限定した動作は従来例と同様であるが、本発明では行ごとに書込みの許可と禁止を制御する機能が付加されている。或る行において、ＧＷＥが”０”の時は、ゲート信号線５１０は強制的に”０”となり行の画素への書込みが禁止され、ＧＷＥが”１”の時は、ゲート信号線５１０に第２のシフトレジスタ回路５０２からパルスが伝えられ、行の書込みが許可される。

図６はソース信号線駆動回路６０４及び、ゲート信号線駆動回路６０５及び、表示面６００を含む表示装置である。或る１フレーム期間内に、第１の表示領域６０１を第１のサブフレーム構成で、第２の表示領域６０２を第２のサブフレーム構成で、第３の表示領域６０３を第３のサブフレーム構成で表示させる場合について説明する。ここでは、ビデオデータは４ビットとし、第１のサブフレーム構成は、最大２^４階調を表現でき、第２のサブフレーム構成は、最大２階調（ビデオデータは１１１１または００００）を表現でき、第３のサブフレーム構成は、最大２^２階調（ビデオデータはＹＹＹＸ、但しＸおよびＹは”１”または”０”）を表現できるものとして説明する。

本発明のフレーム構成例について、図７を参照して説明する。図７（Ａ）は、第１のサブフレーム構成であり、図７（Ｂ）は、第２のサブフレーム構成であり、図７（Ｃ）は、第３のサブフレーム構成である。第１の書込期間７０１、第２の書込期間７０２、第３の書込期間７０３、第４の書込期間７０４において、第１の表示領域６０１か、第２の表示領域６０２か、第３の表示領域６０３の何れかの領域に書込みが行われる。Ｔａ１乃至Ｔａ４は、表示面全行の画素への、ビデオデータの書込期間であり、Ｔｓ１乃至Ｔｓ３は、書込期間後に各画素に書き込まれたビデオデータを保持する、表示期間である。

全行の画素へのビデオデータの書込期間について、図８（Ａ）乃至図８（Ｃ）を参照して説明する。第１の表示領域書込期間８０１は、図６中第１の表示領域６０１に書き込む期間であり、第２の表示領域書込期間８０２は、図中第２の表示領域６０２に書き込む期間であり、第３の表示領域書込期間８０３は、図中第３の表示領域６０３に書き込む期間である。

図８（Ａ）は、図７中第１の書込期間７０１に相当し、画素への書込時には常にＧＷＥは”１” となっているため、表示面全面の書込みが行われる。図８（Ｂ）は、図７中第２の書込期間７０２及び第３の書込期間７０３に相当し、第１の表示領域書込期間８０１でＧＷＥを”１”として図６中第１の表示領域６０１にビデオデータを書込み、第２の表示領域書込期間８０２及び第３の表示領域書込期間８０３ではＧＷＥを”０”として図６中第２の表示領域６０２及び図６中第３の表示領域６０３には書込みを行わない。図８（Ｃ）は、図７中第４の書込期間７０４に相当し、第１の表示領域書込期間８０１及び第３の表示領域書込期間８０３でＧＷＥを”１”として図６中第１の表示領域６０１及び第３の表示領域６０３にビデオデータを書込み、第２の表示領域書込期間８０２ではＧＷＥを”０”として図６中第２の表示領域６０２には書込みを行わない。上記方法により、図６中第２の表示領域６０２及び第３の表示領域６０３は、第１の表示領域６０１と比較して少ないサブフレームで構成することが可能となる。

本発明を実施するための最良の形態ではビデオデータが４ビットの場合について説明したが、ビデオビット数は４ビット以外でもよい。また、本発明を実施するための最良の形態で説明したサブフレーム構成は、最大２階調表現の場合と、最大２^２階調表現の場合と、最大２^４階調表現の場合について述べたが、サブフレーム構成において表現できる階調の数は、限定しない。また、本発明を実施するための最良の形態では、１フレーム期間内に３種類のサブフレーム構成を表示させる方法について述べたが、１フレーム期間内に表示するサブフレーム構成の数は限定しない。また、本発明を実施するための最良の形態では、ＧＷＥの論理について指定したが、ＧＷＥの論理については指定しない。すなわち、ＧＷＥが”１”の時に第１の表示領域６０１にビデオデータを書込み、ＧＷＥが”０”の時にはビデオデータの書込みを行わないようにしてもよい。上記方法により１行ごとにサブフレーム構成を変えることができるため、或る行で階調表現に不必要なサブフレームを削減することができ、消費電力を軽減することができる。

時間階調方式表示装置の一例を、図９に示す。中央に画素部９０７が配置されている。画素部には、ソース信号線９０９、ゲート信号線９１０に加え、ＥＬ素子に電流を供給するための、電流供給線９０６が配置されている。画素部の上側には、ソース信号線９０９を制御するための、ソース信号線駆動回路９０１が配置されている。ソース信号線駆動回路９０１は、第１のシフトレジスタ回路９０３、第１のラッチ回路９０４、第２のラッチ回路９０５等を有する。画素部の左には、ゲート信号線を制御するための、ゲート信号線駆動回路９０８が配置されている。ゲート信号線駆動回路９０８は、第２のシフトレジスタ回路９０２及び書込許可回路９１１を有する。また、Ｇ１書込許可信号９１２（以下Ｇ１ＷＥと表記する）及びＧ２書込許可信号９１３（以下Ｇ２ＷＥと表記する）は、書込許可回路９１１に入力されている。また、ソース信号線書込信号９１４（以下ＳＷＥと表記する）は、第２のラッチ回路９０５に入力されている。

本実施例の表示装置においては、発明を実施するための最良の形態で説明した表示装置に入力される信号の他に、さらに信号Ｇ２−ＳＰ及びＧ２ＷＥ及びＳＷＥが加わっている。また、Ｇ１−ＳＰは、発明を実施するための最良の形態で説明した、Ｇ−ＳＰと同様の役割である。ビデオデータ書込みのみに限定した動作は従来例で説明した方法と同様であるが、本実施例の表示装置で付加された機能について説明する。

Ｇ１−ＳＰ及びＧ２−ＳＰは、互いに非同期にパルス状で入力され、Ｇ−ＣＬＫのクロック周期に同期して第２のシフトレジスタ回路９０２の最上行から下方へ１行ずつ順次シフトされてゆく。以下、Ｇ１−ＳＰが第２のシフトレジスタ回路９０２に入力され、第２のシフトレジスタ回路９０２から出力されたパルスをＧ１書込パルスと表記し、Ｇ２−ＳＰが第２のシフトレジスタ回路９０２に入力され、第２のシフトレジスタ回路９０２から出力されたパルスをＧ２書込パルスと表記する。また、Ｇ１書込パルスの出力が開始されてから、全行の出力が完了するまでの期間を、Ｇ１書込期間と表記し、Ｇ２書込パルスの出力が開始されてから、全行の出力が完了するまでの期間を、Ｇ２書込期間と表記する。書込許可回路９１１において、Ｇ１ＷＥ９１２が”０”のとき、ゲート信号線９１０へのＧ１書込パルスの書込みが禁止され、Ｇ１書込パルスによる出力が遮断され、Ｇ１ＷＥ９１２が”１”のとき、Ｇ１書込パルスによる書込みが許可され、Ｇ１書込パルスはゲート信号線９１０へ伝えられる。また、書込許可回路９１１において、Ｇ２ＷＥ９１３が”０”のとき、Ｇ２書込パルスのゲート信号線９１０への書込みが禁止され、Ｇ２書込パルスの出力が遮断される。Ｇ２ＷＥ９１３が”１”のとき、Ｇ２書込パルスによる書込みが許可され、Ｇ２書込パルスはゲート信号線９１０へ伝えられる。また、ＳＷＥ９１４が”１”のときはソース信号線９０９に”１”が入力され、ＳＷＥ９１４が”０”の場合はソース信号線９０９に第２のラッチ回路９０５に格納されたビデオデータが出力される。

図１０に１行分の書込タイミングを示す。行書込周期１００３は、１行を書き込むのに要する時間である。第１の行書込期間１００１ではＧ２ＷＥを”１”として、Ｇ２書込パルスが入力された行の書込を行い、第２の行書込期間１００２ではＧ１ＷＥを”１”として、Ｇ１書込パルスが入力された行の書込を行う。第１の行書込期間１００１ではＳＷＥを”１”としておき、第２の行書込期間１００２ではＳＷＥを”０”としている。なお、第１の行書込期間１００１でビデオデータを書き込まない場合にはＧ２ＷＥを”０”としておき、第２の行書込期間１００２でビデオデータを書き込まない場合にはＧ１ＷＥを”０”としておく。

本発明の表示装置の１フレーム期間の書込タイミングチャートについて、図１１を参照して説明する。図１１の図面上方に記載した数字は、１行の書込周期（図１０中の行書込周期１００３）を単位とし、１フレーム期間の始めから累積した数字である。また、Ｔａｎ（ｎは整数）またはＴａｏはＧ１書込期間であり、Ｔｅｎ（ｎは整数）はＧ２書込期間である。本実施例ではＧ２書込パルスによる書込期間（図１０中の第１の行書込期間１００１）は、Ｇ２ＷＥを”１”としているため、Ｇ２書込パルスによる書込動作により書き込まれた画素は非発光となる。なお、Ｔａｎ（ｎは整数）は、ビデオデータのｎビット目のＧ１書込期間であり、Ｔｅｎ（ｎは整数）は、ビデオデータｎビット目のＧ２書込期間である。また、Ｔａｏは、最下位ビットを含む互いに等しい複数の下位ビットのＧ１書込期間であり、Ｔｅｏは、最下位ビットを含む互いに等しい複数の下位ビットのＧ２書込期間である。本実施例では、ディスプレイの行数は３２０行としている。また、本実施例では、ビデオデータを最大２^６階調表示として説明する。

図１１（Ａ）は、２^６階調表示するときのサブフレーム構成例である。図１１（Ｂ）は、或る１行に書き込むビデオデータ６ビット分が互いに等しい場合（Ｘ_１Ｘ_１Ｘ_１Ｘ_１Ｘ_１Ｘ_１：Ｘ_１は”０”又は”１”）のサブフレーム構成例である。Ｘ_１が、０の場合は（００００００）となり、Ｘ_１が１の場合は（１１１１１１）となる。図１１（Ｃ）は、ビデオデータ６ビット分のうち、下位５ビットが互いに等しい場合（Ｘ_１Ｘ_ｏＸ_ｏＸ_ｏＸ_ｏＸ_ｏ：Ｘ_１及びＸ_ｏは”０”又は”１”）のサブフレーム構成例である。図１１（Ｄ）は、ビデオデータ６ビット分のうち、下位４ビットが互いに等しい場合（Ｘ_１Ｘ_２Ｘ_ｏＸ_ｏＸ_ｏＸ_ｏ：Ｘ_１及びＸ_２及びＸ_ｏは”０”又は”１”）のサブフレーム構成例である。図１１（Ｅ）は、ビデオデータ６ビット分のうち、下位３ビットが互いに等しい場合（Ｘ_１Ｘ_２Ｘ_３Ｘ_ｏＸ_ｏＸ_ｏ：Ｘ_１及びＸ_２及びＸ_３及びＸ_ｏは”０”又は”１”）のサブフレーム構成例である。また、Ｇ１書込発生期間１１０１乃至１１１０の期間は、各サブフレーム構成の何れかがＧ１書込期間となっており、第１のＧ２書込発生期間１１１１乃至１１１４の期間は、各サブフレーム構成の何れかがＧ２書込期間となっている。各ビデオビットの表示期間は、図１１（Ａ）乃至図１１（Ｅ）の間で等しく設定されており、サブフレーム構成を変えることにより各ビデオビットの表示長は変化しない。したがって、サブフレーム構成を変えても同一階調が得られるようにすることも出来る。

図１２は、ソース信号線駆動回路１２０６及びゲート信号線駆動回路１２０７及び表示面１２００を含む表示装置の表示面の図を示している。Ａ表示領域１２０１を図１１（Ａ）で示したサブフレーム構成で表示し、Ｂ表示領域１２０２を図１１（Ｂ）で示したサブフレーム構成で表示し、Ｃ表示領域１２０３を図１１（Ｃ）で示したサブフレーム構成で表示し、Ｄ表示領域１２０４を図１１（Ｄ）で示したサブフレーム構成で表示し、Ｅ表示領域１２０５を図１１（Ｅ）で示したサブフレーム構成で表示する例について説明する。

図１３（Ａ）に、図１１中のＧ１書込発生期間１１０１乃至１１１０の時間的な拡大図を示す。図１３（Ｂ）に、図１１中の第１のＧ２書込発生期間１１１１乃至１１１４の時間的な拡大図を示す。Ｇ１書込許可期間１３０１は、Ｇ１書込みパルスによる書込みを許可する期間（以下Ｇ１書込期間と表記する）であり、Ｇ１書込禁止期間１３０２はＧ１書込みパルスによる書込みを禁止する期間であり、Ｇ２書込許可期間１３０３は、Ｇ２書込みパルスによる書込みを許可する期間（以下Ｇ２書込期間と表記する）であり、Ｇ２書込禁止期間１３０４はＧ２書込みパルスによる書込みを禁止する期間である。また、Ｇ１書込みパルスによる書込みの許可、禁止及び、Ｇ２書込みパルスによる書込みの許可、禁止を制御する具体的な方法は、図１０を用いて説明したとおりである。なお、Ｇ１書込期間及びＧ２書込期間では、図９中第２のラッチ回路９０５のビデオデータ書き換え動作は不要である。

図１３中に示したＡ表示領域書込期間は、図１２中のＡ表示領域１２０１の書込期間であり、図１３中に示したＢ表示領域書込期間は、図１２中のＢ表示領域１２０２の書込期間であり、図１３中に示したＣ表示領域書込期間は、図１２中のＣ表示領域１２０３の書込期間であり、図１３中に示したＤ表示領域書込期間は、図１２中のＤ表示領域１２０４の書込期間であり、図１３中に示したＥ表示領域書込期間は、図１２中のＥ表示領域１２０５の書込期間である。

図１３（Ａ）において、Ａ表示領域書込期間では、図１１に示すＧ１書込発生期間１１０１乃至１１１０の全てにおいてＧ１書込期間が発生し、Ｂ表示領域書込期間では、図１１中第１のＧ１書込発生期間１１０１においてＧ１書込期間が発生し、Ｃ表示領域書込期間では、図１１中第１のＧ１書込発生期間１１０１及び第３のＧ１書込発生期間１１０３及び第５のＧ１書込発生期間１１０５及び第７のＧ１書込発生期間１１０７においてＧ１書込期間が発生し、Ｄ表示領域書込期間では、図１１中第１のＧ１書込発生期間１１０１及び第３のＧ１書込発生期間１１０３及び第４のＧ１書込発生期間１１０４及び第６のＧ１書込発生期間１１０６及び第７のＧ１書込発生期間１１０７においてＧ１書込期間が発生し、Ｅ表示領域書込期間では、図１１中第１のＧ１書込発生期間１１０１及び第３のＧ１書込発生期間１１０３及び第４のＧ１書込発生期間１１０４及び第５のＧ１書込発生期間１１０５及び第７のＧ１書込発生期間１１０７及び第８のＧ１書込発生期間１１０８においてＧ１書込期間が発生している。また、図１３（Ｂ）において、Ａ表示領域書込期間では、図１１に示す第１のＧ２書込発生期間１１１１及び第２のＧ２書込発生期間１１１２及び第４のＧ２書込発生期間１１１４においてＧ２書込期間が発生し、Ｂ表示領域書込期間及びＣ表示領域書込期間及びＤ表示領域書込期間及びＥ表示領域書込期間では、図１１中第３のＧ２書込発生期間１１１３においてＧ２書込期間が発生している。

上記したように、１行に書き込むビデオデータの条件に応じてサブフレーム構成を変える上記方法により、低階調の場合サブフレーム数を減らすことができでるため、パネルへのデータ転送量、画素への書込回数、ディスプレイ駆動回路の動作量を大幅に削減することができ、低消費電力化に貢献する。

本発明を用いた表示装置において、消費電力低減の効果を、図２７を用いて説明する。

図２７（ａ）乃至図２７（ｇ）に、７種類の表示パターンを示す。それぞれのパターンについて、特許文献１の方法を応用し２^６階調で１０個のサブフレームで表示させた場合の消費電力に対する、本発明を用いて表示させた場合の消費電力の比を百分率で表す。つまり、本発明を用いて表示させた場合の消費電力を従来の方法で表示させた場合の消費電力で割ったものに１００をかけたものとする。但し、ＥＬなど発光素子に流れる消費電力を考慮しない。その結果、図２７（ａ）の全白パターンは、５９．４４％、図２７（ｂ）全黒パターンは５１．９５％、図２７（ｃ）縞模様（一行毎）は４０．９５％、図２７（ｄ）グラデーション（一行毎）は７３．３５％、図２７（ｅ）テキストモードは６５．９３％、図２７（ｆ）第１の画像は８９．４７％、図２７（ｇ）第２の画像は９２．４５％の消費電力の低下が認められた。

図２７（ａ）乃至（ｇ）のパターンにおいて、特許文献１の方法を応用し１０サブフレームで表示させた技術と比較し１０％から５０％程度消費電力低減の効果が現れている。特に、表示パターンにおいて、階調のコントラストの少ないパターンや、ゲートドライバに対して平行な方向に階調が変化しているパターンに対して効果が大きい。

図１４は、図１１に示したものとは別のサブフレーム構成例である。図１４（Ａ）は、最大２^６階調を表現できるサブフレーム構成であり、図１１（Ａ）と同じサブフレーム構成である。図１１（Ａ）では、１フレーム内の１ビット目のＧ１書込期間数すなわちＴａ１が４つであるが、図１４（Ｂ）乃至図１４（Ｅ）では、Ｔａ１が５つとし、１フレーム内にＴａ１を分散させている。このように、１行に入力されるビデオデータの条件に応じて、或るビデオビットを表示するサブフレーム数を、表示可能な階調の数よりもさらに多く設け、さらに１フレーム期間内においてあるビットに対応するサブフレームを複数設けることにより、疑似輪郭を軽減することも可能である。

或る２つの行間で、表現可能な最大階調数が同じ２つのサブフレーム構成を用いた場合、２つのサブフレーム構成は、サブフレーム数や、ビデオビットの表示順が互いに異なっていても良い。

本実施例では、ビデオデータが６ビットの場合について述べたが、ビデオビット数はいくらであってもよい。また、本発明のサブフレーム構成は本実施例に示したものに限定しない。また、本発明では、サブフレーム構成に用いる１行分のビデオデータの条件を本実施例で示したものに限定しない。また、本実施例で論理を指定した各信号については、上記論理に対して反転した論理を用いて動作するようにしてもよい。また、サブフレーム構成は１行毎に可変としても良いし、複数行毎に可変としても良い。

図１５にディスプレイコントローラの構成を示す。本実施例のディスプレイコントローラは、フォーマット変換回路１５０１と、第１の記憶回路１５０２と、第２の記憶回路１５０３と、第３の記憶回路１５０４と、表示制御回路１５０５と、ディスプレイ１５０６と、記憶回路切り替え回路１５０７と、第１の書込許可回路１５０８と、第２の書込許可回路１５０９と、セレクタ１５１０と、表示モード判別回路１５１１と、メモリ制御回路１５１３を含む。表示モード判別回路１５１１と、表示制御回路１５０５と、第３の記憶回路１５０４と、フォーマット変換回路１５０１と、メモリ制御回路１５１３とが電気的に接続され、フォーマット変換回路１５０１は第１の書込許可回路１５０８と第２の書込許可回路１５０９とに電気的に接続され、第１の書込許可回路１５０８は、第１の記憶回路１５０２に電気的に接続され、第２の書込許可回路１５０９は、第２の記憶回路１５０３に電気的に接続され、メモリ制御回路１５１３は第１の記憶回路１５０２及び第２の記憶回路１５０３と電気的に接続され、第１の記憶回路１５０２及び第２の記憶回路１５０３はセレクタ１５１０と電気的に接続され、セレクタ１５１０は表示制御回路１５０５に電気的に接続され、表示制御回路１５０５の出力はディスプレイ１５０６に入力されており、記憶回路切り替え回路１５０７は、第１の書込許可回路１５０８と、第２の書込許可回路１５０９と、セレクタ１５１０と電気的に接続されている。

本実施例では１フレーム期間を複数のサブフレーム構成で表示するが、複数のサブフレーム構成うち任意の一つを以下で表示モードと表記する。まず、ビデオデータが表示モード判別回路１５１１に入力され、１行分のビデオデータを保持する。さらに表示モード判別回路１５１１で、保持された１行分のビデオデータを基に表示を行うための表示モードを判別し、判別結果のデータを第３の記憶回路１５０４に保持しておく。ここで、判別結果のデータとは、１つ以上のビットで構成される、各表示モードに１対１に対応したデジタルデータのことである。この判別動作は、全行のビデオデータについて行い、第３の記憶回路は、全ての行のそれぞれ対応する全ての判別結果のデータを保持しておく。ビデオデータは表示モード判別回路１５１１からフォーマット変換回路１５０１へ入力され、時間階調方式の表示を行うために適切なフォーマットに変換される。フォーマットの変換の具体的な方法については後述する。

次に、フォーマット変換されたビデオデータは、第１の書込許可回路１５０８及び第２の書込許可回路１５０９に入力される。記憶回路切り替え回路１５０７からの出力である記憶回路切り替え信号１５１２は、第１の書込許可回路１５０８及び、第２の書込許可回路１５０９に入力され、記憶回路切り替え信号１５１２が”１”の時、第１の書込許可回路１５０８に入力されたビデオデータは第１の書込許可回路１５０８から出力され、記憶回路切り替え信号１５１２が”０”の時、第２の書込許可回路１５０９に入力されたビデオデータは第２の書込許可回路１５０９から出力される。メモリ制御回路１５１３の制御により、第１の書込許可回路１５０８から出力されたビデオデータは第１の記憶回路１５０２に書き込まれ、また、第２の書込許可回路１５０９から出力されたビデオデータは第２の記憶回路１５０３に書き込まれる。

次に、記憶回路切り替え信号１５１２が”１”の時、メモリ制御回路１５１３の制御のもと、第２の記憶回路１５０３に記憶されたビデオデータが読み出され、セレクタ１５１０を介して、表示制御回路１５０５に入力される。また、記憶回路切り替え信号１５１２が”０”の時、メモリ制御回路１５１３の制御のもと、第１の記憶回路１５０２に記憶されたビデオデータが読み出され、セレクタ１５１０を介して、表示制御回路１５０５に入力される。ここで、或る行のビデオデータを第１の記憶回路１５０２及び第２の記憶回路１５０３から読み出すとき、或る行に対応した、第３の記憶回路１５０４に記憶された表示モード判別結果のデータを参照して、適切なビデオデータを読み出す。

例を挙げると、ディスプレイのｍ行目（ｍは整数）の画素にビデオデータのｈビット目（ｈは整数）を書き込むため、第１の記憶回路１５０２または第２の記憶回路１５０３からｍ行目且つｈビット目のビデオデータを読み出したあと、ｍ＋１行目の画素にビデオデータを書き込むとき、第３の記憶回路１５０４に記憶された表示モード判別結果のデータを参照し、ｋビット目（ｋは整数）を書き込むという判別結果ならば、第１の記憶回路１５０２または第２の記憶回路１５０３からｍ＋１行目且つｋビット目のビデオデータを読み出す。このとき、ｋとｈは等しくなる必要は無い。また、第３の記憶回路１５０４に記憶された表示モード判別結果のデータがｍ＋１行目の画素に保持されたビデオデータの書き換えが不要であることを示していれば、第１の記憶回路１５０２または第２の記憶回路１５０３からの読み出し動作を行わなくても良い。

表示制御回路１５０５では、Ｓ―ＳＰ、Ｓ―ＣＬＫ、Ｇ１―ＳＰ、Ｇ―２ＳＰ、Ｇ−ＣＬＫ、Ｇ１ＷＥ、Ｇ２ＷＥ、ＳＷＥ等のディスプレイ制御信号を、第３の記憶回路１５０４を参照して生成する。例えば、ｍ行目の画素にビデオデータを書き込むとき、ｍ行目に対応した表示モード判別結果のデータを第３の記憶回路１５０４から読み出し、表示モード判別結果のデータが、ｍ行目の画素のビデオデータの書き換えを示していれば、書込みに必要なディスプレイ制御信号を発生させ、ｍ行目の画素のビデオデータの保持を示していれば、ｍ行目の画素のビデオデータを保持しておくのに最低限必要なディスプレイ制御信号のみを発生させておく。また、表示制御回路１５０５に入力されたビデオデータは、生成されるディスプレイ制御信号に同期して、最適なタイミングで、ディスプレイ制御信号とともにディスプレイ１５０６へ送られる。

次に、フォーマット変換回路１５０１の動作について説明する。ｍ行目のデータが送られてくるとき、通常はｍ行目の全てのビデオビットに対応するデータが並列にフォーマット変換回路１５０１に送られる。しかし、時間階調表示方式では、ｍ行目の画素のビデオデータを書き換えるとき、ビデオビットのうちｈビット目を第１の記憶回路１５０２又は第２の記憶回路１５０３から連続して読み出さなければならない。よって、記憶回路の１アドレス中に、複数の画素の同一ビデオビットのデータが格納されていた方が、読み出しに効率がよい。故に、記憶回路に書き込む前に、並列に送られてきたビデオデータを、ビット毎にグループ化し、同一ビデオビットのビデオデータを記憶回路の１アドレスに書き込める様にしておく。上記動作をフォーマット変換回路１５０１で行っている。

次に、記憶回路切り替え信号の動作を、図１６を用いて説明する。図１６に示すように、記憶回路切り替え信号１５１２は、フレーム期間の終了に同期して論理を反転している。ｉフレーム目（ｉは整数）において、記憶回路切り替え信号が”１”のときは、第１の記憶回路１５０２にビデオデータの書込みが行われ、第２の記憶回路１５０３からビデオデータの読み出しが行われる。続いて、ｉ＋１フレーム目において記憶回路切り替え信号１５１２が反転して”０”となり、第１の記憶回路１５０２からはビデオデータの読み出しが行われ、第２の記憶回路１５０３にはビデオデータの書込みが行われる様になる。

本実施例では、１フレームを構成する複数の表示モードを１組用いて行っているが、複数組を用い、外部スイッチや、外部信号で複数組みのうち１組を選択出来るようにしても良い。たとえば、１フレームを構成する複数の表示モードを２組用意し、２組のうち、一方の組みは低消費電力を重視して、一つの表示モードをなるべく少数のサブフレームで構成し、もう片方の組みは、疑似輪郭対策を重視して、或るビットのサブフレームをなるべく１フレーム期間内にわたって分散させるようなサブフレーム構成であり、両者を外部信号により使い分けるなどである。

本発明を用いたディスプレイコントローラを、図１７を参照して説明する。本実施例のディスプレイコントローラは、表示モード判別回路１７０１、フォーマット変換回路１７０２、第１の書込許可回路１７０３、第２の書込許可回路１７０４、第１の記憶回路１７０５、第２の記憶回路１７０６、メモリ制御回路１７０７、セレクタ１７０８、表示制御回路１７０９、ディスプレイ１７１０、記憶回路切り替え回路１７１１を有し、表示モード判別回路１７０１と、フォーマット変換回路１７０２とが電気的に接続され、フォーマット変換回路１７０２は第１の書込許可回路１７０３と第２の書込許可回路１７０４とに電気的に接続され、第１の書込許可回路１７０３は、第１の記憶回路１７０５に電気的に接続され、第２の書込許可回路１７０４は、第２の記憶回路１７０６に電気的に接続され、メモリ制御回路１７０７は第１の記憶回路１７０５及び第２の記憶回路１７０６と電気的に接続され、第１の記憶回路１７０５及び第２の記憶回路１７０６はセレクタ１７０８と電気的に接続され、セレクタ１７０８は表示制御回路１７０９に電気的に接続され、表示制御回路１７０９の出力はディスプレイ１７１０に入力されており、記憶回路切り替え回路１７１１は、第１の書込許可回路１７０３と、第２の書込許可回路１７０４と、セレクタ１７０８と電気的に接続されてなる。

本発明では１フレーム期間を複数のサブフレーム構成で表示するが、複数のサブフレーム構成のうち任意の一つを以下表示モードと表記する。まず、ビデオデータが表示モード判別回路１７０１に入力され、１行分のビデオデータを保持する。さらに表示モード判別回路１７０１で、保持された１行分のビデオデータを基に表示を行うための表示モードを判別し、判別結果のデータ及びビデオデータをフォーマット変換回路１７０２に送る。フォーマット変換の具体的な方法については後述する。

次に、ビデオデータは、判別結果のデータを基に、時間階調表示方式による表示を行うために適切なフォーマットに変換される。フォーマット変換の具体的な方法については後述する。次に、フォーマット変換されたビデオデータ及び表示モード判別結果のデータは、第１の書込許可回路１７０３及び第２の書込許可回路１７０４に入力される。記憶回路切り替え回路１７１１からの出力である記憶回路切り替え信号１７１２は、第１の書込許可回路１７０３及び、第２の書込許可回路１７０４に入力され、記憶回路切り替え信号１７１２が”１”の時、第１の書込許可回路１７０３に入力されたビデオデータ及び表示モード判別結果のデータが第１の書込許可回路１７０３から出力され、記憶回路切り替え信号１７１２が”０”の時、第２の書込許可回路１７０４に入力されたビデオデータ及び表示モード判別結果のデータは第２の書込許可回路１７０４から出力される。メモリ制御回路１７０７の制御により、第１の書込許可回路１７０３から出力されたビデオデータ及び表示モード判別結果のデータは第１の記憶回路１７０５に書き込まれ、また、第２の書込許可回路１７０４から出力されたビデオデータ及び表示モード判別結果は第２の記憶回路１７０６に書き込まれる。

次に、記憶回路切り替え信号１７１２が”１”の時、メモリ制御回路１７０７の制御のもと、第２の記憶回路１７０６に記憶されたビデオデータ及び表示モード判別結果のデータが読み出され、セレクタ１７０８を介して、表示制御回路１７０９に入力される。また、記憶回路切り替え信号１７１２が”０”の時、メモリ制御回路１７０７の制御のもと、第１の記憶回路１７０５に記憶されたビデオデータ及び表示モード判別結果のデータが読み出され、セレクタ１７０８を介して、表示制御回路１７０９に入力される。表示制御回路１７０９では、Ｓ―ＳＰ、Ｓ―ＣＬＫ、Ｇ１―ＳＰ、Ｇ２―ＳＰ、Ｇ−ＣＬＫ、Ｇ１ＷＥ、Ｇ２ＷＥ、ＳＷＥ等のディスプレイ制御信号を、第１の記憶回路１７０５又は第２の記憶回路１７０６から読み出された表示モード判別結果のデータを参照して生成する。

例えば、ｍ行目の画素にビデオデータを書き込むとき、表示モード判別結果のデータが、ｍ行目の画素のビデオデータの書き換えを示していれば、書込みに必要なディスプレイ制御信号を発生させ、ｍ行目の画素のビデオデータの保持を示していれば、ｍ行目の画素のビデオデータを保持しておくのに最低限必要なディスプレイ制御信号のみを発生させておく。また、表示制御回路１７０９に入力されたビデオデータは、生成されるディスプレイ制御信号に同期して、最適なタイミングで、ディスプレイ制御信号とともにディスプレイ１７１０へ送られる。

次に、フォーマット変換回路１７０２の動作について説明する。ｍ行目のデータが送られてくるとき、通常は同一のビデオビットのデータが並列に送られる。しかし、時間階調表示方式では、ｍ行目の画素のビデオデータを書き換えるとき、ビデオビットのうちｈビット目を第１の記憶回路１７０５又は第２の記憶回路１７０６から連続して読み出さなければならない。実施例２では、同一ビットのビデオデータを記憶回路の同一アドレスに格納しておくと記載したが、本実施例では、同一の書込発生期間に属するビデオデータを記憶回路の同一のアドレスに格納する。また、或るビデオデータ書込発生期間において、或る行でビデオデータを更新するか保持するか判別するデータも同時に書き込んでおく。

第１の記憶回路１７０５及び第２の記憶回路１７０６の書込、読み出しの切り替え動作については実施例２と同様である。

図１８は、携帯電話などのディスプレイの表示例である。表示面の周辺には、ソース信号線駆動回路１８０４及びゲート信号線駆動回路１８０５か設けられている。第１の表示領域１８０１にはメニューバーが表示されており、第２の表示領域１８０２はテキスト表示となっており、第３の表示領域１８０３では画像が表示されている。第１の表示領域１８０１は、カラー２^３階調表示となっており、第２の表示領域１８０２はモノクロ２階調表示となっており、第３の表示領域１８０３では、フルカラー２^６階調表示となっている。第２の表示領域１８０２は１フレーム期間中サブフレーム１つで構成し、第３の表示領域１８０３では、１フレーム期間中サブフレームはＮ個（Ｎは６以上の整数）で構成し、第１の表示領域１８０１では、１フレーム期間中サブフレームはＭ個（Ｍは６未満かつ３以上の整数）で構成することができる。ただし、第３の表示領域１８０３において、最大２^６階調を下回る表示行があるときは、該当行のサブフレーム数はＮ個を下回ってもよいし、第１の表示領域１８０１において、最大２^３階調を下回る表示行があるときは、該当行のサブフレーム数はＭ個を下回ってもよい。このように、テキスト表示と画像などが１フレーム中に混在しているときでも、行毎に適切なサブフレーム構成を選択し、消費電力を抑えることができる。

実施例１乃至４で説明した表示装置の一構成例について図面を参照して説明する。

図１９で示す画素４１０は、二つのトランジスタを備えた画素の構成を示している。画素４１０において、ソース線Ｄｘ（ｘは自然数、１≦ｘ≦ｍ）と、ゲート線Ｇｙ（ｙは自然数、１≦ｙ≦ｎ）が絶縁層を介して交差して設けられている。画素４１０は、ＥＬ素子４０５、容量素子４０７、スイッチング用トランジスタ４０６及び駆動用トランジスタ４０４を有している。スイッチング用トランジスタ４０６は、ビデオ信号の入力を制御し、駆動用トランジスタ４０４はＥＬ素子４０５の発光と非発光を制御する。これらのトランジスタは電界効果トランジスタであり、例えば、薄膜トランジスタを利用することができる。

スイッチング用トランジスタ４０６のゲートはゲート線Ｇｙに接続し、ソース電極及びドレインの一方はソース線Ｄｘに接続し、もう一方は駆動用トランジスタ４０４のゲートに接続する。駆動用トランジスタ４０４のソース及びドレインの一方は電源線Ｖｘ（ｘは自然数、１≦ｘ≦ｍ）を介して第２電源線４２１に接続し、他方はＥＬ素子４０５に接続する。ＥＬ素子４０５の一方の端子は第１電源線４２０に接続し、他方の端子は駆動用トランジスタ４０４のソース及びドレインの一方に接続する。

容量素子４０７は駆動用トランジスタ４０４のソース及びドレインの一方とゲートとの間に設けられる。スイッチング用トランジスタ４０６と駆動用トランジスタ４０４は、ｎチャネル型又はｐチャネル型を選択することができる。図１９で示す画素４１０は、スイッチング用トランジスタ４０６をｎチャネル型、駆動用トランジスタ４０４をｐチャネル型とした場合を示している。第１電源線４２０の電位と第２電源線４２１の電位も特に制約されない。ＥＬ素子４０５に順方向電圧又は逆方向電圧が印加されるように、ＥＬ素子４０５の二つの電極の端子には互いに異なる電位に設定する。

このような画素４１０のＥＬ素子４０５の発光色を異ならせることによりカラー表示を行うことができる。発光色は、赤、緑、青による三色の組み合わせの他に、エメラルドグリーンを加えた四色の組み合わせを用いても良い。また、朱色を加えても良い。このように、発光色を増やすことにより、色再現性を向上させることができる。また、白色表示を行う画素を組み合わせても良い。それにより、画質を向上させることができる。

このような画素４１０の平面図を図２０に示す。スイッチング用トランジスタ４０６、駆動用トランジスタ４０４及び容量素子４０７が配置されている。第１電極４６１は、ＥＬ素子４０５の一方の電極であり、この上に発光層を積層することにより駆動用トランジスタ４０４に接続するＥＬ素子４０５を形成する。開口率を大きくするために、容量素子４０７は電源線Ｖｘと重畳して設けられている。

また、図２０に示すＡ−Ｂ−Ｃの切断線に対応する断面構造を図２１に示す。ガラスや石英などの絶縁表面を有する基板４５０上にスイッチング用トランジスタ４０６、駆動用トランジスタ４０４、ＥＬ素子４０５、容量素子４０７が設けられている。スイッチング用トランジスタ４０６はオフ電流を低減するためにマルチゲートとすることが好ましい。スイッチング用トランジスタ４０６と駆動用トランジスタ４０４のチャネル部を形成する半導体は、さまざまなものが適用できる。例えば、シリコンを主成分とする非晶質半導体、セミアモルファス半導体（微結晶半導体ともいう）又は多結晶半導体を用いることができる。その他に、有機半導体を用いることもできる。セミアモルファス半導体は、シランガス（ＳｉＨ_４）とフッ素ガス（Ｆ_２）を用いて形成するか、シランガスと水素ガスを用いて形成する。また、スパッタリング法や気相成長法などの物理的成膜法又は化学的成膜法で形成した非晶質半導体を、レーザビームなど電磁エネルギーの照射により結晶化させた多結晶半導体を用いることができる。スイッチング用トランジスタ４０６及び駆動用トランジスタ４０４のゲートは、タングステン（Ｗ）と窒化タングステン（ＷＮ）の積層構造や、上から順にモリブデン（Ｍｏ）とアルミニウム（Ａｌ）とモリブデン（Ｍｏ）を積層した構造や、モリブデン（Ｍｏ）と窒化モリブデン（ＭｏＮ）の積層構造を採用するとよい。

スイッチング用トランジスタ４０６と駆動用トランジスタ４０４のソース又はドレインに接続する配線４５４、４５５、４５６、４５７は、導電性材料により単層又は積層で形成する。例えば、チタン（Ｔｉ）とアルミニウムシリコン（Ａｌ−Ｓｉ）とＴｉ、ＭｏとＡｌ−ＳｉとＭｏ、ＭｏＮとＡｌ−ＳｉとＭｏＮの積層構造である。これらの配線４５４、４５５、４５６、４５７は第１絶縁層４０３上に形成される。

ＥＬ素子４０５は、画素電極に相当する第１電極４６１、発光層４６２、対向電極に相当する第２電極４６３の積層構造を有している。第１電極４６１の端部は隔壁層４６０で囲まれている。発光層４６２と第２電極４６３は、隔壁層４６０の開口部で第１電極４６１と重畳するように積層されている。この重畳する部位がＥＬ素子４０５となる。第１電極４６１、第２電極４６３の両者が透光性を有する場合、ＥＬ素子４０５は、第１電極４６１に向かう方向と、第２電極４６３に向かう方向に光を発する。つまりＥＬ素子４０５は双方向に光を放射する構成となる。また、第１電極４６１と第２電極４６３の一方が透光性を有し、他方が遮光性を有する場合、ＥＬ素子４０５は第１電極４６１に向かう方向か、第２電極４６３に向かう方向のいずれかに光を発する。つまりＥＬ素子４０５は上面射出又は下面射出を行う。

図２１は、ＥＬ素子４０５が下面射出を行う場合の断面構造を例示している。容量素子４０７は、駆動用トランジスタ４０４のゲートとソースの間に配置され、そのゲートとソースの間の電圧を保持する。容量素子４０７は、スイッチング用トランジスタ４０６と駆動用トランジスタ４０４を形成する半導体層と同じ層に設けられた半導体層４５１と、スイッチング用トランジスタ４０６と駆動用トランジスタ４０４のゲートと同じ層に設けられた導電層４０２ａ、４０２ｂ（以下総称して導電層４０２と表記）と、その間の絶縁層により容量を形成する。

また、容量素子４０７は、スイッチング用トランジスタ４０６と駆動用トランジスタ４０４のゲートと同じ層に設けられた導電層４０２と、スイッチング用トランジスタ４０６と駆動用トランジスタ４０４のソース及びドレインに接続する配線４５４、４５５、４５６、４５７と同じ層に設けられた配線４５８と、その間の絶縁層により容量を形成する。これにより、容量素子４０７は駆動用トランジスタ４０４のゲートとソース間電圧を保持するのに十分な容量を得ることができる。また、電源線を構成する導電層に重畳させて形成することにより、容量素子４０７の配置による開口率の減少を抑えている。

スイッチング用トランジスタ４０６と駆動用トランジスタ４０４のソース又はドレインに接続する配線４５４、４５５、４５６、４５７、４５８の厚さは、５００〜２０００ｎｍとしても良く、好ましくは５００〜１３００ｎｍとしても良い。配線４５４、４５５、４５６、４５７、４５８は、ソース線Ｄｘや電源線Ｖｘを構成しているため、上記特徴のように、配線４５４、４５５、４５６、４５７、４５８の膜厚を厚くすることで、電圧降下による影響を抑制することができる。

第１絶縁層４０３と第２絶縁層４５９は、酸化珪素や窒化珪素等の無機材料、ポリイミド、アクリル等の有機材料等を用いて形成してもよい。第１絶縁層４０３と第２絶縁層４５９を同じ材料で形成してもよいし、互いに異なる材料で形成してもよい。有機材料としては、シロキサン系の材料を用いてもよく、例えば、シリコンと酸素との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料、又は、シリコンと酸素との結合で骨格構造が構成され、置換基にフッ素、アルキル基、芳香族炭化水素の少なくとも１つを含む材料を用いる。

このような画素部の構成は、実施例１における図９で示す画素部９０７に適用することができる。また、実施例２で示す図１５のディスプレイ１５０６、実施例３で示す図１７のディスプレイ１７１０、実施例４で示す携帯電話のディスプレイの画素部に適用することができる。

表示装置の一形態である、画素部４１１と、ゲート信号線駆動回路４０８と、ソース信号線駆動回路４０９とを搭載したパネルについて説明する。基板４５０上には、ＥＬ素子４０５を含む画素を複数有する画素部４１１、ゲート信号線駆動回路４０８、ソース信号線駆動回路４０９及び接続フィルム４６７が設けられる（図２２（Ａ）参照）。接続フィルム４６７は外部回路と接続する。

図２２（Ｂ）は、図２２（Ａ）のパネルのＡ−Ｂにおける断面図を示し、画素部４１１に設けられた駆動用トランジスタ４０４とＥＬ素子４０５と容量素子４０７と、ソース信号線駆動回路４０９に設けられたトランジスタを示す。画素部４１１とゲート信号線駆動回路４０８、ソース信号線駆動回路４０９の周囲にはシール材４６４が設けられ、ＥＬ素子４０５は、シール材４６４と対向基板４６６により封止される。この封止処理は、ＥＬ素子４０５を水分から保護するための処理であり、ここではカバー材（ガラス、セラミックス、プラスチック、金属等）により封止する方法を用いるが、熱硬化性樹脂や紫外光硬化性樹脂を用いて封止する方法、金属酸化物や窒化物等のバリア能力が高い薄膜により封止する方法を用いてもよい。基板４５０上に形成される素子は、非晶質半導体に比べて移動度等の特性が良好な結晶質半導体（ポリシリコン）により形成することが好適であり、そうすると、同一表面上におけるモノリシック化が実現される。上記構成を有するパネルは、接続する外部ＩＣの個数が減少するため、小型、軽量、薄型が実現される。

なお上記の図２２に示す構成では、ＥＬ素子４０５の第１電極４６１は透光性を有し第２電極４６３は遮光性を有する。従って、ＥＬ素子４０５は基板４５０側に光を放射する。図２３（Ａ）で示すように、上記とは異なる構成として、ＥＬ素子４０５の第１電極４６１は遮光性を有し第２電極４６３は透光性を有する構成とすることもできる。この場合、ＥＬ素子４０５は上面射出を行う。また、図２３（Ｂ）に示すように、上記とは異なる構成として、ＥＬ素子４０５の第１電極４６１と第２電極４６３の両者を透光性電極として、両面から光を放射する構成とすることも出来る。

なお、画素部４１１は絶縁表面上に形成された非晶質半導体（アモルファスシリコン）をチャネル部としたトランジスタにより構成し、ゲート信号線駆動回路４０８及びソース信号線駆動回路４０９はドライバＩＣにより構成してもよい。ドライバＩＣは、ＣＯＧ方式により基板４５０上に実装してもよいし、又は基板４５０に接続する接続フィルム４６７に実装してもよい。非晶質半導体は、ＣＶＤ法を用いることで、大面積の基板に簡単に形成することができ、かつ結晶化の工程が不要であることから、安価なパネルの提供を可能とする。また、この際、インクジェット法に代表される液滴吐出法により導電層を形成すると、より安価なパネルの提供を可能とする。

図２４（Ａ）は、パネル１とプリント配線基板２を組み合わせたモジュールを示している。パネル１は、ＥＬ素子が各画素に設けられた画素部３と、第１のゲート線駆動回路４、第２のゲート線駆動回路５と、選択された画素にビデオ信号を供給するソース線駆動回路６を備えており、この構成は実施例１と同様である。

プリント基板２には、ディスプレイコントローラ７、中央処理装置（ＣＰＵ）８、メモリ９、電源回路１０、音声処理回路１１及び送受信回路１２などが備えられている。ディスプレイコントローラ７の機能は実施例２と同様なものである。プリント基板２とパネル１は、フレキしブル配線基板（ＦＰＣ）１３により接続されている。プリント配線基板１３には、容量素子、バッファ回路などを設け、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることを防ぐ構成としても良い。また、コントローラ７、音声処理回路１１、メモリ９、ＣＰＵ８、電源回路１０などは、ＣＯＧ（ＣｈｉｐｏｎＧｌａｓｓ）方式を用いてパネル１に実装することもできる。ＣＯＧ方式により、プリント基板２の規模を縮小することができる。

プリント基板２に備えられたインターフェース部１４（Ｉ／Ｆ部１４）を介して、キースイッチやスタイラスペンなどの入力手段２５などの各種制御信号の入出力が行われる。また、アンテナとの間の信号の送受信を行なうためのアンテナ用ポート１５が、プリント基板２に設けられている。

図２４（Ｂ）は、図２４（Ａ）に示したモジュールのブロック図を示す。このモジュールは、メモリ９としてＶＲＡＭ１６、ＤＲＡＭ１７、フラッシュメモリ１８などが含まれている。ＶＲＡＭ１６にはパネルに表示する画像のデータが、ＤＲＡＭ１７には画像データまたは音声データが、フラッシュメモリには各種プログラムが記憶されている。

電源回路１０は、パネル１、ディスプレイコントローラ７、ＣＰＵ８、音声処理回路１１、メモリ９、送受信回路１２を動作させる電力を供給する。またパネルの仕様によっては、電源回路１０に電流源が備えられている場合もある。

ＣＰＵ８は、制御信号生成回路２０、デコーダ２１、レジスタ２２、演算回路２３、ＲＡＭ２４、ＣＰＵ８用のインターフェース１９などを有している。インターフェース１９を介してＣＰＵ８に入力された各種信号は、一旦レジスタ２２に保持された後、演算回路２３、デコーダ２１などに入力される。演算回路２３では、入力された信号に基づき演算を行い、各種命令を送る場所を指定する。一方デコーダ２１に入力された信号はデコードされ、制御信号生成回路２０に入力される。制御信号生成回路２０は入力された信号に基づき、各種命令を含む信号を生成し、演算回路２３において指定された場所、具体的にはメモリ９、送受信回路１２、音声処理回路１１、ディスプレイコントローラ７などに送る。

送受信回路１２では、アンテナ２８において電波として送受信される信号が処理されており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）、ＬＰＦ（ＬｏｗＰａｓｓＦｉｌｔｅｒ）、カプラ、バランなどの高周波回路を含んでいる。送受信回路１２において送受信される信号のうち音声情報を含む信号が、ＣＰＵ８からの命令に従って、音声処理回路１１に送られる。

ＣＰＵ８の命令に従って送られてきた音声情報を含む信号は、音声処理回路１１において音声信号に復調され、スピーカ２７に送られる。またマイク２６から送られてきた音声信号は、音声処理回路１１において変調され、ＣＰＵ８からの命令に従って、送受信回路１２に送られる。

ディスプレイコントローラ７、ＣＰＵ８、電源回路１０、音声処理回路１１、メモリ９を、本実施例のパッケージとして実装することができる。本実施例は、アイソレータ、バンドパスフィルタ、ＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）、ＬＰＦ（ＬｏｗＰａｓｓＦｉｌｔｅｒ）、カプラ、バランなどの高周波回路以外であれば、どのような回路にも応用することができる。

本実施例のモジュールは、ディスプレイコントローラを備えることにより、１行毎にサブフレーム構成を変えてディスプレイを表示させることができる。それにより、表示する階調が全階調必要の無い行では、１フレームを構成するサブフレーム数を減らすことができる。よって本発明の表示装置では、画素への書込回数を少なくすることができるので、低消費電力を抑えることができる。さらに１行毎にサブフレーム構成を変えることができるため、サブフレーム構成を最適なものとすることにより、動画疑似輪郭の発生を抑えることができる。

本実施例は、実施例７で説明したパネルで携帯電話機９０を完成させる一例について例示する。

図２５で示す携帯電話機は、操作スイッチ類９４、マイクロフォン９５などが備えられた本体（Ａ）９１と、パネル（Ａ）９８、パネル（Ｂ）９９、スピーカ９６などが備えられた本体（Ｂ）９２とが、蝶番８０で開閉可能に連結されている。パネル（Ａ）９８とパネル（Ｂ）９９は、回路基板９７と共に本体（Ｂ）９２の筐体９３の中に収納される。パネル（Ａ）９８及びパネル（Ｂ）９９の画素部は筐体９３に形成された開口窓から視認できように配置される。

パネル（Ａ）９８とパネル（Ｂ）９９は、その携帯電話機９０の機能に応じて画素数などの仕様を適宜設定することができる。例えば、パネル（Ａ）９８を主画面とし、パネル（Ｂ）９９を副画面として組み合わせることができる。

パネル（Ａ）９８を文字や画像を表示する高精細のカラー表示画面とし、パネル（Ｂ）９９を、文字情報を表示する単色の情報表示画面とすることができる。特にパネル（Ｂ）９９をアクティブマトリクス型として、高精細化をすることにより、さまざまな文字情報を表示して、一画面当たりの情報表示密度を向上させることができる。例えば、パネル（Ａ）９８を、２〜２．５インチで６４階調、２６万色のＱＶＧＡ（３２０ドット×２４０ドット）とし、パネル（Ｂ）９９を、単色で２〜８階調、１８０〜２２０ｐｐｉの高精細パネルとして、ローマ字、ひらながな、カタカナをはじめ、漢字やアラビア文字などを表示することができる。

実施例７で示すモジュールを携帯電話機に搭載することにより、低消費電力化を図ることができる。また、動画疑似輪郭の発生を抑えることができる。それにより、モジュールの中にチューナを組み入れ、地上波デジタル放送を受信する場合にも、長時間動画を鑑賞することができ、画質を向上させることができる。

本実施例に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、蝶番８０の部位に撮像素子を組み込んで、カメラ付きの携帯電話機としても良い。また、操作スイッチ類９４、表示パネル（Ａ）９８、表示パネル（Ｂ）９９を一つの筐体内に納めた構成としても、上記した作用効果を奏することができる。また、表示部を複数個そなえた情報表示端末に本実施例の構成を適用しても、同様な効果を得ることができる。

本実施例は、本発明により完成する電気器具について、図２６を参照して説明する。

実施例１〜４で示す表示装置を用いて作製された電気器具として、テレビジョン、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうる表示装置を備えた装置）、照明器具などが挙げられる。これらの電気器具の具体例を図２６に示す。

図２６（Ａ）はテレビジョン装置であり、筐体９００１、支持台９００２、表示部９００３、スピーカ部９００４、ビデオ入力端子９００５等を含む。本発明を用いて形成されるパネルで表示部９００３を構成することにより、１フレームを構成するサブフレーム数を減らすことができるので、消費電力を抑えることができる。また、サブフレーム構成を最適なものとすることにより、動画疑似輪郭の発生を抑えることができる。

図２６（Ｂ）はコンピュータであり、本体９１０１、筐体９１０２、表示部９１０３、キーボード９１０４、外部接続ポート９１０５、ポインティングマウス９１０６等を含む。本発明を用いて形成されるパネルで表示部９１０３を構成することにより、１フレームを構成するサブフレーム数を減らすことができるので、消費電力を抑えることができる。また、サブフレーム構成を最適なものとすることにより、動画疑似輪郭の発生を抑えることができる。

図２６（Ｃ）はビデオカメラであり、本体９２０１、表示部９２０２、筐体９２０３、外部接続ポート９２０４、リモコン受信部９２０５、受像部９２０６、バッテリー９２０７、音声入力部９２０８、操作キー９２０９、接眼部９２１０等を含む。本発明を用いて形成されるパネルで表示部９２０２を構成することにより、１フレームを構成するサブフレーム数を減らすことができるので、消費電力を抑えることができる。また、サブフレーム構成を最適なものとすることにより、動画疑似輪郭の発生を抑えることができる。

以上のようにして、本発明のＥＬ素子を用いた電気器具や照明器具を得ることができる。本発明のＥＬ素子を有する表示装置の適用範囲は極めて広く、この表示装置をあらゆる分野の電気器具に適用することが可能である。

従来の表示装置の構成を示す図。従来のソース信号線駆動回路の構成を示す図。従来のＥＬ画素の構成を示す図。従来の１フレーム期間内のサブフレーム構成とタイミングチャートを示す図。本発明を用いた表示装置の構成の１例を示す図。ディスプレイの表示面を示す図。本発明を用いた１フレーム期間内のサブフレーム構成の１例とタイミングチャートを示す図。本発明を用いて、画素にビデオデータを書き込むタイミングチャートを示す図。本発明を用いた表示装置の構成の１例を示す図。本発明を用いた１行分のビデオデータの書込むタイミングチャートを示す図。本発明を用いた１フレーム期間内のサブフレーム構成の１例とタイミングチャートを示す図。ディスプレイの表示面を示す図。本発明を用いて、画素にビデオデータを書き込むタイミングチャートを示す図。本発明を用いた１フレーム期間内のサブフレーム構成の１例とタイミングチャートを示す図。本発明を用いた、ディスプレイコントローラの構成を示す図。本発明を用いた、ディスプレイコントローラの動作を示す図。本発明を用いた、ディスプレイコントローラの構成を示す図。ディスプレイの表示面を示す図。本発明のディスプレイに適用できる画素の回路の一例を示す図。本発明のディスプレイに適用できる画素の一例を示す平面図。本発明のディスプレイに適用できる画素の一例を示す断面図。本発明に係るパネルの構成を示す図。本発明に係るパネルの構成を示す図。本発明に係るモジュールの構成例を示す図。本発明に係る携帯電話機の構成例を示す図。本発明に係る電子機器の一例を示す図。本発明に係るパターン別の消費電力の割合を示す図。

符号の説明

３画素部
１０１ソース信号線駆動回路
１０２ゲート信号線駆動回路
１０３第１のシフトレジスタ回路
１０４第１のラッチ回路
１０５第２のラッチ回路
１０６電流供給線
１０７画素部
１０８第２のシフトレジスタ回路
３００点線枠
３０１スイッチング用ＴＦＴ
３０２ＥＬ駆動用ＴＦＴ
３０３ＥＬ素子
３０４保持容量
３０５ゲート信号線
３０６ソース信号線
３０７電流供給線
３０９陽極
３１０陰極
４０５ＥＬ素子
４０８ゲート信号線駆動回路
４０９ソース信号線駆動回路
４１０画素
４１１画素部
５０１ソース信号線駆動回路
５０２第２のシフトレジスタ回路
５０３第１のシフトレジスタ回路
５０４第１のラッチ回路
５０５第２のラッチ回路
５０６電流供給線
５０７画素部
５０８ゲート信号線駆動回路
５０９ソース信号線
５１０ゲート信号線
５１１書込許可回路
５１２書込許可信号
６００表示面
６０１第１の表示領域
６０２第２の表示領域
６０３第３の表示領域
６０４ソース信号線駆動回路
６０５ゲート信号線駆動回路
７０１書込期間
７０２書込期間
７０３書込期間
７０４書込期間
８０１第１の表示領域書込期間
８０２第２の表示領域書込期間
８０３第３の表示領域書込期間
９０１ソース信号線駆動回路
９０２第２のシフトレジスタ回路
９０３第１のシフトレジスタ回路
９０４第１のラッチ回路
９０５第２のラッチ回路
９０６電流供給線
９０７画素部
９０８ゲート信号線駆動回路
９０９ソース信号線
９１０ゲート信号線
９１１書込許可回路
９１２Ｇ１書込許可信号
９１３Ｇ２書込許可信号
９１４ソース信号線書込信号
１００１第１の行書込期間
１００２第２の行書込期間
１００３行書込周期
１１０１第１のＧ１書込発生期間
１１０２第２のＧ１書込発生期間
１１０３第３のＧ１書込発生期間
１１０４第４のＧ１書込発生期間
１１０５第５のＧ１書込発生期間
１１０６第６のＧ１書込発生期間
１１０７第７のＧ１書込発生期間
１１０８第８のＧ１書込発生期間
１１０９第９のＧ１書込発生期間
１１１０第１０のＧ１書込発生期間
１１１１第１のＧ２書込発生期間
１１１２第２のＧ２書込発生期間
１１１３第３のＧ２書込発生期間
１１１４第４のＧ２書込発生期間
１２００表示面
１２０１Ａ表示領域
１２０２Ｂ表示領域
１２０３Ｃ表示領域
１２０４Ｄ表示領域
１２０５Ｅ表示領域
１２０６ソース信号線駆動回路
１２０７ゲート信号線駆動回路
１３０１Ｇ１書込許可期間
１３０２Ｇ１書込禁止期間
１３０３Ｇ２書込許可期間
１３０４Ｇ２書込禁止期間
１５０１フォーマット変換回路
１５０２第１の記憶回路
１５０３第２の記憶回路
１５０４第３の記憶回路
１５０５表示制御回路
１５０６ディスプレイ
１５０７記憶回路切り替え回路
１５０８第１の書込許可回路
１５０９第２の書込許可回路
１５１０セレクタ
１５１１表示モード判別回路
１５１２記憶回路切り替え信号
１５１３メモリ制御回路
１７０１表示モード判別回路
１７０２フォーマット変換回路
１７０３第１の書込許可回路
１７０４第２の書込許可回路
１７０５第１の記憶回路
１７０６第２の記憶回路
１７０７メモリ制御回路
１７０８セレクタ
１７０９表示制御回路
１７１０ディスプレイ
１７１１記憶回路切り替え回路
１７１２記憶回路切り替え信号
１８０１第１の表示領域
１８０２第２の表示領域
１８０３第３の表示領域
１８０４ソース信号線駆動回路
１８０５ゲート信号線駆動回路

Claims

画素部と、前記画素部に電気的に接続されたソース信号線駆動回路と、前記画素部に電気的に接続されたゲート信号線駆動回路と、を有する表示装置であって、
前記画素部は、第１のゲート信号線に電気的に接続された複数の画素を有する第１の表示行と、第２のゲート信号線に電気的に接続された複数の画素を有する第２の表示行と、を有し、
前記ゲート信号線駆動回路は、シフトレジスタと、第１の書込許可回路と、を有し、
前記第１の書込許可回路は、前記シフトレジスタと前記第１のゲート信号線との間、及び前記シフトレジスタと前記第２のゲート信号線との間に電気的に接続され、
前記第１の書込許可回路は、書込許可信号によって、前記ソース信号線駆動回路から供給されるビデオ信号を前記第１の表示行に書込みを行うか否かを制御して、前記第１の表示行の１フレーム期間中のサブフレーム数を変えることができる機能を有し、
前記第１の書込許可回路は、前記書込許可信号によって、前記ビデオ信号を前記第２の表示行に書込みを行うか否かを制御して、前記第２の表示行の前記１フレーム期間中のサブフレーム数を変えることができる機能を有し、
同一の前記１フレーム期間中、前記第１の表示行と前記第２の表示行においてそれぞれ異なる数のサブフレームを用いて表示が行われることを特徴とする表示装置。
請求項１において、
前記ソース信号線駆動回路及び前記ゲート信号線駆動回路に電気的に接続されたディスプレイコントローラを有し、
前記ディスプレイコントローラは、
第２の書込許可回路と、
第３の書込許可回路と、
前記第２の書込許可回路に電気的に接続された第１の記憶回路と、
前記第３の書込許可回路に電気的に接続された第２の記憶回路と、
前記第１及び第２の記憶回路に電気的に接続されたメモリ制御回路と、を有し、
前記第２の書込許可回路は、記憶回路切り替え信号によって、前記ビデオ信号を前記第１の記憶回路へ出力するか否かを制御することができる機能を有し、
前記第３の書込許可回路は、前記記憶回路切り替え信号によって、前記ビデオ信号を前記第２の記憶回路へ出力するか否かを制御することができる機能を有し、
前記メモリ制御回路は、前記記憶回路切り替え信号によって、前記第１及び第２の記憶回路のいずれから前記ビデオ信号を読み出すかを制御することができる機能を有し、
前記第１及び第２の記憶回路のいずれから読み出された前記ビデオ信号は、前記ソース信号線駆動回路へ出力されることを特徴とする表示装置。
請求項２において、
前記記憶回路切り替え信号は、前記１フレーム期間の終了に同期して論理が反転することを特徴とする表示装置。
請求項１乃至請求項３のいずれか一において、
前記第１及び第２の表示行が有する前記複数の画素の各々は、第１のトランジスタと、第２のトランジスタと、ＥＬ素子と、を有し、
前記第１のトランジスタは、前記ビデオ信号の入力を制御することができる機能を有し、前記第２のトランジスタは、前記ＥＬ素子へ流れる電流を制御することができる機能を有することを特徴とする表示装置。