JP2006189810A

JP2006189810A - 表示装置及びその表示装置を用いた電子機器

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Publication number: JP2006189810A
Application number: JP2005351081A
Authority: JP
Inventors: Hiroyuki Miyake; 博之三宅
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2004-12-06
Filing date: 2005-12-05
Publication date: 2006-07-20
Anticipated expiration: 2025-12-05
Also published as: JP5008302B2

Abstract

【課題】消費電力を低減でき、高精細で、狭額縁の表示装置を得ることを目的とする。
【解決手段】書き込み動作、消去動作の両方を一つのゲートドライバで行う。また、当該ゲートドライバを二つ用いる。そのゲートドライバの主な構成は、行選択のためのシフトレジスタ及び、書き込み又は消去の切り替えを行う制御回路である。また、その制御回路による切り替え方法は、当該行のシフトレジスタの出力信号及び、前行の制御回路の出力信号、外部からの信号を用いる。
【選択図】図１

Description

本発明は、マトリクス状に配置された複数の画素を有する表示装置及びその表示装置を用いた電子機器に関する。より詳しくは、選択された画素に映像信号を入力して各画素を制御し、画像の表示を行う表示装置及びその表示装置を用いた電子機器に関する。

液晶表示装置を始めとするドットマトリクス型表示装置は、テレビ受像機、パーソナルコンピュータ用ディスプレイといった据え置き用途だけではなく、携帯型の用途へと、急速に需要が高まっている。近年では、液晶表示装置に代わる次世代の表示装置として、有機エレクトロルミネッセンス（ＥＬ）素子を含む画素を有するＥＬ表示装置の実用化が始まってきている。

ドットマトリクス型表示装置には、一般的にパッシブマトリクス型とアクティブマトリクス型がある。アクティブマトリクス型表示装置において階調を表現する方法としては、アナログ階調方式とデジタル階調方式がある。アナログ階調方式では、画素の輝度を制御することによって階調を表現する。デジタル階調方式では、各画素の制御は発光するか、発光しないかの２値で行う。階調の表現は、発光面積の大小、または一定期間における発光時間の長短によって行う。前者を面積階調方式、後者を時間階調方式と呼んでいる。

前述の時間階調方式では、１フレーム期間を複数のサブフレーム期間に分割し、各サブフレーム期間において発光時間に重み付けをする。そして、サブフレーム期間の組み合わせによって１フレーム期間あたりの輝度を制御し、階調を表現する。このような方法により、多階調化を実現する方法の一つとして、特許文献１に示す方法が開示されている。

特許文献１では、例えば６ビット（６４階調）表示の場合、１フレーム期間を６つのサブフレーム期間（ＳＦ１〜ＳＦ６）に分割し、各サブフレーム期間における発光期間の長さを２^５：２^４：２^３：２^２：２^１：１とし、どのサブフレーム期間で発光させるかを選択することによって各階調を表現する（図５（Ａ）参照）。具体的には、いずれの期間も発光しなければ、１階調目（黒：輝度０）を表し、全ての期間で発光させれば、６４階調目（白：輝度６３）を表す。また、２^４、２^３、２^２、１の発光期間が選択されれば、３０階調目を表す。２^４＋２^３＋２^２＋１＝２９、つまり輝度０から輝度６３の６４階調のうち、３０階調目（輝度２９）が表現される。

また、下位ビット、すなわち発光時間の短いサブフレーム期間においては、次のサブフレーム期間の開始前に、発光を停止させる制御が必要となる。そこで、１行の選択期間を複数のサブ水平期間に分割（図５（Ｂ）参照、図５（Ｂ）においては前後２つのサブ水平期間に分割している）し、あるサブ水平期間では映像信号の書き込みを行い、あるサブ水平期間では消去を行っている。この書き込みと消去をそれぞれ必要な行で必要なタイミングで行うことにより、各ビットでの発光期間の制御を行っている。また、この書き込みと消去はそれぞれに対応したゲートドライバ（ゲート信号線駆動回路ともいう）で行われる。
特開２００１−３２４９５８号公報

特許文献１に記載のデジタル時間階調方式を用いて表示装置を駆動する場合、アクティブマトリクス型の画素の駆動は、白表示もしくは黒表示の２値で良い。よって、画素を構成する薄膜トランジスタ（以下ＴＦＴと表記）の特性ばらつきが、表示品質に影響しにくい点が大きな利点となっている。

反面、１フレーム期間内での映像信号の書き込み回数が多く、発光時間制御のための書き込み動作、消去動作等が必要であり、周辺駆動回路の動作周波数は高くなり、消費電力が増大してしまう。また、この書き込み動作、消去動作は、それぞれに対応したゲートドライバで行われるので、二つのゲートドライバが存在することになる。階調数が多くなるに従い、ゲートドライバは高い動作周波数を要求されることにより、ゲートドライバの面積は増大するのが通常であるので、ゲートドライバがパネル内で占める面積の割合の増加率が、ゲートドライバが一つである表示装置に対して高くなる。また、高精細な表示装置になるに従って、水平期間は短くなりゲートラインの負荷は増大するのが通常であるので、ゲート信号線の片側から信号を入力する方式には高精細化への限界がある。

本発明は、上記の課題を鑑み、デジタル時間階調方式を用いて駆動する場合において、消費電力を低減することが可能な表示装置、電子機器を提供することを課題とする。また本発明は、高精細な表示装置、電子機器を提供することを課題とする。また本発明は、狭額縁（スリムベゼル）の表示装置、電子機器を提供することを課題とする。

本発明は、書き込み動作、消去動作の両方を一つのゲート信号線駆動回路で行うことを特徴とする。また、本発明は、上記ゲート信号線駆動回路を二つ用いることにより、高精細な表示を行うことを特徴とする。ここで、書き込みとは、選択された行に画像信号を入力することをいい、消去とは、選択された行に非表示（例えばすべての画素が黒を表示する状態）の信号を入力することをいうものとする。

本発明のゲート信号線駆動回路の主な構成は、行選択のためのシフトレジスタ及び、映像信号の書き込み又は消去の切り替えを行う制御回路であることを特徴とする。その制御回路とは、例えばＲＳラッチ（リセット、セット機能を有するラッチ）である。また、その制御回路による切り替え方法は、当該行のシフトレジスタの出力信号及び、前行の制御回路の出力信号、外部からの信号を用いる。

すなわち、複数の行を構成するゲート信号線及び複数の列を構成するソース信号線と、隣接するゲート信号線と隣接するソース信号線とに囲まれた領域に設けられた画素を複数有する画素部と、ソース信号線と電気的に接続されたソース信号線駆動回路（ソースドライバともいう）と、ゲート信号線と電気的に接続されたゲート信号線駆動回路とを有し、ゲート信号線駆動回路は、行を選択するシフトレジスタ、及び映像信号の画素への書き込み又は消去の切り替え動作を行う制御回路を有する表示装置である。

上記切り替え動作には、シフトレジスタが選択する行及び当該行より前の行に対応する当該制御回路の出力信号並びに外部から制御回路へ入力される信号が用いられる。

また本発明は、上記ゲート信号線駆動回路をそれぞれ画素部の両側、例えば左右に配置し、当該行の両側から同じ信号を当該行に供給することを特徴とする。

本発明のゲート信号線駆動回路は、画素部が形成される基板と同一の基板上に形成することができる。ソース信号線駆動回路も同様に画素部と同一の基板上に形成することができる。

上記特徴を有する本発明は、書き込み動作、消去動作を一つのゲート信号線駆動回路で行うことにより、消費電力を低減させることができる。

また、上記特徴を有する本発明により、ゲート信号線駆動回路を一つにできるので、表示装置の狭額縁化を容易にすることができる。

また、上記特徴を有する本発明により、ゲート信号線駆動回路を画素部の両側に配置し、当該行の両側から同じ信号を当該行に供給することにより、水平周期が短く、ゲートラインの負荷が大きい高精細な表示装置に対応することが出来る。

（実施の形態１）
本発明の実施の形態について、以下に詳細に説明する。制御回路としてＲＳラッチを用いる例を示す。なお、本発明は以下の説明のみに限定されるものではなく、本発明の趣旨およびその範囲から逸脱することなくその形態および実施の範囲を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

本発明のアクティブマトリクス型表示装置の構成について、図１（Ａ）を参照して説明する。画素部１０１は、点線枠で囲まれた画素１０２を複数有し、これらがマトリクス状に配列したものである。画素部１０１の周辺には、ソースドライバ１０３、ゲートドライバ１０４が配置されている。

ソースドライバ１０３は、シフトレジスタ１０５、第１のラッチ回路１０６、第２のラッチ回路１０７、レベルシフタ・バッファ１０８を有している。ゲートドライバ１０４は、シフトレジスタ１０９、ＲＳラッチ１１０、レベルシフタ・バッファ１１１を有している。

次に、画素１０２の詳細について、図１（Ｂ）を参照して説明する。各画素は、ソースドライバ１０３と接続するソース信号線１２１、ゲートドライバ１０４と接続するゲート信号線１２２、電流供給線１２３、対向電極１２４、ソース信号線１２１及びゲート信号線１２２と接続するスイッチング用ＴＦＴ１２５、電流供給線１２３と接続する駆動用ＴＦＴ１２６、駆動用ＴＦＴ１２６及び対向電極１２４と接続する発光素子１２７を有している。

画素の駆動は、画素を構成するＴＦＴの極性や、発光素子を流れる電流の向き等によって異なる。本実施の形態では、一例として、スイッチング用ＴＦＴ１２５をＮ型ＴＦＴ、駆動用ＴＦＴ１２６をＰ型ＴＦＴで構成し、発光素子１２７には、高電位に保たれた電流供給線１２３から、低電位に保たれた対向電極１２４に向かって電流が流れる構成について説明する。以後の回路動作のロジックについても、ここで説明した画素を駆動する場合を例とする。但し、勿論、本発明は、信号の論理、電源の関係を見直すことにより、ここで示した以外の構成の画素を駆動する場合においても同様に適用が可能であり、ここでＴＦＴの極性等につき限定するものではない。

画素が選択されていない行においては、ゲート信号線１２２はＬｏｗレベルとなっており、スイッチング用ＴＦＴ１２５はＯＦＦしている。一方、画素が選択された行においては、ゲート信号線１２２がＨｉｇｈレベルとなり、スイッチング用ＴＦＴ１２５がＯＮし、ソース信号線１２１の電位が駆動用ＴＦＴ１２６のゲート電極に書き込まれる。

ここで、ソース信号線１２１の電位がＨｉｇｈレベルである場合、駆動用ＴＦＴ１２６はＯＦＦし、発光素子１２７へは電流が流れないため、画素は黒を表現する。一方、ソース信号線１２１の電位がＬｏｗレベルである場合、駆動用ＴＦＴ１２６がＯＮし、発光素子１２７に電流が流れて発光し、画素は白を表現する。なお、図１（Ｂ）には特に明記していないが、駆動用ＴＦＴ１２６のゲート電極に書き込まれた映像信号は、保持容量等を用いて一定期間保持出来るようにすることが好ましい。これにより、ゲート信号線１２２が非選択となった後も、駆動用ＴＦＴ１２６のＯＮの状態、またはＯＦＦの状態を保持し、黒、または白の表示状態を保つことが出来る。

次に、本発明の表示装置の動作について説明する。より詳しくは、書き込み動作、消去動作の両方を一つのゲートドライバで行う本発明の表示装置の動作について説明する。

ソースドライバ１０３において、シフトレジスタ１０５は、クロック信号（ＳＣＫ）、スタートパルス（ＳＳＰ）に従って、１段目から順次サンプリングパルスを出力する。シフトレジスタ１０５から出力されるサンプリングパルスによって、第１のラッチ回路１０６において、映像信号（Ｄａｔａ）のサンプリングを行う。第１のラッチ回路１０６における映像信号のサンプリングが完了した段においては、最終段でのサンプリングが完了するまでの間、第１のラッチ回路１０６に設けられたメモリ部分において取り込まれた映像信号が保持される。やがて、シフトレジスタ１０５の最終段からのサンプリングパルスの出力が終了し、第１のラッチ回路１０６の全ての段でサンプリングが完了した後、ラッチパルス（ＳＬＡＴ）に従って、第１のラッチ回路１０６に保持されていた１行分のデータは、一斉に第２のラッチ回路１０７へと転送される。

その後、必要に応じてレベルシフタ・バッファ１０８で振幅変換を受け、映像信号に従ってソース信号線の充放電を行う。また、書き込み消去選択信号（以下、Ｗ／Ｅ信号と表記）により、ソース信号線を映像信号に従って充放電するモードと、全てのソース信号線に消去用の信号を出力するモードを選択する。

一方、ゲートドライバ１０４において、シフトレジスタ１０９は、クロック信号（ＧＣＫ）、スタートパルス１（Ｇ１ＳＰ）またはスタートパルス２（Ｇ２ＳＰ）に従って、１段目から順次行選択パルスを出力する。また、ゲートドライバ１０４には、クロック信号（ＧＣＫ）の半分の周期であるパルス幅制御信号１（ＧＰＷＣ１）と、パルス幅制御信号１（ＧＰＷＣ１）の反転信号であるパルス幅制御信号２（ＧＰＷＣ２）が入力されている。

次に、スタートパルス１（Ｇ１ＳＰ）が入力された場合、スタートパルス２（Ｇ２ＳＰ）が入力された場合にわけて説明する。

ＲＳラッチ１１０の１段目は、スタートパルス１（Ｇ１ＳＰ）がシフトレジスタ１０９に入力されると、ＲＳラッチの出力は変化せず、初期状態を保持する。前記ＲＳラッチが初期状態を保持していることにより、前記ＲＳラッチはパルス幅制御信号１（ＧＰＷＣ１）を選択し、前記パルス幅制御信号１（ＧＰＷＣ１）と当該行のシフトレジスタ１０９の行選択パルスとの論理積をとった信号を、当該行のレベルシフタ・バッファ１１１に入力することにより、当該行のレベルシフタ・バッファ１１１が、当該ゲート信号線に書き込み信号を出力する。

ＲＳラッチ１１０の２段目以降は、当該ＲＳラッチの数段前のＲＳラッチの出力の状態（初期状態）を受け、パルス幅制御信号１（ＧＰＷＣ１）とシフトレジスタ１０９の行選択パルスの論理積をとった信号を、当該行のレベルシフタ・バッファ１１１に入力することにより、当該行のレベルシフタ・バッファ１１１が、当該ゲート信号線に書き込み信号を出力する。

この一連の動作例を図６（Ａ）に簡単に示す。図６（Ａ）において、ＧＳＲ１、ＧＳＲ２、ＧＳＲ３はシフトレジスタ１０９の出力であり、ＧＬｉｎｅ１、ＧＬｉｎｅ２、ＧＬｉｎｅ３はゲート信号線であってそれらに入力される信号が記載されている。

また、ＲＳラッチ１１０の１段目は、スタートパルス２（Ｇ２ＳＰ）がシフトレジスタ１０９に入力されると、ＲＳラッチ１１０の１段目の出力の状態が初期状態に対して反転（セット）する。前記ＲＳラッチはパルス幅制御信号２（ＧＰＷＣ２）を選択し、前記パルス幅制御信号２（ＧＰＷＣ２）と当該行のシフトレジスタ１０９の行選択パルスとの論理積をとった信号を当該行のレベルシフタ・バッファ１１１に入力し、当該ゲート信号線に消去信号を出力する。

さらに、ＲＳラッチ１１０の２段目以降には、当該ＲＳラッチの数段前のＲＳラッチの初期状態に対して反転（セット）した出力を受け、パルス幅制御信号２（ＧＰＷＣ２）とシフトレジスタ１０９の行選択パルスの論理積をとった信号を、当該行のレベルシフタ・バッファ１１１に入力し、当該ゲート信号線に消去信号を出力する。また、各ＲＳラッチに当該ＲＳラッチ以降からのＲＳラッチの出力が入力されており、前記入力が初期状態に対して反転（セット）すると、当該ＲＳラッチの出力はリセットされて、当該ＲＳラッチの出力は初期状態に戻る。

この一連の動作を図６（Ｂ）に簡単に示す。図６（Ｂ）において、ＧＳＲ１、ＧＳＲ２、ＧＳＲ３はシフトレジスタ１０９の出力であり、ＧＬｉｎｅ１、ＧＬｉｎｅ２、ＧＬｉｎｅ３はゲート信号線であってそれらに入力される信号が記載されている。

上記のことから、本発明であるゲートドライバ１０４は、スタートパルス１（Ｇ１ＳＰ）を入力後、クロック信号（ＧＣＫ）の周期の整数（２以上の整数）倍の時間以上遅らせてから、スタートパルス２（Ｇ２ＳＰ）を入力することにより、１水平期間内に書き込みと消去を行うことが出来る。つまり、本発明であるゲートドライバ１０４は、書き込み用ゲートドライバと消去用ゲートドライバの機能を、一つのゲートドライバに集約したものである。

本発明であるゲートドライバ１０４を画素部１０１の片側、即ち一辺だけに１つ配置すれば、書き込み用ゲートドライバと消去用ゲートドライバを両側に分けて配置する方法より、額縁の面積を小さくすることができる。

また、本発明であるゲートドライバ１０４を画素部１０１の片側、即ち一辺だけに１つ配置すれば、シフトレジスタ１０９の個数が、書き込み用ゲートドライバと消去用ゲートドライバを画素領域の両側に分けて配置する方法の半分となるため、消費電力を少なくすることができる。

（実施の形態２）
図２に示すように、シフトレジスタ１０９、ＲＳラッチ１１０、及びレベルシフタ・バッファ１１１を有するゲートドライバ１０４を、画素部１０１を挟むように両側に配置し、両側から、同じ信号を、同じゲート信号線に、同時に出力することにより、ゲート信号線に信号を伝えるのが速くなる。このことにより、水平周期が短く、ゲートラインの負荷が大きい高精細な表示装置に対応することが出来る。

図２において、図１（Ａ）と同じ部品には同じ符号を用いた。本実施の形態のゲートドライバは、図１（Ａ）に記載のゲートドライバと同じ構成である。本実施の形態は、ゲートドライバ１０４を画素部１０１の両側に配置する点で、片側だけに１つ配置する実施の形態１と異なる。

（実施の形態３）
本実施の形態では、本発明の表示装置の駆動回路、すなわちソースドライバ及びゲートドライバの構成例について説明する。

まず、ソースドライバの構成例について、図３を参照して説明する。ソースドライバは、シフトレジスタ３０１、第１のラッチ回路３０２、第２のラッチ回路３０３、書込消去選択回路３０４、バッファ回路３０５を有する。

シフトレジスタ３０１は、クロック信号（ＳＣＫ、ＳＣＫｂ：ＳＣＫｂはＳＣＫの反転信号）及びスタートパルス（ＳＳＰ）に従って、順次サンプリングパルスを出力する。第１のラッチ回路３０２は、シフトレジスタ３０１から出力されるサンプリングパルスに従って、映像信号（Ｄａｔａ）のサンプリングを行う。第１のラッチ回路３０２の全段で映像信号のサンプリングが完了した後、ラッチパルス（ＳＬＡＴ、ＳＬＡＴｂ：ＳＬＡＴｂは反転信号）が入力されると、第１のラッチ回路３０２に保持されている映像信号は、一斉に第２のラッチ回路３０３へと転送される。書込消去選択回路３０４は、Ｗ／Ｅ信号がアクティブとなっている場合（ここではＨｉｇｈレベルとなっている場合）、映像信号を反転して出力する。一方、Ｗ／Ｅ信号がＬｏｗレベルとなっている場合、映像信号の如何によらず、Ｈｉｇｈレベルを出力する。その後、バッファ回路３０５を介して、ソース信号線（ＳＬｉｎｅ１〜ＳＬｉｎｅｎ）の充放電を行う（ｎは２以上の整数）。

次に、ゲートドライバの構成について図４を参照して説明する。ゲートドライバはシフトレジスタ４０１、セレクター回路４０２、ＲＳラッチ回路４０３、インバーター回路４０６、インバーター回路４０７、ＡＮＤ回路４０４、バッファ回路４０５を有する。インバーター回路４０６の入力には、２段前のＡＮＤ回路４０４の出力が接続されており、インバーター回路４０７の入力には、２段後のＡＮＤ回路４０４の出力が接続されている。インバーター回路４０６の入力はＲＳラッチ回路４０３のセット入力であり、また、インバーター回路４０７の入力はＲＳラッチ回路４０３のリセット入力である。また、１段目、２段目のインバーター回路４０６の入力にはスタートパルス２（Ｇ２ＳＰ）が接続されている。まず、スタートパルス１（Ｇ１ＳＰ）が入力されると、ゲートライン（ＧＬｉｎｅ１、ＧＬｉｎｅ２、ＧＬｉｎｅ３、ＧＬｉｎｅ４）には、パルス幅制御信号１（ＧＰＷＣ１）と当該シフトレジスタ４０１の行選択パルスの論理積をとった信号が出力される。また、スタートパルス２（Ｇ２ＳＰ）が入力されると、ゲートライン（ＧＬｉｎｅ１、ＧＬｉｎｅ２、ＧＬｉｎｅ３、ＧＬｉｎｅ４）には、パルス幅制御信号２（ＧＰＷＣ２）と当該シフトレジスタ４０１の行選択パルスの論理積をとった信号が出力される。

セレクター回路４０２、ＲＳラッチ回路４０３、インバーター回路４０６、インバーター回路４０７、及びＡＮＤ回路４０４をまとめて、制御回路と表現することができる。

なお、本実施の形態のゲートドライバ及びソースドライバの構成には、レベルシフタが設けられていないが、必要に応じて、適宜設けてもよい。

図７は、本明細書に記載のゲートドライバ及びソースドライバを用いた表示装置、例えばエレクトロルミネッセンス（ＥＬ）表示装置が搭載される携帯電話機の一例を示している。

エレクトロルミネッセンス（ＥＬ）表示装置の画素の構成は、実施の形態１において図１（Ｂ）に示した構成に限定されない。例えば、スイッチング用ＴＦＴ、駆動用ＴＦＴの一方又は両方を、複数のＴＦＴが直列に接続されたいわゆるマルチゲート構造を採用することができる。また、スイッチング用ＴＦＴと駆動用ＴＦＴの２種類のＴＦＴを用いる構成に限定されない。また、各ＴＦＴの断面構造は特定のものに限定されず、各ＴＦＴの極性（Ｎチャネル型、Ｐチャネル型）も限定されない。

また、発光素子を構成する各層、絶縁膜、電極及び配線には、公知の材料及び形成方法を使用することができる。

表示装置７０１はハウジング７０２に脱着自在に組み込まれる。ハウジング７０２は表示装置７０１のサイズに合わせて、形状や寸法を適宜変更することができる。表示装置７０１を固定したハウジング７０２はプリント配線基板７０３に嵌め込まれ、モジュールとして組み立てられる。

表示装置７０１はＦＰＣ７０８を介してプリント配線基板７０３に接続される。プリント配線基板７０３には、スピーカー、マイクロフォン、送受信回路、ＣＰＵ及びコントローラなどを含む信号処理回路が形成されている。このようなモジュールと、入力手段７０４、バッテリー７０５を組み合わせ、筐体７００、７０６に収納する。表示装置７０１の画素部は筐体７００に形成された開口窓から視認できるように配置する。

携帯電話機に本発明の表示装置を搭載することによって、消費電力を低減できるため、バッテリー７０５の寿命を長くすることができる。また、狭額縁化によって、上記開口窓を大きく設計することができる。

本実施例に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容しうる。例えば、表示装置を複数備えたり、筐体を適宜複数に分割して蝶番により開閉式とした構成としても、上記効果を奏することができる。

図８（Ａ）は、テレビ受像機に搭載される、表示パネル８０１と回路基板８０２を組み合わせた表示装置を示している。当該表示装置は、例えばエレクトロルミネッセンス（ＥＬ）表示装置であり、本明細書に記載のソースドライバ及びゲートドライバが用いられる。

回路基板８０２には、例えば、コントロール回路８０３や信号分割回路８０４などが形成されている。図８（Ａ）は、ソースドライバ８０５及びゲートドライバ８０６は、画素部８０７と同一の基板上に形成される例を示しているが、ゲートドライバ８０６のみを画素部８０７と同一基板上に形成してもよい。また、実施の形態１に示したように、ゲートドライバ８０６を画素部の片側のみに１つ配置する構成とすることができる。

図８（Ａ）に示す表示装置を筐体８１１に組み込んで、図８（Ｂ）に一例を示すテレビ受像機を完成させることができる。８１２は表示画面を示し、スピーカー８１３、操作スイッチ８１４などが適宜備えられている。

テレビ受像機に組み込まれる表示装置に、本発明を適用することにより、テレビ受像機の消費電力を低減できると共に、狭額縁化によって表示画面８１２を大きくすることができる。

図９（Ａ）及び図９（Ｂ）は、本明細書に記載のゲートドライバ及びソースドライバを用いた表示装置、例えばエレクトロルミネッセンス（ＥＬ）表示装置が搭載されるデジタルカメラの一例を示している。

図９（Ａ）はデジタルカメラを前面からみた図であり、９０１はレリーズボタン、９０２はメインスイッチ、９０３はファインダー窓、９０４はストロボ、９０５はレンズ、９０６は筐体を示す。

図９（Ｂ）は、図９（Ａ）に示すデジタルカメラを後方からみた図であり、９０７はファインダー接眼窓、９０８はモニター、９０９及び９１０は操作ボタンを示す。

デジタルカメラのモニター９０８に、本発明の表示装置を適用することによって、消費電力を低減できると共に、狭額縁化によってモニター９０８を大きくすることができる。

実施例１に示した携帯電話機、実施例２に示したテレビ受像機、実施例３に示したデジタルカメラに限らず、表示装置を搭載するあらゆる電子機器に本発明を適用することができる。

本発明の表示装置を示す図。本発明の表示装置を示す図。本発明の表示装置に用いるソースドライバの例を示す図。本発明の表示装置に用いるゲートドライバの例を示す図。デジタル時間階調方式を説明する図。本発明の表示装置の動作を説明するためのタイミングチャート。携帯電話機の例を示す図テレビ受像機の例を示す図デジタルカメラの例を示す図

符号の説明

１０１画素部
１０２画素
１０３ソースドライバ
１０４ゲートドライバ
１０５シフトレジスタ
１０６第１のラッチ回路
１０７第２のラッチ回路
１０８レベルシフタ・バッファ
１０９シフトレジスタ
１１０ＲＳラッチ
１１１レベルシフタ・バッファ
１２１ソース信号線
１２２ゲート信号線
１２３電流供給線
１２４対向電極
１２５スイッチング用ＴＦＴ
１２６駆動用ＴＦＴ
１２７発光素子
３０１シフトレジスタ
３０２第１のラッチ回路
３０３第２のラッチ回路
３０４書込消去選択回路
３０５バッファ回路
４０１シフトレジスタ
４０２セレクター回路
４０３ＲＳラッチ回路
４０４ＡＮＤ回路
４０５バッファ回路
４０６インバーター回路
４０７インバーター回路

Claims

複数の行を構成するゲート信号線及び複数の列を構成するソース信号線と、隣接する前記ゲート信号線と隣接する前記ソース信号線とに囲まれた領域に設けられた画素を複数有する画素部と、前記ソース信号線と電気的に接続されたソース信号線駆動回路と、前記ゲート信号線と電気的に接続されたゲート信号線駆動回路とを有し、
前記ゲート信号線駆動回路は、前記行を選択するシフトレジスタ、及び映像信号の前記画素への書き込み又は消去の切り替え動作を行う制御回路を有することを特徴とする表示装置。
複数の行を構成するゲート信号線及び複数の列を構成するソース信号線と、隣接する前記ゲート信号線と隣接する前記ソース信号線とに囲まれた領域に設けられた画素を複数有する画素部と、前記ソース信号線と電気的に接続されたソース信号線駆動回路と、前記ゲート信号線と電気的に接続されたゲート信号線駆動回路とを有し、
前記ゲート信号線駆動回路は、前記行を選択するシフトレジスタ、及び映像信号の前記画素への書き込み又は消去の切り替え動作を行う制御回路を有し、前記切り替え動作には前記シフトレジスタが選択する行及び当該行より前の行に対応する前記制御回路の出力信号並びに外部から前記制御回路へ入力される信号が用いられることを特徴とする表示装置。
請求項１又は請求項２において、前記制御回路はＲＳラッチであることを特徴とする表示装置。
請求項１乃至請求項３のいずれか一において、前記ゲート信号線駆動回路は画素部の両側に配置されることを特徴とする表示装置。
請求項１乃至請求項４のいずれか一に記載の表示装置を用いた携帯電話機。
請求項１乃至請求項４のいずれか一に記載の表示装置を用いたデジタルカメラ。
請求項１乃至請求項４のいずれか一に記載の表示装置を用いたテレビ受像機。
請求項１乃至請求項４のいずれか一に記載の表示装置を用いた電子機器。