JP2004191700A - サブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路 - Google Patents
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Abstract
【課題】フレームメモリに「効率的な読み出しが可能となるような書込み」を効率的に行う。
【解決手段】1ビットのデータを格納できるセルを、4×4のマトリックス状に配置してなるレジスタ群21を用意し、1画素分の階調値を示す4ビットのデータを上方および左方の双方から入力させながら、セル内のデータを縦または横方向にシフトさせる。シフト動作制御器22からの信号により、縦方向シフトと横方向シフトとを4回ごとに切り替え、レジスタ群21の下方および右方から4ビットのデータを排出させる。データ出力器24は、この排出されたデータをフレームメモリに書込む。アドレス出力器25は、所定の初期アドレスから始めて16ずつアドレス値を増加させながらアドレス指定する処理を4回行い、そのような処理を、更に初期アドレスを1つずつずらしながら合計16回繰り返す。
【選択図】 図8
【解決手段】1ビットのデータを格納できるセルを、4×4のマトリックス状に配置してなるレジスタ群21を用意し、1画素分の階調値を示す4ビットのデータを上方および左方の双方から入力させながら、セル内のデータを縦または横方向にシフトさせる。シフト動作制御器22からの信号により、縦方向シフトと横方向シフトとを4回ごとに切り替え、レジスタ群21の下方および右方から4ビットのデータを排出させる。データ出力器24は、この排出されたデータをフレームメモリに書込む。アドレス出力器25は、所定の初期アドレスから始めて16ずつアドレス値を増加させながらアドレス指定する処理を4回行い、そのような処理を、更に初期アドレスを1つずつずらしながら合計16回繰り返す。
【選択図】 図8
Description
【0001】
【発明の属する技術分野】
本発明は、サブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路に関し、特に、プラズマディスプレイパネルや有機EL表示装置などに組み込まれるフレームメモリに対して効率的に表示データを書込むことが可能な表示データ書込回路に関する。
【0002】
【従来の技術】
近年、液晶表示パネルに代わる新しい表示装置として、プラズマディスプレイパネルや有機EL表示装置などが普及し始めている。これらの表示装置では、個々の画素ごとの階調制御を行う方式として、サブフィールド方式を採るものが少なくない。このサブフィールド方式は、1フレームのための表示期間をN個(Nは2以上の整数)のサブフィールドに分割し、第i番目(1≦i≦N)のサブフィールドの長さが、所定の単位長さの2(i−1)倍になるように設定し、個々の画素を構成する表示素子の発光時間によって階調表現を行う方式である。たとえば、1フレームのための表示期間を4個(N=4)のサブフィールドに分割する場合、各サブフィールドの長さを、それぞれ1,2,4,8という比率で設定すれば、どのサブフィールドの期間を発光させるかを選択することにより16段階の階調表現が可能になる。結局、サブフィールド方式では、サブフィールドの数をNとすれば、2N段階の階調情報をもった1画素分の表示データが、Nビットのデータ(各ビットは、発光/非発光の二値状態を示す)により表現されることになる。
【0003】
このサブフィールド方式を採る表示装置では、1フレームを構成する全M個の画素についての個々の表示データを一旦フレームメモリに書込み、このフレームメモリ内の表示データを各サブフィールドを構成する1ビットごとに順次読み出しながら、発光を指示するビットが読み出された画素を当該サブフィールドの長さに応じた期間だけ発光させることにより表示を行うことになる。
【0004】
たとえば、下記の特許文献1には、このようなサブフィールド方式を採る表示装置に組み込まれたフレームメモリに対して、表示データを書込む回路と読み出す回路とが開示されている。
【特許文献1】
特開2000−029422号公報
【0005】
【発明が解決しようとする課題】
サブフィールド方式を採る表示装置に組み込まれたフレームメモリに対するデータの読み書きは、通常の走査線方式を採るフレームメモリに対するデータの読み書きとは若干異なる動作を行う必要がある。それは、通常の走査線方式の場合は、1つの画素の階調値を示すデータをひとまとまりのデータとして読み出せばよいのに対して、サブフィールド方式の場合は、同じ画素の階調値を示すデータであっても、個々のサブフィールドごとに別個に読み出す必要があるためである。したがって、サブフィールド方式を採る場合、通常の方法でフレームメモリに対して書込みを行うと変則的な方法で読み出しを行う必要が生じるので、通常の方法で読み出しを行うためには、変則的な方法で書込みを行っておく必要がある。このため、従来はフレームメモリに対する効率的な読み書きを行うことが困難であった。
【0006】
そこで本発明は、サブフィールド方式を用いた表示装置に用いられるフレームメモリについて、「効率的な読み出しが可能となるような書込み」を効率的に行うことが可能なフレームメモリに対する表示データ書込回路を提供することを目的とする。
【0007】
【課題を解決するための手段】
(1) 本発明の第1の態様は、1フレームのための表示期間をN個(Nは2以上の整数)のサブフィールドに分割し、第i番目(1≦i≦N)のサブフィールドの長さが、所定の単位長さの2(i−1)倍になるように設定し、2N段階の階調情報をもった1画素分の表示データをNビットのデータ(各ビットは、発光/非発光の二値状態を示す)により表現し、1フレームを構成する全M個の画素についての個々の表示データを一旦フレームメモリに書込み、このフレームメモリ内の表示データを各サブフィールドを構成する1ビットごとに順次読み出しながら、発光を指示するビットが読み出された画素を当該ビットに対応するサブフィールドの長さに応じた期間だけ発光させることにより表示を行うサブフィールド方式を用いた表示装置、に用いられるフレームメモリに対して表示データを書込むためのサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
各画素についてのNビットの表示データをN本の信号線に分けたパラレルデータとして、第1番目の画素についての表示データから第M番目の画素についての表示データまで順番に、時系列二値信号として伝送する信号伝送路と、
1ビットのデータを格納する機能をもったレジスタからなるセルを、N行N列の正方マトリックス状に配置することにより構成され、かつ所定のタイミングで、k行目(1≦k≦N−1)の各セルのデータをそれぞれ(k+1)行目の各セルに転送するとともに、1行目の各セルにN本の信号線からNビットのデータとして伝送されてきた新たなデータを取り込み、N行目の各セルのデータをNビットのデータとして排出する縦方向シフト動作と、k列目(1≦k≦N−1)の各セルのデータをそれぞれ(k+1)列目の各セルに転送するとともに、1列目の各セルにN本の信号線からNビットのデータとして伝送されてきた新たなデータを取り込み、N列目の各セルのデータをNビットのデータとして排出する横方向シフト動作と、を選択的に行う機能をもったマトリックス状レジスタ群と、
信号伝送路に、新たな画素についての表示データが伝送されるタイミングに同期して、マトリックス状レジスタ群に縦方向シフト動作もしくは横方向シフト動作を実行させる指示を与え、かつ、一方のシフト動作をN回繰り返したら、他方のシフト動作をN回繰り返すように、シフト動作をN回ごとに切り替える切替制御を行うシフト動作制御器と、
シフト動作制御器による切替制御に同期して、マトリックス状レジスタ群から、縦方向シフト動作により排出されるNビットのデータもしくは横方向シフト動作により排出されるNビットのデータを選択して、フレームメモリに書込むべきデータとして出力するデータ出力器と、
データ出力器から出力されるNビットのデータを書込むべきフレームメモリ上の所定のアドレスを出力するアドレス出力器と、
を設けるようにしたものである。
【0008】
(2) 本発明の第2の態様は、上述の第1の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
アドレス出力器が、Nビットのワード長をもった第0のアドレス場所から第(M−1)のアドレス場所まで、合計(M×N)ビットの記憶場所をもったフレームメモリに対して書込みを行うために、M通りのアドレス場所のうちの1つを所定の順序で選択して指定するようにしたものである。
【0009】
(3) 本発明の第3の態様は、上述の第2の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
アドレス出力器が、初期アドレス場所から始めて(M/N)間隔でアドレス場所を順次指定する処理をN回実行する一巡の動作を、初期アドレス場所を1つずつずらしながら合計(M/N)回繰り返すことにより、フレームメモリの全アドレス場所を順次指定するようにしたものである。
【0010】
(4) 本発明の第4の態様は、1フレームのための表示期間をN個(Nは2以上の整数)のサブフィールドに分割し、第i番目(1≦i≦N)のサブフィールドの長さが、所定の単位長さの2(i−1)倍になるように設定し、2N段階の階調情報をもった1画素分の表示データをNビットのデータ(各ビットは、発光/非発光の二値状態を示す)により表現し、1フレームを構成する全M個の画素についての個々の表示データを一旦フレームメモリに書込み、このフレームメモリ内の表示データを各サブフィールドを構成する1ビットごとに順次読み出しながら、発光を指示するビットが読み出された画素を当該ビットに対応するサブフィールドの長さに応じた期間だけ発光させることにより表示を行うサブフィールド方式を用いた表示装置、に用いられるフレームメモリに対して表示データを書込むためのサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
各画素についてのNビットの表示データをN本の信号線に分けたパラレルデータとして、第1番目の画素についての表示データから第M番目の画素についての表示データまで順番に、時系列二値信号として伝送する信号伝送路と、
1ビットのデータを格納する機能をもったレジスタからなるセルを、L行L列(L>N)の正方マトリックスから左上隅の(L−N)行(L−N)列の部分のセルを削除した変則マトリックス状に配置することにより構成され、かつ所定のタイミングで、k行目(1≦k≦L−1)の各セルのデータをそれぞれ(k+1)行目の各セルに転送するとともに、最上行である1行目のN個のセルにN本の信号線からNビットのデータとして伝送されてきた新たなデータを取り込み、L行目のL個のセルのデータをLビットのデータとして排出する縦方向シフト動作と、k列目(1≦k≦L−1)の各セルのデータをそれぞれ(k+1)列目の各セルに転送するとともに、最左列である1列目のN個のセルにN本の信号線からNビットのデータとして伝送されてきた新たなデータを取り込み、L列目のL個のセルのデータをLビットのデータとして排出する横方向シフト動作と、を選択的に行う機能をもったマトリックス状レジスタ群と、
信号伝送路に、新たな画素についての表示データが伝送されるタイミングに同期して、マトリックス状レジスタ群に縦方向シフト動作もしくは横方向シフト動作を実行させる指示を与え、かつ、一方のシフト動作をL回繰り返したら、他方のシフト動作をL回繰り返すように、シフト動作をL回ごとに切り替える切替制御を行うシフト動作制御器と、
シフト動作制御器による切替制御に同期して、マトリックス状レジスタ群から、縦方向シフト動作により排出されるLビットのデータもしくは横方向シフト動作により排出されるLビットのデータを選択して、フレームメモリに書込むべきデータもしくは廃棄すべきデータとして出力するデータ出力器と、
データ出力器から出力されるLビットのデータを書込むべきフレームメモリ上の所定のアドレスを出力するアドレス出力器と、
を設け、データ出力器から出力されるN回分のデータがフレームメモリに書込まれ、次の(L−N)回分のデータは廃棄されるような処理が繰り返し実行されるようにしたものである。
【0011】
(5) 本発明の第5の態様は、上述の第4の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
データ出力器が、N回分のデータをフレームメモリへの書込線へ出力したら、次の(L−N)回分のデータを廃棄するという処理を、繰り返し実行するようにしたものである。
【0012】
(6) 本発明の第6の態様は、上述の第4または第5の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
アドレス出力器が、データ出力器から出力されるN回分のデータに対しては、フレームメモリ上の書込対象となる所定のアドレスを出力し、次の(L−N)回分のデータに対しては、フレームメモリ外のダミーアドレスを出力するという処理を、繰り返し実行するようにしたものである。
【0013】
(7) 本発明の第7の態様は、上述の第6の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
アドレス出力器が、Lビットのワード長をもった第0のアドレス場所から第((M/L)×N−1)のアドレス場所まで、合計(M×N)ビットの記憶場所をもったフレームメモリに対して書込みを行うために、((M/L)×N)通りのアドレス場所のうちの1つを所定の順序で選択して指定するようにしたものである。
【0014】
(8) 本発明の第8の態様は、上述の第7の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
アドレス出力器が、ダミーアドレスを指定する場合を除いて、初期アドレス場所から始めて(M/L)間隔でアドレス場所を順次指定する処理をN回実行する一巡の動作を、初期アドレス場所を1つずつずらしながら合計(M/L)回繰り返すことにより、フレームメモリの全アドレス場所を順次指定するようにしたものである。
【0015】
(9) 本発明の第9の態様は、上述の第4〜第8の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
前段のセルのデータを後段のセルへと転送するシフト動作において、前段のセルが存在しない場合には、当該セルに任意のダミーデータを入力するようにしたものである。
【0016】
(10) 本発明の第10の態様は、上述の第1〜第9の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
個々のセルを構成するレジスタを、外部から与えられる切替信号に基づいて、縦横2系統の入力端子からそれぞれ取り込まれる入力データの一方を選択するセレクタ回路と、このセレクタ回路によって選択された一方のデータを所定のタイミングでそれぞれ縦横2系統の出力端子に出力するフリップフロップ回路と、によって構成し、
縦方向に隣接する2つのセルについては、縦系統の入出力端子が相互に接続されるようにし、横方向に隣接する2つのセルについては、横系統の入出力端子が相互に接続されるようにすることにより、マトリックス状レジスタ群を構成したものである。
【0017】
【発明の実施の形態】
以下、本発明を図示する実施形態に基づいて説明する。
【0018】
<<< §1. 一般的なサブフィールド方式の表示装置 >>>
ここでは説明の便宜上、プラズマディスプレイパネルや有機EL表示装置など、一般的なサブフィールド方式の表示装置における表示原理を簡単に述べておく。いま、図1に示すように、画素を8行8列のマトリックス状に配置してなるディスプレイを考える。もちろん、実際のディスプレイは、より多数の画素によって構成されているのが一般的であるが、ここでは便宜上、図示のとおり64画素から構成される単純なディスプレイを例に説明を行うことにする。ここでは、左上隅の画素から順次、図示のとおり、P1〜P64と符号を付して呼ぶことにする。この合計64個の画素の集合によって、1フレーム分の画像が表示されることになる。各画素P1〜P64は、それぞれ所定の階調値をもった表示データによってその表示態様が指定され、通常、個々の階調値に応じた輝度で発光する。動画を表示させる場合には、複数フレーム分の画像データを時系列データとして順次与えるようにすればよい。
【0019】
階調表現をサブフィールド方式で行う場合は、1フレームのための表示期間をN個(Nは2以上の整数)のサブフィールドに分割し、第i番目(1≦i≦N)のサブフィールドの長さが、所定の単位長さの2(i−1)倍になるように設定する。ここでは、N=4に設定し、1フレームのための表示期間を4個のサブフィールドに分割した場合を説明する。この場合、第j番目の画素についての1画素分のデータは4ビットで表現されることになる。図2は、この1画素分のデータ構成を示すビット構成図(1ますが1ビットに対応する)である。ここでは、この4つのビットを、LSB側からMSB側に向かって、ビットb1〜b4と呼ぶことにし、各ビットのデータ自身を、d(j,1)〜d(j,4)と呼ぶことにする。当然、データd(j,1)〜d(j,4)は、1または0のいずれかを示す二値データである。結局、第j番目の画素についてのLSB側から数えて第i番目のデータは、d(j,i)ということになる。ここで述べる例の場合、i=1〜4、j=1〜64の範囲をとり、4ビットのデータにより各画素について16段階の階調表現が行われることになる。
【0020】
図3は、図1に示す64個の画素P1〜P64についての1フレーム分のデータをフレームメモリに格納する格納方法の一例を示す図である。この例では、4ビットのワード長をもったフレームメモリが示されており、1行が1ワードに相当し、1ますが1ビットに対応する。また、図の左側に記したように、各行ごとに、それぞれアドレス0〜63なるアドレス値が定義されている。結局、このフレームメモリのアドレス0〜63に格納されている4ビットの表示データは、図1に示す画素P1〜P64の階調値を示すデータということになる。
【0021】
図4は、フレームメモリを組み込んだ一般的な表示装置の概略構成を示すブロック図である。ここでは、外部からアナログ信号として与えられた表示信号に基づいて表示制御を行う装置が例示されている。まず、外部からのアナログ入力信号は、A/D変換器10によってデジタル信号に変換され、表示データとして出力される。こうして、A/D変換器10から出力された表示データは、表示データ書込回路20によって、順次、フレームメモリ30(RAM)へと格納されてゆく。このフレームメモリ30に一旦格納された表示データは、表示データ読出回路によって読み出され、表示素子アレイ50の表示制御に利用される。表示素子アレイ50は、図1に示すようなディスプレイの表示画面を構成する素子の集合体であり、ここに示す例では、1画素分の表示素子を8行8列のマトリックスに配置することにより構成される。
【0022】
フレームメモリ30には、1フレーム分の表示データが格納される。たとえば、図1に示すように64画素で1フレームが構成される場合であれば、フレームメモリ30には、図3に示すように、画素P1〜P64までの表示データが格納されることになる。動画の場合、A/D変換器10には、複数フレーム分の表示データが連続して入力されることになるので、通常は、2組のフレームメモリ30を用意しておき、奇数フレームに関する表示データを第1のフレームメモリに格納し、偶数フレームに関する表示データを第2のフレームメモリに格納する、という手法が採られることが多い。そうすれば、表示データ書込回路20が奇数フレーム分の表示データを第1のフレームメモリに書込んでいる間に、表示データ読出回路40は偶数フレーム分の表示データを第2のフレームメモリから読み出す処理を行うことができ、逆に、表示データ書込回路20が偶数フレーム分の表示データを第2のフレームメモリに書込んでいる間に、表示データ読出回路40は奇数フレーム分の表示データを第1のフレームメモリから読み出す処理を行うことができる。もっとも、このような動作は公知の技術であるため、ここでは、図4に示すように、1組のフレームメモリ30についての書込み、読み出し処理のみを簡単に説明する。
【0023】
さて、通常の走査線方式の表示装置であれば、表示データ読出回路40によって、図3に示すようなフレームメモリ内に格納された表示データを、1画素分ごとに読み出してゆけば、表示素子アレイ50に対する表示制御を行うことが可能である。たとえば、図3の1行目に示されているアドレス0から4ビット分の表示データ(画素P1用データ)を読み出し、この4ビット分の表示データによって示される階調値に応じた輝度で、画素P1を構成する表示素子を発光させればよい。ところが、サブフィールド方式の表示装置の場合、個々の表示素子は、発光輝度によって階調表現を行う代わりに、発光時間によって階調表現を行うことになるため、若干異なる動作が必要になる。
【0024】
一般に、1フレームのための表示期間をN個のサブフィールドに分割する場合、第i番目(1≦i≦N)のサブフィールドの長さが、所定の単位長さの2(i−1)倍になるような設定が行われる。すなわち、ここで述べる例のようにN=4に設定した場合は、各サブフィールドの長さを、それぞれ1,2,4,8という比率で設定すればよい。図5は、4個のサブフィールドSUB1〜SUB4を用いて階調制御を行う場合の各サブフィールドの長さの比率を時間軸を横方向にとって示す図である。図示のとおり、第1のサブフィールドSUB1〜第4のサブフィールドSUB4の時間軸上の長さは、それぞれ1,2,4,8の比率となっている。
【0025】
図6は、図5に示すような4個のサブフィールドを設定した場合の各画素の階調表現方法を説明するための模式図である。いま、フレームメモリ30内に、図3に示すような表示データが格納されたおり、ビット“1”は発光、ビット“0”は非発光を示すものとしよう。この図3において、ビットb1は第1のサブフィールドSUB1の発光状態を指定するビットであり、ビットb2は第2のサブフィールドSUB2の発光状態を指定するビットであり、ビットb3は第3のサブフィールドSUB3の発光状態を指定するビットであり、ビットb4は第4のサブフィールドSUB4の発光状態を指定するビットである。したがって、たとえば、アドレス0に格納されていた4ビットのデータ(画素P1用データ)が“0101”であったとすると、ビットb1のデータは、d(1,1)=“1”となっており、発光を示しているので、図6の1行目に示すとおり、画素P1の第1のサブフィールドSUB1の期間は発光状態(ここでは、ハッチングを施すことにより発光状態を示している)となるような制御が行われる。同様に、ビットb2のデータは、d(1,2)=“0”となり非発光を示し、ビットb3のデータは、d(1,3)=“1”となり発光を示し、ビットb4のデータは、d(1,4)=“0”となり非発光を示しているので、結局、画素P1の1フレーム分の期間は、図6の1行目に示すとおり、サブフィールドSUB1で発光、SUB2で非発光、SUB3で発光、SUB4で非発光となる。
【0026】
同様に、アドレス1に格納されていた4ビットのデータ(画素P2用データ)が“1100”であったとすると、図6の2行目に示すとおり、画素P2については、サブフィールドSUB1で非発光、SUB2で非発光、SUB3で発光、SUB4で発光となり、アドレス2に格納されていた4ビットのデータ(画素P3用データ)が“1011”であったとすると、図6の3行目に示すとおり、画素P3については、サブフィールドSUB1で発光、SUB2で発光、SUB3で非発光、SUB4で発光となる。また、アドレス63に格納されていた4ビットのデータ(画素P64用データ)が“0011”であったとすると、図6の最下行に示すとおり、画素P64については、サブフィールドSUB1で発光、SUB2で発光、SUB3で非発光、SUB4で非発光となる。ここで、各画素それぞれの発光時間を積算すると、画素P1,P2,P3,P64の積算発光時間は、所定の基準時間(第1のサブフィールドSUB1の時間長)のそれぞれ5,12,11,3倍となっており、これは各画素についての4ビットの表示データによって示される値に一致する。
【0027】
このようにサブフィールド方式では、表示素子自体は発光/非発光の2つの状態しかとらないにもかかわらず、擬似的に階調表現を行うことが可能になる。しかしながら、このサブフィールド方式によって表示素子アレイ50の表示制御を行うためには、同じ画素の階調値を示すデータであっても、個々のサブフィールドごとに別個に読み出す必要があり、フレームメモリ30に図3に示すような形式でデータが格納されていた場合、表示データ読出回路40は変則的な方法でこれを読み出さねばならない。別言すれば、図3に示すようなフレームメモリからデータを読み出す場合、まず、アドレス0から4ビットのデータを読み出して画素P1の表示を行い、続いて、アドレス1から4ビットのデータを読み出して画素P2の表示を行い、次に、アドレス2から4ビットのデータを読み出して画素P3の表示を行い、…というように、個々の画素ごとに表示データを読み出して、当該画素についての表示制御を行う、という単純な操作を行うことはできない。なぜなら、図6に示すような時間の経過を考慮すると、まず、第1のサブフィールドSUB1に関しての発光/非発光を、すべての画素P1〜P64について決定する制御を行い、続いて、第2のサブフィールドSUB2に関しての発光/非発光を、すべての画素P1〜P64について決定する制御を行い、…というように、各サブフィールドごとに発光/非発光を示すビットデータが必要になるためである。
【0028】
したがって、図3に示すような形式で表示データが格納されていた場合、表示素子アレイ50に対する表示制御を行うためには、次のような順序で各表示データを入手する必要になる。すなわち、まず、すべての画素P1〜P64について、第1のサブフィールドの発光/非発光を示すビットb1のデータ(図3の一番右の列のデータd(1,1)〜d(64,1))を入手して、第1のサブフィールドSUB1の期間の表示制御を行い、続いて、第2のサブフィールドの発光/非発光を示すビットb2のデータ(図3の右から2列目のデータd(1,2)〜d(64,2))を入手して、第2のサブフィールドSUB2の期間の表示制御を行い、更に、第3のサブフィールドの発光/非発光を示すビットb3のデータ(図3の右から3列目のデータd(1,3)〜d(64,3))を入手して、第3のサブフィールドSUB3の期間の表示制御を行い、最後に、第4のサブフィールドの発光/非発光を示すビットb4のデータ(図3の一番左の列のデータd(1,4)〜d(64,4))を入手して、第4のサブフィールドSUB4の期間の表示制御を行う必要がある。
【0029】
もっとも、実際には、フレームメモリに対するデータの読み書きはワード単位(この例の場合は4ビット単位)で行う必要があるので、特定のアドレスのビットb1だけを読み出すことはできず、ビットb1だけが必要な場合であっても、4ビットすべての読み出しを行わざるを得ない。たとえば、図3におけるアドレス0のビットb1のデータd(1,1)のみが必要な場合であっても、アドレス0を指定したワード単位の読出処理を行い、4ビットすべてのデータd(1,4),d(1,3),d(1,2),d(1,1)を読み出した上で、必要なデータd(1,1)のみを用いるようにする、という処理を行わざるを得ない。結局、このような変則的な読出方法を採ると、1フレーム分の表示に必要なデータを読み出すのに、同一のアドレスに対して合計4回のアクセスを行わざるを得ない。たとえば、アドレス0に対しては、ビットb1のデータd(1,1)を読み出すために1回、ビットb2のデータd(1,2)を読み出すために1回、ビットb3のデータd(1,3)を読み出すために1回、ビットb4のデータd(1,4)を読み出すために1回、合計4回のアクセスが必要になる。
【0030】
このように、同一のアドレスを複数回も繰り返してアクセスするような読出処理は、非常に非効率的であり、動作速度の遅延や消費電力の増加といった具体的な問題が生じる要因になる。
【0031】
<<< §2. 効率的な読出処理を可能にする格納方式 >>>
このような非効率的な読出処理を改善するための手法が、前掲の特許文献1に開示されている。この特許文献1に開示された方法では、フレームメモリ30内には、図3に示すような方式ではなく、図7に示す方式で表示データが格納される。ここで、図3に格納された合計254ビット(4ビット×64ワード)のデータと、図7に格納された合計254ビット(同じく4ビット×64ワード)のデータとは、全く同一のデータであり、また、いずれのフレームメモリも4ビットを1ワードとするアドレス0〜63をもったメモリであり、全く同一のハードウエアである。両者の違いは、個々のデータの格納場所にある。すなわち、図3に示す格納方式では、アドレス0〜63の順番に、画素P1〜P64の表示データが順次格納されており、いわば画素の順番に応じて表示データを格納していることになる。これに対して、図7に示す格納方式では、アドレス0〜63の順番に、第1のサブフィールドのデータ、第2のサブフィールドのデータ、第3のサブフィールドのデータ、第4のサブフィールドのデータが順次格納されており、いわばサブフィールドの順番に応じて表示データを格納していることになる。
【0032】
たとえば、図7のアドレス0の格納場所を右から順に見てゆくと、データd(1,1),d(2,1),d(3,1),d(4,1)の順にデータが格納されているが、これらのデータは、それぞれ画素P1,P2,P3,P4の第1のサブフィールドの発光/非発光の状態を示すビットデータである。結局、図7の格納方式では、アドレス0〜15までの合計16ワード分に、すべての画素P1〜P64についての第1のサブフィールドデータが格納されていることになる。同様に、アドレス16〜31までの合計16ワード分には、第2のサブフィールドデータが格納され、アドレス32〜47までの合計16ワード分には、第3のサブフィールドデータが格納され、アドレス48〜63までの合計16ワード分には、第4のサブフィールドデータが格納されている。
【0033】
この図7に示す格納方式を採れば、効率的な読出処理が可能になる。すなわち、フレームメモリ30内に、図7に示す格納方式で表示データが格納された状態になっていれば、表示データ読出回路40は、まず、アドレス0〜15までの合計16ワード分のデータにアクセスして、データd(1,1)〜d(64,1)までの合計64ビットのデータを取り出し、画素P1〜P64についての第1のサブフィールドの期間の発光/非発光の制御を行うことができる。続いて、アドレス16〜31までの合計16ワード分のデータにアクセスして、データd(1,2)〜d(64,2)までの合計64ビットのデータを取り出し、画素P1〜P64についての第2のサブフィールドの期間の発光/非発光の制御を行い、更に、アドレス32〜47までの合計16ワード分のデータにアクセスして、データd(1,3)〜d(64,3)までの合計64ビットのデータを取り出し、画素P1〜P64についての第3のサブフィールドの期間の発光/非発光の制御を行い、最後に、アドレス48〜63までの合計16ワード分のデータにアクセスして、データd(1,4)〜d(64,4)までの合計64ビットのデータを取り出し、画素P1〜P64についての第4のサブフィールドの期間の発光/非発光の制御を行えば、1フレーム分の表示制御が完了する。
【0034】
これはアドレス順に従った通常の読出処理であり、しかも1つのアドレスに対しては1回のアクセスのみが行われている。このような通常の読出処理は、効率的な処理であり、動作速度の遅延や消費電力の増加といった問題が生じることはない。
【0035】
しかしながら、フレームメモリ30について、図3に示す格納方式を採った場合と、図7に示す格納方式を採った場合とでは、それぞれ一長一短がある。すなわち、図3に示す格納方式を採った場合、§1の最後で述べたとおり、表示データ読出回路40による変則的な読出処理を行う必要があるため、読出処理が非効率的になるというデメリットがあるものの、表示データ書込回路20による書込処理は通常の効率的な処理で済むというメリットが得られる。たとえば、図4に示す例の場合、アナログ入力信号は、画素P1〜P64の画素値を示す電圧信号を時系列で示したものになるので、A/D変換器10から出力されるビット列は、画素P1についての表示データd(1,1),d(1,2),d(1,3),d(1,4)、画素P2についての表示データd(2,1),d(2,2),d(2,3),d(2,4)、画素P3についての表示データd(3,1),d(3,2),d(3,3),d(3,4)、……、画素P64についての表示データd(64,1),d(64,2),d(64,3),d(64,4)という順になるので、このビット列を4ビットずつに区切って、アドレス0〜63に順に格納してゆくだけですむ。
【0036】
これに対して、図7に示す格納方式を採った場合、前述したとおり、表示データ読出回路40は通常の効率的な読出処理を行うことができるメリットがあるものの、表示データ書込回路20による書込処理は変則的にならざるを得ない。すなわち、A/D変換器10から出力されるビット列からなるデータd(1,1),d(1,2),d(1,3),d(1,4),d(2,1),d(2,2),……,d(64,4)を、図7に示すような位置に格納するためには、データd(1,1)をアドレス0のビットb1へ格納し、データd(1,2)をアドレス16のビットb1へ格納し、データd(1,3)をアドレス32のビットb1へ格納し、データd(1,4)をアドレス48のビットb1へ格納し、データd(2,1)をアドレス0のビットb2へ格納し、データd(2,2)をアドレス16のビットb2へ格納し、……という複雑な処理を行う必要がある。このため、前掲の特許文献1には、表示データ書込回路20として用いる複雑な回路構成が開示されている。
【0037】
本発明の目的は、フレームメモリ30に対して、図7に示す格納方式による書込み(すなわち、効率的な読出しが可能となるような書込み)を効率的に行うことが可能な表示データ書込回路を提供することにある。別言すれば、図4に示すフレームメモリ30に対して、図7に示す格納方式で表示データの書込処理を効率的に実行することが可能な表示データ書込回路20を実現することが本発明の目的である。以下、本発明に係る表示データ書込回路の具体的な構成例を説明する。
【0038】
<<< §3. 本発明に係る表示データ書込回路の基本的実施例 >>>
図8は、本発明の基本的実施例に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路を示す回路図である。既に述べたように、一般的なサブフィールド方式を用いた表示装置では、1フレームのための表示期間をN個(Nは2以上の整数)のサブフィールドに分割し、第i番目(1≦i≦N)のサブフィールドの長さが、所定の単位長さの2(i−1)倍になるように設定し、2N段階の階調情報をもった1画素分の表示データをNビットのデータ(各ビットは、発光/非発光の二値状態を示す)により表現し、1フレームを構成する全M個の画素についての個々の表示データを一旦フレームメモリに書込み、このフレームメモリ内の表示データを各サブフィールドを構成する1ビットごとに順次読み出しながら、発光を指示するビットが読み出された画素を当該ビットに対応するサブフィールドの長さに応じた期間だけ発光させることにより表示を行うことになるが、ここでは、M=64、N=4の場合、すなわち、全64画素からなる表示装置について、1画素の階調表現を4ビットの表示データで行う具体的な例について説明を行うことにする。また、フレームメモリ30としては、一般に、Nビットのワード長をもった第0のアドレス場所から第(M−1)のアドレス場所まで、合計(M×N)ビットの記憶場所をもったフレームメモリが用いられるが、ここに示す基本的実施例の場合、図7に示すように、4ビットのワード長をもったアドレス0〜アドレス63まで、合計256ビットの記憶場所をもったフレームメモリを用いた例について説明を行う。
【0039】
本発明に係る書込回路の基本構成要素は、デジタル信号として与えられる表示データを伝送するための信号伝送路、1ビットのデータを格納する機能をもったレジスタからなるセルをマトリックス状に配置してなるマトリックス状レジスタ群、このマトリックス状レジスタ群に対してシフト動作を実行させるシフト動作制御器、このマトリックス状レジスタ群から排出されるデータを、フレームメモリに書込むべきデータとして出力するデータ出力器、このデータ出力器から出力されるデータを書込むべきフレームメモリ上の所定のアドレスを出力するアドレス出力器、である。以下、これらの各構成要素を、図8の具体的な回路を参照しながら説明する。
【0040】
まず、信号伝送路は、各画素についてのNビットの表示データをN本の信号線に分けたパラレルデータとして、第1番目の画素についての表示データから第M番目の画素についての表示データまで順番に、時系列二値信号として伝送する信号線から構成される。図8の例では、図の左上に示すビットb1〜b4についての信号線が、この信号伝送路として機能している。この例では、各画素についての4ビットの表示データは、4本の信号線に分けたパラレルデータとして伝送されることになり、しかも、画素P1についての表示データから画素P64についての表示データまでが順番に、時系列二値信号として伝送されてくることになる。
【0041】
一方、図8に示すマトリックス状レジスタ群21は、1ビットのデータを格納する機能をもったレジスタからなるセルを、4行4列のマトリックス状に配置したものである。ここでは、説明の便宜上、各セルに、図示のような符号A1〜A4,B1〜B4,C1〜C4,D1〜D4を付して区別することにする。このマトリックス状レジスタ群21は、縦方向シフト動作と、横方向シフト動作とを選択的に行う機能を有している。
【0042】
縦方向シフト動作では、各セルのデータは上から下へ向かって1行ずつシフトされる。すなわち、第1行目のセルA1,B1,C1,D1には、新たに、4本の信号線から伝送されてきたビットb1〜b4が図の上方から取り込まれ、もともと第1行目のセルに格納されていたデータは、それぞれ第2行目のセルA2,B2,C2,D2へと転送され、もともと第2行目のセルに格納されていたデータは、それぞれ第3行目のセルA3,B3,C3,D3へと転送され、もともと第3行目のセルに格納されていたデータは、それぞれ第4行目のセルA4,B4,C4,D4へと転送され、もともと第4行目のセルに格納されていたデータは、それぞれ図の下方に太線で示す4ビットのデータ線へと排出される。
【0043】
同様に、横方向シフト動作では、各セルのデータは左から右へ向かって1列ずつシフトされる。すなわち、第1列目のセルA1,A2,A3,A4には、新たに、4本の信号線から伝送されてきたビットb1〜b4が図の左方から取り込まれ、もともと第1列目のセルに格納されていたデータは、それぞれ第2列目のセルB1,B2,B3,B4へと転送され、もともと第2列目のセルに格納されていたデータは、それぞれ第3列目のセルC1,C2,C3,C4へと転送され、もともと第3列目のセルに格納されていたデータは、それぞれ第4列目のセルD1,D2,D3,D4へと転送され、もともと第4列目のセルに格納されていたデータは、それぞれ図の右方に太線で示す4ビットのデータ線へと排出される。
【0044】
以上は、N=4の場合の具体的な構成例であるが、一般的には、このマトリックス状レジスタ群21は、N行N列の正方マトリックス状にセルを配置したレジスタ群により構成するようにすればよい。この場合、縦方向シフト動作は、所定のタイミングで、k行目(1≦k≦N−1)の各セルのデータをそれぞれ(k+1)行目の各セルに転送するとともに、1行目の各セルにN本の信号線からNビットのデータとして伝送されてきた新たなデータを取り込み、N行目の各セルのデータをNビットのデータとして排出する動作ということになり、横方向シフト動作は、所定のタイミングで、k列目(1≦k≦N−1)の各セルのデータをそれぞれ(k+1)列目の各セルに転送するとともに、1列目の各セルにN本の信号線からNビットのデータとして伝送されてきた新たなデータを取り込み、N列目の各セルのデータをNビットのデータとして排出する動作ということになる。
【0045】
このようなシフト動作は、ビットb1〜b4を伝送する信号伝送路に、新たな画素についての表示データが伝送されるタイミングに同期して実行される。すなわち、画素P1についての4ビットの表示データが到来すると1回目のシフト動作が実行され、画素P2についての4ビットの表示データが到来すると2回目のシフト動作が実行される。
【0046】
このマトリックス状レジスタ群21に縦方向シフト動作を実行させるか、横方向シフト動作を実行させるかは、シフト動作制御器22からの切替信号SELの指示に基づいて切り替えられる。シフト動作制御器22は、ビットb1〜b4を伝送する信号伝送路に、新たな画素についての表示データが伝送されるタイミングに同期して、図示されていないクロック信号を各セルに伝達することにより、マトリックス状レジスタ群21に縦方向シフト動作もしくは横方向シフト動作を実行させる指示を与える。しかも切替信号SELにより、一方のシフト動作をN回繰り返したら、他方のシフト動作をN回繰り返すように、シフト動作をN回ごとに切り替える切替制御を行う。この実施例の場合、シフト動作はそれぞれ4回繰り返すごとに切り替えられることになる。
【0047】
シフト動作制御器22からの切替信号SELは、インバータ23を介して、データ出力器24にも与えられる。データ出力器24は、この切替信号SELに同期して、マトリックス状レジスタ群21の縦方向シフト動作により図の下方から排出されるNビットのデータもしくは横方向シフト動作により図の右方から排出されるNビットのデータのいずれか一方を選択して、フレームメモリ30に書込むべきデータとして出力する機能を有する。この実施例の場合、データ出力器24から出力されるデータ信号DATAは、マトリックス状レジスタ群21の下もしくは右から排出された4ビットのデータということになる。
【0048】
アドレス出力器25は、データ出力器24から出力されるNビットのデータを書込むべきフレームメモリ30上の所定のアドレスを出力する機能を有し、フレームメモリ30に対する書込みアドレスを指定する働きをする。この実施例の場合、アドレス出力器25から出力されるアドレス信号ADDは、図7に示すアドレス0〜63のいずれかを示すものになる。アドレス出力器25がどのような順序でアドレス指定を行うかについては後述する。
【0049】
図9は、マトリックス状レジスタ群21の個々のセルを構成するレジスタの具体的な回路構成例を示す回路図である。この例では、1つのセルを構成するレジスタは、外部から与えられる切替信号SELに基づいて、縦横2系統の入力端子からそれぞれ取り込まれる入力データの一方を選択するセレクタ回路Sと、このセレクタ回路Sによって選択された一方のデータを所定のタイミングでそれぞれ縦横2系統の出力端子に出力するフリップフロップ回路FFと、によって構成されている。
【0050】
ここで、入力端子T1には、上方向に隣接する別なセルの出力端子T3から出力された1ビットのデータもしくは信号伝送線から伝送されてきた1ビットのデータが入力され、入力端子T2には、左方向に隣接する別なセルの出力端子T4から出力された1ビットのデータもしくは信号伝送線から伝送されてきた1ビットのデータが入力される。また、入力端子T5には、シフト動作制御器22からの切替信号SELが直接もしくは他のセルを介して間接的に入力され、出力端子T6にはこの切替信号SELが出力される。セレクタ回路Sは、入力された切替信号SELの論理状態に基づいて、入力端子T1に入力された1ビットのデータか、入力端子T2に入力された1ビットのデータか、のいずれか一方を選択し、選択した1ビットのデータをフリップフロップ回路FFに与える。フリップフロップ回路FFは、与えられた1ビットのデータを一時的に保持し、これをシフト動作制御器22から供給されるクロック信号(図示省略)に同期したタイミングで出力端子T3,T4の双方に出力する。出力端子T4に出力された1ビットのデータは、右方向に隣接する別なセルの入力端子T2に与えられるか、もしくはレジスタ群の右方から排出されることになり、出力端子T3に出力された1ビットのデータは、下方向に隣接する別なセルの入力端子T1に与えられるか、もしくはレジスタ群の下方から排出されることになる。
【0051】
この図9に示すようなセルを16組用意し、これを4行4列のマトリックス状に配置し、縦方向に隣接する2つのセルについては、縦系統の入出力端子T1,T3が相互に接続されるようにし、横方向に隣接する2つのセルについては、横系統の入出力端子T2,T4が相互に接続されるようにすることにより、図8に示すマトリックス状レジスタ群21を構成することができる。なお、図9には示されていないが、各セル内のフリップフロップ回路FFには、ビットb1〜b4についての信号伝送線に、各画素ごとの表示データが伝送されるタイミングに同期した共通のクロック信号がシフト動作制御器22から与えられており、各フリップフロップ回路FFは、このクロック信号に同期したタイミングで、保持していた1ビットのデータを出力することになる。
【0052】
結局、図9に示すような回路構成をもったセルにより、図8に示すマトリックス状レジスタ群21を構成すれば、シフト動作制御器22からの切替信号SELが第1の論理状態を示している間は、セレクタ回路Sが入力端子T1に入力されたデータを選択する動作を行うことになり、前述した縦方向シフト動作が実行されることになり、シフト動作制御器22からの切替信号SELが第2の論理状態を示している間は、セレクタ回路Sが入力端子T2に入力されたデータを選択する動作を行うことになり、前述した横方向シフト動作が実行されることになる。なお、図8に示す回路において、シフト動作制御器22からの切替信号SELが、インバータ23を介してデータ出力器24に与えられているのは、この実施例では、データ出力器24として、セレクタ回路Sと同等の素子(実際には、データ出力器24は4ビット分のデータを選択する回路にする必要がある)を用いているため、データ出力器24による選択動作を逆転させる必要があるためである。すなわち、縦方向シフト動作中は、マトリックス状レジスタ群21内のセレクタ回路Sは、入力端子T1から供給される図の上方位置に入力された信号を選択する必要があるが、データ出力器24は逆に図の下方位置に入力された信号を選択する必要があり、横方向シフト動作中は、マトリックス状レジスタ群21内のセレクタ回路Sは、入力端子T2から供給される図の下方位置に入力された信号を選択する必要があるが、データ出力器24は逆に図の上方位置に入力された信号を選択する必要がある。インバータ23は、このような要求に応じた論理反転を行うための構成要素であり、本発明の実施に本質的に関与する構成要素ではない。
【0053】
さて、図4に示す表示データ書込回路20として、図8に示すような構成をもった回路を用いると、A/D変換器10から1フレーム分のデータが与えられた場合に、図7に示す方式でフレームメモリ30に対する書込みが可能になる理由を、図10〜図25のセル内データ分布図を参照しながら説明しよう。この図10〜図25のセル内データ分布図は、それぞれ第1回目〜第16回目のシフト動作を行った直後におけるマトリックス状レジスタ群21を構成する16個のセルに格納されているデータの分布を示すものであり、シフト動作によるデータ分布の変遷を示すものとなる。別言すれば、図10は、画素P1の表示データ(4ビット)が到来した時点のデータ分布を示し、図11は、画素P2の表示データ(4ビット)が到来した時点のデータ分布を示し、図25は、画素P16の表示データ(4ビット)が到来した時点のデータ分布を示すことになる。なお、ここでは、説明の便宜上、初期段階において各セルに格納されていたデータを“φ”と記述しているが、もちろん、“φ”と記述したセルも、実際には“1”または“0”のいずれかのデータが格納されていることになる。
【0054】
まず、A/D変換器10から画素P1についての4ビットの表示データが出力された場合を考える。この場合、図8の左上に示す信号伝送線のビットb1,b2,b3,b4には、それぞれデータd(1,1),d(1,2),d(1,3),d(1,4)が出力されることになり、これら4ビットのデータは、マトリックス状レジスタ群21の上方から、1行目のセルD1,C1,B1,A1の入力端子T1に与えられるとともに、マトリックス状レジスタ群21の左方から、1列目のセルA4,A3,A2,A1の入力端子T2にも与えられる。このとき、シフト動作制御器22が、縦方向シフト動作を指示する切替信号SELを供給していれば、与えられた4ビットのデータは、図10に示すように、1行目のセルD1,C1,B1,A1のフリップフロップ回路FFに格納されることになる。これが第1回目のシフト動作(縦方向シフト動作)である。
【0055】
続いて、A/D変換器10から画素P2についての4ビットの表示データが出力される。この場合、図8の左上に示す信号伝送線のビットb1,b2,b3,b4には、それぞれデータd(2,1),d(2,2),d(2,3),d(2,4)が出力されるが、シフト動作制御器22は、依然として、縦方向シフト動作を指示する切替信号SELを供給するので、新たに与えられた4ビットのデータは、図11に示すように、1行目のセルD1,C1,B1,A1に格納され、これまで1行目のセルに格納されていた4ビットのデータは、2行目のセルに転送される。これが第2回目のシフト動作(縦方向シフト動作)である。同様に、画素P3についての4ビットの表示データが、第3回目のシフト動作(縦方向シフト動作)により図12に示すように1行目に取り込まれ、更に、画素P4についての4ビットの表示データが、第4回目のシフト動作(縦方向シフト動作)により図13に示すように1行目に取り込まれる。この状態で、16個のセルには、画素P1〜P4の表示データが格納された状態になる。
【0056】
ここで、4回連続して縦方向シフト動作が行われたことになるので、シフト動作制御器22からの切替信号SELは横方向シフト動作を指示する信号に切り替わり、第5〜8回目のシフト動作はすべて横方向シフト動作になる。すなわち、まず画素P5についての4ビットの表示データd(5,1),d(5,2),d(5,3),d(5,4)が、第5回目のシフト動作(横方向シフト動作)により、図14に示すように左方向から1列目のセルA4,A3,A2,A1に取り込まれる。このとき、各セルにもとからあったデータは、いずれも1セル分ずつ右方向へと転送され、もともと4列目(最も右側)のセルD4,D3,D2,D1に格納されていたデータd(1,1),d(2,1),d(3,1),d(4,1)は、図14に示すように右方へと排出されることになる。
【0057】
こうして排出された4ビットのデータは、図8に示すように、右方に太線で示す4ビットのデータ線を介してデータ出力器24へ与えられる。データ出力器24には、シフト動作制御器22からの切替信号SELの論理反転信号が与えられているので、マトリックス状レジスタ群21の右方から出力されたこの4ビットのデータd(1,1),d(2,1),d(3,1),d(4,1)がデータ信号DATAとして出力されることになる。このとき、アドレス出力器25からは、アドレス0を示すアドレス信号ADDが出力されるようにしておけば、図7に示すアドレス0の場所に、4ビットのデータd(1,1),d(2,1),d(3,1),d(4,1)からなる1ワード分のデータが書込まれることになる。
【0058】
次に、画素P6についての4ビットの表示データd(6,1),d(6,2),d(6,3),d(6,4)が、第6回目のシフト動作(横方向シフト動作)により、図15に示すように左方向から1列目のセルA4,A3,A2,A1に取り込まれる。このとき、各セルにもとからあったデータは、いずれも1セル分ずつ右方向へと転送され、データd(1,2),d(2,2),d(3,2),d(4,2)が右方へと排出されることになる。このとき、アドレス出力器25からは、アドレス16を示すアドレス信号ADDが出力されるようにしておけば、図7に示すアドレス16の場所に、4ビットのデータd(1,2),d(2,2),d(3,2),d(4,2)からなる1ワード分のデータが書込まれることになる。
【0059】
同様に、第7回目のシフト動作(横方向シフト動作)では、画素P7についての表示データd(7,1),d(7,2),d(7,3),d(7,4)が、図16に示すように1列目のセルA4,A3,A2,A1に取り込まれ、データd(1,3),d(2,3),d(3,3),d(4,3)が右方へと排出されることになる。このとき、アドレス出力器25が、アドレス32を指定すれば、図7に示すアドレス32の場所に、これら4ビットのデータが書込まれる。更に、第8回目のシフト動作(横方向シフト動作)では、画素P8についての表示データd(8,1),d(8,2),d(8,3),d(8,4)が、図17に示すように1列目のセルA4,A3,A2,A1に取り込まれ、データd(1,4),d(2,4),d(3,4),d(4,4)が右方へと排出されることになる。このとき、アドレス出力器25が、アドレス48を指定すれば、図7に示すアドレス48の場所に、これら4ビットのデータが書込まれる。
【0060】
ここで、4回連続して横方向シフト動作が行われたことになるので、シフト動作制御器22からの切替信号SELは再び縦方向シフト動作を指示する信号に切り替わり、第9〜12回目のシフト動作はすべて縦方向シフト動作になる。すなわち、画素P9についての4ビットの表示データd(9,1),d(9,2),d(9,3),d(9,4)が、第9回目のシフト動作(縦方向シフト動作)により、図18に示すように上方向から1行目のセルD1,C1,B1,A1に取り込まれ、4行目のセルA4,B4,C4,D4に格納されていたデータd(8,1),d(7,1),d(6,1),d(5,1)は、下方へと排出されることになる。このとき、アドレス出力器25が、アドレス1を指定すれば、図7に示すアドレス1の場所に、これら4ビットのデータが書込まれる。
【0061】
同様に、第10回目のシフト動作(縦方向シフト動作)では、画素P10についての表示データd(10,1),d(10,2),d(10,3),d(10,4)が、図19に示すように1行目のセルD1,C1,B1,A1に取り込まれる。このとき下方から排出されたデータd(8,2),d(7,2),d(6,2),d(5,2)を、アドレス17へ書込むようにする。次に、第11回目のシフト動作(縦方向シフト動作)では、画素P11についての表示データd(11,1),d(11,2),d(11,3),d(11,4)が、図20に示すように1行目のセルD1,C1,B1,A1に取り込まれる。このとき下方から排出されたデータd(8,3),d(7,3),d(6,3),d(5,3)を、アドレス33へ書込むようにする。そして、第12回目のシフト動作(縦方向シフト動作)では、画素P12についての表示データd(12,1),d(12,2),d(12,3),d(12,4)が、図21に示すように1行目のセルD1,C1,B1,A1に取り込まれる。このとき下方から排出されたデータd(8,4),d(7,4),d(6,4),d(5,4)を、アドレス49へ書込むようにする。
【0062】
ここで、再び4回連続して縦方向シフト動作が行われたことになるので、シフト動作制御器22からの切替信号SELは再び横方向シフト動作を指示する信号に切り替わり、第13〜16回目のシフト動作はすべて横方向シフト動作になる。すなわち、画素P13についての4ビットの表示データd(13,1),d(13,2),d(13,3),d(13,4)が、第13回目のシフト動作(横方向シフト動作)により、図22に示すように左方向から1列目のセルA4,A3,A2,A1に取り込まれ、4列目のセルD1,D2,D3,D4に格納されていたデータd(12,1),d(11,1),d(10,1),d(9,1)は、右方へと排出されることになる。このとき、アドレス出力器25が、アドレス2を指定すれば、図7に示すアドレス2の場所に、これら4ビットのデータが書込まれる。
【0063】
同様に、第14回目のシフト動作(横方向シフト動作)では、画素P14についての表示データd(14,1),d(14,2),d(14,3),d(14,4)が、図23に示すように1列目のセルA4,A3,A2,A1に取り込まれる。このとき右方から排出されたデータd(12,2),d(11,2),d(10,2),d(9,2)を、アドレス18へ書込むようにする。次に、第15回目のシフト動作(横方向シフト動作)では、画素P15についての表示データd(15,1),d(15,2),d(15,3),d(15,4)が、図24に示すように1列目のセルA4,A3,A2,A1に取り込まれる。このとき右方から排出されたデータd(12,3),d(11,3),d(10,3),d(9,3)を、アドレス34へ書込むようにする。そして、第16回目のシフト動作(横方向シフト動作)では、画素P16についての表示データd(16,1),d(16,2),d(16,3),d(16,4)が、図25に示すように1列目のセルA4,A3,A2,A1に取り込まれる。このとき右方から排出されたデータd(12,4),d(11,4),d(10,4),d(9,4)を、アドレス50へ書込むようにする。
【0064】
以上、図10〜図25を参照しながら、第1〜16回目のシフト動作を順に説明したが、第17〜64回目のシフト動作も全く同様である。第64回目のシフト動作(横方向シフト動作)では、画素P64についての表示データd(64,1),d(64,2),d(64,3),d(64,4)が、1列目のセルA4,A3,A2,A1に取り込まれるが、この第64回目のシフト動作が完了した時点では、フレームメモリ30には、まだ1フレーム分のすべての表示データが書込まれた状態にはなっていない。しかし、A/D変換器10からは、続いて次のフレームの画素P1,P2,P3,…についての4ビットの表示データが伝送されてくる。そこで、第65回目のシフト動作(縦方向シフト動作)では、次のフレームの画素P1の4ビットの表示データを、1行目のセルに取り込むようにする。同様に、第66〜68回目のシフト動作(縦方向シフト動作)で、次のフレームの画素P2〜P4の表示データを順次取り込むようにすれば、第68回目のシフト動作が完了した時点で、フレームメモリ30には、最初のフレームを構成する全画素P1〜P64についての表示データが書込まれた状態になる。
【0065】
続いて、第69回目のシフト動作(横方向シフト動作)を行うと、フレームメモリ30に対して、次のフレームに関する表示データの書込みが行われることになる。もし、フレームメモリを2組用意しておき、奇数番目のフレームの表示データと、偶数番目のフレームの表示データとを異なるフレームメモリに格納するようにするのであれば、第68回目のシフト動作により最初のフレームの表示データをすべて書込んだら、第69回目のシフト動作では、書込対象となるフレームメモリを切り替えるようにし、以下、64回のシフト動作ごとに、フレームメモリを交互に切り替えて書込処理を行うようにすればよい。
【0066】
結局、図8に示す書込回路を用いれば、A/D変換器10から順次与えられる表示データを、図7に示す格納方式でフレームメモリ30に効率的に格納することが可能になる。しかも、この図8に示す書込回路は、図9に示すようなレジスタを1セルとして、合計16組のセルをマトリックス状に配置した比較的単純な構成で実現できる。
【0067】
なお、図7に示す位置に各表示データを格納するためには、アドレス出力器25は、アドレス0,16,32,48,1,17,33,49,2,18,34,50,…という順番にアドレス指定を行うことになる(図14〜図25のアドレス値を参照)。これは、初期アドレス0から始めて、16間隔でアドレス指定する処理を4回実行する一巡の動作(たとえば、「0,16,32,48」という一巡のアドレス指定動作や、「1,17,33,49」という一巡のアドレス指定動作など)を、初期アドレスを1つずつずらしながら合計16回行うアドレス指定操作ということになる。このようなアドレス操作により、図7に示すような格納状態が得られると、表示データ読出回路40は、アドレス0〜63までのデータをこの順番に読み出すだけで済むので、読出動作が非常に効率化される点は既に述べたとおりである。
【0068】
もっとも、書込動作を行う際のアドレス出力器25によるアドレス指定は、必ずしも上述の実施例どおりに行う必要はない。別言すれば、フレームメモリ30内の格納状態は、必ずしも図7に示すとおりにする必要はない。たとえば、アドレス0に格納されているデータとアドレス1に格納されているデータとが入れ替わっていても、表示データ読出回路40による読出時に、アドレス1,0,2,3,…という順に読み出せば、図7に示すとおりに格納した場合と同一の結果が得られる。しかしながら、現実的には、表示データ読出回路40による読出時に、アドレス値の昇順もしくは降順に読み出すのが最も効率的であるので、実用上は、上述したアドレス指定を行うようにするのが好ましい。
【0069】
すなわち、一般的には、アドレス出力器25は、Nビットのワード長をもった第0のアドレス場所から第(M−1)のアドレス場所まで、合計(M×N)ビットの記憶場所をもったフレームメモリに対して書込みを行うために、M通りのアドレス場所のうちの1つを所定の順序で選択して指定する機能を有していれば足りるが、実用上は、初期アドレス場所から始めて(M/N)間隔でアドレス場所を順次指定する処理をN回実行する一巡の動作を、初期アドレス場所を1つずつずらしながら合計(M/N)回繰り返すことにより、フレームメモリの全アドレス場所を順次指定するようにしておくのが好ましい。
【0070】
<<< §4. 本発明に係る表示データ書込回路の変形例 >>>
最後に、本発明に係る表示データ書込回路の変形例を述べておく。§3で述べた基本的実施例は、A/D変換器10から与えられる4ビットの表示データを、4ビットのワード長をもったフレームメモリ30に書込むための書込回路であった。しかしながら、本発明を実施する上では、1画素の階調表現を行うためのビット数Nと、用いるフレームメモリのワード長Lとは必ずしも一致している必要はない。ここでは、1画素の階調表現を行うためのビット数がN=6であり、用いるフレームメモリのワード長がL=8である場合に本発明を適用した変形例を述べておく。
【0071】
図26は、この変形例に係る書込回路の構成を示す回路図である。この書込回路は、図8に示す書込回路と同様に、表示データを伝送する信号伝送路と、マトリックス状レジスタ群21′と、シフト動作制御器22′と、インバータ23′と、データ出力器24′と、アドレス出力器25′とによって構成されており、これらの各構成要素の基本的な機能は、図8に示す書込回路の対応する構成要素と同じである。そこで、以下、図8に示す基本的実施例との相違点のみを説明する。
【0072】
まず、信号伝送路は、この変形例では、ビットb1〜b6を伝送するための6本の信号線から構成されている。基本的実施例では、図5に示すように、1フレーム分の期間を4つのサブフィールドSUB1〜SUB4に分割し、各サブフィールドについての発光/非発光を指示するためにビットb1〜b4なる合計4ビットの表示データにより、1画素の階調表現を行っていたが、ここに示す変形例の場合、1フレーム分の期間を6つのサブフィールドSUB1〜SUB6に分割し、各サブフィールドについての発光/非発光を指示するためにビットb1〜b6なる合計6ビットの表示データが用いられることになる。階調は、26=64段階になる。
【0073】
一方、マトリックス状レジスタ群21′は、基本的には、図9に示すようなレジスタからなるセルを8行8列に配置したものから構成されるが、図示のとおり、左上隅の2行2列のセルだけが削除されている。したがって、セル数は、64−4=60個になる。ここで、基本的に8行8列のマトリックスを用いる理由は、ワード長が8ビットのフレームメモリを用いるためである。また、左上隅の2行2列のセルだけが削除されているのは、信号伝送路がビットb1〜b6のための6本の信号線から構成されているため、8−6=2の差分だけ入力段のセルが不要になるためである。ここでは、左下隅のセルをセルA0と呼び、以下、図示のとおり各セルに名前を付けることにする。第1行目には、セルC7〜セルH7までの6個のセルが配置されており、それぞれにビットb6〜b1が入力されるようになっている。また、第1列目には、セルA0〜セルA5までの6個のセルが配置されており、それぞれにビットb1〜b6が入力されるようになっている。更に、左上隅の削除されたセルに隣接する4つのセルA5,B5,C6,C7の特定の入力端子には、ダミーデータφが与えられるようになっている。実際には、このダミーデータφを与える入力端子T1,T2を、“1”または“0”に固定するようにしておけばよい。
【0074】
マトリックス状レジスタ群21′は、各セルに格納しているデータに対して、縦方向シフト動作または横方向シフト動作を行う機能を有しており、いずれのシフト動作を行うかは、シフト動作制御器22′からの切替信号SELによって指示されることになる。ただ、この変形例におけるシフト動作制御器22′は、一方のシフト動作を8回繰り返したら、他方のシフト動作を8回繰り返すように、シフト動作を8回ごとに切り替える制御を行う。同様に、データ出力器24′は、マトリックス状レジスタ群21′が縦方向シフト動作を実行時には、図の下方から排出される8ビットのデータを選択してデータ信号DATAとして出力する機能を有し、マトリックス状レジスタ群21′が横方向シフト動作を実行時には、図の右方から排出される8ビットのデータを選択してデータ信号DATAとして出力する機能を有する。また、アドレス出力器25′は、データ出力器24′から出力される8ビットのデータが、ワード長が8ビットのフレームメモリの所定のアドレス場所へ書込まれるように所定のアドレス指定を行うよう、アドレス信号ADDを出力する機能を有している。
【0075】
ここで留意すべき点は、データ出力器24′から出力されるデータには、ダミーデータφが混じっている点である。そこで、何回目のシフト動作時に排出されるデータにダミーデータが混じるのかを検討してみよう。まず、第1〜8回目のシフト動作(縦方向シフト動作)を完了した時点の各セルのデータ分布を考えると、C列〜H列のすべてのセルには、画素P1〜P8の表示データ(実データ)が格納された状態になり、A列とB列のすべてのセルには、ダミーデータφが格納された状態になることがわかる。続く第9回目のシフト動作は、横方向シフト動作に切り替えられるので、H列の8つのセルに格納されていたデータからなる8ビットの実データが排出されることになる。したがって、第9〜16回目のシフト動作(横方向シフト動作)を考えると、第9〜14回目のシフト動作により右方向から排出される8ビットのデータはいずれも実データであるが、第15,16回目のシフト動作により右方向から排出される8ビットのデータはいずれもダミーデータになる。この横方向シフト動作では、1行目のセルC7〜H7および2行目のセルC6〜H6には、順次ダミーデータφが満たされてゆくので、第16回目のシフト動作(横方向シフト動作)が完了した時点では、1行目のセルC7〜H7および2行目のセルC6〜H6には、すべてダミーデータφが格納された状態になるが、3行目以下の各セルには、すべて左方から入力された実データが格納された状態になる。したがって、第17〜24回目のシフト動作(縦方向シフト動作)を考えると、第17〜22回目のシフト動作により下方向から排出される8ビットのデータはいずれも実データであるが、第23,24回目のシフト動作により下方向から排出される8ビットのデータはいずれもダミーデータになる。
【0076】
結局、8回の横方向シフト動作で右方向から排出される8ビットのデータは、最初の6回分は実データであるものの、残りの2回分はダミーデータということになる。同様に、8回の縦方向シフト動作で下方向から排出される8ビットのデータは、最初の6回分は実データであるものの、残りの2回分はダミーデータということになる。そこで、データ出力器24′から出力されるデータのうち、6回分のデータは実データとしてフレームメモリに書込み、2回分のデータはダミーデータとして廃棄する、という処理を繰り返せば、実データのみをフレームメモリに書込むことができるようになる。このような廃棄処理は、データ出力器24′側の対応によって実行することもできるし、アドレス出力器25′側の対応によって実行することもできる。たとえば、データ出力器24′側の対応によって実行するのであれば、データ出力器24′が、6回分のデータをフレームメモリ30への書込線へ出力したら、次の2回分のデータを廃棄するという処理を、繰り返し実行するようにすればよいし、アドレス出力器25′側の対応によって実行するのであれば、アドレス出力器25′が、データ出力器24′から出力される6回分のデータに対しては、フレームメモリ30上の書込対象となる所定のアドレスを出力し、次の2回分のデータに対しては、フレームメモリ30外のダミーアドレスを出力するという処理を、繰り返し実行するようにすればよい。
【0077】
図27は、6本の信号線b1〜b6によって伝送されてくる6ビットの表示データを、従来の一般的な書込回路で、8ビットのワード長をもつフレームメモリに書込んだ状態を示す図である。ワード長が8ビットなのに対して、個々の画素の表示データが6ビットであるため、各アドレス場所のビットb7,b8は空いた状態(任意のビットφ)とならざるを得ない。図1に示す例のように、64個の画素で1フレームが構成される場合、1つのアドレス場所に1つの画素についての表示データを格納しているため、アドレス0〜63という合計64のアドレス場所が必要になる。
【0078】
これに対して、図28は、同様の表示データを、図26に示す変形例の書込回路で書込んだ状態を示す図である。本発明に係る格納方式では、表示データを画素ごとに格納するのではなく、サブフィールドデータごとに格納することになるので、空いた状態のビットは発生しない。図28のアドレス0(第1のサブフィールドデータの最初の行)に格納されている8ビットのデータd(1,1)〜d(8,1)は、上述した第9回目のシフト動作(横方向シフト動作)によって、マトリックス状レジスタ群21′の右方向から排出されたデータであり、アドレス8(第2のサブフィールドデータの最初の行)に格納されている8ビットのデータd(1,2)〜d(8,2)は、上述した第10回目のシフト動作(横方向シフト動作)によって、マトリックス状レジスタ群21′の右方向から排出されたデータである。同様に、第11回目、第12回目、第13回目、第14回目のシフト動作(横方向シフト動作)によって、マトリックス状レジスタ群21′の右方向から排出されたデータは、それぞれアドレス16(第3のサブフィールドデータの最初の行)、アドレス24(第4のサブフィールドデータの最初の行)、アドレス32(第5のサブフィールドデータの最初の行)、アドレス40(第6のサブフィールドデータの最初の行)に格納される。そして、上述したように、第15,16回目のシフト動作(横方向シフト動作)によって、マトリックス状レジスタ群21′の右方向から排出されたデータ(すべてダミーデータ)は、廃棄処分となり、フレームメモリには書込まれない。次に、第17回目のシフト動作(縦方向シフト動作)によって、マトリックス状レジスタ群21′の下方向から排出される8ビットの実データd(9,1)〜d(16,1)は、アドレス1(第1のサブフィールドデータの2番目の行)に格納され、第18回目のシフト動作(縦方向シフト動作)によって、マトリックス状レジスタ群21′の下方向から排出される8ビットの実データd(9,2)〜d(16,2)は、アドレス9(第2のサブフィールドデータの2番目の行)に格納される。以下、同様である。
【0079】
かくして、アドレス0〜47という合計48のアドレス場所に、必要な表示データのすべてが格納されることになる。このような格納方式で格納された表示データは、表示データ読出回路40によって効率的に読み出すことが可能である。すなわち、図28に示されているとおり、各表示データは、第1のサブフィールドデータ〜第6のサブフィールドデータが、アドレスの順に格納されているため、アドレス0〜47までを順にアクセスして読み出してゆくだけで済む。しかも、図27に示す格納方式のように空いたビットが存在しないため、無駄なくメモリ資源を利用することが可能である。
【0080】
以上、本発明の変形例を図26に示す具体的な事例、すなわち、階調表現のビット数N=6、フレームメモリのワード数L=8、1フレームを構成する画素数M=64という例について述べたが、この変形例は、このような具体的な事例への適用に限定されるものではない。
【0081】
一般的には、マトリックス状レジスタ群21′は、1ビットのデータを格納する機能をもったレジスタからなるセルを、L行L列(L>N)の正方マトリックスから左上隅の(L−N)行(L−N)列の部分のセルを削除した変則マトリックス状に配置することにより構成すればよい。そして、縦方向シフト動作では、所定のタイミングで、k行目(1≦k≦L−1)の各セルのデータをそれぞれ(k+1)行目の各セルに転送するとともに、最上行である1行目のN個のセルにN本の信号線からNビットのデータとして伝送されてきた新たなデータを取り込み、L行目のL個のセルのデータをLビットのデータとして排出する動作を行い、横方向シフト動作では、所定のタイミングで、k列目(1≦k≦L−1)の各セルのデータをそれぞれ(k+1)列目の各セルに転送するとともに、最左列である1列目のN個のセルにN本の信号線からNビットのデータとして伝送されてきた新たなデータを取り込み、L列目のL個のセルのデータをLビットのデータとして排出する動作を行うようにすればよい。
【0082】
また、シフト動作制御器22′は、信号伝送路に、新たな画素についての表示データが伝送されるタイミングに同期して、マトリックス状レジスタ群21′に縦方向シフト動作もしくは横方向シフト動作を実行させる指示を与え、かつ、一方のシフト動作をL回繰り返したら、他方のシフト動作をL回繰り返すように、シフト動作をL回ごとに切り替える切替制御を行えばよい。一方、データ出力器24′は、このシフト動作制御器22′による切替制御に同期して、マトリックス状レジスタ群21′から、縦方向シフト動作により排出されるLビットのデータもしくは横方向シフト動作により排出されるLビットのデータを選択して、フレームメモリに書込むべきデータもしくは廃棄すべきデータとして出力する機能を実行できるようにし、アドレス出力器25′は、このデータ出力器24′から出力されるLビットのデータを書込むべきフレームメモリ上の所定のアドレスを出力する機能を実行できるようにすればよい。
【0083】
ただ、この変形例の場合、ダミーデータφの廃棄処理が必要になるので、データ出力器24′から出力されるN回分のデータがフレームメモリに書込まれ、次の(L−N)回分のデータは廃棄されるような処理が繰り返し実行されるようにしておく。具体的には、データ出力器24′側で対応する場合には、データ出力器24′が、N回分のデータをフレームメモリへの書込線へ出力したら、次の(L−N)回分のデータを廃棄するという処理を、繰り返し実行するように構成しておけばよい。アドレス出力器25′側で対応する場合には、アドレス出力器25′が、データ出力器24′から出力されるN回分のデータに対しては、フレームメモリ上の書込対象となる所定のアドレスを出力し、次の(L−N)回分のデータに対しては、フレームメモリ外のダミーアドレスを出力するという処理を、繰り返し実行するように構成しておけばよい。
【0084】
また、アドレス出力器25′の具体的なアドレス指定方法としては、Lビットのワード長をもった第0のアドレス場所から第((M/L)×N−1)のアドレス場所まで、合計(M×N)ビットの記憶場所をもったフレームメモリに対して書込みを行うために、((M/L)×N)通りのアドレス場所のうちの1つを所定の順序で選択して指定するようにする。この場合、ダミーデータの廃棄処理を考慮して、ダミーアドレスを指定する場合を除いて、初期アドレス場所から始めて(M/L)間隔でアドレス場所を順次指定する処理をN回実行する一巡の動作を、初期アドレス場所を1つずつずらしながら合計(M/L)回繰り返すことにより、フレームメモリの全アドレス場所を順次指定するのが好ましい。
【0085】
なお、図26に示すマトリックス状レジスタ群21′の左上隅の2行2列分のセルは削除されてしまっているため、この変形例の場合、削除セルに隣接するセルの一部には、ダミーデータφを入力するような構成を採っている。一般的には、前段のセルのデータを後段のセルへと転送するシフト動作において、前段のセルが存在しない場合には、当該セルに任意のダミーデータを入力する構成にしておけばよい。
【0086】
以上、本発明を図示する基本的実施例および変形例について説明したが、本発明は、これらの具体的な実施形態に限定されるものではなく、この他にも種々の形態で実施可能である。特に、上述の例では、カラー画像の表示処理についての説明は行っていないが、実際には、RGBなどの3原色についての表示データがそれぞれ3系統別々に取り扱われ、各原色ごとに用意されたフレームメモリへ格納されることになる。
【0087】
【発明の効果】
以上のとおり本発明に係る表示データ書込回路によれば、サブフィールド方式を用いた表示装置に用いられるフレームメモリについて、「効率的な読み出しが可能となるような書込み」を効率的に行うことが可能になる。
【図面の簡単な説明】
【図1】画素を8行8列のマトリックス状に配置してなるディスプレイの表示画面を示す平面図である。
【図2】サブフィールド方式を採る場合における1画素分のデータ構成例を示すビット構成図であり、1ますが1ビットに対応する。
【図3】図1に示す64個の画素P1〜P64についての1フレーム分のデータをフレームメモリに格納する格納方法の一例を示す図であり、1ますが1ビットに対応する。
【図4】フレームメモリを組み込んだ一般的な表示装置の概略構成を示すブロック図である。
【図5】4個のサブフィールドSUB1〜SUB4を用いて階調制御を行う場合の各サブフィールドの長さの比率を時間軸を横方向にとって示す図である。
【図6】図5に示すような4個のサブフィールドを設定した場合の各画素の階調表現方法を説明するための模式図である。
【図7】図1に示す64個の画素P1〜P64についての1フレーム分のデータを、本発明に係る書込回路を用いてフレームメモリに格納した状態を示す図であり、1ますが1ビットに対応する。
【図8】本発明の基本的実施例に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路を示す回路図である。
【図9】図8に示すマトリックス状レジスタ群21の個々のセルを構成するレジスタの具体的な回路構成例を示す回路図である。
【図10】図8に示すマトリックス状レジスタ群21が、第1回目のシフト動作(縦方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図11】図8に示すマトリックス状レジスタ群21が、第2回目のシフト動作(縦方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図12】図8に示すマトリックス状レジスタ群21が、第3回目のシフト動作(縦方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図13】図8に示すマトリックス状レジスタ群21が、第4回目のシフト動作(縦方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図14】図8に示すマトリックス状レジスタ群21が、第5回目のシフト動作(横方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図15】図8に示すマトリックス状レジスタ群21が、第6回目のシフト動作(横方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図16】図8に示すマトリックス状レジスタ群21が、第7回目のシフト動作(横方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図17】図8に示すマトリックス状レジスタ群21が、第8回目のシフト動作(横方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図18】図8に示すマトリックス状レジスタ群21が、第9回目のシフト動作(縦方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図19】図8に示すマトリックス状レジスタ群21が、第10回目のシフト動作(縦方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図20】図8に示すマトリックス状レジスタ群21が、第11回目のシフト動作(縦方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図21】図8に示すマトリックス状レジスタ群21が、第12回目のシフト動作(縦方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図22】図8に示すマトリックス状レジスタ群21が、第13回目のシフト動作(横方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図23】図8に示すマトリックス状レジスタ群21が、第14回目のシフト動作(横方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図24】図8に示すマトリックス状レジスタ群21が、第15回目のシフト動作(横方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図25】図8に示すマトリックス状レジスタ群21が、第16回目のシフト動作(横方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図26】本発明の変形例に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路を示す回路図である。
【図27】6本の信号線b1〜b6によって伝送されてくる6ビットの表示データを、従来の一般的な書込回路で、8ビットのワード長をもつフレームメモリに書込んだ状態を示す図である。
【図28】6本の信号線b1〜b6によって伝送されてくる6ビットの表示データを、本発明の変形例に係る書込回路で、8ビットのワード長をもつフレームメモリに書込んだ状態を示す図である。
【符号の説明】
10…A/D変換器
20…表示データ書込回路
21,21′…マトリックス状レジスタ群
22,22′…シフト動作制御器
23,23′…インバータ
24,24′…データ出力器
25,25′…アドレス出力器
30…フレームメモリ
40…表示データ読出回路
50…表示素子アレイ
ADD…アドレス信号
A1〜A4…各セル
B1〜B4…各セル
b1〜b4…表示信号の各ビット
C1〜C4…各セル
DATA…データ信号
D1〜D4…各セル
d(j,i)…第j番目の画素についての第iビット目の表示データ
FF…フリップフロップ回路
P1〜P64…ディスプレイを構成する各画素
S…セレクタ回路
SEL…切替信号
SUB1〜SUB4…サブフィールド
T1〜T6…各セルの入出力端子
【発明の属する技術分野】
本発明は、サブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路に関し、特に、プラズマディスプレイパネルや有機EL表示装置などに組み込まれるフレームメモリに対して効率的に表示データを書込むことが可能な表示データ書込回路に関する。
【0002】
【従来の技術】
近年、液晶表示パネルに代わる新しい表示装置として、プラズマディスプレイパネルや有機EL表示装置などが普及し始めている。これらの表示装置では、個々の画素ごとの階調制御を行う方式として、サブフィールド方式を採るものが少なくない。このサブフィールド方式は、1フレームのための表示期間をN個(Nは2以上の整数)のサブフィールドに分割し、第i番目(1≦i≦N)のサブフィールドの長さが、所定の単位長さの2(i−1)倍になるように設定し、個々の画素を構成する表示素子の発光時間によって階調表現を行う方式である。たとえば、1フレームのための表示期間を4個(N=4)のサブフィールドに分割する場合、各サブフィールドの長さを、それぞれ1,2,4,8という比率で設定すれば、どのサブフィールドの期間を発光させるかを選択することにより16段階の階調表現が可能になる。結局、サブフィールド方式では、サブフィールドの数をNとすれば、2N段階の階調情報をもった1画素分の表示データが、Nビットのデータ(各ビットは、発光/非発光の二値状態を示す)により表現されることになる。
【0003】
このサブフィールド方式を採る表示装置では、1フレームを構成する全M個の画素についての個々の表示データを一旦フレームメモリに書込み、このフレームメモリ内の表示データを各サブフィールドを構成する1ビットごとに順次読み出しながら、発光を指示するビットが読み出された画素を当該サブフィールドの長さに応じた期間だけ発光させることにより表示を行うことになる。
【0004】
たとえば、下記の特許文献1には、このようなサブフィールド方式を採る表示装置に組み込まれたフレームメモリに対して、表示データを書込む回路と読み出す回路とが開示されている。
【特許文献1】
特開2000−029422号公報
【0005】
【発明が解決しようとする課題】
サブフィールド方式を採る表示装置に組み込まれたフレームメモリに対するデータの読み書きは、通常の走査線方式を採るフレームメモリに対するデータの読み書きとは若干異なる動作を行う必要がある。それは、通常の走査線方式の場合は、1つの画素の階調値を示すデータをひとまとまりのデータとして読み出せばよいのに対して、サブフィールド方式の場合は、同じ画素の階調値を示すデータであっても、個々のサブフィールドごとに別個に読み出す必要があるためである。したがって、サブフィールド方式を採る場合、通常の方法でフレームメモリに対して書込みを行うと変則的な方法で読み出しを行う必要が生じるので、通常の方法で読み出しを行うためには、変則的な方法で書込みを行っておく必要がある。このため、従来はフレームメモリに対する効率的な読み書きを行うことが困難であった。
【0006】
そこで本発明は、サブフィールド方式を用いた表示装置に用いられるフレームメモリについて、「効率的な読み出しが可能となるような書込み」を効率的に行うことが可能なフレームメモリに対する表示データ書込回路を提供することを目的とする。
【0007】
【課題を解決するための手段】
(1) 本発明の第1の態様は、1フレームのための表示期間をN個(Nは2以上の整数)のサブフィールドに分割し、第i番目(1≦i≦N)のサブフィールドの長さが、所定の単位長さの2(i−1)倍になるように設定し、2N段階の階調情報をもった1画素分の表示データをNビットのデータ(各ビットは、発光/非発光の二値状態を示す)により表現し、1フレームを構成する全M個の画素についての個々の表示データを一旦フレームメモリに書込み、このフレームメモリ内の表示データを各サブフィールドを構成する1ビットごとに順次読み出しながら、発光を指示するビットが読み出された画素を当該ビットに対応するサブフィールドの長さに応じた期間だけ発光させることにより表示を行うサブフィールド方式を用いた表示装置、に用いられるフレームメモリに対して表示データを書込むためのサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
各画素についてのNビットの表示データをN本の信号線に分けたパラレルデータとして、第1番目の画素についての表示データから第M番目の画素についての表示データまで順番に、時系列二値信号として伝送する信号伝送路と、
1ビットのデータを格納する機能をもったレジスタからなるセルを、N行N列の正方マトリックス状に配置することにより構成され、かつ所定のタイミングで、k行目(1≦k≦N−1)の各セルのデータをそれぞれ(k+1)行目の各セルに転送するとともに、1行目の各セルにN本の信号線からNビットのデータとして伝送されてきた新たなデータを取り込み、N行目の各セルのデータをNビットのデータとして排出する縦方向シフト動作と、k列目(1≦k≦N−1)の各セルのデータをそれぞれ(k+1)列目の各セルに転送するとともに、1列目の各セルにN本の信号線からNビットのデータとして伝送されてきた新たなデータを取り込み、N列目の各セルのデータをNビットのデータとして排出する横方向シフト動作と、を選択的に行う機能をもったマトリックス状レジスタ群と、
信号伝送路に、新たな画素についての表示データが伝送されるタイミングに同期して、マトリックス状レジスタ群に縦方向シフト動作もしくは横方向シフト動作を実行させる指示を与え、かつ、一方のシフト動作をN回繰り返したら、他方のシフト動作をN回繰り返すように、シフト動作をN回ごとに切り替える切替制御を行うシフト動作制御器と、
シフト動作制御器による切替制御に同期して、マトリックス状レジスタ群から、縦方向シフト動作により排出されるNビットのデータもしくは横方向シフト動作により排出されるNビットのデータを選択して、フレームメモリに書込むべきデータとして出力するデータ出力器と、
データ出力器から出力されるNビットのデータを書込むべきフレームメモリ上の所定のアドレスを出力するアドレス出力器と、
を設けるようにしたものである。
【0008】
(2) 本発明の第2の態様は、上述の第1の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
アドレス出力器が、Nビットのワード長をもった第0のアドレス場所から第(M−1)のアドレス場所まで、合計(M×N)ビットの記憶場所をもったフレームメモリに対して書込みを行うために、M通りのアドレス場所のうちの1つを所定の順序で選択して指定するようにしたものである。
【0009】
(3) 本発明の第3の態様は、上述の第2の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
アドレス出力器が、初期アドレス場所から始めて(M/N)間隔でアドレス場所を順次指定する処理をN回実行する一巡の動作を、初期アドレス場所を1つずつずらしながら合計(M/N)回繰り返すことにより、フレームメモリの全アドレス場所を順次指定するようにしたものである。
【0010】
(4) 本発明の第4の態様は、1フレームのための表示期間をN個(Nは2以上の整数)のサブフィールドに分割し、第i番目(1≦i≦N)のサブフィールドの長さが、所定の単位長さの2(i−1)倍になるように設定し、2N段階の階調情報をもった1画素分の表示データをNビットのデータ(各ビットは、発光/非発光の二値状態を示す)により表現し、1フレームを構成する全M個の画素についての個々の表示データを一旦フレームメモリに書込み、このフレームメモリ内の表示データを各サブフィールドを構成する1ビットごとに順次読み出しながら、発光を指示するビットが読み出された画素を当該ビットに対応するサブフィールドの長さに応じた期間だけ発光させることにより表示を行うサブフィールド方式を用いた表示装置、に用いられるフレームメモリに対して表示データを書込むためのサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
各画素についてのNビットの表示データをN本の信号線に分けたパラレルデータとして、第1番目の画素についての表示データから第M番目の画素についての表示データまで順番に、時系列二値信号として伝送する信号伝送路と、
1ビットのデータを格納する機能をもったレジスタからなるセルを、L行L列(L>N)の正方マトリックスから左上隅の(L−N)行(L−N)列の部分のセルを削除した変則マトリックス状に配置することにより構成され、かつ所定のタイミングで、k行目(1≦k≦L−1)の各セルのデータをそれぞれ(k+1)行目の各セルに転送するとともに、最上行である1行目のN個のセルにN本の信号線からNビットのデータとして伝送されてきた新たなデータを取り込み、L行目のL個のセルのデータをLビットのデータとして排出する縦方向シフト動作と、k列目(1≦k≦L−1)の各セルのデータをそれぞれ(k+1)列目の各セルに転送するとともに、最左列である1列目のN個のセルにN本の信号線からNビットのデータとして伝送されてきた新たなデータを取り込み、L列目のL個のセルのデータをLビットのデータとして排出する横方向シフト動作と、を選択的に行う機能をもったマトリックス状レジスタ群と、
信号伝送路に、新たな画素についての表示データが伝送されるタイミングに同期して、マトリックス状レジスタ群に縦方向シフト動作もしくは横方向シフト動作を実行させる指示を与え、かつ、一方のシフト動作をL回繰り返したら、他方のシフト動作をL回繰り返すように、シフト動作をL回ごとに切り替える切替制御を行うシフト動作制御器と、
シフト動作制御器による切替制御に同期して、マトリックス状レジスタ群から、縦方向シフト動作により排出されるLビットのデータもしくは横方向シフト動作により排出されるLビットのデータを選択して、フレームメモリに書込むべきデータもしくは廃棄すべきデータとして出力するデータ出力器と、
データ出力器から出力されるLビットのデータを書込むべきフレームメモリ上の所定のアドレスを出力するアドレス出力器と、
を設け、データ出力器から出力されるN回分のデータがフレームメモリに書込まれ、次の(L−N)回分のデータは廃棄されるような処理が繰り返し実行されるようにしたものである。
【0011】
(5) 本発明の第5の態様は、上述の第4の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
データ出力器が、N回分のデータをフレームメモリへの書込線へ出力したら、次の(L−N)回分のデータを廃棄するという処理を、繰り返し実行するようにしたものである。
【0012】
(6) 本発明の第6の態様は、上述の第4または第5の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
アドレス出力器が、データ出力器から出力されるN回分のデータに対しては、フレームメモリ上の書込対象となる所定のアドレスを出力し、次の(L−N)回分のデータに対しては、フレームメモリ外のダミーアドレスを出力するという処理を、繰り返し実行するようにしたものである。
【0013】
(7) 本発明の第7の態様は、上述の第6の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
アドレス出力器が、Lビットのワード長をもった第0のアドレス場所から第((M/L)×N−1)のアドレス場所まで、合計(M×N)ビットの記憶場所をもったフレームメモリに対して書込みを行うために、((M/L)×N)通りのアドレス場所のうちの1つを所定の順序で選択して指定するようにしたものである。
【0014】
(8) 本発明の第8の態様は、上述の第7の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
アドレス出力器が、ダミーアドレスを指定する場合を除いて、初期アドレス場所から始めて(M/L)間隔でアドレス場所を順次指定する処理をN回実行する一巡の動作を、初期アドレス場所を1つずつずらしながら合計(M/L)回繰り返すことにより、フレームメモリの全アドレス場所を順次指定するようにしたものである。
【0015】
(9) 本発明の第9の態様は、上述の第4〜第8の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
前段のセルのデータを後段のセルへと転送するシフト動作において、前段のセルが存在しない場合には、当該セルに任意のダミーデータを入力するようにしたものである。
【0016】
(10) 本発明の第10の態様は、上述の第1〜第9の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
個々のセルを構成するレジスタを、外部から与えられる切替信号に基づいて、縦横2系統の入力端子からそれぞれ取り込まれる入力データの一方を選択するセレクタ回路と、このセレクタ回路によって選択された一方のデータを所定のタイミングでそれぞれ縦横2系統の出力端子に出力するフリップフロップ回路と、によって構成し、
縦方向に隣接する2つのセルについては、縦系統の入出力端子が相互に接続されるようにし、横方向に隣接する2つのセルについては、横系統の入出力端子が相互に接続されるようにすることにより、マトリックス状レジスタ群を構成したものである。
【0017】
【発明の実施の形態】
以下、本発明を図示する実施形態に基づいて説明する。
【0018】
<<< §1. 一般的なサブフィールド方式の表示装置 >>>
ここでは説明の便宜上、プラズマディスプレイパネルや有機EL表示装置など、一般的なサブフィールド方式の表示装置における表示原理を簡単に述べておく。いま、図1に示すように、画素を8行8列のマトリックス状に配置してなるディスプレイを考える。もちろん、実際のディスプレイは、より多数の画素によって構成されているのが一般的であるが、ここでは便宜上、図示のとおり64画素から構成される単純なディスプレイを例に説明を行うことにする。ここでは、左上隅の画素から順次、図示のとおり、P1〜P64と符号を付して呼ぶことにする。この合計64個の画素の集合によって、1フレーム分の画像が表示されることになる。各画素P1〜P64は、それぞれ所定の階調値をもった表示データによってその表示態様が指定され、通常、個々の階調値に応じた輝度で発光する。動画を表示させる場合には、複数フレーム分の画像データを時系列データとして順次与えるようにすればよい。
【0019】
階調表現をサブフィールド方式で行う場合は、1フレームのための表示期間をN個(Nは2以上の整数)のサブフィールドに分割し、第i番目(1≦i≦N)のサブフィールドの長さが、所定の単位長さの2(i−1)倍になるように設定する。ここでは、N=4に設定し、1フレームのための表示期間を4個のサブフィールドに分割した場合を説明する。この場合、第j番目の画素についての1画素分のデータは4ビットで表現されることになる。図2は、この1画素分のデータ構成を示すビット構成図(1ますが1ビットに対応する)である。ここでは、この4つのビットを、LSB側からMSB側に向かって、ビットb1〜b4と呼ぶことにし、各ビットのデータ自身を、d(j,1)〜d(j,4)と呼ぶことにする。当然、データd(j,1)〜d(j,4)は、1または0のいずれかを示す二値データである。結局、第j番目の画素についてのLSB側から数えて第i番目のデータは、d(j,i)ということになる。ここで述べる例の場合、i=1〜4、j=1〜64の範囲をとり、4ビットのデータにより各画素について16段階の階調表現が行われることになる。
【0020】
図3は、図1に示す64個の画素P1〜P64についての1フレーム分のデータをフレームメモリに格納する格納方法の一例を示す図である。この例では、4ビットのワード長をもったフレームメモリが示されており、1行が1ワードに相当し、1ますが1ビットに対応する。また、図の左側に記したように、各行ごとに、それぞれアドレス0〜63なるアドレス値が定義されている。結局、このフレームメモリのアドレス0〜63に格納されている4ビットの表示データは、図1に示す画素P1〜P64の階調値を示すデータということになる。
【0021】
図4は、フレームメモリを組み込んだ一般的な表示装置の概略構成を示すブロック図である。ここでは、外部からアナログ信号として与えられた表示信号に基づいて表示制御を行う装置が例示されている。まず、外部からのアナログ入力信号は、A/D変換器10によってデジタル信号に変換され、表示データとして出力される。こうして、A/D変換器10から出力された表示データは、表示データ書込回路20によって、順次、フレームメモリ30(RAM)へと格納されてゆく。このフレームメモリ30に一旦格納された表示データは、表示データ読出回路によって読み出され、表示素子アレイ50の表示制御に利用される。表示素子アレイ50は、図1に示すようなディスプレイの表示画面を構成する素子の集合体であり、ここに示す例では、1画素分の表示素子を8行8列のマトリックスに配置することにより構成される。
【0022】
フレームメモリ30には、1フレーム分の表示データが格納される。たとえば、図1に示すように64画素で1フレームが構成される場合であれば、フレームメモリ30には、図3に示すように、画素P1〜P64までの表示データが格納されることになる。動画の場合、A/D変換器10には、複数フレーム分の表示データが連続して入力されることになるので、通常は、2組のフレームメモリ30を用意しておき、奇数フレームに関する表示データを第1のフレームメモリに格納し、偶数フレームに関する表示データを第2のフレームメモリに格納する、という手法が採られることが多い。そうすれば、表示データ書込回路20が奇数フレーム分の表示データを第1のフレームメモリに書込んでいる間に、表示データ読出回路40は偶数フレーム分の表示データを第2のフレームメモリから読み出す処理を行うことができ、逆に、表示データ書込回路20が偶数フレーム分の表示データを第2のフレームメモリに書込んでいる間に、表示データ読出回路40は奇数フレーム分の表示データを第1のフレームメモリから読み出す処理を行うことができる。もっとも、このような動作は公知の技術であるため、ここでは、図4に示すように、1組のフレームメモリ30についての書込み、読み出し処理のみを簡単に説明する。
【0023】
さて、通常の走査線方式の表示装置であれば、表示データ読出回路40によって、図3に示すようなフレームメモリ内に格納された表示データを、1画素分ごとに読み出してゆけば、表示素子アレイ50に対する表示制御を行うことが可能である。たとえば、図3の1行目に示されているアドレス0から4ビット分の表示データ(画素P1用データ)を読み出し、この4ビット分の表示データによって示される階調値に応じた輝度で、画素P1を構成する表示素子を発光させればよい。ところが、サブフィールド方式の表示装置の場合、個々の表示素子は、発光輝度によって階調表現を行う代わりに、発光時間によって階調表現を行うことになるため、若干異なる動作が必要になる。
【0024】
一般に、1フレームのための表示期間をN個のサブフィールドに分割する場合、第i番目(1≦i≦N)のサブフィールドの長さが、所定の単位長さの2(i−1)倍になるような設定が行われる。すなわち、ここで述べる例のようにN=4に設定した場合は、各サブフィールドの長さを、それぞれ1,2,4,8という比率で設定すればよい。図5は、4個のサブフィールドSUB1〜SUB4を用いて階調制御を行う場合の各サブフィールドの長さの比率を時間軸を横方向にとって示す図である。図示のとおり、第1のサブフィールドSUB1〜第4のサブフィールドSUB4の時間軸上の長さは、それぞれ1,2,4,8の比率となっている。
【0025】
図6は、図5に示すような4個のサブフィールドを設定した場合の各画素の階調表現方法を説明するための模式図である。いま、フレームメモリ30内に、図3に示すような表示データが格納されたおり、ビット“1”は発光、ビット“0”は非発光を示すものとしよう。この図3において、ビットb1は第1のサブフィールドSUB1の発光状態を指定するビットであり、ビットb2は第2のサブフィールドSUB2の発光状態を指定するビットであり、ビットb3は第3のサブフィールドSUB3の発光状態を指定するビットであり、ビットb4は第4のサブフィールドSUB4の発光状態を指定するビットである。したがって、たとえば、アドレス0に格納されていた4ビットのデータ(画素P1用データ)が“0101”であったとすると、ビットb1のデータは、d(1,1)=“1”となっており、発光を示しているので、図6の1行目に示すとおり、画素P1の第1のサブフィールドSUB1の期間は発光状態(ここでは、ハッチングを施すことにより発光状態を示している)となるような制御が行われる。同様に、ビットb2のデータは、d(1,2)=“0”となり非発光を示し、ビットb3のデータは、d(1,3)=“1”となり発光を示し、ビットb4のデータは、d(1,4)=“0”となり非発光を示しているので、結局、画素P1の1フレーム分の期間は、図6の1行目に示すとおり、サブフィールドSUB1で発光、SUB2で非発光、SUB3で発光、SUB4で非発光となる。
【0026】
同様に、アドレス1に格納されていた4ビットのデータ(画素P2用データ)が“1100”であったとすると、図6の2行目に示すとおり、画素P2については、サブフィールドSUB1で非発光、SUB2で非発光、SUB3で発光、SUB4で発光となり、アドレス2に格納されていた4ビットのデータ(画素P3用データ)が“1011”であったとすると、図6の3行目に示すとおり、画素P3については、サブフィールドSUB1で発光、SUB2で発光、SUB3で非発光、SUB4で発光となる。また、アドレス63に格納されていた4ビットのデータ(画素P64用データ)が“0011”であったとすると、図6の最下行に示すとおり、画素P64については、サブフィールドSUB1で発光、SUB2で発光、SUB3で非発光、SUB4で非発光となる。ここで、各画素それぞれの発光時間を積算すると、画素P1,P2,P3,P64の積算発光時間は、所定の基準時間(第1のサブフィールドSUB1の時間長)のそれぞれ5,12,11,3倍となっており、これは各画素についての4ビットの表示データによって示される値に一致する。
【0027】
このようにサブフィールド方式では、表示素子自体は発光/非発光の2つの状態しかとらないにもかかわらず、擬似的に階調表現を行うことが可能になる。しかしながら、このサブフィールド方式によって表示素子アレイ50の表示制御を行うためには、同じ画素の階調値を示すデータであっても、個々のサブフィールドごとに別個に読み出す必要があり、フレームメモリ30に図3に示すような形式でデータが格納されていた場合、表示データ読出回路40は変則的な方法でこれを読み出さねばならない。別言すれば、図3に示すようなフレームメモリからデータを読み出す場合、まず、アドレス0から4ビットのデータを読み出して画素P1の表示を行い、続いて、アドレス1から4ビットのデータを読み出して画素P2の表示を行い、次に、アドレス2から4ビットのデータを読み出して画素P3の表示を行い、…というように、個々の画素ごとに表示データを読み出して、当該画素についての表示制御を行う、という単純な操作を行うことはできない。なぜなら、図6に示すような時間の経過を考慮すると、まず、第1のサブフィールドSUB1に関しての発光/非発光を、すべての画素P1〜P64について決定する制御を行い、続いて、第2のサブフィールドSUB2に関しての発光/非発光を、すべての画素P1〜P64について決定する制御を行い、…というように、各サブフィールドごとに発光/非発光を示すビットデータが必要になるためである。
【0028】
したがって、図3に示すような形式で表示データが格納されていた場合、表示素子アレイ50に対する表示制御を行うためには、次のような順序で各表示データを入手する必要になる。すなわち、まず、すべての画素P1〜P64について、第1のサブフィールドの発光/非発光を示すビットb1のデータ(図3の一番右の列のデータd(1,1)〜d(64,1))を入手して、第1のサブフィールドSUB1の期間の表示制御を行い、続いて、第2のサブフィールドの発光/非発光を示すビットb2のデータ(図3の右から2列目のデータd(1,2)〜d(64,2))を入手して、第2のサブフィールドSUB2の期間の表示制御を行い、更に、第3のサブフィールドの発光/非発光を示すビットb3のデータ(図3の右から3列目のデータd(1,3)〜d(64,3))を入手して、第3のサブフィールドSUB3の期間の表示制御を行い、最後に、第4のサブフィールドの発光/非発光を示すビットb4のデータ(図3の一番左の列のデータd(1,4)〜d(64,4))を入手して、第4のサブフィールドSUB4の期間の表示制御を行う必要がある。
【0029】
もっとも、実際には、フレームメモリに対するデータの読み書きはワード単位(この例の場合は4ビット単位)で行う必要があるので、特定のアドレスのビットb1だけを読み出すことはできず、ビットb1だけが必要な場合であっても、4ビットすべての読み出しを行わざるを得ない。たとえば、図3におけるアドレス0のビットb1のデータd(1,1)のみが必要な場合であっても、アドレス0を指定したワード単位の読出処理を行い、4ビットすべてのデータd(1,4),d(1,3),d(1,2),d(1,1)を読み出した上で、必要なデータd(1,1)のみを用いるようにする、という処理を行わざるを得ない。結局、このような変則的な読出方法を採ると、1フレーム分の表示に必要なデータを読み出すのに、同一のアドレスに対して合計4回のアクセスを行わざるを得ない。たとえば、アドレス0に対しては、ビットb1のデータd(1,1)を読み出すために1回、ビットb2のデータd(1,2)を読み出すために1回、ビットb3のデータd(1,3)を読み出すために1回、ビットb4のデータd(1,4)を読み出すために1回、合計4回のアクセスが必要になる。
【0030】
このように、同一のアドレスを複数回も繰り返してアクセスするような読出処理は、非常に非効率的であり、動作速度の遅延や消費電力の増加といった具体的な問題が生じる要因になる。
【0031】
<<< §2. 効率的な読出処理を可能にする格納方式 >>>
このような非効率的な読出処理を改善するための手法が、前掲の特許文献1に開示されている。この特許文献1に開示された方法では、フレームメモリ30内には、図3に示すような方式ではなく、図7に示す方式で表示データが格納される。ここで、図3に格納された合計254ビット(4ビット×64ワード)のデータと、図7に格納された合計254ビット(同じく4ビット×64ワード)のデータとは、全く同一のデータであり、また、いずれのフレームメモリも4ビットを1ワードとするアドレス0〜63をもったメモリであり、全く同一のハードウエアである。両者の違いは、個々のデータの格納場所にある。すなわち、図3に示す格納方式では、アドレス0〜63の順番に、画素P1〜P64の表示データが順次格納されており、いわば画素の順番に応じて表示データを格納していることになる。これに対して、図7に示す格納方式では、アドレス0〜63の順番に、第1のサブフィールドのデータ、第2のサブフィールドのデータ、第3のサブフィールドのデータ、第4のサブフィールドのデータが順次格納されており、いわばサブフィールドの順番に応じて表示データを格納していることになる。
【0032】
たとえば、図7のアドレス0の格納場所を右から順に見てゆくと、データd(1,1),d(2,1),d(3,1),d(4,1)の順にデータが格納されているが、これらのデータは、それぞれ画素P1,P2,P3,P4の第1のサブフィールドの発光/非発光の状態を示すビットデータである。結局、図7の格納方式では、アドレス0〜15までの合計16ワード分に、すべての画素P1〜P64についての第1のサブフィールドデータが格納されていることになる。同様に、アドレス16〜31までの合計16ワード分には、第2のサブフィールドデータが格納され、アドレス32〜47までの合計16ワード分には、第3のサブフィールドデータが格納され、アドレス48〜63までの合計16ワード分には、第4のサブフィールドデータが格納されている。
【0033】
この図7に示す格納方式を採れば、効率的な読出処理が可能になる。すなわち、フレームメモリ30内に、図7に示す格納方式で表示データが格納された状態になっていれば、表示データ読出回路40は、まず、アドレス0〜15までの合計16ワード分のデータにアクセスして、データd(1,1)〜d(64,1)までの合計64ビットのデータを取り出し、画素P1〜P64についての第1のサブフィールドの期間の発光/非発光の制御を行うことができる。続いて、アドレス16〜31までの合計16ワード分のデータにアクセスして、データd(1,2)〜d(64,2)までの合計64ビットのデータを取り出し、画素P1〜P64についての第2のサブフィールドの期間の発光/非発光の制御を行い、更に、アドレス32〜47までの合計16ワード分のデータにアクセスして、データd(1,3)〜d(64,3)までの合計64ビットのデータを取り出し、画素P1〜P64についての第3のサブフィールドの期間の発光/非発光の制御を行い、最後に、アドレス48〜63までの合計16ワード分のデータにアクセスして、データd(1,4)〜d(64,4)までの合計64ビットのデータを取り出し、画素P1〜P64についての第4のサブフィールドの期間の発光/非発光の制御を行えば、1フレーム分の表示制御が完了する。
【0034】
これはアドレス順に従った通常の読出処理であり、しかも1つのアドレスに対しては1回のアクセスのみが行われている。このような通常の読出処理は、効率的な処理であり、動作速度の遅延や消費電力の増加といった問題が生じることはない。
【0035】
しかしながら、フレームメモリ30について、図3に示す格納方式を採った場合と、図7に示す格納方式を採った場合とでは、それぞれ一長一短がある。すなわち、図3に示す格納方式を採った場合、§1の最後で述べたとおり、表示データ読出回路40による変則的な読出処理を行う必要があるため、読出処理が非効率的になるというデメリットがあるものの、表示データ書込回路20による書込処理は通常の効率的な処理で済むというメリットが得られる。たとえば、図4に示す例の場合、アナログ入力信号は、画素P1〜P64の画素値を示す電圧信号を時系列で示したものになるので、A/D変換器10から出力されるビット列は、画素P1についての表示データd(1,1),d(1,2),d(1,3),d(1,4)、画素P2についての表示データd(2,1),d(2,2),d(2,3),d(2,4)、画素P3についての表示データd(3,1),d(3,2),d(3,3),d(3,4)、……、画素P64についての表示データd(64,1),d(64,2),d(64,3),d(64,4)という順になるので、このビット列を4ビットずつに区切って、アドレス0〜63に順に格納してゆくだけですむ。
【0036】
これに対して、図7に示す格納方式を採った場合、前述したとおり、表示データ読出回路40は通常の効率的な読出処理を行うことができるメリットがあるものの、表示データ書込回路20による書込処理は変則的にならざるを得ない。すなわち、A/D変換器10から出力されるビット列からなるデータd(1,1),d(1,2),d(1,3),d(1,4),d(2,1),d(2,2),……,d(64,4)を、図7に示すような位置に格納するためには、データd(1,1)をアドレス0のビットb1へ格納し、データd(1,2)をアドレス16のビットb1へ格納し、データd(1,3)をアドレス32のビットb1へ格納し、データd(1,4)をアドレス48のビットb1へ格納し、データd(2,1)をアドレス0のビットb2へ格納し、データd(2,2)をアドレス16のビットb2へ格納し、……という複雑な処理を行う必要がある。このため、前掲の特許文献1には、表示データ書込回路20として用いる複雑な回路構成が開示されている。
【0037】
本発明の目的は、フレームメモリ30に対して、図7に示す格納方式による書込み(すなわち、効率的な読出しが可能となるような書込み)を効率的に行うことが可能な表示データ書込回路を提供することにある。別言すれば、図4に示すフレームメモリ30に対して、図7に示す格納方式で表示データの書込処理を効率的に実行することが可能な表示データ書込回路20を実現することが本発明の目的である。以下、本発明に係る表示データ書込回路の具体的な構成例を説明する。
【0038】
<<< §3. 本発明に係る表示データ書込回路の基本的実施例 >>>
図8は、本発明の基本的実施例に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路を示す回路図である。既に述べたように、一般的なサブフィールド方式を用いた表示装置では、1フレームのための表示期間をN個(Nは2以上の整数)のサブフィールドに分割し、第i番目(1≦i≦N)のサブフィールドの長さが、所定の単位長さの2(i−1)倍になるように設定し、2N段階の階調情報をもった1画素分の表示データをNビットのデータ(各ビットは、発光/非発光の二値状態を示す)により表現し、1フレームを構成する全M個の画素についての個々の表示データを一旦フレームメモリに書込み、このフレームメモリ内の表示データを各サブフィールドを構成する1ビットごとに順次読み出しながら、発光を指示するビットが読み出された画素を当該ビットに対応するサブフィールドの長さに応じた期間だけ発光させることにより表示を行うことになるが、ここでは、M=64、N=4の場合、すなわち、全64画素からなる表示装置について、1画素の階調表現を4ビットの表示データで行う具体的な例について説明を行うことにする。また、フレームメモリ30としては、一般に、Nビットのワード長をもった第0のアドレス場所から第(M−1)のアドレス場所まで、合計(M×N)ビットの記憶場所をもったフレームメモリが用いられるが、ここに示す基本的実施例の場合、図7に示すように、4ビットのワード長をもったアドレス0〜アドレス63まで、合計256ビットの記憶場所をもったフレームメモリを用いた例について説明を行う。
【0039】
本発明に係る書込回路の基本構成要素は、デジタル信号として与えられる表示データを伝送するための信号伝送路、1ビットのデータを格納する機能をもったレジスタからなるセルをマトリックス状に配置してなるマトリックス状レジスタ群、このマトリックス状レジスタ群に対してシフト動作を実行させるシフト動作制御器、このマトリックス状レジスタ群から排出されるデータを、フレームメモリに書込むべきデータとして出力するデータ出力器、このデータ出力器から出力されるデータを書込むべきフレームメモリ上の所定のアドレスを出力するアドレス出力器、である。以下、これらの各構成要素を、図8の具体的な回路を参照しながら説明する。
【0040】
まず、信号伝送路は、各画素についてのNビットの表示データをN本の信号線に分けたパラレルデータとして、第1番目の画素についての表示データから第M番目の画素についての表示データまで順番に、時系列二値信号として伝送する信号線から構成される。図8の例では、図の左上に示すビットb1〜b4についての信号線が、この信号伝送路として機能している。この例では、各画素についての4ビットの表示データは、4本の信号線に分けたパラレルデータとして伝送されることになり、しかも、画素P1についての表示データから画素P64についての表示データまでが順番に、時系列二値信号として伝送されてくることになる。
【0041】
一方、図8に示すマトリックス状レジスタ群21は、1ビットのデータを格納する機能をもったレジスタからなるセルを、4行4列のマトリックス状に配置したものである。ここでは、説明の便宜上、各セルに、図示のような符号A1〜A4,B1〜B4,C1〜C4,D1〜D4を付して区別することにする。このマトリックス状レジスタ群21は、縦方向シフト動作と、横方向シフト動作とを選択的に行う機能を有している。
【0042】
縦方向シフト動作では、各セルのデータは上から下へ向かって1行ずつシフトされる。すなわち、第1行目のセルA1,B1,C1,D1には、新たに、4本の信号線から伝送されてきたビットb1〜b4が図の上方から取り込まれ、もともと第1行目のセルに格納されていたデータは、それぞれ第2行目のセルA2,B2,C2,D2へと転送され、もともと第2行目のセルに格納されていたデータは、それぞれ第3行目のセルA3,B3,C3,D3へと転送され、もともと第3行目のセルに格納されていたデータは、それぞれ第4行目のセルA4,B4,C4,D4へと転送され、もともと第4行目のセルに格納されていたデータは、それぞれ図の下方に太線で示す4ビットのデータ線へと排出される。
【0043】
同様に、横方向シフト動作では、各セルのデータは左から右へ向かって1列ずつシフトされる。すなわち、第1列目のセルA1,A2,A3,A4には、新たに、4本の信号線から伝送されてきたビットb1〜b4が図の左方から取り込まれ、もともと第1列目のセルに格納されていたデータは、それぞれ第2列目のセルB1,B2,B3,B4へと転送され、もともと第2列目のセルに格納されていたデータは、それぞれ第3列目のセルC1,C2,C3,C4へと転送され、もともと第3列目のセルに格納されていたデータは、それぞれ第4列目のセルD1,D2,D3,D4へと転送され、もともと第4列目のセルに格納されていたデータは、それぞれ図の右方に太線で示す4ビットのデータ線へと排出される。
【0044】
以上は、N=4の場合の具体的な構成例であるが、一般的には、このマトリックス状レジスタ群21は、N行N列の正方マトリックス状にセルを配置したレジスタ群により構成するようにすればよい。この場合、縦方向シフト動作は、所定のタイミングで、k行目(1≦k≦N−1)の各セルのデータをそれぞれ(k+1)行目の各セルに転送するとともに、1行目の各セルにN本の信号線からNビットのデータとして伝送されてきた新たなデータを取り込み、N行目の各セルのデータをNビットのデータとして排出する動作ということになり、横方向シフト動作は、所定のタイミングで、k列目(1≦k≦N−1)の各セルのデータをそれぞれ(k+1)列目の各セルに転送するとともに、1列目の各セルにN本の信号線からNビットのデータとして伝送されてきた新たなデータを取り込み、N列目の各セルのデータをNビットのデータとして排出する動作ということになる。
【0045】
このようなシフト動作は、ビットb1〜b4を伝送する信号伝送路に、新たな画素についての表示データが伝送されるタイミングに同期して実行される。すなわち、画素P1についての4ビットの表示データが到来すると1回目のシフト動作が実行され、画素P2についての4ビットの表示データが到来すると2回目のシフト動作が実行される。
【0046】
このマトリックス状レジスタ群21に縦方向シフト動作を実行させるか、横方向シフト動作を実行させるかは、シフト動作制御器22からの切替信号SELの指示に基づいて切り替えられる。シフト動作制御器22は、ビットb1〜b4を伝送する信号伝送路に、新たな画素についての表示データが伝送されるタイミングに同期して、図示されていないクロック信号を各セルに伝達することにより、マトリックス状レジスタ群21に縦方向シフト動作もしくは横方向シフト動作を実行させる指示を与える。しかも切替信号SELにより、一方のシフト動作をN回繰り返したら、他方のシフト動作をN回繰り返すように、シフト動作をN回ごとに切り替える切替制御を行う。この実施例の場合、シフト動作はそれぞれ4回繰り返すごとに切り替えられることになる。
【0047】
シフト動作制御器22からの切替信号SELは、インバータ23を介して、データ出力器24にも与えられる。データ出力器24は、この切替信号SELに同期して、マトリックス状レジスタ群21の縦方向シフト動作により図の下方から排出されるNビットのデータもしくは横方向シフト動作により図の右方から排出されるNビットのデータのいずれか一方を選択して、フレームメモリ30に書込むべきデータとして出力する機能を有する。この実施例の場合、データ出力器24から出力されるデータ信号DATAは、マトリックス状レジスタ群21の下もしくは右から排出された4ビットのデータということになる。
【0048】
アドレス出力器25は、データ出力器24から出力されるNビットのデータを書込むべきフレームメモリ30上の所定のアドレスを出力する機能を有し、フレームメモリ30に対する書込みアドレスを指定する働きをする。この実施例の場合、アドレス出力器25から出力されるアドレス信号ADDは、図7に示すアドレス0〜63のいずれかを示すものになる。アドレス出力器25がどのような順序でアドレス指定を行うかについては後述する。
【0049】
図9は、マトリックス状レジスタ群21の個々のセルを構成するレジスタの具体的な回路構成例を示す回路図である。この例では、1つのセルを構成するレジスタは、外部から与えられる切替信号SELに基づいて、縦横2系統の入力端子からそれぞれ取り込まれる入力データの一方を選択するセレクタ回路Sと、このセレクタ回路Sによって選択された一方のデータを所定のタイミングでそれぞれ縦横2系統の出力端子に出力するフリップフロップ回路FFと、によって構成されている。
【0050】
ここで、入力端子T1には、上方向に隣接する別なセルの出力端子T3から出力された1ビットのデータもしくは信号伝送線から伝送されてきた1ビットのデータが入力され、入力端子T2には、左方向に隣接する別なセルの出力端子T4から出力された1ビットのデータもしくは信号伝送線から伝送されてきた1ビットのデータが入力される。また、入力端子T5には、シフト動作制御器22からの切替信号SELが直接もしくは他のセルを介して間接的に入力され、出力端子T6にはこの切替信号SELが出力される。セレクタ回路Sは、入力された切替信号SELの論理状態に基づいて、入力端子T1に入力された1ビットのデータか、入力端子T2に入力された1ビットのデータか、のいずれか一方を選択し、選択した1ビットのデータをフリップフロップ回路FFに与える。フリップフロップ回路FFは、与えられた1ビットのデータを一時的に保持し、これをシフト動作制御器22から供給されるクロック信号(図示省略)に同期したタイミングで出力端子T3,T4の双方に出力する。出力端子T4に出力された1ビットのデータは、右方向に隣接する別なセルの入力端子T2に与えられるか、もしくはレジスタ群の右方から排出されることになり、出力端子T3に出力された1ビットのデータは、下方向に隣接する別なセルの入力端子T1に与えられるか、もしくはレジスタ群の下方から排出されることになる。
【0051】
この図9に示すようなセルを16組用意し、これを4行4列のマトリックス状に配置し、縦方向に隣接する2つのセルについては、縦系統の入出力端子T1,T3が相互に接続されるようにし、横方向に隣接する2つのセルについては、横系統の入出力端子T2,T4が相互に接続されるようにすることにより、図8に示すマトリックス状レジスタ群21を構成することができる。なお、図9には示されていないが、各セル内のフリップフロップ回路FFには、ビットb1〜b4についての信号伝送線に、各画素ごとの表示データが伝送されるタイミングに同期した共通のクロック信号がシフト動作制御器22から与えられており、各フリップフロップ回路FFは、このクロック信号に同期したタイミングで、保持していた1ビットのデータを出力することになる。
【0052】
結局、図9に示すような回路構成をもったセルにより、図8に示すマトリックス状レジスタ群21を構成すれば、シフト動作制御器22からの切替信号SELが第1の論理状態を示している間は、セレクタ回路Sが入力端子T1に入力されたデータを選択する動作を行うことになり、前述した縦方向シフト動作が実行されることになり、シフト動作制御器22からの切替信号SELが第2の論理状態を示している間は、セレクタ回路Sが入力端子T2に入力されたデータを選択する動作を行うことになり、前述した横方向シフト動作が実行されることになる。なお、図8に示す回路において、シフト動作制御器22からの切替信号SELが、インバータ23を介してデータ出力器24に与えられているのは、この実施例では、データ出力器24として、セレクタ回路Sと同等の素子(実際には、データ出力器24は4ビット分のデータを選択する回路にする必要がある)を用いているため、データ出力器24による選択動作を逆転させる必要があるためである。すなわち、縦方向シフト動作中は、マトリックス状レジスタ群21内のセレクタ回路Sは、入力端子T1から供給される図の上方位置に入力された信号を選択する必要があるが、データ出力器24は逆に図の下方位置に入力された信号を選択する必要があり、横方向シフト動作中は、マトリックス状レジスタ群21内のセレクタ回路Sは、入力端子T2から供給される図の下方位置に入力された信号を選択する必要があるが、データ出力器24は逆に図の上方位置に入力された信号を選択する必要がある。インバータ23は、このような要求に応じた論理反転を行うための構成要素であり、本発明の実施に本質的に関与する構成要素ではない。
【0053】
さて、図4に示す表示データ書込回路20として、図8に示すような構成をもった回路を用いると、A/D変換器10から1フレーム分のデータが与えられた場合に、図7に示す方式でフレームメモリ30に対する書込みが可能になる理由を、図10〜図25のセル内データ分布図を参照しながら説明しよう。この図10〜図25のセル内データ分布図は、それぞれ第1回目〜第16回目のシフト動作を行った直後におけるマトリックス状レジスタ群21を構成する16個のセルに格納されているデータの分布を示すものであり、シフト動作によるデータ分布の変遷を示すものとなる。別言すれば、図10は、画素P1の表示データ(4ビット)が到来した時点のデータ分布を示し、図11は、画素P2の表示データ(4ビット)が到来した時点のデータ分布を示し、図25は、画素P16の表示データ(4ビット)が到来した時点のデータ分布を示すことになる。なお、ここでは、説明の便宜上、初期段階において各セルに格納されていたデータを“φ”と記述しているが、もちろん、“φ”と記述したセルも、実際には“1”または“0”のいずれかのデータが格納されていることになる。
【0054】
まず、A/D変換器10から画素P1についての4ビットの表示データが出力された場合を考える。この場合、図8の左上に示す信号伝送線のビットb1,b2,b3,b4には、それぞれデータd(1,1),d(1,2),d(1,3),d(1,4)が出力されることになり、これら4ビットのデータは、マトリックス状レジスタ群21の上方から、1行目のセルD1,C1,B1,A1の入力端子T1に与えられるとともに、マトリックス状レジスタ群21の左方から、1列目のセルA4,A3,A2,A1の入力端子T2にも与えられる。このとき、シフト動作制御器22が、縦方向シフト動作を指示する切替信号SELを供給していれば、与えられた4ビットのデータは、図10に示すように、1行目のセルD1,C1,B1,A1のフリップフロップ回路FFに格納されることになる。これが第1回目のシフト動作(縦方向シフト動作)である。
【0055】
続いて、A/D変換器10から画素P2についての4ビットの表示データが出力される。この場合、図8の左上に示す信号伝送線のビットb1,b2,b3,b4には、それぞれデータd(2,1),d(2,2),d(2,3),d(2,4)が出力されるが、シフト動作制御器22は、依然として、縦方向シフト動作を指示する切替信号SELを供給するので、新たに与えられた4ビットのデータは、図11に示すように、1行目のセルD1,C1,B1,A1に格納され、これまで1行目のセルに格納されていた4ビットのデータは、2行目のセルに転送される。これが第2回目のシフト動作(縦方向シフト動作)である。同様に、画素P3についての4ビットの表示データが、第3回目のシフト動作(縦方向シフト動作)により図12に示すように1行目に取り込まれ、更に、画素P4についての4ビットの表示データが、第4回目のシフト動作(縦方向シフト動作)により図13に示すように1行目に取り込まれる。この状態で、16個のセルには、画素P1〜P4の表示データが格納された状態になる。
【0056】
ここで、4回連続して縦方向シフト動作が行われたことになるので、シフト動作制御器22からの切替信号SELは横方向シフト動作を指示する信号に切り替わり、第5〜8回目のシフト動作はすべて横方向シフト動作になる。すなわち、まず画素P5についての4ビットの表示データd(5,1),d(5,2),d(5,3),d(5,4)が、第5回目のシフト動作(横方向シフト動作)により、図14に示すように左方向から1列目のセルA4,A3,A2,A1に取り込まれる。このとき、各セルにもとからあったデータは、いずれも1セル分ずつ右方向へと転送され、もともと4列目(最も右側)のセルD4,D3,D2,D1に格納されていたデータd(1,1),d(2,1),d(3,1),d(4,1)は、図14に示すように右方へと排出されることになる。
【0057】
こうして排出された4ビットのデータは、図8に示すように、右方に太線で示す4ビットのデータ線を介してデータ出力器24へ与えられる。データ出力器24には、シフト動作制御器22からの切替信号SELの論理反転信号が与えられているので、マトリックス状レジスタ群21の右方から出力されたこの4ビットのデータd(1,1),d(2,1),d(3,1),d(4,1)がデータ信号DATAとして出力されることになる。このとき、アドレス出力器25からは、アドレス0を示すアドレス信号ADDが出力されるようにしておけば、図7に示すアドレス0の場所に、4ビットのデータd(1,1),d(2,1),d(3,1),d(4,1)からなる1ワード分のデータが書込まれることになる。
【0058】
次に、画素P6についての4ビットの表示データd(6,1),d(6,2),d(6,3),d(6,4)が、第6回目のシフト動作(横方向シフト動作)により、図15に示すように左方向から1列目のセルA4,A3,A2,A1に取り込まれる。このとき、各セルにもとからあったデータは、いずれも1セル分ずつ右方向へと転送され、データd(1,2),d(2,2),d(3,2),d(4,2)が右方へと排出されることになる。このとき、アドレス出力器25からは、アドレス16を示すアドレス信号ADDが出力されるようにしておけば、図7に示すアドレス16の場所に、4ビットのデータd(1,2),d(2,2),d(3,2),d(4,2)からなる1ワード分のデータが書込まれることになる。
【0059】
同様に、第7回目のシフト動作(横方向シフト動作)では、画素P7についての表示データd(7,1),d(7,2),d(7,3),d(7,4)が、図16に示すように1列目のセルA4,A3,A2,A1に取り込まれ、データd(1,3),d(2,3),d(3,3),d(4,3)が右方へと排出されることになる。このとき、アドレス出力器25が、アドレス32を指定すれば、図7に示すアドレス32の場所に、これら4ビットのデータが書込まれる。更に、第8回目のシフト動作(横方向シフト動作)では、画素P8についての表示データd(8,1),d(8,2),d(8,3),d(8,4)が、図17に示すように1列目のセルA4,A3,A2,A1に取り込まれ、データd(1,4),d(2,4),d(3,4),d(4,4)が右方へと排出されることになる。このとき、アドレス出力器25が、アドレス48を指定すれば、図7に示すアドレス48の場所に、これら4ビットのデータが書込まれる。
【0060】
ここで、4回連続して横方向シフト動作が行われたことになるので、シフト動作制御器22からの切替信号SELは再び縦方向シフト動作を指示する信号に切り替わり、第9〜12回目のシフト動作はすべて縦方向シフト動作になる。すなわち、画素P9についての4ビットの表示データd(9,1),d(9,2),d(9,3),d(9,4)が、第9回目のシフト動作(縦方向シフト動作)により、図18に示すように上方向から1行目のセルD1,C1,B1,A1に取り込まれ、4行目のセルA4,B4,C4,D4に格納されていたデータd(8,1),d(7,1),d(6,1),d(5,1)は、下方へと排出されることになる。このとき、アドレス出力器25が、アドレス1を指定すれば、図7に示すアドレス1の場所に、これら4ビットのデータが書込まれる。
【0061】
同様に、第10回目のシフト動作(縦方向シフト動作)では、画素P10についての表示データd(10,1),d(10,2),d(10,3),d(10,4)が、図19に示すように1行目のセルD1,C1,B1,A1に取り込まれる。このとき下方から排出されたデータd(8,2),d(7,2),d(6,2),d(5,2)を、アドレス17へ書込むようにする。次に、第11回目のシフト動作(縦方向シフト動作)では、画素P11についての表示データd(11,1),d(11,2),d(11,3),d(11,4)が、図20に示すように1行目のセルD1,C1,B1,A1に取り込まれる。このとき下方から排出されたデータd(8,3),d(7,3),d(6,3),d(5,3)を、アドレス33へ書込むようにする。そして、第12回目のシフト動作(縦方向シフト動作)では、画素P12についての表示データd(12,1),d(12,2),d(12,3),d(12,4)が、図21に示すように1行目のセルD1,C1,B1,A1に取り込まれる。このとき下方から排出されたデータd(8,4),d(7,4),d(6,4),d(5,4)を、アドレス49へ書込むようにする。
【0062】
ここで、再び4回連続して縦方向シフト動作が行われたことになるので、シフト動作制御器22からの切替信号SELは再び横方向シフト動作を指示する信号に切り替わり、第13〜16回目のシフト動作はすべて横方向シフト動作になる。すなわち、画素P13についての4ビットの表示データd(13,1),d(13,2),d(13,3),d(13,4)が、第13回目のシフト動作(横方向シフト動作)により、図22に示すように左方向から1列目のセルA4,A3,A2,A1に取り込まれ、4列目のセルD1,D2,D3,D4に格納されていたデータd(12,1),d(11,1),d(10,1),d(9,1)は、右方へと排出されることになる。このとき、アドレス出力器25が、アドレス2を指定すれば、図7に示すアドレス2の場所に、これら4ビットのデータが書込まれる。
【0063】
同様に、第14回目のシフト動作(横方向シフト動作)では、画素P14についての表示データd(14,1),d(14,2),d(14,3),d(14,4)が、図23に示すように1列目のセルA4,A3,A2,A1に取り込まれる。このとき右方から排出されたデータd(12,2),d(11,2),d(10,2),d(9,2)を、アドレス18へ書込むようにする。次に、第15回目のシフト動作(横方向シフト動作)では、画素P15についての表示データd(15,1),d(15,2),d(15,3),d(15,4)が、図24に示すように1列目のセルA4,A3,A2,A1に取り込まれる。このとき右方から排出されたデータd(12,3),d(11,3),d(10,3),d(9,3)を、アドレス34へ書込むようにする。そして、第16回目のシフト動作(横方向シフト動作)では、画素P16についての表示データd(16,1),d(16,2),d(16,3),d(16,4)が、図25に示すように1列目のセルA4,A3,A2,A1に取り込まれる。このとき右方から排出されたデータd(12,4),d(11,4),d(10,4),d(9,4)を、アドレス50へ書込むようにする。
【0064】
以上、図10〜図25を参照しながら、第1〜16回目のシフト動作を順に説明したが、第17〜64回目のシフト動作も全く同様である。第64回目のシフト動作(横方向シフト動作)では、画素P64についての表示データd(64,1),d(64,2),d(64,3),d(64,4)が、1列目のセルA4,A3,A2,A1に取り込まれるが、この第64回目のシフト動作が完了した時点では、フレームメモリ30には、まだ1フレーム分のすべての表示データが書込まれた状態にはなっていない。しかし、A/D変換器10からは、続いて次のフレームの画素P1,P2,P3,…についての4ビットの表示データが伝送されてくる。そこで、第65回目のシフト動作(縦方向シフト動作)では、次のフレームの画素P1の4ビットの表示データを、1行目のセルに取り込むようにする。同様に、第66〜68回目のシフト動作(縦方向シフト動作)で、次のフレームの画素P2〜P4の表示データを順次取り込むようにすれば、第68回目のシフト動作が完了した時点で、フレームメモリ30には、最初のフレームを構成する全画素P1〜P64についての表示データが書込まれた状態になる。
【0065】
続いて、第69回目のシフト動作(横方向シフト動作)を行うと、フレームメモリ30に対して、次のフレームに関する表示データの書込みが行われることになる。もし、フレームメモリを2組用意しておき、奇数番目のフレームの表示データと、偶数番目のフレームの表示データとを異なるフレームメモリに格納するようにするのであれば、第68回目のシフト動作により最初のフレームの表示データをすべて書込んだら、第69回目のシフト動作では、書込対象となるフレームメモリを切り替えるようにし、以下、64回のシフト動作ごとに、フレームメモリを交互に切り替えて書込処理を行うようにすればよい。
【0066】
結局、図8に示す書込回路を用いれば、A/D変換器10から順次与えられる表示データを、図7に示す格納方式でフレームメモリ30に効率的に格納することが可能になる。しかも、この図8に示す書込回路は、図9に示すようなレジスタを1セルとして、合計16組のセルをマトリックス状に配置した比較的単純な構成で実現できる。
【0067】
なお、図7に示す位置に各表示データを格納するためには、アドレス出力器25は、アドレス0,16,32,48,1,17,33,49,2,18,34,50,…という順番にアドレス指定を行うことになる(図14〜図25のアドレス値を参照)。これは、初期アドレス0から始めて、16間隔でアドレス指定する処理を4回実行する一巡の動作(たとえば、「0,16,32,48」という一巡のアドレス指定動作や、「1,17,33,49」という一巡のアドレス指定動作など)を、初期アドレスを1つずつずらしながら合計16回行うアドレス指定操作ということになる。このようなアドレス操作により、図7に示すような格納状態が得られると、表示データ読出回路40は、アドレス0〜63までのデータをこの順番に読み出すだけで済むので、読出動作が非常に効率化される点は既に述べたとおりである。
【0068】
もっとも、書込動作を行う際のアドレス出力器25によるアドレス指定は、必ずしも上述の実施例どおりに行う必要はない。別言すれば、フレームメモリ30内の格納状態は、必ずしも図7に示すとおりにする必要はない。たとえば、アドレス0に格納されているデータとアドレス1に格納されているデータとが入れ替わっていても、表示データ読出回路40による読出時に、アドレス1,0,2,3,…という順に読み出せば、図7に示すとおりに格納した場合と同一の結果が得られる。しかしながら、現実的には、表示データ読出回路40による読出時に、アドレス値の昇順もしくは降順に読み出すのが最も効率的であるので、実用上は、上述したアドレス指定を行うようにするのが好ましい。
【0069】
すなわち、一般的には、アドレス出力器25は、Nビットのワード長をもった第0のアドレス場所から第(M−1)のアドレス場所まで、合計(M×N)ビットの記憶場所をもったフレームメモリに対して書込みを行うために、M通りのアドレス場所のうちの1つを所定の順序で選択して指定する機能を有していれば足りるが、実用上は、初期アドレス場所から始めて(M/N)間隔でアドレス場所を順次指定する処理をN回実行する一巡の動作を、初期アドレス場所を1つずつずらしながら合計(M/N)回繰り返すことにより、フレームメモリの全アドレス場所を順次指定するようにしておくのが好ましい。
【0070】
<<< §4. 本発明に係る表示データ書込回路の変形例 >>>
最後に、本発明に係る表示データ書込回路の変形例を述べておく。§3で述べた基本的実施例は、A/D変換器10から与えられる4ビットの表示データを、4ビットのワード長をもったフレームメモリ30に書込むための書込回路であった。しかしながら、本発明を実施する上では、1画素の階調表現を行うためのビット数Nと、用いるフレームメモリのワード長Lとは必ずしも一致している必要はない。ここでは、1画素の階調表現を行うためのビット数がN=6であり、用いるフレームメモリのワード長がL=8である場合に本発明を適用した変形例を述べておく。
【0071】
図26は、この変形例に係る書込回路の構成を示す回路図である。この書込回路は、図8に示す書込回路と同様に、表示データを伝送する信号伝送路と、マトリックス状レジスタ群21′と、シフト動作制御器22′と、インバータ23′と、データ出力器24′と、アドレス出力器25′とによって構成されており、これらの各構成要素の基本的な機能は、図8に示す書込回路の対応する構成要素と同じである。そこで、以下、図8に示す基本的実施例との相違点のみを説明する。
【0072】
まず、信号伝送路は、この変形例では、ビットb1〜b6を伝送するための6本の信号線から構成されている。基本的実施例では、図5に示すように、1フレーム分の期間を4つのサブフィールドSUB1〜SUB4に分割し、各サブフィールドについての発光/非発光を指示するためにビットb1〜b4なる合計4ビットの表示データにより、1画素の階調表現を行っていたが、ここに示す変形例の場合、1フレーム分の期間を6つのサブフィールドSUB1〜SUB6に分割し、各サブフィールドについての発光/非発光を指示するためにビットb1〜b6なる合計6ビットの表示データが用いられることになる。階調は、26=64段階になる。
【0073】
一方、マトリックス状レジスタ群21′は、基本的には、図9に示すようなレジスタからなるセルを8行8列に配置したものから構成されるが、図示のとおり、左上隅の2行2列のセルだけが削除されている。したがって、セル数は、64−4=60個になる。ここで、基本的に8行8列のマトリックスを用いる理由は、ワード長が8ビットのフレームメモリを用いるためである。また、左上隅の2行2列のセルだけが削除されているのは、信号伝送路がビットb1〜b6のための6本の信号線から構成されているため、8−6=2の差分だけ入力段のセルが不要になるためである。ここでは、左下隅のセルをセルA0と呼び、以下、図示のとおり各セルに名前を付けることにする。第1行目には、セルC7〜セルH7までの6個のセルが配置されており、それぞれにビットb6〜b1が入力されるようになっている。また、第1列目には、セルA0〜セルA5までの6個のセルが配置されており、それぞれにビットb1〜b6が入力されるようになっている。更に、左上隅の削除されたセルに隣接する4つのセルA5,B5,C6,C7の特定の入力端子には、ダミーデータφが与えられるようになっている。実際には、このダミーデータφを与える入力端子T1,T2を、“1”または“0”に固定するようにしておけばよい。
【0074】
マトリックス状レジスタ群21′は、各セルに格納しているデータに対して、縦方向シフト動作または横方向シフト動作を行う機能を有しており、いずれのシフト動作を行うかは、シフト動作制御器22′からの切替信号SELによって指示されることになる。ただ、この変形例におけるシフト動作制御器22′は、一方のシフト動作を8回繰り返したら、他方のシフト動作を8回繰り返すように、シフト動作を8回ごとに切り替える制御を行う。同様に、データ出力器24′は、マトリックス状レジスタ群21′が縦方向シフト動作を実行時には、図の下方から排出される8ビットのデータを選択してデータ信号DATAとして出力する機能を有し、マトリックス状レジスタ群21′が横方向シフト動作を実行時には、図の右方から排出される8ビットのデータを選択してデータ信号DATAとして出力する機能を有する。また、アドレス出力器25′は、データ出力器24′から出力される8ビットのデータが、ワード長が8ビットのフレームメモリの所定のアドレス場所へ書込まれるように所定のアドレス指定を行うよう、アドレス信号ADDを出力する機能を有している。
【0075】
ここで留意すべき点は、データ出力器24′から出力されるデータには、ダミーデータφが混じっている点である。そこで、何回目のシフト動作時に排出されるデータにダミーデータが混じるのかを検討してみよう。まず、第1〜8回目のシフト動作(縦方向シフト動作)を完了した時点の各セルのデータ分布を考えると、C列〜H列のすべてのセルには、画素P1〜P8の表示データ(実データ)が格納された状態になり、A列とB列のすべてのセルには、ダミーデータφが格納された状態になることがわかる。続く第9回目のシフト動作は、横方向シフト動作に切り替えられるので、H列の8つのセルに格納されていたデータからなる8ビットの実データが排出されることになる。したがって、第9〜16回目のシフト動作(横方向シフト動作)を考えると、第9〜14回目のシフト動作により右方向から排出される8ビットのデータはいずれも実データであるが、第15,16回目のシフト動作により右方向から排出される8ビットのデータはいずれもダミーデータになる。この横方向シフト動作では、1行目のセルC7〜H7および2行目のセルC6〜H6には、順次ダミーデータφが満たされてゆくので、第16回目のシフト動作(横方向シフト動作)が完了した時点では、1行目のセルC7〜H7および2行目のセルC6〜H6には、すべてダミーデータφが格納された状態になるが、3行目以下の各セルには、すべて左方から入力された実データが格納された状態になる。したがって、第17〜24回目のシフト動作(縦方向シフト動作)を考えると、第17〜22回目のシフト動作により下方向から排出される8ビットのデータはいずれも実データであるが、第23,24回目のシフト動作により下方向から排出される8ビットのデータはいずれもダミーデータになる。
【0076】
結局、8回の横方向シフト動作で右方向から排出される8ビットのデータは、最初の6回分は実データであるものの、残りの2回分はダミーデータということになる。同様に、8回の縦方向シフト動作で下方向から排出される8ビットのデータは、最初の6回分は実データであるものの、残りの2回分はダミーデータということになる。そこで、データ出力器24′から出力されるデータのうち、6回分のデータは実データとしてフレームメモリに書込み、2回分のデータはダミーデータとして廃棄する、という処理を繰り返せば、実データのみをフレームメモリに書込むことができるようになる。このような廃棄処理は、データ出力器24′側の対応によって実行することもできるし、アドレス出力器25′側の対応によって実行することもできる。たとえば、データ出力器24′側の対応によって実行するのであれば、データ出力器24′が、6回分のデータをフレームメモリ30への書込線へ出力したら、次の2回分のデータを廃棄するという処理を、繰り返し実行するようにすればよいし、アドレス出力器25′側の対応によって実行するのであれば、アドレス出力器25′が、データ出力器24′から出力される6回分のデータに対しては、フレームメモリ30上の書込対象となる所定のアドレスを出力し、次の2回分のデータに対しては、フレームメモリ30外のダミーアドレスを出力するという処理を、繰り返し実行するようにすればよい。
【0077】
図27は、6本の信号線b1〜b6によって伝送されてくる6ビットの表示データを、従来の一般的な書込回路で、8ビットのワード長をもつフレームメモリに書込んだ状態を示す図である。ワード長が8ビットなのに対して、個々の画素の表示データが6ビットであるため、各アドレス場所のビットb7,b8は空いた状態(任意のビットφ)とならざるを得ない。図1に示す例のように、64個の画素で1フレームが構成される場合、1つのアドレス場所に1つの画素についての表示データを格納しているため、アドレス0〜63という合計64のアドレス場所が必要になる。
【0078】
これに対して、図28は、同様の表示データを、図26に示す変形例の書込回路で書込んだ状態を示す図である。本発明に係る格納方式では、表示データを画素ごとに格納するのではなく、サブフィールドデータごとに格納することになるので、空いた状態のビットは発生しない。図28のアドレス0(第1のサブフィールドデータの最初の行)に格納されている8ビットのデータd(1,1)〜d(8,1)は、上述した第9回目のシフト動作(横方向シフト動作)によって、マトリックス状レジスタ群21′の右方向から排出されたデータであり、アドレス8(第2のサブフィールドデータの最初の行)に格納されている8ビットのデータd(1,2)〜d(8,2)は、上述した第10回目のシフト動作(横方向シフト動作)によって、マトリックス状レジスタ群21′の右方向から排出されたデータである。同様に、第11回目、第12回目、第13回目、第14回目のシフト動作(横方向シフト動作)によって、マトリックス状レジスタ群21′の右方向から排出されたデータは、それぞれアドレス16(第3のサブフィールドデータの最初の行)、アドレス24(第4のサブフィールドデータの最初の行)、アドレス32(第5のサブフィールドデータの最初の行)、アドレス40(第6のサブフィールドデータの最初の行)に格納される。そして、上述したように、第15,16回目のシフト動作(横方向シフト動作)によって、マトリックス状レジスタ群21′の右方向から排出されたデータ(すべてダミーデータ)は、廃棄処分となり、フレームメモリには書込まれない。次に、第17回目のシフト動作(縦方向シフト動作)によって、マトリックス状レジスタ群21′の下方向から排出される8ビットの実データd(9,1)〜d(16,1)は、アドレス1(第1のサブフィールドデータの2番目の行)に格納され、第18回目のシフト動作(縦方向シフト動作)によって、マトリックス状レジスタ群21′の下方向から排出される8ビットの実データd(9,2)〜d(16,2)は、アドレス9(第2のサブフィールドデータの2番目の行)に格納される。以下、同様である。
【0079】
かくして、アドレス0〜47という合計48のアドレス場所に、必要な表示データのすべてが格納されることになる。このような格納方式で格納された表示データは、表示データ読出回路40によって効率的に読み出すことが可能である。すなわち、図28に示されているとおり、各表示データは、第1のサブフィールドデータ〜第6のサブフィールドデータが、アドレスの順に格納されているため、アドレス0〜47までを順にアクセスして読み出してゆくだけで済む。しかも、図27に示す格納方式のように空いたビットが存在しないため、無駄なくメモリ資源を利用することが可能である。
【0080】
以上、本発明の変形例を図26に示す具体的な事例、すなわち、階調表現のビット数N=6、フレームメモリのワード数L=8、1フレームを構成する画素数M=64という例について述べたが、この変形例は、このような具体的な事例への適用に限定されるものではない。
【0081】
一般的には、マトリックス状レジスタ群21′は、1ビットのデータを格納する機能をもったレジスタからなるセルを、L行L列(L>N)の正方マトリックスから左上隅の(L−N)行(L−N)列の部分のセルを削除した変則マトリックス状に配置することにより構成すればよい。そして、縦方向シフト動作では、所定のタイミングで、k行目(1≦k≦L−1)の各セルのデータをそれぞれ(k+1)行目の各セルに転送するとともに、最上行である1行目のN個のセルにN本の信号線からNビットのデータとして伝送されてきた新たなデータを取り込み、L行目のL個のセルのデータをLビットのデータとして排出する動作を行い、横方向シフト動作では、所定のタイミングで、k列目(1≦k≦L−1)の各セルのデータをそれぞれ(k+1)列目の各セルに転送するとともに、最左列である1列目のN個のセルにN本の信号線からNビットのデータとして伝送されてきた新たなデータを取り込み、L列目のL個のセルのデータをLビットのデータとして排出する動作を行うようにすればよい。
【0082】
また、シフト動作制御器22′は、信号伝送路に、新たな画素についての表示データが伝送されるタイミングに同期して、マトリックス状レジスタ群21′に縦方向シフト動作もしくは横方向シフト動作を実行させる指示を与え、かつ、一方のシフト動作をL回繰り返したら、他方のシフト動作をL回繰り返すように、シフト動作をL回ごとに切り替える切替制御を行えばよい。一方、データ出力器24′は、このシフト動作制御器22′による切替制御に同期して、マトリックス状レジスタ群21′から、縦方向シフト動作により排出されるLビットのデータもしくは横方向シフト動作により排出されるLビットのデータを選択して、フレームメモリに書込むべきデータもしくは廃棄すべきデータとして出力する機能を実行できるようにし、アドレス出力器25′は、このデータ出力器24′から出力されるLビットのデータを書込むべきフレームメモリ上の所定のアドレスを出力する機能を実行できるようにすればよい。
【0083】
ただ、この変形例の場合、ダミーデータφの廃棄処理が必要になるので、データ出力器24′から出力されるN回分のデータがフレームメモリに書込まれ、次の(L−N)回分のデータは廃棄されるような処理が繰り返し実行されるようにしておく。具体的には、データ出力器24′側で対応する場合には、データ出力器24′が、N回分のデータをフレームメモリへの書込線へ出力したら、次の(L−N)回分のデータを廃棄するという処理を、繰り返し実行するように構成しておけばよい。アドレス出力器25′側で対応する場合には、アドレス出力器25′が、データ出力器24′から出力されるN回分のデータに対しては、フレームメモリ上の書込対象となる所定のアドレスを出力し、次の(L−N)回分のデータに対しては、フレームメモリ外のダミーアドレスを出力するという処理を、繰り返し実行するように構成しておけばよい。
【0084】
また、アドレス出力器25′の具体的なアドレス指定方法としては、Lビットのワード長をもった第0のアドレス場所から第((M/L)×N−1)のアドレス場所まで、合計(M×N)ビットの記憶場所をもったフレームメモリに対して書込みを行うために、((M/L)×N)通りのアドレス場所のうちの1つを所定の順序で選択して指定するようにする。この場合、ダミーデータの廃棄処理を考慮して、ダミーアドレスを指定する場合を除いて、初期アドレス場所から始めて(M/L)間隔でアドレス場所を順次指定する処理をN回実行する一巡の動作を、初期アドレス場所を1つずつずらしながら合計(M/L)回繰り返すことにより、フレームメモリの全アドレス場所を順次指定するのが好ましい。
【0085】
なお、図26に示すマトリックス状レジスタ群21′の左上隅の2行2列分のセルは削除されてしまっているため、この変形例の場合、削除セルに隣接するセルの一部には、ダミーデータφを入力するような構成を採っている。一般的には、前段のセルのデータを後段のセルへと転送するシフト動作において、前段のセルが存在しない場合には、当該セルに任意のダミーデータを入力する構成にしておけばよい。
【0086】
以上、本発明を図示する基本的実施例および変形例について説明したが、本発明は、これらの具体的な実施形態に限定されるものではなく、この他にも種々の形態で実施可能である。特に、上述の例では、カラー画像の表示処理についての説明は行っていないが、実際には、RGBなどの3原色についての表示データがそれぞれ3系統別々に取り扱われ、各原色ごとに用意されたフレームメモリへ格納されることになる。
【0087】
【発明の効果】
以上のとおり本発明に係る表示データ書込回路によれば、サブフィールド方式を用いた表示装置に用いられるフレームメモリについて、「効率的な読み出しが可能となるような書込み」を効率的に行うことが可能になる。
【図面の簡単な説明】
【図1】画素を8行8列のマトリックス状に配置してなるディスプレイの表示画面を示す平面図である。
【図2】サブフィールド方式を採る場合における1画素分のデータ構成例を示すビット構成図であり、1ますが1ビットに対応する。
【図3】図1に示す64個の画素P1〜P64についての1フレーム分のデータをフレームメモリに格納する格納方法の一例を示す図であり、1ますが1ビットに対応する。
【図4】フレームメモリを組み込んだ一般的な表示装置の概略構成を示すブロック図である。
【図5】4個のサブフィールドSUB1〜SUB4を用いて階調制御を行う場合の各サブフィールドの長さの比率を時間軸を横方向にとって示す図である。
【図6】図5に示すような4個のサブフィールドを設定した場合の各画素の階調表現方法を説明するための模式図である。
【図7】図1に示す64個の画素P1〜P64についての1フレーム分のデータを、本発明に係る書込回路を用いてフレームメモリに格納した状態を示す図であり、1ますが1ビットに対応する。
【図8】本発明の基本的実施例に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路を示す回路図である。
【図9】図8に示すマトリックス状レジスタ群21の個々のセルを構成するレジスタの具体的な回路構成例を示す回路図である。
【図10】図8に示すマトリックス状レジスタ群21が、第1回目のシフト動作(縦方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図11】図8に示すマトリックス状レジスタ群21が、第2回目のシフト動作(縦方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図12】図8に示すマトリックス状レジスタ群21が、第3回目のシフト動作(縦方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図13】図8に示すマトリックス状レジスタ群21が、第4回目のシフト動作(縦方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図14】図8に示すマトリックス状レジスタ群21が、第5回目のシフト動作(横方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図15】図8に示すマトリックス状レジスタ群21が、第6回目のシフト動作(横方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図16】図8に示すマトリックス状レジスタ群21が、第7回目のシフト動作(横方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図17】図8に示すマトリックス状レジスタ群21が、第8回目のシフト動作(横方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図18】図8に示すマトリックス状レジスタ群21が、第9回目のシフト動作(縦方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図19】図8に示すマトリックス状レジスタ群21が、第10回目のシフト動作(縦方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図20】図8に示すマトリックス状レジスタ群21が、第11回目のシフト動作(縦方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図21】図8に示すマトリックス状レジスタ群21が、第12回目のシフト動作(縦方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図22】図8に示すマトリックス状レジスタ群21が、第13回目のシフト動作(横方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図23】図8に示すマトリックス状レジスタ群21が、第14回目のシフト動作(横方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図24】図8に示すマトリックス状レジスタ群21が、第15回目のシフト動作(横方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図25】図8に示すマトリックス状レジスタ群21が、第16回目のシフト動作(横方向シフト動作)を行ったときの各セル内のデータ分布を示す図である。
【図26】本発明の変形例に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路を示す回路図である。
【図27】6本の信号線b1〜b6によって伝送されてくる6ビットの表示データを、従来の一般的な書込回路で、8ビットのワード長をもつフレームメモリに書込んだ状態を示す図である。
【図28】6本の信号線b1〜b6によって伝送されてくる6ビットの表示データを、本発明の変形例に係る書込回路で、8ビットのワード長をもつフレームメモリに書込んだ状態を示す図である。
【符号の説明】
10…A/D変換器
20…表示データ書込回路
21,21′…マトリックス状レジスタ群
22,22′…シフト動作制御器
23,23′…インバータ
24,24′…データ出力器
25,25′…アドレス出力器
30…フレームメモリ
40…表示データ読出回路
50…表示素子アレイ
ADD…アドレス信号
A1〜A4…各セル
B1〜B4…各セル
b1〜b4…表示信号の各ビット
C1〜C4…各セル
DATA…データ信号
D1〜D4…各セル
d(j,i)…第j番目の画素についての第iビット目の表示データ
FF…フリップフロップ回路
P1〜P64…ディスプレイを構成する各画素
S…セレクタ回路
SEL…切替信号
SUB1〜SUB4…サブフィールド
T1〜T6…各セルの入出力端子
Claims (10)
- 1フレームのための表示期間をN個(Nは2以上の整数)のサブフィールドに分割し、第i番目(1≦i≦N)のサブフィールドの長さが、所定の単位長さの2(i−1)倍になるように設定し、2N段階の階調情報をもった1画素分の表示データをNビットのデータ(各ビットは、発光/非発光の二値状態を示す)により表現し、1フレームを構成する全M個の画素についての個々の表示データを一旦フレームメモリに書込み、このフレームメモリ内の表示データを各サブフィールドを構成する1ビットごとに順次読み出しながら、発光を指示するビットが読み出された画素を当該ビットに対応するサブフィールドの長さに応じた期間だけ発光させることにより表示を行うサブフィールド方式を用いた表示装置、に用いられるフレームメモリに対して表示データを書込むための回路であって、
各画素についてのNビットの表示データをN本の信号線に分けたパラレルデータとして、第1番目の画素についての表示データから第M番目の画素についての表示データまで順番に、時系列二値信号として伝送する信号伝送路と、
1ビットのデータを格納する機能をもったレジスタからなるセルを、N行N列の正方マトリックス状に配置することにより構成され、かつ所定のタイミングで、k行目(1≦k≦N−1)の各セルのデータをそれぞれ(k+1)行目の各セルに転送するとともに、1行目の各セルに前記N本の信号線からNビットのデータとして伝送されてきた新たなデータを取り込み、N行目の各セルのデータをNビットのデータとして排出する縦方向シフト動作と、k列目(1≦k≦N−1)の各セルのデータをそれぞれ(k+1)列目の各セルに転送するとともに、1列目の各セルに前記N本の信号線からNビットのデータとして伝送されてきた新たなデータを取り込み、N列目の各セルのデータをNビットのデータとして排出する横方向シフト動作と、を選択的に行う機能をもったマトリックス状レジスタ群と、
前記信号伝送路に、新たな画素についての表示データが伝送されるタイミングに同期して、前記マトリックス状レジスタ群に前記縦方向シフト動作もしくは前記横方向シフト動作を実行させる指示を与え、かつ、一方のシフト動作をN回繰り返したら、他方のシフト動作をN回繰り返すように、シフト動作をN回ごとに切り替える切替制御を行うシフト動作制御器と、
前記シフト動作制御器による切替制御に同期して、前記マトリックス状レジスタ群から、前記縦方向シフト動作により排出されるNビットのデータもしくは前記横方向シフト動作により排出されるNビットのデータを選択して、前記フレームメモリに書込むべきデータとして出力するデータ出力器と、
前記データ出力器から出力されるNビットのデータを書込むべき前記フレームメモリ上の所定のアドレスを出力するアドレス出力器と、
を備えることを特徴とするサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路。 - 請求項1に記載の表示データ書込回路において、
アドレス出力器が、Nビットのワード長をもった第0のアドレス場所から第(M−1)のアドレス場所まで、合計(M×N)ビットの記憶場所をもったフレームメモリに対して書込みを行うために、M通りのアドレス場所のうちの1つを所定の順序で選択して指定することを特徴とするサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路。 - 請求項2に記載の表示データ書込回路において、
アドレス出力器が、初期アドレス場所から始めて(M/N)間隔でアドレス場所を順次指定する処理をN回実行する一巡の動作を、初期アドレス場所を1つずつずらしながら合計(M/N)回繰り返すことにより、フレームメモリの全アドレス場所を順次指定することを特徴とするサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路。 - 1フレームのための表示期間をN個(Nは2以上の整数)のサブフィールドに分割し、第i番目(1≦i≦N)のサブフィールドの長さが、所定の単位長さの2(i−1)倍になるように設定し、2N段階の階調情報をもった1画素分の表示データをNビットのデータ(各ビットは、発光/非発光の二値状態を示す)により表現し、1フレームを構成する全M個の画素についての個々の表示データを一旦フレームメモリに書込み、このフレームメモリ内の表示データを各サブフィールドを構成する1ビットごとに順次読み出しながら、発光を指示するビットが読み出された画素を当該ビットに対応するサブフィールドの長さに応じた期間だけ発光させることにより表示を行うサブフィールド方式を用いた表示装置、に用いられるフレームメモリに対して表示データを書込むための回路であって、
各画素についてのNビットの表示データをN本の信号線に分けたパラレルデータとして、第1番目の画素についての表示データから第M番目の画素についての表示データまで順番に、時系列二値信号として伝送する信号伝送路と、
1ビットのデータを格納する機能をもったレジスタからなるセルを、L行L列(L>N)の正方マトリックスから左上隅の(L−N)行(L−N)列の部分のセルを削除した変則マトリックス状に配置することにより構成され、かつ所定のタイミングで、k行目(1≦k≦L−1)の各セルのデータをそれぞれ(k+1)行目の各セルに転送するとともに、最上行である1行目のN個のセルに前記N本の信号線からNビットのデータとして伝送されてきた新たなデータを取り込み、L行目のL個のセルのデータをLビットのデータとして排出する縦方向シフト動作と、k列目(1≦k≦L−1)の各セルのデータをそれぞれ(k+1)列目の各セルに転送するとともに、最左列である1列目のN個のセルに前記N本の信号線からNビットのデータとして伝送されてきた新たなデータを取り込み、L列目のL個のセルのデータをLビットのデータとして排出する横方向シフト動作と、を選択的に行う機能をもったマトリックス状レジスタ群と、
前記信号伝送路に、新たな画素についての表示データが伝送されるタイミングに同期して、前記マトリックス状レジスタ群に前記縦方向シフト動作もしくは前記横方向シフト動作を実行させる指示を与え、かつ、一方のシフト動作をL回繰り返したら、他方のシフト動作をL回繰り返すように、シフト動作をL回ごとに切り替える切替制御を行うシフト動作制御器と、
前記シフト動作制御器による切替制御に同期して、前記マトリックス状レジスタ群から、前記縦方向シフト動作により排出されるLビットのデータもしくは前記横方向シフト動作により排出されるLビットのデータを選択して、前記フレームメモリに書込むべきデータもしくは廃棄すべきデータとして出力するデータ出力器と、
前記データ出力器から出力されるLビットのデータを書込むべき前記フレームメモリ上の所定のアドレスを出力するアドレス出力器と、
を備え、前記データ出力器から出力されるN回分のデータがフレームメモリに書込まれ、次の(L−N)回分のデータは廃棄されるような処理が繰り返し実行されるようにしたことを特徴とするサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路。 - 請求項4に記載の表示データ書込回路において、
データ出力器が、N回分のデータをフレームメモリへの書込線へ出力したら、次の(L−N)回分のデータを廃棄するという処理を、繰り返し実行することを特徴とするサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路。 - 請求項4または5に記載の表示データ書込回路において、
アドレス出力器が、データ出力器から出力されるN回分のデータに対しては、フレームメモリ上の書込対象となる所定のアドレスを出力し、次の(L−N)回分のデータに対しては、フレームメモリ外のダミーアドレスを出力するという処理を、繰り返し実行することを特徴とするサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路。 - 請求項6に記載の表示データ書込回路において、
アドレス出力器が、Lビットのワード長をもった第0のアドレス場所から第((M/L)×N−1)のアドレス場所まで、合計(M×N)ビットの記憶場所をもったフレームメモリに対して書込みを行うために、((M/L)×N)通りのアドレス場所のうちの1つを所定の順序で選択して指定することを特徴とするサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路。 - 請求項7に記載の表示データ書込回路において、
アドレス出力器が、ダミーアドレスを指定する場合を除いて、初期アドレス場所から始めて(M/L)間隔でアドレス場所を順次指定する処理をN回実行する一巡の動作を、初期アドレス場所を1つずつずらしながら合計(M/L)回繰り返すことにより、フレームメモリの全アドレス場所を順次指定することを特徴とするサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路。 - 請求項4〜8のいずれかに記載の表示データ書込回路において、
前段のセルのデータを後段のセルへと転送するシフト動作において、前段のセルが存在しない場合には、当該セルに任意のダミーデータを入力することを特徴とするサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路。 - 請求項1〜9のいずれかに記載の表示データ書込回路において、
個々のセルを構成するレジスタを、外部から与えられる切替信号に基づいて、縦横2系統の入力端子からそれぞれ取り込まれる入力データの一方を選択するセレクタ回路と、このセレクタ回路によって選択された一方のデータを所定のタイミングでそれぞれ縦横2系統の出力端子に出力するフリップフロップ回路と、によって構成し、
縦方向に隣接する2つのセルについては、縦系統の入出力端子が相互に接続されるようにし、横方向に隣接する2つのセルについては、横系統の入出力端子が相互に接続されるようにすることにより、マトリックス状レジスタ群を構成したことを特徴とするサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路。
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2002
- 2002-12-12 JP JP2002360281A patent/JP2004191700A/ja active Pending
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