JP2005227401A - サブフィールドコーディング回路、映像信号処理回路、プラズマ表示装置 - Google Patents

Abstract

【課題】メモリ容量を低減すること。
【解決手段】サブフィールド（ＳＦ）コーディング回路３２は、ＳＦコーディングキャッシュメモリ４１、ルックアップテーブル（ＬＵＴ）メモリ４２、ＳＦコーディング制御部４３を具備する。ＳＦコーディング制御部４３は、ＳＦ毎に、ＳＦコーディングキャッシュメモリ４１から設定階調値とＳＦコーディングデータとを読み出してＬＵＴメモリ４２に書き込み、フレームメモリ制御部３３からの映像信号の階調値をアドレスとしてＬＵＴメモリ４２をアクセスし、設定階調値の中から、ＬＵＴメモリ４２に入力された映像信号の階調値に対応するＳＦコーディングデータをシリアル／パラレル変換部３４に出力する。このため、ＬＵＴメモリ４２のメモリ容量をＳＦ１つ分にすることにより、ＳＦコーディング回路３２内のメモリ容量（ＳＦコーディング回路３２の合計のメモリ容量）を低減することができる。
【選択図】図５

Description

本発明は、入力映像信号（ＲＧＢ映像信号）をサブフィールドコーディングデータに変換するサブフィールドコーディング回路、映像信号処理回路、プラズマ表示装置に関する。

フラットパネルディスプレイを備えた表示デバイスとして、プラズマディスプレイパネル（ＰＤＰ）、有機／無機エレクトロルミネッセンス（ＥＬ）パネル、ダイレクトミラーデバイス（ＤＭＤ）を用いたプロジェクションパネルが例示される。

これらの表示デバイスは、その表示セルの各々が「発光」或いは「非発光」の２値しかとり得ないようなディジタルデバイスであるため、各表示セルの発光回数を制御することにより階調表現を行う。つまり、カラー表示に利用されるＲ（赤）、Ｇ（緑）、Ｂ（青）の各表示セルにおける例えば８ビットの階調表現を行う場合は、各表示セルの発光回数を０から２５５の間（或いは、０から２５５の公倍数、及びそれぞれの値に近い整数値）で適宜の値に制御することにより中間階調を表現する。これにより、自然画像の表示が可能となる。なお、以下では、Ｒ、Ｇ、Ｂの各表示セルをカラーセルといい、Ｒ、Ｇ、Ｂのカラーセルを一つずつ備えて構成されるひとまとまりの表示セル群を画素ということとする。

このように表示セルの発光回数を制御することで階調表現を行う表示デバイスにおいては、一般に、サブフレーム法（サブフィールド法）が適用される。サブフレーム法（サブフィールド法）とは、１フレーム（或いは１フィールド）の映像を表示するに際し、１フレーム（或いは１フィールド）を複数のサブフレーム（或いはサブフィールド）に分割し、各サブフレーム（或いはサブフィールド）に発光回数を割り当てるようにした処理をいう。このような処理をサブフレームコーディング処理（サブフィールドコーディング処理）ともいう。なお、以下では、簡単のため、「フレーム」との表現には「フィールド」の意を含むこととするとともに、サブフレームをＳＦと略記する。

例えば、前述のカラーセル毎の８ビット階調表現を行うには、１フレーム内での表示順序が最初（１番目）となるＳＦ１から表示順序が最後（８番目）となるＳＦ８までの８つのＳＦに対し、各々の発光回数を１、２、４、８、１６、３２、６４、１２８と割り当てて、各カラーセル毎に独立に、各ＳＦを発光／非発光制御する技術があった。

しかしながら、特にＰＤＰのようなＳＦ毎の表示期間が比較的長い表示デバイス（１フレーム期間のうちの多くの時間を表示発光時間に用いる表示デバイス）の場合は、上記のように入力映像信号（映像データ）のビット数と同数のＳＦに分割して階調表現を行うと、動画偽輪郭と呼ばれる画質劣化が生じてしまうという問題があった。
このため、動画偽輪郭発生による画質劣化を防止する目的で「冗長コーディング」と呼ばれる手法を適用することが一般的である。

冗長コーディングを適用する場合、映像信号（入力映像信号）の階調数（階調レベル）をＮとし、１フレームに含まれるＳＦ数をｎとすると、ｎとＮとの関係は、ｎ＞ｌｏｇ_２Ｎとなる。実際のＰＤＰでは、例えば、８ビットの映像信号（階調数Ｎ＝２５６）の入力に対してＳＦ数ｎの値は１１又は１２が用いられる。また、１０ビットの映像信号（階調数Ｎ＝２５６）の入力に対してＳＦ数ｎの値は１３が用いられる。

ところで、表示装置への入力映像信号は、従来において最も一般的であったＣＲＴ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ；ブラウン管）の表示方式に則り、１フレーム（１画面）分の入力映像信号（映像データ）を、表示画面における最上段の走査ラインに対応する映像データから最下段の走査ラインに対応する映像データへと順次入力するとともに、各走査ラインに対応する映像データは、走査ライン上における左端のカラーセルに対応する映像データから右端のカラーセルに対応するデータへと順次入力する方式が一般的である。

これに対し、ＳＦ法による表示を行う表示装置では、１フレーム内で表示順序が１番目のＳＦ（つまりＳＦ１）の表示前に、１フレーム（１画面）分の全てのＳＦ（つまり、例えばＳＦ１〜ＳＦ１１或いは１２まで）の、画素毎の発光／非発光情報（階調値の情報）を表示デバイスに入力しておく必要がある。このため、ＳＦ法を用いる表示装置においては、上記のようにＣＲＴの走査順序に則り入力され、ＳＦコーディングが施された１フレーム分の映像信号を、表示デバイスへの出力前に一旦保持する（バッファリング動作を行う）フレームメモリが必須となる（例えば、特許文献１の図３参照）。

ここで、表示装置の一例としてのプラズマ表示装置について説明する。プラズマ表示装置は、表示デバイスを具備する。表示デバイスは、ＰＤＰ、走査ドライバ、データドライバ、高圧パルス部を備えている。
高圧パルス部は、ＰＤＰ及び走査ドライバにパルス電圧を供給する。
ＰＤＰは、行列状に配列された画素を有し、その行には走査電極が配列され、その列にはデータ電極が配列されている。
走査ドライバには、走査ドライバを制御する走査ドライバ制御信号が高圧パルス部を介して入力される。走査ドライバは、走査ドライバ制御信号に応じて、走査電極を制御、駆動する。
データドライバには、データドライバを制御するデータドライバ制御信号が入力される。データドライバは、データドライバ制御信号に応じて、データ電極を制御、駆動する。
ＰＤＰは、走査ドライバによる走査電極の制御とデータドライバによるデータ電極の制御とに基づいて、行列状に配列された画素のうちの所定の画素を点灯又は非点灯することにより、所望の映像を表示する。

プラズマ表示装置は、更に、第１従来例に係る映像信号処理回路を具備する。図１は、第１従来例に係る映像信号処理回路の構成を示すブロック図である。

図１に示すように、第１従来例に係る映像信号処理回路は、ビデオ信号処理部１３１と、ＳＦコーディング回路１３２と、フレームメモリ制御部１３３と、シリアル／パラレル変換部１３４と、フレームメモリ１３５とを備えている。

第１従来例に係る映像信号処理回路が備える各構成要素のうち、フレームメモリ１３５を除く各構成要素は、信号処理ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）１２３に設けられている。この信号処理ＬＳＩ１２３（信号処理ＬＳＩチップ１２３）は、フレームメモリ１３５とともにディジタルボード１２５上に設けられている。

第１従来例に係る映像信号処理回路の動作について説明する。
Ｒ（赤）、Ｇ（緑）、Ｂ（青）の映像信号（ＲＧＢ各１０ビット）は、信号処理ＬＳＩ１２３に入力される。この映像信号はガンマ変換されている。ビデオ信号処理部１３１は、入力された映像信号に対してビデオ信号処理を施す。ビデオ信号処理として、ビデオ信号処理部１３１は、入力された映像信号を逆ガンマ変換して、逆ガンマ変換された映像信号に多階調化処理を施してＳＦコーディング回路１３２に出力する。多階調化処理として、公知であるディザ法や誤差拡散法が用いられる。
ＳＦコーディング回路１３２は、ビデオ信号処理部１３１からの映像信号にＳＦコーディング処理を施す。ＳＦコーディング処理として、ＳＦコーディング回路１３２は、ビデオ信号処理部１３１からの映像信号をＳＦコーディングデータに変換してフレームメモリ制御部１３３に出力する。
フレームメモリ制御部１３３は、ＳＦコーディング回路１３２からのＳＦコーディングデータを、フレームメモリ１３５への書き込みに適した信号に変換し、フレームメモリ１３５に書き込む（一旦格納する）。
フレームメモリ制御部１３３は、フレームメモリ１３５に一旦格納されたＳＦコーディングデータを所定のタイミングで走査ライン毎に読み出してシリアル／パラレル変換部１３４に出力する。
シリアル／パラレル変換部１３４は、フレームメモリ制御部１３３からのＳＦコーディングデータにシリアル／パラレル変換処理を施す。シリアル／パラレル変換処理として、シリアル／パラレル変換部１３４は、フレームメモリ制御部１３３からのＳＦコーディングデータを、データドライバが必要とする構成のデータに変換し、上記のデータドライバ制御信号としてデータドライバに出力する。

図２に示されるように、ＳＦコーディング回路１３２が、スタティックダイナミックランダムアクセスメモリ（ＳＲＡＭ）１６１を有し、ＳＲＡＭ１６１をＬＵＴ（ルックアップテーブル）メモリとして使用する方式が一般的に知られている。まず、あらかじめに映像信号の階調値とＳＦコーディングデータとをＳＦ毎にＳＲＡＭ１６１（ＬＵＴメモリ）に書き込んでおく。次に、ＳＦコーディング回路１３２は、入力した映像信号をアドレスとしてＳＲＡＭ１６１（ＬＵＴメモリ）をアクセスすることで、入力した映像信号に対応するＳＦコーディングデータをＳＲＡＭ１６１（ＬＵＴメモリ）から読み出して出力する。
例えば、入力１０ビット、ＳＦ分割数が１３の場合、アドレス方向が１０２４ワード（１０ｂｉｔ）であり、データビット幅が１３ｂｉｔであるため、ＬＵＴメモリ１６１のメモリ容量（ＳＲＡＭ容量）は、１３Ｋｂｉｔである。ＳＲＡＭ容量が１３ＫｂｉｔであるＬＵＴメモリ１６１を、入力映像信号（Ｒ、Ｇ、Ｂ）に対して３個必要とする。
これに対し、特許文献１では、ＳＲＡＭを時分割でアクセスすることによりＬＵＴメモリ１６１をＲＧＢで共有することにより、ＬＵＴメモリ１６１を１個にし、ＬＵＴメモリ１６１の数量を１／３に低減する方式が提案されている。

ここで、フレームメモリ１３５のメモリ容量は、例えば、１走査ライン当たり１３６５画素、１フレーム当たり７６８ラインのＷ−ＸＧＡ表示において、以下の（１）式で表すことができる。

メモリ容量：１３６５×７６８×３×ｎ×２＝約６×ｎ（Ｍｂ）・・・・・・（１）
上記の（１）式において乗算される各値のうち、「１３６５」は、１走査ライン当たりの画素数であり、「７６８」は、１フレーム当たりの走査ライン数であり、「３」は、１画素に含まれるカラーセル数（Ｒ、Ｇ、Ｂの３つ）に対応する値であり、「ｎ」は、１フレームのＳＦ数に対応する値であり、「２」は、１フレーム分のデータの書き込みと読み出しを同時に行うために必要なダブルバッファリングを考慮した値である。

上記のように、ＰＤＰにおけるＳＦ分割数ｎは、例えば１３であるが、この場合のフレームメモリ容量としては、７８Ｍｂが必要となることが上記の（１）式より導かれる。
しかも、表示動作を円滑に実行するには、上記の（１）式で規定される容量の映像信号を１フレーム期間内にフレームメモリに入力（書き込み）及び出力（フレームメモリからの読み出し）可能な転送レートでのデータ転送を実現するためのメモリバスバンド幅が必要である。

ところで、１フレーム期間は、例えば６０Ｈｚ表示の場合には１／６０＝約１６．６７ｍｓ（ミリ秒）となる。ＰＤＰのような表示デバイスでは、映像表示のために図３に示すようなプライミング期間、走査期間（表示データ書き込み期間）及び発光維持期間が１フレーム期間内に必要であるため、映像データのフレームメモリへの書き込み・読み出しに利用できる期間は、１フレームの表示期間のうちの一部だけとなる。また、１フレーム分の映像データをフレームメモリに対して読み出し・書き込みするのに必要な時間は走査期間と密接な関連を持ち、実際には走査周期（走査周期；横１ライン分の画素データを表示デバイスに書き込む時間）により最大メモリバスバンド幅が規定される。つまり、走査周期はフレームメモリからのデータ読み出し速度を決定し、メモリ制御部１３３とフレームメモリ１３５との映像信号の送受信においては、フレームメモリ１３５からのデータ読み出し時に最大メモリバスバンド幅が必要となることが一般的となる。なお、現在のＰＤＰではカラーセルの発光・電気特性から１ラインの走査周期は１μｓ（マイクロ秒）〜２μｓ程度である。従って、Ｗ−ＸＧＡ表示で必要とされる最大メモリバスバンド幅は、走査周期を例えば１μｓとすると以下の（２）式で定義される。

最大メモリバスバンド幅：１３６５×３×２／１（μｓ）＝約８．２（Ｇｂ／ｓ）・・・・・・（２）
上記の（２）式において乗算される各値のうち、「１３６５」は、１走査ライン当たりの画素数であり、「３」は、１画素に含まれるカラーセル数（Ｒ、Ｇ、Ｂの３つ）に対応する値であり、「２」は、１フレーム分のデータの書き込みと読み出しを同時に行うために必要なダブルバッファリングを考慮した値である。
さらに、一度に２ライン分のデータを表示デバイスに書き込むデュアルスキャン方式をとる場合、最大メモリバスバンド幅は上記（２）式で定義される値の２倍のバンド幅が必要となる。

フレームメモリ１３５（フレームバッファともいう）をメモリＬＳＩにより構成する場合には、上記の（１）式で定義される容量を確保するためにダイナミックランダムアクセスメモリ（ＤＲＡＭ）を用いることが一般的である。
例えば、ＳＦ分割数を１３、走査周期を１μｓとしてＷ−ＸＧＡ表示を行う場合、現在主流となっているシンクロナスＤＲＡＭの場合では１２８Ｍｂで３２ＩＯ（×３２と表示される場合もある）のものを２５６ＭＨｚで動作させることで、上記（１）式及び（２）式の条件を共に満足するフレームメモリを構成することができる。また、ダブルデータレートシンクロナスＤＲＡＭの場合では１２８Ｍｂで３２ＩＯのものを１２８ＭＨｚで動作させることで、上記（１）式及び（２）式の条件を共に満足するフレームメモリを構成することができる。

上述のように、第１従来例に係る映像信号処理回路は、信号処理ＬＳＩチップ１２３と専用ＤＲＡＭチップ｛外部メモリ（フレームメモリ１３５）｝で構成されている。近年の半導体プロセスの進歩により、ＤＲＡＭを混載したＬＳＩ（ＬＳＩチップ）を具備する映像信号処理回路（第２従来例に係る映像信号処理回路）が実現されている。
ただし、ＤＲＡＭ混載ＬＳＩチップにおけるＤＲＡＭは、高速動作（特に高速での並列アクセス）が可能であることと、ポート数が多いことが利点であるが、専用ＤＲＡＭチップ（外部メモリ）に比べてメモリ容量が取れない欠点がある。また、専用ＤＲＡＭチップ（外部メモリ）は、大容量であることが（メモリ容量が多く取れることが）利点であるが、ポート数が最大３２しかとれない欠点がある。

第２従来例に係る映像信号処理回路について説明する。プラズマ表示装置は、更に、第１従来例に係る映像信号処理回路に代えて、第２従来例に係る映像信号処理回路を具備する。図４は、第２従来例に係る映像信号処理回路の構成を示すブロック図である。

図４に示すように、第２従来例に係る映像信号処理回路は、ビデオ信号処理部２３１と、ＳＦコーディング回路２３２と、フレームメモリ制御部２３３と、シリアル／パラレル変換部２３４と、フレームメモリ２３５とを備えている。

第２従来例に係る映像信号処理回路が備える各構成要素の全ては、信号処理ＬＳＩ２２３（信号処理ＬＳＩチップ２２３）に設けられている。

第２従来例に係る映像信号処理回路の動作について説明する。
Ｒ（赤）、Ｇ（緑）、Ｂ（青）の映像信号（ＲＧＢ各１０ビット）は、信号処理ＬＳＩ２２３に入力される。この映像信号はガンマ変換されている。ビデオ信号処理部２３１は、入力された映像信号に対してビデオ信号処理を施す。ビデオ信号処理として、ビデオ信号処理部２３１は、入力された映像信号を逆ガンマ変換して、逆ガンマ変換された映像信号に多階調化処理を施してフレームメモリ制御部２３３に出力する。多階調化処理として、第１従来例と同様に、公知であるディザ法や誤差拡散法が用いられる。
フレームメモリ制御部２３３は、ビデオ信号処理部２３１からの映像信号を、フレームメモリ２３５への書き込みに適した信号に変換し、フレームメモリ２３５に書き込む（一旦格納する）。
フレームメモリ制御部２３３は、フレームメモリ２３５に一旦格納された映像信号を所定のタイミングで走査ライン毎に読み出してＳＦコーディング回路２３２に出力する。
ＳＦコーディング回路２３２は、フレームメモリ制御部２３３からの映像信号にＳＦコーディング処理を施す。ＳＦコーディング処理として、ＳＦコーディング回路２３２は、フレームメモリ制御部２３３からの映像信号をＳＦコーディングデータに変換してシリアル／パラレル変換部２３４に出力する。
シリアル／パラレル変換部２３４は、ＳＦコーディング回路２３２からのＳＦコーディングデータにシリアル／パラレル変換処理を施す。シリアル／パラレル変換処理として、シリアル／パラレル変換部２３４は、ＳＦコーディング回路２３２からのＳＦコーディングデータを、データドライバが必要とする構成のデータに変換し、上記のデータドライバ制御信号としてデータドライバに出力する。

ここで、図２に示されるように、ＳＦコーディング回路２３２は、第１従来例におけるＳＦコーディング回路１３２と同様に、ＳＲＡＭ１６１を有し、ＳＲＡＭ１６１をＬＵＴ（ルックアップテーブル）メモリとして使用する。まず、あらかじめに映像信号の階調値とＳＦコーディングデータとをＳＲＡＭ１６１（ＬＵＴメモリ）に書き込んでおく。次に、ＳＦコーディング回路２３２は、入力した映像信号をアドレスとしてＳＲＡＭ１６１（ＬＵＴメモリ）をアクセスすることで、入力した映像信号に対応するＳＦコーディングデータをＳＲＡＭ１６１（ＬＵＴメモリ）から読み出して出力する。

第２従来例に係る映像信号処理回路において、ＳＦコーディング回路（ＳＦコーディング回路２３２）をフレームメモリ（フレームメモリ２３５）の後に配置する場合、フレームメモリに格納されるデータは、第１従来例における冗長コーディングされたＳＦコーディングデータに代えて、第２従来例におけるビデオ信号処理された映像信号となる。このため、フレームメモリに要求するメモリ容量を減少することが出来る。

ここで、フレームメモリ２３５が必要とするメモリ容量は、例えば、１走査ライン当たり１３６５画素、１フレーム当たり７６８ラインのＷ−ＸＧＡ表示において、以下の（３）式で表すことができる。

メモリ容量：１３６５×７６８×３×ｍ×２＝約６×ｍ（Ｍｂ）・・・・・・（３）
上記の（３）式において乗算される各値のうち、「１３６５」は、１走査ライン当たりの画素数であり、「７６８」は、１フレーム当たりの走査ライン数であり、「３」は、１画素に含まれるカラーセル数（Ｒ、Ｇ、Ｂの３つ）に対応する値であり、「ｍ」は、入力映像信号のビット数であり、「２」は１フレーム分のデータの書き込みと読み出しを同時に行うために必要なダブルバッファリングを考慮した値である。

フレームメモリ２３５（フレームバッファともいう）としては、上記の（３）式で定義されるメモリ容量を確保するためにＤＲＡＭを用いることが一般的である。
例えば入力映像信号が１０ビットであり、ＳＦ分割数が１３である場合、第２従来例においてフレームメモリ２３５に必要なメモリ容量は、式（３）より６０Mｂになり、第１従来例におけるフレームメモリ１３５に必要なメモリ容量７８Ｍｂにくらべ、１８Ｍｂ低減される。

しかし、第１従来例においてフレームメモリ１３５からＳＦ毎に１ＳＦ分のＳＦコーディングデータを読出すことに対し、第２従来例においてフレームメモリ２３５から入力映像信号をそのまま読み出す必要があり、メモリバスバンド幅が増大することになる。
例えば、走査周期が1μｓ、デュアルスキャン方式、Ｗ−ＸＧＡ表示の場合の最大メモリバスバンド幅は以下の式（４）で定義される。

最大メモリバスバンド幅：１３６５×３×２×ｍ／１（μｓ）＝約８．２×ｍ（Ｇｂ／ｓ）・・・・・・（４）
上記の（４）式において乗算される各値のうち、「１３６５」は、１走査ライン当たりの画素数であり、「３」は、１画素に含まれるカラーセル数（Ｒ、Ｇ、Ｂの３つ）に対応する値であり、「２」は、１フレーム分のデータの書き込みと読み出しを同時に行うために必要なダブルバッファリングを考慮した値であり、「ｍ」は、入力映像信号のビット数である。

例えば、入力映像データを８ビット、走査周期が1μｓ、デュアルスキャン方式、Ｗ−ＸＧＡ表示でのバスバンド幅は、式（４）より約６５．５Ｇｂ／ｓになる。
これは、６０Mｂのメモリ容量を持ったＤＲＡＭ（フレームメモリ２３５）を１００ＭＨｚで動作させる場合には、６５６ポートのデータ入出力があれば式（４）を満足することになる。

しかしながら、第２従来例に係る映像信号処理回路において、ＳＦコーディング回路２３２のＬＵＴメモリとして使用するＳＲＡＭ１６１のメモリ容量が増大する問題がある。
例えば、入力映像信号を８ビット、ＳＦ分割数が１３、走査周期が1μｓ、デュアルスキャン方式、Ｗ−ＸＧＡ表示、フレームメモリ２３５の動作速度１００ＭHｚとすると、ＳＦコーディング回路２３３の入力信号数が６５６ビットとなり、上記のＳＲＡＭ１６１（１３Ｋｂｉｔ）が８２個必要となり、ＳＲＡＭ１６１の合計のメモリ容量は１０６６Ｋｂｉｔになる。
また、特許文献１に開示されているような、ＳＲＡＭ１６１を時分割でアクセスするＳＦコーディング方式を用いた場合、ＳＲＡＭの動作速度をフレームメモリの３倍である３００ＭＨｚにしても、上記のＳＲＡＭ１６１（１３Ｋｂｉｔ）が２８個必要となり、ＳＲＡＭ１６１の合計のメモリ容量は３６４Ｋｂｉｔまでしか低減できない。

特開２００３−１５５９４号公報

本発明の課題は、メモリ容量を低減することができるサブフィールドコーディング回路、映像信号処理回路、プラズマ表示装置を提供することにある。

本発明の他の課題は、高速動作が可能であるサブフィールドコーディング回路、映像信号処理回路、プラズマ表示装置を提供することにある。

本発明の更に他の課題は、ＬＳＩチップの面積を削減することができるサブフィールドコーディング回路、映像信号処理回路、プラズマ表示装置を提供することにある。

以下に、［発明を実施するための最良の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明のサブフィールドコーディング回路（３２）は、映像信号処理回路（３０）に適用される。本発明の映像信号処理回路（３０）は、プラズマ表示装置（２０）に適用される。

本発明のプラズマ表示装置（２０）は、映像信号処理回路（３０）と、映像信号処理回路（３０）に接続された表示部（２４）とを具備する。
映像信号処理回路（３０）は、フレームメモリ（３５）と、フレームメモリ制御部（３３）と、サブフィールドコーディング回路（３２）とを具備する。フレームメモリ制御部（３３）は、映像信号をフレームメモリ（３５）に格納し、フレームメモリ（３５）に格納された映像信号を走査ライン毎に読み出して出力する。サブフィールドコーディング回路（３２）は、フレームメモリ制御部（３３）からの映像信号にサブフレームコーディング処理を施して表示部（２４）に出力する。
このサブフィールドコーディング回路（３２）は、キャッシュメモリ（４１）と、サブフィールドコーディングメモリ（４２）と、サブフィールドコーディング制御部（４３）とを具備する。キャッシュメモリ（４１）には、予めに決められた映像信号の階調値である設定階調値（７０）と、サブフィールドコーディングデータ（７１−ｊ；ｊ＝１、２、…、１３）とが、サブフィールド（ＳＦｊ）毎に対応付けられて格納されている。サブフィールドコーディングメモリ（４２）は、フレームメモリ制御部（３３）からの映像信号を入力する。サブフィールドコーディング制御部（４３）は、サブフィールド（ＳＦｊ）毎に、キャッシュメモリ（４１）から設定階調値（７０）とサブフィールドコーディングデータ（７１−ｊ）とを読み出してサブフィールドコーディングメモリ（４２）に書き込む。サブフィールドコーディング制御部（４３）は、入力された映像信号の階調値をアドレスとしてサブフィールドコーディングメモリ（４２）をアクセスし、サブフィールド（ＳＦｊ）毎に、設定階調値（７０）の中から、入力された映像信号の階調値に対応するサブフィールドコーディングデータ（７１−ｊ）を出力する。

本発明のプラズマ表示装置（２０）によれば、上記の構成により、サブフィールドコーディングメモリ（４２）のメモリ容量をサブフィールド１つ分にすることで、サブフィールドコーディング回路（３２）内のメモリ容量｛サブフィールドコーディング回路（３２）の合計のメモリ容量｝を低減することができる。

本発明のプラズマ表示装置（２０）は、更に、表示制御部（２１）を具備する。表示制御部（２１）は、サブフィールド（ＳＦｊ）毎にキャッシュデータ書換信号（６５）をサブフィールドコーディング制御部（４３）に出力する。
サブフィールドコーディング制御部（４３）は、キャッシュデータ書換信号（６５）に応じて、キャッシュメモリ（４１）から設定階調値（７０）とサブフィールドコーディングデータ（７１−ｊ）とを読み出してサブフィールドコーディングメモリ（４２）に書き込む。

表示制御部（２１）は、サブフィールド（ＳＦｊ）毎にサブフィールド番号信号（６７）とキャッシュデータ書換信号（６５）をサブフィールドコーディング制御部（４３）に出力する。
サブフィールド番号信号（６７）がサブフィールド（ＳＦ１〜ＳＦ１３）のうちの第１サブフィールド（ＳＦｊ）を表すとき、サブフィールドコーディング制御部（４３）は、サブフィールド番号信号（６７）とキャッシュデータ書換信号（６５）とに応じて、キャッシュメモリ（４１）から、設定階調値（７０）と、サブフィールド番号信号（６７）が表す第１サブフィールド（ＳＦｊ）に対するサブフィールドコーディングデータ（７１−ｊ）とを読み出してサブフィールドコーディングメモリ（４２）に書き込む。

表示制御部（２１）は、サブフィールド（ＳＦｊ）毎にサブフィールドコーディングスタート信号（６６）をサブフィールドコーディング制御部（４３）に出力する。
サブフィールドコーディング制御部（４３）は、サブフィールドコーディングスタート信号（６６）に応じて、入力された映像信号の階調値をアドレスとしてサブフィールドコーディングメモリ（４２）をアクセスし、対応するサブフィールドコーディングデータ（７１−ｊ）を出力する。

表示制御部（２１）は、第１サブフィールド（ＳＦｊ）の走査期間前にサブフィールド番号信号（６７）とキャッシュデータ書換信号（６５）をサブフィールドコーディング制御部（４３）に出力する。表示制御部（２１）は、第１サブフィールド（ＳＦｊ）の走査期間中にサブフィールドコーディングスタート信号（６６）をサブフィールドコーディング制御部（４３）に出力する。

映像信号処理回路（３０）は、ＬＳＩチップ（２３）に設けられている。フレームメモリ（３５）は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。サブフィールドコーディングメモリ（４２）は、スタティックダイナミックランダムアクセスメモリ（ＳＲＡＭ）である。

通常、ＬＳＩチップにおけるフレームメモリ（ＤＲＡＭ）は、高速動作（特に高速での並列アクセス）が可能であり、ポート数が多いが、専用ＤＲＡＭチップ｛外部メモリ；第１従来例におけるフレームメモリ（１３５）（ＤＲＡＭ）｝に比べてメモリ容量が取れない。本発明のプラズマ表示装置（２０）によれば、サブフィールドコーディング回路（３２）をフレームメモリ（３５）の後に配置することにより、前述の第１従来例におけるフレームメモリ（１３５）（ＤＲＡＭ）に比べて、フレームメモリ（３５）（ＤＲＡＭ）に要求するメモリ容量を低減することができる。しかし、サブフィールドコーディング回路（３２）をフレームメモリ（３５）の後に配置することにより、サブフィールドコーディング回路（３２）のＳＲＡＭのメモリ容量が増大する可能性がある。本発明のプラズマ表示装置（２０）によれば、更に、サブフィールドコーディング回路（３２）のサブフィールドコーディングメモリ（４２）（ＳＲＡＭ）のメモリ容量を低減することにより、ＬＳＩチップ（２３）に設けられた映像信号処理回路（３０）は、高速動作が可能である。

本発明のプラズマ表示装置（２０）によれば、フレームメモリ（３５）（ＤＲＡＭ）に要求するメモリ容量とサブフィールドコーディング回路（３２）内のメモリ容量とを低減することができるため、低減したメモリ容量分だけＬＳＩチップ（２３）の面積を削減することができる。本発明のプラズマ表示装置（２０）によれば、ＬＳＩチップ（２３）の面積を削減することにより、ＬＳＩチップ（２３）のコスト（例示；製造コスト）が低減する。

以上により、本発明のサブフィールドコーディング回路、映像信号処理回路、プラズマ表示装置は、メモリ容量を低減することができる。

本発明のサブフィールドコーディング回路、映像信号処理回路、プラズマ表示装置は、高速動作が可能である。

本発明のサブフィールドコーディング回路、映像信号処理回路、プラズマ表示装置は、ＬＳＩチップの面積を削減することができる。

添付図面を参照して、本発明によるプラズマ表示装置を実施するための最良の形態を以下に説明する。

図５は、本発明のプラズマ表示装置２０の構成を示すブロック図である。本発明のプラズマ表示装置２０は、表示制御部２１と、映像信号処理回路３０と、表示デバイス（表示部）２４とを具備する。映像信号処理回路３０は、信号処理ＬＳＩ２３（信号処理ＬＳＩチップ２３）に設けられている。

表示制御部２１と映像信号処理回路３０には、データクロック信号５０が入力される。
表示制御部２１には、同期信号５１が入力される。表示制御部２１は、データクロック信号５０と同期信号５１とに応じて、走査ドライバ制御信号５２を表示デバイス２４に出力する。
映像信号処理回路３０には、入力映像信号５３が入力される。映像信号処理回路３０は、入力映像信号５３をデータドライバ制御信号５４に変換して表示デバイス２４に出力する。

表示デバイス２４は、プラズマディスプレイパネル（ＰＤＰ）２５と、走査ドライバ２６と、データドライバ２７と、高圧パルス部２８と、電力回収部２９とを備えている。
高圧パルス部２８は、ＰＤＰ２５及び走査ドライバ２６にパルス電圧を供給する。
ＰＤＰ２５は、行列状に配列された画素を有し、その行には走査電極が配列され、その列にはデータ電極が配列されている。
走査ドライバ２６には、表示制御部２１からの走査ドライバ制御信号５２が高圧パルス部２８を介して入力される。走査ドライバ２６は、走査ドライバ制御信号５２に応じて、走査電極を制御、駆動する。
データドライバ２７には、映像信号処理回路３０からのデータドライバ制御信号５４が入力される。データドライバ２７は、データドライバ制御信号５４に応じて、データ電極を制御、駆動する。
ＰＤＰ２５は、走査ドライバ２６による走査電極の制御とデータドライバ２７によるデータ電極の制御とに基づいて、行列状に配列された画素のうちの所定の画素を点灯又は非点灯することにより、所望の映像を表示する。

映像信号処理回路３０は、ビデオ信号処理部３１と、サブフィールド（ＳＦ）コーディング回路３２と、フレームメモリ制御部３３と、シリアル／パラレル変換部３４と、フレームメモリ３５とを備えている。フレームメモリ３５（フレームバッファともいう）としては、前述の（３）式で定義されるメモリ容量を確保するためにダイナミックランダムアクセスメモリ（ＤＲＡＭ）が用いられる。

本発明のプラズマ表示装置２０では、例えば１０ｂｉｔ階調表現を行うために、冗長コーディングを適用する。冗長コーディングを適用する場合、映像信号（入力映像信号）の階調数（階調レベル）をＮとし、１フレームに含まれるサブフィールド（ＳＦ）数をｎとすると、ｎ＞ｌｏｇ_２Ｎが成り立つように、ＳＦ数ｎを１３とする。

映像信号処理回路３０の動作について、図５と図６とを参照して説明する。図６は、本発明のプラズマ表示装置２０の映像信号処理回路３０の動作を示すフローチャートである。

Ｒ（赤）、Ｇ（緑）、Ｂ（青）を表す１フレーム（１画面）分の入力映像信号は、信号処理ＬＳＩ２３に入力される。この入力映像信号（映像信号）はガンマ変換されている。ビデオ信号処理部３１は、入力された映像信号に対してビデオ信号処理を施す（ステップＳ１）。ビデオ信号処理（ステップＳ１）では、ビデオ信号処理部３１は、入力された映像信号を逆ガンマ変換して、逆ガンマ変換された映像信号に多階調化処理を施してフレームメモリ制御部３３に出力する。多階調化処理として、公知であるディザ法や誤差拡散法が用いられる。

フレームメモリ制御部３３は、フレームメモリ書込処理（ステップＳ２）とフレームメモリ読出処理（ステップＳ３）とを行う。
フレームメモリ書込処理（ステップＳ２）では、フレームメモリ制御部３３は、ビデオ信号処理部３１からの映像信号を、フレームメモリ３５への書き込みに適した信号に変換し、フレームメモリ３５に書き込む（一旦格納する）。
フレームメモリ読出処理（ステップＳ３）では、フレームメモリ制御部３３は、フレームメモリ３５に一旦格納された映像信号を所定のタイミングで走査ライン毎に読み出してＳＦコーディング回路３２に出力する。

ＳＦコーディング回路３２は、フレームメモリ制御部３３からの映像信号にＳＦコーディング処理を施す（ステップＳ４）。ＳＦコーディング処理（ステップＳ４）では、ＳＦコーディング回路３２は、フレームメモリ制御部３３からの映像信号をＳＦコーディングデータに変換してシリアル／パラレル変換部３４に出力する。ＳＦコーディング処理（ステップＳ４）の詳細については後述する。

シリアル／パラレル変換部３４は、ＳＦコーディング回路３２からのＳＦコーディングデータにシリアル／パラレル変換処理を施す（ステップＳ５）。シリアル／パラレル変換処理（ステップＳ５）では、シリアル／パラレル変換部３４は、ＳＦコーディング回路３２からのＳＦコーディングデータを、データドライバ２７が必要とする構成のデータに変換し、上記のデータドライバ制御信号５４としてデータドライバ２７に出力する。

ＤＲＡＭ混載ＬＳＩチップ（信号処理ＬＳＩチップ２３）におけるフレームメモリ３５（ＤＲＡＭ）は、高速動作（特に高速での並列アクセス）が可能であり、ポート数が多いが、専用ＤＲＡＭチップ｛外部メモリ；第１従来例におけるフレームメモリ１３５（ＤＲＡＭ）｝に比べてメモリ容量が取れない。本発明のプラズマ表示装置２０によれば、ＳＦコーディング回路３２をフレームメモリ３５の後に配置することにより、前述の第１従来例におけるフレームメモリ１３５（ＤＲＡＭ）に比べて、フレームメモリ３５（ＤＲＡＭ）に要求するメモリ容量を低減することができる。１走査ライン当たり１３６５画素、１フレーム当たり７６８ラインのＷ−ＸＧＡ表示において、例えば入力映像信号が１０ビットであり、ＳＦ分割数が１３である場合、本発明においてフレームメモリ３５（ＤＲＡＭ）に必要なメモリ容量は、前述の式（３）より６０Mｂになる。従って、本発明のプラズマ表示装置２０によれば、フレームメモリ３５（ＤＲＡＭ）に必要なメモリ容量は、第１従来例におけるフレームメモリ１３５（ＤＲＡＭ）に必要なメモリ容量７８Ｍｂに比べて、１８Ｍｂ低減される。

本発明のプラズマ表示装置２０において、ＳＦコーディング回路３２は、スタティックダイナミックランダムアクセスメモリ（ＳＲＡＭ）を有し、ＳＦコーディング処理を行うためのＬＵＴ（ルックアップテーブル）メモリとしてＳＲＡＭを使用する。ＳＦコーディング回路３２をフレームメモリ３５の後に配置することにより、ＳＦコーディング回路３２のＬＵＴメモリとして使用するＳＲＡＭのメモリ容量が増大する可能性がある。このため、ＳＦコーディング回路３２内のメモリ容量を低減する必要がある。

本発明のプラズマ表示装置２０は、更に、不揮発性メモリ２２を具備する。不揮発性メモリ２２には、各種モードの設定ＳＦコーディングデータが格納されている。各種モードとしては、電源投入時、リセット時を含む。設定ＳＦコーディングデータは、予めに決められた映像信号の階調値である設定階調値とＳＦコーディングデータとをＳＦ毎に対応付ける。

映像信号処理回路３０は、ＳＦコーディングキャッシュメモリ４１と、ＳＦコーディングメモリ４２と、ＳＦコーディング制御部４３とを具備する。ＳＦコーディングメモリ４２としては、スタティック ダイナミックランダムアクセスメモリ（ＳＲＡＭ）が例示される。ＳＦコーディングメモリ４２（ＳＲＡＭ）は、ルックアップテーブル（ＬＵＴ）メモリとして使用される。以下、ＳＦコーディングメモリ４２をＬＵＴメモリ４２と称する。

表示制御部２１には、各種モードのうちの１つのモード（表示モード）を表す各種制御信号６１が入力される。表示制御部２１は、各種制御信号６１に応じて、表示モードに対応する設定ＳＦコーディングデータ６８を不揮発性メモリ２２から読み出してＳＦコーディングキャッシュメモリ４１に書き込むための指示信号６２をＳＦコーディング制御部４３に出力する。同時に、表示制御部２１は、各種制御信号６１に応じて、表示モードに対応する不揮発性メモリ２２の上位アドレスを指定するための指示信号６３を不揮発性メモリ２２に出力する。ＳＦコーディング制御部４３は、指示信号６２に応じて、表示モードに対応する不揮発性メモリ２２の下位アドレスを指定するための指示信号６４を不揮発性メモリ２２に出力する。同時に、ＳＦコーディング制御部４３は、指示信号６２に応じて、表示モードに対応する設定ＳＦコーディングデータ６８が不揮発性メモリ２２から読み出されてＳＦコーディングキャッシュメモリ４１に書き込まれるように、ＳＦコーディングキャッシュメモリ４１を制御する。

ＳＦコーディングキャッシュメモリ４１に書き込まれた設定ＳＦコーディングデータ６８の一例を図７に示す。設定ＳＦコーディングデータ６８は、上記の設定階調値７０と、ＳＦ１〜ＳＦ１３に対するＳＦコーディングデータ７１−１〜７１−１３とを対応付ける。
設定ＳＦコーディングデータ６８は、１組のＳＦ（ＳＦ１〜ＳＦ１３）を重みに対応付け、各重みのＳＦが表示される順番を示している。たとえば、ＳＦコーディングデータ７１−１として、ＳＦ１には、重み“１”が対応付けられている。ＳＦコーディングデータ７１−２として、ＳＦ２には、重み“２”が対応付けられている。ＳＦコーディングデータ７１−３として、ＳＦ３には、重み“４”が対応付けられている。ＳＦコーディングデータ７１−４として、ＳＦ４には、重み“７”が対応付けられている。ＳＦコーディングデータ７１−５として、ＳＦ５には、重み“１０”が対応付けられている。ＳＦコーディングデータ７１−６として、ＳＦ６には、重み“１５”が対応付けられている。ＳＦコーディングデータ７１−７として、ＳＦ７には、重み“１８”が対応付けられている。ＳＦコーディングデータ７１−８として、ＳＦ８には、重み“２２”が対応付けられている。ＳＦコーディングデータ７１−９として、ＳＦ９には、重み“２６”が対応付けられている。ＳＦコーディングデータ７１−１０として、ＳＦ１０には、重み“３０”が対応付けられている。ＳＦコーディングデータ７１−１１として、ＳＦ１１には、重み“３５”が対応付けられている。ＳＦコーディングデータ７１−１２として、ＳＦ１２には、重み“４０”が対応付けられている。ＳＦコーディングデータ７１−１３として、ＳＦ１３には、重み“４５”が対応付けられている。

設定ＳＦコーディングデータ６８は、さらに、階調（設定階調値７０）を１組のＳＦから取り出されるＳＦの組み合わせに対応付けている。たとえば、その組み合わせは、設定階調値７０が“１”を示すときに、ＳＦコーディングデータ７１−１から形成される。その組み合わせは、設定階調値７０が“２”を示すときに、ＳＦコーディングデータ７１−２から形成される。その組み合わせは、設定階調値７０が“３”を示すときに、ＳＦコーディングデータ７１−１、７１−２から形成される。その組み合わせは、設定階調値７０が“４”を示すときに、ＳＦコーディングデータ７１−３から形成される。その組み合わせは、設定階調値７０が“５”を示すときに、ＳＦコーディングデータ７１−１、７１−３から形成される。その組み合わせは、設定階調値７０が“６”を示すときに、ＳＦコーディングデータ７１−２、７１−３から形成される。その組み合わせは、設定階調値７０が“７”を示すときに、ＳＦコーディングデータ７１−１、７１−２、７１−３から形成される。その組み合わせは、設定階調値７０が“８”を示すときに、ＳＦコーディングデータ７１−１、７１−４から形成される。その組み合わせは、設定階調値７０が“９”を示すときに、ＳＦコーディングデータ７１−２、７１−４から形成される。その組み合わせは、設定階調値７０が“１０”を示すときに、ＳＦコーディングデータ７１−１、７１−２、７１−４から形成される。その組み合わせは、設定階調値７０が“１１”を示すときに、ＳＦコーディングデータ７１−３、７１−４から形成される。その組み合わせは、設定階調値７０が“１２”を示すときに、ＳＦコーディングデータ７１−１、７１−３、７１−４から形成される。その組み合わせは、設定階調値７０が“２５４”を示すときに、ＳＦコーディングデータ７１−２〜７１−１３から形成される。その組み合わせは、設定階調値７０が“２５５”を示すときに、ＳＦコーディングデータ７１−１〜７１−１３から形成される。

上記のＳＦコーディング処理（ステップＳ４）について、図５〜図８を用いて詳細に説明する。

表示制御部２１は、ＳＦ毎に予めに決められたタイミングで、キャッシュデータ書換信号６５、ＳＦコーディングスタート信号６６、ＳＦ番号信号６７をＳＦコーディング制御部４３に出力する。ＳＦ番号信号６７は、ＳＦの順番（番号）を表す。

図８は、ＳＦコーディング回路３２の動作を示すタイミングチャートである。ＳＦ１〜ＳＦ１３の各々は、プライミング期間、走査期間（表示データ書き込み期間）及び発光維持期間を含む。表示制御部２１は、ＳＦ１〜ＳＦ１３のプライミング期間、走査期間（表示データ書き込み期間）及び発光維持期間を認識している。表示制御部２１は、フレームメモリ３５に一旦格納された映像信号をフレームメモリ制御部３３が出力する所定のタイミング（１走査ライン単位）を認識している。

表示制御部２１は、ＳＦ１３の走査期間の開始から発光維持期間の終了まで、ＳＦ番号が“１”を示すＳＦ番号信号６７“１”をＳＦコーディング制御部４３に出力する。
次に、表示制御部２１は、ＳＦ１３の発光維持期間の開始と同時に、ワンショットパルスとしてキャッシュデータ書換信号６５をＳＦコーディング制御部４３に出力する。ＳＦコーディング制御部４３は、キャッシュデータ書換信号６５とＳＦ番号信号６７“１”とに応じて、ＳＦコーディングキャッシュメモリ４１から設定階調値７０とＳＦコーディングデータ７１−１とを読み出してＬＵＴメモリ４２に書き込む。
次いで、表示制御部２１は、次のフィールドであるＳＦ１の走査期間中に、ＳＦコーディングスタート信号６６をＳＦコーディング制御部４３に出力する。ＳＦコーディング制御部４３は、ＳＦコーディングスタート信号６６に応じて、フレームメモリ制御部３３からの映像信号の階調値をアドレスとしてＬＵＴメモリ４２をアクセスし、設定階調値７０の中から、フレームメモリ制御部３３からの映像信号の階調値に対応するＳＦコーディングデータ７１−１を出力する。例えば、フレームメモリ制御部３３からの映像信号の階調値が“３”を示す場合、ＳＦコーディング制御部４３は、その映像信号の階調値“３”に対応するＳＦコーディングデータ７１−１“１”を出力する。

表示制御部２１は、次のフィールドであるＳＦ１の走査期間の開始から発光維持期間の終了まで、ＳＦ番号が“２”を示すＳＦ番号信号６７“２”をＳＦコーディング制御部４３に出力する。
次に、表示制御部２１は、ＳＦ１の発光維持期間の開始と同時に、ワンショットパルスとしてキャッシュデータ書換信号６５をＳＦコーディング制御部４３に出力する。ＳＦコーディング制御部４３は、キャッシュデータ書換信号６５とＳＦ番号信号６７“２”とに応じて、ＳＦコーディングキャッシュメモリ４１から設定階調値７０とＳＦコーディングデータ７１−２とを読み出してＬＵＴメモリ４２に書き込む。
次いで、表示制御部２１は、ＳＦ２の走査期間中に、ＳＦコーディングスタート信号６６をＳＦコーディング制御部４３に出力する。ＳＦコーディング制御部４３は、ＳＦコーディングスタート信号６６に応じて、フレームメモリ制御部３３からの映像信号の階調値をアドレスとしてＬＵＴメモリ４２をアクセスし、設定階調値７０の中から、フレームメモリ制御部３３からの映像信号の階調値に対応するＳＦコーディングデータ７１−２を出力する。例えば、フレームメモリ制御部３３からの映像信号の階調値が“３”を示す場合、ＳＦコーディング制御部４３は、その映像信号の階調値“３”に対応するＳＦコーディングデータ７１−２“２”を出力する。

表示制御部２１は、ＳＦｉ（ｉ＝１、２、…、１３）の走査期間の開始から発光維持期間の終了まで、ＳＦ番号が“ｊ”（ｊ＝ｉ＋１、ｊ＝１４の場合はｊ＝１）を示すＳＦ番号信号６７“ｊ”をＳＦコーディング制御部４３に出力する。
次に、表示制御部２１は、ＳＦｉの発光維持期間の開始と同時に、ワンショットパルスとしてキャッシュデータ書換信号６５をＳＦコーディング制御部４３に出力する。ＳＦコーディング制御部４３は、キャッシュデータ書換信号６５とＳＦ番号信号６７“ｊ”とに応じて、ＳＦコーディングキャッシュメモリ４１から設定階調値７０とＳＦコーディングデータ７１−ｊとを読み出してＬＵＴメモリ４２に書き込む。
次いで、表示制御部２１は、ＳＦｊの走査期間中に、ＳＦコーディングスタート信号６６をＳＦコーディング制御部４３に出力する。ＳＦコーディング制御部４３は、ＳＦコーディングスタート信号６６に応じて、フレームメモリ制御部３３からの映像信号の階調値をアドレスとしてＬＵＴメモリ４２をアクセスし、設定階調値７０の中から、フレームメモリ制御部３３からの映像信号の階調値に対応するＳＦコーディングデータ７１−ｊを出力する。

本発明のプラズマ表示装置２０によれば、ＳＦコーディング回路３２（ＳＦコーディング制御部４３）は、ＳＦ毎に、ＳＦコーディングキャッシュメモリ４１から設定階調値７０とＳＦコーディングデータとを読み出してＬＵＴメモリ４２に書き込み、フレームメモリ制御部３３からの映像信号の階調値をアドレスとしてＬＵＴメモリ４２をアクセスし、設定階調値７０の中から、ＬＵＴメモリ４２に入力された映像信号の階調値に対応するＳＦコーディングデータをシリアル／パラレル変換部３４に出力する。このため、本発明のプラズマ表示装置２０によれば、ＬＵＴメモリ４２のメモリ容量をＳＦ１つ分にすることにより、ＳＦコーディング回路３２内のメモリ容量（ＳＦコーディング回路３２の合計のメモリ容量）を低減することができる。これにより、映像信号処理回路３０内のメモリ容量を低減することができる。即ち、本発明のプラズマ表示装置２０内のメモリ容量を低減することができる。

図５〜図９を参照して、ＳＦコーディング回路３２内のメモリ容量を低減することについて、数値を用いて説明する。

１０ｂｉｔ階調表現を行うために階調１画素１０ｂｉｔ×３（ＲＧＢ）を表す１フレーム（１画面）分の入力映像信号（映像信号）がビデオ信号処理部３１に入力される。ビデオ信号処理部３１は、入力された映像信号（１０ｂｉｔ×３）を逆ガンマ変換して多階調化処理を施してフレームメモリ制御部３３に出力する（ステップＳ１；ビデオ信号処理）。

フレームメモリ制御部３３は、ビデオ信号処理部３１からの映像信号（１０ｂｉｔ×３）をフレームメモリ３５に書き込む（ステップＳ２；フレームメモリ書込処理）。
フレームメモリ制御部３３は、フレームメモリ３５に書き込まれた映像信号（１０ｂｉｔ×３）のうち、１走査ラインに対応する映像信号（１０ｂｉｔ×２８）を所定のタイミングで読み出す。１フレーム（１画面）の映像信号をフレームメモリ３５に１回書き込み、ＳＦの数だけ（本実施例では１３回）映像信号をフレームメモリ３５から読み出すため、読み出し動作を高速で行う必要がある。フレームメモリ制御部３３は、読み出した映像信号（１０ｂｉｔ×２８）をＳＦコーディング回路３２のＬＵＴメモリ４２に出力する（ステップＳ３；フレームメモリ読出処理）。

ＳＦコーディング回路３２のＬＵＴメモリ４２は、図９に示されるように、２８個のメモリブロックとしてメモリ部４２−１〜４２−２８を有する。メモリ部４２−１〜４２−２８のメモリ容量は１Ｋｂｉｔであり、１０ｂｉｔ入力、１ｂｉｔ出力を行う。ＳＦコーディング回路３２（ＬＵＴメモリ４２）は、高速動作を実行するために、上記のＳＦコーディング処理を２８個パラレルで行う。ＳＦコーディングキャッシュメモリ４１がメモリブロックを２８個有する場合はメモリ容量が大きくなるため、ＳＦコーディングキャッシュメモリ４１を１系統とし、ＬＵＴメモリ４２がメモリブロックを２８個有することでメモリ容量を低減している。従って、上記の映像信号（１０ｂｉｔ×２８）である映像信号５３−１〜５３−２８（１０ｂｉｔ×１）は、それぞれ、ＬＵＴメモリ４２のメモリ部４２−１〜４２−２８に出力される。
ＳＦコーディング回路３２のＳＦコーディング制御部４３は、表示制御部２１からのキャッシュデータ書換信号６５とＳＦ番号信号６７“ｊ”とに応じて、ＳＦコーディングキャッシュメモリ４１から設定階調値７０とＳＦコーディングデータ７１−ｊとを読み出して、ＬＵＴメモリ４２のメモリ部４２−１〜４２−２８に書き込む。メモリ部４２−１〜４２−２８には、同じ内容（設定階調値７０とＳＦコーディングデータ７１−ｊ）が書き込まれる。ＳＦコーディング制御部４３は、表示制御部２１からのＳＦコーディングスタート信号６６に応じて、フレームメモリ制御部３３からの映像信号の階調値をアドレスとしてＬＵＴメモリ４２のメモリ部４２−Ｙ（Ｙ＝１、２、…、２８）をアクセスし、設定階調値７０の中から、フレームメモリ制御部３３からの映像信号５３−Ｙ（１０ｂｉｔ×１）の階調値に対応するＳＦコーディングデータ７１−ｊ（１ｂｉｔ×１）をＳＦコーディングデータ６０−Ｙとしてシリアル／パラレル変換部３４に出力する（ステップＳ４；ＳＦコーディング処理）。

Ｗ−ＸＧＡ表示のＰＤＰ２５において、１走査ライン当たり１３６５画素、表示素子数が１３６５×３であるため、１３６５×３個のデータドライバが必要である。データドライバは通常１ＬＳＩで９６ドライバが内蔵されているため、４３個のデータドライバＬＳＩがデータドライバ２７として配置される。データドライバＬＳＩは、通常４ｂｉｔ入力であり、内部でシリアル／パラレル変換する。従って、シリアル／パラレル変換部３４は、ＳＦコーディング制御部４３によりＬＵＴメモリ４２から出力された２８ｂｉｔのＳＦコーディングデータ｛ＳＦコーディングデータ６０−１〜６−２８（１ｂｉｔ×１）｝をパラレルに入力し、上記のデータドライバ制御信号５４として４３×４ｂｉｔのＳＦコーディングデータをパラレルにデータドライバ２７に出力する（ステップＳ５；シリアル／パラレル変換処理）。

データドライバ２７は、走査ライン毎に１３６５×３ｂｉｔのＳＦコーディングデータを対応する表示素子に書き込む。データドライバ２７は、通常、表示画面における最上段（１番目）の走査ラインから最下段（７６８番目）の走査ラインへと順次書き込み、１フレーム（１画面）分のＳＦコーディングデータを書き込んだ後、プラズマ表示装置２０は発光維持期間に移行する。

１走査ライン当たり１３６５画素、１フレーム当たり７６８ラインのＷ−ＸＧＡ表示において、例えば入力映像信号が１０ビットであり、ＳＦ分割数が１３であり、走査周期が1μｓであり、フレームメモリ３５の動作速度３００ＭHｚとした場合、ＳＦコーディングキャッシュメモリ４１のメモリ容量が１３Ｋｂｉｔであり、ＬＵＴメモリ４２（ＳＲＡＭ）のメモリ容量が２８Ｋｂｉｔ（１Ｋｂｉｔ×２８）であり、ＳＦコーディング回路３２内のメモリ容量（ＳＦコーディング回路３２の合計のメモリ容量）は、４０Ｋｂｉｔである。従って、本発明のプラズマ表示装置２０によれば、ＳＦコーディング回路３２内のメモリ容量は、第２実施例に係る映像信号処理回路のＳＦコーディング回路２３２内のメモリ容量３６４Ｋｂｉｔに比べて、１／９に低減される。

以上の説明により、本発明のプラズマ表示装置２０によれば、ＬＵＴメモリ４２のメモリ容量をＳＦ１つ分にすることにより、ＳＦコーディング回路３２内のメモリ容量（ＳＦコーディング回路３２の合計のメモリ容量）を低減することができる。

上述したように、ＤＲＡＭ混載ＬＳＩチップ（信号処理ＬＳＩチップ２３）におけるフレームメモリ３５（ＤＲＡＭ）は、高速動作（特に高速での並列アクセス）が可能であり、ポート数が多いが、専用ＤＲＡＭチップ｛外部メモリ；第１従来例におけるフレームメモリ１３５（ＤＲＡＭ）｝に比べてメモリ容量が取れない。本発明のプラズマ表示装置２０によれば、ＳＦコーディング回路３２をフレームメモリ３５の後に配置することにより、前述の第１従来例におけるフレームメモリ１３５（ＤＲＡＭ）に比べて、フレームメモリ３５（ＤＲＡＭ）に要求するメモリ容量を低減することができる。しかし、ＳＦコーディング回路３２をフレームメモリ３５の後に配置することにより、ＳＦコーディング回路３２のＬＵＴメモリ（ＳＲＡＭ）のメモリ容量が増大する可能性がある。本発明のプラズマ表示装置２０によれば、更に、ＳＦコーディング回路３２のＬＵＴメモリ４２（ＳＲＡＭ）のメモリ容量を低減することにより、信号処理ＬＳＩチップ２３に設けられた映像信号処理回路３０は、高速動作が可能である。

本発明のプラズマ表示装置２０によれば、フレームメモリ３５（ＤＲＡＭ）に要求するメモリ容量とＳＦコーディング回路３２内のメモリ容量とを低減することができるため、低減したメモリ容量分だけ信号処理ＬＳＩチップ２３の面積を削減することができる。

本発明のプラズマ表示装置２０によれば、信号処理ＬＳＩチップ２３の面積を削減することにより、信号処理ＬＳＩチップ２３のコスト（例示；製造コスト）が低減する。

図１は、映像信号処理回路の構成を示すブロック図である。（第１従来例） 図２は、映像信号処理回路のサブフィールド（ＳＦ）コーディング回路の構造を示すブロック図である。（第１従来例） 図３は、サブフィールド表示方法のタイミングを示す図である。 図４は、映像信号処理回路の構成を示すブロック図である。（第２従来例） 図５は、プラズマ表示装置の構成を示すブロック図である。（本発明） 図６は、本発明のプラズマ表示装置の映像信号処理回路の動作を示すフローチャートである。 図７は、本発明のプラズマ表示装置の映像信号処理回路のサブフィールド（ＳＦ）コーディングキャッシュメモリに書き込まれた設定サブフィールド（ＳＦ）コーディングデータの一例を示す図である。 図８は、本発明のプラズマ表示装置の映像信号処理回路のサブフィールド（ＳＦ）コーディング回路の動作を示すタイミングチャートである。 図９は、本発明のプラズマ表示装置の映像信号処理回路のサブフィールド（ＳＦ）コーディング回路の構成を示すブロック図である。

符号の説明

２０ プラズマ表示装置
２１ 表示制御部
２２ 不揮発性メモリ
２３ 信号処理ＬＳＩ（信号処理ＬＳＩチップ）
２４ 表示デバイス（表示部）
２５ プラズマディスプレイパネル（ＰＤＰ）
２６ 走査ドライバ
２７ データドライバ
２８ 高圧パルス部
２９ 高圧パルス部
３０ 映像信号処理回路
３１ ビデオ信号処理部
３２ サブフィールド（ＳＦ）コーディング回路
３３ フレームメモリ制御部
３４ シリアル／パラレル変換部
３５ フレームメモリ
４１ サブフィールド（ＳＦ）コーディングデータキャッシュメモリ
４２ ルックアップテーブル（ＬＵＴ）メモリ
４３ サブフィールド（ＳＦ）コーディング制御部
５０ データクロック信号
５１ 同期信号
５２ 走査ドライバ制御信号
５３ 入力映像信号（映像信号）
５３−１〜５３−２８ 映像信号
５４ データドライバ制御信号
６０−１〜６０−２８ サブフィールド（ＳＦ）コーディングデータ
６１ 各種制御信号
６２、６３、６４ 指示信号
６５ キャッシュデータ書換信号
６６ サブフィールド（ＳＦ）コーディングスタート信号
６７ サブフィールド（ＳＦ）番号信号
６８ 設定ＳＦコーディングデータ
７０ 設定階調値
７１−１〜７１−１３ サブフィールド（ＳＦ）コーディングデータ
１３１ ビデオ信号処理部
１３２ サブフィールド（ＳＦ）コーディング回路
１３３ フレームメモリ制御部
１３４ シリアル／パラレル変換部
１３５ フレームメモリ
１６１ ルックアップテーブル（ＬＵＴ）メモリ
２３１ ビデオ信号処理部
２３２ サブフィールド（ＳＦ）コーディング回路
２３３ フレームメモリ制御部
２３４ シリアル／パラレル変換部
２３５ フレームメモリ

Claims (21)

1. 予めに決められた映像信号の階調値である設定階調値とサブフィールドコーディングデータとがサブフィールド毎に対応付けられて格納されたキャッシュメモリと、
   映像信号を入力するサブフィールドコーディングメモリと、
   前記サブフィールド毎に、前記キャッシュメモリから前記設定階調値と前記サブフィールドコーディングデータとを読み出して前記サブフィールドコーディングメモリに書き込むサブフィールドコーディング制御部とを具備し、
   前記サブフィールドコーディング制御部は、前記入力された映像信号の階調値をアドレスとして前記サブフィールドコーディングメモリをアクセスし、前記サブフィールド毎に、前記設定階調値の中から、前記入力された映像信号の階調値に対応するサブフィールドコーディングデータを出力する
   サブフィールドコーディング回路。
2. 請求項１に記載のサブフィールドコーディング回路において、
   前記サブフィールドコーディング制御部には、前記サブフィールド毎にキャッシュデータ書換信号が入力され、
   前記サブフィールドコーディング制御部は、前記キャッシュデータ書換信号に応じて、前記キャッシュメモリから前記設定階調値と前記サブフィールドコーディングデータとを読み出して前記サブフィールドコーディングメモリに書き込む
   サブフィールドコーディング回路。
3. 請求項２に記載のサブフィールドコーディング回路において、
   前記サブフィールドコーディング制御部には、前記サブフィールド毎にサブフィールド番号信号と前記キャッシュデータ書換信号が入力され、
   前記サブフィールド番号信号が前記サブフィールドのうちの第１サブフィールドを表すとき、前記サブフィールドコーディング制御部は、前記サブフィールド番号信号と前記キャッシュデータ書換信号とに応じて、前記キャッシュメモリから、前記設定階調値と、前記サブフィールド番号信号が表す前記第１サブフィールドに対する前記サブフィールドコーディングデータとを読み出して前記サブフィールドコーディングメモリに書き込む
   サブフィールドコーディング回路。
4. 請求項３に記載のサブフィールドコーディング回路において、
   前記サブフィールドコーディング制御部には、前記サブフィールド毎にサブフィールドコーディングスタート信号が入力され、
   前記サブフィールドコーディング制御部は、前記サブフィールドコーディングスタート信号に応じて、前記入力された映像信号の階調値をアドレスとして前記サブフィールドコーディングメモリをアクセスし、前記対応するサブフィールドコーディングデータを出力する
   サブフィールドコーディング回路。
5. 請求項４に記載のサブフィールドコーディング回路において、
   前記サブフィールド番号信号と前記キャッシュデータ書換信号は、前記第１サブフィールドの走査期間前に前記サブフィールドコーディング制御部に入力され、
   前記サブフィールドコーディングスタート信号は、前記第１サブフィールドの走査期間中に前記サブフィールドコーディング制御部に入力される
   サブフィールドコーディング回路。
6. フレームメモリと、
   映像信号を前記フレームメモリに格納し、前記フレームメモリに格納された映像信号を走査ライン毎に読み出して出力するフレームメモリ制御部と、
   前記フレームメモリ制御部からの映像信号にサブフレームコーディング処理を施して表示部に出力するサブフィールドコーディング回路とを具備し、
   前記サブフィールドコーディング回路は、
   予めに決められた映像信号の階調値である設定階調値とサブフィールドコーディングデータとがサブフィールド毎に対応付けられて格納されたキャッシュメモリと、
   前記フレームメモリ制御部からの映像信号を入力するサブフィールドコーディングメモリと、
   前記サブフィールド毎に、前記キャッシュメモリから前記設定階調値と前記サブフィールドコーディングデータとを読み出して前記サブフィールドコーディングメモリに書き込むサブフィールドコーディング制御部とを具備し、
   前記サブフィールドコーディング制御部は、前記入力された映像信号の階調値をアドレスとして前記サブフィールドコーディングメモリをアクセスし、前記サブフィールド毎に、前記設定階調値の中から、前記入力された映像信号の階調値に対応するサブフィールドコーディングデータを出力する
   映像信号処理回路。
7. 請求項６に記載の映像信号処理回路において、
   前記サブフィールドコーディング制御部には、前記サブフィールド毎にキャッシュデータ書換信号が入力され、
   前記サブフィールドコーディング制御部は、前記キャッシュデータ書換信号に応じて、前記キャッシュメモリから前記設定階調値と前記サブフィールドコーディングデータとを読み出して前記サブフィールドコーディングメモリに書き込む
   映像信号処理回路。
8. 請求項７に記載の映像信号処理回路において、
   前記サブフィールドコーディング制御部には、前記サブフィールド毎にサブフィールド番号信号と前記キャッシュデータ書換信号が入力され、
   前記サブフィールド番号信号が前記サブフィールドのうちの第１サブフィールドを表すとき、前記サブフィールドコーディング制御部は、前記サブフィールド番号信号と前記キャッシュデータ書換信号とに応じて、前記キャッシュメモリから、前記設定階調値と、前記サブフィールド番号信号が表す前記第１サブフィールドに対する前記サブフィールドコーディングデータとを読み出して前記サブフィールドコーディングメモリに書き込む
   映像信号処理回路。
9. 請求項８に記載の映像信号処理回路において、
   前記サブフィールドコーディング制御部には、前記サブフィールド毎にサブフィールドコーディングスタート信号が入力され、
   前記サブフィールドコーディング制御部は、前記サブフィールドコーディングスタート信号に応じて、前記入力された映像信号の階調値をアドレスとして前記サブフィールドコーディングメモリをアクセスし、前記対応するサブフィールドコーディングデータを出力する
   映像信号処理回路。
10. 請求項９に記載の映像信号処理回路において、
    前記サブフィールド番号信号と前記キャッシュデータ書換信号は、前記第１サブフィールドの走査期間前に前記サブフィールドコーディング制御部に入力され、
    前記サブフィールドコーディングスタート信号は、前記第１サブフィールドの走査期間中に前記サブフィールドコーディング制御部に入力される
    映像信号処理回路。
11. 請求項６〜１０のいずれか一項に記載の前記映像信号処理回路は、ＬＳＩチップに設けられている
    映像信号処理回路。
12. 請求項１１に記載の映像信号処理回路において、
    前記フレームメモリは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）である
    映像信号処理回路。
13. 請求項１２に記載の映像信号処理回路において、
    前記サブフィールドコーディングメモリは、スタティックダイナミックランダムアクセスメモリ（ＳＲＡＭ）である
    映像信号処理回路。
14. 映像信号処理回路と、
    前記映像信号処理回路に接続された表示部とを具備し、
    前記映像信号処理回路は、
    フレームメモリと、
    映像信号を前記フレームメモリに格納し、前記フレームメモリに格納された映像信号を走査ライン毎に読み出して出力するフレームメモリ制御部と、
    前記フレームメモリ制御部からの映像信号にサブフレームコーディング処理を施して前記表示部に出力するサブフィールドコーディング回路とを具備し、
    前記サブフィールドコーディング回路は、
    予めに決められた映像信号の階調値である設定階調値とサブフィールドコーディングデータとがサブフィールド毎に対応付けられて格納されたキャッシュメモリと、
    前記フレームメモリ制御部からの映像信号を入力するサブフィールドコーディングメモリと、
    前記サブフィールド毎に、前記キャッシュメモリから前記設定階調値と前記サブフィールドコーディングデータとを読み出して前記サブフィールドコーディングメモリに書き込むサブフィールドコーディング制御部とを具備し、
    前記サブフィールドコーディング制御部は、前記入力された映像信号の階調値をアドレスとして前記サブフィールドコーディングメモリをアクセスし、前記サブフィールド毎に、前記設定階調値の中から、前記入力された映像信号の階調値に対応するサブフィールドコーディングデータを出力する
    プラズマ表示装置。
15. 請求項１４に記載のプラズマ表示装置において、
    更に、表示制御部を具備し、
    前記表示制御部は、前記サブフィールド毎にキャッシュデータ書換信号を前記サブフィールドコーディング制御部に出力し、
    前記サブフィールドコーディング制御部は、前記キャッシュデータ書換信号に応じて、前記キャッシュメモリから前記設定階調値と前記サブフィールドコーディングデータとを読み出して前記サブフィールドコーディングメモリに書き込む
    プラズマ表示装置。
16. 請求項１５に記載のプラズマ表示装置において、
    前記表示制御部は、前記サブフィールド毎にサブフィールド番号信号と前記キャッシュデータ書換信号を前記サブフィールドコーディング制御部に出力し、
    前記サブフィールド番号信号が前記サブフィールドのうちの第１サブフィールドを表すとき、前記サブフィールドコーディング制御部は、前記サブフィールド番号信号と前記キャッシュデータ書換信号とに応じて、前記キャッシュメモリから、前記設定階調値と、前記サブフィールド番号信号が表す前記第１サブフィールドに対する前記サブフィールドコーディングデータとを読み出して前記サブフィールドコーディングメモリに書き込む
    プラズマ表示装置。
17. 請求項１６に記載のプラズマ表示装置において、
    前記表示制御部は、前記サブフィールド毎にサブフィールドコーディングスタート信号を前記サブフィールドコーディング制御部に出力し、
    前記サブフィールドコーディング制御部は、前記サブフィールドコーディングスタート信号に応じて、前記入力された映像信号の階調値をアドレスとして前記サブフィールドコーディングメモリをアクセスし、前記対応するサブフィールドコーディングデータを出力する
    プラズマ表示装置。
18. 請求項１７に記載のプラズマ表示装置において、
    前記表示制御部は、
    前記第１サブフィールドの走査期間前に前記サブフィールド番号信号と前記キャッシュデータ書換信号を前記サブフィールドコーディング制御部に出力し、
    前記第１サブフィールドの走査期間中に前記サブフィールドコーディングスタート信号を前記サブフィールドコーディング制御部に出力する
    プラズマ表示装置。
19. 請求項１４〜１８のいずれか一項に記載のプラズマ表示装置において、
    前記映像信号処理回路は、ＬＳＩチップに設けられている
    プラズマ表示装置。
20. 請求項１９に記載のプラズマ表示装置において、
    前記フレームメモリは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）である
    プラズマ表示装置。
21. 請求項２０に記載のプラズマ表示装置において、
    前記サブフィールドコーディングメモリは、スタティックダイナミックランダムアクセスメモリ（ＳＲＡＭ）である
    プラズマ表示装置。

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