JP2005049665A - 映像信号処理回路、表示装置及びその映像信号処理方法 - Google Patents

Abstract

【課題】 フレームメモリに保持される映像信号にノイズが重畳してしまったり、フレームメモリが誤動作してしまったりすることを抑制可能とする映像信号処理回路、表示装置及びその映像信号処理方法を提供する。
【解決手段】 入力される映像信号に対してサブフィールドコーディング処理を施して表示部４に出力する映像信号処理回路２である。１フレーム分或いは１フィールド分の映像信号を表示部４への出力前に一時的に保存するためのフレームメモリ３として、入力される映像信号のビット数及び表示部４の表示セル数に依存するメモリ容量のフレームメモリ３を備える。
【選択図】 図１

Description

本発明は、映像信号処理回路、表示装置及びその映像信号処理方法に関する。

フラットパネルディスプレイが備える表示デバイスとしては、例えば、プラズマディスプレイパネル（ＰＤＰ）、有機／無機エレクトロルミネッセンス（ＥＬ）パネル、ダイレクトミラーデバイス（ＤＭＤ）を用いたプロジェクションパネルがある。

これらの表示デバイスは、その表示セルの各々が「発光」或いは「非発光」の２値しかとり得ないようなディジタルデバイスであるため、各表示セルの発光回数を制御することにより階調表現を行う。つまり、カラー表示に利用されるＲ（赤）、Ｇ（緑）、Ｂ（青）の各表示セルにおける例えば８ビットの階調表現を行う場合は、各表示セルの発光回数を０から２５５の間（或いは、０から２５５の公倍数、及びそれぞれの値に近い整数値）で適宜の値に制御することにより中間階調を表現する。これにより、自然画像の表示が可能となる。なお、以下では、Ｒ、Ｇ、Ｂの各表示セルをカラーセルといい、Ｒ、Ｇ、Ｂのカラーセルを一つずつ備えて構成されるひとまとまりの表示セル群を画素ということとする。

このように表示セルの発光回数を制御することで階調表現を行う表示デバイスにおいては、１フレーム（或いは１フィールド）の映像を表示するに際し、１フレーム（或いは１フィールド）を複数のサブフレーム（或いはサブフィールド）に分割し、各サブフレーム（或いはサブフィールド）に発光回数を割り当てるようにしたサブフレーム法（サブフィールド法）が一般に適用される。なお、以下では、簡単のため、「フレーム」との表現には「フィールド」の意を含むこととするとともに、サブフレームをＳＦと略記する。

例えば、前述のカラーセル毎の８ビット階調表現を行うには、１フレーム内での表示順序が最初（１番目）となるＳＦ１から表示順序が最後（８番目）となるＳＦ８までの８つのＳＦに対し、各々の発光回数を１、２、４、８、１６、３２、６４、１２８と割り当てて、各カラーセル毎に独立に、各ＳＦを発光／非発光制御する技術があった。

しかしながら、特にＰＤＰのようなＳＦ毎の表示期間が比較的長い表示デバイス（１フレーム期間のうちの多くの時間を表示発光時間に用いる表示デバイス）の場合は、上記のように入力映像信号のビット数と同数のＳＦに分割して階調表現を行うと、動画偽輪郭と呼ばれる画質劣化が生じてしまうという問題があった。

このため、動画偽輪郭発生による画質劣化を防止する目的で「冗長コーディング」と呼ばれる手法を適用することが一般的である。

これらのことは、非特許文献１及び非特許文献２に詳しい。

このように冗長コーディングを適用する場合、１フレームに含まれるＳＦ数ｎは、入力映像の階調数をＮとすると、ｎ＞ｌｏｇ₂Ｎの関係となる。実際のＰＤＰでは、例えば、８ビットの映像信号（つまり階調数Ｎ＝２５６）の入力に対してＳＦ数ｎの値は１１又は１２が用いられる。

ところで、表示装置への入力信号は、従来において最も一般的であったＣＲＴ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ；ブラウン管）の表示方式に則り、１フレーム分の映像信号（映像データ）を、表示画面における最上段の走査ラインに対応するデータから最下段走査ラインに対応するデータへと順次入力するとともに、各走査ラインに対応するデータは、走査ライン上における左端のカラーセルに対応するデータから右端のカラーセルに対応するデータへと順次入力する方式が一般的である。

これに対し、ＳＦ法による表示を行う表示装置では、１フレーム内で表示順序が１番目のＳＦ（つまりＳＦ１）の表示前に、１フレーム分の全てのＳＦ（つまり、例えばＳＦ１〜ＳＦ１１或いは１２まで）の、画素毎の発光／非発光情報（階調値の情報）を表示デバイスに入力しておく必要がある。このため、ＳＦ法を用いる表示装置においては、上記のようにＣＲＴの走査順序に則り入力され、ＳＦコーディングが施された１フレーム分の映像信号を、表示デバイスへの出力前に一旦保持する（バッファリング動作を行う）フレームメモリが必須となる（例えば、特許文献１参照）。

ここで、図２を参照して、表示装置の一例としてのプラズマ表示装置が備える従来の映像信号処理回路１００について説明する。

図２に示すように、映像信号処理回路１００は、第１ビデオ信号処理部１０１と、ＳＦコーディング部１０２と、第１ラインメモリ（ＤＲＡＭからなる）１０３と、メモリ制御部１０４と、フレームメモリ１０５と、第２ビデオ信号処理部１０６と、第２ラインメモリ１０７と、を備えて構成されている。

映像信号処理回路１００が備える各構成要素のうち、フレームメモリ１０５を除く各構成要素は、信号処理ＬＳＩ１０８に備えられている。この信号処理ＬＳＩ１０８は、フレームメモリ１０５とともにディジタルボード１０９上に設けられている。

これらの各構成要素は、以下のように動作する。

信号処理ＬＳＩ１０８に入力されるＲ（赤），Ｇ（緑），Ｂ（青）の映像信号（ＲＧＢ各８ビット）には、先ず、第１ビデオ信号処理部１０１にてビデオ信号処理が施され、続いて、ＳＦコーディング部１０２にてＳＦコーディング処理が施される。

ＳＦコーディング処理後の映像信号は、第１ラインメモリ１０３及びメモリ制御部１０４にて、フレームメモリ１０５への書き込みに適した信号に変換され、メモリ制御部１０４によりフレームメモリ１０５に書き込まれる。

ここでの書き込みは、映像信号におけるデータ順序がＳＦ毎の並びとなるように配列変換を施してから行われる。これは、カラムアドレス或いはバンクアドレスの変化に対し、ローアドレスの変化に時間がかかるためである。具体例としては、例えば、Ｓａｍｓｕｎｇ社製１２８Ｍｂ×３２ＤＤＲ−ＳＤＲＡＭ（Ｋ４Ｄ２６３２３８Ａ−ＧＣ３３）をフレームメモリに用い、３３３ＭＨｚ動作させた場合は、カラムアドレスは３．３ｎｓ（ナノ秒）で変化可能であるが、ローアドレスはその１７倍の５６．６ｎｓの間変化させることができない（例えば、非特許文献３参照）。また、後述するように、メモリ制御部１０４とフレームメモリ１０５との映像信号の送受信においては、フレームメモリ１０５からのデータ読み出し時に最大メモリバスバンド幅が必要となることが一般的となる。従って、フレームメモリ１０５からのデータ読み出し時にローアドレス変化を必要としないように、予め並べ替えたデータを用意してフレームメモリ１０５に書き込む必要があった。なお、従来より、カラムアドレスと同等の速度でローアドレスを変化させることが出来るメモリＬＳＩとして、スタティックランダムアクセスメモリ（ＳＲＡＭ）があるが、ＳＲＡＭはフレームメモリに適用可能な程度に大容量のものが存在しないか、若しくは、存在したとしても非常に高価であった。

また、上記のようにフレームメモリ１０５に一旦保存された映像信号は、メモリ制御部１０４によりＳＦ毎に読み出され、第２ビデオ信号処理部１０６に出力される。第２ビデオ信号処理部１０６では、映像信号に対し、ＳＦコーディング後に必要な信号処理を行って、第２ラインメモリ１０７に出力する。映像信号は、第２ラインメモリ１０７にて、プラズマディスプレイパネルにおける１走査ライン毎の映像信号に整理されて、高圧ボード（図示略）に出力される。

ここで、従来の映像信号処理回路１００が備えるフレームメモリ１０５の容量（メモリ容量）は、例えば、１走査ライン当たり１３６５画素、１フレーム当たり７６８ラインのＷ−ＸＧＡ表示において、以下の（１）式で表すことができる。

メモリ容量：
１３６５×７６８×３×ｎ×２＝約６×ｎ（Ｍｂ）・・・・・・（１）
上記の（１）式において乗算される各値のうち、「１３６５」は１走査ライン当たりの画素数であり、「７６８」は１フレーム当たりの走査ライン数である他、「３」は１画素に含まれるカラーセル数（Ｒ，Ｇ，Ｂの３つ）に対応する値であり、「ｎ」は１フレームのＳＦ数に対応する値であり、「２」は１フレーム分のデータの書き込みと読み出しを同時に行うために必要なダブルバッファリングを考慮した値である。

上記のように、ＰＤＰにおけるＳＦ分割数ｎは例えば１１或いは１２であるが、この場合のフレームメモリ容量としては、６６Ｍｂ（ｎ＝１１の場合）或いは７２Ｍｂ（ｎ＝１２の場合）が必要となることが、上記の（１）式より導かれる。

しかも、表示動作を円滑に実行するには、上記の（１）式で規定される容量のデータを１フレーム期間内にフレームメモリに入力（書き込み）及び出力（フレームメモリからの読み出し）可能な転送レートでのデータ転送を実現するためのメモリバスバンド幅が必要である。

ところで、１フレーム期間は、例えば６０Ｈｚ表示の場合には１／６０＝約１６．６７ｍｓ（ミリ秒）となる。ＰＤＰのような表示デバイスでは、映像表示のためにプライミング期間、走査期間（表示データ書き込み期間）及び発光維持期間が１フレーム期間内に必要であるため、映像データのフレームメモリへの書き込み・読み出しに利用できる期間は、１フレームの表示期間のうちの一部だけとなる。また、１フレーム分の映像データをフレームメモリに対して読み出し・書き込みするのに必要な時間は走査期間と密接な関連を持ち、実際には走査周期（＝横１ライン分の画素データを表示デバイスに書き込む時間）により最大メモリバスバンド幅が規定される。つまり、走査周期はフレームメモリからのデータ読み出し速度を決定し、メモリ制御部１０４とフレームメモリ１０５との映像信号の送受信においては、フレームメモリ１０５からのデータ読み出し時に最大メモリバスバンド幅が必要となることが一般的となる。なお、現在のＰＤＰではカラーセルの発光・電気特性から１ラインの走査周期は１μｓ（マイクロ秒）〜２μｓ程度である。従って、Ｗ−ＸＧＡ表示で必要とされる最大メモリバスバンド幅は、走査周期を例えば１μｓとすると以下の（２）式で定義される。

最大メモリバスバンド幅：
１３６５×３×２／１（μｓ）＝約８．２Ｇｂ／ｓ・・・・・・（２）
上記の（２）式において乗算される各値のうち、「１３６５」、「３」及び「２」は、上記の（１）式におけるのと同様に、それぞれ、１走査ライン当たりの画素数、１画素に含まれるカラーセル数及びダブルバッファリングを考慮した値である。

さらに、一度に２ライン分のデータを表示デバイスに書き込むデュアルスキャン方式をとる場合、最大メモリバスバンド幅は上記（２）式で定義される値の２倍のバンド幅が必要となる。

従来、フレームメモリ（フレームバッファともいう）をメモリＬＳＩにより構成する場合には、上記の（１）式で定義される容量を確保するためにダイナミックランダムアクセスメモリ（ＤＲＡＭ）を用いることが一般的である。

例えば、ＳＦ分割数を１２、走査周期を１μｓとしてＷ−ＸＧＡ表示を行う場合、現在主流となっているシンクロナスＤＲＡＭの場合では１２８Ｍｂで３２ＩＯ（×３２と表示される場合もある）のものを２５６ＭＨｚで動作させることで、また、ダブルデータレートシンクロナスＤＲＡＭの場合では１２８Ｍｂで３２ＩＯのものを１２８ＭＨｚで動作させることで、上記（１）式及び（２）式の条件を共に満足するフレームメモリを構成することができる。
特開２００３−１５５９４号公報（第３図） 御子柴著、「プラズマディスプレイ最新技術」、ＥＤリサーチ社、ｐ．１０４、ｐ．１１５ 内池・御子柴共著、「プラズマディスプレイのすべて−大型壁掛けテレビの本命−」、工業調査会、ｐ．１６３−１７８ 「１２８Ｍｂ ＤＤＲ ＳＤＲＡＭ １Ｍ×３２ｂｉｔ×４ｂａｎｋｓ，Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＲＡＭ ｗｉｔｈ Ｂｉ−Ｄｉｒｅｃｔｉｏｎａｌ Ｄａｔａ Ｓｔｒｏｂｅ ａｎｄ ＤＬＬ」、Ｒｅｖ．１．５、Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ、２００１年１２月

ところで、フレームメモリを構成するＤＲＡＭのインターフェース（ＩＦ）電圧は、例えば、２．５Ｖ以下の低電圧動作になってきており、このような低電圧の論理振幅でフレームメモリと映像信号をやり取りする必要がある。

これに対して、ＰＤＰ、ＥＬ或いはＤＭＤでは、表示のために数十〜数百Ｖの高電圧を用いる高圧回路系を備えているが、この高圧回路系における電流量は、表示画面の大型化に伴い増加傾向にある（例えば、数Ａ程度）。よって、高圧回路系においては、フレームメモリに対し書き込み及び読み出しされる映像信号の論理振幅に対して非常に大きな電源・ＧＮＤノイズが生じてしまう。

この高圧回路系は、フレームメモリと近接した配置とされることも多いため、高圧回路系で発生するノイズはフレームメモリにも影響を与えることがある。

すなわち、従来技術においては、高圧回路系で発生するノイズに起因して、フレームメモリに保持される映像信号にノイズが重畳してしまい、この映像信号に基づき表示される映像にもノイズが発生してしまうといった問題や、フレームメモリ自体が誤動作してしまうといった問題が生じていた。

本発明は、上記のような問題点を解決するためになされたもので、フレームメモリに保持される映像信号にノイズが重畳してしまったり、フレームメモリが誤動作してしまったりすることを抑制可能とする映像信号処理回路、表示装置及びその映像信号処理方法を提供することを目的とする。

従来技術において上記のような問題が生じていたのは、以下の理由による。

上記のようにメモリＬＳＩでフレームメモリを構成してＰＤＰにＷ−ＸＧＡ映像を表示するためには、フレームメモリに対し書き込み及び読み出しされる映像信号のデータ転送を、例えば１００ＭＨｚ以上もの高速で行う必要がある。

しかも、従来は、ＳＦコーディング処理後の映像信号、すなわち、冗長コーディングであるため入力映像信号よりもデータが大容量の映像信号をフレームメモリに保存していた。つまり、大容量のデータ転送を高速で行っていたため、映像信号へのノイズ混入の可能性も高く、映像品質の劣化を招いていたのである。

そこで、上記課題を解決するため、本発明の映像信号処理回路は、入力される映像信号に対してサブフィールドコーディング処理を施して表示部に出力する映像信号処理回路において、１フレーム分或いは１フィールド分の映像信号を前記表示部への出力前に一時的に保存するためのフレームメモリとして、入力される映像信号のビット数と前記表示部の表示セル数との積に依存するメモリ容量のフレームメモリを備えることを特徴としている。

ここで、本発明に係る映像信号処理回路のフレームメモリが保持する１フレーム分或いは１フィールド分の映像信号は、より具体的には、静止画或いは動画の映像信号、すなわち、映像信号のデータ容量がビット数と表示セル数との積に依存する映像信号である。従って、例えば、３Ｄ映像に用いられるようなＺバッファ（画面奥深さ情報）、アルファブレンド値（透過性を表現する情報）を付加した映像信号は、本発明に係る映像信号処理回路のフレームメモリが保存する映像信号には含まない。

また、「表示部の表示セル数」とは、表示部におけるＲＧＢ或いはＹＣｂＣｒ／ＹＰｂＰｒの各表示セルの総数を意味する。

本発明の映像信号処理回路においては、１フレーム分或いは１フィールド分の映像信号の前記フレームメモリへの保存を、前記サブフィールドコーディング処理の前段階で実行し、その後で、該フレームメモリより読み出した映像信号に対して前記サブフィールドコーディング処理を施すことが好ましい。

また、本発明の映像信号処理回路は、入力される映像信号に対してサブフィールドコーディング処理を施して表示部に出力する映像信号処理回路において、前記サブフィールドコーディング処理の前段階で、１フレーム分或いは１フィールド分の映像信号をフレームメモリに保存し、その後で、該フレームメモリより読み出した映像信号に対して前記サブフィールドコーディング処理を施すことを特徴としている。

本発明の映像信号処理回路においては、１フレーム或いは１フィールドにおけるサブフィールド分割数ｎが、入力される映像信号の階調数Ｎに対し、ｎ＞ｌｏｇ₂Ｎの関係となるように、前記サブフィールドコーディング処理を施すことが好ましい。

本発明の映像信号処理回路においては、前記サブフィールドコーディング処理を、メモリ回路を用いたルックアップテーブル方式で行うことを好ましい一例とする。

或いは、本発明の映像信号処理回路においては、前記サブフィールドコーディング処理を、算術論理演算を用いて行うことも好ましい。

本発明の映像信号処理回路におけるフレームメモリは、ランダムアクセス可能なメモリからなることが好ましい。

また、本発明の表示装置は、本発明の映像信号処理回路と、この映像信号処理回路より出力されるサブフィールドコーディング処理後の映像信号に基づいて映像表示を行う表示部と、を備えることを特徴としている。

本発明の表示装置は、例えば、前記表示部としてのプラズマディスプレイパネルを備えるプラズマ表示装置であることを好ましい一例とする。

また、本発明の映像信号処理方法は、入力される映像信号に対してサブフィールドコーディング処理を施して表示部に出力する映像信号処理方法において、前記サブフィールドコーディング処理の前段階で１フレーム分或いは１フィールド分の映像信号をフレームメモリに保存する第１の過程と、前記フレームメモリより読み出した映像信号に対して前記サブフィールドコーディング処理を施す第２の過程と、を備えることを特徴としている。

前記第２の過程においては、１フレーム或いは１フィールドにおけるサブフィールド分割数ｎが、入力される映像信号の階調数Ｎに対し、ｎ＞ｌｏｇ₂Ｎの関係となるように、前記サブフィールドコーディング処理を施すことが好ましい。

前記第２の過程においては、前記サブフィールドコーディング処理を、メモリ回路を用いたルックアップテーブル方式で行うことを好ましい一例とする。

或いは、前記第２の過程においては、前記サブフィールドコーディング処理を、算術論理演算を用いて行うことも好ましい。

本発明によれば、フレームメモリとして、入力される映像信号のビット数と表示部の表示セル数との積に依存するメモリ容量のフレームメモリを備えるので、すなわち、従来技術の場合とは異なり、フレームメモリのメモリ容量が、サブフィールド分割数（＞入力映像信号のビット数）には依存しないので、従来と比べてフレームメモリのメモリ容量及び平均データ転送レートを低減することができる。

より具体的には、サブフィールドコーディング処理の前段階で、１フレーム分或いは１フィールド分の映像信号をフレームメモリに保存し、その後で、フレームメモリより読み出した映像信号に対してサブフィールドコーディング処理を施すので、すなわち、従来技術とは異なり、サブフィールドコーディング処理後の映像信号（＝サブフィールドコーディング処理前よりも大容量）をフレームメモリに保存するわけではないので、従来と比べるとフレームメモリのメモリ容量及び平均データ転送レートを低減することができる。

その結果、フレームメモリへの映像信号の書き込み中或いは読み出し中に、ノイズの影響で映像信号が欠落したり異常が生じたりしてしまうことを抑制でき、高品質で信頼性の高い映像表示が可能となる。

しかも、フレームメモリのデータ転送レートを低減できるので、必要なメモリバスバンド幅も低減することができる。

以下、図面を参照して、本発明に係る実施形態について説明する。本実施形態では、本発明に係る表示装置の適例としてのプラズマ表示装置と、このプラズマ表示装置が備える映像信号処理回路と、その映像信号処理方法と、について説明する。

先ず、構成を説明する。

図１に示すように、本実施形態に係るプラズマ表示装置２０は、入力される所定ビット（本実施形態の場合、例えば８ビット；従って、入力階調数＝２５６）の映像信号に対して各種の信号処理を施す信号処理ＬＳＩ１と、この信号処理ＬＳＩ１とともに映像信号処理回路２を構成するフレームメモリ３と、映像信号処理回路２より出力される映像信号に基づいて映像表示を行う表示部としてのプラズマディスプレイパネル４（以下、ＰＤＰ４）と、を備えている。

このうち信号処理ＬＳＩ１は、第１ビデオ信号処理部（Ｖｉｄｅｏ Ｐｒｏｃｅｓｓｉｎｇ）５と、メモリ制御部６と、ＳＦコーディング部７と、第２ビデオ信号処理部８と、ラインメモリ（Ｌｉｎｅ Ｍｅｍｏｒｙ）９と、を備えて構成され、フレームメモリ３とともにディジタルボード１０上に設けられている。

これらの各構成要素のうち、第１ビデオ信号処理部５は、信号処理ＬＳＩ１に入力されるＲ（赤），Ｇ（緑），Ｂ（青）の映像信号（ＲＧＢ各８ビット）に対しビデオ信号処理を施してメモリ制御部６に出力する。

メモリ制御部６は、第１ビデオ信号処理部５からの映像信号をフレームメモリ３に書き込む処理、並びに、フレームメモリ３に保存されている映像信号を読み出してＳＦコーディング部７に出力する処理を行う。

フレームメモリ３は、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）により構成され、メモリ制御部６により書き込まれる１フレーム分或いは１フィールド分の映像信号を、ＰＤＰ４への出力前に一旦（一時的に）保存する。より具体的に説明すると、フレームメモリ３は、ＰＤＰ４における１画面分の静止画或いは動画の１フレーム分或いは１フィールド分の映像信号を一時的に保存する。なお、フレームメモリ３をＤＲＡＭにより構成する場合のメモリ制御部６は、ＤＲＡＭコントローラ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）により構成する。

ＳＦコーディング部７は、メモリ制御部６からの映像信号に対し、ＳＦコーディング処理を施して第２ビデオ信号処理部８に出力する。

第２ビデオ信号処理部８は、ＳＦコーディング部７からの映像信号に対しビデオ信号処理を施してラインメモリ９に出力する。

ラインメモリ９は、第２ビデオ信号処理部８からの映像信号をＰＤＰ４に出力する（より具体的には、高圧回路系１２に出力する）。

ＰＤＰ４では、高圧回路系１２より（ＩＣドライバ１１を介して）入力される映像信号に基づいて映像表示を行う。つまり、ＰＤＰ４は、信号処理ＬＳＩ１より出力されるサブフィールドコーディング処理後の映像信号に基づいて映像表示を行うこととなる。

以下、動作を説明する。

先ず、ディジタルボード１０上の信号処理ＬＳＩ１に対して外部より入力されるＲ（赤），Ｇ（緑），Ｂ（青）の映像信号（ＲＧＢ信号）は、第１ビデオ信号処理部５にてビデオ信号処理が施されてからメモリ制御部６に出力される。

次に、メモリ制御部６は、第１ビデオ信号処理部５からの映像信号を、ＤＲＡＭからなるフレームメモリ３への書き込みに適した信号に変換して、該フレームメモリ３に書き込む処理を行う。

フレームメモリ３は、メモリ制御部６により書き込まれる１フレーム分或いは１フィールド分の映像信号を一旦保存する。

次に、メモリ制御部６は、フレームメモリ３に保存された映像信号を読み出してＳＦコーディング部７に出力する。

次に、ＳＦコーディング部７は、映像信号に対してＳＦコーディング処理を施す。

ここで、本実施形態におけるフレームメモリ３には、ＳＦコーディング処理前の映像信号が保存されるため、フレームメモリ３より映像信号を読み出し後、この映像信号を高圧回路系１２に出力するまでの間でＳＦコーディング処理を実行することが必要となる。なお、ＳＦコーディング処理は、大容量ＳＲＡＭ或いはランダムアクセスＳＲＡＭなどのメモリ回路を用いたルックアップテーブル方式で実行しても良いし、或いは、算術論理演算を用いた論理コーディング方式で実行しても良い。

また、ＳＦコーディング部７は、ＳＦコーディング処理後の映像信号を第２ビデオ信号処理部８に出力する。第２ビデオ信号処理部８では、映像信号に対して、ＳＦコーディング処理後に必要なビデオ信号処理を施して、ラインメモリ９に出力する。ラインメモリ９では、映像信号を、ＰＤＰ４における１走査ライン毎の信号に整理して、高圧ボード（図示略）上の高圧回路系１２に出力する。更に、映像信号は、高圧回路系１２よりデータドライバＩＣ１１を介してＰＤＰ４に入力され、その映像信号に基づく映像表示がＰＤＰ４にてなされる。

ところで、上記の信号処理の過程において、メモリ制御部６によってフレームメモリ３から読み出される段階までの映像信号は、信号処理ＬＳＩ１に入力されるＲＧＢ信号の形式である。このため、本実施形態におけるフレームメモリ３が必要とするメモリ容量は、以下の（３）式で定義される。なお、ここでは、背景技術と同様に、Ｗ−ＸＧＡ表示の場合の例とするとともに、入力される映像信号を８ビットとする。

メモリ容量：
１３６５×７６８×３×８×２＝約４８（Ｍｂ）・・・・・・（３）
上記の（３）式において乗算される各値のうち、「１３６５」、「７６８」、「３」及び「２」は、それぞれ、上記の（１）式におけるのと同様に、１走査ライン当たりの画素数、１フレーム当たりの走査ライン数、１画素に含まれるカラーセル数及びダブルバッファリングを考慮した値であり、「８」は、入力される映像信号のビット数である。

このように、従来技術の場合には、６６Ｍｂ或いは７２Ｍｂもの大容量が必要であったフレームメモリのメモリ容量が、本実施形態の場合には約４８Ｍｂで足りることとなる。つまり、必要なメモリ容量が、２／３〜８／１１程度で良いこととなる。

なお、上記の（３）式において、１３６５（１走査ライン当たり画素数）×３６５（１フレーム当たり走査ライン数）×３（１画素に含まれるカラーセル数）は、１フレーム当たりの表示セル数である。つまり、１フレーム当たりの表示セル数をｓとすれば、上記の（３）式は、簡略化された以下の（４）式で表すことができる。

メモリ容量：
ｓ×８×２・・・・・・（４）
すなわち、本実施形態の場合のフレームメモリ３のメモリ容量は、ＰＤＰ４の表示画面における表示セル数ｓと、入力される映像信号のビット数「８」と、の積に依存する値であり、これら表示セル数ｓ及びビット数「８」と、により決定される。

対して、従来技術における上記の（１）式を、１フレーム当たりの表示セル数をｓとして簡略化すれば、以下の（５）式となる。

メモリ容量：
ｓ×ｎ×２・・・・・・（５）
すなわち、従来技術の場合のフレームメモリ１０５のメモリ容量は、表示セル数ｓと、ＳＦ分割数ｎ（具体的には、例えば、ｎ＝１１或いは１２）と、により決定される値となり、本実施形態の場合よりも大きなメモリ容量となる。

また、本実施形態において、フレームメモリ３とメモリ制御部６との間の映像信号送受信に必要な最大メモリバスバンド幅は、以下の（６）式で定義される。なお、ここでは、ＰＤＰ４に１ライン分の映像データを書き込むのに必要な走査周期は１μｓとする。

最大メモリバスバンド幅：
１３６５×３×２／１（μｓ）＝約８．２Ｇｂ／ｓ・・・・・・（６）
上記の（６）式において乗算される各値のうち、「１３６５」、「３」及び「２」は、それぞれ、上記の（２）式におけるのと同様に、１走査ライン当たりの画素数、１画素に含まれるカラーセル数及びダブルバッファリングを考慮した値である。

上記の（６）式に示すように、表示に必要な最大メモリバスバンド幅は、従来技術における場合（上記の（２）式の場合）と同じ値となり、従って、フレームメモリ３から映像信号を読み出す最大速度も従来技術におけるのと同じ値となるが、１画面を表示するのに必要な平均メモリバスバンド幅は、例えばＮＴＳＣ信号（６０Ｈｚ）の場合、上記の（３）式と（１）式から、それぞれ
本実施形態の場合：
４８（Ｍｂ）×６０（Ｈｚ）＝２．８８Ｇｂ／ｓ
従来技術の場合：
７２（Ｍｂ）×６０（Ｈｚ）＝４．３２Ｇｂ／ｓ（ＳＦ分割数＝１２）
或いは、
６６（Ｍｂ）×６０（Ｈｚ）＝４．３２Ｇｂ／ｓ（ＳＦ分割数＝１１）
となり、メモリ容量と同様に、本実施形態の場合には従来技術の場合の２／３〜８／１１程度で良いこととなる。

ところで、本実施形態において、従来技術におけるような映像信号のデータ順序の並び替えを行わずにフレームメモリ３へのデータ書込及び読み出しを行うことが可能となるのは、以下の理由による。

すなわち、近年になって、木村（本発明者）らによる文献「６４−Ｍｂ ６．８ｎｓ Ｒａｎｄｏｍ Ｒｏｗ Ａｃｃｅｓｓ ＤＲＡＭ Ｍａｃｒｏ ｆｏｒ ＡＳＩＣｓ」、１９９９年、アイイーイーイー・インターナショナル・ソリッドステート・サーキッツ・カンファレンス・ダイジェスト・オブ・テクニカル・ペーパーズ（１９９９ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）４２巻 ４１６ページ ＷＰ２４．４）にあるように、カラムアクセスと同等の速度でローアクセス可能なＤＲＡＭが現れてきた。このようなＤＲＡＭを利用することで、ローアドレス変化が遅いことに起因する映像データを並べ替えてのＤＲＡＭ書き込み（従来技術における並び替えの処理）が不要となる。

以上のような実施形態によれば、入力される映像信号のビット数とＰＤＰ４における表示セル数ｓとの積に依存するメモリ容量のフレームメモリを備えるので、すなわち、従来技術の場合とは異なり、フレームメモリ３のメモリ容量が、サブフィールド分割数（＞入力映像信号のビット数）には依存しないので、従来と比べてフレームメモリ３のメモリ容量及び平均データ転送レートを低減することができる。

より具体的には、サブフィールドコーディング処理の前段階で、１フレーム分或いは１フィールド分の映像信号をフレームメモリ３に保存し、その後で、フレームメモリ３より読み出した映像信号に対してサブフィールドコーディング処理を施すので、すなわち、従来技術とは異なり、サブフィールドコーディング処理後の映像信号（＝サブフィールドコーディング処理前よりも大容量）をフレームメモリ３に保存するわけではないので、従来と比べるとフレームメモリ３のメモリ容量及び平均データ転送レートを低減することができる。

その結果、フレームメモリ３への映像信号の書き込み中或いは読み出し中に、ノイズの影響で映像信号が欠落したり異常が生じたりしてしまうことを抑制でき、高品質で信頼性の高い映像表示が可能となる。

しかも、フレームメモリ３のデータ転送レートを低減できるので、必要なメモリバスバンド幅も低減することができる。

また、従来技術の場合には、例えば図２に示すように、ラインメモリ１０３とラインメモリ１０７との２つが必要であったラインメモリを、図１に示すようにラインメモリ９の１つに削減することができる。

なお、上記の実施の形態では、本発明に係る表示装置の一例として、ＰＤＰを備えるプラズマ表示装置についてのみ説明したが、本発明はこれに限らず、例えば、ＥＬパネル或いはＤＭＤを用いたプロジェクションパネルを備える表示装置にも同様に適用可能である。

本発明に係る表示装置の好適な一例としてのプラズマ表示装置を示すブロック図である。 従来のプラズマ表示装置が備える映像信号処理回路を示すブロック図である。

符号の説明

２ 映像信号処理回路
３ フレームメモリ
４ プラズマディスプレイパネル（表示部）
７ ＳＦコーディング部（サブフィールドコーディング処理を施す）
２０ プラズマ表示装置（表示装置）

Claims (13)

1. 入力される映像信号に対してサブフィールドコーディング処理を施して表示部に出力する映像信号処理回路において、
   １フレーム分或いは１フィールド分の映像信号を前記表示部への出力前に一時的に保存するためのフレームメモリとして、入力される映像信号のビット数と前記表示部の表示セル数との積に依存するメモリ容量のフレームメモリを備えることを特徴とする映像信号処理回路。
2. １フレーム分或いは１フィールド分の映像信号の前記フレームメモリへの保存を、前記サブフィールドコーディング処理の前段階で実行し、その後で、該フレームメモリより読み出した映像信号に対して前記サブフィールドコーディング処理を施すことを特徴とする請求項１に記載の映像信号処理回路。
3. 入力される映像信号に対してサブフィールドコーディング処理を施して表示部に出力する映像信号処理回路において、
   前記サブフィールドコーディング処理の前段階で、１フレーム分或いは１フィールド分の映像信号をフレームメモリに保存し、その後で、該フレームメモリより読み出した映像信号に対して前記サブフィールドコーディング処理を施すことを特徴とする映像信号処理回路。
4. １フレーム或いは１フィールドにおけるサブフィールド分割数ｎが、入力される映像信号の階調数Ｎに対し、ｎ＞ｌｏｇ₂Ｎの関係となるように、前記サブフィールドコーディング処理を施すことを特徴とする請求項１乃至３のいずれか一項に記載の映像信号処理回路。
5. 前記サブフィールドコーディング処理を、メモリ回路を用いたルックアップテーブル方式で行うことを特徴とする請求項１乃至４のいずれか一項に記載の映像信号処理回路。
6. 前記サブフィールドコーディング処理を、算術論理演算を用いて行うことを特徴とする請求項１乃至４のいずれか一項に記載の映像信号処理回路。
7. 前記フレームメモリは、ランダムアクセス可能なメモリからなることを特徴とする請求項１乃至６のいずれか一項に記載の映像信号処理回路。
8. 請求項１乃至７のいずれか一項に記載の映像信号処理回路と、前記表示部と、を備えることを特徴とする表示装置。
9. 当該表示装置は、前記表示部としてプラズマディスプレイパネルを備えるプラズマ表示装置であることを特徴とする請求項８に記載の表示装置。
10. 入力される映像信号に対してサブフィールドコーディング処理を施して表示部に出力する映像信号処理方法において、
    前記サブフィールドコーディング処理の前段階で１フレーム分或いは１フィールド分の映像信号をフレームメモリに保存する第１の過程と、
    前記フレームメモリより読み出した映像信号に対して前記サブフィールドコーディング処理を施す第２の過程と、
    を備えることを特徴とする映像信号処理方法。
11. 前記第２の過程において、１フレーム或いは１フィールドにおけるサブフィールド分割数ｎが、入力される映像信号の階調数Ｎに対し、ｎ＞ｌｏｇ₂Ｎの関係となるように、前記サブフィールドコーディング処理を施すことを特徴とする請求項１０に記載の映像信号処理方法。
12. 前記第２の過程において、前記サブフィールドコーディング処理を、メモリ回路を用いたルックアップテーブル方式で行うことを特徴とする請求項１０又は１１に記載の映像信号処理方法。
13. 前記第２の過程において、前記サブフィールドコーディング処理を、算術論理演算を用いて行うことを特徴とする請求項１０又は１１に記載の映像信号処理方法。
    
    

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