KR100492951B1 - 에이씨 피디피 구동장치의 데이터 정렬회로 - Google Patents

Abstract

본 발명은 고 해상도 PDP를 구동하기 위해 SRAM을 라인 메모리로 이용하여 필요한 데이터를 정렬하는 AC PDP 구동장치의 데이터 정렬회로에 관한 것이다.

종래 데이터 정렬회로는 영상 데이터를 각 비트별로 분류하기 위하여 레지스터 파일을 주로 이용하였으나 해상도가 증가함에 따라 더 많은 레지스터를 필요로 하는 문제점이 있었다.

이것을 해결하기 위해, 본 발명은 고속의 영상 데이터를 입력받아 출력의 버스 폭을 넓혀 낮은 주파수로 바꾸는 동시에 데이터를 1차로 정렬하는 제 1 데이터 정렬 레지스터(121)와, 상기 제 1 데이터 정렬 레지스터(121)에서 정렬된 PDP 한 라인의 화소 데이터를 저장하는 복수의 SRAM으로 이루어진 라인 메모리(110)와, 상기 라인 메모리(110)에 저장된 한 라인의 영상 데이터를 프레임 메모리(123)에 저장되는 순서대로 읽어서 2차로 정렬하여 프레임 메모리(123)로 출력하는 제 2 데이터 정렬 레지스터(122)로 구성된다.

Description

에이씨 피디피 구동장치의 데이터 정렬회로{A data array circuit of AC PDP display}

본 발명은 평면 표시 장치(Flat Panel Display) 중의 하나인 PDP(Plasma Display Panel) 구동장치에 관한 것으로, 특히 고 해상도 PDP를 구동하기 위해 스태틱 램(Static RAM: SRAM)을 라인 메모리로 이용하여 필요한 데이터를 정렬하는 AC PDP 구동장치의 데이터 정렬회로에 관한 것이다.

도 1 은 종래 부화면 주사 방식을 구현한 저해상도 PDP 구동장치의 데이터 정렬회로를 나타낸 것으로서, 입력 신호인 8비트 영상 데이터를 저장하는 라인 메모리(1)와, 상기 라인 메모리(1)에 저장된 영상 데이터를 각 비트 별로 나누어 전달하는 MUX부(2)와, 상기 MUX부(2)를 통해 상기 라인 메모리(1)에 저장된 영상 데이터를 전달받아 각 비트 별로 저장하는 프레임 메모리(3)로 구성되어져 있다.

도면 중 미설명 부호인 R, G, B는 256 계조를 표시하기 위한 각각 8비트 영상 데이터이고, BLANK는 영상 데이터의 유효 기간을 나타내는 신호이며, DCLK은 영상 데이터에 동기되어 있는 Clock신호이고, Vsync는 프레임(또는 필드)의 시작을 나타내는 수직 동기 신호이며, Hsync는 수평 동기 신호이고, 4는 BLANK와 DCLK, Vsync 및 Hsync 신호 입력에 따라 전체 회로를 제어하는 컨트롤부이다.

이와 같이 구성된 종래 데이터 정렬회로의 동작을 첨부한 도 1 및 도 2 를 참조하여 설명하면 다음과 같다.

먼저, 256 계조를 표시하기 위한 각각 8비트 영상 데이터인 R, G, B가 3 x 8 x (PDP 한 라인의 화소 수)의 크기의 라인 메모리(1)에 입력된다.

그러면, 도 2 에 도시된 바와 같이 라인 메모리(1)는 순서대로 입력되는 8 비트의 영상 데이터(D1, D2, D3, ……)를 레지스터 파일에 저장한 뒤, 이 데이터를 각 비트 별로 프레임 메모리(3)의 입력 버스 폭과 같은 크기로 모은 데이터(B7, B6, B5, B4, B3, B2, B1, B0)를 MUX부(2)로 전달하게 된다.

다음으로, MUX부(2)는 데이터를 프레임 메모리(3)로 전달하게 되고, 프레임 메모리(3)는 전달받은 데이터를 각 비트 별로 저장하게 된다.

한편, 고 해상도의 PDP 즉, PDP의 해상도가 커지면 한 프레임 시간에 처리해야 할 영상 데이터 양이 증가되어 한 프레임의 데이터를 저장하는 프레임 메모리는 고속으로 데이터 입출력이 가능해야 한다.

따라서, 640 x 480 해상도 PDP 구동장치의 프레임 메모리로 이용되는 DRAM은 데이터의 입출력 속도가 느려 1280 x 1024 이상의 고해상도에서는 버스트 모드(Burst Mode)를 이용하여 데이터 입출력 속도를 높인 메모리를 사용하게 된다.

아울러, 프레임 메모리를 한번의 어드레싱으로 패널의 한 라인 데이터를 모두 출력하는 버스트 모드로 이용함에 따라 프레임 메모리에서 PDP로 데이터가 출력되어야 하는 순서대로 영상 데이터를 졍렬하는 데이터 정렬회로가 필요하게 된다.

그러나, 종래 PDP 구동장치에서 여러 주사 방식 중 현재 많이 이용되는 부화면 주사 방식(Subfield Scan Algorithm)을 구현한 경우 데이터 정렬회로는 영상 데이터를 각 비트별로 분류하기 위하여 레지스터 파일(Register Files)을 주로 이용하게 되나 해상도가 증가함에 따라 더 많은 레지스터를 필요로 하는 문제점이 있었다.

따라서 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안한 것으로서, 고 해상도 PDP를 구동하기 위해 SRAM을 라인 메모리로 이용하여 필요한 데이터를 정렬하는 데이터 정렬회로를 제공하여 게이트의 수나 칩 면적을 줄일 수 있게 하는데 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명의 기술적 수단은, 고속의 영상 데이터를 입력받아 1차로 정렬하는 제 1 데이터 정렬 레지스터와, 상기 제 1 데이터 정렬 레지스터에서 정렬된 PDP 한 라인의 영상 데이터를 저장하는 복수의 SRAM으로 이루어진 라인 메모리와, 상기 라인 메모리에 저장된 한 라인의 영상 데이터를 읽어서 2차로 정렬하는 제 2 데이터 정렬 레지스터로 이루어짐을 특징으로 한다.

이하, 본 발명을 첨부한 도면에 의거하여 설명하면 다음과 같다.

도 3 은 본 발명에 의한 AC PDP 구동장치의 데이터 정렬회로 블록 구성도를 나타낸 것으로서, 고속의 영상 데이터를 입력받아 출력의 버스 폭을 넓혀 낮은 주파수로 바꾸는 동시에 데이터를 1차로 정렬하는 제 1 데이터 정렬 레지스터(121)와, 상기 제 1 데이터 정렬 레지스터(121)에서 정렬된 PDP 한 라인의 화소 데이터를 저장하는 복수의 SRAM으로 이루어진 라인 메모리(110)와, 상기 라인 메모리(110)에 저장된 한 라인의 영상 데이터를 프레임 메모리(123)에 저장되는 순서대로 읽어서 2차로 정렬하여 프레임 메모리(123)로 출력하는 제 2 데이터 정렬 레지스터(122)로 구성되어져 있다.

도면 중 미설명 부호인 R, G, B, BLANK, DCLK, Vsync, Hsync는 도 1 에 도시된 종래 기술과 동일한 입력 신호이고, 124는 BLANK와 DCLK, Vsync 및 Hsync 신호 입력에 따라 제어 신호(mux_con1, mux_con2, sram_con)를 출력하여 전체 회로를 제어하는 컨트롤부이다.

이와 같이 구성된 본 발명의 동작 및 작용 효과를 첨부한 도면 도 3 내지 도 6 을 참조하여 설명하면 다음과 같다.

먼저, 제 1 데이터 정렬 레지스터(121)는 라인 메모리(110)의 앞에서 100 MHz이상의 속도로 들어오는 고속의 영상 데이터를 출력의 버스 폭을 넓혀 낮은 주파수로 바꾸어 주는 버퍼 역할을 하는 동시에 제 2 데이터 정렬 레지스터(122)에서 정렬하기 쉽도록 1차로 데이터를 정렬하여 라인 메모리(110)에 전달하게 된다.

이때, 비트 별로 나누어지는 영상 데이터는 컨트롤부(124)가 출력하는 제어 신호(mux_con1)에 의하여 멀티플렉서(Multiplexer)가 제어되어 1차로 데이터가 정렬되는 것이다.

한편, PDP의 여러 개의 열 드라이버(Column Driver)에 동시에 데이터를 인가하려면 프레임 메모리(123)의 한 주소에는 PDP의 1번째 열 드라이버와 마지막 열 드라이버에 정렬될 데이터가 함께 저장되어 있어야 한다.

따라서, 복수의 SRAM으로 이루어진 라인 메모리(110)는 컨트롤부(124)에서 출력되는 어드레스(Address) 신호, /CE(Chip Enable), R/W(Read/Write) 신호 등으로 이루어진 제어 신호(sram_con)에 따라 PDP 한 라인의 화소 데이터를 저장하게 된다.

다음으로, 제 2 데이터 정렬 레지스터(122)에서 프레임 메모리(123)에 저장되어야 할 순서대로 라인 메모리(110)로부터 읽혀진 데이터는 컨트롤부(124)에서 출력되는 제어 신호(mux_con2)에 의하여 제어되는 멀티플렉서에 의하여 2차로 데이터 정렬되어 프레임 메모리(123)로 출력되게 된다.

도 4 는 본 발명에 의한 데이터 정렬회로에서 8비트 입출력 버스 폭을 갖는 8개의 SRAM을 라인 메모리(110)로 이용할 경우의 메모리 맵을 나타내었다.

제 2 데이터 정렬 레지스터(122)에서 데이터를 정렬하려면 같은 비트의 데이터를 라인 메모리(110)로부터 읽어야 한다. 이때, 데이터 버스 폭을 최대로 이용하려면 각 SRAM에 각각의 8개 비트가 고루 저장되어 있어야 한다. 따라서, 제 1 데이터 정렬 레지스터(121)의 MUX부에서 도 4 와 같은 메모리 맵이 되도록 mux_con1 제어 신호를 바꾸어 주어야 한다.

mux_con1 제어 신호에 의해 8개의 SRAM 1, SRAM 2, SRAM3, ……, SRAM 8에는 모든 비트가 저장되는데, 영상 데이터가 들어오기 시작하면 처음에는 비트 7을 모은 데이터는 SRAM1에 저장되고, 비트 6을 모은 데이터는 SRAM 2에 저장되며, 비트 5를 모은 데이터는 SRAM 3에 저장되고, 나머지 비트 4 ∼ 0은 각각 SRAM 4 ∼ 8에 저장되며, mux_con1 제어 신호가 바뀌게 되면 비트 7은 SRAM 8에 저장되고, 비트 6은 SRAM 1에 저장되며, 비트 5는 SRAM 2에 저장되고, 비트 4 ∼ 0은 각각 SRAM 3 ∼ 7에 저장된다. 즉, 이와 같은 순서로 각 SRAM에는 모든 비트의 데이터가 저장되게 된다.

도 5 는 본 발명에 의한 데이터 정렬회로에서 SRAM이 4개인 경우의 라인 메모리 맵을 나타내었다.

도 4 에 도시된 SRAM에 비해 접속(Access) 속도가 2배 이상 빠른 경우에 가능한 맵으로 도 4 에서 데이터를 한번 리드(Read) 또는 라이트(Write)하는 동안 도 5 의 SRAM은 데이터 버스 폭이 1/2로 줄어들기 때문에 두 번 리드 또는 라이트 하여야 도 4 와 같은 데이터 속도를 낼 수 있다.

도 6 은 도 3 에 도시된 본 발명에 의한 데이터 정렬회로를 구동하기 위한 제어 신호의 타이밍도를 나타내었다.

도시된 바와 같이, SRAM의 수가 8개이므로 PDP의 한 행의 화소 수의 1/8개의 24비트 RGB 영상 데이터가 들어올 때마다 mux_con1 제어 신호를 1씩 증가시켜 000 → 001 → 010 → 011 → 100 → 101 → 110 → 111 순서로 바꾸어 각 비트 별로 8개의 SRAM에 고루 나누어 저장하게 하여 도 4 에 도시된 메모리 맵이 되게 한다.

즉, (PDP의 한 행 데이터 개수 / 라인 메모리 개수)에 해당하는 데이터가 들어 올 때마다 멀티플렉서 제어 신호(mux_con1)가 변화되게 한다.

예를 들면, SRAM 1의 경우 처음 mux_con1은 000이 되어 비트 7의 데이터가 저장되고, 한 라인 데이터의 1/8이 들어오면 mux_con1은 001이 되어 SRAM 1에는 비트 6의 데이터가 저장되게 된다. 이런 순서로 비트 5,4,3,2,1,0이 차례로 SRAM 1에 저장되고, SRAM 2에는 비트 6,5,4,3,2,1,0,7의 순서로 데이터가 저장되어 결국 모든 SRAM에는 각 비트의 데이터가 고루 저장되게 된다.

다음으로, 이렇게 1차로 정렬되어 저장된 데이터는 제 2 데이터 정렬 레지스터(122)에서 각 SRAM으로부터 같은 비트의 데이터를 읽어 정렬하여 프레임 메모리(123)에 전달하게 된다.

이때, mux_con2 제어 신호는 비트 별로 고루 저장된 라인 메모리의 데이터가 1/8이 읽어 질 때마다 1씩 증가되어 000 → 001 → 010 → 011 → 100 → 101 → 110 → 111로 바뀌어 프레임 메모리(123)에 저장될 데이터가 다시 정렬되게 한다.

즉, (라인 메모리 데이터 개수 / 라인 메모리 개수)에 해당하는 데이터가 들어 올 때마다 멀티플렉서 제어 신호(mux_con2)가 변화되게 된다.

예를 들면, 제 2 데이터 정렬 레지스터(122)에서 비트 7의 데이터를 정렬 할 때 데이터의 순서는 SRAM 1,8,7,6,5,4,3,2의 순서이고, 비트 6의 데이터 순서는 SRAM 2,1,8,7,6,5,4,3의 순서이므로 mux_con2를 바꾸어 올바른 순서가 되도록 정렬을 하게 된다.

한편, 도 5 에 도시된 경우와 같이 SRAM의 수가 4개인 라인 메모리(110)의 경우에는 데이터 버스 폭이 1/2로 줄어들기 때문에 제어 신호(mux_con1, mux_con2)의 변화 시간을 정수 배로 짧게 하여 정수 배 만큼 반복 변화되게 하여 영상 데이터를 정렬하게 된다.

이상에서 설명한 바와 같이 본 발명은 SRAM을 라인 메모리로 이용하여 필요한 데이터를 정렬함으로써, SDRAM과 같은 한번의 어드레스로 여러 데이터를 차례로 출력하는 메모리를 프레임 메모리로 사용하는 고해상도 AC PDP를 구동할 경우 게이트의 수나 칩 면적을 줄일 수 있는 효과가 있다.

도 1 은 종래 저해상도 PDP 구동장치의 데이터 정렬회로 블록 구성도.

도 2 는 도 1 에 도시된 데이터 정렬회로의 메모리 맵.

도 3 은 본 발명에 의한 AC PDP 구동장치의 데이터 정렬회로 블록 구성도.

도 4 는 도 3 에 도시된 데이터 정렬회로에서 8개의 SRAM을 라인 메모리로 이용할 경우의 메모리 맵.

도 5 는 도 3 에 도시된 데이터 정렬회로에서 4개의 SRAM을 라인 메모리로 이용할 경우의 메모리 맵.

도 6 은 도 3 에 도시된 데이터 정렬회로를 구동하기 위한 제어 신호의 타이밍도.

*** 도면의 주요 부분에 대한 부호의 설명 ***

110 : 라인 메모리 121 : 제 1 데이터 정렬 레지스터

122 : 제 2 데이터 정렬 레지스터 123 : 프레임 메모리

124 : 컨트롤부

Claims (5)

1. 고속의 영상 데이터를 입력받아 낮은 주파수로 바꾸는 동시에 데이터를 1차로 정렬하는 제 1 데이터 정렬 레지스터와,

   상기 제 1 데이터 정렬 레지스터에서 정렬된 PDP 한 라인의 영상 데이터를 저장하는 복수의 스태틱 램(SRAM)으로 이루어진 라인 메모리와,

   상기 라인 메모리에 저장된 한 라인의 영상 데이터를 프레임 메모리에 저장되는 순서대로 읽어서 2차로 정렬하는 제 2 데이터 정렬 레지스터를 포함하여 구성된 것을 특징으로 하는 에이씨 피디피 구동장치의 데이터 정렬회로.
2. 제 1 항에 있어서,

   상기 제 1 데이터 정렬 레지스터에서 멀티플렉서 제어 신호는 (PDP의 한 행 데이터 개수 / 라인 메모리 개수)에 해당하는 데이터가 들어 올 때마다 변화되는 것을 특징으로 하는 에이씨 피디피 구동장치의 데이터 정렬회로.
3. 제 1 항에 있어서,

   상기 제 2 데이터 정렬 레지스터에서 멀티플렉서 제어 신호는 (라인 메모리 데이터 개수 / 라인 메모리 개수)에 해당하는 데이터가 들어 올 때마다 변화되는 것을 특징으로 하는 에이씨 피디피 구동장치의 데이터 정렬회로.
4. 제 2 항 또는 제 3 항에 있어서,

   상기 멀티플렉서 제어 신호의 변화 시간을 정수 배로 짧게 하여 정수 배 만큼 변화를 반복하는 것을 특징으로 하는 에이씨 피디피 구동장치의 데이터 정렬회로.
5. 제 2 항 또는 제 3 항에 있어서,

   상기 멀티플렉서 제어 신호를 순서대로 1씩 증가시키는 것을 특징으로 하는 에이씨 피디피 구동장치의 데이터 정렬회로.

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