JPH07287978A - ダイナミックランダムアクセスメモリ、ダイナミックランダムアクセスメモリのアクセス方法及びシステム - Google Patents
ダイナミックランダムアクセスメモリ、ダイナミックランダムアクセスメモリのアクセス方法及びシステムInfo
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- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】 メモリの動作タイミングの設計を容易にし、
メモリを高速化する。 【構成】 情報を格納する複数のメモリセルを含むメモ
リブロックと、第１アドレスと第２アドレスとを受け取
り、外部クロック信号の第１のエッジに応答して第１ア
ドレスを出力として提供し、このエッジと異なる第２の
エッジに応答して第２アドレスを出力として提供するア
ドレス入力手段と、第１アドレスと第２アドレスとに対
応するメモリブロックにおける位置をアクセスするアク
セス手段と、外部クロックのエッジ上での制御信号に応
答して、ＤＲＡＭの内部の動作タイミングを制御する内
部制御信号を出力する制御手段とを備えたＤＲＡＭであ
って、制御手段は、外部クロック信号の第３のエッジ上
での制御信号と、第３のエッジに応答して出力される内
部制御信号とに応じて新たな内部制御信号を生成し、こ
の第３のエッジとは異なる第４のエッジに応答して新た
な内部制御信号を出力するＤＲＡＭ。
メモリを高速化する。 【構成】 情報を格納する複数のメモリセルを含むメモ
リブロックと、第１アドレスと第２アドレスとを受け取
り、外部クロック信号の第１のエッジに応答して第１ア
ドレスを出力として提供し、このエッジと異なる第２の
エッジに応答して第２アドレスを出力として提供するア
ドレス入力手段と、第１アドレスと第２アドレスとに対
応するメモリブロックにおける位置をアクセスするアク
セス手段と、外部クロックのエッジ上での制御信号に応
答して、ＤＲＡＭの内部の動作タイミングを制御する内
部制御信号を出力する制御手段とを備えたＤＲＡＭであ
って、制御手段は、外部クロック信号の第３のエッジ上
での制御信号と、第３のエッジに応答して出力される内
部制御信号とに応じて新たな内部制御信号を生成し、こ
の第３のエッジとは異なる第４のエッジに応答して新た
な内部制御信号を出力するＤＲＡＭ。
Description
【０００１】
【産業上の利用分野】本発明は、ラスタスキャングラフ
ィックアプリケーションに於いて使用されるように設計
されたデュアルポートダイナミックメモリに関し、特
に、メモリに格納されているビデオ情報の線を変更する
為に、単一集積回路チップ上に於いてベクタモードアド
レッシング機能とイメージモードアドレッシング機能と
の双方を組み込んだ高密度ダイナミックビデオＲＡＭに
関する。
ィックアプリケーションに於いて使用されるように設計
されたデュアルポートダイナミックメモリに関し、特
に、メモリに格納されているビデオ情報の線を変更する
為に、単一集積回路チップ上に於いてベクタモードアド
レッシング機能とイメージモードアドレッシング機能と
の双方を組み込んだ高密度ダイナミックビデオＲＡＭに
関する。
【０００２】
【従来の技術】半導体メモリの１ビット当りのコスト及
びコンピュータシステムの価格の低下に伴って、パーソ
ナルワークステーション、及びＣＡＤ／ＣＡＭシステム
等の、グラフィックスを使用した他のコンピュータシス
テムが益々容易に入手可能となってきている。このよう
なシステムに必要不可欠な部品は、グラフィックスアプ
リケーションをサポートするダイナミックビデオＲＡＭ
である。
びコンピュータシステムの価格の低下に伴って、パーソ
ナルワークステーション、及びＣＡＤ／ＣＡＭシステム
等の、グラフィックスを使用した他のコンピュータシス
テムが益々容易に入手可能となってきている。このよう
なシステムに必要不可欠な部品は、グラフィックスアプ
リケーションをサポートするダイナミックビデオＲＡＭ
である。
【０００３】マルチチップで入手可能な従来のダイナミ
ックビデオＲＡＭは、ランダムポート及びシリアルポー
トを備えており、ランダムポートを介してコンピュータ
がダイナミックビデオＲＡＭにアクセスすることがで
き、シリアルポートによって必要なグラフィックス情報
が送られて、例えばカラーモニタが駆動される。
ックビデオＲＡＭは、ランダムポート及びシリアルポー
トを備えており、ランダムポートを介してコンピュータ
がダイナミックビデオＲＡＭにアクセスすることがで
き、シリアルポートによって必要なグラフィックス情報
が送られて、例えばカラーモニタが駆動される。
【０００４】
【発明が解決しようとする課題】ダイナミックビデオＲ
ＡＭの設計に於いて、いくつかの非常に重要な点があ
る。
ＡＭの設計に於いて、いくつかの非常に重要な点があ
る。
【０００５】第一に、チップからの外部ピンの数を最小
にしつつ単一集積回路チップ上にビデオＲＡＭをパッケ
ージすることが重要である。第二に、チップ上に備えら
れたメモリを最大にすることが重要である。第三に、チ
ップ以外のハードウェアによってチップ外に於いて非常
に低速で変更動作を行うよりも、チップ上で可能な限り
多くの変更動作を行って速度を上げることが重要であ
る。第四に、チップ内に格納されているデータのアドレ
ッシング機能を最大にすることが重要である。ビデオＲ
ＡＭのランダムポートを制御するクロック入力の数は、
複雑化、低速化を招来する。
にしつつ単一集積回路チップ上にビデオＲＡＭをパッケ
ージすることが重要である。第二に、チップ上に備えら
れたメモリを最大にすることが重要である。第三に、チ
ップ以外のハードウェアによってチップ外に於いて非常
に低速で変更動作を行うよりも、チップ上で可能な限り
多くの変更動作を行って速度を上げることが重要であ
る。第四に、チップ内に格納されているデータのアドレ
ッシング機能を最大にすることが重要である。ビデオＲ
ＡＭのランダムポートを制御するクロック入力の数は、
複雑化、低速化を招来する。
【０００６】以下の特許は、市販のダイナミックＲＡＭ
に関連する、発行された特許の代表的なものである。こ
れらの各特許に於いては、本発明による、イメージモー
ドアドレッシング及び本発明によるベクタモードアドレ
ッシングの双方を、ＲＡＭを保持しているチップ上に組
み込むことは開示されていない。スクリーンの垂直線が
変更される場合には、従来のイメージモードアドレッシ
ングでは処理が遅い。変更されるべき垂直線に対して各
走査線が１個の画素のみを有する場合であっても、メモ
リ内の各走査線がアドレス指定されなければならない。
したがって、メモリ内のかなりの数の走査線が、線を変
更するためにアドレス指定されなければならない。本発
明の教示によれば、垂直線はページ内の垂直ベクタとし
てアドレス指定され得るために、その垂直線を構成する
垂直ベクタのみがアドレス指定されるだけでよい。この
ことにより、ダイナミックビデオＲＡＭに於ける垂直線
のためのアドレッシングの速度はかなり上昇する。
に関連する、発行された特許の代表的なものである。こ
れらの各特許に於いては、本発明による、イメージモー
ドアドレッシング及び本発明によるベクタモードアドレ
ッシングの双方を、ＲＡＭを保持しているチップ上に組
み込むことは開示されていない。スクリーンの垂直線が
変更される場合には、従来のイメージモードアドレッシ
ングでは処理が遅い。変更されるべき垂直線に対して各
走査線が１個の画素のみを有する場合であっても、メモ
リ内の各走査線がアドレス指定されなければならない。
したがって、メモリ内のかなりの数の走査線が、線を変
更するためにアドレス指定されなければならない。本発
明の教示によれば、垂直線はページ内の垂直ベクタとし
てアドレス指定され得るために、その垂直線を構成する
垂直ベクタのみがアドレス指定されるだけでよい。この
ことにより、ダイナミックビデオＲＡＭに於ける垂直線
のためのアドレッシングの速度はかなり上昇する。
【０００７】さらに、これらの各特許に於いて、ＲＡＭ
を保持しているチップ上に描画ルール又は置換ルールを
組み込むことは開示されていない。むしろ、ＲＡＭ内に
格納されている情報の所定の線を変更するために、変更
されるべき情報はダイナミックビデオＲＡＭから読み出
されて、チップ外で、獲得された論理操作に従って変更
される。本発明に於いては、チップ上に配設された回路
を用いて描画ルール又は置換ルールが実施され、さら
に、読み出されてＲＡＭに戻されるべき変更された情報
の領域が選択的にマスクされ得る。
を保持しているチップ上に描画ルール又は置換ルールを
組み込むことは開示されていない。むしろ、ＲＡＭ内に
格納されている情報の所定の線を変更するために、変更
されるべき情報はダイナミックビデオＲＡＭから読み出
されて、チップ外で、獲得された論理操作に従って変更
される。本発明に於いては、チップ上に配設された回路
を用いて描画ルール又は置換ルールが実施され、さら
に、読み出されてＲＡＭに戻されるべき変更された情報
の領域が選択的にマスクされ得る。
【０００８】ノバク（Novak）らの米国特許第4,688,197
号に於いて、第１のクロックによって始動されるシリア
ル出力ターミナルに接続されたシフトレジスタを備えて
いるＲＡＭチップを有するビデオコンピュータシステム
が記載されている。第２のクロックはシリアルチップレ
ジスタに対してロードを行うために利用される。
号に於いて、第１のクロックによって始動されるシリア
ル出力ターミナルに接続されたシフトレジスタを備えて
いるＲＡＭチップを有するビデオコンピュータシステム
が記載されている。第２のクロックはシリアルチップレ
ジスタに対してロードを行うために利用される。
【０００９】レドウィン（Redwine）らの米国特許第4,6
89,741号は、ノバクの特許と同じ発明に関するものであ
るが、２個以上の異なるデータビットが同時に現れるこ
とを防止するために、コラム線とチップレジスタとの間
でデータを結合することを開示している。
89,741号は、ノバクの特許と同じ発明に関するものであ
るが、２個以上の異なるデータビットが同時に現れるこ
とを防止するために、コラム線とチップレジスタとの間
でデータを結合することを開示している。
【００１０】ターデン（Thaden）の米国特許第4,665,49
5号では、単一チップダイナミックＲＡＭコントローラ
及びＣＲＴコントローラシステムの構成が記載されてい
る。該発明に於いては、従来のシステムの制御回路が最
小となるようにされ、したがって単一のコントローラを
利用することによってＲＡＭに於ける電位ボトルネック
が除去される。これに関連する米国特許として、これも
またターデンらの米国特許第4,656,596号が発行されて
いる。ターデンのＲＡＭは、コントローラチップとは別
のチップ上に配されており、制御信号がＲＡＭに送られ
る。
5号では、単一チップダイナミックＲＡＭコントローラ
及びＣＲＴコントローラシステムの構成が記載されてい
る。該発明に於いては、従来のシステムの制御回路が最
小となるようにされ、したがって単一のコントローラを
利用することによってＲＡＭに於ける電位ボトルネック
が除去される。これに関連する米国特許として、これも
またターデンらの米国特許第4,656,596号が発行されて
いる。ターデンのＲＡＭは、コントローラチップとは別
のチップ上に配されており、制御信号がＲＡＭに送られ
る。
【００１１】ブルース（Bruce）の米国特許第4,546,451
号に於いて、「ページモード」アドレッシングによって
水平又は垂直ベクタアドレッシングを行うことができる
ダイナミックＲＡＭが記載されている。グラフィックコ
ントローラ素子（ＧＤＣ）クロックがブルースによって
示されているが、このクロックは、ＲＡＭチップから別
のＧＤＣに送られる。さらに重要なことには、この別の
ＧＤＣは、ロード信号、カウントイネーブル信号及び他
の制御信号をＲＡＭチップに直接提供しなければならな
い。
号に於いて、「ページモード」アドレッシングによって
水平又は垂直ベクタアドレッシングを行うことができる
ダイナミックＲＡＭが記載されている。グラフィックコ
ントローラ素子（ＧＤＣ）クロックがブルースによって
示されているが、このクロックは、ＲＡＭチップから別
のＧＤＣに送られる。さらに重要なことには、この別の
ＧＤＣは、ロード信号、カウントイネーブル信号及び他
の制御信号をＲＡＭチップに直接提供しなければならな
い。
【００１２】ヴォス（Voss）の米国特許第4,646,270号
に於いて、標準ＲＡＭ動作を行いつつ高速でデータを順
次読み出すことができるビデオグラフィックダイナミッ
クＲＡＭが記載されている。
に於いて、標準ＲＡＭ動作を行いつつ高速でデータを順
次読み出すことができるビデオグラフィックダイナミッ
クＲＡＭが記載されている。
【００１３】大容量メモリを含む単一チップ上でベクタ
モードアドレッシング（即ち、水平及び垂直ベクタ）と
イメージモードアドレッシングとの双方を行い、格納さ
れているビデオ情報のオンチップでの変更を行う為に必
要なハードウェアを含み、これを最小数の外部ピンを用
いて達成するダイナミックビデオＲＡＭが必要とされて
いる。
モードアドレッシング（即ち、水平及び垂直ベクタ）と
イメージモードアドレッシングとの双方を行い、格納さ
れているビデオ情報のオンチップでの変更を行う為に必
要なハードウェアを含み、これを最小数の外部ピンを用
いて達成するダイナミックビデオＲＡＭが必要とされて
いる。
【００１４】上記の何れの特許に於いても、ランダムア
クセスメモリを用いてチップ上で描画ルール変更を行う
回路は開示されていない。
クセスメモリを用いてチップ上で描画ルール変更を行う
回路は開示されていない。
【００１５】日立のHM53462マルチポートＤＲＡＭの目
的仕様に於いては、論理操作及びマスキングが単一チッ
プ上で行われる。しかし、このアプローチでは、システ
ムは、まず、論理操作をチップへ送り、次にメモリをア
ドレス指定するためのサイクルがあり、新しいソースデ
ータを送り、メモリから読み出し、そして、読み出され
た情報を変更しなければならない。
的仕様に於いては、論理操作及びマスキングが単一チッ
プ上で行われる。しかし、このアプローチでは、システ
ムは、まず、論理操作をチップへ送り、次にメモリをア
ドレス指定するためのサイクルがあり、新しいソースデ
ータを送り、メモリから読み出し、そして、読み出され
た情報を変更しなければならない。
【００１６】ＲＡＭを備えているチップ上に描画ルール
とマスキング回路とを配する必要があるだけではなく、
アドレスと共に描画ルールを同時にチップに送ることに
よって性能を最大にすることが必要とされている。
とマスキング回路とを配する必要があるだけではなく、
アドレスと共に描画ルールを同時にチップに送ることに
よって性能を最大にすることが必要とされている。
【００１７】上記の特許に於いては、ＲＡＭのランダム
ポート側に於いて単一クロックを利用して、アドレスレ
ジスタ及びデータレジスタに情報をロードすることを含
むＲＡＭの動作、ＲＡＭの動作並びにＲＡＭに於ける情
報の変更を制御することは、開示されていない。
ポート側に於いて単一クロックを利用して、アドレスレ
ジスタ及びデータレジスタに情報をロードすることを含
むＲＡＭの動作、ＲＡＭの動作並びにＲＡＭに於ける情
報の変更を制御することは、開示されていない。
【００１８】従って、ここに記載した本発明は、以下の
目的を達成するものである。
目的を達成するものである。
【００１９】（１）垂直線のためのアドレッシングが高
速となるダイナミックビデオランダムアクセスメモリを
提供すること。
速となるダイナミックビデオランダムアクセスメモリを
提供すること。
【００２０】（２）垂直線がページ内の垂直ベクタとし
てアドレス指定されることができ、従って、垂直線を構
成する垂直ベクタのみがアドレス指定されるだけでよい
ダイナミックビデオランダムアクセスメモリを提供する
こと。
てアドレス指定されることができ、従って、垂直線を構
成する垂直ベクタのみがアドレス指定されるだけでよい
ダイナミックビデオランダムアクセスメモリを提供する
こと。
【００２１】（３）大容量メモリを有する単一チップ上
でベクタモードアドレッシング（水平及び垂直ベクタ）
とイメージモードアドレッシングとの双方を行うことが
できるダイナミックビデオランダムアクセスメモリを提
供すること。
でベクタモードアドレッシング（水平及び垂直ベクタ）
とイメージモードアドレッシングとの双方を行うことが
できるダイナミックビデオランダムアクセスメモリを提
供すること。
【００２２】（４）格納されたビデオ情報のオンチップ
での変更を行うために必要なハードウェアを備えている
ダイナミックビデオランダムアクセスメモリを提供する
こと。
での変更を行うために必要なハードウェアを備えている
ダイナミックビデオランダムアクセスメモリを提供する
こと。
【００２３】（５）最小限の数の外部ピンを備えている
ダイナミックビデオランダムアクセスメモリを提供する
こと。
ダイナミックビデオランダムアクセスメモリを提供する
こと。
【００２４】（６）ランダムアクセスメモリを有するチ
ップ上で描画ルール変更を行うための回路を備えている
ダイナミックビデオランダムアクセスメモリを提供する
こと。
ップ上で描画ルール変更を行うための回路を備えている
ダイナミックビデオランダムアクセスメモリを提供する
こと。
【００２５】（７）ランダムアクセスメモリを有するチ
ップ上に描画ルール及びマスキング回路を提供し、描画
ルールをアドレスと共に同時にチップに送ることによっ
て性能を最大にすることができる、ダイナミックビデオ
ランダムアクセスメモリを提供すること。
ップ上に描画ルール及びマスキング回路を提供し、描画
ルールをアドレスと共に同時にチップに送ることによっ
て性能を最大にすることができる、ダイナミックビデオ
ランダムアクセスメモリを提供すること。
【００２６】（８）メモリのランダムポート側に於ける
単一クロックを利用して、アドレス及びデータレジスタ
への情報のロードを含むメモリの動作、メモリの動作並
びにメモリ内の情報の変更を制御することができる、ダ
イナミックランダムアクセスメモリを提供すること。
単一クロックを利用して、アドレス及びデータレジスタ
への情報のロードを含むメモリの動作、メモリの動作並
びにメモリ内の情報の変更を制御することができる、ダ
イナミックランダムアクセスメモリを提供すること。
【００２７】（９）より高速の動作を提供しつつ、チッ
プへの、及びチップからの信号パスの数を最小にするこ
とができる、ダイナミックランダムアクセスメモリを提
供すること。
プへの、及びチップからの信号パスの数を最小にするこ
とができる、ダイナミックランダムアクセスメモリを提
供すること。
【００２８】
【課題を解決するための手段】本発明のダイナミックビ
デオランダムアクセスメモリは、集積回路チップ上に配
され、バスに接続されたダイナミックビデオランダムア
クセスメモリに於いて、それぞれが所定のページコラム
位置及びページロウ位置を有するページであって、該ペ
ージ中のベクタロウ位置によって規定される複数の水平
ベクタ及び該ページ中のベクタコラムによって規定され
る複数の垂直ベクタをそれぞれが有している複数のｎ×
ｍビットのページを備え、ビデオ情報を格納するための
メモリ、変更すべき該メモリのページ中の水平ベクタ又
は垂直ベクタのアドレスであって、（ａ）該アドレス指
定されたページのページロウを規定するための第１の複
数ビット、（ｂ）該アドレス指定されたページのページ
コラムを規定するための第２の複数ビット、及び（ｃ）
該アドレス指定されたページのアドレス指定されたベク
タを規定するための第３の複数ビットを有するアドレス
を受け取るための、該バスに接続されたアドレス指定手
段、ソースデータを受け取るための、該バスに接続され
たデータ手段、並びに該メモリ中のアドレス指定された
ベクタに於いて該ソースデータを用いて、格納されてい
るビデオ情報を変更するための、該メモリ、該アドレス
指定手段、及び該データ手段に接続されている制御手段
を備えた、ベクタをアドレス指定するためのアーキテク
チャを有しており、そのことにより上記目的が達成され
る。
デオランダムアクセスメモリは、集積回路チップ上に配
され、バスに接続されたダイナミックビデオランダムア
クセスメモリに於いて、それぞれが所定のページコラム
位置及びページロウ位置を有するページであって、該ペ
ージ中のベクタロウ位置によって規定される複数の水平
ベクタ及び該ページ中のベクタコラムによって規定され
る複数の垂直ベクタをそれぞれが有している複数のｎ×
ｍビットのページを備え、ビデオ情報を格納するための
メモリ、変更すべき該メモリのページ中の水平ベクタ又
は垂直ベクタのアドレスであって、（ａ）該アドレス指
定されたページのページロウを規定するための第１の複
数ビット、（ｂ）該アドレス指定されたページのページ
コラムを規定するための第２の複数ビット、及び（ｃ）
該アドレス指定されたページのアドレス指定されたベク
タを規定するための第３の複数ビットを有するアドレス
を受け取るための、該バスに接続されたアドレス指定手
段、ソースデータを受け取るための、該バスに接続され
たデータ手段、並びに該メモリ中のアドレス指定された
ベクタに於いて該ソースデータを用いて、格納されてい
るビデオ情報を変更するための、該メモリ、該アドレス
指定手段、及び該データ手段に接続されている制御手段
を備えた、ベクタをアドレス指定するためのアーキテク
チャを有しており、そのことにより上記目的が達成され
る。
【００２９】本発明のダイナミックビデオランダムアク
セスメモリは、バスに接続されたダイナミックビデオラ
ンダムアクセスメモリに於いて、集積回路チップ、複数
の水平ベクタ及び垂直ベクタをそれぞれが有している複
数のｎ×ｍビットのページを備え、ビデオ情報を格納す
るための、該チップ上のメモリ、該メモリの該ページ中
の水平ベクタ又は垂直ベクタのアドレスであって、
（ａ）アドレス指定されたページを規定するための第１
の複数ビット、及び（ｂ）該アドレス指定されたページ
内の水平ベクタ又は垂直ベクタを規定するための第２の
複数ビットを有するアドレスを受け取るための、該チッ
プ上に配され、該バスに接続されたアドレス指定手段、
並びに該メモリ中のアドレス指定されたベクタ位置に於
いて該ソースデータを用いて、格納されているビデオ情
報を変更するための、該メモリ、該アドレス指定手段、
及び該データ手段に接続されている、該チップ上の制御
手段を備えている。
セスメモリは、バスに接続されたダイナミックビデオラ
ンダムアクセスメモリに於いて、集積回路チップ、複数
の水平ベクタ及び垂直ベクタをそれぞれが有している複
数のｎ×ｍビットのページを備え、ビデオ情報を格納す
るための、該チップ上のメモリ、該メモリの該ページ中
の水平ベクタ又は垂直ベクタのアドレスであって、
（ａ）アドレス指定されたページを規定するための第１
の複数ビット、及び（ｂ）該アドレス指定されたページ
内の水平ベクタ又は垂直ベクタを規定するための第２の
複数ビットを有するアドレスを受け取るための、該チッ
プ上に配され、該バスに接続されたアドレス指定手段、
並びに該メモリ中のアドレス指定されたベクタ位置に於
いて該ソースデータを用いて、格納されているビデオ情
報を変更するための、該メモリ、該アドレス指定手段、
及び該データ手段に接続されている、該チップ上の制御
手段を備えている。
【００３０】本発明のダイナミックビデオランダムアク
セスメモリは、バスに接続されたダイナミックビデオラ
ンダムアクセスメモリに於いて、ベクタアドレス及びイ
メージアドレスのどちらかによってアドレス指定され、
ビデオ情報を格納するためのメモリであって、（ａ）該
ベクタアドレスモードに於いては、それぞれが該メモリ
中に所定のページコラム位置及びページロウ位置を有
し、該ページ中のベクタロウによって規定される複数の
水平ベクタ及び該ページ中のベクタコラムによって規定
される複数の垂直ベクタを含む複数のページを備え、
（ｂ）該イメージアドレスモードに於いては、それぞれ
が複数のワードを含む複数の走査線を備えるメモリ、該
メモリ中の変更すべき水平ベクタ又は垂直ベクタのため
の、ベクタモードアドレスであって、（ａ）該アドレス
指定されたページのページロウを規定するための第１の
複数ビット、（ｂ）該アドレス指定されたページのペー
ジコラムを規定するための第２の複数ビット、及び
（ｃ）該アドレス指定されたページのアドレス指定され
たベクタを規定するための第３の複数ビットを有するベ
クタモードアドレス、該メモリ中の変更すべきワードの
イメージモードアドレスであって、（ａ）アドレス指定
されている走査線を規定するための第１の複数ビット、
及び（ｂ）該アドレス指定された走査線中のアドレス指
定されたワードを規定するための第２の複数ビットを有
するイメージモードアドレスのどちらか、及びアドレス
モードを受け取るための、該バスに接続されたアドレス
指定手段、該ベクタアドレス又はイメージアドレスに於
いて格納されているビデオ情報を変更するために、ソー
スデータを受け取るための、該バスに接続されたデータ
手段、並びにイメージモードアドレス又はベクタモード
アドレスに於いて該ソースデータを用いて、格納されて
いるビデオ情報を変更するための、該メモリ、該アドレ
ス指定手段、及び該データ手段に接続されている制御手
段を備えた、イメージモード及びベクタモードのどちら
かに於いてアドレス指定するためのアーキテクチャを有
している。
セスメモリは、バスに接続されたダイナミックビデオラ
ンダムアクセスメモリに於いて、ベクタアドレス及びイ
メージアドレスのどちらかによってアドレス指定され、
ビデオ情報を格納するためのメモリであって、（ａ）該
ベクタアドレスモードに於いては、それぞれが該メモリ
中に所定のページコラム位置及びページロウ位置を有
し、該ページ中のベクタロウによって規定される複数の
水平ベクタ及び該ページ中のベクタコラムによって規定
される複数の垂直ベクタを含む複数のページを備え、
（ｂ）該イメージアドレスモードに於いては、それぞれ
が複数のワードを含む複数の走査線を備えるメモリ、該
メモリ中の変更すべき水平ベクタ又は垂直ベクタのため
の、ベクタモードアドレスであって、（ａ）該アドレス
指定されたページのページロウを規定するための第１の
複数ビット、（ｂ）該アドレス指定されたページのペー
ジコラムを規定するための第２の複数ビット、及び
（ｃ）該アドレス指定されたページのアドレス指定され
たベクタを規定するための第３の複数ビットを有するベ
クタモードアドレス、該メモリ中の変更すべきワードの
イメージモードアドレスであって、（ａ）アドレス指定
されている走査線を規定するための第１の複数ビット、
及び（ｂ）該アドレス指定された走査線中のアドレス指
定されたワードを規定するための第２の複数ビットを有
するイメージモードアドレスのどちらか、及びアドレス
モードを受け取るための、該バスに接続されたアドレス
指定手段、該ベクタアドレス又はイメージアドレスに於
いて格納されているビデオ情報を変更するために、ソー
スデータを受け取るための、該バスに接続されたデータ
手段、並びにイメージモードアドレス又はベクタモード
アドレスに於いて該ソースデータを用いて、格納されて
いるビデオ情報を変更するための、該メモリ、該アドレ
ス指定手段、及び該データ手段に接続されている制御手
段を備えた、イメージモード及びベクタモードのどちら
かに於いてアドレス指定するためのアーキテクチャを有
している。
【００３１】本発明のダイナミックビデオランダムアク
セスメモリは、単一集積回路チップ上に配され、バスに
接続されたダイナミックビデオランダムアクセスメモリ
に於いて、該チップ上に配されたメモリであって、それ
ぞれが該メモリの中の所定のページコラム位置及びペー
ジロウ位置を有する複数のページを備え、該ページのそ
れぞれが該ページ中のベクタロウ位置によって規定され
る複数の水平ベクタ及び該ページ中のベクタコラムによ
って規定される複数の垂直ベクタをそれぞれが有してい
るメモリ中にビデオ情報を格納する手段、変更すべき該
メモリのページ中のベクタのアドレスであって、（ａ）
該アドレス指定されたページのページロウを規定するた
めの第１の複数ビット、（ｂ）該アドレス指定されたペ
ージのページコラムを規定するための第２の複数ビッ
ト、及び（ｃ）該アドレス指定されたページのアドレス
指定されたベクタを規定するための第３の複数ビットを
有するアドレスを、該バスを介して該チップ上で受け取
る手段、該アドレス指定されたページ中の該アドレス指
定されたベクタに於いて、格納されているビデオ情報を
変更するために、該バスを介して該チップ上でソースデ
ータを受け取る手段、並びに該メモリ中のアドレス指定
されたベクタ位置に於いて、格納されているビデオ情報
を該ソースデータを用いて、該チップ上で変更する手段
を備えている。本発明のダイナミックビデオランダムア
クセスメモリは、ランダムバス及びシリアルバスに接続
されたダイナミックビデオランダムアクセスメモリに於
いて、該ランダムバス及びシリアルバスに接続された単
一集積回路チップ、シリアルデータ転送モード、ベクタ
モード及びイメージモードに於いてアドレス指定され
る、ビデオ情報を格納するための、該チップ上に配され
たメモリであって、（ａ）該ベクタアドレスモードに於
いては、それぞれが複数の水平ベクタ及び垂直ベクタを
有する複数のページを、（ｂ）該イメージアドレスモー
ドに於いては、それぞれが複数の走査ワードを有する複
数の走査線を、（ｃ）該シリアルデータ転送モードに於
いては、それぞれが複数の部分走査ワードを有する複数
の部分走査線を備えているメモリ、動作モード、及び
（１）該メモリ中のベクタのためのベクタモードアドレ
ス、（２）該メモリ中の走査線のためのイメージモード
アドレス、及び（３）該メモリ中の部分走査線のための
シリアルデータ転送アドレスを受け取るために、該ラン
ダムバスに接続され、該チップ上に配されたアドレス指
定手段、イメージモードアドレス又はベクタモードアド
レスのメモリ位置に於いて情報をアクセスするために、
該メモリ及び該アドレス手段に接続され、該シリアルデ
ータ転送アドレスに於いて該メモリからの読み出しを行
うランダムポート制御手段、並びに該シリアルデータ転
送アドレスに於いて読み出された情報を該シリアルバス
に供給するための、該メモリに接続されているシリアル
ポート制御手段を備えている。
セスメモリは、単一集積回路チップ上に配され、バスに
接続されたダイナミックビデオランダムアクセスメモリ
に於いて、該チップ上に配されたメモリであって、それ
ぞれが該メモリの中の所定のページコラム位置及びペー
ジロウ位置を有する複数のページを備え、該ページのそ
れぞれが該ページ中のベクタロウ位置によって規定され
る複数の水平ベクタ及び該ページ中のベクタコラムによ
って規定される複数の垂直ベクタをそれぞれが有してい
るメモリ中にビデオ情報を格納する手段、変更すべき該
メモリのページ中のベクタのアドレスであって、（ａ）
該アドレス指定されたページのページロウを規定するた
めの第１の複数ビット、（ｂ）該アドレス指定されたペ
ージのページコラムを規定するための第２の複数ビッ
ト、及び（ｃ）該アドレス指定されたページのアドレス
指定されたベクタを規定するための第３の複数ビットを
有するアドレスを、該バスを介して該チップ上で受け取
る手段、該アドレス指定されたページ中の該アドレス指
定されたベクタに於いて、格納されているビデオ情報を
変更するために、該バスを介して該チップ上でソースデ
ータを受け取る手段、並びに該メモリ中のアドレス指定
されたベクタ位置に於いて、格納されているビデオ情報
を該ソースデータを用いて、該チップ上で変更する手段
を備えている。本発明のダイナミックビデオランダムア
クセスメモリは、ランダムバス及びシリアルバスに接続
されたダイナミックビデオランダムアクセスメモリに於
いて、該ランダムバス及びシリアルバスに接続された単
一集積回路チップ、シリアルデータ転送モード、ベクタ
モード及びイメージモードに於いてアドレス指定され
る、ビデオ情報を格納するための、該チップ上に配され
たメモリであって、（ａ）該ベクタアドレスモードに於
いては、それぞれが複数の水平ベクタ及び垂直ベクタを
有する複数のページを、（ｂ）該イメージアドレスモー
ドに於いては、それぞれが複数の走査ワードを有する複
数の走査線を、（ｃ）該シリアルデータ転送モードに於
いては、それぞれが複数の部分走査ワードを有する複数
の部分走査線を備えているメモリ、動作モード、及び
（１）該メモリ中のベクタのためのベクタモードアドレ
ス、（２）該メモリ中の走査線のためのイメージモード
アドレス、及び（３）該メモリ中の部分走査線のための
シリアルデータ転送アドレスを受け取るために、該ラン
ダムバスに接続され、該チップ上に配されたアドレス指
定手段、イメージモードアドレス又はベクタモードアド
レスのメモリ位置に於いて情報をアクセスするために、
該メモリ及び該アドレス手段に接続され、該シリアルデ
ータ転送アドレスに於いて該メモリからの読み出しを行
うランダムポート制御手段、並びに該シリアルデータ転
送アドレスに於いて読み出された情報を該シリアルバス
に供給するための、該メモリに接続されているシリアル
ポート制御手段を備えている。
【００３２】本発明のダイナミックビデオランダムアク
セスメモリは、集積回路チップ上に配され、バスに接続
された高速ダイナミックビデオランダムアクセスメモリ
に於いて、情報を格納するためのメモリ、該メモリ内の
変更すべきベクタデータのアドレスを受け取るため、該
バスに接続されたアドレス指定手段、格納されている情
報の該ベクタデータを変更するための論理操作を指定す
る描画ルールデータと、変更に用いられる入力データで
あるソースデータとを受け取り、該ベクタデータ中の始
まりビット位置データと終わりビット位置データとであ
るＳＴＡＲＴ位置及びＳＴＯＰ位置を更に受け取るた
め、該バスに接続されたデータ手段、格納すべき該ベク
タデータを得るために、該メモリに接続され、描画ルー
ルデータを受け取るための、該データ手段に接続されて
おり、格納されている情報の該ベクタデータと該ソース
データとを該描画ルール論理操作に従って論理的に組み
合せて、格納すべき情報の該ベクタデータを変更する描
画ルール手段、該ＳＴＡＲＴ位置及びＳＴＯＰ位置を得
るために、該データ手段に接続され、該ベクタデータの
ＳＴＡＲＴビット位置とＳＴＯＰビット位置との間のみ
に於いて該論理組合せの該メモリへの書込みを許容する
ために、該メモリに接続されているライトマスク手段、
並びに該描画ルール手段をアクティブにして、該論理組
合せを実行し、該ＳＴＡＲＴビット位置とＳＴＯＰビッ
ト位置との間のみに於いて、該論理組合せから得られる
情報の該変更されたベクタデータをメモリ内に書き込む
制御手段を備えた、該集積回路チップ上のアーキテクチ
ャを有している。
セスメモリは、集積回路チップ上に配され、バスに接続
された高速ダイナミックビデオランダムアクセスメモリ
に於いて、情報を格納するためのメモリ、該メモリ内の
変更すべきベクタデータのアドレスを受け取るため、該
バスに接続されたアドレス指定手段、格納されている情
報の該ベクタデータを変更するための論理操作を指定す
る描画ルールデータと、変更に用いられる入力データで
あるソースデータとを受け取り、該ベクタデータ中の始
まりビット位置データと終わりビット位置データとであ
るＳＴＡＲＴ位置及びＳＴＯＰ位置を更に受け取るた
め、該バスに接続されたデータ手段、格納すべき該ベク
タデータを得るために、該メモリに接続され、描画ルー
ルデータを受け取るための、該データ手段に接続されて
おり、格納されている情報の該ベクタデータと該ソース
データとを該描画ルール論理操作に従って論理的に組み
合せて、格納すべき情報の該ベクタデータを変更する描
画ルール手段、該ＳＴＡＲＴ位置及びＳＴＯＰ位置を得
るために、該データ手段に接続され、該ベクタデータの
ＳＴＡＲＴビット位置とＳＴＯＰビット位置との間のみ
に於いて該論理組合せの該メモリへの書込みを許容する
ために、該メモリに接続されているライトマスク手段、
並びに該描画ルール手段をアクティブにして、該論理組
合せを実行し、該ＳＴＡＲＴビット位置とＳＴＯＰビッ
ト位置との間のみに於いて、該論理組合せから得られる
情報の該変更されたベクタデータをメモリ内に書き込む
制御手段を備えた、該集積回路チップ上のアーキテクチ
ャを有している。
【００３３】前記アドレスが、前記メモリ中の格納され
ているイメージデータをアドレス指定するためのイメー
ジアドレス、又は該メモリ中の格納されているベクタデ
ータをアドレス指定するためのベクタアドレスを有して
おり、前記制御手段が、該イメージアドレス又は該ベク
タアドレスに基づいて該メモリを別々にアクセスするこ
とのできるようにしてもよい。
ているイメージデータをアドレス指定するためのイメー
ジアドレス、又は該メモリ中の格納されているベクタデ
ータをアドレス指定するためのベクタアドレスを有して
おり、前記制御手段が、該イメージアドレス又は該ベク
タアドレスに基づいて該メモリを別々にアクセスするこ
とのできるようにしてもよい。
【００３４】本発明のダイナミックビデオランダムアク
セスメモリは、集積回路チップ上に配され、バスに接続
されたダイナミックビデオランダムアクセスメモリに於
いて、情報を格納するためのメモリ、変更すべき該メモ
リのページ中の該格納された情報のベクタデータのアド
レスを第１の時間間隔の間に受け取るための、該アドレ
スバスに接続されたアドレス指定手段、該ベクタデータ
を変更するための論理操作を指定する描画ルールデータ
を、該第１の時間間隔の間に受け取る、該データバスに
接続されたデータ手段、格納すべき情報の該ベクタデー
タを得るために、該メモリに接続され、そして、描画ル
ールを受け取るために、該データ手段に接続されてお
り、格納されている情報の該線と該ソースデータとを該
描画ルール論理操作に従って第２の時間間隔の間に論理
的に組み合せて、格納すべき情報の該ベクタデータを変
更する描画ルール手段、並びに該描画ルール手段を該第
２の時間間隔の間アクティブにして、該論理組合せを実
行するために、該メモリ、該アドレス手段、該データ手
段及び該描画ルール手段に接続され、第３の時間間隔の
間に、該論理的に組み合せられた情報をメモリ内に書き
込む制御手段を備えた、該集積回路上のアーキテクチャ
を有している。
セスメモリは、集積回路チップ上に配され、バスに接続
されたダイナミックビデオランダムアクセスメモリに於
いて、情報を格納するためのメモリ、変更すべき該メモ
リのページ中の該格納された情報のベクタデータのアド
レスを第１の時間間隔の間に受け取るための、該アドレ
スバスに接続されたアドレス指定手段、該ベクタデータ
を変更するための論理操作を指定する描画ルールデータ
を、該第１の時間間隔の間に受け取る、該データバスに
接続されたデータ手段、格納すべき情報の該ベクタデー
タを得るために、該メモリに接続され、そして、描画ル
ールを受け取るために、該データ手段に接続されてお
り、格納されている情報の該線と該ソースデータとを該
描画ルール論理操作に従って第２の時間間隔の間に論理
的に組み合せて、格納すべき情報の該ベクタデータを変
更する描画ルール手段、並びに該描画ルール手段を該第
２の時間間隔の間アクティブにして、該論理組合せを実
行するために、該メモリ、該アドレス手段、該データ手
段及び該描画ルール手段に接続され、第３の時間間隔の
間に、該論理的に組み合せられた情報をメモリ内に書き
込む制御手段を備えた、該集積回路上のアーキテクチャ
を有している。
【００３５】前記第１の時間間隔、第２の時間間隔及び
第３の時間間隔が該バスを介して供給される単一のクロ
ック信号から得られているようにすることもできる。
第３の時間間隔が該バスを介して供給される単一のクロ
ック信号から得られているようにすることもできる。
【００３６】前記アドレスが、前記メモリ中の格納され
ているイメージデータをアドレス指定するためのイメー
ジアドレス、又は該メモリ中の格納されているベクタデ
ータをアドレス指定するためのベクタアドレスを有して
おり、前記制御手段が、該イメージアドレス又は該ベク
タアドレスに基づいて該メモリを別々にアクセスするこ
とのできる構成としてもよい。
ているイメージデータをアドレス指定するためのイメー
ジアドレス、又は該メモリ中の格納されているベクタデ
ータをアドレス指定するためのベクタアドレスを有して
おり、前記制御手段が、該イメージアドレス又は該ベク
タアドレスに基づいて該メモリを別々にアクセスするこ
とのできる構成としてもよい。
【００３７】本発明のダイナミックビデオランダムアク
セスメモリは、単一集積回路チップ上に配され、バスに
接続されたダイナミックビデオランダムアクセスメモリ
に於いて、第１の時間間隔の間に、（ａ）メモリ中に格
納されている変更すべきベクタデータのアドレス、
（ｂ）格納されているベクタデータを変更するための論
理操作を含む描画ルール、並びに（ｃ）始まりビット位
置と終わりビット位置との間でベクタデータを変更する
ためのＳＴＡＲＴ位置及びＳＴＯＰ位置をチップ上でバ
スから受け取る手段、アドレス指定されたベクタデータ
と論理的に組み合わせられるべきソースデータを、第１
の時間間隔の後の第２の時間間隔の間にチップ上でバス
から受け取る手段、受け取られた描画ルールデータの論
理操作に基づいて、アドレス指定されたベクタデータを
ソースデータを用いて、第２の時間間隔の後の第３の時
間間隔の間にチップ上で変更する手段、並びに第３の時
間間隔の後の第４の時間間隔の間に、ＳＴＡＲＴビット
位置及びＳＴＯＰビット位置の間に於いて、情報の変更
されたベクタデータを用いて、メモリに対して書き込む
を行う手段を備えている。
セスメモリは、単一集積回路チップ上に配され、バスに
接続されたダイナミックビデオランダムアクセスメモリ
に於いて、第１の時間間隔の間に、（ａ）メモリ中に格
納されている変更すべきベクタデータのアドレス、
（ｂ）格納されているベクタデータを変更するための論
理操作を含む描画ルール、並びに（ｃ）始まりビット位
置と終わりビット位置との間でベクタデータを変更する
ためのＳＴＡＲＴ位置及びＳＴＯＰ位置をチップ上でバ
スから受け取る手段、アドレス指定されたベクタデータ
と論理的に組み合わせられるべきソースデータを、第１
の時間間隔の後の第２の時間間隔の間にチップ上でバス
から受け取る手段、受け取られた描画ルールデータの論
理操作に基づいて、アドレス指定されたベクタデータを
ソースデータを用いて、第２の時間間隔の後の第３の時
間間隔の間にチップ上で変更する手段、並びに第３の時
間間隔の後の第４の時間間隔の間に、ＳＴＡＲＴビット
位置及びＳＴＯＰビット位置の間に於いて、情報の変更
されたベクタデータを用いて、メモリに対して書き込む
を行う手段を備えている。
【００３８】本発明のダイナミックランダムアクセスメ
モリは、単一クロックを運ぶバスに接続された、ダイナ
ミックランダムアクセスメモリに於いて、該メモリ中の
格納されている情報のアドレスを受け取るための、該バ
スに接続されているアドレス指定手段、ソースデータを
受け取るための、該バスに接続されているソース手段、
該アドレス指定され格納されている情報を該メモリから
該バスに供給するための、該メモリに接続された出力手
段、該アドレス指定され格納されている情報を得るため
に、該メモリに接続され、該ソースデータを得るため
に、該ソース手段に接続され、該アドレス指定され格納
されている情報と該ソースデータとを組み合わせて、該
格納されている情報を変更し、該変更された情報を該メ
モリ内に再び書き込む変更手段、並びに該バスに接続さ
れ、また、該アドレス手段、該ソース手段、該出力手
段、該変更手段、及び該メモリに接続され、該アドレス
手段、該ソース手段、該出力手段、該変更手段、及び該
メモリの動作を制御するために、該バスからの該単一ク
ロックの受取に応答する制御手段を備えたランダムポー
トを有している。
モリは、単一クロックを運ぶバスに接続された、ダイナ
ミックランダムアクセスメモリに於いて、該メモリ中の
格納されている情報のアドレスを受け取るための、該バ
スに接続されているアドレス指定手段、ソースデータを
受け取るための、該バスに接続されているソース手段、
該アドレス指定され格納されている情報を該メモリから
該バスに供給するための、該メモリに接続された出力手
段、該アドレス指定され格納されている情報を得るため
に、該メモリに接続され、該ソースデータを得るため
に、該ソース手段に接続され、該アドレス指定され格納
されている情報と該ソースデータとを組み合わせて、該
格納されている情報を変更し、該変更された情報を該メ
モリ内に再び書き込む変更手段、並びに該バスに接続さ
れ、また、該アドレス手段、該ソース手段、該出力手
段、該変更手段、及び該メモリに接続され、該アドレス
手段、該ソース手段、該出力手段、該変更手段、及び該
メモリの動作を制御するために、該バスからの該単一ク
ロックの受取に応答する制御手段を備えたランダムポー
トを有している。
【００３９】前記制御手段がランダムステートマシンで
あり、前記バスが制御イネーブルを有し、該ランダムス
テートマシンが、前記単一クロックに基づいて、内部制
御パルスの所定のシーケンスを発生するために、制御イ
ネーブルのそれぞれ異なった組に応答するように構成す
ることもできる。
あり、前記バスが制御イネーブルを有し、該ランダムス
テートマシンが、前記単一クロックに基づいて、内部制
御パルスの所定のシーケンスを発生するために、制御イ
ネーブルのそれぞれ異なった組に応答するように構成す
ることもできる。
【００４０】前記変更手段が前記単一クロックにより動
作する描画ルール手段を備え、該描画ルール手段は、前
記アドレス指定され格納されている情報を得るために、
前記メモリに接続され、前記ソースデータを得るため
に、前記ソース手段に接続されており、該描画ルール手
段は、該アドレス指定され格納されている情報と該ソー
スデータとを論理的に組み合わせ、その後に、格納され
ている情報の該アドレスに於いて、前記論理組合せを該
メモリに再び書き込むようにすることもできる。前記単
一クロックで動作する前記ソース手段が、前記アドレス
指定され格納されている情報を変更するための論理操作
である描画ルールを前記バスから受け取り、前記ソース
データが該変更の実行に用いられる入力データであり、
該ソース手段が、前記アドレス指定され格納されている
情報を変更するために、その間で該変更が起こる該アド
レス指定され格納されている情報中の始まりビット位置
と終わりビット位置とであるＳＴＡＲＴ位置及びＳＴＯ
Ｐ位置を更に受け取り、前記変更手段が、（ａ）該単一
クロックにより動作し、前記アドレス指定手段中の前記
アドレスに基づいた前記メモリからの該格納されている
情報を保持するための、該メモリに接続されている保持
手段、（ｂ）該単一クロックにより動作し、該アドレス
指定され格納されている情報を得るために、該保持手段
に接続され、描画ルールを得るために該データ手段に接
続されており、該アドレス指定され格納されている情報
と該ソースデータとを該描画ルール論理操作に従って論
理的に組み合せて、該アドレス指定され格納されている
情報を変更する描画ルール手段、並びに（ｃ）該単一ク
ロックにより動作し、該ＳＴＡＲＴ位置及びＳＴＯＰ位
置を得るために、該データ手段に接続され、該格納され
ている情報のＳＴＡＲＴビット位置とＳＴＯＰビット位
置との間のみに於いて該論理組合せの該書込みを許容す
るために、該メモリに接続されているライトマスク手段
を備えるようにしてもよい。
作する描画ルール手段を備え、該描画ルール手段は、前
記アドレス指定され格納されている情報を得るために、
前記メモリに接続され、前記ソースデータを得るため
に、前記ソース手段に接続されており、該描画ルール手
段は、該アドレス指定され格納されている情報と該ソー
スデータとを論理的に組み合わせ、その後に、格納され
ている情報の該アドレスに於いて、前記論理組合せを該
メモリに再び書き込むようにすることもできる。前記単
一クロックで動作する前記ソース手段が、前記アドレス
指定され格納されている情報を変更するための論理操作
である描画ルールを前記バスから受け取り、前記ソース
データが該変更の実行に用いられる入力データであり、
該ソース手段が、前記アドレス指定され格納されている
情報を変更するために、その間で該変更が起こる該アド
レス指定され格納されている情報中の始まりビット位置
と終わりビット位置とであるＳＴＡＲＴ位置及びＳＴＯ
Ｐ位置を更に受け取り、前記変更手段が、（ａ）該単一
クロックにより動作し、前記アドレス指定手段中の前記
アドレスに基づいた前記メモリからの該格納されている
情報を保持するための、該メモリに接続されている保持
手段、（ｂ）該単一クロックにより動作し、該アドレス
指定され格納されている情報を得るために、該保持手段
に接続され、描画ルールを得るために該データ手段に接
続されており、該アドレス指定され格納されている情報
と該ソースデータとを該描画ルール論理操作に従って論
理的に組み合せて、該アドレス指定され格納されている
情報を変更する描画ルール手段、並びに（ｃ）該単一ク
ロックにより動作し、該ＳＴＡＲＴ位置及びＳＴＯＰ位
置を得るために、該データ手段に接続され、該格納され
ている情報のＳＴＡＲＴビット位置とＳＴＯＰビット位
置との間のみに於いて該論理組合せの該書込みを許容す
るために、該メモリに接続されているライトマスク手段
を備えるようにしてもよい。
【００４１】本発明のダイナミックランダムアクセスメ
モリは、ランダムポートバス及びシリアルポートバスに
接続されたダイナミックランダムアクセスメモリに於い
て、該ランダムポートバスが、アドレス、データ、ラン
ダムポート制御イネーブル、及び単一ランダムポートク
ロック信号を運び、該シリアルポートバスが、シリアル
データ、シリアルポート制御イネーブル、及び単一シリ
アルポートクロック信号を運び、該ランダムポートバス
及びシリアルポートバスに接続された単一集積回路チッ
プ、情報を格納するための、該チップ上のメモリ、
（１）該メモリのためのランダムアクセスアドレス及び
（２）該メモリのためのシリアルデータ転送アドレスで
ある該アドレスを受け取るための、該単一ランダムポー
トクロック信号によって動作し、該ランダムポートから
の該ランダムポート制御イネーブルを受け取り、該受け
取られたランダムアクセスアドレスのメモリ位置に於い
て情報をアクセスするために該メモリに接続され、該受
け取られたシリアルデータ転送アドレスに於いて該メモ
リから情報を読み出す、該チップ上のランダムポート手
段、並びに該読み出された情報を該シリアルデータ転送
アドレスに於ける該メモリから該シリアルポートバスに
供給するための、該単一シリアルポートクロック信号に
よって動作し、該シリアルポート制御イネーブルを受け
取る、該チップ上のシリアルポート手段を備えている。
モリは、ランダムポートバス及びシリアルポートバスに
接続されたダイナミックランダムアクセスメモリに於い
て、該ランダムポートバスが、アドレス、データ、ラン
ダムポート制御イネーブル、及び単一ランダムポートク
ロック信号を運び、該シリアルポートバスが、シリアル
データ、シリアルポート制御イネーブル、及び単一シリ
アルポートクロック信号を運び、該ランダムポートバス
及びシリアルポートバスに接続された単一集積回路チッ
プ、情報を格納するための、該チップ上のメモリ、
（１）該メモリのためのランダムアクセスアドレス及び
（２）該メモリのためのシリアルデータ転送アドレスで
ある該アドレスを受け取るための、該単一ランダムポー
トクロック信号によって動作し、該ランダムポートから
の該ランダムポート制御イネーブルを受け取り、該受け
取られたランダムアクセスアドレスのメモリ位置に於い
て情報をアクセスするために該メモリに接続され、該受
け取られたシリアルデータ転送アドレスに於いて該メモ
リから情報を読み出す、該チップ上のランダムポート手
段、並びに該読み出された情報を該シリアルデータ転送
アドレスに於ける該メモリから該シリアルポートバスに
供給するための、該単一シリアルポートクロック信号に
よって動作し、該シリアルポート制御イネーブルを受け
取る、該チップ上のシリアルポート手段を備えている。
【００４２】本発明のダイナミックランダムアクセスメ
モリは、単一集積回路上に配されたダイナミックランダ
ムアクセスメモリであって、ランダムポート及び該ダイ
ナミックランダムアクセスメモリとランダムポートバス
とをインターフェイスするランダムポートを制御する制
御手段を有し、該制御手段が、各組が該ランダムポート
の動作の異なったモードに対応する複数組の制御信号の
１組を該ランダムポートバスから受け取る手段、該受け
取られた１組に対応するランダムポートの動作を制御す
るため、内部制御イネーブルパルスの所定のシーケンス
を構成する手段、ランダムポートバスを介して、所定の
周波数を有する単一クロック信号を受け取る手段、及び
ランダムポートが制御信号の受け取られた組に対応する
動作のモードで動作するように、受け取られた単一クロ
ックのクロックパルスによって、内部制御イネーブルパ
ルスの構成された所定のシーケンスを実行する手段を備
えている。
モリは、単一集積回路上に配されたダイナミックランダ
ムアクセスメモリであって、ランダムポート及び該ダイ
ナミックランダムアクセスメモリとランダムポートバス
とをインターフェイスするランダムポートを制御する制
御手段を有し、該制御手段が、各組が該ランダムポート
の動作の異なったモードに対応する複数組の制御信号の
１組を該ランダムポートバスから受け取る手段、該受け
取られた１組に対応するランダムポートの動作を制御す
るため、内部制御イネーブルパルスの所定のシーケンス
を構成する手段、ランダムポートバスを介して、所定の
周波数を有する単一クロック信号を受け取る手段、及び
ランダムポートが制御信号の受け取られた組に対応する
動作のモードで動作するように、受け取られた単一クロ
ックのクロックパルスによって、内部制御イネーブルパ
ルスの構成された所定のシーケンスを実行する手段を備
えている。
【００４３】本発明は、好ましい実施例に於いて、ラン
ダムポート及びシリアルポートを有する1,310,720ビッ
トのデュアルポートダイナミックメモリである。メモリ
には１００万ビットをかなり上回る情報が格納されてい
る。ランダムポートは２個のアクセスモード、即ち、３
２×３２ビットのページへのベクタアクセス及び１６×
１のワードへのイメージアクセスをサポートする。シリ
アルポートは８個の３２ビットダイナミックラッチを備
えており、これらによってスクリーンのリフレッシュの
ための２５６個の連続したビットが提供される。本発明
のダイナミックビデオＲＡＭには、描画ルールサイクル
が内蔵され、同期操作のためのクロックされた（clocke
d）ランダムポート、最適化されたベクタ操作及び１６
ビット読出し書込みアクセスが組み込まれている。
ダムポート及びシリアルポートを有する1,310,720ビッ
トのデュアルポートダイナミックメモリである。メモリ
には１００万ビットをかなり上回る情報が格納されてい
る。ランダムポートは２個のアクセスモード、即ち、３
２×３２ビットのページへのベクタアクセス及び１６×
１のワードへのイメージアクセスをサポートする。シリ
アルポートは８個の３２ビットダイナミックラッチを備
えており、これらによってスクリーンのリフレッシュの
ための２５６個の連続したビットが提供される。本発明
のダイナミックビデオＲＡＭには、描画ルールサイクル
が内蔵され、同期操作のためのクロックされた（clocke
d）ランダムポート、最適化されたベクタ操作及び１６
ビット読出し書込みアクセスが組み込まれている。
【００４４】好ましい実施例では、ビデオＲＡＭがチッ
プ上にパッケージされ、該チップに於いてランダムポー
トが１１ピンのアドレス、１６ピンのデータパス、チッ
プセレクト、ベクタ／イメージセレクト、読出し／書込
み信号及びランダムポートクロックによってアクセスさ
れる。シリアルポートはシリアルクロック、シリアル出
力イネーブル、ロード信号及び４個のシリアル出力デー
タラインによってサポートされる。チップには、少なく
とも２個のＶｃｃラインと２個のＶｓｓラインによって
電力が供給される。好ましい実施例では、少なくとも４
４個のピンがこのチップ上に設けられているが、さらに
多くのピンが設けられていてもよい。
プ上にパッケージされ、該チップに於いてランダムポー
トが１１ピンのアドレス、１６ピンのデータパス、チッ
プセレクト、ベクタ／イメージセレクト、読出し／書込
み信号及びランダムポートクロックによってアクセスさ
れる。シリアルポートはシリアルクロック、シリアル出
力イネーブル、ロード信号及び４個のシリアル出力デー
タラインによってサポートされる。チップには、少なく
とも２個のＶｃｃラインと２個のＶｓｓラインによって
電力が供給される。好ましい実施例では、少なくとも４
４個のピンがこのチップ上に設けられているが、さらに
多くのピンが設けられていてもよい。
【００４５】ベクタ動作モードに於いて、本発明のダイ
ナミックビデオＲＡＭは、水平ベクタと垂直ベクタとの
双方を３２×３２のビットページに書き込む。好ましい
実施例のページ内のセルは、３２ビットの垂直又は水平
ベクタコラム又はロウとしてアドレス指定される。しか
し、呼び出しに於いては、「ｎ」×「ｍ」などの何れか
所望のものが選択され得る。アドレスによって、ベクタ
のページ位置及びページ内でのベクタのロウ・コラムが
選択される。データラインは、ページ内に於けるＳＴＡ
ＲＴ位置及びＳＴＯＰ位置、並びにセル内でのベクタの
水平／垂直の向きを運ぶ。ベクタに対する描画ルールも
また、デフォールトでは常に１とされるベクタソースと
共に、データラインによって運ばれる。一旦選択される
と、ベクタページは、コラム又はロウ並びにＳＴＡＲＴ
位置及びＳＴＯＰ位置を特定する一連のページモードサ
イクルとしてアクセスされ得る。好ましい実施例では、
ベクタは書込み専用である。
ナミックビデオＲＡＭは、水平ベクタと垂直ベクタとの
双方を３２×３２のビットページに書き込む。好ましい
実施例のページ内のセルは、３２ビットの垂直又は水平
ベクタコラム又はロウとしてアドレス指定される。しか
し、呼び出しに於いては、「ｎ」×「ｍ」などの何れか
所望のものが選択され得る。アドレスによって、ベクタ
のページ位置及びページ内でのベクタのロウ・コラムが
選択される。データラインは、ページ内に於けるＳＴＡ
ＲＴ位置及びＳＴＯＰ位置、並びにセル内でのベクタの
水平／垂直の向きを運ぶ。ベクタに対する描画ルールも
また、デフォールトでは常に１とされるベクタソースと
共に、データラインによって運ばれる。一旦選択される
と、ベクタページは、コラム又はロウ並びにＳＴＡＲＴ
位置及びＳＴＯＰ位置を特定する一連のページモードサ
イクルとしてアクセスされ得る。好ましい実施例では、
ベクタは書込み専用である。
【００４６】イメージ動作モードに於いては、本発明の
ダイナミックビデオＲＡＭによって、ランダムアクセス
メモリポートアレイへの直接書込み、及びこれからの直
接読出しが可能となる。書込みに際しては、アドレスラ
インのアドレス入力によって、ベクタモードに於いて選
択されたページと同等のものである３２×３２ビットの
ページが選択される。ページ内のロウは、ベクタモード
に於いて選択されたベクタロウと同等のものである。ワ
ードは、サイクルの第１のデータモードに於いて特定さ
れたＳＴＡＲＴ位置及びＳＴＯＰ位置に従ってマスクさ
れる。この第１のデータワードもまた描画ルール仕様を
備えている。サイクルの第２のデータワードは、１６ビ
ット幅のイメージワードを保持している。読出しもま
た、１６ビット幅であり、アドレスは書込みサイクルに
於いて特定される。その際には、ロウの中で最下位又は
最上位の何れのワードが１６ビットデータバス上に配さ
れているかを制御するために最下位のアドレスが追加さ
れる。ＳＴＡＲＴ、ＳＴＯＰ及び描画ルールはリードサ
イクルに影響を与えない。ページモードは、読出し及び
書込みの双方のために作動し、これによって、１個のペ
ージサイクルで３２×３２のページ全てがアクセスされ
得る。本発明に於いて、メモリに従来の内部リフレッシ
ュが備えられている。
ダイナミックビデオＲＡＭによって、ランダムアクセス
メモリポートアレイへの直接書込み、及びこれからの直
接読出しが可能となる。書込みに際しては、アドレスラ
インのアドレス入力によって、ベクタモードに於いて選
択されたページと同等のものである３２×３２ビットの
ページが選択される。ページ内のロウは、ベクタモード
に於いて選択されたベクタロウと同等のものである。ワ
ードは、サイクルの第１のデータモードに於いて特定さ
れたＳＴＡＲＴ位置及びＳＴＯＰ位置に従ってマスクさ
れる。この第１のデータワードもまた描画ルール仕様を
備えている。サイクルの第２のデータワードは、１６ビ
ット幅のイメージワードを保持している。読出しもま
た、１６ビット幅であり、アドレスは書込みサイクルに
於いて特定される。その際には、ロウの中で最下位又は
最上位の何れのワードが１６ビットデータバス上に配さ
れているかを制御するために最下位のアドレスが追加さ
れる。ＳＴＡＲＴ、ＳＴＯＰ及び描画ルールはリードサ
イクルに影響を与えない。ページモードは、読出し及び
書込みの双方のために作動し、これによって、１個のペ
ージサイクルで３２×３２のページ全てがアクセスされ
得る。本発明に於いて、メモリに従来の内部リフレッシ
ュが備えられている。
【００４７】最後に、シフトレジスタへのデータの転送
は、ベクタ／イメージラインがベクタに設定され、読出
し／書込みラインが読出しに設定されたサイクルを実行
することによって達成される。これによって、２５６個
のセルの内容が、シリアルポートレジスタにすぐにロー
ドされ得るようにされているダイナミックラッチに配置
される。わずか２５６個のセルが内部ラッチに書き込ま
れている間に、８,１９２個のセルが全てシリアルデー
タ転送中にアクセスされ、リフレッシュされる。転送中
に転送された２５６ビットは、部分走査線と称される。
置換ルールは、シリアルデータ転送に影響を与えない。
は、ベクタ／イメージラインがベクタに設定され、読出
し／書込みラインが読出しに設定されたサイクルを実行
することによって達成される。これによって、２５６個
のセルの内容が、シリアルポートレジスタにすぐにロー
ドされ得るようにされているダイナミックラッチに配置
される。わずか２５６個のセルが内部ラッチに書き込ま
れている間に、８,１９２個のセルが全てシリアルデー
タ転送中にアクセスされ、リフレッシュされる。転送中
に転送された２５６ビットは、部分走査線と称される。
置換ルールは、シリアルデータ転送に影響を与えない。
【００４８】上記の全てのランダムポート動作（即ち、
シリアルポートを介しての転送ではない）は、ランダム
ステートマシンに送られた単一のクロックパルスを使用
することにより、さらにＶ／Ｉ（ベクタ・イメージ）、
Ｒ／Ｗ（読出し・書込み）、リフレッシュ及びＣＳ（チ
ップセレクト）コントロールラインのイネーブルレベル
と共に行われる。
シリアルポートを介しての転送ではない）は、ランダム
ステートマシンに送られた単一のクロックパルスを使用
することにより、さらにＶ／Ｉ（ベクタ・イメージ）、
Ｒ／Ｗ（読出し・書込み）、リフレッシュ及びＣＳ（チ
ップセレクト）コントロールラインのイネーブルレベル
と共に行われる。
【００４９】また本発明のダイナミックランダムアクセ
スメモリは、情報を格納する複数のメモリセルを含むメ
モリブロックと、第１アドレスと第２アドレスとを受け
取り、外部クロック信号の第１のエッジに応答して前記
第１アドレスを出力として提供し、前記外部クロック信
号の前記第１のエッジと異なる第２のエッジに応答して
前記第２アドレスを出力として提供するアドレス入力手
段と、前記アドレス入力手段によって提供される前記第
１アドレスと前記第２アドレスとに対応する前記メモリ
ブロックにおける位置をアクセスするアクセス手段と、
前記外部クロックのエッジ上での制御信号に応答して、
ダイナミックランダムアクセスメモリの内部の動作タイ
ミングを制御する内部制御信号を出力する制御手段とを
備えており、前記制御手段は、前記外部クロック信号の
第３のエッジ上での制御信号と、前記外部クロック信号
の前記第３のエッジに応答して出力される内部制御信号
とに応じて新たな内部制御信号を生成し、前記外部クロ
ック信号の前記第３のエッジとは異なる第４のエッジに
応答して前記新たな内部制御信号を出力する。
スメモリは、情報を格納する複数のメモリセルを含むメ
モリブロックと、第１アドレスと第２アドレスとを受け
取り、外部クロック信号の第１のエッジに応答して前記
第１アドレスを出力として提供し、前記外部クロック信
号の前記第１のエッジと異なる第２のエッジに応答して
前記第２アドレスを出力として提供するアドレス入力手
段と、前記アドレス入力手段によって提供される前記第
１アドレスと前記第２アドレスとに対応する前記メモリ
ブロックにおける位置をアクセスするアクセス手段と、
前記外部クロックのエッジ上での制御信号に応答して、
ダイナミックランダムアクセスメモリの内部の動作タイ
ミングを制御する内部制御信号を出力する制御手段とを
備えており、前記制御手段は、前記外部クロック信号の
第３のエッジ上での制御信号と、前記外部クロック信号
の前記第３のエッジに応答して出力される内部制御信号
とに応じて新たな内部制御信号を生成し、前記外部クロ
ック信号の前記第３のエッジとは異なる第４のエッジに
応答して前記新たな内部制御信号を出力する。
【００５０】また本発明のダイナミックランダムアクセ
スメモリのアクセス方法は、情報を格納する複数のメモ
リセルを含むメモリブロックと、前記メモリブロックに
格納される情報の位置を規定する第１アドレスと第２ア
ドレスとを受け取るアドレス入力手段と、前記メモリブ
ロックから情報を出力する出力手段とを有するダイナミ
ックランダムアクセスメモリのアクセス方法であって、
ａ）外部クロック信号の第１のエッジに応答して前記第
１アドレスを前記アドレス入力手段に保持するステップ
と、ｂ）前記外部クロック信号の前記第１のエッジとは
異なる第２のエッジに応答して前記第２アドレスを前記
アドレス入力手段に保持するステップと、ｃ）前記外部
クロック信号の第３のエッジに応答して前記第１アドレ
スと前記第２アドレスとによって指定される前記メモリ
ブロックの位置に格納される情報を出力するステップと
ｄ）前記外部クロックのエッジ上での制御信号に応答し
て、ダイナミックランダムアクセスメモリの内部の動作
タイミングを制御する内部制御信号を出力するステップ
とを包含しており、前記ステップｄ）は、ｅ）前記外部
クロック信号の第４のエッジ上での制御信号と、前記外
部クロック信号の前記第４のエッジに応答して出力され
る内部制御信号とに応じて、新たな内部制御信号を生成
するステップと、ｆ）前記外部クロック信号の前記第４
のエッジとは異なる第５のエッジに応答して前記新たな
内部制御信号を出力するステップとを包含する。
スメモリのアクセス方法は、情報を格納する複数のメモ
リセルを含むメモリブロックと、前記メモリブロックに
格納される情報の位置を規定する第１アドレスと第２ア
ドレスとを受け取るアドレス入力手段と、前記メモリブ
ロックから情報を出力する出力手段とを有するダイナミ
ックランダムアクセスメモリのアクセス方法であって、
ａ）外部クロック信号の第１のエッジに応答して前記第
１アドレスを前記アドレス入力手段に保持するステップ
と、ｂ）前記外部クロック信号の前記第１のエッジとは
異なる第２のエッジに応答して前記第２アドレスを前記
アドレス入力手段に保持するステップと、ｃ）前記外部
クロック信号の第３のエッジに応答して前記第１アドレ
スと前記第２アドレスとによって指定される前記メモリ
ブロックの位置に格納される情報を出力するステップと
ｄ）前記外部クロックのエッジ上での制御信号に応答し
て、ダイナミックランダムアクセスメモリの内部の動作
タイミングを制御する内部制御信号を出力するステップ
とを包含しており、前記ステップｄ）は、ｅ）前記外部
クロック信号の第４のエッジ上での制御信号と、前記外
部クロック信号の前記第４のエッジに応答して出力され
る内部制御信号とに応じて、新たな内部制御信号を生成
するステップと、ｆ）前記外部クロック信号の前記第４
のエッジとは異なる第５のエッジに応答して前記新たな
内部制御信号を出力するステップとを包含する。
【００５１】また本発明のダイナミックランダムアクセ
スメモリの他のアクセス方法は、情報を格納する複数の
メモリセルを含むメモリブロックと、前記メモリブロッ
クに格納される情報の位置を規定する第１アドレスと第
２アドレスとを受け取るアドレス入力手段と、データを
受け取るデータ入力手段と、前記データを前記メモリブ
ロックに書き込む書き込み手段とを有するダイナミック
ランダムアクセスメモリのアクセス方法であって、ａ）
外部クロック信号の第１のエッジに応答して前記第１ア
ドレスを前記アドレス入力手段に保持するステップと、
ｂ）前記外部クロック信号の前記第１のエッジとは異な
る第２のエッジに応答して前記第２アドレスを前記アド
レス入力手段に保持するステップと、ｃ）前記外部クロ
ック信号の第３のエッジに応答して前記データを前記デ
ータ入力手段に保持するステップと、ｄ）前記外部クロ
ック信号の第４のエッジに応答して前記第１アドレスと
前記第２アドレスとによって指定される位置において前
記データを前記メモリブロックに書き込むステップと
ｅ）前記外部クロックのエッジ上での制御信号に応答し
て、ダイナミックランダムアクセスメモリの内部の動作
タイミングを制御する内部制御信号を出力するステップ
とを包含しており、前記ステップｅ）は、ｆ）前記外部
クロック信号の第５のエッジ上での制御信号と、前記外
部クロック信号の前記第５のエッジに応答して出力され
る内部制御信号とに応じて、新たな内部制御信号を生成
するステップと、ｇ）前記外部クロック信号の前記第５
のエッジとは異なる第６のエッジに応答して前記新たな
内部制御信号を出力するステップとを包含する。
スメモリの他のアクセス方法は、情報を格納する複数の
メモリセルを含むメモリブロックと、前記メモリブロッ
クに格納される情報の位置を規定する第１アドレスと第
２アドレスとを受け取るアドレス入力手段と、データを
受け取るデータ入力手段と、前記データを前記メモリブ
ロックに書き込む書き込み手段とを有するダイナミック
ランダムアクセスメモリのアクセス方法であって、ａ）
外部クロック信号の第１のエッジに応答して前記第１ア
ドレスを前記アドレス入力手段に保持するステップと、
ｂ）前記外部クロック信号の前記第１のエッジとは異な
る第２のエッジに応答して前記第２アドレスを前記アド
レス入力手段に保持するステップと、ｃ）前記外部クロ
ック信号の第３のエッジに応答して前記データを前記デ
ータ入力手段に保持するステップと、ｄ）前記外部クロ
ック信号の第４のエッジに応答して前記第１アドレスと
前記第２アドレスとによって指定される位置において前
記データを前記メモリブロックに書き込むステップと
ｅ）前記外部クロックのエッジ上での制御信号に応答し
て、ダイナミックランダムアクセスメモリの内部の動作
タイミングを制御する内部制御信号を出力するステップ
とを包含しており、前記ステップｅ）は、ｆ）前記外部
クロック信号の第５のエッジ上での制御信号と、前記外
部クロック信号の前記第５のエッジに応答して出力され
る内部制御信号とに応じて、新たな内部制御信号を生成
するステップと、ｇ）前記外部クロック信号の前記第５
のエッジとは異なる第６のエッジに応答して前記新たな
内部制御信号を出力するステップとを包含する。
【００５２】また本発明のダイナミックランダムアクセ
スメモリの他のアクセス方法は、情報を格納する複数の
メモリセルを含むメモリブロックと、前記メモリブロッ
クに格納される情報の位置を規定する第１アドレスと第
２アドレスとを受け取るアドレス入力手段と、前記メモ
リブロックから情報を出力する出力手段と、データを受
け取るデータ入力手段と、前記データを前記メモリブロ
ックに書き込む書き込み手段とを有するダイナミックラ
ンダムアクセスメモリのアクセス方法であって、ａ）外
部クロック信号の第１のエッジに応答して前記第１アド
レスを前記アドレス入力手段に保持するステップと、
ｂ）前記外部クロック信号の前記第１のエッジとは異な
る第２のエッジに応答して前記第２アドレスを前記アド
レス入力手段に保持するステップと、ｃ）前記外部クロ
ック信号の第３のエッジに応答して前記第１アドレスと
前記第２アドレスとによって指定される前記メモリブロ
ックの位置に格納される情報を出力するステップと、
ｄ）前記外部クロック信号の第４のエッジに応答して前
記データを前記データ入力手段に保持するステップと、
ｅ）前記外部クロック信号の第５のエッジに応答して前
記第１アドレスと前記第２アドレスとによって指定され
る位置において前記データを前記メモリブロックに書き
込むステップとｆ）前記外部クロックのエッジ上での制
御信号に応答して、ダイナミックランダムアクセスメモ
リの内部の動作タイミングを制御する内部制御信号を出
力するステップとを包含しており、前記ステップｆ）
は、ｇ）前記外部クロック信号の第６のエッジ上での制
御信号と、前記外部クロック信号の前記第６のエッジに
応答して出力される内部制御信号とに応じて、新たな内
部制御信号を生成するステップと、ｈ）前記外部クロッ
ク信号の前記第６のエッジとは異なる第７のエッジに応
答して前記新たな内部制御信号を出力するステップとを
包含する。
スメモリの他のアクセス方法は、情報を格納する複数の
メモリセルを含むメモリブロックと、前記メモリブロッ
クに格納される情報の位置を規定する第１アドレスと第
２アドレスとを受け取るアドレス入力手段と、前記メモ
リブロックから情報を出力する出力手段と、データを受
け取るデータ入力手段と、前記データを前記メモリブロ
ックに書き込む書き込み手段とを有するダイナミックラ
ンダムアクセスメモリのアクセス方法であって、ａ）外
部クロック信号の第１のエッジに応答して前記第１アド
レスを前記アドレス入力手段に保持するステップと、
ｂ）前記外部クロック信号の前記第１のエッジとは異な
る第２のエッジに応答して前記第２アドレスを前記アド
レス入力手段に保持するステップと、ｃ）前記外部クロ
ック信号の第３のエッジに応答して前記第１アドレスと
前記第２アドレスとによって指定される前記メモリブロ
ックの位置に格納される情報を出力するステップと、
ｄ）前記外部クロック信号の第４のエッジに応答して前
記データを前記データ入力手段に保持するステップと、
ｅ）前記外部クロック信号の第５のエッジに応答して前
記第１アドレスと前記第２アドレスとによって指定され
る位置において前記データを前記メモリブロックに書き
込むステップとｆ）前記外部クロックのエッジ上での制
御信号に応答して、ダイナミックランダムアクセスメモ
リの内部の動作タイミングを制御する内部制御信号を出
力するステップとを包含しており、前記ステップｆ）
は、ｇ）前記外部クロック信号の第６のエッジ上での制
御信号と、前記外部クロック信号の前記第６のエッジに
応答して出力される内部制御信号とに応じて、新たな内
部制御信号を生成するステップと、ｈ）前記外部クロッ
ク信号の前記第６のエッジとは異なる第７のエッジに応
答して前記新たな内部制御信号を出力するステップとを
包含する。
【００５３】また本発明のシステムは、メモリと、前記
メモリをアクセスする回路と、前記回路を前記メモリに
接続するバスとを備えており、前記回路は、第１アドレ
スと第２アドレスとを前記バスに提供する手段と、制御
信号を前記バスに提供する手段を備えており、前記第１
アドレスはクロック信号の第１のエッジで前記バスの上
で有効であり、前記第２アドレスは前記クロック信号の
第２のエッジで前記バスの上で有効であり、前記クロッ
ク信号の前記第１のエッジは前記クロック信号の前記第
２のエッジとは異なっており、前記制御信号は前記クロ
ック信号のエッジで有効であり、前記メモリは、情報を
格納する複数のメモリセルを含むメモリブロックと、前
記第１アドレスと前記第２アドレスとを前記バスから受
け取り、前記クロック信号の前記第１のエッジに応答し
て前記第１アドレスを出力として提供し、前記クロック
信号の前記第２のエッジに応答して前記第２アドレスを
出力として提供するアドレス入力手段と、前記アドレス
入力手段によって提供される前記第１アドレスと前記第
２アドレスとに対応する前記メモリブロックにおける位
置をアクセスするアクセス手段と、前記クロックのエッ
ジ上での制御信号に応答して、ダイナミックランダムア
クセスメモリの内部の動作タイミングを制御する内部制
御信号を出力する制御手段を備えたダイナミックランダ
ムアクセスメモリである。前記制御手段は、前記クロッ
ク信号の第３のエッジ上での制御信号と、前記クロック
信号の前記第３のエッジに応答して出力される内部制御
信号とに応じて新たな内部制御信号を生成し、前記クロ
ック信号の前記第３のエッジとは異なる第４のエッジに
応答して前記新たな内部制御信号を出力する。
メモリをアクセスする回路と、前記回路を前記メモリに
接続するバスとを備えており、前記回路は、第１アドレ
スと第２アドレスとを前記バスに提供する手段と、制御
信号を前記バスに提供する手段を備えており、前記第１
アドレスはクロック信号の第１のエッジで前記バスの上
で有効であり、前記第２アドレスは前記クロック信号の
第２のエッジで前記バスの上で有効であり、前記クロッ
ク信号の前記第１のエッジは前記クロック信号の前記第
２のエッジとは異なっており、前記制御信号は前記クロ
ック信号のエッジで有効であり、前記メモリは、情報を
格納する複数のメモリセルを含むメモリブロックと、前
記第１アドレスと前記第２アドレスとを前記バスから受
け取り、前記クロック信号の前記第１のエッジに応答し
て前記第１アドレスを出力として提供し、前記クロック
信号の前記第２のエッジに応答して前記第２アドレスを
出力として提供するアドレス入力手段と、前記アドレス
入力手段によって提供される前記第１アドレスと前記第
２アドレスとに対応する前記メモリブロックにおける位
置をアクセスするアクセス手段と、前記クロックのエッ
ジ上での制御信号に応答して、ダイナミックランダムア
クセスメモリの内部の動作タイミングを制御する内部制
御信号を出力する制御手段を備えたダイナミックランダ
ムアクセスメモリである。前記制御手段は、前記クロッ
ク信号の第３のエッジ上での制御信号と、前記クロック
信号の前記第３のエッジに応答して出力される内部制御
信号とに応じて新たな内部制御信号を生成し、前記クロ
ック信号の前記第３のエッジとは異なる第４のエッジに
応答して前記新たな内部制御信号を出力する。
【００５４】
【作用】本発明のダイナミックランダムアクセスメモリ
によれば、外部クロック信号のエッジ上での制御信号に
応答して、ダイナミックランダムアクセスメモリの内部
の動作タイミングを制御する内部制御信号が出力され
る。新たな内部制御信号は、外部クロック信号の第３の
エッジ上での制御信号と、その第３のエッジに応答して
出力される内部制御信号とに応じて生成され、その第３
のエッジとは異なる第４のエッジに応じて出力される。
このように、内部制御信号が外部クロック信号のエッジ
に同期して出力されるので、ダイナミックランダムアク
セスメモリの内部の動作タイミングの設計は、外部クロ
ック信号のエッジに同期した離散的なタイミングを規定
すれば足りる。その結果、メモリの動作タイミングの設
計が容易となり、そのメモリの回路規模を縮小すること
ができる。また、内部制御信号を外部クロック信号のエ
ッジを基に生成するので、精度よく生成することができ
る。このため、従来のＲＡＳ／ＣＡＳ方式に比べメモリ
を高速化することができる。
によれば、外部クロック信号のエッジ上での制御信号に
応答して、ダイナミックランダムアクセスメモリの内部
の動作タイミングを制御する内部制御信号が出力され
る。新たな内部制御信号は、外部クロック信号の第３の
エッジ上での制御信号と、その第３のエッジに応答して
出力される内部制御信号とに応じて生成され、その第３
のエッジとは異なる第４のエッジに応じて出力される。
このように、内部制御信号が外部クロック信号のエッジ
に同期して出力されるので、ダイナミックランダムアク
セスメモリの内部の動作タイミングの設計は、外部クロ
ック信号のエッジに同期した離散的なタイミングを規定
すれば足りる。その結果、メモリの動作タイミングの設
計が容易となり、そのメモリの回路規模を縮小すること
ができる。また、内部制御信号を外部クロック信号のエ
ッジを基に生成するので、精度よく生成することができ
る。このため、従来のＲＡＳ／ＣＡＳ方式に比べメモリ
を高速化することができる。
【００５５】本発明のダイナミックランダムアクセスメ
モリのアクセス方法についても同様の効果が得られる。
モリのアクセス方法についても同様の効果が得られる。
【００５６】また、本発明のシステムは、メモリとその
メモリをアクセスする回路とを備えている。その回路は
制御信号をそのメモリに提供し、そのメモリは制御信号
を受け取り、クロック信号のエッジ上での制御信号に応
答して、メモリの内部の動作タイミングを制御する内部
制御信号を出力する。新たな内部制御信号は、クロック
信号の第３のエッジ上での制御信号と、その第３のエッ
ジに応答して出力される内部制御信号とに応じて生成さ
れ、その第３のエッジとは異なる第４のエッジに応じて
出力される。このように、内部制御信号がクロック信号
のエッジに同期して出力されるので、メモリの内部の動
作タイミングの設計は、クロック信号のエッジに同期し
た離散的なタイミングを規定すれば足りる。その結果、
メモリを含むシステムの動作タイミングの設計が容易と
なり、そのメモリを含むシステムの回路規模を縮小する
ことができる。また、内部制御信号をクロック信号のエ
ッジを基に生成するので、精度よく生成することができ
る。このため、従来のＲＡＳ／ＣＡＳ方式に比べメモリ
を高速化することができ、そのメモリを含むシステムを
も高速化することができる。
メモリをアクセスする回路とを備えている。その回路は
制御信号をそのメモリに提供し、そのメモリは制御信号
を受け取り、クロック信号のエッジ上での制御信号に応
答して、メモリの内部の動作タイミングを制御する内部
制御信号を出力する。新たな内部制御信号は、クロック
信号の第３のエッジ上での制御信号と、その第３のエッ
ジに応答して出力される内部制御信号とに応じて生成さ
れ、その第３のエッジとは異なる第４のエッジに応じて
出力される。このように、内部制御信号がクロック信号
のエッジに同期して出力されるので、メモリの内部の動
作タイミングの設計は、クロック信号のエッジに同期し
た離散的なタイミングを規定すれば足りる。その結果、
メモリを含むシステムの動作タイミングの設計が容易と
なり、そのメモリを含むシステムの回路規模を縮小する
ことができる。また、内部制御信号をクロック信号のエ
ッジを基に生成するので、精度よく生成することができ
る。このため、従来のＲＡＳ／ＣＡＳ方式に比べメモリ
を高速化することができ、そのメモリを含むシステムを
も高速化することができる。
【００５７】
【実施例】本発明を実施例について説明する。以下で
は、先ず本実施例の概要を説明し、次にその詳細な説明
を行う ［１］概要 第１図は、ライン３０を介してカラーマップ回路４０に
接続されたカラーモニタ２０を有するシステム環境に用
いられている、本発明のダイナミックビデオＲＡＭ１０
を示している。このシステムでは、カラーマップ回路４
０は、ビデオデータバス５０を介して本発明のビデオＲ
ＡＭ１０に接続されている。ビデオＲＡＭ１０とカラー
マップ回路４０は、ライン７０及び８０を介してシリア
ルポート制御部６０によって制御されている。ビデオＲ
ＡＭ１０は、データバス９０及びアドレスバス１００を
介して図形ハードウエア回路１１０にも接続されてい
る。ランダムポート制御部１２０によって、図形ハード
ウエア回路１１０はライン１３０を介して、ビデオＲＡ
Ｍ１０はライン１４０を介して制御されている。図形ハ
ードウエア回路１１０は、標準バス１７０に接続されて
いるインターフェイス回路１６０にライン１５０を介し
て接続されている。
は、先ず本実施例の概要を説明し、次にその詳細な説明
を行う ［１］概要 第１図は、ライン３０を介してカラーマップ回路４０に
接続されたカラーモニタ２０を有するシステム環境に用
いられている、本発明のダイナミックビデオＲＡＭ１０
を示している。このシステムでは、カラーマップ回路４
０は、ビデオデータバス５０を介して本発明のビデオＲ
ＡＭ１０に接続されている。ビデオＲＡＭ１０とカラー
マップ回路４０は、ライン７０及び８０を介してシリア
ルポート制御部６０によって制御されている。ビデオＲ
ＡＭ１０は、データバス９０及びアドレスバス１００を
介して図形ハードウエア回路１１０にも接続されてい
る。ランダムポート制御部１２０によって、図形ハード
ウエア回路１１０はライン１３０を介して、ビデオＲＡ
Ｍ１０はライン１４０を介して制御されている。図形ハ
ードウエア回路１１０は、標準バス１７０に接続されて
いるインターフェイス回路１６０にライン１５０を介し
て接続されている。
【００５８】本発明のビデオＲＡＭ１０は、カラーモニ
タ２０に実際に表示されている画像を格納する。ビデオ
ＲＡＭ１０内の格納されている情報は、データバス５０
を介してカラーマップ回路４０に順次送られ、モニタ２
０に表示される。シリアルポート制御部６０は、ビデオ
ＲＡＭ１０内に格納されている情報のカラーマップ回路
４０への転送を制御する。
タ２０に実際に表示されている画像を格納する。ビデオ
ＲＡＭ１０内の格納されている情報は、データバス５０
を介してカラーマップ回路４０に順次送られ、モニタ２
０に表示される。シリアルポート制御部６０は、ビデオ
ＲＡＭ１０内に格納されている情報のカラーマップ回路
４０への転送を制御する。
【００５９】カラーモニタ２０に表示する画像を変える
ために、ビデオＲＡＭ１０内に格納されている情報を変
更する場合には、図外のＣＰＵ等からバス１７０を介し
て適宜の命令がインターフェイス回路１６０に送られ、
図形ハードウエア回路１１０内に送達される。ランダム
ポート制御部１２０は、バス１５０から図形ハードウエ
ア回路１１０が受け取った情報に基づいて、ビデオＲＡ
Ｍ１０内に格納されている情報の変更を制御する。変更
する情報のアドレスはアドレスバス１００を介して、変
更のためのデータはバス９０を介してそれぞれ供給され
る。このようにして、ビデオＲＡＭの情報は修正され
て、カラーモニタ２０上の画像を変更することができ
る。
ために、ビデオＲＡＭ１０内に格納されている情報を変
更する場合には、図外のＣＰＵ等からバス１７０を介し
て適宜の命令がインターフェイス回路１６０に送られ、
図形ハードウエア回路１１０内に送達される。ランダム
ポート制御部１２０は、バス１５０から図形ハードウエ
ア回路１１０が受け取った情報に基づいて、ビデオＲＡ
Ｍ１０内に格納されている情報の変更を制御する。変更
する情報のアドレスはアドレスバス１００を介して、変
更のためのデータはバス９０を介してそれぞれ供給され
る。このようにして、ビデオＲＡＭの情報は修正され
て、カラーモニタ２０上の画像を変更することができ
る。
【００６０】第１図に示すシステム環境は説明のための
ものであり、本発明のダイナミックビデオＲＡＭは他の
システムにも使用し得ることは当然に理解されるであろ
う。例えば、カラーマップやカラーモニタを用いる必要
はない。
ものであり、本発明のダイナミックビデオＲＡＭは他の
システムにも使用し得ることは当然に理解されるであろ
う。例えば、カラーマップやカラーモニタを用いる必要
はない。
【００６１】第１２図に示すような単一チップの実施例
では、ランダムポートバスは、１１ビット幅のアドレス
バス１００、１６ビット幅のデータバス９０、及び５ビ
ット幅の制御バス１４０を有している。シリアルポート
バスは、４ビット幅のデータバス５０、及び３ビット幅
の制御バス７０を有している。従って、ビデオＲＡＭ１
０は、３９本のピンと、電源用及び接地用の４本のピン
とを含む合計４４本のピンを有している。しかし、本発
明はこのようなピン数に限定されるものではない。第１
図に示すように、幾つかのこのような単一チップをシス
テム環境に用いることができる。制御バス１４０によっ
て運ばれる／ＣＳ制御イネーブル信号によりどのチップ
がアクセスされるかが選択される。
では、ランダムポートバスは、１１ビット幅のアドレス
バス１００、１６ビット幅のデータバス９０、及び５ビ
ット幅の制御バス１４０を有している。シリアルポート
バスは、４ビット幅のデータバス５０、及び３ビット幅
の制御バス７０を有している。従って、ビデオＲＡＭ１
０は、３９本のピンと、電源用及び接地用の４本のピン
とを含む合計４４本のピンを有している。しかし、本発
明はこのようなピン数に限定されるものではない。第１
図に示すように、幾つかのこのような単一チップをシス
テム環境に用いることができる。制御バス１４０によっ
て運ばれる／ＣＳ制御イネーブル信号によりどのチップ
がアクセスされるかが選択される。
【００６２】アドレスバス１００を介するビデオＲＡＭ
１０のアドレッシング及び操作の３モードがある。それ
らは、（ａ）シリアルデータ転送モード、（ｂ）ベクタ
アドレスモード、（ｃ）イメージアドレスモードであ
る。各モードを以下に説明する。
１０のアドレッシング及び操作の３モードがある。それ
らは、（ａ）シリアルデータ転送モード、（ｂ）ベクタ
アドレスモード、（ｃ）イメージアドレスモードであ
る。各モードを以下に説明する。
【００６３】ａ．シリアルデータ転送モード 第２図に、モニタ２０の画面２００を示す。画面２００
は通常のものであり、例えば、画面を横切る水平行に１
２８０画素と、垂直方向に１０２４本の走査線又はラス
タ線とを備えている。本発明に於いては、画素及び走査
線の構成は任意である。第２図では、部分走査線２１０
が示されている。「部分走査線」とは、ここでは１走査
線中の２５６個の連続する画素として定義される。「ワ
ード」は１６画素である。従って、部分走査線は１６ワ
ードを有している。これは、他のビデオＲＡＭ装置に見
られる従来のイメージモードアドレッシングに対応して
いる。
は通常のものであり、例えば、画面を横切る水平行に１
２８０画素と、垂直方向に１０２４本の走査線又はラス
タ線とを備えている。本発明に於いては、画素及び走査
線の構成は任意である。第２図では、部分走査線２１０
が示されている。「部分走査線」とは、ここでは１走査
線中の２５６個の連続する画素として定義される。「ワ
ード」は１６画素である。従って、部分走査線は１６ワ
ードを有している。これは、他のビデオＲＡＭ装置に見
られる従来のイメージモードアドレッシングに対応して
いる。
【００６４】本発明のビデオＲＡＭ１０は、ランダムポ
ートアドレスバス１００を介してアドレス指定され、シ
リアルポート制御部６０によってライン７０を介してシ
リアルポートデータ転送を行うことができる。第３図に
シリアルデータ転送アドレスを示す。１０２４本の走査
線は１０ビットの走査線フィールドにより選択され、部
分走査線２１０は３ビットの部分走査線フィールドによ
り選択される。シリアルポートデータ転送のアドレッシ
ングには合計１３ビットが必要である。アドレスバス１
００は１１ビット幅しか有していないので、２個のアド
レスが第４図のように送られる。第１の転送は上位アド
レス（ＭＳＡ）であり、第２の転送は下位アドレス（Ｌ
ＳＡ）である。ここでも、本発明に於いてはビット数及
びアドレッシングの構成はこれらに限定されない。
ートアドレスバス１００を介してアドレス指定され、シ
リアルポート制御部６０によってライン７０を介してシ
リアルポートデータ転送を行うことができる。第３図に
シリアルデータ転送アドレスを示す。１０２４本の走査
線は１０ビットの走査線フィールドにより選択され、部
分走査線２１０は３ビットの部分走査線フィールドによ
り選択される。シリアルポートデータ転送のアドレッシ
ングには合計１３ビットが必要である。アドレスバス１
００は１１ビット幅しか有していないので、２個のアド
レスが第４図のように送られる。第１の転送は上位アド
レス（ＭＳＡ）であり、第２の転送は下位アドレス（Ｌ
ＳＡ）である。ここでも、本発明に於いてはビット数及
びアドレッシングの構成はこれらに限定されない。
【００６５】従って、第２図〜第４図は本発明ビデオＲ
ＡＭ１０のシリアルデータ転送モードに於けるアドレッ
シングを示している。
ＡＭ１０のシリアルデータ転送モードに於けるアドレッ
シングを示している。
【００６６】ｂ．ベクタアドレスモード 本発明によれば、ページが画面上で水平方向または垂直
方向にアクセスされ得るベクタアドレッシングのモード
が提供される。これを第５図〜第８図を用いて説明す
る。
方向にアクセスされ得るベクタアドレッシングのモード
が提供される。これを第５図〜第８図を用いて説明す
る。
【００６７】ページは、画素の３２×３２配列によって
定義される。第５図に於いて、ページＰＧ0,0は、３２
本の水平走査線×３２個の水平画素を有している。ペー
ジは他の形態のｍ×ｎ構成であってもよい。第５図のス
クリーンモニタは、３２×４０即ち１２８０のページを
有している。用語「ページコラム」はページの水平位置
であり、用語「ページロウ」はページの垂直位置である
とする。例えば、ページＰＧ31,39では、ページ列は３
９であり、ページ行は３１である。３２列の好ましい実
施例では、ページ列は５ビット幅のアドレスで指定する
ことができる。例えば、ページＰＧ31,0のページ行の値
は１１１１１である。同様に、１２８０画素の好ましい
実施例では、４０個のページ列は１６ビット幅のアドレ
スで指定することができる。
定義される。第５図に於いて、ページＰＧ0,0は、３２
本の水平走査線×３２個の水平画素を有している。ペー
ジは他の形態のｍ×ｎ構成であってもよい。第５図のス
クリーンモニタは、３２×４０即ち１２８０のページを
有している。用語「ページコラム」はページの水平位置
であり、用語「ページロウ」はページの垂直位置である
とする。例えば、ページＰＧ31,39では、ページ列は３
９であり、ページ行は３１である。３２列の好ましい実
施例では、ページ列は５ビット幅のアドレスで指定する
ことができる。例えば、ページＰＧ31,0のページ行の値
は１１１１１である。同様に、１２８０画素の好ましい
実施例では、４０個のページ列は１６ビット幅のアドレ
スで指定することができる。
【００６８】第６図は、個々のページＰＧn,iを示して
いる。用語「ベクタコラム」はページ内でのベクタの水
平方向の位置を示している。例えば、ベクタ６００は垂
直列２内に位置している。用語「ベクタロウ」はページ
内でのベクタの垂直方向の位置を示している。例えば、
ベクタ６１０は行３内に位置している。本発明のベクタ
モードアドレッシング体系に於いては、１個のビット、
即ちＨ／Ｖビットによってベクタが水平ベクタ６１０で
あるのか垂直ベクタ６００であるかが示される。ページ
内のベクタの位置を示すために、５ビットが用いられ
る。例えば、ベクタ６１０に対しては、Ｈ／Ｖビットを
１として水平ベクタを示し、残りの５ビットは０００１
１である。垂直ベクタ６００は、０に設定されたＨ／Ｖ
ビットを有しており、残りの５ビットは０００１０であ
る。
いる。用語「ベクタコラム」はページ内でのベクタの水
平方向の位置を示している。例えば、ベクタ６００は垂
直列２内に位置している。用語「ベクタロウ」はページ
内でのベクタの垂直方向の位置を示している。例えば、
ベクタ６１０は行３内に位置している。本発明のベクタ
モードアドレッシング体系に於いては、１個のビット、
即ちＨ／Ｖビットによってベクタが水平ベクタ６１０で
あるのか垂直ベクタ６００であるかが示される。ページ
内のベクタの位置を示すために、５ビットが用いられ
る。例えば、ベクタ６１０に対しては、Ｈ／Ｖビットを
１として水平ベクタを示し、残りの５ビットは０００１
１である。垂直ベクタ６００は、０に設定されたＨ／Ｖ
ビットを有しており、残りの５ビットは０００１０であ
る。
【００６９】第５図及び第６図に示されたベクタモード
アドレッシング体系は本発明特有のものであり、選択さ
れたページＰＧをアドレスするだけではなく、該ページ
内の垂直又は水平ベクタをアドレスするのにも用いるこ
とができる。
アドレッシング体系は本発明特有のものであり、選択さ
れたページＰＧをアドレスするだけではなく、該ページ
内の垂直又は水平ベクタをアドレスするのにも用いるこ
とができる。
【００７０】従って、第７図に示されている好ましい実
施態様では、必要なページアドレスは、ページ行を示す
５ビットと、ページ列を示す６ビットと、ベクタを示す
５ビットとを有する１６ビットワードである。付加的な
水平／垂直（Ｈ／Ｖ）ビットは、ベクタがページ内で水
平であるのか垂直であるのかを示す。このようにして、
スクリーン２００上の選択されたページに於いて第６図
に示すベクタ６００又は６１０のような特定のベクタを
アドレスすることができる。
施態様では、必要なページアドレスは、ページ行を示す
５ビットと、ページ列を示す６ビットと、ベクタを示す
５ビットとを有する１６ビットワードである。付加的な
水平／垂直（Ｈ／Ｖ）ビットは、ベクタがページ内で水
平であるのか垂直であるのかを示す。このようにして、
スクリーン２００上の選択されたページに於いて第６図
に示すベクタ６００又は６１０のような特定のベクタを
アドレスすることができる。
【００７１】第１図に示すアドレスバス１００は１１ビ
ット幅であるので、図形ハードウエア回路１１０は、第
７図のベクタアドレスを２回の別々の転送として出力す
る。第８図に示すように、第１の転送は上位アドレス
（ＭＳＡ）であり、第２の転送は下位アドレス（ＬＳ
Ａ）である。
ット幅であるので、図形ハードウエア回路１１０は、第
７図のベクタアドレスを２回の別々の転送として出力す
る。第８図に示すように、第１の転送は上位アドレス
（ＭＳＡ）であり、第２の転送は下位アドレス（ＬＳ
Ａ）である。
【００７２】第５図〜第８図は本発明の教示による１実
施例を示したものであり、ベクタモードアドレッシング
を行うためには他の態様のビット配列及びアドレス構成
であってもよいのは当然である。
施例を示したものであり、ベクタモードアドレッシング
を行うためには他の態様のビット配列及びアドレス構成
であってもよいのは当然である。
【００７３】ｃ．イメージアドレスモード 本発明は、第９図〜第１１図に示すようなイメージモー
ドアドレッシングをも行うことができる。走査線をスク
リーン２００上で位置決めするためには、１０２４本の
水平走査線を有する図示の実施例の場合には１０ビット
が必要である。走査線は、ラスタ走査表示装置上の完全
な走査線を形成する連続した画素の組として定義され
る。１走査線には、８０個の１６ビットワードがある。
従って、所定の走査線内でワードを示すためには７ビッ
トが必要である。それ故、第１０図に示すイメージアド
レスは、走査線を示す１０ビットと、該走査線内のワー
ドを示す７ビットとを有している。本発明のビデオＲＡ
Ｍの構成の故に、第１図に示すアドレスバス１００は１
１ビットに制限され、従って、第１１図に示すように、
イメージアドレスはＭＳＡサイクル及びＬＳＡサイクル
中に転送される。
ドアドレッシングをも行うことができる。走査線をスク
リーン２００上で位置決めするためには、１０２４本の
水平走査線を有する図示の実施例の場合には１０ビット
が必要である。走査線は、ラスタ走査表示装置上の完全
な走査線を形成する連続した画素の組として定義され
る。１走査線には、８０個の１６ビットワードがある。
従って、所定の走査線内でワードを示すためには７ビッ
トが必要である。それ故、第１０図に示すイメージアド
レスは、走査線を示す１０ビットと、該走査線内のワー
ドを示す７ビットとを有している。本発明のビデオＲＡ
Ｍの構成の故に、第１図に示すアドレスバス１００は１
１ビットに制限され、従って、第１１図に示すように、
イメージアドレスはＭＳＡサイクル及びＬＳＡサイクル
中に転送される。
【００７４】上述のように、アドレスバス１００には３
種類のアドレッシングモードが発生する。これら３種の
モードは、シリアルデータ転送（第２図〜第４図）、ベ
クタモードアドレッシング（第５図〜第８図）、及びイ
メージモードアドレッシング（第９図〜第１１図）であ
り、本発明のビデオＲＡＭ１０はこれらの３モードに於
いて動作するようにされている。シリアルデータ転送に
よって、ＲＡＭ１０内部に於いてランダムシリアルポー
ト情報転送が行われる。ベクタモード及びイメージモー
ドは、ＲＡＭ１０内に格納されている情報に対する変更
を行うことを許容する。
種類のアドレッシングモードが発生する。これら３種の
モードは、シリアルデータ転送（第２図〜第４図）、ベ
クタモードアドレッシング（第５図〜第８図）、及びイ
メージモードアドレッシング（第９図〜第１１図）であ
り、本発明のビデオＲＡＭ１０はこれらの３モードに於
いて動作するようにされている。シリアルデータ転送に
よって、ＲＡＭ１０内部に於いてランダムシリアルポー
ト情報転送が行われる。ベクタモード及びイメージモー
ドは、ＲＡＭ１０内に格納されている情報に対する変更
を行うことを許容する。
【００７５】ｄ．チップ構成 第１２図に、本発明のビデオＲＡＭ１０をディスクリー
ト単一集積回路チップとして示す。第１図に戻って、Ｒ
ＡＭ１０のランダムポートサイド１２００は次のような
ピン構成を有している。
ト単一集積回路チップとして示す。第１図に戻って、Ｒ
ＡＭ１０のランダムポートサイド１２００は次のような
ピン構成を有している。
【００７６】アドレスバス１００（１１ピン） データバス９０（１６ピン） ／ＣＳ…チップ選択 Ｖ／Ｉ…ベクタ／イメージ選択 Ｒ／Ｗ…リード／ライト選択 ／ＲＦＲＳＨ…リフレッシュ ＲＣＬＫ…ランダムポートクロック ビデオＲＡＭ１０のシリアルポートサイド１２１０に
は、次のピンが指定されている。
は、次のピンが指定されている。
【００７７】ＳＣＬＫ…シリアルクロック ／ＳＯＥ…シリアル出力イネーブル ／ＬＯＡＤ…ロード信号 データバス（４ピン） 更に、２本の電源ピン（Ｖｃｃ）及び２本の接地ピン
（Ｖｓｓ）が必要である。チップ選択信号／ＣＳは選択
すべきチップを選択する。例えば、第１図に於いて、シ
ステム内に配されるチップ１０の数は限定されない。１
６個のチップが必要な場合には、ランダムポート制御部
１２０により適宜の／ＣＳピンがアクティブにされる。
（Ｖｓｓ）が必要である。チップ選択信号／ＣＳは選択
すべきチップを選択する。例えば、第１図に於いて、シ
ステム内に配されるチップ１０の数は限定されない。１
６個のチップが必要な場合には、ランダムポート制御部
１２０により適宜の／ＣＳピンがアクティブにされる。
【００７８】前述のように、ベクタ／イメージ信号Ｖ／
Ｉによってそのチップがベクタモードでアドレス指定さ
れているか又はイメージモードでアクセス指定されてい
るかが示される。本実施例では、Ｖ／Ｉ信号がハイの
時、該チップはベクタモードであり、Ｖ／Ｉ信号がロー
の時、イメージモードが実行される。
Ｉによってそのチップがベクタモードでアドレス指定さ
れているか又はイメージモードでアクセス指定されてい
るかが示される。本実施例では、Ｖ／Ｉ信号がハイの
時、該チップはベクタモードであり、Ｖ／Ｉ信号がロー
の時、イメージモードが実行される。
【００７９】リード／ライト信号Ｒ／Ｗを説明する。Ｒ
／Ｗがハイの場合、チップ１０はリードモードであり、
データはデータバス９０上に現れる。Ｒ／Ｗがローの場
合、チップ１０はライトモードであり、データはチップ
１０内のメモリに書き込まれる。チップ１０内では次の
ような動作モードが行われる。
／Ｗがハイの場合、チップ１０はリードモードであり、
データはデータバス９０上に現れる。Ｒ／Ｗがローの場
合、チップ１０はライトモードであり、データはチップ
１０内のメモリに書き込まれる。チップ１０内では次の
ような動作モードが行われる。
【００８０】
【表１】
【００８１】ランダムポートクロックＲＣＬＫはチップ
１０に供給される単一クロック信号である。チップ１０
の内部のランダムポートの動作の全てはこのクロック信
号に同期しており、それに基づいている。これはランダ
ムポートに対する唯一のクロック信号であり、好ましく
は１ＭＨｚである。
１０に供給される単一クロック信号である。チップ１０
の内部のランダムポートの動作の全てはこのクロック信
号に同期しており、それに基づいている。これはランダ
ムポートに対する唯一のクロック信号であり、好ましく
は１ＭＨｚである。
【００８２】ランダムポートアドレスバス１００上のア
ドレス信号は、シリアルデータ転送のためには第４図に
示すような、ベクタモードアドレッシングのためには第
８図に示すような、そしてイメージモードアドレッシン
グのためには第１１図に示すようなＭＳＡアドレス及び
ＬＳＡアドレスのためのビットアドレスを運ぶ。
ドレス信号は、シリアルデータ転送のためには第４図に
示すような、ベクタモードアドレッシングのためには第
８図に示すような、そしてイメージモードアドレッシン
グのためには第１１図に示すようなＭＳＡアドレス及び
ＬＳＡアドレスのためのビットアドレスを運ぶ。
【００８３】ランダムポートデータバス９０上に現れる
データは、１６個のパラレルビットであり、下記第２表
に示す２組のデータＤＩＮ１及びＤＩＮ２としてチップ
１０に供給される。
データは、１６個のパラレルビットであり、下記第２表
に示す２組のデータＤＩＮ１及びＤＩＮ２としてチップ
１０に供給される。
【００８４】
【表２】
【００８５】ここで、ＤＲは描画ルールを、Ｈ／Ｖは水
平／垂直を示す。
平／垂直を示す。
【００８６】ランダムポート制御部１２０から本発明の
ビデオＲＡＭ１０には、内部リフレッシユ信号として用
いられる／ＲＦＲＳＨも送られてきている。
ビデオＲＡＭ１０には、内部リフレッシユ信号として用
いられる／ＲＦＲＳＨも送られてきている。
【００８７】また、本発明のビデオＲＡＭ１０は、シリ
アルポート制御バス７０を介してシリアルポート制御部
６０から制御信号を受け取る。ＳＣＬＫ信号は単一シリ
アルポートクロックであり、／ＳＯＥはシリアル出力イ
ネーブル信号である。／ＳＯＥがローの時、シリアルリ
ードデータがデータバス５０上に現れる。／ＬＯＡＤは
データロード信号である。本発明では、シリアルポート
にデータを転送するために、シリアルポート１２１０で
は単一のクロックのみを用いる。
アルポート制御バス７０を介してシリアルポート制御部
６０から制御信号を受け取る。ＳＣＬＫ信号は単一シリ
アルポートクロックであり、／ＳＯＥはシリアル出力イ
ネーブル信号である。／ＳＯＥがローの時、シリアルリ
ードデータがデータバス５０上に現れる。／ＬＯＡＤは
データロード信号である。本発明では、シリアルポート
にデータを転送するために、シリアルポート１２１０で
は単一のクロックのみを用いる。
【００８８】第１２図に示す２本のＶｃｃピンは、本実
施例では＋５Ｖの電力を供給する。Ｖｓｓは２本の接地
ピンである。本発明に於いては、２本以上又はそれ以下
の電源用及び接地用のピンを用いてもよい。
施例では＋５Ｖの電力を供給する。Ｖｓｓは２本の接地
ピンである。本発明に於いては、２本以上又はそれ以下
の電源用及び接地用のピンを用いてもよい。
【００８９】第１２図に示す単一集積チップは、ランダ
ムポート１２００及びシリアルポート１２１０中に、Ｒ
ＡＭを３種の動作モード（シリアルデータ転送、ベクタ
アドレッシング、及びイメージアドレッシング）で動作
させるために必要な回路の全てを有している。ランダム
ポートは、ＲＡＭを各モードで動作させる制御イネーブ
ルの複数組の１つをバス１４０を介して受け取ることに
よって制御される。そして、単一クロックＲＣＬＫの供
給は、選択された動作モードの実行に必要な内部制御イ
ネーブルの発生に使用される。
ムポート１２００及びシリアルポート１２１０中に、Ｒ
ＡＭを３種の動作モード（シリアルデータ転送、ベクタ
アドレッシング、及びイメージアドレッシング）で動作
させるために必要な回路の全てを有している。ランダム
ポートは、ＲＡＭを各モードで動作させる制御イネーブ
ルの複数組の１つをバス１４０を介して受け取ることに
よって制御される。そして、単一クロックＲＣＬＫの供
給は、選択された動作モードの実行に必要な内部制御イ
ネーブルの発生に使用される。
【００９０】第１２図に示す各ピンに現れる信号につい
ては、本発明のビデオＲＡＭ１０の内部構成及び動作に
ついての下記の説明に於いて説明する。ピンの数及び選
択は好ましい実施態様を示したものであって、本発明に
於いては他の態様とすることもできることに注意された
い。
ては、本発明のビデオＲＡＭ１０の内部構成及び動作に
ついての下記の説明に於いて説明する。ピンの数及び選
択は好ましい実施態様を示したものであって、本発明に
於いては他の態様とすることもできることに注意された
い。
【００９１】［２］詳細な説明 以下に、本発明ビデオＲＡＭの実施例の内部構成及び動
作を説明する。個々のレジスタ回路、ラッチ回路、シフ
ト回路等のそれ自体の動作及び構成は従来のものと同様
である。しかし、それらが組み合わされた回路構成は独
特のものである。その好ましい配置を説明するが、本発
明の教示により他の配置とすることも可能である。
作を説明する。個々のレジスタ回路、ラッチ回路、シフ
ト回路等のそれ自体の動作及び構成は従来のものと同様
である。しかし、それらが組み合わされた回路構成は独
特のものである。その好ましい配置を説明するが、本発
明の教示により他の配置とすることも可能である。
【００９２】ａ．シリアルポートサイド１２１０の構成 複数のメモリブロック１３００を含む本発明のダイナミ
ックビデオＲＡＭ１０を第１３図に示す。本実施例で
は、各メモリブロック１３００は、１６０メモリセル×
１０２４メモリセルを有している。１個のチップには８
個のメモリブロックが設けられているので、全部で１３
１０７２０メモリセルがある。このメモリセルの数は任
意である。
ックビデオＲＡＭ１０を第１３図に示す。本実施例で
は、各メモリブロック１３００は、１６０メモリセル×
１０２４メモリセルを有している。１個のチップには８
個のメモリブロックが設けられているので、全部で１３
１０７２０メモリセルがある。このメモリセルの数は任
意である。
【００９３】メモリブロック１３００の出力はライン１
３０２を介して複数のダイナミックラッチ１３０４に与
えられる。各ダイナミックラッチ１３０４は、その対応
して接続されているメモリブロック１３００から読み出
される３２ビットの情報を記憶する。従って、８個のラ
ッチによって２５６ビット又は１個の部分走査線が保持
される。各ダイナミックラッチ１３０４の出力は接続ラ
イン１３０８を介して対応するシリアルデータポートレ
ジスタ１３０６に与えられる。各シリアルデータポート
レジスタ１３０６は３２ビットのレジスタを有してお
り、各レジスタは、第１図に示すように例えばカラーマ
ップ４０に供給するためにデータバス５０に４ビットを
シリアルに供給することができる。シリアルポート制御
部６０からの制御信号７０はシリアルステートマシン１
３１４に供給される。シリアルステートマシン１３１４
は、ダイナミックラッチ１３０４からの情報の逐次読み
出しを制御するために、ライン１３１６を介してシリア
ルデータポート１３０６に接続されている。
３０２を介して複数のダイナミックラッチ１３０４に与
えられる。各ダイナミックラッチ１３０４は、その対応
して接続されているメモリブロック１３００から読み出
される３２ビットの情報を記憶する。従って、８個のラ
ッチによって２５６ビット又は１個の部分走査線が保持
される。各ダイナミックラッチ１３０４の出力は接続ラ
イン１３０８を介して対応するシリアルデータポートレ
ジスタ１３０６に与えられる。各シリアルデータポート
レジスタ１３０６は３２ビットのレジスタを有してお
り、各レジスタは、第１図に示すように例えばカラーマ
ップ４０に供給するためにデータバス５０に４ビットを
シリアルに供給することができる。シリアルポート制御
部６０からの制御信号７０はシリアルステートマシン１
３１４に供給される。シリアルステートマシン１３１４
は、ダイナミックラッチ１３０４からの情報の逐次読み
出しを制御するために、ライン１３１６を介してシリア
ルデータポート１３０６に接続されている。
【００９４】従って、ダイナミックラッチ１３０４、シ
リアルデータポート１３０６、及びシリアルステートマ
シン１３１４により、本発明のビデオＲＡＭ１０のシリ
アルポートサイド１２１０が構成される。
リアルデータポート１３０６、及びシリアルステートマ
シン１３１４により、本発明のビデオＲＡＭ１０のシリ
アルポートサイド１２１０が構成される。
【００９５】ｂ．ランダムポートサイド１２００の構成 ランダムポートサイド１２００は、ランダムポートアド
レスバス１００に接続され、更にライン１３２２（８ビ
ット）及びライン１３２４（５ビット）を介してメモリ
ブロック１３００に接続されたアドレスレジスタ１３２
０を有している。また、アドレスレジスタ１３２０は、
ライン１３２６（３ビット）を介してブロックデコード
回路１３３０に、ライン１３３４を介してライトマスク
１３３６及び出力制御回路１３３８にも接続されてい
る。ブロックデコード回路１３３０はライン１３３２を
介してメモリブロック１３００に接続されている。
レスバス１００に接続され、更にライン１３２２（８ビ
ット）及びライン１３２４（５ビット）を介してメモリ
ブロック１３００に接続されたアドレスレジスタ１３２
０を有している。また、アドレスレジスタ１３２０は、
ライン１３２６（３ビット）を介してブロックデコード
回路１３３０に、ライン１３３４を介してライトマスク
１３３６及び出力制御回路１３３８にも接続されてい
る。ブロックデコード回路１３３０はライン１３３２を
介してメモリブロック１３００に接続されている。
【００９６】データレジスタ１３４０はデータバス９０
に接続され、更に、ライン１３４２（Ｈ／Ｖビット）を
介してメモリブロック１３００に、ライン１３４４（Ｓ
ＴＡＲＴ、５ビット）及びライン１３４６（ＳＴＯＰ、
５ビット）を介してライトマスク１３３６に接続されて
いる。ライトマスク１３３６は、ライン１３４８（３２
ビット）を介してメモリブロック１３００に接続されて
いる。データレジスタ１３４０は、ライン１３５０（４
ビット）及びライン１３５２（１６ビット）を介して描
画ルール回路１３５４にも接続されている。描画ルール
回路１３５４は、ライン１３５６（３２ビット）を介し
てメモリブロック１３００に接続されている。
に接続され、更に、ライン１３４２（Ｈ／Ｖビット）を
介してメモリブロック１３００に、ライン１３４４（Ｓ
ＴＡＲＴ、５ビット）及びライン１３４６（ＳＴＯＰ、
５ビット）を介してライトマスク１３３６に接続されて
いる。ライトマスク１３３６は、ライン１３４８（３２
ビット）を介してメモリブロック１３００に接続されて
いる。データレジスタ１３４０は、ライン１３５０（４
ビット）及びライン１３５２（１６ビット）を介して描
画ルール回路１３５４にも接続されている。描画ルール
回路１３５４は、ライン１３５６（３２ビット）を介し
てメモリブロック１３００に接続されている。
【００９７】出力制御回路１３３８はランダムポートデ
ータバス９０に接続されており、ライン１３５８によっ
てメモリブロック１３００にも接続されている。ライン
１３５８にはデスティネーションラッチ１３６０も接続
されており、デスティネーションラッチ１３６０は、ラ
イン１３６２（３２ビット）を介して描画ルール回路１
３５４に、ライン１３６４を介してランダムステートマ
シン１３６６に接続されている。ランダムステートマシ
ン１３６６は、ランダムポートコントロールバス１４０
よりランダムポート制御入力信号を受け取る。
ータバス９０に接続されており、ライン１３５８によっ
てメモリブロック１３００にも接続されている。ライン
１３５８にはデスティネーションラッチ１３６０も接続
されており、デスティネーションラッチ１３６０は、ラ
イン１３６２（３２ビット）を介して描画ルール回路１
３５４に、ライン１３６４を介してランダムステートマ
シン１３６６に接続されている。ランダムステートマシ
ン１３６６は、ランダムポートコントロールバス１４０
よりランダムポート制御入力信号を受け取る。
【００９８】従って、アドレスレジスタ１３２０、ブロ
ックデコード回路１３３０、データレジスタ１３４０、
ライトマスク１３３６、出力制御部１３３８、描画ルー
ル回路１３５４、デスティネーションラッチ１３６０、
及びランダムステートマシン１３６６によって、本発明
のビデオＲＡＭのランダムポートサイド１２００が構成
される。ランダムポートサイドの構成はこれに限定され
るものではなく、他の構成とすることもできる。例え
ば、デスティネーションラッチ１３６０をストローブさ
れた組合せ論理を用いて設計し、格納されているビデオ
情報を供給又は保持するようにすることもできる。
ックデコード回路１３３０、データレジスタ１３４０、
ライトマスク１３３６、出力制御部１３３８、描画ルー
ル回路１３５４、デスティネーションラッチ１３６０、
及びランダムステートマシン１３６６によって、本発明
のビデオＲＡＭのランダムポートサイド１２００が構成
される。ランダムポートサイドの構成はこれに限定され
るものではなく、他の構成とすることもできる。例え
ば、デスティネーションラッチ１３６０をストローブさ
れた組合せ論理を用いて設計し、格納されているビデオ
情報を供給又は保持するようにすることもできる。
【００９９】ｃ．シリアルポートサイド１２１０の動作 本発明のダイナミックビデオＲＡＭの動作を、メモリブ
ロック１３００内の情報を送り出して第１図のカラーモ
ニタ２０上に画像を形成するシリアルデータ転送モード
の動作について先ず説明する。この走査線転送動作モー
ドは、第２図〜第４図に示したアドレッシング技法を用
いている。
ロック１３００内の情報を送り出して第１図のカラーモ
ニタ２０上に画像を形成するシリアルデータ転送モード
の動作について先ず説明する。この走査線転送動作モー
ドは、第２図〜第４図に示したアドレッシング技法を用
いている。
【０１００】第１８図のタイミングチャートでは、ＲＣ
ＬＫ、／ＣＳ、Ｖ／Ｉ及びＲ／Ｗの各イネーブルが制御
バス１４０によってランダムポート制御部１２０から供
給される。アドレスＡＤＤはバス１００を介して図形ハ
ードウエア回路１１０から供給されている。／ＣＳ信号
はどのビデオＲＡＭチップ１０をアクティブにするのか
を選択する。このシリアルデータ転送の動作モードで
は、Ｒ／Ｗビットがハイであって、メモリブロック１３
００の読出しが行われる。シリアルデータ転送の場合に
は、第１８図に示すようにハイに設定されたＶ／Ｉビッ
ト（第１表参照）が選択されると、第１表に示すように
ベクタモードが選択される。従って、メモリブロック１
３００からダイナミックラッチ１３０４へ転送されるデ
ータのアドレス（ＭＳＡ及びＬＳＡ）はバス１００に含
まれる（第４図参照）。第１８図に示す第１の時間間隔
（時間１８００及び１８１０）の間に、単一のクロック
信号ＲＣＬＫによりランダムステートマシン１３６６は
アドレス（ＭＳＡ及びＬＳＡ）をアドレスレジスタ１３
２０に入力するようにする。メモリブロック１３００の
内容がカラーマップ４０にシリアルに供給されるように
該メモリブロックを読み出す場合には、スクリーンリフ
レッシュのための選択された部分走査線の転送は次のよ
うにして起こる。８個のメモリブロック１３００の各々
からの情報の３２ビットは、ライン１３０２を介してダ
イナミックラッチ１３０４によって読み取られる。ダイ
ナミックラッチ１３０４は、ラインＥＮ−ＤＬを介して
ランダムステートマシン１３６６から、メモリブロック
からデータを読み取るべき旨を示す信号を受け取る。８
個のダイナミックラッチの全てがそのようにイネーブル
され、２５６ビットの部分走査線のための３２ビットを
各々が読み取る。読み取りの後、ＥＮ−ＤＬは適宜に活
性化され、読み出された情報はライン１３０８を通じて
シリアルデータポート１３０６に送られる。また、これ
は、８個のシリアルシフトレジスタの各々のための情報
の３２ビット情報の並列転送である。シリアルデータポ
ート１３０６はシフトレジスタによって構成されてい
る。また、８個のシリアルデータポート１３０６の各々
は、シリアルステートマシン１３１４及びシリアルクロ
ックＳＣＬＫの制御下にある。ラインＳＬを介してシリ
アルデータポート１３０６がイネーブルされると、各ク
ロック信号は所定のシリアルデータポート１３０６から
データバス５０に４ビットを転送する。
ＬＫ、／ＣＳ、Ｖ／Ｉ及びＲ／Ｗの各イネーブルが制御
バス１４０によってランダムポート制御部１２０から供
給される。アドレスＡＤＤはバス１００を介して図形ハ
ードウエア回路１１０から供給されている。／ＣＳ信号
はどのビデオＲＡＭチップ１０をアクティブにするのか
を選択する。このシリアルデータ転送の動作モードで
は、Ｒ／Ｗビットがハイであって、メモリブロック１３
００の読出しが行われる。シリアルデータ転送の場合に
は、第１８図に示すようにハイに設定されたＶ／Ｉビッ
ト（第１表参照）が選択されると、第１表に示すように
ベクタモードが選択される。従って、メモリブロック１
３００からダイナミックラッチ１３０４へ転送されるデ
ータのアドレス（ＭＳＡ及びＬＳＡ）はバス１００に含
まれる（第４図参照）。第１８図に示す第１の時間間隔
（時間１８００及び１８１０）の間に、単一のクロック
信号ＲＣＬＫによりランダムステートマシン１３６６は
アドレス（ＭＳＡ及びＬＳＡ）をアドレスレジスタ１３
２０に入力するようにする。メモリブロック１３００の
内容がカラーマップ４０にシリアルに供給されるように
該メモリブロックを読み出す場合には、スクリーンリフ
レッシュのための選択された部分走査線の転送は次のよ
うにして起こる。８個のメモリブロック１３００の各々
からの情報の３２ビットは、ライン１３０２を介してダ
イナミックラッチ１３０４によって読み取られる。ダイ
ナミックラッチ１３０４は、ラインＥＮ−ＤＬを介して
ランダムステートマシン１３６６から、メモリブロック
からデータを読み取るべき旨を示す信号を受け取る。８
個のダイナミックラッチの全てがそのようにイネーブル
され、２５６ビットの部分走査線のための３２ビットを
各々が読み取る。読み取りの後、ＥＮ−ＤＬは適宜に活
性化され、読み出された情報はライン１３０８を通じて
シリアルデータポート１３０６に送られる。また、これ
は、８個のシリアルシフトレジスタの各々のための情報
の３２ビット情報の並列転送である。シリアルデータポ
ート１３０６はシフトレジスタによって構成されてい
る。また、８個のシリアルデータポート１３０６の各々
は、シリアルステートマシン１３１４及びシリアルクロ
ックＳＣＬＫの制御下にある。ラインＳＬを介してシリ
アルデータポート１３０６がイネーブルされると、各ク
ロック信号は所定のシリアルデータポート１３０６から
データバス５０に４ビットを転送する。
【０１０１】このデータの転送は次のようにして行われ
る。シリアルステートマシン１３１４は、シリアルクロ
ックパルスＳＣＬＫをカウントするカウンタを備えてい
る。従って、ＳＣＬＫのパルスが入来する毎にそれらは
シリアルデータポート１３０６に送られ、該ポートはそ
のようなパルスが８個与えられることによって、記憶し
ている３２ビットを１度に４ビットずつビデオデータバ
ス５０に出力する。そして、次の８個のＳＣＬＫパルス
によって次のメモリブロック部分からの３２ビットがビ
デオデータバス５０に出力される。このようにして、シ
リアルステートマシン１３１４は、シリアルデータポー
ト１３０６から、１個の部分走査線が出力されるまで、
格納されているデータを各シリアルデータポート１３０
６から出力するようにさせる。部分走査線が出力される
と、シリアルポートコントロールバス７０を介して／Ｌ
ＯＡＤ信号がシリアルステートマシン１３１４に与えら
れ、シリアルデータポート１３０６の全てに次の部分走
査線のためのデータをダイナミックラッチ１３０４から
ロードするようライン１３１６を介して指令が与えられ
る。シリアルデータポート１３０６に入力される／ＳＯ
Ｅによって、マルチプレクサは、一時に４ビットの情報
をカラーマップ４０に供給するようにされる。
る。シリアルステートマシン１３１４は、シリアルクロ
ックパルスＳＣＬＫをカウントするカウンタを備えてい
る。従って、ＳＣＬＫのパルスが入来する毎にそれらは
シリアルデータポート１３０６に送られ、該ポートはそ
のようなパルスが８個与えられることによって、記憶し
ている３２ビットを１度に４ビットずつビデオデータバ
ス５０に出力する。そして、次の８個のＳＣＬＫパルス
によって次のメモリブロック部分からの３２ビットがビ
デオデータバス５０に出力される。このようにして、シ
リアルステートマシン１３１４は、シリアルデータポー
ト１３０６から、１個の部分走査線が出力されるまで、
格納されているデータを各シリアルデータポート１３０
６から出力するようにさせる。部分走査線が出力される
と、シリアルポートコントロールバス７０を介して／Ｌ
ＯＡＤ信号がシリアルステートマシン１３１４に与えら
れ、シリアルデータポート１３０６の全てに次の部分走
査線のためのデータをダイナミックラッチ１３０４から
ロードするようライン１３１６を介して指令が与えられ
る。シリアルデータポート１３０６に入力される／ＳＯ
Ｅによって、マルチプレクサは、一時に４ビットの情報
をカラーマップ４０に供給するようにされる。
【０１０２】本発明によれば、シリアルポートを他の構
成とすることもできる。シリアルポートをランダムポー
トとは非同期とし、チップ１０が他の動作をしている間
にバス５０を介してデータを転送するようにすることも
できる。
成とすることもできる。シリアルポートをランダムポー
トとは非同期とし、チップ１０が他の動作をしている間
にバス５０を介してデータを転送するようにすることも
できる。
【０１０３】ｄ．ランダムポートサイド１２００の動作 ダイナミックビデオＲＡＭ１０のランダムポート１２０
０の動作を説明する。用語「描画ルール」は、メモリブ
ロック１３００に書き込む際の「ソース」と「ディステ
ィネーション」とを組み合わせる論理演算子であるとす
る。本実施例では、描画ルールは下記第３表のように決
められている。
０の動作を説明する。用語「描画ルール」は、メモリブ
ロック１３００に書き込む際の「ソース」と「ディステ
ィネーション」とを組み合わせる論理演算子であるとす
る。本実施例では、描画ルールは下記第３表のように決
められている。
【０１０４】
【表３】
【０１０５】第３表の説明は後で行う。更に、本発明で
は、ＤＩＮ１及びＤＩＮ２と称する２個のデータサイク
ルを用いる。第１４図では、ＤＩＮ１及びＤＩＮ２はイ
メージモードのためのものとして示されている。第１５
図では、ＤＩＮ１及びＤＩＮ２はベクタモードのための
ものとして示されている。
は、ＤＩＮ１及びＤＩＮ２と称する２個のデータサイク
ルを用いる。第１４図では、ＤＩＮ１及びＤＩＮ２はイ
メージモードのためのものとして示されている。第１５
図では、ＤＩＮ１及びＤＩＮ２はベクタモードのための
ものとして示されている。
【０１０６】本発明によれば、描画ルールの機能はダイ
ナミックビデオＲＡＭチップ１０内に直接設けられてい
る。これにより、メモリブロック１３００内でのデータ
の変更が速くなる。従来のビデオＲＡＭの設計によれ
ば、メモリブロック内の情報をビデオＲＡＭチップから
読み出し、他のチップ又は回路で変更する必要がある。
チップ外で変更された後にメモリブロック内に再び書き
込まれるので、処理が遅い。
ナミックビデオＲＡＭチップ１０内に直接設けられてい
る。これにより、メモリブロック１３００内でのデータ
の変更が速くなる。従来のビデオＲＡＭの設計によれ
ば、メモリブロック内の情報をビデオＲＡＭチップから
読み出し、他のチップ又は回路で変更する必要がある。
チップ外で変更された後にメモリブロック内に再び書き
込まれるので、処理が遅い。
【０１０７】本実施例では、最大３２個の画素を１回の
処理で変更することができる。従来の手法はイメージモ
ードを用いるものであったのに対して、本発明では、所
定ページ内の水平又は垂直ベクタを所定の描画ルールに
従って修正し、変更することができる。この特徴によっ
て、メモリブロック内の情報の変更するための時間を極
めて速くすることができる。例えば、従来の手法でスク
リーン２００の垂直線を変更する場合には、その垂直線
に対応する１個のビットを変更するために多数の水平走
査線をメモリから読み出さなければならない。本発明に
よれば、１個の垂直ベクタのみをアクセスして変更すれ
ば良いので、従来の手法に比べてシステム性能を飛躍的
に改善することができる。現在のビデオＲＡＭでは毎秒
３０万〜７０万のベクタを処理することができるものと
見積られている。本発明によれば、毎秒４００万の水平
又は垂直ベクタを処理することができる。
処理で変更することができる。従来の手法はイメージモ
ードを用いるものであったのに対して、本発明では、所
定ページ内の水平又は垂直ベクタを所定の描画ルールに
従って修正し、変更することができる。この特徴によっ
て、メモリブロック内の情報の変更するための時間を極
めて速くすることができる。例えば、従来の手法でスク
リーン２００の垂直線を変更する場合には、その垂直線
に対応する１個のビットを変更するために多数の水平走
査線をメモリから読み出さなければならない。本発明に
よれば、１個の垂直ベクタのみをアクセスして変更すれ
ば良いので、従来の手法に比べてシステム性能を飛躍的
に改善することができる。現在のビデオＲＡＭでは毎秒
３０万〜７０万のベクタを処理することができるものと
見積られている。本発明によれば、毎秒４００万の水平
又は垂直ベクタを処理することができる。
【０１０８】この高速化は後述のようにベクタライトモ
ードを設けることに基づいている。ベクタライトモード
に於いて、第８図のＭＳＡアドレス及びＬＳＡアドレス
は、アドレスレジスタ１３２０内に逐次にロードされ
る。これを第１９図のタイミングチャートに示す。ここ
では、／ＣＳが適切なチップを選択し、Ｖ／Ｉリードは
ベクタモードを選択するためにハイであり、Ｒ／Ｗは書
込みを行うためにローである。従って、アドレス（第８
図）のＭＳＡ及びＬＳＡはアドレスレジスタ１３２０に
ロードされ、描画ルール、ＳＴＡＲＴ、及びＳＴＯＰ
（第１５図）はランダムポートデータバス９０を介して
データレジスタ１３４０にロードされる。ベクタアドレ
ス（ＭＳＡ及びＬＳＡ）並びにデータ（ＤＩＮ１）は第
１の時間間隔の間に供給される。
ードを設けることに基づいている。ベクタライトモード
に於いて、第８図のＭＳＡアドレス及びＬＳＡアドレス
は、アドレスレジスタ１３２０内に逐次にロードされ
る。これを第１９図のタイミングチャートに示す。ここ
では、／ＣＳが適切なチップを選択し、Ｖ／Ｉリードは
ベクタモードを選択するためにハイであり、Ｒ／Ｗは書
込みを行うためにローである。従って、アドレス（第８
図）のＭＳＡ及びＬＳＡはアドレスレジスタ１３２０に
ロードされ、描画ルール、ＳＴＡＲＴ、及びＳＴＯＰ
（第１５図）はランダムポートデータバス９０を介して
データレジスタ１３４０にロードされる。ベクタアドレ
ス（ＭＳＡ及びＬＳＡ）並びにデータ（ＤＩＮ１）は第
１の時間間隔の間に供給される。
【０１０９】第２０図に、ベクタライト、ページモード
のためのタイミングを示す。ここでは、ＭＳＡは同じま
まであるが、ＬＳＡ及びＤＩＮについては、時刻２００
０及び２０１０に於いてＬＳＡが、時刻２０２０及び２
０３０に於いてＤＩＮ１が変えられる。第８図のページ
ロウ、ページコラム及びベクタ識別を有するＭＳＡアド
レス及びＬＳＡアドレスは、アドレスレジスタ１３２０
内に格納される。ライン１３２２を経て８ビットの出力
が供給されて、メモリブロック１３００のメモリロウを
アドレスする。５ビットはライン１３２４を介して供給
されメモリブロック１３００のメモリコラムをアドレス
し、残りの３ビットはライン１３２６を介してブロック
デコード回路部１３３０に供給される。ブロックデコー
ド回路部１３３０は、８個のメモリブロック１３００の
１個を選択的にアクティブにするための、８出力の内の
１個を選択するデコーダである。
のためのタイミングを示す。ここでは、ＭＳＡは同じま
まであるが、ＬＳＡ及びＤＩＮについては、時刻２００
０及び２０１０に於いてＬＳＡが、時刻２０２０及び２
０３０に於いてＤＩＮ１が変えられる。第８図のページ
ロウ、ページコラム及びベクタ識別を有するＭＳＡアド
レス及びＬＳＡアドレスは、アドレスレジスタ１３２０
内に格納される。ライン１３２２を経て８ビットの出力
が供給されて、メモリブロック１３００のメモリロウを
アドレスする。５ビットはライン１３２４を介して供給
されメモリブロック１３００のメモリコラムをアドレス
し、残りの３ビットはライン１３２６を介してブロック
デコード回路部１３３０に供給される。ブロックデコー
ド回路部１３３０は、８個のメモリブロック１３００の
１個を選択的にアクティブにするための、８出力の内の
１個を選択するデコーダである。
【０１１０】ベクタモードに於いては、第１５図に示す
ＤＩＮ１はデータバス９０を介してデータレジスタ１３
４０内に読み込まれる。ＤＩＮ２はこのモードでは用い
られない。５ビットのＳＴＡＲＴビットはライン１３４
４を経てライトマスク１３３６に、５ビットのＳＴＯＰ
ビットはライン１３４６を経てライトマスク１３３６に
供給される。４ビットの描画ルールビットは、ライン１
３５０を経て描画ルール回路部１３５４に供給される。
Ｈ／Ｖビットは、データレジスタ１３４０からライン１
３４２を介してメモリブロック１３００に供給される。
ＤＩＮ１はデータバス９０を介してデータレジスタ１３
４０内に読み込まれる。ＤＩＮ２はこのモードでは用い
られない。５ビットのＳＴＡＲＴビットはライン１３４
４を経てライトマスク１３３６に、５ビットのＳＴＯＰ
ビットはライン１３４６を経てライトマスク１３３６に
供給される。４ビットの描画ルールビットは、ライン１
３５０を経て描画ルール回路部１３５４に供給される。
Ｈ／Ｖビットは、データレジスタ１３４０からライン１
３４２を介してメモリブロック１３００に供給される。
【０１１１】アドレスレジスタは、データをバスから読
み出すようにし、情報をレジスタ内に格納するようにす
る通常のレジスタ構成とすることができる。アドレスレ
ジスタは、ＭＳＡイネーブルによって上位アドレスを読
み出すように、ＬＳＡイネーブルによって下位アドレス
を読み出すようにイネーブルされる。同様に、データレ
ジスタ１３４０は通常の構成であり、ＤＩＮ１イネーブ
ルライン及びＤＩＮ２イネーブルラインによって選択的
にイネーブルされると、データバス９０からデータを読
み込み、それを内部に格納する。この時点で、アドレス
レジスタ１３２０及びデータレジスタ１３４０は、水平
又は垂直ベクタのどちらかを識別し、それに対して描画
ルール操作を行うための必要なベクタ情報を有してい
る。他の回路は前述のアドレス機能及びデータ機能を有
するようにすることができる。
み出すようにし、情報をレジスタ内に格納するようにす
る通常のレジスタ構成とすることができる。アドレスレ
ジスタは、ＭＳＡイネーブルによって上位アドレスを読
み出すように、ＬＳＡイネーブルによって下位アドレス
を読み出すようにイネーブルされる。同様に、データレ
ジスタ１３４０は通常の構成であり、ＤＩＮ１イネーブ
ルライン及びＤＩＮ２イネーブルラインによって選択的
にイネーブルされると、データバス９０からデータを読
み込み、それを内部に格納する。この時点で、アドレス
レジスタ１３２０及びデータレジスタ１３４０は、水平
又は垂直ベクタのどちらかを識別し、それに対して描画
ルール操作を行うための必要なベクタ情報を有してい
る。他の回路は前述のアドレス機能及びデータ機能を有
するようにすることができる。
【０１１２】第５図〜第８図を再び参照すれば、選択さ
れた垂直ベクタ６００又は水平ベクタ６１０は３２個の
画素で、或いはメモリブロック１３００内にある場合に
は３２個のメモリセルで構成されていることが判るであ
ろう。ＳＴＡＲＴ及びＳＴＯＰ情報は、描画ルールに従
って変更されるべきベクタの正確な部分を伝える。例え
ば、ベクタ内の変更を始める場所が該ベクタの先頭から
７ビット目である場合には、ＳＴＡＲＴコマンドは００
１１１であり、ＳＴＯＰ位置が１５ビット目である場合
には、ＳＴＯＰコマンドは０１１１１である。ＳＴＡＲ
Ｔ及びＳＴＯＰ情報は、３２個のライトプロテクトＷＰ
信号をライン１３４８を介して与え得るライトマスクに
供給される。従って、３２ビットベクタに於いて位置７
で始まり、位置１５で終わる本例の場合には、始めの７
ビットはライトプロテクトモードでアクティブにされ、
終わりの１６ビットはライトプロテクトモードでアクテ
ィブにされて、ライン１３５６を介してＮＥＷデータが
メモリ内にフィードバックされる際に、ＳＴＡＲＴ位置
とＳＴＯＰ位置との間のメモリセルの所望の部分のみが
メモリ内に書き込まれるようにされる。
れた垂直ベクタ６００又は水平ベクタ６１０は３２個の
画素で、或いはメモリブロック１３００内にある場合に
は３２個のメモリセルで構成されていることが判るであ
ろう。ＳＴＡＲＴ及びＳＴＯＰ情報は、描画ルールに従
って変更されるべきベクタの正確な部分を伝える。例え
ば、ベクタ内の変更を始める場所が該ベクタの先頭から
７ビット目である場合には、ＳＴＡＲＴコマンドは００
１１１であり、ＳＴＯＰ位置が１５ビット目である場合
には、ＳＴＯＰコマンドは０１１１１である。ＳＴＡＲ
Ｔ及びＳＴＯＰ情報は、３２個のライトプロテクトＷＰ
信号をライン１３４８を介して与え得るライトマスクに
供給される。従って、３２ビットベクタに於いて位置７
で始まり、位置１５で終わる本例の場合には、始めの７
ビットはライトプロテクトモードでアクティブにされ、
終わりの１６ビットはライトプロテクトモードでアクテ
ィブにされて、ライン１３５６を介してＮＥＷデータが
メモリ内にフィードバックされる際に、ＳＴＡＲＴ位置
とＳＴＯＰ位置との間のメモリセルの所望の部分のみが
メモリ内に書き込まれるようにされる。
【０１１３】第１６図に、ベクタライトページモードに
於いて描画ルールを実行する例を示す。アドレスレジス
タ１３２０は、メモリブロック１３００内の特定の水平
ベクタ又は垂直ベクタをアドレス指定する。ベクタが水
平であるのか垂直であるのかは、第１５図のＤＩＮ１中
の最下位のビットであるライン１３４２上のＨ／Ｖ信号
によって決定される。ＯＬＤ情報はメモリブロックから
ライン１３５８上に読み出される。第１６図に於いて、
ＤＥＳＴは「デスティネーション」を示している。情報
は、必要に応じて出力制御部１３３８を経てシステムに
送り返してもよいし、デスティネーションラッチ１３６
０に送ってもよいことに注意されたい。ライン１３６４
上の適切なイネーブル信号ＤＥＳＴにより、デスティネ
ーションラッチ１３６０はＯＬＤ情報を読み込むことが
可能となる。第１６図に示すデスティネーション情報の
３２ビットの全てがラッチ１３６０に読み込まれる。デ
スティネーションラッチ１３６０の出力１３６２は、デ
スティネーション入力として描画ルール回路１３５４に
供給される。ベクタ動作モードでは、データレジスタ１
３４０からライン１３５２に出力されるソース（ＳＲ
Ｃ）信号は全て１に設定されており、このことは第１６
図に示されている。描画ルールは第３表に示されてい
る。
於いて描画ルールを実行する例を示す。アドレスレジス
タ１３２０は、メモリブロック１３００内の特定の水平
ベクタ又は垂直ベクタをアドレス指定する。ベクタが水
平であるのか垂直であるのかは、第１５図のＤＩＮ１中
の最下位のビットであるライン１３４２上のＨ／Ｖ信号
によって決定される。ＯＬＤ情報はメモリブロックから
ライン１３５８上に読み出される。第１６図に於いて、
ＤＥＳＴは「デスティネーション」を示している。情報
は、必要に応じて出力制御部１３３８を経てシステムに
送り返してもよいし、デスティネーションラッチ１３６
０に送ってもよいことに注意されたい。ライン１３６４
上の適切なイネーブル信号ＤＥＳＴにより、デスティネ
ーションラッチ１３６０はＯＬＤ情報を読み込むことが
可能となる。第１６図に示すデスティネーション情報の
３２ビットの全てがラッチ１３６０に読み込まれる。デ
スティネーションラッチ１３６０の出力１３６２は、デ
スティネーション入力として描画ルール回路１３５４に
供給される。ベクタ動作モードでは、データレジスタ１
３４０からライン１３５２に出力されるソース（ＳＲ
Ｃ）信号は全て１に設定されており、このことは第１６
図に示されている。描画ルールは第３表に示されてい
る。
【０１１４】第１６図に示す例では、「ＮＯＴデスティ
ネーション」描画ルールである１０１０がデータレジス
タ１３４０に現れる。従って、ＯＬＤ情報又はデスティ
ネーションデータＤＥＳＴは反転されて、第１６図でＮ
ＥＷと称される新たな変更されたベクタとなる。しか
し、この情報のメモリブロックへの書き込みはライトマ
スク１３３６の制御下で行われ、前述したように、例え
ばビット３１〜２６及びビット１５〜０が書き込み禁止
となる。ＮＥＷデータのビット２５〜１６のみがメモリ
に書き込み可能である。同様にして、描画ルールの全て
の論理関数は、ＳＴＡＲＴ及びＳＴＯＰ情報に基づい
て、ベクタ全体又はベクタの一部に対して実行される。
ネーション」描画ルールである１０１０がデータレジス
タ１３４０に現れる。従って、ＯＬＤ情報又はデスティ
ネーションデータＤＥＳＴは反転されて、第１６図でＮ
ＥＷと称される新たな変更されたベクタとなる。しか
し、この情報のメモリブロックへの書き込みはライトマ
スク１３３６の制御下で行われ、前述したように、例え
ばビット３１〜２６及びビット１５〜０が書き込み禁止
となる。ＮＥＷデータのビット２５〜１６のみがメモリ
に書き込み可能である。同様にして、描画ルールの全て
の論理関数は、ＳＴＡＲＴ及びＳＴＯＰ情報に基づい
て、ベクタ全体又はベクタの一部に対して実行される。
【０１１５】ベクタ動作モードに於いては、メモリブロ
ック１３００内の最大３２画素の変更が、チップ上での
１回の操作で行われうる。本発明に於いては、Ｈ／Ｖビ
ットを使用することにより、第６図に示すような水平に
配置されたベクタ及び垂直に配置されたベクタの何れを
も変更することができる。
ック１３００内の最大３２画素の変更が、チップ上での
１回の操作で行われうる。本発明に於いては、Ｈ／Ｖビ
ットを使用することにより、第６図に示すような水平に
配置されたベクタ及び垂直に配置されたベクタの何れを
も変更することができる。
【０１１６】イメージ動作モードに於いては、第１１図
のＭＳＡアドレス及びＬＳＡアドレスが用いられる。イ
メージリード及びイメージライトの両方のタイミングを
第２１図に示す。ここでもまた、／ＣＳが適切にイネー
ブルされる。Ｖ／Ｉはイメージモード用にローに設定さ
れる。Ｒ／Ｗが読み出しのためにハイに設定された場合
には、読み出しアドレス（ＭＳＡ２１００及びＬＳＡ２
１１０）がバス１００を介して供給され、データＤＯＵ
Ｔがバス９０上に読み出される。Ｒ／Ｗが書き込みのた
めにローに設定された場合には、書き込みアドレス（Ｍ
ＳＡ２１２０及びＬＳＡ２１３０）がバス１００を介し
て供給され、データＤＩＮ１プラスＤＩＮ２がバス９０
を介してチップに供給される。ここで、アドレス及びＤ
ＩＮ１（即ち、描画ルール及びＳＴＡＲＴ／ＳＴＯＰ）
は第１の時間間隔中に供給され、ＤＩＮ２（即ちソース
データ）は第２の時間間隔中に供給される。
のＭＳＡアドレス及びＬＳＡアドレスが用いられる。イ
メージリード及びイメージライトの両方のタイミングを
第２１図に示す。ここでもまた、／ＣＳが適切にイネー
ブルされる。Ｖ／Ｉはイメージモード用にローに設定さ
れる。Ｒ／Ｗが読み出しのためにハイに設定された場合
には、読み出しアドレス（ＭＳＡ２１００及びＬＳＡ２
１１０）がバス１００を介して供給され、データＤＯＵ
Ｔがバス９０上に読み出される。Ｒ／Ｗが書き込みのた
めにローに設定された場合には、書き込みアドレス（Ｍ
ＳＡ２１２０及びＬＳＡ２１３０）がバス１００を介し
て供給され、データＤＩＮ１プラスＤＩＮ２がバス９０
を介してチップに供給される。ここで、アドレス及びＤ
ＩＮ１（即ち、描画ルール及びＳＴＡＲＴ／ＳＴＯＰ）
は第１の時間間隔中に供給され、ＤＩＮ２（即ちソース
データ）は第２の時間間隔中に供給される。
【０１１７】第２２図にページモードでのイメージリー
ド及びイメージライトのタイミングを示す。ページモー
ドでは、アドレスのＬＳＡ部分が変化する。従って、読
み出しに於いては、ＬＳＡの変化により新たなデータＤ
ＯＵＴの読み出しが起こる。Ｒ／Ｗがローの書き込みの
場合には、ＬＳＡの供給の直後に新たなデータが与えら
れる。
ド及びイメージライトのタイミングを示す。ページモー
ドでは、アドレスのＬＳＡ部分が変化する。従って、読
み出しに於いては、ＬＳＡの変化により新たなデータＤ
ＯＵＴの読み出しが起こる。Ｒ／Ｗがローの書き込みの
場合には、ＬＳＡの供給の直後に新たなデータが与えら
れる。
【０１１８】最後に、第２３図にイメージリードモディ
ファイライトのタイミングを示す。ここでは、第１４図
のＤＩＮ１によりＳＴＡＲＴ、ＳＴＯＰ及び描画ルール
が供給される。また、Ｄｏｕｔはアドレス指定された位
置のデータであり、ＤＩＮ２はチップに読み込まれるべ
きソースデータである。前と同様に、ＭＳＡ及びＬＳＡ
がアドレスレジスタ１３２０に読み込まれ、第１４図の
対応するＤＩＮ１及びＤＩＮ２のデータ構成がデータレ
ジスタ１３４０に読み込まれる。イメージ動作モードで
は、走査線からの１６ビットのワードがメモリブロック
１３００から読み出され、デスティネーションラッチ１
３６０に供給される。
ファイライトのタイミングを示す。ここでは、第１４図
のＤＩＮ１によりＳＴＡＲＴ、ＳＴＯＰ及び描画ルール
が供給される。また、Ｄｏｕｔはアドレス指定された位
置のデータであり、ＤＩＮ２はチップに読み込まれるべ
きソースデータである。前と同様に、ＭＳＡ及びＬＳＡ
がアドレスレジスタ１３２０に読み込まれ、第１４図の
対応するＤＩＮ１及びＤＩＮ２のデータ構成がデータレ
ジスタ１３４０に読み込まれる。イメージ動作モードで
は、走査線からの１６ビットのワードがメモリブロック
１３００から読み出され、デスティネーションラッチ１
３６０に供給される。
【０１１９】第１７図に、メモリブロック１３００から
ＯＬＤ情報として読み出されたＤＥＳＴと称されるワー
ドの一例を示す。イメージ動作モードでは、ソースデー
タは第１４図に示すようにＤＩＮ２で供給され、また、
ＳＲＣとして示されている。第１７図はソースデータの
一例を示している。この１６ビットのソースデータはＳ
ＲＣは、ライン１３５２を介して描画ルール回路１３５
４に供給される。「ｅｘｃｌｕｓｉｖｅ−ＯＲ」（ＤＲ
＝０１１０）のような描画ルールが用いられると、回路
１３５４は第１７図に示されるＮＥＷワードをリード１
３５６上に出力する。再び、イメージ動作モードはマス
キングの目的のためのワード内のＳＴＡＲＴ及びＳＴＯ
Ｐ位置を有することができる。この例ではＳＴＡＲＴが
００１１であり、ＳＴＯＰが１０００であるとしてい
る。従って、マスク回路１３３６は、第１７図のＭＡＳ
Ｋに於いて示されているビットのための書き込み禁止Ｗ
Ｐを提供する。メモリに書き込まれるデータは第１７図
にＭＥＭとして示されている。本発明では、イメージ動
作モードに於いて、描画ルールの操作をチップ上で行う
ことができる。
ＯＬＤ情報として読み出されたＤＥＳＴと称されるワー
ドの一例を示す。イメージ動作モードでは、ソースデー
タは第１４図に示すようにＤＩＮ２で供給され、また、
ＳＲＣとして示されている。第１７図はソースデータの
一例を示している。この１６ビットのソースデータはＳ
ＲＣは、ライン１３５２を介して描画ルール回路１３５
４に供給される。「ｅｘｃｌｕｓｉｖｅ−ＯＲ」（ＤＲ
＝０１１０）のような描画ルールが用いられると、回路
１３５４は第１７図に示されるＮＥＷワードをリード１
３５６上に出力する。再び、イメージ動作モードはマス
キングの目的のためのワード内のＳＴＡＲＴ及びＳＴＯ
Ｐ位置を有することができる。この例ではＳＴＡＲＴが
００１１であり、ＳＴＯＰが１０００であるとしてい
る。従って、マスク回路１３３６は、第１７図のＭＡＳ
Ｋに於いて示されているビットのための書き込み禁止Ｗ
Ｐを提供する。メモリに書き込まれるデータは第１７図
にＭＥＭとして示されている。本発明では、イメージ動
作モードに於いて、描画ルールの操作をチップ上で行う
ことができる。
【０１２０】上述し、第２３図に示すように、本発明で
は、描画ルールはアドレスの供給と共に、アドレスサイ
クルと同じ時間間隔中に並行して供給される。このこと
により、描画ルールを供給するための別個の時間間隔を
必要とする前述の日立のアプローチに比して大きな高速
化が可能となる。
は、描画ルールはアドレスの供給と共に、アドレスサイ
クルと同じ時間間隔中に並行して供給される。このこと
により、描画ルールを供給するための別個の時間間隔を
必要とする前述の日立のアプローチに比して大きな高速
化が可能となる。
【０１２１】シリアルデータ転送モードの動作に於いて
は、第４図のＭＳＡアドレス及びＬＳＡアドレスが用い
られ、これらがアドレスレジスタ１３２０に読み込まれ
る。第２表に示したように、ここでは対応するＤＩＮ１
又はＤＩＮ２データワードは存在しない。これらのＭＳ
Ａ及びＬＳＡアドレスワードが読み込まれると、上述し
たように、適切な走査線及び走査線部分がメモリブロッ
ク１３００からダイナミックラッチ１３０４へ読み出さ
れる。
は、第４図のＭＳＡアドレス及びＬＳＡアドレスが用い
られ、これらがアドレスレジスタ１３２０に読み込まれ
る。第２表に示したように、ここでは対応するＤＩＮ１
又はＤＩＮ２データワードは存在しない。これらのＭＳ
Ａ及びＬＳＡアドレスワードが読み込まれると、上述し
たように、適切な走査線及び走査線部分がメモリブロッ
ク１３００からダイナミックラッチ１３０４へ読み出さ
れる。
【０１２２】ランダムステートマシン１３６６は、通常
の設計のものであり、入力される制御イネーブル（即
ち、Ｖ／Ｉ、Ｒ／Ｗ、ＲＦＲＳＨ及び／ＣＳ）の組に基
づき、単一クロックＲＣＬＫのパルスに従って、下記の
内部ランダムポートイネーブルパルスを供給する。この
内部ランダムポートイネーブルパルスは、（１）アドレ
スバス１００上の上位アドレス及び下位アドレスをアド
レスレジスタ１３２０に読み込むためのＥＮ−ＭＳＡ及
びＣＬＫ−ＬＳＡ、（２）バス９０上に現れるデータを
データレジスタ１３４０に読み込むためのＣＬＫ−ＤＩ
Ｎ１及びＥＮ−ＤＩＮ２、（３）デスティネーションラ
ッチ１３６０をイネーブルするためのＤＥＳＴ、（４）
メモリブロック１３００のそれぞれを通常の方式でプリ
チャージするためのＰＲＥＣＨ、（５）メモリブロック
１３００からのデータをダイナミックラッチ１３０４が
読み込むことを可能にするためのＥＮ−ＤＬ、（６）ラ
イトマスク１３３６をイネーブルして、ＳＴＡＲＴ及び
ＳＴＯＰ情報に基づくメモリブロック１３００の書き込
み禁止を行うための／ＷＥ、（７）アドレスのブロック
選択部分によって指定された特定のメモリブロックでは
なく、全てのメモリブロックにアクセスするためのＡＬ
Ｌ（この信号は全ての標準及びシリアルデータ転送サイ
クルの期間中に用いられる）、並びに（８）出力制御部
１３３８をイネーブルして、データバス９０にデータを
出力させるＯＥ信号である。本実施例ではこれらの内部
イネーブルが用いられるが、このアプローチに基づく変
更例に於いては、他のイネーブルを用いることもでき
る。
の設計のものであり、入力される制御イネーブル（即
ち、Ｖ／Ｉ、Ｒ／Ｗ、ＲＦＲＳＨ及び／ＣＳ）の組に基
づき、単一クロックＲＣＬＫのパルスに従って、下記の
内部ランダムポートイネーブルパルスを供給する。この
内部ランダムポートイネーブルパルスは、（１）アドレ
スバス１００上の上位アドレス及び下位アドレスをアド
レスレジスタ１３２０に読み込むためのＥＮ−ＭＳＡ及
びＣＬＫ−ＬＳＡ、（２）バス９０上に現れるデータを
データレジスタ１３４０に読み込むためのＣＬＫ−ＤＩ
Ｎ１及びＥＮ−ＤＩＮ２、（３）デスティネーションラ
ッチ１３６０をイネーブルするためのＤＥＳＴ、（４）
メモリブロック１３００のそれぞれを通常の方式でプリ
チャージするためのＰＲＥＣＨ、（５）メモリブロック
１３００からのデータをダイナミックラッチ１３０４が
読み込むことを可能にするためのＥＮ−ＤＬ、（６）ラ
イトマスク１３３６をイネーブルして、ＳＴＡＲＴ及び
ＳＴＯＰ情報に基づくメモリブロック１３００の書き込
み禁止を行うための／ＷＥ、（７）アドレスのブロック
選択部分によって指定された特定のメモリブロックでは
なく、全てのメモリブロックにアクセスするためのＡＬ
Ｌ（この信号は全ての標準及びシリアルデータ転送サイ
クルの期間中に用いられる）、並びに（８）出力制御部
１３３８をイネーブルして、データバス９０にデータを
出力させるＯＥ信号である。本実施例ではこれらの内部
イネーブルが用いられるが、このアプローチに基づく変
更例に於いては、他のイネーブルを用いることもでき
る。
【０１２３】ランダムステートマシン１３６６は、例え
ば第２４図に示すプログラマブルロジックアレイを有す
ることができる。ここでは、単一クロックＲＣＬＫの使
用に基づく入力１４０（即ち、制御イネーブルの組）に
より、上述の出力が生成される。ランダムステートマシ
ン１３６６に対する内部信号は、ロジックアレイ２４０
０の次の状態である。次状態を第２５図に示す。
ば第２４図に示すプログラマブルロジックアレイを有す
ることができる。ここでは、単一クロックＲＣＬＫの使
用に基づく入力１４０（即ち、制御イネーブルの組）に
より、上述の出力が生成される。ランダムステートマシ
ン１３６６に対する内部信号は、ロジックアレイ２４０
０の次の状態である。次状態を第２５図に示す。
【０１２４】第２５図に於いて、入力の組のフォーマッ
トは、／ＣＳ、ＲＦＲＳＨ、Ｖ／Ｉ及びＲ／Ｗである。
第２５図からから分かるように、制御バス１４０からの
異なるイネーブルの組（入力）に対して、ランダムステ
ートマシンはクロック（ＲＣＬＫ）に導かれて、状態の
所定のシーケンスを生成し、以下に規定される制御パル
スを出力する。
トは、／ＣＳ、ＲＦＲＳＨ、Ｖ／Ｉ及びＲ／Ｗである。
第２５図からから分かるように、制御バス１４０からの
異なるイネーブルの組（入力）に対して、ランダムステ
ートマシンはクロック（ＲＣＬＫ）に導かれて、状態の
所定のシーケンスを生成し、以下に規定される制御パル
スを出力する。
【０１２５】出力のＳＴＡＴＥ信号は状態からデコード
される。これを第４表に示す。
される。これを第４表に示す。
【０１２６】
【表４】
【０１２７】出力の関係を第５表に示す。
【０１２８】
【表５】
【０１２９】第５表に示すランダムポート制御信号は、
ランダムポート１２００に於いて、第１８図から第２３
図に示すようにクロックＲＣＬＫのエッジで有効とな
る。
ランダムポート１２００に於いて、第１８図から第２３
図に示すようにクロックＲＣＬＫのエッジで有効とな
る。
【０１３０】この開示に基づき、単一クロックパルスＲ
ＣＬＫのみが本発明のランダムポート１２００を制御し
ていることが明瞭に理解される。換言すれば、本発明の
ランダムポート１２００は制御信号の組（即ち、第２５
図の入力）を受け取る。各組はランダムポートの異なる
動作モードに対応している。ランダムステートマシン１
３６６は受け取られた組に対してシーケンス構成（即
ち、第２５図の状態及び次状態）を与える。異なる組の
それぞれは異なるシーケンス構成を有しており、その結
果、それ自身の内部制御パルスの所定のシーケンス（第
４表）が得られる。単一ランダムポートクロックは、内
部制御パルスの構成されたシーケンスを実行するために
必要なタイミング信号を提供し、その結果、ランダムポ
ートは受け取った制御信号の組に対応する動作モードで
動作する。好ましいアプローチは第２５図、第４表及び
第５表に示されているが、本発明の教示の下で、本実施
例では１６．７ＭＨｚである単一ランダムポートクロッ
クが供給される状況に於いて動作するための、制御信号
及び状態の他の構成を規定することができることを理解
すべきである。
ＣＬＫのみが本発明のランダムポート１２００を制御し
ていることが明瞭に理解される。換言すれば、本発明の
ランダムポート１２００は制御信号の組（即ち、第２５
図の入力）を受け取る。各組はランダムポートの異なる
動作モードに対応している。ランダムステートマシン１
３６６は受け取られた組に対してシーケンス構成（即
ち、第２５図の状態及び次状態）を与える。異なる組の
それぞれは異なるシーケンス構成を有しており、その結
果、それ自身の内部制御パルスの所定のシーケンス（第
４表）が得られる。単一ランダムポートクロックは、内
部制御パルスの構成されたシーケンスを実行するために
必要なタイミング信号を提供し、その結果、ランダムポ
ートは受け取った制御信号の組に対応する動作モードで
動作する。好ましいアプローチは第２５図、第４表及び
第５表に示されているが、本発明の教示の下で、本実施
例では１６．７ＭＨｚである単一ランダムポートクロッ
クが供給される状況に於いて動作するための、制御信号
及び状態の他の構成を規定することができることを理解
すべきである。
【０１３１】上述の状態表を第１９図から第２３図のタ
イミング図と組み合わせると、メモリ内の記憶された情
報を変更する方法は、単一ランダムポートクロックＲＣ
ＬＫから導出される一連の時間間隔に基づいている。第
１の時間間隔中には、ベクタアドレス又はイメージアド
レス並びに描画ルール、ＳＴＡＲＴ位置及びＳＴＯＰ位
置がチップに与えられる。次に、制御イネーブルの組に
基づいて、ＲＣＬＫは適宜の状態表を通じてシーケンス
する。従って、第２の時間間隔中に、アドレス指定され
た情報がメモリから供給され、ソースデータがチップに
供給される。第３の時間間隔中には、供給された情報
（即ち、第１６図及び第１７図のＤＥＳＴ）が、描画ル
ール（即ち、第３表）に基づいて、ソースデータ（即
ち、第１６図及び第１７図のＳＲＣ）を用いて変更され
る。第４の時間間隔中には、変更された情報（即ち、第
１６図及び第１７図のＮＥＷ）が、ＳＴＡＲＴ及びＳＴ
ＯＰビット位置（即ち、第１６図及び第１７図のＭＡＳ
Ｋ）の間に於いて、メモリに書き込まれる。本発明の教
示の下で、この方法に変更を加えることは可能である。
好ましい実施例では特定のビットフィールド及びパター
ン、特定のピン構成並びに配置を例示したが、本発明は
これらに限定されず、本発明の教示に基づく他の実施態
様を用いることができることを理解すべきである。
イミング図と組み合わせると、メモリ内の記憶された情
報を変更する方法は、単一ランダムポートクロックＲＣ
ＬＫから導出される一連の時間間隔に基づいている。第
１の時間間隔中には、ベクタアドレス又はイメージアド
レス並びに描画ルール、ＳＴＡＲＴ位置及びＳＴＯＰ位
置がチップに与えられる。次に、制御イネーブルの組に
基づいて、ＲＣＬＫは適宜の状態表を通じてシーケンス
する。従って、第２の時間間隔中に、アドレス指定され
た情報がメモリから供給され、ソースデータがチップに
供給される。第３の時間間隔中には、供給された情報
（即ち、第１６図及び第１７図のＤＥＳＴ）が、描画ル
ール（即ち、第３表）に基づいて、ソースデータ（即
ち、第１６図及び第１７図のＳＲＣ）を用いて変更され
る。第４の時間間隔中には、変更された情報（即ち、第
１６図及び第１７図のＮＥＷ）が、ＳＴＡＲＴ及びＳＴ
ＯＰビット位置（即ち、第１６図及び第１７図のＭＡＳ
Ｋ）の間に於いて、メモリに書き込まれる。本発明の教
示の下で、この方法に変更を加えることは可能である。
好ましい実施例では特定のビットフィールド及びパター
ン、特定のピン構成並びに配置を例示したが、本発明は
これらに限定されず、本発明の教示に基づく他の実施態
様を用いることができることを理解すべきである。
【０１３２】本発明の好ましい実施例を示したが、この
実施例に対する修正及び変更を行うことができることを
理解されたい。
実施例に対する修正及び変更を行うことができることを
理解されたい。
【０１３３】
【発明の効果】本発明のダイナミックランダムアクセス
メモリによれば、外部クロック信号のエッジ上での制御
信号に応答して、ダイナミックランダムアクセスメモリ
の内部の動作タイミングを制御する内部制御信号が出力
される。新たな内部制御信号は、外部クロック信号の第
３のエッジ上での制御信号と、その第３のエッジに応答
して出力される内部制御信号とに応じて生成され、その
第３のエッジとは異なる第４のエッジに応じて出力され
る。このように、内部制御信号が外部クロック信号のエ
ッジに同期して出力されるので、ダイナミックランダム
アクセスメモリの内部の動作タイミングの設計は、外部
クロック信号のエッジに同期した離散的なタイミングを
規定すれば足りる。その結果、メモリの動作タイミング
の設計が容易となり、そのメモリの回路規模を縮小する
ことができる。また、内部制御信号を外部クロック信号
のエッジを基に生成するので、精度よく生成することが
できる。このため、従来のＲＡＳ／ＣＡＳ方式に比べメ
モリを高速化することができる。
メモリによれば、外部クロック信号のエッジ上での制御
信号に応答して、ダイナミックランダムアクセスメモリ
の内部の動作タイミングを制御する内部制御信号が出力
される。新たな内部制御信号は、外部クロック信号の第
３のエッジ上での制御信号と、その第３のエッジに応答
して出力される内部制御信号とに応じて生成され、その
第３のエッジとは異なる第４のエッジに応じて出力され
る。このように、内部制御信号が外部クロック信号のエ
ッジに同期して出力されるので、ダイナミックランダム
アクセスメモリの内部の動作タイミングの設計は、外部
クロック信号のエッジに同期した離散的なタイミングを
規定すれば足りる。その結果、メモリの動作タイミング
の設計が容易となり、そのメモリの回路規模を縮小する
ことができる。また、内部制御信号を外部クロック信号
のエッジを基に生成するので、精度よく生成することが
できる。このため、従来のＲＡＳ／ＣＡＳ方式に比べメ
モリを高速化することができる。
【０１３４】本発明のダイナミックランダムアクセスメ
モリのアクセス方法についても同様の効果が得られる。
モリのアクセス方法についても同様の効果が得られる。
【０１３５】また、本発明のシステムは、メモリとその
メモリをアクセスする回路とを備えている。その回路は
制御信号をそのメモリに提供し、そのメモリは制御信号
を受け取り、クロック信号のエッジ上での制御信号に応
答して、メモリの内部の動作タイミングを制御する内部
制御信号を出力する。新たな内部制御信号は、クロック
信号の第３のエッジ上での制御信号と、その第３のエッ
ジに応答して出力される内部制御信号とに応じて生成さ
れ、その第３のエッジとは異なる第４のエッジに応じて
出力される。このように、内部制御信号がクロック信号
のエッジに同期して出力されるので、メモリの内部の動
作タイミングの設計は、クロック信号のエッジに同期し
た離散的なタイミングを規定すれば足りる。その結果、
メモリを含むシステムの動作タイミングの設計が容易と
なり、そのメモリを含むシステムの回路規模を縮小する
ことができる。また、内部制御信号をクロック信号のエ
ッジを基に生成するので、精度よく生成することができ
る。このため、従来のＲＡＳ／ＣＡＳ方式に比べメモリ
を高速化することができ、そのメモリを含むシステムを
も高速化することができる。
メモリをアクセスする回路とを備えている。その回路は
制御信号をそのメモリに提供し、そのメモリは制御信号
を受け取り、クロック信号のエッジ上での制御信号に応
答して、メモリの内部の動作タイミングを制御する内部
制御信号を出力する。新たな内部制御信号は、クロック
信号の第３のエッジ上での制御信号と、その第３のエッ
ジに応答して出力される内部制御信号とに応じて生成さ
れ、その第３のエッジとは異なる第４のエッジに応じて
出力される。このように、内部制御信号がクロック信号
のエッジに同期して出力されるので、メモリの内部の動
作タイミングの設計は、クロック信号のエッジに同期し
た離散的なタイミングを規定すれば足りる。その結果、
メモリを含むシステムの動作タイミングの設計が容易と
なり、そのメモリを含むシステムの回路規模を縮小する
ことができる。また、内部制御信号をクロック信号のエ
ッジを基に生成するので、精度よく生成することができ
る。このため、従来のＲＡＳ／ＣＡＳ方式に比べメモリ
を高速化することができ、そのメモリを含むシステムを
も高速化することができる。
【図１】第１図は、本発明のダイナミックビデオＲＡＭ
を組み込んだシステムのブロック図である。
を組み込んだシステムのブロック図である。
【図２】第２図は、第１図のシステムのカラーモニタ２
０のスクリーン及び部分走査線を示す図である。
０のスクリーン及び部分走査線を示す図である。
【図３】第３図は、本発明のシリアルデータ転送アドレ
スを説明する図である。
スを説明する図である。
【図４】第４図は、第３図のシリアルデータ転送アドレ
スの最上位アドレス及び最下位アドレスを説明する図で
ある。
スの最上位アドレス及び最下位アドレスを説明する図で
ある。
【図５】第５図は、本発明のカラーモニタ２０のスクリ
ーンのページレイアウトを示す図である。
ーンのページレイアウトを示す図である。
【図６】第６図は、単一のページ内のベクタを示す図で
ある。
ある。
【図７】第７図は、ページアドレスのためのフォーマッ
トを示す図である。
トを示す図である。
【図８】第８図は、第７図のページアドレスの最上位及
び最下位アドレスビットを説明する図である。
び最下位アドレスビットを説明する図である。
【図９】第９図は、本発明のカラーモニタのイメージモ
ードアドレッシング構成を示す図である。
ードアドレッシング構成を示す図である。
【図１０】第１０図は、イメージアドレスのフォーマッ
トを示す図である。
トを示す図である。
【図１１】第１１図は、第１０図のイメージアドレスの
最上位及び最下位のアドレス部分を説明する図である。
最上位及び最下位のアドレス部分を説明する図である。
【図１２】第１２図は、本発明のダイナミックビデオＲ
ＡＭの単一チップの構成を示す図である。
ＡＭの単一チップの構成を示す図である。
【図１３】第１３図は、本発明のダイナミックビデオＲ
ＡＭチップの回路ブロック図である。
ＡＭチップの回路ブロック図である。
【図１４】第１４図は、イメージ動作モードのためのデ
ータ入力のフォーマットを示す図である。
ータ入力のフォーマットを示す図である。
【図１５】第１５図は、ベクタ動作モードのためのデー
タ入力のフォーマットを示す図である。
タ入力のフォーマットを示す図である。
【図１６】第１６図は、ベクタ動作モードを説明する図
である。
である。
【図１７】第１７図は、イメージ動作モードを説明する
図である。
図である。
【図１８】第１８図は、シリアルデータ転送のためのタ
イミングを示す図である。
イミングを示す図である。
【図１９】第１９図は、ベクタ書込みのためのタイミン
グを示す図である。
グを示す図である。
【図２０】第２０図は、ベクタ書込み、ページモードの
ためのタイミングを示す図である。
ためのタイミングを示す図である。
【図２１】第２１図は、イメージ読出し／書込みのため
のタイミングを示す図である。
のタイミングを示す図である。
【図２２】第２２図は、イメージ読出し／書込み、ペー
ジモードのためのタイミングを示す図である。
ジモードのためのタイミングを示す図である。
【図２３】第２３図は、イメージ読出し変更書込みのた
めのタイミングを示す図である。
めのタイミングを示す図である。
【図２４】第２４図は、ランダムポートステートマシン
の実施例を示す図である。
の実施例を示す図である。
【図２５】第２５図は、ランダムポートステートマシン
に於ける入力、現在の状態及び次状態の表を示す図であ
る。
に於ける入力、現在の状態及び次状態の表を示す図であ
る。
１０ ダイナミックビデオＲＡＭ １２００ ランダムポート １２１０ シリアルポート １３００ メモリブロック １３０４ ダイナミックラッチ １３１４ シリアルステートマシン １３４０ データレジスタ １３６６ ランダムステートマシン
Claims (34)
- 【請求項１】 情報を格納する複数のメモリセルを含む
メモリブロックと、 第１アドレスと第２アドレスとを受け取り、外部クロッ
ク信号の第１のエッジに応答して前記第１アドレスを出
力として提供し、前記外部クロック信号の前記第１のエ
ッジと異なる第２のエッジに応答して前記第２アドレス
を出力として提供するアドレス入力手段と、 前記アドレス入力手段によって提供される前記第１アド
レスと前記第２アドレスとに対応する前記メモリブロッ
クにおける位置をアクセスするアクセス手段と、 前記外部クロックのエッジ上での制御信号に応答して、
ダイナミックランダムアクセスメモリの内部の動作タイ
ミングを制御する内部制御信号を出力する制御手段とを
備えたダイナミックランダムアクセスメモリであって、 前記制御手段は、前記外部クロック信号の第３のエッジ
上での制御信号と、前記外部クロック信号の前記第３の
エッジに応答して出力される内部制御信号とに応じて新
たな内部制御信号を生成し、前記外部クロック信号の前
記第３のエッジとは異なる第４のエッジに応答して前記
新たな内部制御信号を出力するダイナミックランダムア
クセスメモリ。 - 【請求項２】 前記制御手段は、前記第４のエッジの上
での制御信号と、前記新たな内部制御信号とに応じてさ
らに新たな内部制御信号を生成し、前記外部クロック信
号の前記第４のエッジとは異なる第５のエッジに応答し
て前記さらに新たな内部制御信号を出力する請求項１に
記載のダイナミックランダムアクセスメモリ。 - 【請求項３】 前記外部クロック信号の前記第４のエッ
ジは、前記外部クロック信号の前記第３のエッジの次の
エッジである請求項１に記載のダイナミックランダムア
クセスメモリ。 - 【請求項４】 第１イネーブル信号と第２イネーブル信
号のそれぞれは互いに異なる内部制御信号に含まれ、 前記アドレス入力手段は前記第１イネーブル信号に応答
して前記第１アドレスを提供し、前記アドレス入力手段
は前記第２イネーブル信号に応答して前記第２アドレス
を提供する請求項１に記載のダイナミックランダムアク
セスメモリ。 - 【請求項５】 前記第１イネーブル信号と前記第２イネ
ーブル信号のそれぞれは、第１状態と第２状態とのうち
一方の状態にある請求項４に記載のダイナミックランダ
ムアクセスメモリ。 - 【請求項６】 前記アクセス手段は、前記外部クロック
信号の第５のエッジに応答して前記メモリブロックの前
記位置に格納された情報を出力する出力手段を備えてい
る請求項１に記載のダイナミックランダムアクセスメモ
リ。 - 【請求項７】 第１イネーブル信号と第２イネーブル信
号と出力イネーブル信号のそれぞれは互いに異なる内部
制御信号に含まれ、 前記アドレス入力手段は前記第１イネーブル信号に応答
して前記第１アドレスを提供し、前記アドレス入力手段
は前記第２イネーブル信号に応答して前記第２アドレス
を提供し、前記出力手段は前記出力イネーブル信号に応
答して前記情報を出力する請求項６に記載のダイナミッ
クランダムアクセスメモリ。 - 【請求項８】 前記アクセス手段は、 データを受け取り、前記外部クロック信号の第５エッジ
に応答して前記データを出力として提供するデータ入力
手段と、 前記外部クロック信号の第６エッジに応答して前記第１
アドレスと前記第２アドレスとに対応する前記位置にお
いて前記データを前記メモリブロックに書き込む書き込
み手段とを備えている請求項１に記載のダイナミックラ
ンダムアクセスメモリ。 - 【請求項９】 データイネーブル信号と書き込みイネー
ブル信号のそれぞれは互いに異なる内部制御信号に含ま
れ、 前記データ入力手段は前記データイネーブル信号に応答
して前記データを提供し、前記書き込み手段は前記書き
込みイネーブル信号に応答して前記データを書き込む請
求項８に記載のダイナミックランダムアクセスメモリ。 - 【請求項１０】 前記外部クロック信号は１６.７ＭＨ
ｚ以上の周波数を有する請求項１に記載のダイナミック
ランダムアクセスメモリ。 - 【請求項１１】 前記ダイナミックランダムアクセスメ
モリは、シリアルポートをさらに備えており、 前記シリアルポートは、 前記シリアルポートのタイミングを制御するためのシリ
アルポートクロック信号を受け取る手段と、 シリアル出力手段と、 前記外部クロック信号の第５エッジに応答して前記メモ
リブロックに格納されたシリアル情報を前記シリアル出
力手段に転送する転送手段とを備えており、 前記シリアル出力手段は、前記シリアルポートクロック
信号の各エッジに応答して前記シリアル情報の各部分を
逐次出力する、請求項１に記載のダイナミックランダム
アクセスメモリ。 - 【請求項１２】 前記制御手段は、 第１イネーブル信号と第２イネーブル信号と転送イネー
ブル信号のそれぞれは互いに異なる内部制御信号に含ま
れ、 前記アドレス入力手段は前記第１イネーブル信号に応答
して前記第１アドレスを提供し、前記アドレス入力手段
は前記第２イネーブル信号に応答して前記第２アドレス
を提供し、前記転送手段は前記転送イネーブル信号に応
答して前記シリアル情報を転送する請求項１１に記載の
ダイナミックランダムアクセスメモリ。 - 【請求項１３】 情報を格納する複数のメモリセルを含
むメモリブロックと、前記メモリブロックに格納される
情報の位置を規定する第１アドレスと第２アドレスとを
受け取るアドレス入力手段と、前記メモリブロックから
情報を出力する出力手段とを有するダイナミックランダ
ムアクセスメモリのアクセス方法であって、 ａ）外部クロック信号の第１のエッジに応答して前記第
１アドレスを前記アドレス入力手段に保持するステップ
と、 ｂ）前記外部クロック信号の前記第１のエッジとは異な
る第２のエッジに応答して前記第２アドレスを前記アド
レス入力手段に保持するステップと、 ｃ）前記外部クロック信号の第３のエッジに応答して前
記第１アドレスと前記第２アドレスとによって指定され
る前記メモリブロックの位置に格納される情報を出力す
るステップと ｄ）前記外部クロックのエッジ上での制御信号に応答し
て、ダイナミックランダムアクセスメモリの内部の動作
タイミングを制御する内部制御信号を出力するステップ
とを包含するダイナミックランダムアクセスメモリのア
クセス方法であって、前記ステップｄ）は、 ｅ）前記外部クロック信号の第４のエッジ上での制御信
号と、前記外部クロック信号の前記第４のエッジに応答
して出力される内部制御信号とに応じて、新たな内部制
御信号を生成するステップと、 ｆ）前記外部クロック信号の前記第４のエッジとは異な
る第５のエッジに応答して前記新たな内部制御信号を出
力するステップとを包含するダイナミックランダムアク
セスメモリのアクセス方法。 - 【請求項１４】 前記方法は、前記ステップｂ）とｃ）
とを繰り返すステップをさらに包含している請求項１３
に記載のダイナミックランダムアクセスメモリのアクセ
ス方法。 - 【請求項１５】 前記方法は、前記ステップｅ）とｆ）
とを繰り返すステップをさらに包含している請求項１３
に記載のダイナミックランダムアクセスメモリのアクセ
ス方法。 - 【請求項１６】 前記外部クロック信号の前記第５のエ
ッジは、前記外部クロック信号の前記第４のエッジの次
のエッジである請求項１３に記載のダイナミックランダ
ムアクセスメモリのアクセス方法。 - 【請求項１７】 情報を格納する複数のメモリセルを含
むメモリブロックと、前記メモリブロックに格納される
情報の位置を規定する第１アドレスと第２アドレスとを
受け取るアドレス入力手段と、データを受け取るデータ
入力手段と、前記データを前記メモリブロックに書き込
む書き込み手段とを有するダイナミックランダムアクセ
スメモリのアクセス方法であって、 ａ）外部クロック信号の第１のエッジに応答して前記第
１アドレスを前記アドレス入力手段に保持するステップ
と、 ｂ）前記外部クロック信号の前記第１のエッジとは異な
る第２のエッジに応答して前記第２アドレスを前記アド
レス入力手段に保持するステップと、 ｃ）前記外部クロック信号の第３のエッジに応答して前
記データを前記データ入力手段に保持するステップと、 ｄ）前記外部クロック信号の第４のエッジに応答して前
記第１アドレスと前記第２アドレスとによって指定され
る位置において前記データを前記メモリブロックに書き
込むステップと ｅ）前記外部クロックのエッジ上での制御信号に応答し
て、ダイナミックランダムアクセスメモリの内部の動作
タイミングを制御する内部制御信号を出力するステップ
とを包含するダイナミックランダムアクセスメモリのア
クセス方法であって、前記ステップｅ）は、 ｆ）前記外部クロック信号の第５のエッジ上での制御信
号と、前記外部クロック信号の前記第５のエッジに応答
して出力される内部制御信号とに応じて、新たな内部制
御信号を生成するステップと、 ｇ）前記外部クロック信号の前記第５のエッジとは異な
る第６のエッジに応答して前記新たな内部制御信号を出
力するステップとを包含するダイナミックランダムアク
セスメモリのアクセス方法。 - 【請求項１８】 前記方法は、前記ステップｂ）とｄ）
とを繰り返すステップをさらに包含している請求項１７
に記載のダイナミックランダムアクセスメモリのアクセ
ス方法。 - 【請求項１９】 前記方法は、前記ステップｆ）とｇ）
とを繰り返すステップをさらに包含している請求項１７
に記載のダイナミックランダムアクセスメモリのアクセ
ス方法。 - 【請求項２０】 前記外部クロック信号の前記第６のエ
ッジは、前記外部クロック信号の前記第５のエッジの次
のエッジである請求項１７に記載のダイナミックランダ
ムアクセスメモリのアクセス方法。 - 【請求項２１】 情報を格納する複数のメモリセルを含
むメモリブロックと、前記メモリブロックに格納される
情報の位置を規定する第１アドレスと第２アドレスとを
受け取るアドレス入力手段と、前記メモリブロックから
情報を出力する出力手段と、データを受け取るデータ入
力手段と、前記データを前記メモリブロックに書き込む
書き込み手段とを有するダイナミックランダムアクセス
メモリのアクセス方法であって、 ａ）外部クロック信号の第１のエッジに応答して前記第
１アドレスを前記アドレス入力手段に保持するステップ
と、 ｂ）前記外部クロック信号の前記第１のエッジとは異な
る第２のエッジに応答して前記第２アドレスを前記アド
レス入力手段に保持するステップと、 ｃ）前記外部クロック信号の第３のエッジに応答して前
記第１アドレスと前記第２アドレスとによって指定され
る前記メモリブロックの位置に格納される情報を出力す
るステップと、 ｄ）前記外部クロック信号の第４のエッジに応答して前
記データを前記データ入力手段に保持するステップと、 ｅ）前記外部クロック信号の第５のエッジに応答して前
記第１アドレスと前記第２アドレスとによって指定され
る位置において前記データを前記メモリブロックに書き
込むステップと ｆ）前記外部クロックのエッジ上での制御信号に応答し
て、ダイナミックランダムアクセスメモリの内部の動作
タイミングを制御する内部制御信号を出力するステップ
とを包含するダイナミックランダムアクセスメモリのア
クセス方法であって、前記ステップｆ）は、 ｇ）前記外部クロック信号の第６のエッジ上での制御信
号と、前記外部クロック信号の前記第６のエッジに応答
して出力される内部制御信号とに応じて、新たな内部制
御信号を生成するステップと、 ｈ）前記外部クロック信号の前記第６のエッジとは異な
る第７のエッジに応答して前記新たな内部制御信号を出
力するステップとを包含するダイナミックランダムアク
セスメモリのアクセス方法。 - 【請求項２２】 前記方法は、前記ステップｇ）とｈ）
とを繰り返すステップをさらに包含している請求項２１
に記載のダイナミックランダムアクセスメモリのアクセ
ス方法。 - 【請求項２３】 前記外部クロック信号の前記第７のエ
ッジは、前記外部クロック信号の前記第６のエッジの次
のエッジである請求項２１に記載のダイナミックランダ
ムアクセスメモリのアクセス方法。 - 【請求項２４】 メモリと、前記メモリをアクセスする
回路と、前記回路を前記メモリに接続するバスとを備え
たシステムであって、 前記回路は、第１アドレスと第２アドレスとを前記バス
に提供する手段と、制御信号を前記バスに提供する手段
を備えており、前記第１アドレスはクロック信号の第１
のエッジで前記バスの上で有効であり、前記第２アドレ
スは前記クロック信号の第２のエッジで前記バスの上で
有効であり、前記クロック信号の前記第１のエッジは前
記クロック信号の前記第２のエッジとは異なっており、
前記制御信号は前記クロック信号のエッジで有効であ
り、 前記メモリは、 情報を格納する複数のメモリセルを含むメモリブロック
と、 前記第１アドレスと前記第２アドレスとを前記バスから
受け取り、前記クロック信号の前記第１のエッジに応答
して前記第１アドレスを出力として提供し、前記クロッ
ク信号の前記第２のエッジに応答して前記第２アドレス
を出力として提供するアドレス入力手段と、 前記アドレス入力手段によって提供される前記第１アド
レスと前記第２アドレスとに対応する前記メモリブロッ
クにおける位置をアクセスするアクセス手段と、 前記クロックのエッジ上での制御信号に応答して、ダイ
ナミックランダムアクセスメモリの内部の動作タイミン
グを制御する内部制御信号を出力する制御手段を備えた
ダイナミックランダムアクセスメモリであって、前記制
御手段は、前記クロック信号の第３のエッジ上での制御
信号と、前記クロック信号の前記第３のエッジに応答し
て出力される内部制御信号とに応じて新たな内部制御信
号を生成し、前記クロック信号の前記第３のエッジとは
異なる第４のエッジに応答して前記新たな内部制御信号
を出力するダイナミックランダムアクセスメモリである
システム。 - 【請求項２５】 前記制御手段は、前記第４のエッジの
上での制御信号と、前記新たな内部制御信号とに応じて
さらに新たな内部制御信号を生成し、前記外部クロック
信号の前記第４のエッジとは異なる第５のエッジに応答
して前記さらに新たな内部制御信号を出力する請求項２
４に記載のシステム。 - 【請求項２６】 前記外部クロック信号の前記第４のエ
ッジは、前記外部クロック信号の前記第３のエッジの次
のエッジである請求項２４に記載のシステム。 - 【請求項２７】 第１イネーブル信号と第２イネーブル
信号のそれぞれは互いに異なる内部制御信号に含まれ、 前記アドレス入力手段は前記第１イネーブル信号に応答
して前記第１アドレスを提供し、前記アドレス入力手段
は前記第２イネーブル信号に応答して前記第２アドレス
を提供する請求項２４に記載のシステム。 - 【請求項２８】 前記第１イネーブル信号と前記第２イ
ネーブル信号のそれぞれは、第１状態と第２状態とのう
ち一方の状態にある請求項２７に記載のシステム。 - 【請求項２９】 前記アクセス手段は、前記クロック信
号の第５のエッジに応答して前記メモリブロックの前記
位置に格納された情報を前記バスに出力する出力手段を
備えている、請求項２４に記載のシステム。 - 【請求項３０】 第１イネーブル信号と第２イネーブル
信号と出力イネーブル信号のそれぞれは互いに異なる内
部制御信号に含まれ、 前記アドレス入力手段は前記第１イネーブル信号に応答
して前記第１アドレスを提供し、前記アドレス入力手段
は前記第２イネーブル信号に応答して前記第２アドレス
を提供し、前記出力手段は前記出力イネーブル信号に応
答して前記情報を出力する、請求項２９に記載のシステ
ム。 - 【請求項３１】 前記回路は、前記クロック信号の第５
のエッジで有効であるデータを前記バスに提供する手段
をさらに備えており、 前記アクセス手段は、 前記データを前記バスから受け取り、前記クロック信号
の前記第５のエッジに応答して前記データを出力として
提供するデータ入力手段と、 前記クロック信号の第６のエッジに応答して前記第１ア
ドレスと前記第２アドレスとに対応する前記位置におけ
る前記メモリブロックに前記データを書き込む書き込み
手段と、を備えている、請求項２４に記載のシステム。 - 【請求項３２】 データイネーブル信号と書き込みイネ
ーブル信号のそれぞれは互いに異なる内部制御信号に含
まれ、 前記データ入力手段は前記データイネーブル信号に応答
して前記データを提供し、前記書き込み手段は前記書き
込みイネーブル信号に応答して前記データを書き込む、
請求項３１に記載のシステム。 - 【請求項３３】 前記バスは、前記第１アドレスと前記
第２アドレスとを伝搬するためのアドレスバスと、前記
データを伝搬するデータバスとを備えている、請求項２
４に記載のシステム。 - 【請求項３４】 前記クロック信号は１６.７ＭＨｚ以
上の周波数を有する請求項２４に記載のシステム。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US278,333 | 1988-11-29 | ||
| US07/277,637 US5142637A (en) | 1988-11-29 | 1988-11-29 | Dynamic video RAM incorporating single clock random port control |
| US07/278,333 US5148523A (en) | 1988-11-29 | 1988-11-29 | Dynamic video RAM incorporationg on chip line modification |
| US277,637 | 1988-11-29 | ||
| US07/277,687 US5148524A (en) | 1988-11-29 | 1988-11-29 | Dynamic video RAM incorporating on chip vector/image mode line modification |
| US277,687 | 1988-11-29 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1310233A Division JP2557113B2 (ja) | 1988-11-29 | 1989-11-29 | デュアルポートダイナミックメモリ |
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| Publication Number | Publication Date |
|---|---|
| JPH07287978A true JPH07287978A (ja) | 1995-10-31 |
| JP2593060B2 JP2593060B2 (ja) | 1997-03-19 |
Family
ID=27402922
Family Applications (6)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1310233A Expired - Fee Related JP2557113B2 (ja) | 1988-11-29 | 1989-11-29 | デュアルポートダイナミックメモリ |
| JP7051626A Expired - Fee Related JP2604568B2 (ja) | 1988-11-29 | 1995-03-10 | ダイナミックランダムアクセスメモリ、ダイナミックランダムアクセスメモリのアクセス方法及びシステム |
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