JPS5817487A - 表示制御装置 - Google Patents
表示制御装置Info
- Publication number
- JPS5817487A JPS5817487A JP11576181A JP11576181A JPS5817487A JP S5817487 A JPS5817487 A JP S5817487A JP 11576181 A JP11576181 A JP 11576181A JP 11576181 A JP11576181 A JP 11576181A JP S5817487 A JPS5817487 A JP S5817487A
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- JP
- Japan
- Prior art keywords
- character
- display
- memory
- address
- width
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は表示制御装置に関する。
システムの効率的運用をはかるため、１システムに複数
の端末装置を設置し、これら各端末装置がホスト計算機
から転送される情報に基づいて独立して出力処理管行う
様になっている。
の端末装置を設置し、これら各端末装置がホスト計算機
から転送される情報に基づいて独立して出力処理管行う
様になっている。
この様なシステムの１つに複数の漢字出力端末装置を備
えてなる漢字情報処理システムがある。
えてなる漢字情報処理システムがある。
第１図は従来における漢字情報処理システムの構成例管
示すものであって、入出力パス６にホスト計算機（以下
ＣＰＵと称する）１．主メモリ２そして複数の漢字出力
端末装置２例えば漢字ディスグレイ装置３．４が接続さ
れ、更には漢字ノ母ターンメモリパス７を介して１個の
漢字文字ノ譬ターン発生器５が接続されて成る。８．９
はＣＲＴモニタである。
示すものであって、入出力パス６にホスト計算機（以下
ＣＰＵと称する）１．主メモリ２そして複数の漢字出力
端末装置２例えば漢字ディスグレイ装置３．４が接続さ
れ、更には漢字ノ母ターンメモリパス７を介して１個の
漢字文字ノ譬ターン発生器５が接続されて成る。８．９
はＣＲＴモニタである。
この様に、漢字ディスプレイ装置を１システムに複数台
接続する場合、未だ漢字文字パターン発生器が高価であ
ることや、文字表示速度に比べ文字ツヤターン発生器の
アクセスタイムが遅いこともあって、１システムに１個
の文字／臂ターン発生器５を置き、これを複数台の表示
装置３．４で共有する形がとられる場合が多い。
接続する場合、未だ漢字文字パターン発生器が高価であ
ることや、文字表示速度に比べ文字ツヤターン発生器の
アクセスタイムが遅いこともあって、１システムに１個
の文字／臂ターン発生器５を置き、これを複数台の表示
装置３．４で共有する形がとられる場合が多い。
この場合、表示装置３．４に表示される全ドツト情報は
各表示装置３，４内にそれぞれ有するリフレッシ１ノ母
ターンメモリ１１．１２ｔｌ−アク七スすることくよシ
得られる。
各表示装置３，４内にそれぞれ有するリフレッシ１ノ母
ターンメモリ１１．１２ｔｌ−アク七スすることくよシ
得られる。
文字の書替えは文字／ぐターン発生器５ｔ−アクセスし
て文字ツヤターンをリフレッシ＆パターンメモリ１１又
は１２へ書き移すことにより行なわれる。
て文字ツヤターンをリフレッシ＆パターンメモリ１１又
は１２へ書き移すことにより行なわれる。
上記リフレクシェノ母ターンメモリ１１．Ｊｊｔの構成
は従来、以下に示す如きものであった。
は従来、以下に示す如きものであった。
例えば、第２図に示す様に漢字１文字を横２４×縦２４
０ドツトマトリクスで表現した場合、横方向に読出し幅
を２４ビツトとし、１６に×１ビットの〆イナきツクＲ
ＡＭ ２４個で構成し、これを並列読出しすることで実
現していた。
０ドツトマトリクスで表現した場合、横方向に読出し幅
を２４ビツトとし、１６に×１ビットの〆イナきツクＲ
ＡＭ ２４個で構成し、これを並列読出しすることで実
現していた。
又、縦方向については、１文字の文字ノ４ターン記憶容
量を２の階乗とした方がアドレッシングを容易にするこ
とから３２語を割９あてている。従って、リフレッシ為
ノ譬ターンメモリ、即ち、１６ＫＸ１ビツトのダイナミ
ックＲＡＭを２４個並列にアクセスする構成にしておく
と、５１２文字（１６Ｋｌｌ÷３２語／字）分の記憶容
量を必要とする。
量を２の階乗とした方がアドレッシングを容易にするこ
とから３２語を割９あてている。従って、リフレッシ為
ノ譬ターンメモリ、即ち、１６ＫＸ１ビツトのダイナミ
ックＲＡＭを２４個並列にアクセスする構成にしておく
と、５１２文字（１６Ｋｌｌ÷３２語／字）分の記憶容
量を必要とする。
従って、４０字Ｘ２５行（表示画面構成）表示可能な表
示装置に対しては第３図（、）に示す如く、更に２４個
の１６ＫＸｌビツトのダイナミックＲＡＭ ｔ−用意し
、合計４８個のダイナミックＲＡＭのうち前半の２４個
と後半の２４個をパンク分けして構成すれば良い。
示装置に対しては第３図（、）に示す如く、更に２４個
の１６ＫＸｌビツトのダイナミックＲＡＭ ｔ−用意し
、合計４８個のダイナミックＲＡＭのうち前半の２４個
と後半の２４個をパンク分けして構成すれば良い。
ところで、近年のＩＣ高集積度化によって、６４ＫＸ１
ピツトのダイナミックＲＡＭが利用可能となったが、こ
のメモリ素子を用い、上記従来方法により、リフレッシ
ユ／やターンメモリを構成すると、第３図（ｂ）に示す
如く、２４個の６４ＫＸ１ビットダイナミックＲＡＭで
奥行き方向の容量が２倍になるため、上記表示画面構成
（４０字Ｘ２５行）においては、わずか半分のメモリ容
量しか使いこなせず、残る半分は未使用状態となってし
まって、使用効率が悪い。
ピツトのダイナミックＲＡＭが利用可能となったが、こ
のメモリ素子を用い、上記従来方法により、リフレッシ
ユ／やターンメモリを構成すると、第３図（ｂ）に示す
如く、２４個の６４ＫＸ１ビットダイナミックＲＡＭで
奥行き方向の容量が２倍になるため、上記表示画面構成
（４０字Ｘ２５行）においては、わずか半分のメモリ容
量しか使いこなせず、残る半分は未使用状態となってし
まって、使用効率が悪い。
本発明は上記事情に基づいてなされたものであシ、読出
し幅を従来の半分の１２ピツトとし、その分奥行き方向
を２倍（１文字幅２４ビツトの読出しは、１２ピツトを
２回に分けて読出す）別層することにより、かか６６４
にダイナミックＲＡＭでり７レツシ為ツヤターンメモリ
を構成する際、メモリ容量の使用効率の悪さを改善し、
ひいては使用メモリ素子の個数削減を実現する表示制御
装置を提供することを目的とする。
し幅を従来の半分の１２ピツトとし、その分奥行き方向
を２倍（１文字幅２４ビツトの読出しは、１２ピツトを
２回に分けて読出す）別層することにより、かか６６４
にダイナミックＲＡＭでり７レツシ為ツヤターンメモリ
を構成する際、メモリ容量の使用効率の悪さを改善し、
ひいては使用メモリ素子の個数削減を実現する表示制御
装置を提供することを目的とする。
以下、第４図以降を使用して本発明に関し詳細に説明す
る。
る。
第４図は本発明によって従来技術として示す第３図（ｂ
） ｔ−改善したメモリマツプの一例であり、従来と比
較して、読出し幅ｔ−機とし、未使用領域の削減をはか
る様子を概念的に示している。
） ｔ−改善したメモリマツプの一例であり、従来と比
較して、読出し幅ｔ−機とし、未使用領域の削減をはか
る様子を概念的に示している。
第５図は本発明によプなされる表示制御装置の実施例を
示すブロック図である。図において、５１は基本タイミ
ング発生部であって、後述する分周回路５２へ文字クロ
ックの性周期のりｐツク全リフレッシ為ノ臂ターンメそ
り５１へはＲＡＳ （Ｒｏｗ Ａｄｄｒｖｓｓ ８ｔｒ
ｏｂ＊） 、 ＣＡＳ（ＣｏｌｕｍｎＡｄむ＠ＩＩ ５
ｔｒｏｂｅ）信号及びＷ Ｅ （Ｗｒｉｔｅ Ｅｎａｂ
ｌｅＳｔｒｏｂ・）信号を、更に後述するアドレスセレ
クタ５５ヘアドレス切換信号を、シフトレジスタ５８へ
はドツトクロック信号を供給する。前記分周回路５２に
よ＃）捧分周された出力は、ＣＲＴ制御用ＬＳＩ １５
Ｂへ文字クロックとして供給される。 ＣＲＴ制御用
ＬＳＩ ｊ ３は現在市場に出廻っている公知のＬＳＩ
であって、ラスタタイオングの制御の他にシステムとの
インターフェースも司どる。又、後述するアドレスセレ
クタ５５ヘリ−ドアドレスも供給する。５４は書込みア
ドレスが設定されるライトアドレスレジスタである。
示すブロック図である。図において、５１は基本タイミ
ング発生部であって、後述する分周回路５２へ文字クロ
ックの性周期のりｐツク全リフレッシ為ノ臂ターンメそ
り５１へはＲＡＳ （Ｒｏｗ Ａｄｄｒｖｓｓ ８ｔｒ
ｏｂ＊） 、 ＣＡＳ（ＣｏｌｕｍｎＡｄむ＠ＩＩ ５
ｔｒｏｂｅ）信号及びＷ Ｅ （Ｗｒｉｔｅ Ｅｎａｂ
ｌｅＳｔｒｏｂ・）信号を、更に後述するアドレスセレ
クタ５５ヘアドレス切換信号を、シフトレジスタ５８へ
はドツトクロック信号を供給する。前記分周回路５２に
よ＃）捧分周された出力は、ＣＲＴ制御用ＬＳＩ １５
Ｂへ文字クロックとして供給される。 ＣＲＴ制御用
ＬＳＩ ｊ ３は現在市場に出廻っている公知のＬＳＩ
であって、ラスタタイオングの制御の他にシステムとの
インターフェースも司どる。又、後述するアドレスセレ
クタ５５ヘリ−ドアドレスも供給する。５４は書込みア
ドレスが設定されるライトアドレスレジスタである。
前記アドレスセレクタ５５は供給されるリーヅライトア
ドレスの切替え、及びローアドレス／カラムアドレスの
切替えも行う、又、５６は書込まれるべき文字ツクター
ンが一時設定されるライトデータレジスタ、５１は表示
画面全体のドツト情報が記憶されるリフレッシ轟ノ譬タ
ーンメモリである。更に、５８は並列−直列交換を行う
シフトレジスタ、５９はラスクスキャンタイプのＣＲＴ
モニタである。
ドレスの切替え、及びローアドレス／カラムアドレスの
切替えも行う、又、５６は書込まれるべき文字ツクター
ンが一時設定されるライトデータレジスタ、５１は表示
画面全体のドツト情報が記憶されるリフレッシ轟ノ譬タ
ーンメモリである。更に、５８は並列−直列交換を行う
シフトレジスタ、５９はラスクスキャンタイプのＣＲＴ
モニタである。
第６図は本発明の動作を示すタイミングチャートである
６図忙おいて、６ｂは基本タイミング発生部５１から発
せられる文字りｐツクの性周期のクロックを示し、６ｈ
は分周回路５２で磯分周された文字クロックを示す。尚
、図中ＤＩＳＰは１文字表示期間を示す。
６図忙おいて、６ｂは基本タイミング発生部５１から発
せられる文字りｐツクの性周期のクロックを示し、６ｈ
は分周回路５２で磯分周された文字クロックを示す。尚
、図中ＤＩＳＰは１文字表示期間を示す。
第７図は本発明の動作概念を示す図であって、文字クロ
ックの前半部Ａで１文字の左半分備が読出され、後半部
Ｂで１文字の右半分が読出される様子を示している。詳
細は後述する。
ックの前半部Ａで１文字の左半分備が読出され、後半部
Ｂで１文字の右半分が読出される様子を示している。詳
細は後述する。
以下、本発明の動作につき詳細に説明する。
基本タイきンダ発生部５１から出方される文字クロック
の性周期のクロック（種文字り四ツクと略記）は分周回
路１２ｔ−経て文字クロックとしてＣＲＴ制御用Ｌ８Ｉ
５ Ｊへ供給される。 ＣＲＴ制御用ＬＳＩ ５ Ｊ
はＣＲＴモニタ５９のり７レツシエを行なうため、リフ
レッシェノ母ターンメモリ６１のリードアドレスを文字
クロックが到来する毎に＠ｌ”だけインクリメントしな
がら発生させ、垂直同期信号毎に初期値がセットされる
。アドレスセレクタ５５ＩＩｉ、水平・垂直帰線期間以
外ＣＲＴ制御用ＬＳＩ ６ Ｊから得られるアドレスを
選コントロールサレる。リフレッシ為ノｆターンメモリ
５７はＡ文字クロックの周期毎にリード又はライトの１
サイクルが完了するものであり、文字クロックの前半に
相当するサイクルで文字の左半分側が、後半に相当する
サイクルで文字の右半分が読出される。読出された表示
ノ母ターンデータはシフトレジスタ５８にロードされ、
直ちにドツトクロックによって直列出力され、ＣＲＴモ
ニタ５９へ供給される。
の性周期のクロック（種文字り四ツクと略記）は分周回
路１２ｔ−経て文字クロックとしてＣＲＴ制御用Ｌ８Ｉ
５ Ｊへ供給される。 ＣＲＴ制御用ＬＳＩ ５ Ｊ
はＣＲＴモニタ５９のり７レツシエを行なうため、リフ
レッシェノ母ターンメモリ６１のリードアドレスを文字
クロックが到来する毎に＠ｌ”だけインクリメントしな
がら発生させ、垂直同期信号毎に初期値がセットされる
。アドレスセレクタ５５ＩＩｉ、水平・垂直帰線期間以
外ＣＲＴ制御用ＬＳＩ ６ Ｊから得られるアドレスを
選コントロールサレる。リフレッシ為ノｆターンメモリ
５７はＡ文字クロックの周期毎にリード又はライトの１
サイクルが完了するものであり、文字クロックの前半に
相当するサイクルで文字の左半分側が、後半に相当する
サイクルで文字の右半分が読出される。読出された表示
ノ母ターンデータはシフトレジスタ５８にロードされ、
直ちにドツトクロックによって直列出力され、ＣＲＴモ
ニタ５９へ供給される。
上記した様にリフレッシ為パターンメモリ５７はＣＲＴ
制御用ＬＳＩ ５ Ｊにより、同じ文字アドレスで２［
アクセスされるため、文字クロック信号もｍ助アドレス
情報として、アドレスセレクタ５５を経由してす７レツ
シ為）臂ターンメモリ５７へ供給される。又、す７レツ
シ＆／譬ターンメモリ５７は６４に飴の容量を有するダ
イナミックＲＡＭで構成される丸め、１６ビツトのアド
レス情報はローアドレス・カラムアドレス各々８ピツト
ずつアドレスセレクタ５５にて時分割サレ、す７レツシ
為ノ９ターンメモリ５７へ供給される。
制御用ＬＳＩ ５ Ｊにより、同じ文字アドレスで２［
アクセスされるため、文字クロック信号もｍ助アドレス
情報として、アドレスセレクタ５５を経由してす７レツ
シ為）臂ターンメモリ５７へ供給される。又、す７レツ
シ＆／譬ターンメモリ５７は６４に飴の容量を有するダ
イナミックＲＡＭで構成される丸め、１６ビツトのアド
レス情報はローアドレス・カラムアドレス各々８ピツト
ずつアドレスセレクタ５５にて時分割サレ、す７レツシ
為ノ９ターンメモリ５７へ供給される。
以上説明の如く、従来接衝で６４にダイナミックメモリ
素子を用い、読出し幅２４ビットのりフレッシ為ノ譬タ
ーンメモリを構成スレハ、２４個のメモリ素子を必要と
するが、本発明によれば読出し幅ｔ−１２ビットするこ
とにより、１０２４文字までの表示容量であれば半分の
１２個のメ −そり素子で済む・又、読出し幅をにと
したことにより、す７レツシ１ノやターンメモリの出力
を受ける並列直列変換のためのシフトレジスタあるいは
ライトデータレジスタの構成ビット幅も２４ビツトから
半分の１２ビツトに縮減することができる。このことに
よＬ ６４にダイナミックＲＡＭです７レツシ島メモ
リを構成する際のメモリ容量の使用効率が改善され、且
つ使用メモリ素子の個数の削減ならびに周辺ハードウェ
ハの縮減がなされる丸め、コスト面においても効果が期
待できる。
素子を用い、読出し幅２４ビットのりフレッシ為ノ譬タ
ーンメモリを構成スレハ、２４個のメモリ素子を必要と
するが、本発明によれば読出し幅ｔ−１２ビットするこ
とにより、１０２４文字までの表示容量であれば半分の
１２個のメ −そり素子で済む・又、読出し幅をにと
したことにより、す７レツシ１ノやターンメモリの出力
を受ける並列直列変換のためのシフトレジスタあるいは
ライトデータレジスタの構成ビット幅も２４ビツトから
半分の１２ビツトに縮減することができる。このことに
よＬ ６４にダイナミックＲＡＭです７レツシ島メモ
リを構成する際のメモリ容量の使用効率が改善され、且
つ使用メモリ素子の個数の削減ならびに周辺ハードウェ
ハの縮減がなされる丸め、コスト面においても効果が期
待できる。
尚、本発明の実施例によれば、す７レツシ。
ノ臂ターンメモリに６４にダイナミックメモリ素子を使
用し、且つ１文字幅２４ピツトを２等分した場合につい
て述べたが、メそり素子に関してはどの種類にも限定さ
れず、又、１文字幅が２４ピツト以外でも更に、２分割
でなくとも轡分割であれば任意であっても良いことは明
白である。
用し、且つ１文字幅２４ピツトを２等分した場合につい
て述べたが、メそり素子に関してはどの種類にも限定さ
れず、又、１文字幅が２４ピツト以外でも更に、２分割
でなくとも轡分割であれば任意であっても良いことは明
白である。
纂１図は従来の漢字情報処理システムの構成例を示す図
、石２図は１文字の表示構成を示す図、第３図（ａ）
ｅ （ｂ）は従来におけるリフレッシェノ譬ターンメそ
りの構成をメモリマツプ上に示した図、第４図は本発明
がなされることによシ実現されるリフレッシュパターン
メそりの構成をメモリマツプ上に示した図、第５図は本
発明における表示制御装置の実施例を示すブロック図、
１４６図は本発明の動作を示すタイミングチャート、纂
７図は不発明の動作概念を示す図である。 ５１・・・基本タイミング発生部、５２・・・分局回路
、５３・・・ＣＲＴ １ｔＩｌｊ ＩＩＩ用ＬＳＩ、５
４・・・ライトアドレスレジスタ、５５・・・アドレス
セレクタ、５６・・・ライトデータレジスタ、５７・・
・す７レツシエＩリーンメモリ、５８・・・シフトレジ
スタ、５９・・・ＣＲＴモニタ。 出願人代理人 弁理士 鈴 江 武 彦第３図 第６図 第２図 ｊｌ！７ＷＩ
、石２図は１文字の表示構成を示す図、第３図（ａ）
ｅ （ｂ）は従来におけるリフレッシェノ譬ターンメそ
りの構成をメモリマツプ上に示した図、第４図は本発明
がなされることによシ実現されるリフレッシュパターン
メそりの構成をメモリマツプ上に示した図、第５図は本
発明における表示制御装置の実施例を示すブロック図、
１４６図は本発明の動作を示すタイミングチャート、纂
７図は不発明の動作概念を示す図である。 ５１・・・基本タイミング発生部、５２・・・分局回路
、５３・・・ＣＲＴ １ｔＩｌｊ ＩＩＩ用ＬＳＩ、５
４・・・ライトアドレスレジスタ、５５・・・アドレス
セレクタ、５６・・・ライトデータレジスタ、５７・・
・す７レツシエＩリーンメモリ、５８・・・シフトレジ
スタ、５９・・・ＣＲＴモニタ。 出願人代理人 弁理士 鈴 江 武 彦第３図 第６図 第２図 ｊｌ！７ＷＩ
Claims (1)
- 全表示ドツト情報を記憶する読出し／書込み可能なリフ
レッシュパターンメモリに表示文字位置情報と走査線番
号でアドレスを指定することにより表示装置へ表示情報
を供給するものであって、−文字幅を等分割し、前記リ
フレッシエバターンメモＩＪ ｔ−前記分割幅に構成し
、前記リフレッシエバターンメモりを前記分割個数だけ
絖出すことにより一文字表示を実現するノ４ターン発生
装置を備えたことを特徴とする表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11576181A JPS5817487A (ja) | 1981-07-23 | 1981-07-23 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11576181A JPS5817487A (ja) | 1981-07-23 | 1981-07-23 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5817487A true JPS5817487A (ja) | 1983-02-01 |
Family
ID=14670383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11576181A Pending JPS5817487A (ja) | 1981-07-23 | 1981-07-23 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817487A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60147889A (ja) * | 1984-01-12 | 1985-08-03 | Comput Basic Mach Technol Res Assoc | 文字読取り装置 |
-
1981
- 1981-07-23 JP JP11576181A patent/JPS5817487A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60147889A (ja) * | 1984-01-12 | 1985-08-03 | Comput Basic Mach Technol Res Assoc | 文字読取り装置 |
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