JPH08106414A - メモリ・システム、グラフィックス・システムおよびデータ書き込み方法 - Google Patents

メモリ・システム、グラフィックス・システムおよびデータ書き込み方法

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JPH08106414A
JPH08106414A JP7215706A JP21570695A JPH08106414A JP H08106414 A JPH08106414 A JP H08106414A JP 7215706 A JP7215706 A JP 7215706A JP 21570695 A JP21570695 A JP 21570695A JP H08106414 A JPH08106414 A JP H08106414A
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Abstract

(57)【要約】 【課題】 フレーム・バッファ・ビデオ・メモリへのカ
ラー情報の書き込みを容易にするコンピュータ・グラフ
ィックス・ディスプレイ・システムのためのフレーム・
バッファ構造とデータ記憶方法を提供する。 【解決の手段】 複数のオン・チップ・カラー・レジス
タ４６は、メイン・フレーム・バッファ・ビデオ・メモ
リ３０への複数のカラー情報のブロック書き込みおよび
フラッシュ書き込みを容易にする。複数のカラー・レジ
スタのアドレス指定は、レジスタのロードと、メイン・
メモリ・アレイへのレジスタの内容のブロック書き込み
またはフラッシュ書き込みとの両方について、ＣＡＳサ
イクルのページ・モード・レートで実行される。これに
より、向上したＶＲＡＭ性能が得られる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、コンピュ
ータ・グラフィックス・ディスプレイ・システムに関
し、特に、複数のオン・チップ（ｏｎ−ｃｈｉｐ）・カ
ラー・レジスタが使用され、例えばフレーム・バッファ
・ビデオ・メモリへのカラー情報のブロック（またはフ
ラッシュ）書き込みを容易にするコンピュータ・グラフ
ィックス・ディスプレイ・システムのための性能が向上
されたフレーム・バッファ構造とデータ記憶方法に関す
る。また、オン・チップ・レジスタのための独自のアド
レス指定方法が提供されている。
【０００２】
【従来の技術】コンピュータ・グラフィックス・ディス
プレイ・システム、例えばＣＡＤ／ＣＡＭグラフィック
ス・ワークステーションは、広く用いられ、科学的、工
業的、製造的な、およびその他の応用のための３次元物
体の２次元イメージを生成し、表示する。そのようなグ
ラフィックス・システムにおいて、コンピュータ生成イ
メージのディジタル画像は、集合的にシステム・フレー
ム・バッファを構成するビデオ・ランダム・アクセス・
メモリ（ＶＲＡＭ）のアレイに、通常存在する。フレー
ム・バッファが更新されるレートは、グラフィックス・
システム全体の性能における重要なパラメータである。
さらに、グラフィックス・ワークステーションの絶えず
増大する使用に対しては、通常、ネガティブにシステム
性能に衝撃を与えるさらに種々のカラー表示を実行する
必要がある。
【０００３】ＤＲＡＭは、多くのコンピュータ・メモリ
・システムで選択されるメモリである。ほとんどのＤＲ
ＡＭにおいては、１ビットの記憶素子またはセルは、ア
レイ状に配列されている。アレイは、行と列により構成
されており、行は、“ワード線”と呼ばれ、列は、“ビ
ット線”と呼ばれている。データ線は、記憶アレイにデ
ータを転送し、および記憶アレイからデータを転送す
る。通常の読み出しおよび書き込み動作では、各列の１
つのメモリ・セルは、対応するビット線に接続されてい
る。各ビット線に取り付けられたセンス増幅器は、読み
出し動作の際に、ビット線上の信号を増幅し、回復す
る。ＤＲＡＭチップにおいては、読み出しおよび書き込
み動作はそれぞれ、２つのステップを必要とする。第１
のステップは、行を選択することであり、それは、所望
の行アドレスがアドレス入力にある間に、行アドレス・
ストローブ（ＲＡＳ）をアサートすることによって行わ
れる。次に、オン・チップ行デコーダは、選択された行
のビットを除くすべてのビットがゼロであるベクトルを
作る。このビット・ベクトルは、記憶セルのどの行がビ
ット線および関連したセンス増幅器に接続されるかを決
定する。
【０００４】第２のステップは、列を選択することであ
り、それは、所望の列アドレスがアドレス入力にある間
に、列アドレス・ストローブ（ＣＡＳ）および読み出し
・書き込み信号をアサートすることによって行われる。
列アドレスは、各アレイにおけるメモリのアクティブな
行からビットを選択する。選択されたビットは、出力の
ためにバッファされるか（読み出し動作時）、またはデ
ータ入力から受け取った値を割り当てられる（書き込み
動作時）。
【０００５】ＶＲＡＭは、ビデオ・ディスプレイ・シス
テムにおいて、ビデオ・スキャンアウト（ｖｉｄｅｏ
ｓｃａｎｏｕｔ）を、他のフレーム・バッファ動作と独
立にするために特に設計された特別なタイプのＤＲＡＭ
である。ＶＲＡＭチップは、通常のＤＲＡＭチップと同
様であるが、第２のデータ・ポートに接続された並列入
力／直列出力データ・レジスタを備えている。シリアル
・レジスタは、メモリ・アレイと同じくらいの大きさで
あり、メモリの行が読み出される間に転送信号をアサー
トすることによって並列にロードされる。シリアル・レ
ジスタは、チップからデータを高速度で転送することが
できるそれ自身のデータ・クロックを有している。シリ
アル・レジスタおよびポートは、メモリ・アレイに第２
のシリアル・ポートを有効に与える。このポートがビデ
オ・スキャンアウトのために用いられると、スキャンア
ウトを、チップへの書き込みから通常の読み出しに非同
期に行うことができ、どのようなビデオ・スキャンアウ
トの問題もほとんど排除する。
【０００６】ＤＲＡＭまたはＶＤＲＡＭの性能を向上さ
せる１つの方法は、メモリ回路にブロック書き込み機能
（および／またはフラッシュ書き込み機構）を組み込む
ことである。ブロック書き込みは、アクセスしたワード
線に沿って１組のビット線にデータを同時に書き込むこ
とを可能とする。現在の技術では、ブロック書き込み機
能は、通常の読み出しのためにワード線をアクセスし、
関連したセンス増幅器をオーバパワー（ｏｖｅｒｐｏｗ
ｅｒ）することによって選択されたビット線にデータを
書き込み、次に通常の回復サイクルを実行することによ
って行われる。ブロック重ね書きに対する１つの好まし
い方法は、米国特許第１６５７７８号明細書“Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｃｉｒｃｕｉｔ
ＷｉｔｈＢｌｏｃｋ Ｏｖｅｒｗｒｉｔｅ”に開示され
ている。
【０００７】通常、ＶＲＡＭチップは、ブロック書き込
みまたはフラッシュ書き込み動作時に書き込まれるカラ
ー・データを一時的に保持するのに役立つ１つのカラー
・レジスタを組み込んでいる。残念なことに、１つのカ
ラー・レジスタに対しては、１つのカラーしか、ＲＡＳ
サイクル時間にメモリ・アレイに書き込むことができな
い。それゆえ、複数のカラーの書き込みは、各カラー
が、書き込み動作の際にカラー・レジスタに別個にロー
ドされなければならないので、不便であり、時間を浪費
する。
【０００８】
【発明が解決しようとする課題】本発明の目的は、複数
のカラー表示がグラフィックス・システムで要望される
ときに、ビデオＲＡＭの性能を著しく高める技術を提供
することにある。
【０００９】
【課題を解決するための手段】簡潔に要約すれば、本発
明は、一態様においては、アクセス指定可能メモリ・セ
ルの第１アレイとアクセス指定可能メモリ・セルの第２
アレイを有するメモリ・システムを備えている。アドレ
ス指定可能メモリ・セルの第２アレイは、アドレス指定
可能メモリ・セルの第１アレイと独立してアドレス指定
可能であり、データを与えるためにアドレス指定可能メ
モリ・セルの第１アレイに接続されている。第１のアド
レス手段が設けられ、Ｘアドレス・ビット信号内のＹア
ドレス・ビットを用いて（Ｘアドレス・ビット信号に未
使用のアドレス・ビットが存在するようにＸ＞Ｙであ
る）、アドレス指定可能メモリ・セルの第１アレイ内の
複数のアドレス指定可能メモリ・セルを１ＣＡＳサイク
ルで列アドレス指定する。また、第２のアドレス手段が
設けられ、前記１つのアドレス指定可能メモリ・セルか
ら直接にアドレス指定可能メモリ・セルの第１アレイ内
の複数のアドレス指定可能メモリ・セルへデータを転送
するために、１ＣＡＳサイクルでＸアドレス・ビット信
号内の未使用のアドレス・ビットを使用して、アドレス
指定可能メモリ・セルの第２アレイ内の１つのアドレス
指定可能メモリ・セルをアドレス指定する。特定の実施
例では、アドレス指定可能メモリ・セルの第２アレイ
は、８つのカラー・レジスタのアレイにより構成され、
メモリ・システムは、グラフィックス・システム用のＶ
ＲＡＭチップである。
【００１０】他の態様では、物体を表示するピクセルの
アレイを有するディスプレイ装置を備えるグラフィック
ス・システムが開示されている。グラフィックス・プロ
セッサは、表示される物体の各ピクセルのカラー・デー
タと座標データを生成し、同様にディスプレイ装置に接
続されているラスター・プロセッサへこのデータを送
る。ラスター・プロセッサは、フレーム・バッファに複
数のメモリ・システムを有している。各メモリ・システ
ムは、複数のアドレス指定可能メモリ領域と、カラー・
データを記憶する複数のマルチ・ビット・レジスタとを
有するメイン・メモリ・アレイを備えている。各レジス
タは、別個にアドレス指定可能である。アドレス指定手
段が設けられ、複数のマルチ・ビット・レジスタから１
つのレジスタを選択し、メイン・メモリ・アレイから複
数のメモリ領域を選択し、１つのマルチ・ビット・アド
レス信号に応じて１つのレジスタから複数のメモリ領域
へカラー・データを転送する。転送手段が設けられ、物
体を表示するディスプレイ装置の対応するピクセルに、
ラスター・プロセッサのメモリ・システムに記憶されて
いるデータを転送する。
【００１１】さらに他の態様では、各カラー・レジスタ
が別個にアドレス指定可能であり、異なるカラー・デー
タを記憶することができる複数の関連するカラー・レジ
スタを用いて、ＲＡＳタイム・サイクル内で、メイン・
メモリ・アレイのメモリ・セルの異なるブロックに異な
るカラー・データをブロック書き込みする方法が提供さ
れる。この方法は、ＲＡＳサイクルを開始するステップ
と、ＲＡＳサイクルの開始に続いて、１ＣＡＳサイクル
内で列アドレス信号をデコードし、複数の関連するカラ
ー・レジスタから１つのカラー・レジスタをアドレス指
定し、メイン・メモリ・アレイから複数のメモリ・セル
をアドレス指定するステップと、１ＣＡＳサイクル内
で、１つのカラー・レジスタからメイン・メモリ・アレ
イ内の複数のメモリ・セルにカラー・データをブロック
書き込みするステップと、ＲＡＳサイクル内でメイン・
アレイのメモリ・セルの異なるブロックに異なるカラー
・データが書き込まれるように、第２の１ＣＡＳサイク
ル内で、第２の列アドレス信号に対して、アドレス指定
ステップとブロック書き込みステップを繰り返すステッ
プとを含んでいる。
【００１２】さらに他の態様では、アドレス指定可能メ
モリ・セルのメイン・アレイを有するビデオ・メモリの
複数のレジスタにカラー・データをロードする方法が提
供される。この方法は、ロード・カラー・レジスタ信号
がアクティブに遷移する時を監視するステップと、デー
タ入力でビデオ・メモリへカラー・データを受け取るス
テップと、入力列アドレス信号の所定のアドレス・ビッ
トを受け取ってデコードし、受け取ったカラー・データ
を記憶するための複数のレジスタ内の１つのレジスタを
識別するステップと、この１つのレジスタにカラー・デ
ータをロードするステップとを含んでいる。さらにこの
方法は、ＣＡＳサイクル内でアドレスをデコードするス
テップとレジスタにロードするステップとを含んでい
る。
【００１３】さらに他の態様では、複数のレジスタのア
レイ内の１つのレジスタからメイン・メモリ内の複数の
メモリ・セルにデータを書き込む方法が提供される。こ
の方法は、複数のレジスタ内の１つのレジスタを識別
し、メイン・メモリ・アレイの複数のアドレス指定可能
メモリ領域の一部のアドレスを識別する１つのマルチ・
ビット・アドレス信号を受け取ってデコードするステッ
プと、１つのデータ・レジスタからメイン・メモリ・ア
レイの複数のアドレス指定可能メモリ領域にデータを書
き込むステップとを含んでいる。
【００１４】再び述べると、コンピュータ・グラフィッ
クス・ディスプレイ・システムのための性能を向上させ
たフレーム・バッファ構造とデータ記憶方法が提供され
ており、複数のオン・チップ・カラー・レジスタが、複
数のカラー情報をフレーム・バッファ・ビデオ・メモリ
にブロック書き込みするのを容易にする。重大なことに
は、複数のレジスタのアドレス指定が、複数のオン・チ
ップ・レジスタにロードし、およびメインＤＲＡＭアレ
イにレジスタの内容を書き込むために、ページ・モード
でＣＡＳサイクル時に行われるので、向上したＶＲＡＭ
性能が得られる。特定の実施例では、８つのカラー・レ
ジスタの全ては、第１のＲＡＳサイクル内でロードさ
れ、メイン・アレイは、第２のＲＡＳサイクル内で複数
のレジスタからの選択されたデータで書き込まれる。し
たがって、複数のカラー表示が望まれる向上した性能が
得られる。さらに、表される特定のカラーにより、メイ
ン・メモリ・アレイへのデータの書き込みに先立つ、複
数のオン・チップ・カラー・レジスタのロードは、あら
ゆる場合に不必要となる。
【００１５】
【発明の実施の形態】グラフィックス・システムは、図
１に概略的に示されている。グラフィックス・プロセッ
サ１０は、受け取った幾何学的データから、表示される
物体の各ピクセルのＸ，Ｙ，Ｚ座標を生成する。３つの
座標軸に沿って、一般に赤，緑，青の成分（ＲＧＢ）に
よって特定されるカラーは、表示される物体を表すため
に必要とされる各ピクセルのために生成される。グラフ
ィックス・プロセッサは、どのＸ，Ｙ，Ｚ座標位置から
でも開始することができ、一般に垂直または水平方向に
続く一連の隣接するピクセルを生成する。また、プロセ
ッサは、有効なピクセル・データが利用できることを、
関連するラスター・プロセッサ１１に通知する適切な信
号を与える。ラスター・プロセシング・エンジン１１の
フレーム・バッファ・ロジック１２は、フレーム・バッ
ファ・メモリ１８がピクセル・データを受け取る用意が
できているときは、グラフィックス・プロセッサ１０と
通信する。
【００１６】ディスプレイ・インタフェース（すなわち
ＲＡＭＤＡＣ）１４は、接続線２０を介してディジタル
・カラー（ＲＧＢ）の状態でエンジン１１から、順序付
けられたピクセル・データを受け取る。このデータは、
以下に述べるビデオＲＡＭモジュールのシリアル・ポー
トからフレーム・バッファ・メモリ１８によって与えら
れ、スクリーンのピクセル位置に対応するように順序付
けられている。このディスプレイ・インタフェースは、
適切な制御信号により、ディスプレイ装置（すなわちＣ
ＲＴ）１６にイメージを表示するために必要なアナログ
信号ＲＧＢをライン２１上に生成するように動作する。
ＣＲＴまたはモニタ装置が示されているが、ここで用い
られている技術は、プロッタ、プリンタまたは他のモニ
タ・タイプのようなどのような２次元ディスプレイ装置
にも同様に有効に働く。
【００１７】上述したように、グラフィックス・システ
ムのフレーム・バッファ・メモリは、一般に、複数のビ
デオＲＡＭ（ＶＲＡＭ）チップを用いている。各ＶＲＡ
Ｍは、通常、１つのカラー・レジスタ機能を中に含んで
おり、メイン・アレイへの書き込み動作、例えばその技
術分野でよく知られているフラッシュ書き込み動作また
はブロック書き込み動作のためのカラー情報を与える。
例えば、上述した米国特許出願明細書を参照されたい。
現在のＶＲＡＭは、１つのレジスタしか有さないので、
一度に１つのカラーしか記憶することができない。それ
ゆえ、異なるカラーがメイン・メモリに書き込まれると
きには、各々の新しいカラーは、例えばブロック書き込
み動作の前のＲＡＳ時間にカラー・レジスタに別個にロ
ードされなければならないので、性能は必然的に損なわ
れる。
【００１８】図２に示すように、従来の方法は、第１の
ＲＡＳサイクル内で１つのカラーをカラー・レジスタに
ロードし、次に、第２のＲＡＳサイクル内でカラー・レ
ジスタの内容に基づいたブロック書き込み方式でメイン
・アレイに書き込む。明らかに、これは、複数のカラー
表示が要求される時には時間の浪費である。また、図２
に関しては、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥ
ＤＥＣ）規格に従って、低番地の列アドレス・ビットＣ
Ａ０，ＣＡ１，ＣＡ２が、１つのレジスタにカラー・デ
ータをロードするときと、レジスタからメイン・メモリ
にカラー・データをブロック書き込みまたはフラッシュ
書き込みするときには、用いられないことに注意された
い。これらの３つの列アドレスは、そのような動作の間
“ドントケア（ｄｏｎ’ｔ ｃａｒｅｓ）”として扱わ
れる。本発明は、新規なアドレス指定方法においてこの
規格を有益に用いている。
【００１９】特に、最低番地の３つの列アドレス・ビッ
トは、レジスタ・ロード・サイクルの間に用いられ、本
発明に従って与えられた８つのカラー・レジスタの１つ
をアドレス指定する。３つのアドレス・ビットは、この
ＪＥＤＥＣ規格の下で利用できるので、８つのカラー・
レジスタは、これらのビットを用いて別個にアドレス指
定される。次のＲＡＳサイクル内で、メイン・アレイと
カラー・レジスタ・アレイの両者が、アドレス指定さ
れ、カラー・データ情報が、１つ以上の選択されたカラ
ー・レジスタからメイン・アレイにブロック書き込みさ
れる。以下に述べるように、本発明に従って、複数ブロ
ックのカラー・データが、“ページ・モード”でメイン
・メモリに書き込まれる。すなわち、データは、ＲＡＳ
サイクル時間に、その期間内にＣＡＳサイクルを繰り返
すことによってメイン・アレイにブロック書き込みされ
る。他の全てのアドレス・ビットがＪＥＤＥＣ規格の下
でロード・カラー・レジスタ・サイクルのために必要と
されるので、８つのカラー・レジスタのアドレス指定
が、今日では限界である。一例として、４ＭＢのＶＲＡ
ＭのＪＥＤＥＣ規格を参照されたい。
【００２０】本発明によるＶＲＡＭアクセス・メモリの
一実施例を図３に示す。このビデオ・メモリ・システム
は、ワード線およびビット線（図示せず）によってアク
セスされる通常の格子構造で配列された複数のメモリ・
セルから成るＤＲＡＭアレイ３０を備えている。一実施
例において、各メモリ・セルは、Ｎチャンネル・トラン
ジスタとコンデンサ素子より成る１トランジスタ／１コ
ンデンサ・メモリ・セルにより構成されている。行デコ
ーダ３２は、入力Ａ０，Ａ１，Ａ２・・・Ａ８から受け
取った、行アドレス・ラッチ・バッファ３４に一時的に
保持した行アドレスをデコードする。デコードされたア
ドレスを用いて、行デコーダ３２は、アレイ３０の１つ
のワード線を選択する。ＲＡＳクロック・ジェネレータ
（図示せず）は、行デコーダ３２にクロック信号を与え
る。通常の動作では、ＲＡＳクロック・ジェネレータ
は、行イネーブル・マスタ信号に応答する。同様に、Ｃ
ＡＳクロック・ジェネレータは、受け取った列イネーブ
ル・マスタ信号に応答する。しかしながら、どちらのジ
ェネレータも簡略化のために図に示されていない。
【００２１】ＣＡＳクロック・ジェネレータは、列アド
レス・ラッチ・バッファ４０を介して入力Ａ０，Ａ１・
・・Ａ８から列アドレス信号を受け取る列デコーダ３８
を作動させるクロック信号を与える。列デコーダ３８
は、センス増幅器３６を介してメモリ・アレイ３０のビ
ット線に接続される。センス増幅器３６は、半導体メモ
リ装置によって用いられる電圧信号レベルまで読み出し
データ信号を増幅する。行アドレスがアサート（ａｓｓ
ｅｒｔ）され、行がアレイにおいて選択された後は、時
間的に後の時点で、列アドレスがアサートされ、アレイ
中のどのノードが、すなわちどのデータが選択されるか
が識別される。次に、選択されたデータは、ＤＲＡＭ
Ｉ／Ｏバッファ４２を介して取り出される。このバッフ
ァ４２は、入力／出力接続、すなわち、ＤＱ０・・・Ｄ
Ｑ１５を介してオフ・チップ・ロード（図示せず）を駆
動する。
【００２２】データは、ＤＲＡＭ Ｉ／Ｏバッファ４
２、複数のカラー・レジスタ４６（カラー・レジスタ
０，カラー・レジスタ１，カラー・レジスタ２，カラー
・レジスタ３，カラー・レジスタ４，カラー・レジスタ
５，カラー・レジスタ６，カラー・レジスタ７）、マル
チプレクサ４８および書き込み制御ロジック４４を経由
してアレイ３０に書き込まれる。また、ブロック書き込
み制御ロジック５０とフラッシュ書き込み制御ロジック
５２は、マルチプレクサ４８で多重化される。その技術
分野ではよく知られているように、ブロック書き込み機
能は、１つのワード線に接続された複数のビット線への
書き込みから成り、一方、フラッシュ書き込み機能は、
１つのワード線に接続された全てのビット線への書き込
みから成っている。今日、ブロック書き込みは、選択さ
れたワード線上の８つのメモリ・セルへの書き込みを一
般に含んでいる。
【００２３】図３は一例としてのみ表されていることを
理解されたい。図に示されているように、本発明に従っ
て複数のカラー・レジスタが与えられており、個々のカ
ラー・レジスタは、入力されたアドレス信号の、ある所
定のアドレス・ビットを用いることによって、別個にア
ドレス指定可能である。この実施例では、８つのカラー
・レジスタが、列デコーダ３８への３つのアドレス・ビ
ットＣＡ０，ＣＡ１，ＣＡ２入力（ＣＡは列アドレスを
意味する）を用いてアドレス指定される。
【００２４】図４は、ページ・モードで、図３の８つの
カラー・レジスタにカラー・データをロードする一実施
例を表している。図に示されているように、ロードは、
ＲＡＳ信号をローにすることによって“ページ・モー
ド”レートで行われ、続いて、所望のカラー・データで
それぞれのカラー・レジスタを書き込む。明らかに、カ
ラー・レジスタは、一例としてレジスタ１，レジスタ
２，レジスタ３，レジスタ４，レジスタ５，レジスタ
６，レジスタ７のシーケンシャル・ロードで示している
が、いかなる順序でも書き込むことができる。ロードさ
れる特定のレジスタは、指定の低番地列アドレス・ビッ
トＣＡ０，ＣＡ１，ＣＡ２を用いて識別される。ページ
・モードでは、ＣＡＳ信号がトグルするたびに、新しい
アドレスをＣＡ０〜ＣＡ２で与えることができる。図３
に関連して述べられたように、データは、ＤＱピンを介
してＶＲＡＭにロードされる。
【００２５】データがカラー・レジスタに記憶される
と、情報は、ページ・モードで行われる複数のブロック
書き込みでメイン・アレイに転送される。これは、図５
に概念的に示されており、カラー・レジスタの各々から
のカラー・データは、一例として、レジスタからＤＲＡ
Ｍアレイの１ブロックのアドレス指定されたメモリ・セ
ルにダウン・ロードされる。指示された特定のカラー・
データは、情報としてのみ与えられ、カラー・レジスタ
からアレイへのデータ転送の順序を変えることができ
る。同様に、カラー・レジスタの１つまたはどのような
組み合わせからのデータも繰り返すことができ、ページ
・モードでメイン・アレイに連続してブロック書き込み
できる。
【００２６】図６は、本発明に従って、アドレス指定ロ
ジックと共に各レジスタ０，レジスタ１，レジスタ２，
レジスタ３，レジスタ４，レジスタ５，レジスタ６，レ
ジスタ７の１ビットを示す複数のカラー・レジスタの簡
略化した実施例を表している。回路はｎ回繰り返され
る。ｎは各カラー・レジスタの帯域幅である。一例とし
て、１６ビット・カラー・レジスタを用いることができ
る。
【００２７】低番地アドレス信号ＣＡ０，ＣＡ１，ＣＡ
２が、最初にデコーダ６０に供給され、デコーダ６０
は、制御信号ＣＺ０，ＣＺ１，ＣＺ２，ＣＺ３，ＣＺ
４，ＣＺ５，ＣＺ６，ＣＺ７を生成し、これらの制御信
号の１つのみが、与えられたＣＡＳサイクルに対しアク
ティブである。これらのデコードされた信号は、２入力
ＮＡＮＤゲート６２の第１の入力に供給される。ＮＡＮ
Ｄゲート６２への他の入力は、ＪＥＤＥＣロード・カラ
ー・レジスタ定義によって生成した“ロード・カラー・
レジスタ”信号を含んでいる。各ＮＡＮＤゲート６２か
らの出力は、各レジスタ・ビット（レジスタ０，レジス
タ１，・・・，レジスタ７）をクロックする前にインバ
ータ６４でバッファされる。“カラー・データ・イン”
は、ＤＲＡＭＩ／Ｏバッファ（図３）からレジスタのそ
れぞれに供給される。各レジスタ・ビットは、ＮＡＮＤ
ラッチのようなラッチを構成し、その出力は、２入力Ｎ
ＡＮＤゲート６６の第１の入力に供給される。
【００２８】これらのＮＡＮＤゲートの各々は、デコー
ダ６０からの、対応するデコードされたアドレス信号Ｃ
Ｚ０，ＣＺ１，ＣＺ２，ＣＺ３，ＣＺ４，ＣＺ５，ＣＺ
６，ＣＺ７出力を第２の入力で直接に受け取るように結
ばれている。ＮＡＮＤゲート６６からの出力は、２つの
４入力ゲート６８に送られ、４入力ゲート６８の出力
は、メイン・メモリ・アレイに書き込まれる“カラー・
データ”信号を与えるＯＲゲート７０に結合される。
【００２９】複数のレジスタへのデータのロードは、次
のように行われる。最初に、“ロード・カラー・レジス
タ”信号は、１つ以上のカラー・レジスタがロードされ
ることを示すハイになる。次に、カラー・データは、Ｖ
ＲＡＭ ＤＱ入力に与えられ、カラー・レジスタの“カ
ラー・データ・イン”ピンで受け取られる。アドレス信
号は、低番地ビットＣＡ０，ＣＡ１，ＣＡ２で与えら
れ、デコードされて対応するレジスタ・アドレス信号Ｃ
Ｚ０，ＣＺ１，・・・，ＣＺ７を生成させる。これら
は、順に、制御ロジック６２，６４を介して適切なレジ
スタにカラー・データをロードすることを開始させる。
【００３０】カラー・レジスタからのデータの出力は、
“ロード・カラー・レジスタ”信号をローにすることに
よって開始される。アドレス信号が与えられデコードさ
れて、レジスタがデータの読み出しのために選択され
る。選択されたカラー・レジスタは、読み出される。図
６は、各カラー・レジスタの１ビットのみが示されてい
る。一度読み出されると、データは、メイン・メモリ・
アレイにブロック書き込みあるいはフラッシュ書き込み
をするために“カラー・データ”端子に出力される。他
の制御ロジック（図示せず）は、ＶＲＡＭに、メモリ・
アレイへ書き込まれるカラー・データのためのカラー・
データ端子を見るようにさせる。
【００３１】当業者は、上述した説明から、コンピュー
タ・グラフィックス・ディスプレイ・システムのための
性能の向上されたフレーム・バッファ構造とデータ記憶
方法が提供され、複数のオン・チップ・カラー・レジス
タが、フレーム・バッファ・ビデオ・メモリへの複数の
カラー情報のブロック書き込みを容易にすることを理解
するであろう。重大なことには、複数のレジスタのアド
レス指定が、複数のオン・チップ・レジスタのロード
と、メインＤＲＡＭアレイへのレジスタの内容の書き込
みのためにページ・モードでＣＡＳサイクル時間に行わ
れるので、向上したＶＲＡＭ性能が得られる。示された
特定の実施例では、８つのカラー・レジスタの全てを、
１ＲＡＳサイクル内でロードでき、メイン・アレイは、
１ＲＡＳサイクルで複数のレジスタから選択されたデー
タを書き込むことができる。それゆえ、複数のカラー表
示が望まれる向上した性能が得られる。さらに、表され
る特定のカラーにより、メイン・メモリ・アレイへのデ
ータ書き込み前に、複数のオン・チップ・カラー・レジ
スタにロードすることは、いかなる場合にも不必要であ
る。
【００３２】本発明の特定の実施例を図面を参照しなが
ら説明したが、本発明が、ここで述べられた特定の実施
例に制限されず、本発明の範囲を逸脱することなく、非
常に多くの変更、修正、置換が可能であることを理解す
るであろう。例えば、メモリ・アレイへの“カラー”デ
ータの書き込みに関してはここに示されているが、複数
のレジスタとアドレス指定方法は、メイン・メモリ・ア
レイへの他の種類のデータのブロック書き込みまたはフ
ラッシュ書き込みにも用いることができる。さらに、メ
イン・メモリ・アレイへの書き込みは、１つのレジスタ
からアレイ中の１つのメモリ領域へのデータ書き込みを
含むことができる。
【００３３】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）データを記憶するアドレス指定可能メモリ・セル
の第１のアレイを有する第１のメモリ手段と、データを
記憶するアドレス指定可能メモリ・セルの第２のアレイ
を有する第２のメモリ手段とを備え、前記アドレス指定
可能メモリ・セルの第２のアレイは、前記アドレス指定
可能メモリ・セルの第１のアレイから独立してアドレス
指定可能であり、前記アドレス指定可能メモリ・セルの
第２のアレイから直接に前記アドレス指定可能メモリ・
セルの第１のアレイにデータを転送するために、前記ア
ドレス指定可能メモリ・セルの第１のアレイに接続され
ており、Ｘアドレス・ビット信号内のＹアドレス・ビッ
トを用いて、前記アドレス指定可能メモリ・セルの第１
のアレイ内の複数のアドレス指定可能メモリ・セルを１
つの列アドレス・ストローブ（ＣＡＳ）サイクル内で列
アドレス指定する第１のアドレス手段を備え、Ｘアドレ
ス・ビット信号に未使用のアドレス・ビットが存在する
ようにＸ＞Ｙであり、前記アドレス指定可能メモリ・セ
ルの第２のアレイ内の１つのアドレス指定可能メモリ・
セルから直接に前記アドレス指定可能メモリ・セルの第
１のアレイ内の複数のアドレス指定可能メモリ・セルに
データを転送するために、前記１ＣＡＳサイクル内で前
記Ｘアドレス・ビット信号内の前記未使用アドレス・ビ
ットを用いて、前記アドレス指定可能メモリ・セルの第
２のアレイ内の１つのアドレス指定可能メモリ・セルを
アドレス指定する第２のアドレス手段を備える、メモリ
・システム。 （２）前記第２のメモリ手段のアドレス指定可能メモリ
・セルの第２のアレイは、アドレス指定可能メモリ・セ
ルの第２のアレイ内の１つのアドレス指定可能メモリ・
セルが、１つのマルチ・ビット・レジスタを有するよう
に、マルチ・ビット・レジスタのアレイにより構成され
ている上記（１）に記載のメモリ・システム。 （３）前記マルチ・ビット・レジスタのアレイは、１つ
のマルチ・ビット・レジスタが、前記アドレス指定可能
メモリ・セルの第１のアレイ内の複数のアドレス指定可
能メモリ・セルに転送するためのカラー・データを記憶
するように、マルチ・ビット・カラー・レジスタのアレ
イにより構成されている上記（２）に記載のメモリ・シ
ステム。 （４）ビデオ・ランダム・アクセス・メモリ・チップに
より構成されている上記（３）に記載のメモリ・システ
ム。 （５）前記アドレス指定可能メモリ・セルの第２のアレ
イ内の１つのアドレス指定可能メモリ・セルから直接に
前記アドレス指定可能メモリ・セルの第１のアレイ内の
複数のアドレス指定可能メモリ・セルにデータをブロッ
ク書き込みするための書き込み手段を更に備える上記
（１）に記載のメモリ・システム。 （６）前記アドレス指定可能メモリ・セルの第２のアレ
イは、前記書き込み手段が、前記アドレス指定可能メモ
リ・セルの第２のアレイ内の１つのアドレス指定可能メ
モリ・セルからアドレス指定可能メモリ・セルの第１の
アレイ内の複数のアドレス指定可能メモリ・セルにカラ
ー・データをブロック書き込みするように、カラー・デ
ータを記憶する上記（５）に記載のメモリ・システム。 （７）前記アドレス指定可能メモリ・セルの第２のアレ
イが、８つのカラー・レジスタのアレイにより構成さ
れ、前記第２のアドレス手段が、前記８つのカラー・レ
ジスタのアレイ内の１つのカラー・レジスタをアドレス
指定するために、前記１ＣＡＳサイクル内で前記Ｘアド
レス・ビット信号内の前記未使用アドレス・ビットを用
いる手段を備える上記（６）に記載のメモリ・システ
ム。 （８）前記書き込み手段が、前記８つのカラー・レジス
タのアレイから前記アドレス指定可能メモリ・セルの第
１のアレイにページ・モードでカラー・データをブロッ
ク書き込みする手段を備える上記（７）に記載のメモリ
・システム。 （９）前記書き込み手段が、前記アドレス指定可能メモ
リ・セルの第２のアレイ内の複数のアドレス指定可能メ
モリ・セルから直接に前記アドレス指定可能メモリ・セ
ルの第１のアレイにページ・モードでデータをブロック
書き込みする手段を備える上記（５）に記載のメモリ・
システム。 （１０）前記アドレス指定可能メモリ・セルの第１のア
レイが、ＤＲＡＭアレイにより構成されている上記
（１）に記載のメモリ・システム。 （１１）前記アドレス指定可能メモリ・セルの第２のア
レイにページ・モードでデータをロードする手段を更に
備える上記（１）に記載のメモリ・システム。 （１２）複数のアドレス指定可能メモリ領域を有するメ
モリ・アレイと、各マルチ・ビット・レジスタが別個に
アドレス指定可能である、データを記憶する複数のマル
チ・ビット・レジスタと、１つのマルチ・ビット・アド
レス信号に応答して前記１つのマルチ・ビット・レジス
タから前記アドレス指定可能メモリ領域にデータを転送
するために、前記複数のマルチ・ビット・レジスタ内の
１つのマルチ・ビット・レジスタと前記メモリ・アレイ
の前記複数のアドレス指定可能メモリ領域内の１つのア
ドレス指定可能メモリ領域を選択するアドレス指定手段
とを備えるメモリ・システム。 （１３）１つのマルチ・ビット・アドレス信号に応答し
て１ＣＡＳサイクルで前記１つのマルチ・ビット・レジ
スタから前記アドレス指定可能メモリ領域にデータを転
送する手段を更に備える上記（１２）に記載のメモリ・
システム。 （１４）前記複数のマルチ・ビット・レジスタが、カラ
ー・データを記憶する複数のマルチ・ビット・カラー・
レジスタにより構成されている上記（１２）に記載のメ
モリ・システム。 （１５）前記メモリ・システムが、ＶＲＡＭにより構成
されている上記（１２）に記載のメモリ・システム。 （１６）前記メモリ・アレイが、ＤＲＡＭアレイにより
構成されている上記（１５）に記載のメモリ・システ
ム。 （１７）前記複数のマルチ・ビット・レジスタにページ
・モードでデータをロードする手段を更に備える上記
（１２）に記載のメモリ・システム。 （１８）１つのマルチ・ビット・アドレス信号に応答し
て、前記複数のマルチ・ビット・レジスタ内の１つのマ
ルチ・ビット・レジスタから前記複数のアドレス指定可
能メモリ領域内の多数のアドレス指定可能メモリ領域に
データをブロック書き込みする手段を更に備える上記
（１２）に記載のメモリ・システム。 （１９）１つのマルチ・ビット・アドレス信号に応答し
て、前記複数のマルチ・ビット・レジスタ内の１つのマ
ルチ・ビット・レジスタから前記複数のアドレス指定可
能メモリ領域内の多数のアドレス指定可能メモリ領域に
データをフラッシュ書き込みする手段を更に備える上記
（１２）に記載のメモリ・システム。 （２０）物体を表示するピクセルのアレイを有するディ
スプレイ装置と、表示される物体の各ピクセルのカラー
と座標データを生成するグラフィックス・プロセッサ
と、複数のメモリ・システムを有し、前記グラフィック
ス・プロセッサと前記ディスプレイ装置に接続されたラ
スター・プロセッサと、前記物体を表示する前記ディス
プレイ装置のピクセルのアレイに、前記ラスター・プロ
セッサの前記メモリ・システムに記憶されたデータを転
送する手段とを備え、前記メモリ・システムの各々が、
複数のアドレス指定可能メモリ領域を有するメイン・メ
モリ・アレイと、各マルチ・ビット・レジスタが別個に
アドレス指定可能である、カラー・データを記憶する複
数のマルチ・ビット・レジスタと、１つのマルチ・ビッ
ト・アドレス信号に応答して前記１つのマルチ・ビット
・レジスタから前記複数のアドレス指定可能メモリ領域
にカラー・データを転送するために、前記複数のマルチ
・ビット・レジスタ内の１つのマルチ・ビット・レジス
タと、前記メイン・メモリ・アレイの前記複数のアドレ
ス指定可能メモリ領域内の多数のアドレス指定可能メモ
リ領域を選択するアドレス指定手段とを有するグラフィ
ックス・システム。 （２１）前記複数のメモリ・システムの各メモリ・シス
テムが、ＤＲＡＭまたはＶＲＡＭにより構成されている
上記（２０）に記載のグラフィックス・システム。 （２２）各メモリ・システムが、前記複数のマルチ・ビ
ット・レジスタから前記メモリ・アレイにページ・モー
ドでデータをブロック書き込みする手段を有する上記
（２０）に記載のグラフィックス・システム。 （２３）前記複数のメモリ・システムの各メモリ・シス
テムが、前記複数のマルチ・ビット・レジスタにページ
・モードでデータをロードする手段を有する上記（２
０）に記載のグラフィックス・システム。 （２４）前記複数のマルチ・ビット・レジスタが、８つ
のマルチ・ビット・レジスタにより構成され、前記８つ
のマルチ・ビット・レジスタの各マルチ・ビット・レジ
スタが、異なるカラー・データを記憶することができる
上記（２０）に記載のグラフィックス・システム。 （２５）それぞれが別個にアドレス指定可能であり、少
なくとも幾つかが異なるカラー・データを記憶する複数
の関連するカラー・レジスタを用いて、１ＲＡＳサイク
ル内でメイン・メモリ・アレイのメモリ・セルの異なる
ブロックに異なるカラー・データをブロックを書き込み
する方法において、（ａ）ＲＡＳサイクルを開始するス
テップと、（ｂ）第１の列アドレス信号をデコードし
て、前記複数の関連するカラー・レジスタ内の１つのカ
ラー・レジスタを選択し、前記メイン・メモリ・アレイ
内の複数のメモリ・セルを選択するステップと、（ｃ）
前記ステップ（ｂ）において、前記１つのカラー・レジ
スタから前記メイン・メモリ・アレイ内の複数のメモリ
・セルにカラー・データをブロック書き込みするステッ
プと、（ｄ）第１の１ＣＡＳサイクル内で前記ステップ
（ｂ）および（ｃ）を実行するステップと、（ｅ）異な
るカラー・データが、前記ＲＡＳサイクル内でメイン・
メモリ・アレイ内の異なる複数のメモリ・セルに書き込
まれるように、第２の１ＣＡＳサイクル内で第２の列ア
ドレス信号に対して前記ステップ（ｂ）および（ｃ）を
繰り返すステップと、を含む方法。 （２６）複数の異なるカラー・データが、前記ＲＡＳサ
イクル内でメイン・メモリ・アレイ内の異なる複数のメ
モリ・セルに書き込まれるように、追加の１ＣＡＳサイ
クル内で追加の列アドレス信号に対して前記ステップ
（ｂ）および（ｃ）を連続して繰り返すステップと、前
記ＲＡＳサイクルを終了させるステップと、を更に含む
上記（２５）に記載の方法。 （２７）アドレス指定可能メモリ・セルのメイン・メモ
リ・アレイと、それに接続される別個にアドレス指定可
能な複数のレジスタとを有するビデオ・メモリ・システ
ムの複数のレジスタにカラー・データをロードする方法
において、（ａ）ロード・カラー・レジスタ信号がアク
ティブに遷移する時を監視するステップと、（ｂ）前記
ビデオ・メモリ・システムにデータ入力からカラー・デ
ータを受け取るステップと、（ｃ）ＣＡＳサイクルの間
に、入力列アドレス信号の所定のアドレス・ビットを受
け取ってデコードし、前記ステップ（ｂ）のカラー・デ
ータを記憶する前記複数のレジスタ内の１つのレジスタ
を識別するステップと、（ｄ）前記ＣＡＳサイクルの間
に、前記ステップ（ｃ）で識別された１つのレジスタに
前記カラー・データをロードするステップと、を含む方
法。 （２８）カラー・データがページ・モードで前記複数の
レジスタにロードされるように、連続するＣＡＳサイク
ル内で、前記ステップ（ｂ）〜（ｄ）を繰り返すステッ
プを更に含む上記（２７）に記載の方法。 （２９）前記複数のレジスタが、８つのマルチ・ビット
・カラー・レジスタにより構成され、前記ステップ
（ｃ）が、入力列アドレス信号の３つの所定のアドレス
・ビットをデコードし、カラー・データを記憶する前記
８つのマルチ・ビット・カラー・レジスタ内の１つのレ
ジスタを識別することを含む上記（２７）に記載の方
法。 （３０）アドレス指定可能メモリ・セルのメイン・メモ
リ・アレイと、前記メイン・メモリ・アレイから独立し
てアドレス指定可能でありデータを転送するためにメイ
ン・メモリ・アレイに接続された複数のデータ・レジス
タとを有するメモリ・システムにおいて、前記複数のデ
ータ・レジスタ内の１つのレジスタから前記メイン・メ
モリ・アレイ内の複数のアドレス指定可能メモリ・セル
にデータをブロック書き込みする方法において、（ａ）
１つのマルチ・ビット・アドレス信号を受け取ってデコ
ードし、前記１つのマルチ・ビット・アドレス信号が、
前記複数のデータ・レジスタ内の１つのデータ・レジス
タと、前記メイン・メモリ・アレイの複数のアドレス指
定可能メモリ領域の一部のアドレスとを識別するステッ
プと、（ｂ）前記複数のデータ・レジスタ内の１つのデ
ータ・レジスタから前記メイン・メモリ・アレイの複数
のアドレス指定可能メモリ領域にデータをブロック書き
込みするステップと、を含む方法。 （３１）前記複数のデータ・レジスタからのデータがペ
ージ・モードで前記メイン・メモリ・アレイにブロック
書き込みされるように、複数のマルチ・ビット・アドレ
ス信号に対して前記ステップ（ａ）および（ｂ）を繰り
返すステップを更に含む上記（３０）に記載の方法。
【図面の簡単な説明】
【図１】グラフィックス・システム構造を示すブロック
図である。
【図２】１つのカラー・レジスタからメモリ・アレイに
カラー・データを書き込む従来のタイミング図である。
【図３】本発明によるＶＲＡＭ構造を示すブロック図で
ある。
【図４】ページ・モードで、図３の複数のカラー・レジ
スタにカラー・データをロードするタイミング図であ
る。
【図５】ページ・モードで、図３の複数のカラー・レジ
スタからメイン・メモリ・アレイにカラー・データの複
数のブロックを書き込むタイミング図である。
【図６】図３の複数のカラー・レジスタのための本発明
によるレジスタ・アドレス・ロジックの一実施例の概略
図である。
【符号の説明】
１０ グラフィックス・プロセッサ １１ ラスター・プロセッサ １２ フレーム・バッファ・ロジック １４ ディスプレイ・インタフェース １６ ディスプレイ装置 １８ フレーム・バッファ・メモリ ２０ 接続線 ２１ ライン ３０ ＤＲＡＭアレイ ３２ 行デコーダ ３４ 行アドレス・ラッチ・バッファ ３６ センス増幅器 ３８ 列デコーダ ４０ 列アドレス・ラッチ・バッファ ４２ ＤＲＡＭ Ｉ／Ｏバッファ ４４ 書き込み制御ロジック ４６ カラー・レジスタ ４８ マルチプレクサ ５０ ブロック書き込み制御ロジック ５２ フラッシュ書き込み制御ロジック ６０ デコーダ ６２，６６ ２入力ＮＡＮＤゲート ６４ インバータ ６８ ４入力ゲート ７０ ＯＲゲート
フロントページの続き (72)発明者 エドワード・バトラー アメリカ合衆国 バーモント州 リッチモ ンド ピーオーボックス 12 ブイティー 05466 ジョーンズヴィル ジョーンズ ヴィル エステイツ ロード（番地なし) (72)発明者 ロナルド・アラン・ササキ アメリカ合衆国 カリフォルニア州 サン ノゼ エイピーティー 1822 ザ ウッズ ドライブ 4300

Claims (31)

    【特許請求の範囲】
  1. 【請求項１】データを記憶するアドレス指定可能メモリ
    ・セルの第１のアレイを有する第１のメモリ手段と、 データを記憶するアドレス指定可能メモリ・セルの第２
    のアレイを有する第２のメモリ手段とを備え、前記アド
    レス指定可能メモリ・セルの第２のアレイは、前記アド
    レス指定可能メモリ・セルの第１のアレイから独立して
    アドレス指定可能であり、前記アドレス指定可能メモリ
    ・セルの第２のアレイから直接に前記アドレス指定可能
    メモリ・セルの第１のアレイにデータを転送するため
    に、前記アドレス指定可能メモリ・セルの第１のアレイ
    に接続されており、 Ｘアドレス・ビット信号内のＹアドレス・ビットを用い
    て、前記アドレス指定可能メモリ・セルの第１のアレイ
    内の複数のアドレス指定可能メモリ・セルを１つの列ア
    ドレス・ストローブ（以下、ＣＡＳ）サイクル内で列ア
    ドレス指定する第１のアドレス手段を備え、Ｘアドレス
    ・ビット信号に未使用のアドレス・ビットが存在するよ
    うにＸ＞Ｙであり、 前記アドレス指定可能メモリ・セルの第２のアレイ内の
    １つのアドレス指定可能メモリ・セルから直接に前記ア
    ドレス指定可能メモリ・セルの第１のアレイ内の複数の
    アドレス指定可能メモリ・セルにデータを転送するため
    に、前記１ＣＡＳサイクル内で前記Ｘアドレス・ビット
    信号内の前記未使用アドレス・ビットを用いて、前記ア
    ドレス指定可能メモリ・セルの第２のアレイ内の１つの
    アドレス指定可能メモリ・セルをアドレス指定する第２
    のアドレス手段を備える、メモリ・システム。
  2. 【請求項２】前記第２のメモリ手段のアドレス指定可能
    メモリ・セルの第２のアレイは、アドレス指定可能メモ
    リ・セルの第２のアレイ内の１つのアドレス指定可能メ
    モリ・セルが、１つのマルチ・ビット・レジスタを有す
    るように、マルチ・ビット・レジスタのアレイにより構
    成されている請求項１記載のメモリ・システム。
  3. 【請求項３】前記マルチ・ビット・レジスタのアレイ
    は、１つのマルチ・ビット・レジスタが、前記アドレス
    指定可能メモリ・セルの第１のアレイ内の複数のアドレ
    ス指定可能メモリ・セルに転送するためのカラー・デー
    タを記憶するように、マルチ・ビット・カラー・レジス
    タのアレイにより構成されている請求項２記載のメモリ
    ・システム。
  4. 【請求項４】ビデオ・ランダム・アクセス・メモリ・チ
    ップにより構成されている請求項３記載のメモリ・シス
    テム。
  5. 【請求項５】前記アドレス指定可能メモリ・セルの第２
    のアレイ内の１つのアドレス指定可能メモリ・セルから
    直接に前記アドレス指定可能メモリ・セルの第１のアレ
    イ内の複数のアドレス指定可能メモリ・セルにデータを
    ブロック書き込みするための書き込み手段を更に備える
    請求項１記載のメモリ・システム。
  6. 【請求項６】前記アドレス指定可能メモリ・セルの第２
    のアレイは、前記書き込み手段が、前記アドレス指定可
    能メモリ・セルの第２のアレイ内の１つのアドレス指定
    可能メモリ・セルからアドレス指定可能メモリ・セルの
    第１のアレイ内の複数のアドレス指定可能メモリ・セル
    にカラー・データをブロック書き込みするように、カラ
    ー・データを記憶する請求項５記載のメモリ・システ
    ム。
  7. 【請求項７】前記アドレス指定可能メモリ・セルの第２
    のアレイが、８つのカラー・レジスタのアレイにより構
    成され、前記第２のアドレス手段が、前記８つのカラー
    ・レジスタのアレイ内の１つのカラー・レジスタをアド
    レス指定するために、前記１ＣＡＳサイクル内で前記Ｘ
    アドレス・ビット信号内の前記未使用アドレス・ビット
    を用いる手段を備える請求項６記載のメモリ・システ
    ム。
  8. 【請求項８】前記書き込み手段が、前記８つのカラー・
    レジスタのアレイから前記アドレス指定可能メモリ・セ
    ルの第１のアレイにページ・モードでカラー・データを
    ブロック書き込みする手段を備える請求項７記載のメモ
    リ・システム。
  9. 【請求項９】前記書き込み手段が、前記アドレス指定可
    能メモリ・セルの第２のアレイ内の複数のアドレス指定
    可能メモリ・セルから直接に前記アドレス指定可能メモ
    リ・セルの第１のアレイにページ・モードでデータをブ
    ロック書き込みする手段を備える請求項５記載のメモリ
    ・システム。
  10. 【請求項１０】前記アドレス指定可能メモリ・セルの第
    １のアレイが、ＤＲＡＭアレイにより構成されている請
    求項１記載のメモリ・システム。
  11. 【請求項１１】前記アドレス指定可能メモリ・セルの第
    ２のアレイにページ・モードでデータをロードする手段
    を更に備える請求項１記載のメモリ・システム。
  12. 【請求項１２】複数のアドレス指定可能メモリ領域を有
    するメモリ・アレイと、 各マルチ・ビット・レジスタが別個にアドレス指定可能
    である、データを記憶する複数のマルチ・ビット・レジ
    スタと、 １つのマルチ・ビット・アドレス信号に応答して前記１
    つのマルチ・ビット・レジスタから前記アドレス指定可
    能メモリ領域にデータを転送するために、前記複数のマ
    ルチ・ビット・レジスタ内の１つのマルチ・ビット・レ
    ジスタと前記メモリ・アレイの前記複数のアドレス指定
    可能メモリ領域内の１つのアドレス指定可能メモリ領域
    を選択するアドレス指定手段とを備えるメモリ・システ
    ム。
  13. 【請求項１３】１つのマルチ・ビット・アドレス信号に
    応答して１ＣＡＳサイクルで前記１つのマルチ・ビット
    ・レジスタから前記アドレス指定可能メモリ領域にデー
    タを転送する手段を更に備える請求項１２記載のメモリ
    ・システム。
  14. 【請求項１４】前記複数のマルチ・ビット・レジスタ
    が、カラー・データを記憶する複数のマルチ・ビット・
    カラー・レジスタにより構成されている請求項１２記載
    のメモリ・システム。
  15. 【請求項１５】前記メモリ・システムが、ＶＲＡＭによ
    り構成されている請求項１２記載のメモリ・システム。
  16. 【請求項１６】前記メモリ・アレイが、ＤＲＡＭアレイ
    により構成されている請求項１５記載のメモリ・システ
    ム。
  17. 【請求項１７】前記複数のマルチ・ビット・レジスタに
    ページ・モードでデータをロードする手段を更に備える
    請求項１２記載のメモリ・システム。
  18. 【請求項１８】１つのマルチ・ビット・アドレス信号に
    応答して、前記複数のマルチ・ビット・レジスタ内の１
    つのマルチ・ビット・レジスタから前記複数のアドレス
    指定可能メモリ領域内の多数のアドレス指定可能メモリ
    領域にデータをブロック書き込みする手段を更に備える
    請求項１２記載のメモリ・システム。
  19. 【請求項１９】１つのマルチ・ビット・アドレス信号に
    応答して、前記複数のマルチ・ビット・レジスタ内の１
    つのマルチ・ビット・レジスタから前記複数のアドレス
    指定可能メモリ領域内の多数のアドレス指定可能メモリ
    領域にデータをフラッシュ書き込みする手段を更に備え
    る請求項１２記載のメモリ・システム。
  20. 【請求項２０】物体を表示するピクセルのアレイを有す
    るディスプレイ装置と、 表示される物体の各ピクセルのカラーと座標データを生
    成するグラフィックス・プロセッサと、 複数のメモリ・システムを有し、前記グラフィックス・
    プロセッサと前記ディスプレイ装置に接続されたラスタ
    ー・プロセッサと、 前記物体を表示する前記ディスプレイ装置のピクセルの
    アレイに、前記ラスター・プロセッサの前記メモリ・シ
    ステムに記憶されたデータを転送する手段とを備え、 前記メモリ・システムの各々が、 複数のアドレス指定可能メモリ領域を有するメイン・メ
    モリ・アレイと、 各マルチ・ビット・レジスタが別個にアドレス指定可能
    である、カラー・データを記憶する複数のマルチ・ビッ
    ト・レジスタと、 １つのマルチ・ビット・アドレス信号に応答して前記１
    つのマルチ・ビット・レジスタから前記複数のアドレス
    指定可能メモリ領域にカラー・データを転送するため
    に、前記複数のマルチ・ビット・レジスタ内の１つのマ
    ルチ・ビット・レジスタと、前記メイン・メモリ・アレ
    イの前記複数のアドレス指定可能メモリ領域内の多数の
    アドレス指定可能メモリ領域を選択するアドレス指定手
    段とを有するグラフィックス・システム。
  21. 【請求項２１】前記複数のメモリ・システムの各メモリ
    ・システムが、ＤＲＡＭまたはＶＲＡＭにより構成され
    ている請求項２０記載のグラフィックス・システム。
  22. 【請求項２２】各メモリ・システムが、前記複数のマル
    チ・ビット・レジスタから前記メモリ・アレイにページ
    ・モードでデータをブロック書き込みする手段を有する
    請求項２０記載のグラフィックス・システム。
  23. 【請求項２３】前記複数のメモリ・システムの各メモリ
    ・システムが、前記複数のマルチ・ビット・レジスタに
    ページ・モードでデータをロードする手段を有する請求
    項２０記載のグラフィックス・システム。
  24. 【請求項２４】前記複数のマルチ・ビット・レジスタ
    が、８つのマルチ・ビット・レジスタにより構成され、
    前記８つのマルチ・ビット・レジスタの各マルチ・ビッ
    ト・レジスタが、異なるカラー・データを記憶すること
    ができる請求項２０記載のグラフィックス・システム。
  25. 【請求項２５】それぞれが別個にアドレス指定可能であ
    り、少なくとも幾つかが異なるカラー・データを記憶す
    る複数の関連するカラー・レジスタを用いて、１つの行
    アドレス・ストローブ（以下、ＲＡＳ）サイクル内でメ
    イン・メモリ・アレイのメモリ・セルの異なるブロック
    に異なるカラー・データをブロックを書き込みする方法
    において、（ａ）ＲＡＳサイクルを開始するステップ
    と、（ｂ）第１の列アドレス信号をデコードして、前記
    複数の関連するカラー・レジスタ内の１つのカラー・レ
    ジスタを選択し、前記メイン・メモリ・アレイ内の複数
    のメモリ・セルを選択するステップと、（ｃ）前記ステ
    ップ（ｂ）において、前記１つのカラー・レジスタから
    前記メイン・メモリ・アレイ内の複数のメモリ・セルに
    カラー・データをブロック書き込みするステップと、
    （ｄ）第１の１ＣＡＳサイクル内で前記ステップ（ｂ）
    および（ｃ）を実行するステップと、（ｅ）異なるカラ
    ー・データが、前記ＲＡＳサイクル内でメイン・メモリ
    ・アレイ内の異なる複数のメモリ・セルに書き込まれる
    ように、第２の１ＣＡＳサイクル内で第２の列アドレス
    信号に対して前記ステップ（ｂ）および（ｃ）を繰り返
    すステップと、を含む方法。
  26. 【請求項２６】複数の異なるカラー・データが、前記Ｒ
    ＡＳサイクル内でメイン・メモリ・アレイ内の異なる複
    数のメモリ・セルに書き込まれるように、追加の１ＣＡ
    Ｓサイクル内で追加の列アドレス信号に対して前記ステ
    ップ（ｂ）および（ｃ）を連続して繰り返すステップ
    と、 前記ＲＡＳサイクルを終了させるステップと、を更に含
    む請求項２５記載の方法。
  27. 【請求項２７】アドレス指定可能メモリ・セルのメイン
    ・メモリ・アレイと、それに接続される別個にアドレス
    指定可能な複数のレジスタとを有するビデオ・メモリ・
    システムの複数のレジスタにカラー・データをロードす
    る方法において、（ａ）ロード・カラー・レジスタ信号
    がアクティブに遷移する時を監視するステップと、
    （ｂ）前記ビデオ・メモリ・システムにデータ入力から
    カラー・データを受け取るステップと、（ｃ）ＣＡＳサ
    イクルの間に、入力列アドレス信号の所定のアドレス・
    ビットを受け取ってデコードし、前記ステップ（ｂ）の
    カラー・データを記憶する前記複数のレジスタ内の１つ
    のレジスタを識別するステップと、（ｄ）前記ＣＡＳサ
    イクルの間に、前記ステップ（ｃ）で識別された１つの
    レジスタに前記カラー・データをロードするステップ
    と、を含む方法。
  28. 【請求項２８】カラー・データがページ・モードで前記
    複数のレジスタにロードされるように、連続するＣＡＳ
    サイクル内で、前記ステップ（ｂ）〜（ｄ）を繰り返す
    ステップを更に含む請求項２７記載の方法。
  29. 【請求項２９】前記複数のレジスタが、８つのマルチ・
    ビット・カラー・レジスタにより構成され、前記ステッ
    プ（ｃ）が、入力列アドレス信号の３つの所定のアドレ
    ス・ビットをデコードし、カラー・データを記憶する前
    記８つのマルチ・ビット・カラー・レジスタ内の１つの
    レジスタを識別することを含む請求項２７記載の方法。
  30. 【請求項３０】アドレス指定可能メモリ・セルのメイン
    ・メモリ・アレイと、前記メイン・メモリ・アレイから
    独立してアドレス指定可能でありデータを転送するため
    にメイン・メモリ・アレイに接続された複数のデータ・
    レジスタとを有するメモリ・システムにおいて、前記複
    数のデータ・レジスタ内の１つのレジスタから前記メイ
    ン・メモリ・アレイ内の複数のアドレス指定可能メモリ
    ・セルにデータをブロック書き込みする方法において、
    （ａ）１つのマルチ・ビット・アドレス信号を受け取っ
    てデコードし、前記１つのマルチ・ビット・アドレス信
    号が、前記複数のデータ・レジスタ内の１つのデータ・
    レジスタと、前記メイン・メモリ・アレイの複数のアド
    レス指定可能メモリ領域の一部のアドレスとを識別する
    ステップと、（ｂ）前記複数のデータ・レジスタ内の１
    つのデータ・レジスタから前記メイン・メモリ・アレイ
    の複数のアドレス指定可能メモリ領域にデータをブロッ
    ク書き込みするステップと、を含む方法。
  31. 【請求項３１】前記複数のデータ・レジスタからのデー
    タがページ・モードで前記メイン・メモリ・アレイにブ
    ロック書き込みされるように、複数のマルチ・ビット・
    アドレス信号に対して前記ステップ（ａ）および（ｂ）
    を繰り返すステップを更に含む請求項３０記載の方法。
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