JP2557113B2 - デュアルポートダイナミックメモリ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ラスタスキャングラフィックアプリケーシ
ョンに於いて使用されるように設計されたデュアルポー
トダイナミックメモリに関し、特に、メモリに格納され
ているビデオ情報の線を変更する為に、単一集積回路チ
ップ上に於いてベクタモードアドレッシング機能とイメ
ージモードアドレッシング機能との双方を組み込んだ高
密度ダイナミックビデオRAMに関する。

（従来の技術及びその課題） 半導体メモリの１ビット当りのコスト及びコンピュー
タシステムの価格の低下に伴って、パーソナルワークス
テーション、及びCAD/CAMシステム等の、グラフィック
スを使用した他のコンピュータシステムが益々容易に入
手可能となってきている。このようなシステムに必要不
可欠な部品は、グラフィックスアプリケーションをサポ
ートするダイナミックビデオRAMである。

マルチチップで入手可能な従来のダイナミックビデオ
RAMは、ランダムポート及びシリアルポートを備えてお
り、ランダムポートを介してコンピュータがダイナミッ
クビデオRAMにアクセスすることができ、シリアルポー
トによって必要なグラフィックス情報が送られて、例え
ばカラーモニタが駆動される。

ダイナミックビデオRAMの設計に於いて、いくつかの
非常に重要な点がある。

第一に、チップからの外部ピンの数を最小にしつつ単
一集積回路チップ上にビデオRAMをパッケージすること
が重要である。第二に、チップ上に備えられたメモリを
最大にすることが重要である。第三に、チップ以外のハ
ードウェアによってチップ外に於いて非常に低速で変更
動作を行うよりも、チップ上で可能な限り多くの変更動
作を行って速度を上げることが重要である。第四に、チ
ップ内に格納されているデータのアドレッシング機能を
最大にすることが重要である。ビデオRAMのランダムポ
ートを制御するクロック入力の数は、複雑化、低速化を
招来する。

以下の特許は、市販のダイナミックRAMに関連する、
発行された特許の代表的なものである。これらの各特許
に於いては、本発明による、イメージモードアドレッシ
ング及び本発明によるベクタモードアドレッシングの双
方を、RAMを保持しているチップ上に組み込むことは開
示されていない。スクリーンの垂直線が変更される場合
には、従来のイメージモードアドレッシングでは処理が
遅い。変更されるべき垂直線に対して各走査線が１個の
画素のみを有する場合であっても、メモリ内の各走査線
がアドレス指定されなければならない。したがって、メ
モリ内のかなりの数の走査線が、線を変更するためにア
ドレス指定されなければならない。本発明の教示によれ
ば、垂直線はページ内の垂直ベクタとしてアドレス指定
され得るために、その垂直線を構成する垂直ベクタのみ
がアドレス指定されるだけでよい。このことにより、ダ
イナミックビデオRAMに於ける垂直線のためのアドレッ
シングの速度はかなり上昇する。

さらに、これらの各特許に於いて、RAMを保持してい
るチップ上に描画ルール又は置換ルールを組み込むこと
は開示されていない。むしろ、RAM内に格納されている
情報の所定の線を変更するために、変更されるべき情報
はダイナミックビデオRAMから読み出されて、チップ外
で、獲得された論理操作に従って変更される。本発明に
於いては、チップ上に配設された回路を用いて描画ルー
ル又は置換ルールが実施され、さらに、読み出されてRA
Mに戻されるべき変更された情報の領域が選択的にマス
クされ得る。

ノバク（Novak）らの米国特許第4,688,197号に於い
て、第１のクロックによって始動されるシリアル出力タ
ーミナルに接続されたシフトレジスタを備えているRAM
チップを有するビデオコンピュータシステムが記載され
ている。第２のクロックはシリアルチップレジスタに対
してロードを行うために利用される。

レドウィン（Redwine）らの米国特許第4,689,741号
は、ノバクの特許と同じ発明に関するものであるが、２
個以上の異なるデータビットが同時に現れることを防止
するために、コラム線とチップレジスタとの間でデータ
を結合することを開示している。

ターデン（Thaden）の米国特許第4,665,495号では、
単一チップダイナミックRAMコントローラ及びCRTコント
ローラシステムの構成が記載されている。該発明に於い
ては、従来のシステムの制御回路が最小となるようにさ
れ、したがって単一のコントローラを利用することによ
ってRAMに於ける電位ボトルネックが除去される。これ
に関連する米国特許として、これもまたターデンらの米
国特許第4,656,596号が発行されている。ターデンのRAM
は、コントローラチップとは別のチップ上に配されてお
り、制御信号がRAMに送られる。

ブルース（Bruce）の米国特許第4,546,451号に於い
て、「ページモード」アドレッシングによって水平又は
垂直ベクタアドレッシングを行うことができるダイナミ
ックRAMが記載されている。グラフィックコントローラ
素子（GDC）クロックがブルースによって示されている
が、このクロックは、RAMチップから別のGDCに送られ
る。さらに重要なことには、この別のGDCは、ロード信
号、カウントイネーブル信号及び他の制御信号をRAMチ
ップに直接提供しなければならない。

ヴォス（Voss）の米国特許第4,646,270号に於いて、
標準RAM動作を行いつつ高速でデータを順次読み出すこ
とができるビデオグラフィックダイナミックRAMが記載
されている。

大容量メモリを含む単一チップ上でベクタモードアド
レッシング（即ち、水平及び垂直ベクタ）とイメージモ
ードアドレッシングとの双方を行い、格納されているビ
デオ情報のオンチップでの変更を行う為に必要なハード
ウェアを含み、これを最小数の外部ピンを用いて達成す
るダイナミックビデオRAMが必要とされている。

上記の何れの特許に於いても、ランダムアクセスメモ
リを用いてチップ上で描画ルール変更を行う回路は開示
されていない。

日立のHM53462マルチポートDRAMの目的仕様に於いて
は、論理操作及びマスキングが単一チップ上で行われ
る。しかし、このアプローチでは、システムは、まず、
論理操作をチップへ送り、次にメモリをアドレス指定す
るためのサイクルがあり、新しいソースデータを送り、
メモリから読み出し、そして、読み出された情報を変更
しなければならない。

RAMを備えているチップ上に描画ルールとマスキング
回路とを配する必要があるだけではなく、アドレスと共
に描画ルールを同時にチップに送ることによって性能を
最大にすることが必要とされている。

上記の特許に於いては、RAMのランダムポート側に於
いて単一クロックを利用して、アドレスレジスタ及びデ
ータレジスタに情報をロードすることを含むRAMの動
作、RAMの動作並びにRAMに於ける情報の変更を制御する
ことは、開示されていない。

従って、ここに記載した本発明は、以下の目的を達成
するものである。

（１）垂直線のためのアドレッシングが高速となるダイ
ナミックビデオランダムアクセスメモリを提供するこ
と。

（２）垂直線がページ内の垂直ベクタとしてアドレス指
定されることができ、従って、垂直線を構成する垂直ベ
クタのみがアドレス指定されるだけでよいダイナミック
ビデオランダムアクセスメモリを提供すること。

（３）大容量メモリを有する単一チップ上でベクタモー
ドアドレッシング（水平及び垂直ベクタ）とイメージモ
ードアドレッシングとの双方を行うことができるダイナ
ミックビデオランダムアクセスメモリを提供すること。

（４）格納されたビデオ情報のオンチップでの変更を行
うために必要なハードウェアを備えているダイナミック
ビデオランダムアクセスメモリを提供すること。

（５）最小限の数の外部ピンを備えているダイナミック
ビデオランダムアクセスメモリを提供すること。

（６）ランダムアクセスメモリを有するチップ上で描画
ルール変更を行うための回路を備えているダイナミック
ビデオランダムアクセスメモリを提供すること。

（７）ランダムアクセスメモリを有するチップ上に描画
ルール及びマスキング回路を提供し、描画ルールをアド
レスと共に同時にチップに送ることによって性能を最大
にすることができる、ダイナミックビデオランダムアク
セムメモリを提供すること。

（８）メモリのランダムポート側に於ける単一クロック
を利用して、アドレス及びデータレジスタへの情報のロ
ードを含むメモリの動作、メモリの動作並びにメモリ内
の情報の変更を制御することができる、ダイナミックラ
ンダムアクセスメモリを提供すること。

（９）より高速の動作を提供しつつ、チップへの、及び
チップからの信号パスの数を最小にすることができる、
ダイナミックランダムアクセスメモリを提供すること。

（課題を解決するための手段） 本発明のデュアルポートダイナミックメモリは、ラン
ダムバスに接続されたデュアルポートダイナミックメモ
リであって、ベクタアドレスモードにおけるアドレスに
よってアドレス指定され、ビデオ情報を格納するメモリ
であって、複数のページを含み、前記複数のページのそ
れぞれは複数の水平ベクタと垂直ベクタとを含み、前記
複数のページのそれぞれはページコラムとページロウと
によって規定され、前記複数の水平ベクタのそれぞれは
ページ中のベクタロウによって規定され、前記複数の垂
直ベクタのそれぞれはページ中のベクタコラムによって
規定される、メモリと、前記ランダムバスに接続され、
前記メモリのページにおける変更すべき水平ベクタ又は
垂直ベクタを特定するアドレスを受け取るアドレス手段
であって、前記アドレスは、（ａ）アドレス指定される
べきページのページロウを規定する第１の複数ビット
と、（ｂ）アドレス指定されるべきページのページコラ
ムを規定する第２の複数ビットと、（ｃ）前記ページロ
ウと前記ページコラムとによって規定されるページにお
いて、アドレス指定されるべきベクタを規定する第３の
複数ビットとを有している、アドレス手段と、前記ラン
ダムバスに接続され、前記アドレスによってアドレス指
定されるベクタのうち変更されるべき部分の始まりビッ
ト位置と終わりビット位置とを示すSTART位置とSTOP位
置とを受け取るデータ手段と、前記メモリに接続され、
前記START位置と前記STOP位置とに応じて、前記ベクタ
のうち変更されるべき部分のみを変更することを許容す
るライトマスク手段と、前記メモリと前記アドレス手段
と前記データ手段と前記ライトマスク手段とに接続さ
れ、前記ベクタの変更を制御する制御手段とを備えてい
る。

本発明は、好ましい実施例に於いて、ランダムポート
及びシリアルポートを有する1,310,720ビットのデュア
ルポートダイナミックメモリである。メモリには100万
ビットをかなり上回る情報が格納されている。ランダム
ポートは２個のアクセスモード、即ち、32×32ビットの
ページへのベクタアクセス及び16×１のワードへのイメ
ージアクセスをサポートする。シリアルポートは８個の
32ビットダイナミックラッチを備えており、これらによ
ってスクリーンのリフレッシュのための256個の連続し
たビットが提供される。本発明のダイナミックビデオRA
Mには、描画ルールサイクルが内蔵され、同期操作のた
めのクロックされた（clocked）ランダムポート、最適
化されたベクタ操作及び16ビット読出し書込みアクセス
が組み込まれている。

好ましい実施例では、ビデオRAMがチップ上にパッケ
ージされ、該チップに於いてランダムポートが11ピンの
アドレス、16ピンのデータパス、チップセレクト、ベク
タ／イメージセレクト、読出し／書込み信号及びランダ
ムポートクロックによってアクセスされる。シリアルポ
ートはシリアルクロック、シリアル出力イネーブル、ロ
ード信号及び４個のシリアル出力データラインによって
サポートされる。チップには、少なくとも２個のVccラ
インと２個のVssラインによって電力が供給される。好
ましい実施例では、少なくとも44個のピンがこのチップ
上に設けられているが、さらに多くのピンが設けられて
いてもよい。

ベクタ動作モードに於いて、本発明のダイナミックビ
デオRAMは、水平ベクタと垂直ベクタとの双方を32×32
のビットページに書き込む。好ましい実施例のページ内
のセルは、32ビットの垂直又は水平ベクタコラム又はロ
ウとしてアドレス指定される。しかし、呼び出しに於い
ては、「ｎ」×「ｍ」などの何れか所望のものが選択さ
れ得る。アドレスによって、ベクタのページ位置及びペ
ージ内でのベクタのロウ・コラムが選択される。データ
ラインは、ページ内に於けるSTART位置及びSTOP位置、
並びにセル内でのベクタの水平／垂直の向きを運ぶ。ベ
クタに対する描画ルールもまた、デフォールトでは常に
１とされるベクタソースと共に、データラインによって
運ばれる。一旦選択されると、ベクタページは、コラム
又はロウ並びにSTART位置及びSTOP位置を特定する一連
のページモードサイクルとしてアクセスされ得る。好ま
しい実施例では、ベクタは書込み専用である。

イメージ動作モードに於いては、本発明のダイナミッ
クビデオRAMによって、ランダムアクセスメモリポート
アレイへの直接書込み、及びこれからの直接読出しが可
能となる。書込みに際しては、アドレスラインのアドレ
ス入力によって、ベクタモードに於いて選択されたペー
ジと同等のものである32×32ビットのページが選択され
る。ページ内のロウは、ベクタモードに於いて選択され
たベクタロウと同等のものである。ワードは、サイクル
の第１のデータモードに於いて特定されたSTART位置及
びSTOP位置に従ってマスクされる。この第１のデータワ
ードもまた描画ルール仕様を備えている。サイクルの第
２のデータワードは、16ビット幅のイメージワードを保
持している。読出しもまた、16ビット幅であり、アドレ
スは書込みサイクルに於いて特定される。その際には、
ロウの中で最下位又は最上位の何れのワードが16ビット
データバス上に配されているかを制御するために最下位
のアドレスが追加される。START、STOP及び描画ルール
はリードサイクルに影響を与えない。ページモードは、
読出し及び書込みの双方のために作動し、これによっ
て、１個のページサイクルで32×32のページ全てがアク
セスされ得る。本発明に於いて、メモリに従来の内部リ
フレッシュが備えられている。

最後に、シフトレジスタへのデータの転送は、ベクタ
／イメージラインがベクタに設定され、読出し／書込み
ラインが読出しに設定されたサイクルを実行することに
よって達成される。これによって、256個のセルの内容
が、シリアルポートレジスタにすぐにロードされ得るよ
うにされているダイナミックラッチに配置される。わず
か256個のセルが内部ラッチに書き込まれている間に、
8,192個のセルが全てシリアルデータ転送中にアクセス
され、リフレッシュされる。転送中に転送された256ビ
ットは、部分走査線と称される。置換ルールは、シリア
ルデータ転送に影響を与えない。

上記の全てのランダムポート動作（即ち、シリアルポ
ートを介しての転送ではない）は、ランダムステートマ
シンに送られた単一のクロックパルスを使用することに
より、さらにV/I（ベクタ・イメージ）、R/W（読出し・
書込み）、リフレッシュ及びCS（チップセレクト）コン
トロールラインのイネーブルレベルと共に行われる。

（実施例） 本発明を実施例について説明する。以下では、先ず本
実施例の概要を説明し、次にその詳細な説明を行う ［１］概要 第１図は、ライン30を介してカラーマップ回路40に接
続されたカラーモニタ20を有するシステム環境に用いら
れている、本発明のダイナミックビデオRAM10を示して
いる。このシステムでは、カラーマップ回路40は、ビデ
オデータバス50を介して本発明のビデオRAM10に接続さ
れている。ビデオRAM10とカラーマップ回路40は、ライ
ン70及び80を介してシリアルポート制御部60によって制
御されている。ビデオRAM10は、データバス90及びアド
レスバス100を介して図形ハードウエア回路110にも接続
されている。ランダムポート制御部120によって、図形
ハードウエア回路110はライン130を介して、ビデオRAM1
0はライン140を介して制御されている。図形ハードウエ
ア回路110は、標準バス170に接続されているインターフ
ェイス回路160にライン150を介して接続されている。

本発明のビデオRAM10は、カラーモニタ20に実際に表
示されている画像を格納する。ビデオRAM10内の格納さ
れている情報は、データバス50を介してカラーマップ回
路40に順次送られ、モニタ20に表示される。シリアルポ
ート制御部60は、ビデオRAM10内に格納されている情報
のカラーマップ回路40への転送を制御する。

カラーモニタ20に表示する画像を変えるために、ビデ
オRAM10内に格納されている情報を変更する場合には、
図外のCPU等からバス170を介して適宜の命令がインター
フェイス回路160に送られ、図形ハードウエア回路110内
に送達される。ランダムポート制御部120は、バス150か
ら図形ハードウエア回路110が受け取った情報に基づい
て、ビデオRAM10内に格納されている情報の変更を制御
する。変更する情報のアドレスはアドレスバス100を介
して、変更のためのデータはバス90を介してそれぞれ供
給される。このようにして、ビデオRAMの情報は修正さ
れて、カラーモニタ20上の画像を変更することができ
る。

第１図に示すシステム環境は説明のためのものであ
り、本発明のダイナミックビデオRAMは他のシステムに
も使用し得ることは当然に理解されるであろう。例え
ば、カラーマップやカラーモニタを用いる必要はない。

第12図に示すような単一チップの実施例では、ランダ
ムポートバスは、11ビット幅のアドレスバス100、16ビ
ット幅のデータバス90、及び５ビット幅の制御バス140
を有している。シリアルポートバスは、４ビット幅のデ
ータバス50、及び３ビット幅の制御バス70を有してい
る。従って、ビデオRAM10は、39本のピンと、電源用及
び接地用の４本のピンとを含む合計44本のピンを有して
いる。しかし、本発明はこのようなピン数に限定される
ものではない。第１図に示すように、幾つかのこのよう
な単一チップをシステム環境に用いることができる。制
御バス140によって運ばれる/CS制御イネーブル信号によ
りどのチップがアクセスされるかが選択される。

アドレスバス100を介するビデオRAM10のアドレッシン
グ及び操作の３モードがある。それらは、（ａ）シリア
ルデータ転送モード、（ｂ）ベクタアドレスモード、
（ｃ）イメージアドレスモードである。各モードを以下
に説明する。

a.シリアルデータ転送モード 第２図に、モニタ20の画面200を示す。画面200は通常
のものであり、例えば、画面を横切る水平行に1280画素
と、垂直方向に1024本の走査線又はラスタ線とを備えて
いる。本発明に於いては、画素及び走査線の構成は任意
である。第２図では、部分走査線210が示されている。
「部分走査線」とは、ここで１走査線中の256個の連続
する画素として定義される。「ワード」は16画素であ
る。従って、部分走査線は16ワードを有している。これ
は、他のビデオRAM装置に見られる従来のイメージモー
ドアドレッシングに対応している。

本発明のビデオRAM10は、ランダムポートアドレスバ
ス100を介してアドレス指定され、シリアルポート制御
部60によってライン70を介してシリアルポートデータ転
送を行うことができる。第３図にシリアルデータ転送ア
ドレスを示す。1024本の走査線は10ビットの走査線フィ
ールドにより選択され、部分走査線210は３ビットの部
分走査線フィールドにより選択される。シリアルポート
データ転送のアドレッシングには合計13ビットが必要で
ある。アドレスバス100は11ビット幅しか有していない
ので、２個のアドレスが第４図のように送られる。第１
の転送は上位アドレス（MSA）であり、第２の転送は下
位アドレス（LSA）である。ここでも、本発明に於いて
はビット数及びアドレッシングの構成はこれらに限定さ
れない。

従って、第２図〜第４図は本発明ビデオRAM10のシリ
アルデータ転送モードに於けるアドレッシングを示して
いる。

b.ベクタアドレスモード 本発明によれば、ページが画面上で水平方向または垂
直方向にアクセスされ得るベクタアドレッシングのモー
ドが提供される。これを第５図〜第８図を用いて説明す
る。

ページは、画素の32×32配列によって定義される。第
５図に於いて、ページPG_0,0は、32本の水平走査線×32
個の水平画素を有している。ページは他の形態のｍ×ｎ
構成であってもよい。第５図のスクリーンモニタは、32
×40即ち1280のページを有している。用語「ページコラ
ム」はページの水平位置であり、用語「ページロウ」は
ページの垂直位置であるとする。例えば、ページPG
_31,39では、ページ列は39であり、ページ行は31であ
る。32列の好ましい実施例では、ページ列は５ビット幅
のアドレスで指定することができる。例えば、ページPG
_31,0のページ行の値は11111である。同様に、1280画素
の好ましい実施例では、40個のページ列は16ビット幅の
アドレスで指定することができる。

第６図は、個々のページPG_n,iを示している。用語
「ベクタコラム」はページ内でのベクタの水平方向の位
置を示している。例えば、ベクタ600は垂直列２内に位
置している。用語「ベクタロウ」はページ内でのベクタ
の垂直方向の位置を示している。例えば、ベクタ610は
行３内に位置している。本発明のベクタモードアドレッ
シング体系に於いては、１個のビット、即ちH/Vビット
によってベクタが水平ベクタ610であるのか垂直ベクタ6
00であるかが示される。ページ内のベクタの位置を示す
ために、５ビットが用いられる。例えば、ベクタ610に
対しては、H/Vビットを１として水平ベクタを示し、残
りの５ビットは00011である。垂直ベクタ600は、０に設
定されたH/Vビットを有しており、残りの５ビットは000
10である。

第５図及び第６図に示されたベクタモードアドレッシ
ング体系は本発明特有のものであり、選択されたページ
PGをアドレスするだけではなく、該ページ内の垂直又は
水平ベクタをアドレスするのにも用いることができる。

従って、第７図に示されている好ましい実施態様で
は、必要なページアドレスは、ページ行を示す５ビット
と、ページ列を示す６ビットと、ベクタを示す５ビット
とを有する16ビットワードである。付加的な水平／垂直
（H/V）ビットは、ベクタがページ内で水平であるのか
垂直であるのかを示す。このようにして、スクリーン20
0上の選択されたページに於いて第６図に示すベクタ600
又は610のような特定のベクタをアドレスすることがで
きる。

第１図に示すアドレスバス100は11ビット幅であるの
で、図形ハードウエア回路110は、第７図のベクタアド
レスを２回の別々の転送として出力する。第８図に示す
ように、第１の転送は上位アドレス（MSA）であり、第
２の転送は下位アドレス（LSA）である。

第５図〜第８図は本発明の教示による１実施例を示し
たものであり、ベクタモードアドレッシングを行うため
には他の態様のビット配列及びアドレス構成であっても
よいのは当然である。

c.イメージアドレスモード 本発明は、第９図〜第11図に示すようなイメージモー
ドアドレッシングをも行うことができる。走査線をスク
リーン200上で位置決めするためには、1024本の水平走
査線を有する図示の実施例の場合には10ビットが必要で
ある。走査線は、ラスタ走査表示装置上の完全な走査線
を形成する連続した画素の組として定義される。１走査
線には、80個の16ビットワードがある。従って、所定の
走査線内でワードを示すためには７ビットが必要であ
る。それ故、第10図に示すイメージアドレスは、走査線
を示す10ビットと、該走査線内のワードを示す７ビット
とを有している。本発明のビデオRAMの構成の故に、第
１図に示すアドレスバス100は11ビットに制限され、従
って、第11図に示すように、イメージアドレスはMSAサ
イクル及びLSAサイクル中に転送される。

上述のように、アドレスバス100には３種類のアドレ
ッシングモードが発生する。これら３種のモードは、シ
リアルデータ転送（第２図〜第４図）、ベクタモードア
ドレッシング（第５図〜第８図）、及びイメージモード
アドレッシング（第９図〜第11図）であり、本発明のビ
デオRAM10はこれらの３モードに於いて動作するように
されている。シリアルデータ転送によって、RAM10内部
に於いてランダムシリアルポート情報転送が行われる。
ベクタモード及びイメージモードは、RAM10内に格納さ
れている情報に対する変更を行うことを許容する。

d.チップ構成 第12図に、本発明のビデオRAM10をディスクリート単
一集積回路チップとして示す。第１図に戻って、RAM10
のランダムポートサイド1200は次のようなピン構成を有
している。

アドレスバス100（11ピン） データバス90（16ピン） /CS…チップ選択 V/I…ベクタ／イメージ選択 R/W…リード／ライト選択 /RFRSH…リフレッシュ RCLK…ランダムポートクロック ビデオRAM10のシリアルポートサイド1210には、次の
ピンが指定されている。

SCLK…シリアルクロック /SOE…シリアル出力イネーブル /LOAD…ロード信号 データバス（４ピン） 更に、２本の電源ピン（Vcc）及び２本の接地ピン（V
ss）が必要である。

チップ選択信号/CSは選択すべきチップを選択する。
例えば、第１図に於いて、システム内に配されるチップ
10の数は限定されない。16個のチップが必要な場合に
は、ランダムポート制御部120により適宜の/CSピンがア
クティブにされる。

前述のように、ベクタ／イメージ信号V/Iによってそ
のチップがベクタモードでアドレス指定されているか又
はイメージモードでアクセス指定されているかが示され
る。本実施例では、V/I信号がハイの時、該チップはベ
クタモードであり、V/I信号がローの時、イメージモー
ドが実行される。

リード／ライト信号R/Wを説明する。R/Wがハイの場
合、チップ10はリードモードであり、データはデータバ
ス90上に現れる。R/Wがローの場合、チップ10はライト
モードであり、データはチップ10内のメモリに書き込ま
れる。チップ10内では次のような動作モードが行われ
る。

第 １ 表 V/I R/W サイクル ０ ０ イメージライト ０ １ イメージリード １ ０ ベクタライト １ １ シリアルデータ転送 ランダムポートクロックRCLKはチップ10に供給される
単一クロック信号である。チップ10の内部のランダムポ
ートの動作の全てはこのクロック信号に同期しており、
それに基づいている。これはランダムポートに対する唯
一のクロック信号であり、好ましくは1MHzである。

ランダムポートアドレスバス100上のアドレス信号
は、シリアルデータ転送のためには第４図に示すよう
な、ベクタモードアドレッシングのためには第８図に示
すような、そしてイメージモードアドレッシングのため
には第11図に示すようなMSAアドレス及びLSAアドレスの
ためのビットアドレスを運ぶ。

ランダムポートデータバス90上に現れるデータは、16
個のパラレルビットであり、下記第２表に示す２組のデ
ータDIN1及びDIN2としてチップ10に供給される。

ここで、DRは描画ルールを、H/Vは水平／垂直を示
す。

ランダムポート制御部120から本発明のビデオRAM10に
は、内部リフレッシュ信号として用いられる/RFRSHも送
られてきている。

また、本発明のビデオRAM10は、シリアルポート制御
バス70を介してシリアルポート制御部60から制御信号を
受け取る。SCLK信号は単一シリアルポートクロックであ
り、/SOEはシリアル出力イネーブル信号である。/SOEが
ローの時、シリアルリードデータがデータバス50上に現
れる。/LOADはデータロード信号である。本発明では、
シリアルポートにデータを転送するために、シリアルポ
ート1210では単一のクロックのみを用いる。

第12図に示す２本のVccピンは、本実施例では＋5Vの
電力を供給する。Vssは２本の接地ピンである。本発明
に於いては、２本以上又はそれ以下の電源用及び接地用
のピンを用いてもよい。

第12図に示す単一集積チップは、ランダムポート1200
及びシリアルポート1210中に、RAMを３種の動作モード
（シリアルデータ転送、ベクタアドレッシング、及びイ
メージアドレッシング）で動作させるために必要な回路
の全てを有している。ランダムポートは、RAMを各モー
ドで動作させる制御イネーブルの複数組の１つをバス14
0を介して受け取ることによって制御される。そして、
単一クロックRCLKの供給は、選択された動作モードの実
行に必要な内部制御イネーブルの発生に使用される。

第12図に示す各ピンに現れる信号については、本発明
のビデオRAM10の内部構成及び動作についての下記の説
明に於いて説明する。ピンの数及び選択は好ましい実施
態様を示したものであって、本発明に於いては他の態様
とすることもできることに注意されたい。

［２］詳細な説明 以下に、本発明ビデオRAMの実施例の内部構成及び動
作を説明する。個々のレジスタ回路、ラッチ回路、シフ
ト回路等のそれ自体の動作及び構成は従来のものと同様
である。しかし、それらが組み合わされた回路構成は独
特のものである。その好ましい配置を説明するが、本発
明の教示により他の配置とすることも可能である。

a.シリアルポートサイド1210の構成 複数のメモリブロック1300を含む本発明のダイナミッ
クビデオRAM10を第13図に示す。本実施例では、各メモ
リブロック1300は、160メモリセル×1024メモリセルを
有している。１個のチップには８個のメモリブロックが
設けられているので、全部で1310720メモリセルがあ
る。このメモリセルの数は任意である。

メモリブロック1300の出力はライン1302を介して複数
のダイナミックラッチ1304に与えられる。各ダイナミッ
クラッチ1304は、その対応して接続されているメモリブ
ロック1300から読み出される32ビットの情報を記憶す
る。従って、８個のラッチによって256ビット又は１個
の部分走査線が保持される。各ダイナミックラッチ1304
の出力は接続ライン1308を介して対応するシリアルデー
タポートレジスタ1306に与えられる。各シリアルデータ
ポートレジスタ1306は32ビットのレジスタを有してお
り、各レジスタは、第１図に示すように例えばカラーマ
ップ40に供給するためにデータバス50に４ビットをシリ
アルに供給することができる。シリアルポート制御部60
からの制御信号70はシリアルステートマシン1314に供給
される。シリアルステートマシン1314は、ダイナミック
ラッチ1304からの情報の逐次読み出しを制御するため
に、ライン1316を介してシリアルデータポート1306に接
続されている。

従って、ダイナミックラッチ1304、シリアルデータポ
ート1306、及びシリアルステートマシン1314により、本
発明のビデオRAM10のシリアルポートサイド1210が構成
される。

b.ランダムポートサイド1200の構成 ランダムポートサイド1200は、ランダムポートアドレ
スバス100に接続され、更にライン1322（８ビット）及
びライン1324（５ビット）を介してメモリブロック1300
に接続されたアドレスレジスタ1320を有している。ま
た、アドレスレジスタ1320は、ライン1326（３ビット）
を介してブロックデコード回路1330に、ライン1334を介
してライトマスク1336及び出力制御回路1338にも接続さ
れている。ブロックデコード回路1330はライン1332を介
してメモリブロック1300に接続されている。

データレジスタ1340はデータバス90に接続され、更
に、ライン1342（H/Vビット）を介してメモリブロック1
300に、ライン1344（START、５ビット）及びライン1346
（STOP、５ビット）を介してライトマスク1336に接続さ
れている。ライトマスク1336は、ライン1348（32ビッ
ト）を介してメモリブロック1300に接続されている。デ
ータレジスタ1340は、ライン1350（４ビット）及びライ
ン1352（16ビット）を介して描画ルール回路1354にも接
続されている。描画ルール回路1354は、ライン1356（32
ビット）を介してメモリブロック1300に接続されてい
る。

出力制御回路1338はランダムポートデータバス90に接
続されており、ライン1358によってメモリブロック1300
にも接続されている。ライン1358にはデスティネーショ
ンラッチ1360も接続されており、デスティネーションラ
ッチ1360は、ライン1362（32ビット）を介して描画ルー
ル回路1354に、ライン1364を介してランダムステートマ
シン1366に接続されている。ランダムステートマシン13
66は、ランダムポートコントロールバス140よりランダ
ムポート制御入力信号を受け取る。

従って、アドレスレジスタ1320、ブロックデコード回
路1330、データレジスタ1340、ライトマスク1336、出力
制御部1338、描画ルール回路1354、デスティネーション
ラッチ1360、及びランダムステートマシン1366によっ
て、本発明のビデオRAMのランダムポートサイド1200が
構成される。ランダムポートサイドの構成はこれに限定
されるものではなく、他の構成とすることもできる。例
えば、デスティネーションラッチ1360をストローブされ
た組合せ論理を用いて設計し、格納されているビデオ情
報を供給又は保持するようにすることもできる。

c.シリアルポートサイド1210の動作 本発明のダイナミックビデオRAMの動作を、メモリブ
ロック1300内の情報を送り出して第１図のカラーモニタ
20上に画像を形成するシリアルデータ転送モードの動作
について先ず説明する。この走査線転送動作モードは、
第２図〜第４図に示したアドレッシング技法を用いてい
る。

第18図のタイミングチャートでは、RCLK、/CS、V/I及
びR/Wの各イネーブルが制御バス140によってランダムポ
ート制御部120から供給される。アドレスADDはバス100
を介して図形ハードウエア回路110から供給されてい
る。/CS信号はどのビデオRAMチップ10をアクティブにす
るのかを選択する。このシリアルデータ転送の動作モー
ドでは、R/Wビットがハイであって、メモリブロック130
0の読出しが行われる。シリアルデータ転送の場合に
は、第18図に示すようにハイに設定されたV/Iビット
（第１表参照）が選択されると、第１表に示すようにベ
クタモードが選択される。従って、メモリブロック1300
からダイナミックラッチ1304へ転送されるデータのアド
レス（MSA及びLSA）はバス100に含まれる（第４図参
照）。第18図に示す第１の時間間隔（時間1800及び181
0）の間に、単一のクロック信号RCLKによりランダムス
テートマシン1366はアドレス（MSA及びLSA）をアドレス
レジスタ1320に入力するようにする。メモリブロック13
00の内容がカラーマップ40にシリアルに供給されるよう
に該メモリブロックを読み出す場合には、スクリーンリ
フレッシュのための選択された部分走査線の転送は次の
ようにして起こる。８個のメモリブロック1300の各々か
らの情報の32ビットは、ライン1302を介してダイナミッ
クラッチ1304によって読み取られる。ダイナミックラッ
チ1304は、ラインEN−DLを介してランダムステートマシ
ン1366から、メモリブロックからデータを読み取るべき
旨を示す信号を受け取る。８個のダイナミックラッチの
全てがそのようにイネーブルされ、256ビットの部分走
査線のための32ビットを各々が読み取る。読み取りの
後、EN−DLは適宜に活性化され、読み出された情報はラ
イン1308を通じてシリアルデータポート1306に送られ
る。また、これは、８個のシリアルシフトレジスタの各
々のための情報の32ビット情報の並列転送である。シリ
アルデータポート1306はシフトレジスタによって構成さ
れている。また、８個のシリアルデータポート1306の各
々は、シリアルステートマシン1314及びシリアルクロッ
クSCLKの制御下にある。ラインSLを介してシリアルデー
タポート1306がイネーブルされると、各クロック信号は
所定のシリアルデータポート1306からデータバス50に４
ビットを転送する。

このデータの転送は次のようにして行われる。シリア
ルステートマシン1314は、シリアルクロックパルスSCLK
をカウントするカウンタを備えている。従って、SCLKの
パルスが入来する毎にそれらはシリアルデータポート13
06に送られ、該ポートはそのようなパルスが８個与えら
れることによって、記憶している32ビットを１度に４ビ
ットずつビデオデータバス50に出力する。そして、次の
８個のSCLKパルスによって次のメモリブロック部分から
の32ビットがビデオデータバス50に出力される。このよ
うにして、シリアルステートマシン1314は、シリアルデ
ータポート1306から、１個の部分走査線が出力されるま
で、格納されているデータを各シリアルデータポート13
06から出力するようにさせる。部分走査線が出力される
と、シリアルポートコントロールバス70を介して/LOAD
信号がシリアルステートマシン1314に与えられ、シリア
ルデータポート1306の全てに次の部分走査線のためのデ
ータをダイナミックラッチ1304からロードするようライ
ン1316を介して指令が与えられる。シリアルデータポー
ト1306に入力される/SOEによって、マルチプレクサは、
一時に４ビットの情報をカラーマップ40に供給するよう
にされる。

本発明によれば、シリアルポートを他の構成とするこ
ともできる。シリアルポートをランダムポートとは非同
期とし、チップ10が他の動作をしている間にバス50を介
してデータを転送するようにすることもできる。

d.ランダムポートサイド1200の動作 ダイナミックビデオRAM10のランダムポート1200の動
作を説明する。

用語「描画ルール」は、メモリブロック1300に書き込
む際の「ソース」と「ディスティネーション」とを組み
合わせる論理演算子であるとする。本実施例では、描画
ルールは下記第３表のように決められている。

第３表の説明は後で行う。更に、本発明では、DIN1及
びDIN2と称する２個のデータサイクルを用いる。第14図
では、DIN1及びDIN2はイメージモードのためのものとし
て示されている。第15図では、DIN1及びDIN2はベクタモ
ードのためのものとして示されている。

本発明によれば、描画ルールの機能はダイナミックビ
デオRAMチップ10内に直接設けられている。これによ
り、メモリブロック1300内でのデータの変更が速くな
る。従来のビデオRAMの設計によれば、メモリブロック
内の情報をビデオRAMチップから読み出し、他のチップ
又は回路で変更する必要がある。チップ外で変更された
後にメモリブロック内に再び書き込まれるので、処理が
遅い。

本実施例では、最大32個の画素を１回の処理で変更す
ることができる。従来の手法はイメージモードを用いる
ものであったのに対して、本発明では、所定ページ内の
水平又は垂直ベクタを所定の描画ルールに従って修正
し、変更することができる。この特徴によって、メモリ
ブロック内の情報の変更するための時間を極めて速くす
ることができる。例えば、従来の手法でスクリーン200
の垂直線を変更する場合には、その垂直線に対応する１
個のビットを変更するために多数の水平走査線をメモリ
から読み出さなければならない。本発明によれば、１個
の垂直ベクタのみをアクセスして変更すれば良いので、
従来の手法に比べてシステム性能を飛躍的に改善するこ
とができる。現在のビデオRAMでは毎秒30万〜70万のベ
クタを処理することができるものと見積られている。本
発明によれば、毎秒400万の水平又は垂直ベクタを処理
することができる。

この高速化は後述のようにベクタライトモードを設け
ることに基づいている。ベクタライトモードに於いて、
第８図のMSAアドレス及びLSAアドレスは、アドレスレジ
スタ1320内に逐次にロードされる。これを第19図のタイ
ミングチャートに示す。ここでは、/CSが適切なチップ
を選択し、V/Iリードはベクタモードを選択するために
ハイであり、R/Wは書込みを行うためにローである。従
って、アドレス（第８図）のMSA及びLSAはアドレスレジ
スタ1320にロードされ、描画ルール、START、及びSTOP
（第15図）はランダムポートデータバス90を介してデー
タレジスタ1340にロードされる。ベクタアドレス（MSA
及びLSA）並びにデータ（DIN1）は第１の時間間隔の間
に供給される。

第20図に、ベクタライト、ページモードのためのタイ
ミングを示す。ここでは、MSAは同じままであるが、LSA
及びDINについては、時刻2000及び2010に於いてLSAが、
時刻2020及び2030に於いてDIN1が変えられる。第８図の
ページロウ、ページコラム及びベクタ識別を有するMSA
アドレス及びLSAアドレスは、アドレスレジスタ1320内
に格納される。ライン1322を経て８ビットの出力が供給
されて、メモリブロック1300のメモリロウをアドレスす
る。５ビットはライン1324を介して供給されメモリブロ
ック1300のメモリコラムをアドレスし、残りの３ビット
はライン1326を介してブロックデコード回路部1330に供
給される。ブロックデコード回路部1330は、８個のメモ
リブロック1300の１個を選択的にアクティブにするため
の、８出力の内の１個を選択するデコーダである。

ベクタモードに於いては、第15図に示すDIN1はデータ
バス90を介してデータレジスタ1340内に読み込まれる。
DIN2はこのモードでは用いられない。５ビットのSTART
ビットはライン1344を経てライトマスク1336に、５ビッ
トのSTOPビットはライン1346を経てライトマスク1336に
供給される。４ビットの描画ルールビットは、ライン13
50を経て描画ルール回路部1354に供給される。H/Vビッ
トは、データレジスタ1340からライン1342を介してメモ
リブロック1300に供給される。

アドレスレジスタは、データをバスから読み出すよう
にし、情報をレジスタ内に格納するようにする通常のレ
ジスタ構成とすることができる。アドレスレジスタは、
MSAイネーブルによって上位アドレスを読み出すよう
に、LSAイネーブルによって下位アドレスを読み出すよ
うにイネーブルされる。同様に、データレジスタ1340は
通常の構成であり、DIN1イネーブルライン及びDIN2イネ
ーブルラインによって選択的にイネーブルされると、デ
ータバス90からデータを読み込み、それを内部に格納す
る。この時点で、アドレスレジスタ1320及びデータレジ
スタ1340は、水平又は垂直ベクタのどちらかを識別し、
それに対して描画ルール走査を行うための必要なベクタ
情報を有している。他の回路は前述のアドレス機能及び
データ機能を有するようにすることができる。

第５図〜第８図を再び参照すれば、選択された垂直ベ
クタ600又は水平ベクタ610は32個の画素で、或いはメモ
リブロック1300内にある場合には32個のメモリセルで構
成されていることが判るであろう。START及びSTOP情報
は、描画ルールに従って変更されるべきベクタの正確な
部分を伝える。例えば、ベクタ内の変更を始める場所が
該ベクタの先頭から７ビット目である場合には、START
コマンドは00111であり、STOP位置が15ビット目である
場合には、STOPコマンドは01111である。START及びSTOP
情報は、32個のライトプロテクトWP信号をライン1348を
介して与え得るライトマスクに供給される。従って、32
ビットベクタに於いて位置７で始まり、位置15で終わる
本例の場合には、始めの７ビットはライトプロテクトモ
ードでアクティブにされ、終わりの16ビットはライトプ
ロテクトモードでアクティブにされて、ライン1356を介
してNEWデータがメモリ内にフィードバックされる際
に、START位置とSTOP位置との間のメモリセルの所望の
部分のみがメモリ内に書き込まれるようにされる。

第16図に、ベクタライトページモードに於いて描画ル
ールを実行する例を示す。アドレスレジスタ1320は、メ
モリブロック1300内の特定の水平ベクタ又は垂直ベクタ
をアドレス指定する。ベクタが水平であるのか垂直であ
るのかは、第15図のDIN1中の最下位のビットであるライ
ン1342上のH/V信号によって決定される。OLD情報はメモ
リブロックからライン1358上に読み出される。第16図に
於いて、DESTは「デスティネーション」を示している。
情報は、必要に応じて出力制御部1338を経てシステムに
送り返してもよいし、デスティネーションラッチ1360に
送ってもよいことに注意されたい。ライン1364上の適切
なイネーブル信号DESTにより、デスティネーションラッ
チ1360はOLD情報を読み込むことが可能となる。第16図
に示すデスティネーション情報の32ビットの全てがラッ
チ1360に読み込まれる。デスティネーションラッチ1360
の出力1362は、デスティネーション入力として描画ルー
ル回路1354に供給される。ベクタ動作モードでは、デー
タレジスタ1340からライン1352に出力されるソース（SR
C）信号は全て１に設定されており、このことは第16図
に示されている。描画ルールは第３表に示されている。

第16図に示す例では、「NOTデスティネーション」描
画ルールである1010がデータレジスタ1340に現れる。従
って、OLD情報又はデスティネーションデータDESTは反
転されて、第16図でNEWと称される新たな変更されたベ
クタとなる。しかし、この情報のメモリブロックへの書
き込みはライトマスク1336の制御下で行われ、前述した
ように、例えばビット31〜26及びビット15〜０が書き込
み禁止となる。NEWデータのビット25〜16のみがメモリ
に書き込み可能である。同様にして、描画ルールの全て
の論理関数は、START及びSTOP情報に基づいて、ベクタ
全体又はベクタの一部に対して実行される。

ベクタ動作モードに於いては、メモリブロック1300内
の最大32画素の変更が、チップ上での１回の操作で行わ
れうる。本発明に於いては、H/Vビットを使用すること
により、第６図に示すような水平に配置されたベクタ及
び垂直に配置されたベクタの何れをも変更することがで
きる。

イメージ動作モードに於いては、第11図のMSAアドレ
ス及びLSAアドレスが用いられる。イメージリード及び
イメージライトの両方のタイミングを第21図に示す。こ
こでもまた、/CSが適切にイネーブルされる。V/Iはイメ
ージモード用にローに設定される。R/Wが読み出しのた
めにハイに設定された場合には、読み出しアドレス（MS
A2100及びLSA2110）がバス100を介して供給され、デー
タDOUTがバス90上に読み出される。R/Wが書き込みのた
めにローに設定された場合には、書き込みアドレス（MS
A2120及びLSA2130）がバス100を介して供給され、デー
タDIN1プラスDIN2がバス90を介してチップに供給され
る。ここで、アドレス及びDIN1（即ち、描画ルール及び
START/STOP）は第１の時間間隔中に供給され、DIN2（即
ちソースデータ）は第２の時間間隔中に供給される。

第22図にページモードでのイメージリード及びイメー
ジライトのタイミングを示す。ページモードでは、アド
レスのLSA部分が変化する。従って、読み出しに於いて
は、LSAの変化により新たなデータDOUTの読み出しが起
こる。R/Wがローの書き込みの場合には、LSAの供給の直
後に新たなデータが与えられる。

最後に、第23図にイメージリードモディファイライト
のタイミングを示す。ここでは、第14図のDIN1によりST
ART、STOP及び描画ルールが供給される。また、Doutは
アドレス指定された位置のデータであり、DIN2はチップ
に読み込まれるべきソースデータである。前と同様に、
MSA及びLSAがアドレスレジスタ1320に読み込まれ、第14
図の対応するDIN1及びDIN2のデータ構成がデータレジス
タ1340に読み込まれる。イメージ動作モードでは、走査
線からの16ビットのワードがメモリブロック1300から読
み出され、デスティネーションラッチ1360に供給され
る。

第17図に、メモリブロック1300からOLD情報として読
み出されたDESTと称されるワードの一例を示す。イメー
ジ動作モードでは、ソースデータは第14図に示すように
DIN2で供給され、また、SRCとして示されている。第17
図はソースデータの一例を示している。この16ビットの
ソースデータはSRCは、ライン1352を介して描画ルール
回路1354に供給される。「exclusive−OR」（DR＝011
0）のような描画ルールが用いられると、回路1354は第1
7図に示されるNEWワードをリード1356上に出力する。再
び、イメージ動作モードはマスキングの目的のためのワ
ード内のSTART及びSTOP位置を有することができる。こ
の例ではSTARTが0011であり、STOPが1000であるとして
いる。従って、マスク回路1336は、第17図のMASKに於い
て示されているビットのための書き込み禁止WPを提供す
る。メモリに書き込まれるデータは第17図にMEMとして
示されている。本発明では、イメージ動作モードに於い
て、描画ルールの操作をチップ上で行うことができる。

上述し、第23図に示すように、本発明では、描画ルー
ルはアドレスの供給と共に、アドレスサイクルと同じ時
間間隔中に並行して供給される。このことにより、描画
ルールを供給するための別個の時間間隔を必要とする前
述の日立のアプローチに比して大きな高速化が可能とな
る。

シリアルデータ転送モードの動作に於いては、第４図
のMSAアドレス及びLSAアドレスが用いられ、これらがア
ドレスレジスタ1320に読み込まれる。第２表に示したよ
うに、ここでは対応するDIN1又はDIN2データワードは存
在しない。これらのMSA及びLSAアドレスワードが読み込
まれると、上述したように、適切な走査線及び走査線部
分がメモリブロック1300からダイナミックラッチ1304へ
読み出される。

ランダムステートマシン1366は、通常の設計のもので
あり、入力される制御イネーブル（即ち、V/I、R/W、RF
RSH及び/CS）の組に基づき、単一クロックRCLKのパルス
に従って、下記の内部ランダムポートイネーブルパルス
を供給する。この内部ランダムポートイネーブルパルス
は、（１）アドレスバス100上の上位アドレス及び下位
アドレスをアドレスレジスタ1320に読み込むためのEN−
MSA及びCLK−LSA、（２）バス90上に現れるデータをデ
ータレジスタ1340に読み込むためのCLK−DIN1及びEN−D
IN2、（３）デスティネーションラッチ1360をイネーブ
ルするためのDEST、（４）メモリブロック1300のそれぞ
れを通常の方式でプリチャージするためのPRECH、
（５）メモリブロック1300からのデータをダイナミック
ラッチ1304が読み込むことを可能にするためのEN−DL、
（６）ライトマスク1336をイネーブルして、START及びS
TOP情報に基づくメモリブロック1300の書き込み禁止を
行うための/WE、（７）アドレスのブロック選択部分に
よって指定された特定のメモリブロックではなく、全て
のメモリブロックにアクセスするためのALL（この信号
は全ての標準及びシリアルデータ転送サイクルの期間中
に用いられる）、並びに（８）出力制御部1338をイネー
ブルして、データバス90にデータを出力させるOE信号で
ある。本実施例ではこれらの内部イネーブルが用いられ
るが、このアプローチに基づく変更例に於いては、他の
イネーブルを用いることもできる。

ランダムステートマシン1366は、例えば第24図に示す
プログラマブルロジックアレイを有することができる。
ここでは、単一クロックRCLKの使用に基づく入力140
（即ち、制御イネーブルの組）により、上述の出力が生
成される。ランダムステートマシン1366に対する内部信
号は、ロジックアレイ2400の次の状態である。次状態を
第25図に示す。

第25図に於いて、入力の組のフォーマットは、/CS、R
FRSH、V/I及びR/Wである。第25図からから分かるよう
に、制御バス140からの異なるイネーブルの組（入力）
に対して、ランダムステートマシンはクロック（RCLK）
に導かれて、状態の所定のシーケンスを生成し、以下に
規定される制御パルスを出力する。

出力のSTATE信号は状態からデコードされる。これを
第４表に示す。

出力の関係を第５表に示す。

第 ５ 表 出力10 PRECH 出力９ EN−MSA 出力８ CLK−LSA 出力７ CLK−DIN1 出力６ EN−DIN2 出力５ EN−DEST 出力４ /WE 出力３ /OE 出力２ ALL 出力１ /IRFRSH 出力０ EN−DL 第５表に示すランダムポート制御信号は、ランダムポ
ート1200に於いて、第18図から第23図に示すようにクロ
ックRCLKのエッジで有効となる。

この開示に基づき、単一クロックパルスRCLKのみが本
発明のランダムポート1200を制御していることが明瞭に
理解される。換言すれば、本発明のランダムポート1200
は制御信号の組（即ち、第25図の入力）を受け取る。各
組はランダムポートの異なる動作モードに対応してい
る。ランダムステートマシン1366は受け取られた組に対
してシーケンス構成（即ち、第25図の状態及び次状態）
を与える。異なる組のそれぞれは異なるシーケンス構成
を有しており、その結果、それ自身の内部制御パルスの
所定のシーケンス（第４表）が得られる。単一ランダム
ポートクロックは、内部制御パルスの構成されたシーケ
ンスを実行するために必要なタイミング信号を提供し、
その結果、ランダムポートは受け取った制御信号の組に
対応する動作モードで動作する。好ましいアプローチは
第25図、第４表及び第５表に示されているが、本発明の
教示の下で、本実施例では16.7MHzである単一ランダム
ポートクロックが供給される状況に於いて動作するため
の、制御信号及び状態の他の構成を規定することができ
ることを理解すべきである。

上述の状態表を第19図から第23図のタイミング図と組
み合わせると、メモリ内の記憶された情報を変更する方
法は、単一ランダムポートクロックRCLKから導出される
一連の時間間隔に基づいている。第１の時間間隔中に
は、ベクタアドレス又はイメージアドレス並びに描画ル
ール、START位置及びSTOP位置がチップに与えられる。
次に、制御イネーブルの組に基づいて、RCLKは適宜の状
態表を通じてシーケンスする。従って、第２の時間間隔
中に、アドレス指定された情報がメモリから供給され、
ソースデータがチップに供給される。第３の時間間隔中
には、供給された情報（即ち、第16図及び第17図のDES
T）が、描画ルール（即ち、第３表）に基づいて、ソー
スデータ（即ち、第16図及び第17図のSRC）を用いて変
更される。第４の時間間隔中には、変更された情報（即
ち、第16図及び第17図のNEW）が、START及びSTOPビット
位置（即ち、第16図及び第17図のMASK）の間に於いて、
メモリに書き込まれる。本発明の教示の下で、この方法
に変更を加えることは可能である。

好ましい実施例では特定のビットフィールド及びパタ
ーン、特定のピン構成並びに配置を例示したが、本発明
はこれらに限定されず、本発明の教示に基づく他の実施
態様を用いることができることを理解すべきである。

本発明の好ましい実施例を示したが、この実施例に対
する修正及び変更を行うことができることを理解された
い。

【図面の簡単な説明】

第１図は、本発明のダイナミックビデオRAMを組み込ん
だシステムのブロック図である。 第２図は、第１図のシステムのカラーモニタ20のスクリ
ーン及び部分走査線を示す図である。 第３図は、本発明のシリアルデータ転送アドレスを説明
する図である。 第４図は、第３図のシリアルデータ転送アドレスの最上
位アドレス及び最下位アドレスを説明する図である。 第５図は、本発明のカラーモニタ20のスクリーンのペー
ジレイアウトを示す図である。 第６図は、単一のページ内のベクタを示す図である。 第７図は、ページアドレスのためのフォーマットを示す
図である。 第８図は、第７図のページアドレスの最上位及び最下位
アドレスビットを説明する図である。 第９図は、本発明のカラーモニタのイメージモードアド
レッシング構成を示す図である。 第10図は、イメージアドレスのフォーマットを示す図で
ある。 第11図は、第10図のイメージアドレスの最上位及び最下
位のアドレス部分を説明する図である。 第12図は、本発明のダイナミックビデオRAMの単一チッ
プの構成を示す図である。 第13図は、本発明のダイナミックビデオRAMチップの回
路ブロック図である。 第14図は、イメージ動作モードのためのデータ入力のフ
ォーマットを示す図である。 第15図は、ベクタ動作モードのためのデータ入力のフォ
ーマットを示す図である。 第16図は、ベクタ動作モードを説明する図である。 第17図は、イメージ動作モードを説明する図である。 第18図は、シリアルデータ転送のためのタイミングを示
す図である。 第19図は、ベクタ書込みのためのタイミングを示す図で
ある。 第20図は、ベクタ書込み、ページモードのためのタイミ
ングを示す図である。 第21図は、イメージ読出し／書込みのためのタイミング
を示す図である。 第22図は、イメージ読出し／書込み、ページモードのた
めのタイミングを示す図である。 第23図は、イメージ読出し変更書込みのためのタイミン
グを示す図である。 第24図は、ランダムポートステートマシンの実施例を示
す図である。 第25図は、ランダムポートステートマシンに於ける入
力、現在の状態及び次状態の表を示す図である。 10……ダイナミックビデオRAM 1200……ランダムポート 1210……シリアルポート 1300……メモリブロック 1304……ダイナミックラッチ 1314……シリアルステートマシン 1340……データレジスタ 1366……ランダムステートマシン

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−147789（ＪＰ，Ａ) 特開 昭60−113396（ＪＰ，Ａ) 特開 昭61−98441（ＪＰ，Ａ) Ｎａｔｉｏｎａｌ Ｔｅｃｈｎｉｃａ ｌ Ｒｅｐｏｒｔ Ｖｏｌ．36，Ｎｏ. ３（1990−６）Ｐ．18〜24

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】ランダムバスに接続されたデュアルポート
   ダイナミックメモリであって、 ベクタアドレスモードにおけるアドレスによってアドレ
   ス指定され、ビデオ情報を格納するメモリであって、複
   数のページを含み、前記複数のページのそれぞれは複数
   の水平ベクタと垂直ベクタとを含み、前記複数のページ
   のそれぞれはページコラムとページロウとによって規定
   され、前記複数の水平ベクタのそれぞれはページ中のベ
   クタロウによって規定され、前記複数の垂直ベクタのそ
   れぞれはページ中のベクタコラムによって規定される、
   メモリと、 前記ランダムバスに接続され、前記メモリのページにお
   ける変更すべき水平ベクタ又は垂直ベクタを特定するア
   ドレスを受け取るアドレス手段であって、前記アドレス
   は、 （ａ）アドレス指定されるべきページのページロウを規
   定する第１の複数ビットと、 （ｂ）アドレス指定されるべきページのページコラムを
   規定する第２の複数ビットと、 （ｃ）前記ページロウと前記ページコラムとによって規
   定されるページにおいて、アドレス指定されるべきベク
   タを規定する第３の複数ビットとを有している、アドレ
   ス手段と、 前記ランダムバスに接続され、前記アドレスによってア
   ドレス指定されるベクタのうち変更されるべき部分の始
   まりビット位置と終わりビット位置とを示すSTART位置
   とSTOP位置とを受け取るデータ手段と、 前記メモリに接続され、前記START位置と前記STOP位置
   とに応じて、前記ベクタのうち変更されるべき部分のみ
   を変更することを許容するライトマスク手段と、 前記メモリと前記アドレス手段と前記データ手段と前記
   ライトマスク手段とに接続され、前記ベクタの変更を制
   御する制御手段と を備えたデュアルポートダイナミックメモリ。
2. 【請求項２】前記メモリは、イメージアドレスモードに
   おけるアドレスによってさらにアドレス指定され、前記
   メモリは、前記イメージアドレスモードにおいて、それ
   ぞれが複数のワードを含む複数の走査線をさらに有し、 前記アドレス手段は、前記イメージアドレスモードにお
   いて変更すべき走査線におけるワードを特定するアドレ
   スをさらに受け取り、前記イメージアドレスモードにお
   ける前記アドレスは、 （ａ）アドレス指定されるべき走査線を規定する第１の
   複数ビットと、 （ｂ）前記第１の複数ビットによって規定される走査線
   において、アドレス指定されるべきワードを規定する第
   ２の複数ビット を有している請求項１に記載のデュアルポートダイナミ
   ックメモリ。
3. 【請求項３】前記デュアルポートダイナミックメモリ
   は、シリアルバスにさらに接続され、 前記メモリは、シリアルデータ転送モードにおけるアド
   レスによってさらにアドレス指定され、前記メモリは、
   前記シリアルデータ転送モードにおいて、それぞれが複
   数のワードを含む複数の部分走査線をさらに有し、 前記アドレス手段は、前記シリアルデータ転送モードに
   おける前記アドレスをさらに受け取り、前記シリアルデ
   ータ転送モードにおける前記アドレスは、部分走査線を
   規定する複数ビットを有しており、 前記デュアルポートダイナミックメモリは、 前記メモリに接続され、前記シリアルデータ転送モード
   における前記アドレスによってアドレス指定される位置
   に格納されるビデオ情報を読み出し、前記読み出された
   ビデオ情報を前記シリアルバスに出力する第２制御手段
   をさらに備えている請求項１に記載のデュアルポートダ
   イナミックメモリ。
4. 【請求項４】前記データ手段は、格納されたビデオ情報
   のベクタを変更するための論理演算を指定する描画ルー
   ルデータをさらに受け取り、 前記制御手段は、 変更すべきデータを得るために前記メモリに接続され、
   前記描画ルールデータを得るために前記データ手段に接
   続され、前記描画ルールデータに応じて、前記変更すべ
   きデータに対する論理演算を実行する描画ルール手段
   と、 前記描画ルール手段と前記メモリとに接続され、前記論
   理演算を実行するために前記描画ルール手段をアクティ
   ブにし、前記論理演算の結果を前記メモリに最終的に書
   き込むランダムステート制御手段と を備えている請求項１に記載のデュアルポートダイナミ
   ックメモリ。
5. 【請求項５】前記アドレス手段は、第１の時間間隔の間
   に前記アドレスを受け取り、 前記データ手段は、前記第１の時間間隔の間に前記描画
   ルールデータを受け取り、 前記描画ルール手段は、前記第１の時間間隔の後の第２
   の時間間隔の間に前記論理演算を実行し、 前記ランダムステート制御手段は、前記第２の時間間隔
   の後の第３の時間間隔の間に前記論理演算の結果を前記
   メモリに書き込む請求項４に記載のデュアルポートダイ
   ナミックメモリ。
6. 【請求項６】前記ランダムステート制御手段は、外部ク
   ロック信号のエッジにおける外部制御イネーブル信号に
   応答して、前記第１、第２および第３の時間間隔を規定
   する内部制御パルスを生成し、前記内部制御パルスのそ
   れぞれは、前記外部クロック信号のエッジに同期してお
   り、 前記アドレス手段と前記データ手段と前記描画ルール手
   段とは、前記内部制御パルスを受け取り、前記内部制御
   パルスに応答して動作する請求項５に記載のデュアルポ
   ートダイナミックメモリ。