JPS6316357A - 記憶素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はグラフィックディスプレイ装置において高密度
実装を可能とする記憶素子の構成に関するものである。

従来の技術 従来の記憶素子としては例えば、ＬＳＩ技術（共立出版
、１９７９）２６９ページに示されている。第３図はこ
の従来の記憶素子の構成を示す図であり、図中、１０は
行アドレス入力のためのバッファ、１１は行デコーダ、
１２はメモリアレイ、１３はメモリアレイ１２の入出力
を統一的に制御する共通Ｉ１０回路、１４は列アドレス
デコーダ、１５は列アドレスのためのバッファ、１６は
メモリアレイ１２に書き込む複数ビットの入力データを
制御するための入力データ制御回路、１了は入力データ
のだめの入力バッファ、１８は出力バッファ、１９は入
力データの取り込みタイミングを作シ出すＡＮＤ素子、
２０は出力データの出力タイミングを制御するＡＮＤ素
子であシ、これらはいずれも標準的なダイナミックＲＡ
Ｍの構成要素である。

以上の様に構成された従来の記憶素子の動作は行アドレ
スおよび列アドレスによってメモリアレイ１２の中より
一組の複数ビットのデータ格納位置が選択され共通Ｉ１
０回路１３にょシ書込み動作の時は入カバソファ１７、
入力データ制御回路１６を介してデータがメモリセル１
２の中の上記選択されたデータ格納位置に書き込まれ、
また読み出し動作の時は出カバソファ１８より上記選択
されたデータ格納位置からデータが読み出されるという
様に動作しこれらは周知の通りである。

第４図は従来の記憶素子を用いて構成したグラフィック
ディスプレイ装置における横方向ｙビクセル、縦方向Ｎ
ピクセルの表示が可能な記憶装置の構成方式を示したも
のであり、２１，２２゜２３．２４はそれぞれ共通のア
ドレスが与えられてアクセスされるメモリプレーンであ
り、図中Ｐ１゜Ｐ２・・・・・・Ｐ＋６は１回のアクセ
スで読み出される１ワードのピクセル情報である。画素
情報としてのピクセルはメモリプレーン２１〜２４上で
の同一記憶位置の情報の組であり図においては、１ピク
セル＝４ビツトで示されている。

以上の様に構成された記憶装置を使用したグラフィック
ディスプレイ装置の構成を示したものが第５図であり、
図中３９は第４図に示された方式により構成された記憶
装置、３０〜３４は記憶素子、３５は上記記憶素子３ｏ
〜３４にアドレス３８を与え表示用ピクセルデータの読
み出し制御および上記記憶素子３Ｑ〜３４内に格納され
ている各種図形情報に対する処理等を実行するグラフイ
ンクディスプレイコントローラ、３ｅは上記記憶素子か
ら読み出された１ワードのピクセルデータをビディオ信
号に変換するためのシフトレジスタ、３７；仕ＣＲＴデ
ィスプレイ装置である。

グラフィックディスプレイコントローラ３５には上記記
憶素子３０〜３４から読み出された１ワードのピクセル
データすなわちＰｌ、Ｐ２．Ｐ３・・・・・・Ｐｊ５＋
Ｐｊ６　　の１６ビクセルデータが入力され、これらの
データを用いてグラフィックディスプレイコントローラ
３６は図形の閉領域の塗りつぶし処理における境界点の
サーチ等を行なうことができる。

発明が解決しようとする問題点 しかしながら上記の様な構成においては、グラフィック
ディスプレイコントローラ３５に入力される信号線が多
く、一般に言うと処理単位となる１ワードがａピクセル
で構成され１ピクセルがｂピットで表現されるとすると
入力信号線数はａＸｂ本となる。第５図においては！＝
１６　、　ｂ＝４であるため６４本の信号線が入力され
る。

この様に従来の記憶素子を用いるとグラフィックディス
プレイコントローラには多大の入力端子が必要となう、
上記コントローラのＬＳＩ化に対しては大きな障害とな
っており、実装密度の高いグラフィックディスプレイ装
置の実現が困難であるとの問題点を有していた。

本発明はかかる点に鑑み、高い実装密度を実現すること
によって高コストパフォーマンスのグラフインクディス
プレイ装置の開発を可能とする記憶素子を提供すること
を目的とする。

間頂点を解決するための手段 本発明は外部より任意のパターンを設定することが可能
なパターンレジスタとメモリアレイカラの読み出したデ
ータとの一致を調べるための比較器と、指定するプレー
ン番号を格納するだめのプレーン選択レジスタと、上記
プレーン選択レジスタの内容に応じて上記メモリアレイ
からの読み出しデータの中から該当プレーンの内容だけ
を選択するためのマルチプレクサとを備えた記憶素子で
ある。

作用 本発明は前記した構成により、与えられたアドレス情報
によってメモリアレイの中より複数ビットが読み出され
た時、あらかじめパターンレジスタ内に設定されている
パターンとの照合がとられ一致した時のみ１ビツトの論
理″１１１となった情報が出力されることにより、前記
グラフィックディスプレイコントローラに入力する信号
線の数を１／ｂ（ｂは１ビクセルを表現するに必要なビ
ット数）に減少させることができる。更にメモリアレイ
から読み出された複数ビットの中より特定のプレーンに
対応する１ビツトのみを上記マルチプレクサによって選
択することにより同様にグラフィックディスプレイコン
トローラに入力する信号線の数を１／ｂに減少させるこ
とができる。

実施例 第１図は本発明の一実施例における記憶素子の構成図を
示すものである。第１図において１は記憶素子外部より
任意のパターンを格納することができるパターンレジス
タ、２は上記パターンレジスタ１の内容とメモリアレイ
１２から読み出された複数ビットのデータとの一致がと
られ一致した時論理″１″を信号線６に出力する比較器
、３はプレーン番号を格納するプレーン選択レジスタ、
４は上記プレーン選択レジスタ３の内容に従って上記メ
モリアレイ１２から読み出された複数ビットの中より該
当する１ビツトを選択するマルチプレクサ、５は上記比
較器２からの出力信号６と上記マルチプレクサ４からの
出力信号７とをＯＲするためのＯＲ素子、８はモード信
号で論理″１”の時、マルチプレクサ４を活性化し、論
理″０”のときは比較器２を活性化する信号、９は論理
“１”のとき比較器２を活性化する信号でピクでル構成
が一つの記憶素子で不十分のときに使用する信号である
。その他の１ｏ〜２ｏ迄の構成要素は第３図における従
来例と全く同一機能を有するものである。

以上の様に構成された本実施例の記憶素子について以下
その動作を説明する。

マス行アドレス、列アドレスが本実施例の記憶素子に加
えられるとメモリアレイ１２の該当する記憶位置より内
容が読み出され共通Ｉ１０回路１３を介して比較器２に
入力され、あらかじめパターンレジスタ１に格納されて
いるパターンと一致がとられ一致している時は出力信号
らが論理”１゛となりＯＲ素子５を介して記憶素子の外
部に１ピント情報が出力される。以上の説明はモード信
号８が論理″０”の時の動作であるが、モード信号８が
論理″′１”の時は上記比較器２の機能は禁止され、マ
ルチプレクサ４が動作する。この時には上記説明で述べ
たと同じ過程でメモリアレイ１２から読み出された内容
はマルチプレクサ４に入力されプレーン選択レジスタ３
に格納されているプレーン番号に従って該当する１ビツ
ト情報が信号７に選択出力され、ＯＲ素子５を介して記
憶素子の外部に出力される。

以上の様忙構成された記憶素子を用いたグラフィックデ
ィスプレイ装置の構成を第２図に示す。

第２図において４０〜４４は本発明の一実施例の記憶素
子であシ、４５はグラフィックディスプレイコントロー
ラ、３６はシフトレジスタ、３７はＣＲＴディスプレイ
である。記憶素子４０〜４４よりの出力線の内、６０〜
６４は記憶素子４０〜４４の入出力データ線であり、第
１図における出力バッフ１１８の出力に相当する。もう
一つの出力線５ｏ〜５４は第１図におけるＯＲ素子５よ
りの出力線に相当し、各々１ビツトで構成される。

第２図と第５図とを比較すると明らかな様に第２図にお
いてはグラフィックディスプレイコントローラ４５の端
子数は第５図の６４本から１６本に著しく低減されてい
る。この時グラフィックディスプレイコントローラ４５
より記憶素子４０〜４４は上記パターンレジスタ１に格
納されたパターンと一致している部分を論理″１”とす
る様な変換が施された画面として扱われているだけであ
るため、上記コントローラの機能には何らの制約を与え
ない。

以上の様に本実施例によればパターンレジスタとその内
容との比較を行なう比較器およびプレーン選択レジスタ
とを設けることにより、メモリアレイから読み出された
複数ビットに対し変換処理を施して記憶素子からの読み
出し信号の信号線数を著しく減少せしめることができる
様になり、グラフィックディスプレイコントローラ等の
ＬＳＩ化が容易となると同時に記憶素子と上記コントロ
ーラ間の配線数も減少させるため、高実装密度のグラフ
ィノクディスプし／イ買増を構成することができる。

発明の詳細 な説明した様に本発明によれば、記憶素子からの読み出
し信号線を激減させることができ、その実用的効果は大
きい。

【図面の簡単な説明】

第１図は本発明における一実施例の記憶素子の構成図、
第２図は本発明による記憶素子を用いたグラフィックデ
ィスプレイ装置の構成図、第３図は従来の記憶素子の構
成図、第４図は横方向Ｍビク七ル縦方向Ｎビクセルの表
示が可能な記憶装置の構成方式の説明図、第５図は従来
の記憶素子を用いたグラフィックディスプレイ装置の構
成図である。 １・・・・・・パターンレジスタ、２・・・・・・比較
器、３・・・・・・プレーン選択レジスタ、４・・・・
・・マルチプレクサ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名菓　
１　図 第　２　図 第３図 第４図 □聞ピクセル□ 第５図

Claims (1)

【特許請求の範囲】
1. 与えられたアドレスに対応して記憶内容が読み出される
   メモリアレイと、外部より任意のパターンを設定するこ
   とができるパターンレジスタと、上記メモリアレイより
   読み出された内容と上記パターンレジスタの内容との一
   致を演算する比較器と、指定するプレーン番号を格納す
   るためのプレーン選択レジスタと、上記プレーン選択レ
   ジスタの内容に応じて上記メモリアレイからの読み出し
   たデータの中から該当プレーンの内容だけを選択するた
   めのマルチプレクサとを備え、外部より入力され上記比
   較器と上記マルチプレクサとを排他制御する信号により
   上記比較器出力又は上記マルチプレクサ出力を出力する
   ことを特徴とする記憶素子。