JPS6346581A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は、例えば画像デイスプレィ装置等に使用され
る半導体記憶装置に関し、特に画素演算機能を向えた半
導体記憶装置に関でる。

（従来の技術） 例えば、画素演算機能を備えた半導体配憶装置は、コン
ピュータの画像用端末や、ディジタルテレビジョン受像
機等に使用されるもので、画像メモリとしての機能の伯
に、各画素間の演算も行なえるようになっている。この
画素開演σは、デイスプレィ装置において各画像データ
の重ね合せ等を行なう場合に必要となるもので、例えば
各画素間の論理和（ＯＲ）、論理積（ＡＮＤ）、排他的
論理和（ＥＸＯＲ）等を演算するものである。

しかしながら、従来の画素演算機能は、この演算機能を
備えた半導体記憶製胃内の１ビットの画像情報と、外部
の記憶装置から入力される１ビットの画像情報との間の
演算に限られたものであった。

このような画素演算機能を憶えた半導体記憶装置は、例
えば第４図のようなシステムに適用されるもので、１つ
の画素演算機能を得るために次のような演算動作が実行
される。

まず、制御部１１からの指令によって記憶部１２がリー
ドアクセスされ、指定されたアドレス値に対応づる１ビ
ットの画素データが記憶部１２から制御部１１のアキュ
ムレータｌｌａに読出される。次に、画素演算機能を備
えた半導体記憶装置（以下演練機能付き記憶部と称する
）１３が制御部１１によってライトアクセスされ、アキ
ュムレータ１１ａに保持されている画像データが２ＴＩ
算機能付き記憶部１３に送られる。この演算機能付き記
憶部１３では、アキュムレータ１１ａから送られてくる
画素データと、制一部１１によってアドレス指定された
記憶部１３内の画素データとの間の演算が実行され、こ
の演算結果は演算機能付き記憶装置１３内の上記アドレ
ス値に再び書込まれる。このため、演算機能付ぎ記憶部
１３に予め記憶されていた元の画素データは破壊されて
しまうことになる。また、１回の画素間演算につぎ、２
つの画素データしか処理できないので、３つ以上の画素
データ間の演算を実行するには、上記のプロセスを（画
素データ数−１）回だけ繰返さなければならない。

そして、ｖｉｎ部１１によって演算機能付ぎ記憶部１３
がリードアクセスされると、演算機能付き記憶部１３に
記憶されている上記演算結果データが外部に出力される
。したがって、画素間演算の演算結果を得るまでには、
合計で３メモリサイクルが必要とされた。

（発明が解決しようとする問題点） この発明は上記のような点に鑑みなされたもので、例え
ば画像データの処理を行なう場合、多数の画素データ間
の演口！２！ｌ埋を充分に高速で実行でき、しかも元の
画素データを破壊しなくても済むような半導体記憶装置
を提供しようとするものである。

［発明の構成］ （問題点を解決するための手段） すなわちこの発明に係る半導体記憶装置にあっては、同
一アドレス信号を受けて同時にｎ（ｎ≧２）ビットの画
素データの読出しおよび書込みを制御する手段と、ｎ画
素間の演算を行なう演算回路とを備えて、１メモリサイ
クル内でｎ画素間の演算が実行されるようにしたもので
ある。

（作用） すなわち上記のような手段を備えた半導体記憶装置にあ
っては、画素間の演算処理と同一のメモリサイクル内で
その演算結果を外部に出力することが可能となり、演算
速度が速くなると共に、メモリセルに記憶された元の両
糸データを破壊しないで済むようになるものである。

（実施例） 以下図面を参照してこの発明の詳細な説明する。第１図
はこの発明に係る半導体記憶装置２１を示づもので、ア
ドレスカウンタ２２は、行アドレスカウンタア２２１と
、列アドレスカウンタ２２２とから構成されされている
。この行アドレスカウンタ２２１には、外部から供給さ
れるアドレス信号の内の上位半分の信号Ａ１が入力され
、一方列アドレスカウンタ２２２には下位半分のアドレ
ス信号Ａ２が入力されるようになっている。またさらに
、アドレスカウンタ２２には、プリセット信号とクロッ
ク信号が供給されるもので、上記アドレス信号Ａ１　、
Ａ２と、プリセット信号と、クロック信号とによって、
アドレスカウンタ２２が作動されるようになっている。

すなわち、外部からアドレスカウンタ２２に供給される
アドレス値は、プリセット信号によって行アドレスカウ
ンタ２２１、および列アドレスカウンタ２２２にそれぞ
れセットされ、クロック信号によってそのアドレス値が
増分されるようになっている。

上記半導体記憶装置２１には、複数組例えば２組のメモ
リセルアレイ２５ａ　、　２５ｂ　、この各メモリセル
アレイ２５ａ、２５ｂの入出力データをそれぞれ増幅す
るセンスアンプ２６ａ　、　２６ｂ　、上記入出力デー
タをそれぞれ転送するデータバス２７ａ　、　２７ｂ、
さらに上記、メモリセルアレイ２５ａ１２５ｂの列アド
レスをそれぞれ指定する列デコーダ２４ａ、　２４ｂが
それぞれ設けられており、この各々の組は、行デコーダ
２３から入力される行デコード信号と、列アドレスカウ
ンタ２２２から入力される列アドレス値によってそれぞ
れ並列に動作されるようになっている。

上記行アドレスカウンタ２２１は行デコーダ２３へ、列
アドレスカウンタ２２２は列デコーダ２４ａ、２４ｂへ
、各々のアドレス値を出力する。行デコーダ２３は、行
アドレスカウンタ２２１から入力されたアドレス値をデ
コードし、メモリセルアレイ２５ａ１２５ｂヘデコード
信号を出力する。

すなわち、読出し時には、メモリセルアレイ２５ａに記
憶されているデータのうち、行デコーダ２３と列デコー
ダ２４ａとによって選択された１ビットのデータは、セ
ンスアンプ２６ａおよびデータバス２７ａを介してバッ
ファ２８ａに送られ、これと同時にメモリセルアレイ２
５ｂからも１ビットのデータがセンスアンプ２θｂおよ
びデータバス２７ｂを介してバッファ２８ｂに送られる
ようになっている。

すなわち、同一アドレス信号を受けて、メモリセルアレ
イ２５ａ、２５ｂからそれぞれ１ビットのデータが読出
されるものである。

２画素間演算回路２９は、外部から入力される４ビット
の制御信号ＣＯ〜Ｃ３に従って、外部から入力回路３０
を介して入力される入力データと、バッファ２８ａのデ
ータと、バッファ２８ｂのデータの３つのデータの内か
ら２つのデータを選択し、その選択した２画素間の演算
を行なう。この２画素間演算は、２画素間演算回路２９
に入力される４ビットの演算信号ＦＯ〜Ｆ３によって、
その演算内容が定められるようになっている。そして、
２画素間演算回路２９は、上記制御信号ＣＯ〜Ｃ３に従
って、バッファ２８ａと、バッファ２８ｂと、出力回路
３１の３つの内から１つを選択して、そこに演算結果を
書込む。出力回路３１は、２画素間演算回路２９からの
出力制御信号に従って、２画素間演算回路２９から入力
される演算結果を外部へ出力する。

第２図は上記した制御信＠Ｇｏ−０３による制■内容を
示すもので、例えば、「ｂ１選択ライトＪの制御命令が
２画素間演算回路２９に入力された場合には、入力回路
３０の内容がバッファ２８ａを介してメモリセル７レイ
２５ａに書込まれる。また、ｒｂｌ　−Ｆ　（ｂｌ　、
　ｂ２　）ライト」命令が入力された場合には、バッフ
ァ２８ａと、バッファ２８ｂのデータが選択され、その
演算結果がバッファ２８ａを介してメモリセルアレイ２
５ａに書込まれる。

「ｂ１選択リード」命令が入力されると、バッフ？２８
ａのデータが出力回路３１を介して外部に出力される。

ｒｏ＝Ｆ　（ｂｌ　、　ｂ２　）　！Ｊ　　ｔ’Ｊ　Ｒ
１令ｆｆｉ入力されると、バッフ？２８ａと、バッファ
２８ｂのデータが選択され、その演算結果が出力回路３
１を介して外部に出力される。ｒｂｌ　＝Ｆ　（’ｂ？
　、　　ｉ　＞ライト」命令が入力されると、バッフ？
２８ａと、入力回路３０のデータが選択され、その演算
結果がバッファ２８ａを介してメモリセルアレイ２５ａ
に書込まれるようになっている。

第３図は上記した演算信＠ＦＯ〜Ｆ３によって定められ
る演算内容の一例を示すもので、この演埠内容に応じた
演算が２画素演算回路２９で実行されるようになってい
る。この図において、×１および×２は、選択された２
つのデータを示すものである。

以上のように構成される半導体記憶装置にあっては、ア
ドレスカウンタ２２に入力されるアドレス信号によって
、メモリセルアレイ２５ａ、２５ｂそれぞれから同時に
各１ビットの画素データがバッファ２８ａ、２８ｂに読
出されるようになる。そしてこの読出された２ビットの
画素データは、２画素間演算回路２９によって演算され
、その演算結果は外部回路３１を介して外部に出力され
る。またメモリセルアレイ２５ａ、２５ｂの少なくとも
１つを選択して、そのアレイのメモリセルに上記演算結
果を書込むことも可能である。またさらに、制御信号Ｃ
Ｏ〜Ｃ３に従って、入力回路３０を介して外部から入力
される画像データと、メモリセル７レイ２５ａ、２５ｂ
に記憶されている画像データとの間の演算を実行するこ
ともできるようになる。

したがって、２組のメモリセルアレイ２５ａ。

２５ｂの同一アドレスに異なった画素データをそれぞれ
記憶しておくことができ、しかも、指定されたアドレス
の画素データを２つ並列に２画素間演算回路２９に送る
ことができるようになるので、２画素間の演算処理を１
メモリサイクル内で実行できるようになる。

さらに、外部から画素データを入力しなくても２画素間
演算を実行することができるので、外部システムが１デ
ータバス橘成のものであっても、２画素間演算の演算結
果を同一メモリサイクル内に出力回路３１を介して外部
に出力することができる。このため、演算結果をメモリ
セルアレイ２５ａ。

２５ｂに再び書込む必要がなくなるので、元に画素デー
タを破壊しないことが可能となる。また、２画素間演算
の演算結果を１メモリザイクルで取出すことができるの
で、アドレスカウンタ２２によってアドレス値を順次増
分すれば、２画素間の演算結果を直接デイスプレィのリ
フレッシュに用いることが可能となる。

尚、上記実施例においては、メモリセルアレイ。

センスアンプ、データバス、列デコーダ、バッファをそ
れぞれ２組ずつ設けて２画素間の演算を実行する場合に
ついて説明したが、メモリセルアレイ、センスアンプ、
データバス、列デコーダ、バッファをそれぞれｎＩｌ設
け、ｎ画素間演算回路を使用すれば、１メモリサイクル
内でｎ画素間の演算を行なうことも可能である。

［発明の効果］ 以上のようにこの発明によれば、画素間の演算処理を従
来よりも高速で実行することができるようになると共に
、演算処理と同一のメモリサイクル内で演算結果を外部
に出力できるのため、メモリセルアレイに書込まれた元
の画像データを破壊しないで済むようになる。また、デ
イスプレィのリフレッシュ等への応用も容易に行なうこ
とができるようになる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る半導体記憶Ｖ＆置を
説明する構成図、第２図ｔま上記半導体記憶装置に入力
される制御信号のυｊ御内容を示Ｖ図、第３図は上記半
導体記憶装置に入力される演算信号の演算内容を示す図
、第４図は従来の半導体記憶装置を使用したシステム構
成図である。 ２１・・・半導体記憶装置、２２・・・アドレスカウン
タ、２３−・・行デコーダ、２４ａ　、　２４ｂ−・・
列テコーダ、２５ａ。 ２５ｂ・・・メモリセルアレイ、２６ａ、２６ｂ・・・
センスアンプ、２７ａ　、　２７ｂ−・・データバス、
２８ａ　、　２８ｂ−・・バッファ、２９・・・２画素
間演稈回路、３ｏ・・・入力回路、３１・・・出力回路
。

Claims (4)

【特許請求の範囲】
1. （１）ｎ（ｎ≧２）組のメモリセルアレイと、同一アド
   レス信号を受けて上記メモリセルアレイそれぞれから同
   時に各１ビットのメモリセルを選択してデータの読出し
   および書込みを制御する読出しおよび書込み制御手段と
   、 この読出しおよび書込み制御手段によって読出されたｎ
   ビットのメモリセルそれぞれからの各データ間の演算を
   行なう演算回路と、 この演算回路で得られた演算結果を外部へ出力する出力
   回路とを具備したことを特徴とする半導体記憶装置。
2. （２）上記演算回路は、演算結果を上記読出しおよび書
   込み制御手段に供給し、この読出しおよび書込み制御手
   段は、上記ｎ組のメモリセルアレイの少なくとも１つを
   選択し、この選択されたアレイのメモリセルに上記演算
   結果を書込むことを特徴とする特許請求の範囲第１項記
   載の半導体記憶装置。
3. （３）ｎ（ｎ≧２）組のメモリセルアレイと、同一アド
   レス信号を受けて上記メモリセルアレイそれぞれから同
   時に各１ビットのメモリセルを選択してデータの読出し
   および書込みを制御する読出しおよび書込み制御手段と
   、 この読出しおよび書込み制御手段によって読出されたｎ
   ビットのメモリセルそれぞれからのデータと、外部から
   入力される１ビットのデータとの合計ｎ＋１ビットの各
   データ間の演算を行なう演算回路と、 この演算回路で得られた演算結果を外部へ出力する出力
   回路とを具備したことを特徴とする半導体記憶装置。
4. （４）上記演算回路は、演算結果を上記読出しおよび書
   込み制御手段に供給し、この読出しおよび書込み制御手
   段は、上記ｎ組のメモリセルアレイの少なくとも１つを
   選択し、この選択されたアレイのメモリセルに上記演算
   結果を書込むことを特徴とする特許請求の範囲第３項記
   載の半導体記憶装置。