JP5989281B1 - 独立にアドレス指定可能なメモリアレイアドレス空間 - Google Patents

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Abstract

本開示の実施例は、メモリアレイアドレス空間にアクセスするためのデバイス及び方法を提供する。例示的なメモリアレイは、第１の本数の選択線及び複数のセンス線に結合されたメモリセルを含む第１のアドレス空間、並びに第２の本数の選択線及び上記複数のセンス線に結合されたメモリセルを含む第２のアドレス空間を備える。第１のアドレス空間は、第２のアドレス空間に対して独立にアドレス指定可能である。【選択図】図３

Description

本開示は、一般に、半導体メモリ装置及び方法に関し、より具体的には、独立にアドレス指定可能なメモリアレイアドレス空間に関連した装置及び方法に関する。
メモリデバイスは、通常、コンピュータまたは他の電子システムの内部に搭載された半導体集積回路として提供される。メモリには、揮発性メモリ及び不揮発性メモリを含む多くの異なる種類がある。揮発性メモリは、内部データ（例えば、ホストデータ、エラーデータなど）を維持するために電力が必要となり得る。揮発性メモリとしては、ランダムアクセスメモリ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＲＡＭ）、ダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＤＲＡＭ）、スタティックランダムアクセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＳＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ｓｙｎｃｈｒｏｎｏｕｓ ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ ：ＳＤＲＡＭ）、及びサイリスタランダムアクセスメモリ（ｔｈｙｒｉｓｔｏｒ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＴＲＡＭ）などが挙げられる。不揮発性メモリは、電力が供給されていないときにも記憶データを保持することにより、永続的なデータを提供することができる。不揮発性メモリとしては、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、並びに、相変化ランダムアクセスメモリ（ｐｈａｓｅ ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＰＣＲＡＭ）、抵抗変化型ランダムアクセスメモリ（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＲＲＡＭ）、及びスピントルクトランスファランダムアクセスメモリ（ｓｐｉｎ ｔｏｒｑｕｅ ｔｒａｎｓｆｅｒ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＳＴＴ ＲＡＭ）などの磁気抵抗変化型ランダムアクセスメモリ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＭＲＡＭ）といった抵抗可変メモリなどを挙げることができる。
電子システムには、複数の処理リソース（例えば、１つ以上のプロセッサ）が含まれることが多い。これらの処理リソースは、命令を取得して実行し、実行された命令の結果を適切な領域に記憶させることができる。プロセッサは、算術論理演算ユニット（ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ：ＡＬＵ）回路、浮動小数点ユニット（ｆｌｏａｔｉｎｇ ｐｏｉｎｔ ｕｎｉｔ：ＦＰＵ）回路、及び／または組み合わせ論理ブロックなどの複数の機能ユニットを含むことが可能である。組み合わせ論理ブロックは、例えば、ＡＮＤ、ＯＲ、ＮＯＴ、ＮＡＮＤ、ＮＯＲ及びＸＯＲ論理演算などの論理演算をデータ（例えば、１つ以上のオペランド）に実行することによって命令を実行するのに使用可能である。例えば、機能ユニット回路（ｆｕｎｃｔｉｏｎａｌ ｕｎｉｔ ｃｉｒｃｕｉｔｒｙ：ＦＵＣ）を使用して、加算、減算、乗算及び／または除算などの算術演算をオペランドに実行してもよい。
電子システム内の複数の構成要素は、実行用のＦＵＣへの命令の提供に関わっている場合がある。命令は、例えば、コントローラ及び／またはホストプロセッサなどの処理リソースによって生成され得る。データ（例えば、命令の実行を受けるオペランド）は、ＦＵＣによってアクセス可能なメモリアレイに記憶され得る。命令及び／またはデータは、ＦＵＣがデータに対して命令を実行し始める前に、メモリアレイから取得されてもよく、さらには、順序付けられ、かつ／またはバッファされてもよい。さらに、各種演算が、ＦＵＣを通じて、１つまたは複数のクロックサイクル内で実行され得るとき、命令及び／またはデータの途中結果も、順序付けられ、かつ／またはバッファされ得る。
多くの場合、処理リソース（例えば、プロセッサ及び／または関連ＦＵＣ）は、メモリアレイの外部にあってよく、データには、（例えば、命令を実行するために）処理リソースとメモリアレイの間のバスを介してアクセスすることができる。データは、メモリアレイから当該メモリアレイの外部にあるレジスタに、バスを介して移動させることができる。
本開示のいくつかの実施形態に係るメモリデバイスを含む演算処理システムの形態をとった装置のブロック図である。 本開示のいくつかの実施形態に係るメモリアレイの一部の概略図を示す図である。 本開示のいくつかの実施形態に係る検出回路に結合されたメモリアレイの一部の概略図を示す図である。
本開示は、メモリアレイアドレス空間へのアクセスに関連した装置及び方法を含む。例示的なメモリアレイは、第１の本数の選択線及び複数のセンス線に結合されたメモリセルを含む第１のアドレス空間、並びに第２の本数の選択線及び上記複数のセンス線に結合されたメモリセルを含む第２のアドレス空間を備える。第１のアドレス空間は、第２のアドレス空間に対して独立にアドレス指定可能である。
本開示のいくつかの実施形態により、メモリアレイの外部にあり、論理演算実行中の途中結果を記憶するのに使用されるレジスタの数を低減させることができる。前述したＰＩＭシステム、及び外部プロセッサ（例えば、メモリアレイの外部（別個の集積回路チップの上など）に配置された処理リソース）を備えたシステムなどの処理リソースによってアクセスされるレジスタに比べて、処理リソースがメモリアレイセルに結合されている（例えば、集積されている）ときには、レジスタへのアクセスに関連して並列処理及び／または省電力を向上させることが可能である。例えば、いくつかの実施形態は、整数の加算、減算、乗算、除算などの完全に揃った計算機能、及び連想メモリ（ｃｏｎｔｅｎｔ ａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ：ＣＡＭ）機能を、メモリアレイ及び検出回路からバス（例えば、データバス、アドレスバス、制御バス）を介してデータを転送せずに、複数のレジスタからのデータを用いて実行するために提供することができる。このような計算機能には、複数の論理演算（例えば、ＡＮＤ、ＮＯＴ、ＮＯＲ、ＮＡＮＤ、ＸＯＲなど）の実行を含めることができる。しかしながら、実施形態は、これらの実施例に限定されない。いくつかの実施形態では、メモリアレイ内のメモリセルの各行は、計算機能の実行に関連して、レジスタとして機能することができる。レジスタとして機能するメモリセルの行は、例えば、メモリセルの他の行を含むアドレス空間に対して独立にアドレス指定可能なアドレス空間の一部とすることができる。
従来の手法では、データは、メモリアレイ及び検出回路から（例えば、入出力（Ｉ／Ｏ）線を含むバスを介して）、処理リソースが使用可能な複数のレジスタに転送され得る。処理リソースは、プロセッサ、マイクロプロセッサ及び／または計算エンジンなどであり、これらの処理リソースは、ＡＬＵ回路及び／または適切な論理演算を実行するように構成された他の機能ユニット回路を含み得る。しかしながら、メモリとレジスタの間でバスを介してデータを転送すると、消費電力及び所要時間の増大が避けられない可能性がある。処理リソースがメモリアレイと同一チップに位置しているとしても、メモリアレイから計算回路にデータを移動させる際には、例えば、センス線からＩ／Ｏ線にデータを転送するためにセンス線へのアドレスアクセスを実行すること（例えば、列デコード信号を発行すること）、データをアレイ周辺部に移動させること、及び計算機能に関連したレジスタにデータを提供することが必要となり得るため、電力消費が増大する可能性がある。
本開示の以下の詳細な説明では、本明細書の一部をなす添付図面を参照する。これらの図面では、本開示の１つ以上の実施形態がどのように実施され得るかが一例として示されている。これらの実施形態は、本開示の実施形態を当業者が実施できる程度まで十分詳しく説明されている。さらには、他の実施形態を利用することも可能であること、並びに、プロセスの変更、電気的変更、及び／または構造上の変更を本開示の範囲から逸脱せずになし得ることを理解すべきである。本明細書で使用する場合、指示子「Ｎ」は、特に図面内の参照番号については、そのように指示された特定の特徴を複数含む可能性があることを示す。本明細書で使用する場合、「複数の」特定のものは、かかるものの１つ以上を指すことができる（例えば、複数のメモリアレイは、１つ以上のメモリアレイを指すことができる）。
本明細書の図面は、先頭の数字（１桁または複数桁）が図面番号に対応し、残りの数字が図面内の要素または構成部分を識別するという付番規則に従っている。異なる図面間で類似の要素または構成部分は、類似の数字を使用することによって識別される場合がある。例えば、１３０は、図１の要素「３０」を参照する場合があり、類似の要素は、図２では２３０として参照される場合がある。理解されるであろうが、本明細書の様々な実施形態に示した要素を追加し、交換し、かつ／または削除することができ、それによって本開示の別の実施形態がいくつか提供される。加えて、理解されるであろうが、図面内に記載された要素の比率及び相対的な大きさは、本発明のある実施形態を例示することを意図したものであり、限定的な意味として解釈されるべきではない。
図１は、本開示のいくつかの実施形態に係るメモリデバイス１２０を含む演算処理システム１００の形態をとった装置のブロック図である。本明細書で使用する場合、メモリデバイス１２０、メモリアレイ１３０及び／または検出回路１５０は、「装置」として別途考慮される場合もある。
システム１００は、メモリアレイ１３０を搭載したメモリデバイス１２０に結合されたホスト１１０を含む。ホスト１１０は、様々な異なる種類のホストの中でも、パーソナルラップトップコンピュータ、デスクトップコンピュータ、デジタルカメラ、携帯電話、またはメモリカードリーダーなどのホストシステムとすることができる。ホスト１１０は、システムマザーボード及び／またはバックプレーンを含むことができ、さらには、複数の処理リソース（例えば、１つ以上のプロセッサ、マイクロプロセッサ、または他の何らかの種類の制御回路）を含むことができる。システム１００は、独立した集積回路で構成することができ、あるいは、ホスト１１０とメモリデバイス１２０の両方を同一の集積回路とすることもできる。システム１００は、例えば、サーバーシステム、または高性能演算処理（ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ｃｏｍｐｕｔｉｎｇ：ＨＰＣ）システム、またはこれらの一部、あるいはこれらの組み合わせとすることができる。図１に示した実施例は、フォン・ノイマン・アーキテクチャを備えたシステムを示しているが、本開示の実施形態は、非フォン・ノイマン・アーキテクチャ（例えば、チューリングマシン）で実装することもできる。このアーキテクチャは、フォン・ノイマン・アーキテクチャに関わることの多い１つ以上の構成要素（例えば、ＣＰＵ、ＡＬＵなど）を含まなくてもよい。
分かりやすくするため、システム１００は、本開示に特定の関連性を有する特徴に焦点を当てるために簡略化されている。メモリアレイ１３０は、例えば、ＤＲＡＭアレイ、ＳＲＡＭアレイ、ＳＴＴ ＲＡＭアレイ、ＰＣＲＡＭアレイ、ＴＲＡＭアレイ、ＲＲＡＭアレイ、ＮＡＮＤフラッシュアレイ、及び／またはＮＯＲフラッシュアレイとすることができる。メモリアレイ１３０は、選択線（本明細書では、ワード線またはアクセス線と呼ぶことがある）によって結合された各行と、センス線（本明細書では、桁線またはデータ線と呼ぶことがある）によって結合された各列とに配列されたメモリセルを含むことができる。図１には単一のアレイ１３０を示したが、実施形態はそのように限定されない。例えば、メモリデバイス１２０は、複数のアレイ１３０（例えば、ＤＲＡＭセルからなる複数のバンク）を備えてもよい。図２に関連して、例示的なＤＲＡＭアレイについて説明する。
メモリデバイス１２０は、Ｉ／Ｏバス１５６（例えば、データバス）を介し、Ｉ／Ｏ回路１４４を通じて提供されたアドレス信号をラッチするアドレス回路１４２を備える。メモリアレイ１３０にアクセスするためには、アドレス信号を受け取り、これらを行デコーダ１４６及び列デコーダ１５３によってデコードする。いくつかの実施例では、アドレス信号は、これよりも多くのまたは少ない行デコーダによってデコードすることができる。例えば、メモリデバイスは、３つの行デコーダを備えることができる。本明細書で使用する場合、行デコーダを選択デコーダと呼ぶことがある。いくつかの実施例では、行デコーダ１４６を使用して、メモリアレイ１３０内のメモリセルに対応するアドレス空間１３１をデコードしてもよい。図１では、アドレス空間１３２は、アドレス空間に対して独立にアドレス指定することができる。検出回路１５０を用いてセンス線での電圧及び／または電流の変化を検出することにより、メモリアレイ１３０からデータを読み出すことができる。検出回路１５０は、メモリアレイ１３０からの１ページ分（例えば、１行分）のデータを読み出してラッチすることができる。Ｉ／Ｏ回路１４４は、Ｉ／Ｏバス１５６を介してホスト１１０と双方向データ通信するのに使用することができる。書き込み回路１４８は、メモリアレイ１３０にデータを書き込むのに使用される。
いくつかの実施形態では、行デコーダ１４６は、アドレス回路１４２から第１の本数の線を通じて第１の数のビットを受け取ることができる。第１の数のビットは、第２の本数の線（例えば、プリデコード線）を作動させるために、行デコーダ１４６内でプリデコードすることができる。第２の本数の線は、行デコーダ１４６内の複数の最終デコーダに結合することができる。最終デコーダのそれぞれは、各プリデコード線からなる一意の組み合わせに接続することができる。最終デコーダのそれぞれを使用して、アドレス空間１３１の各行を活性化することができる。このようにして、アドレス空間１３１の各行は、共有アドレス線を介してデコードされる。例えば、アドレス回路１４２から８本の線を通じて、行デコーダ１４６にて８ビットアドレスを受け取ることができる。この８ビットをプリデコードして、２０本のプリデコード線を活性化することができる。最終デコーダのそれぞれを、２０本のプリデコード線からなる一意の組み合わせに接続して、２５６行のいずれか（例えば、２８）を活性化することができる。複数のビットを行デコーダ１４６にて受け取ってから複数の行を活性化するまでに行われるデコーディングの回数は、上記の実施例に示したものよりも多く、または少なくすることができる。例えば、行デコーダ１４６に関連したプリデコーディング及び最終デコーディングよりも多く、かつ／または少なくすることも可能である。
いくつかの実施例では、デコーディングという用語には、プリデコーディング、最終デコーディング、並びに／または、行デコーダ１４６及び／もしくは列デコーダ１５３内で実施されるその他の種類のデコーディングを含めることができる。いくつかの実施例では、プリデコーディングという用語には、アドレスが別個にアドレス指定されないようにプリデコーディングプロセスを実装する回路が含まれる。プリデコーディング及びデコーディングという用語を本明細書で使用することにより、別個にアドレス指定可能な線及び／または個々にアドレス指定可能な線という各用語を区別することができる。
いくつかの実施例では、アドレス空間１３２に関連した各行は、個々にアドレス指定され、かつ／またはメモリアレイ１３０の他の行から独立してデコードされる。本明細書で使用する場合、個別のアドレスは、特定の選択線を活性化するのにデコーディングを必要としないアドレスとすることができる。例えば、アドレス回路１４２は、アドレス空間１３２に関連したアドレスを受け取ることができ、アドレスをデコードせずに選択線を活性化することができる。いくつかの実施例では、個々にアドレス指定された行、及び／または別個にアドレス指定された行を、完全にデコードされた行と呼ぶことができる。アドレス空間１３１に関連したメモリセル及びアドレス空間１３２に関連したメモリセルは、通常であれば、数あるメモリ構成の中でも、例えば、ＤＲＡＭアレイ、ＳＲＡＭアレイ、ＳＴＴ ＲＡＭアレイ、ＰＣＲＡＭアレイ、ＴＲＡＭアレイ、ＲＲＡＭアレイ、ＮＡＮＤフラッシュアレイ、及び／またはＮＯＲフラッシュアレイに使用されるメモリセルで構成することができる。アドレス空間１３１とアドレス空間１３２の他の違いについては、図２及び図３に関連してさらに詳しく述べる。
制御回路１４０は、ホスト１１０から制御バス１５４によって提供された信号をデコードする。これらの信号には、チップイネーブル信号、ライトイネーブル信号及びアドレスラッチ信号を含めることが可能であり、これらの信号を使用して、メモリアレイ１３０で実行される動作を制御する。このような動作としては、データの読み出し動作、データの書き込み動作、及びデータの消去動作などがある。様々な実施形態では、制御回路１４０は、ホスト１１０からの命令を実行する役割を果たす。制御回路１４０は、ステートマシン、シーケンサ、または他の何らかの種類のコントローラとすることができる。
検出回路１５０の実施例については、図３に関連して以下でさらに説明する。例えば、いくつかの実施形態では、検出回路１５０は、複数のセンスアンプ及び複数の計算素子を備えることができる。これらの計算素子には、累算器（例えば、図３に示す計算素子３３３）を含めてもよく、これらの計算素子を使用して、（例えば、相補センス線に関連したデータに）論理演算を実行することができる。いくつかの実施形態では、検出回路（例えば、１５０）を使用することにより、アレイ１３０に記憶されたデータを入力として用いて論理演算を実行し、その論理演算の結果を、センス線へのアドレスアクセスを介して転送することなく（例えば、列デコード信号を発行することなく）メモリアレイ１３０に戻して記憶させることができる。アドレス空間１３２に対応する各行は、論理演算及び／または計算機能の実行中に、一時記憶域（例えば、レジスタ）として機能することができる。このようにして、検出回路の外部にある処理リソースによって（例えば、デバイス１２０に（例えば、制御回路１４０もしくは他の場所に）配置された、ホスト１１０及び／もしくはＡＬＵ回路などの他の処理回路に関連したプロセッサによって）実行される以外に、かつ／またはそれに加えて、検出回路１５０を用いて様々な計算機能を実行することができる。
従来の様々な手法では、オペランドに関連したデータを、例えば、検出回路を介してメモリから読み出し、外部のＡＬＵに提供する。外部のＡＬＵ回路は、そのオペランドを用いて計算機能を実行し、その結果を、ローカルＩ／Ｏ線を介してメモリアレイに再度転送することができる。これに対して、本開示のいくつかの実施形態では、検出回路（例えば、１５０）は、アドレス空間１３１に関連したメモリセル及びアドレス空間１３２に関連したメモリセルに記憶されたデータに対して論理演算を実行するように構成されており、その結果を、検出回路に結合されたローカルＩ／Ｏ線をイネーブルにすることなく、メモリアレイ１３０に戻して記憶させる。
このようにして、いくつかの実施形態では、計算機能を実行するのにアレイ１３０及び検出回路１５０の外部にあるレジスタを必要としなくてよい。というのも、検出回路１５０は、アレイ１３０のアドレス空間１３１及び１３２を用いて適切な論理演算を実行することができるためである。さらに、こうした計算機能は、外部の処理リソースを使用せずに実行することができる。従って、アドレス空間１３２を使用して、こうした複数の外部レジスタの少なくともある程度までを補完し、かつ／または置換してもよい。しかしながら、いくつかの実施形態では、アレイ１３０のアドレス空間１３２を、アレイ１３０の外部にある、かつ／またはメモリデバイス１２０の外部にある複数のレジスタと共に使用してもよい。
本開示のいくつかの実施形態に係るメモリアレイ２３０の一部の概略図を図２に示す。本実施例では、メモリアレイ２３０は、１Ｔ１Ｃ（ｏｎｅ ｔｒａｎｓｉｓｔｏｒ ｏｎｅ ｃａｐａｃｉｔｏｒ）メモリセル２７０−０，２７０−１，２７０−２，２７０−３，…，２７０−Ｎ（例えば、総称してメモリセル２７０と呼ばれる）のＤＲＡＭアレイであり、各セルは、アクセスデバイス２０２（例えば、トランジスタ）及び記憶素子２０３（例えば、コンデンサ）で構成される。
いくつかの実施形態では、メモリセル２７０は、破壊読み出し式のメモリセルである（例えば、メモリセルに記憶されたデータを読み出すと当該データが破壊されるため、読み出してから、そのセルに当初記憶されたデータのリフレッシュが行われる）。メモリセル２７０は、選択線２０４−０（行０），２０４−１（行１），２０４−２（行２），２０４−３（行３），…，２０４−Ｎ（行Ｎ）によって結合された各行と、センス線（例えば、桁線）２０５−１（Ｄ）及び２０５−２（Ｄ＿）によって結合された各列とに配列されている。いくつかの実施形態では、メモリアレイ２３０は、別々の回路に結合されたアドレス空間を備えることができる。例えば、図２に示すように、アドレス空間２３１の選択線２０４−２，２０４−３，…，２０４−Ｎが選択デコーダ２４６に結合されており、アドレス空間２３２の選択線２０４−０及び２０４−１がアドレス回路２４２に結合されている。いくつかの実施例では、アドレス空間２３２の選択線２０４−０と選択線２０４−１の少なくとも一方を、選択デコーダ２４６とは独立している選択デコーダに結合することができる。
本実施例では、セルの各列は、相補センス線２０５−１（Ｄ）及び２０５−２（Ｄ＿）のペアに関連付けられている。図２にはメモリセル２７０の単一列のみを示したが、実施形態はそのように限定されない。例えば、ある特定のアレイは、複数列のセル及び／または複数のセンス線（例えば、４，０９６、８，１９２、１６，３８４など）を備えてもよい。図２では、メモリセル２７０は、センス線２０５−１に結合されている。個々のセルトランジスタ２０２のゲートは、当該セルトランジスタに対応する選択線２０４−０から２０４−Ｎ（例えば、総称して選択線２０４と呼ばれる）にそれぞれ結合されており、個々のセルトランジスタにおいて、第１のソース／ドレイン領域は当該セルトランジスタに対応する選択線２０５−１に、第２のソース／ドレイン領域は当該セルトランジスタに対応するコンデンサ２０３に、それぞれ結合されている。図２には図示されていないが、センス線２０５−２も、これに結合されたメモリセルを有し得る。
図２では、アドレス空間２３１の選択線２０４−２から２０４−Ｎは、複数の共有アドレス線を介してデコードされる。このようにして、選択線２０４−２から２０４−Ｎは、行デコーダ回路（例えば、行デコーダ２４６）に関連したプリデコーディングを介して活性化される。いくつかの実施形態では、プリデコードプロセスを行うことにより、選択線２０４−２から２０４−Ｎのうちの１本のみが、プリデコーディングの制約上、任意の時点に活性化される可能性がある。アドレス空間２３２の選択線２０４−０及び２０４−１は、アドレス回路２４２に直結されており、（例えば、アドレスをデコードせずに）アドレス回路２４２によってこれらの選択線を別個に活性化することができる。このようにして、選択線２０４−０と選択線２０４−１とを同時に活性化することができるが、プリデコードされた選択線２０４−２から２０４−Ｎのうちの１本と共にこれらの選択線を同時に活性化してもよい。
いくつかの実施形態では、選択線２０４−２から２０４−Ｎは、選択線２０４−０及び２０４−１に対して独立にアドレス指定可能である。これは、選択線２０４−２から２０４−Ｎが行デコーダ２４６に結合されており、かつ選択線２０４−０及び２０４−１がアドレス回路２４２に直結されているためであり、かつ／または、選択線２０４−２から２０４−Ｎが行デコーダ２４６を介して複数の共有アドレス線に結合されており、かつ選択線２０４−０及び２０４−１が別個にアドレス指定可能であるためである。いくつかの実施形態では、第１のアドレス空間（例えば、選択線２０４−０及び２０４−１に対応するアドレス空間）は、第２のアドレス空間（例えば、選択線２０４−２から２０４−Ｎに対応するアドレス空間）に対して独立にアドレス指定可能である。これは、第１のアドレス空間に対応する複数の選択線が第１のデコーダに結合され、かつ第２のアドレス空間に対応する複数の選択線が第２のデコーダに結合されているためである。
いくつかの実施形態では、第１のアドレス空間と第２のアドレス空間とが独立にアドレス指定可能であるため、第１のアドレス空間の選択線と第２のアドレス空間の選択線とを同時に活性化することができる。アドレス空間が共有アドレス線に結合されているいくつかの実施形態では、各選択線のうちの１本のみが所定の時間に活性化され得る。ただし、このような実施形態では、共有アドレス線に結合されたアドレス空間のある選択線を、別のアドレス空間に対応する１本以上の選択線と共に同時に活性化してもよい。
いくつかの実施例では、アドレス空間２３２に対応する選択線に結合されたメモリセルを、レジスタとして使用することができる。すなわち、アドレス空間２３２の各行に結合されたメモリセルは、例えば、論理演算の実行に関連して、一時記憶域として機能することができる。ある実施例として、メモリセル２７０−０及び２７０−１は、計算素子による活性化が可能な一時記憶域として使用することができる。この計算素子は、論理演算を実行するために、センスアンプ２０６に結合されている。メモリセルをレジスタとして使用する実施例については、図３に関連してさらに説明する。
デコーダ２４６は、デコーダ２４６の特定の選択線に対応するアドレスを、（例えば、アドレス回路２４２から）入力として受け取ることができる。デコーダ２４６は、プリデコードプロセスを介して、そのアドレスをデコードし、適切な共有アドレス線を活性化することにより、アドレス空間２３１の特定の選択線（例えば、選択線２０４−２から２０４−Ｎ）を活性化する。本実施例では、デコーダ２４６は、選択線２０４−２から２０４−Ｎに関するアドレスをデコードする。いくつかの実施例では、これよりも多くのまたは少ないデコーダを使用して、アドレス空間２３１に関連したアドレスをデコードすることができる。
いくつかの実施例では、アドレス空間２３２の選択線を活性化するのに使用されるデコーダから、デコーダ２４６を独立させることができる。いくつかの実施形態では、ホストは、アドレス空間２３１にアクセスしてもよく、アドレス空間２３２にアクセスしなくてもよい。例えば、アドレス空間２３１の選択線２０４−２から２０４−Ｎに結合されたメモリセル２７０−２から２７０−Ｎにホストが直接アクセスできるようにしてもよいが、アドレス空間２３２の選択線２０４−０及び２０４−１に結合されたメモリセル２７０−０及び２７０−１にホストがアクセスできないようにしてもよい。
いくつかの実施形態では、図２に示すように、アドレス空間２３２のメモリセルは、アドレス空間２３１のメモリセルと間隔を置いて配置されている。図２では、アドレス空間２３２の選択線がメモリアレイ２３０の端部に（例えば、外縁に）配置されているが、実施形態は、そのように限定されない。いくつかの実施形態では、アドレス空間２３２及び／またはアドレス空間２３１に対応する選択線は、連続番号からなる選択線としてまとめられていなくてもよい。例えば、アドレス空間２３１の複数の選択線の間に、アドレス空間２３２の複数の選択線を位置付けてもよい。
いくつかの実施形態では、アドレス空間２３１及びアドレス空間２３２は、第１のアドレスブロック及び第２のアドレスブロックに、それぞれ関連付けることができる。各アドレスブロックは、例えば、複数のアドレスを含むことができる。連続アドレスは、先頭アドレスから最終アドレスまでアドレスの数が１つずつ増加するアドレスを参照することができる。アドレスブロックは、当該アドレスブロックの先頭アドレスと最終アドレスとの間にある全てのアドレスを含むことができる。アドレスブロックは、複数のアドレスサブブロックに分割することができる。例えば、メモリアレイ２３０は、アドレス空間２３１に関連した第１のアドレスサブブロックとアドレス空間２３２に関連した第２のアドレスサブブロックとで構成可能なアドレスブロックに関連付けることができる。
アドレス空間２３２（例えば、ユーザーによってアクセス可能でなくてもよいアドレス空間２３２）に関連したアドレスにホストが直接アクセスする機能を限定してもよい。特定のアドレス空間（または、その一部）への限定的なアクセスを使用して、例えば、特定のアドレス空間の使用を確保することができる。例えば、アドレス空間２３２に関連したアドレスを、図３に関連してさらに説明される計算機能を用いた使用のために確保することができる。いくつかの実施形態では、アドレスを認識していないホストに対して、そのアドレスへのアクセスを限定することができる。いくつかの実施形態では、ホストは、アドレス空間２３１及びアドレス空間２３２に直接アクセスしてもよい。いくつかの実施形態では、ホストは、アドレス空間２３１、及び／またはアドレス空間２３２の一部に直接アクセスしてもよい。例えば、ホストは、メモリセル２７０−１及び行２０４−１には直接アクセスできるが、メモリセル２７０−０及び行２０４−０には直接アクセスできない。いくつかの実施例では、ホストは、アドレス空間２３１には直接アクセスしてもよく、アドレス空間２３２には直接アクセスしなくてもよい。
本開示のいくつかの実施形態に係る検出回路に結合されたメモリアレイ３３０の一部の概略図を図３に示す。図３は、図２のメモリアレイ２３０に類似したメモリアレイ３３０を含む。
本実施例では、検出回路は、センスアンプ３０６及び計算素子３３３を備える。この検出回路は、図１に示した検出回路１５０とすることができる。センスアンプ３０６は、メモリセルの特定の列に対応する相補センス線Ｄ、Ｄ＿に結合されている。センスアンプ３０６は、選択されたセル（例えば、メモリセル３７０）に記憶された状態（例えば、論理データ値）を判別するように動作することができる。実施形態は、例示的なセンスアンプ３０６に限定されない。例えば、本明細書で説明されたいくつかの実施形態に係る検出回路は、電流モードセンスアンプ及び／またはシングルエンド型センスアンプ（例えば、１本のセンス線に結合されたセンスアンプ）を含むことができる。
いくつかの実施形態では、計算素子（例えば、３３３）は、センスアンプ（例えば、３０６）及び／またはメモリアレイ（例えば、３３０）のメモリセル３７０を構成するトランジスタと間隔を置いて形成された複数のトランジスタを含むことができる。なお、これらのメモリセルは、特定の加工寸法（例えば、４Ｆ２、６Ｆ２など）に適合していてもよい。以下でさらに説明するように、計算素子３３３は、センスアンプ３０６と連携して、メモリアレイ３３０内のメモリセル３７０からのデータを入力として用いて様々な論理演算を実行するように動作することができ、その結果を、センス線へのアドレスアクセスを介してデータを転送することなく（例えば、列デコード信号を発行し、それによってメモリアレイ及び検出回路からローカルＩ／Ｏ線を介して外部回路にデータを転送することなく）、メモリアレイ３３０内のメモリセル３７０に戻して記憶させることができる。このようにして、本開示のいくつかの実施形態では、これらに関連した論理演算及び計算機能を、従来の様々な手法よりも少ない電力を使用して実行することが可能となる。さらに、いくつかの実施形態では、計算機能を実行するためにローカルＩ／Ｏ線を介してデータを転送する必要がないので、いくつかの実施形態では、従来の手法に比べて、計算素子（例えば、３３３）及びメモリセル３７０を用いた並列処理能力を高めることが可能となる。
図３に示した実施例では、計算素子３３３に対応する回路は、センス線Ｄ及びＤ＿のそれぞれに５つのトランジスタが結合された構成をとっている。ただし、実施形態は、この実施例に限定されない。トランジスタ３０７−１及び３０７−２は、センス線Ｄ及びＤ＿にそれぞれ結合された第１のソース／ドレイン領域と、クロスカップル型ラッチに結合された（例えば、クロスカップル型ＮＭＯＳトランジスタ３０８−１及び３０８−２並びにクロスカップル型ＰＭＯＳトランジスタ３０９−１及び３０９−２などの、クロスカップル型トランジスタのペアの各ゲートに結合された）第２のソース／ドレイン領域とを有する。本明細書でさらに説明するように、トランジスタ３０８−１、３０８−２、３０９−１及び３０９−２を含むクロスカップル型ラッチは、２次ラッチと呼ぶことができる（センスアンプ３０６に対応するクロスカップル型ラッチは、本明細書では１次ラッチと呼ぶことができる）。
トランジスタ３０７−１及び３０７−２は、パストランジスタと呼ぶことができる。これらのトランジスタは、各信号３１１−１（Ｐａｓｓｄ）及び３１１−２（Ｐａｓｓｄｂ）を介してイネーブルにすることができ、それによって各センス線Ｄ及びＤ＿の電圧または電流が、トランジスタ３０８−１、３０８−２、３０９−１及び３０９−２を含むクロスカップル型ラッチの入力（例えば、２次ラッチの入力）に送られるようになっている。本実施例では、トランジスタ３０７−１の第２のソース／ドレイン領域は、トランジスタ３０８−１及び３０９−１の第１のソース／ドレイン領域、並びにトランジスタ３０８−２及び３０９−２の各ゲートに結合されている。同様に、トランジスタ３０７−２の第２のソース／ドレイン領域は、トランジスタ３０８−２及び３０９−２の第１のソース／ドレイン領域、並びにトランジスタ３０８−１及び３０９−１の各ゲートに結合されている。
トランジスタ３０８−１及び３０８−２の第２のソース／ドレイン領域は、負の制御信号３１２−１（Ａｃｃｕｍｂ）に共通に結合されている。トランジスタ３０９−１及び３０９−２の第２のソース／ドレイン領域は、正の制御信号３１２−２（Ａｃｃｕｍ）に共通に結合されている。Ａｃｃｕｍ信号３１２−２は電源電圧（例えば、Ｖｃｃ）とすることができ、Ａｃｃｕｍｂ信号は基準電圧（例えば、グラウンド）とすることができる。信号３１２−１及び３１２−２をイネーブルにすると、２次ラッチに対応する、トランジスタ３０８−１、３０８−２、３０９−１及び３０９−２を含むクロスカップル型ラッチが活性化される。活性化されたセンスアンプのペアは、共通ノード３１７−１と共通ノード３１７−２の間の差動電圧を増幅するように動作し、それにより、ノード３１７−１は、Ａｃｃｕｍ信号電圧とＡｃｃｕｍｂ信号電圧の一方の電圧に（例えば、Ｖｃｃとグラウンドの一方に）駆動され、ノード３１７−２は、Ａｃｃｕｍ信号電圧とＡｃｃｕｍｂ信号電圧の他方の電圧に駆動される。以下でさらに説明するように、２次ラッチは、論理演算の実行に使用されている間は累算器として機能することができるため、信号３１２−１は「Ａｃｃｕｍｂ」に、信号３１２−２は「Ａｃｃｕｍ」にそれぞれラベル付けされている。いくつかの実施形態では、累算器は、２次ラッチを形成するクロスカップル型トランジスタ３０８−１、３０８−２、３０９−１及び３０９−２、並びにパストランジスタ３０７−１及び３０８−２を含む。本明細書でさらに説明するように、いくつかの実施形態では、センスアンプに結合された累算器を含む計算素子は、論理演算を実行するように構成することができる。この論理演算には、相補センス線のペアの少なくとも一方における信号（例えば、電圧または電流）によって表されたデータ値の累算演算を実行することが含まれる。
計算素子３３３は、各桁線Ｄ及びＤ＿に結合された第１のソース／ドレイン領域を有する反転トランジスタ３１４−１及び３１４−２も含む。反転トランジスタ３１４−１及び３１４−２の第２のソース／ドレイン領域は、トランジスタ３１６−１及び３１６−２の第１のソース／ドレイン領域にそれぞれ結合されている。トランジスタ３１４−１及び３１４−２の各ゲートは、信号３１３（ＩｎｖＤ）に結合されている。トランジスタ３１６−１のゲートは、共通ノード３１７−１に結合されており、このノードに対しては、トランジスタ３０８−２のゲート、トランジスタ３０９−２のゲート、及びトランジスタ３０８−１の第１のソース／ドレイン領域も結合されている。相補的に、トランジスタ３１６−２のゲートは、共通ノード３１７−２に結合されており、このノードに対しては、トランジスタ３０８−１のゲート、トランジスタ３０９−１のゲート、及びトランジスタ３０８−２の第１のソース／ドレイン領域も結合されている。このようにして、信号ＩｎｖＤをイネーブルすると、２次ラッチに記憶されたデータ値が反転されるようになり、その反転値がセンス線３０５−１及び３０５−２へと駆動される。
図３では、計算素子３３３は、ＡＮＤ、ＮＡＮＤ、及び／またはＮＯＴ（例えば、反転）演算を実行するように構成されている。以下の実施例は、アレイ３３０に記憶されたデータ（例えば、アドレス空間３３１及びアドレス空間３３２に関連したデータ）を入力として用いて３入力ＮＡＮＤ演算をどのように実行することができるか、及び、そのＮＡＮＤ演算の結果を、検出回路（例えば、センスアンプ３０６及び計算素子３３３）の動作を通じてメモリアレイにどのように記憶させることができるかを示すものである。この実施例は、選択線３０４−０から３０４−Ｎに結合され、かつセンス線３０５−１に共通に結合されたメモリセル３７０に記憶されたデータ値（例えば、論理１または論理０）を、ＮＡＮＤ演算の各入力として使用することを含む。ＮＡＮＤ演算の結果は、選択線３０４−０から３０４−Ｎの少なくとも１本におけるメモリセルに記憶させることができる。
一実施例として、列３０４−１（例えば、セル３７０−１）の各メモリセルを、計算素子３３３のレジスタとして使用することができる。例えば、計算素子３３３は、アドレス空間３３１のある列に記憶されたデータを入力として使用することができる。さらに、計算機能の途中結果を、アドレス空間３３２のある列に保存することができる。本実施例では、算術演算の結果を、アドレス空間３３１のある列及び／またはアドレス空間３３２のある列に戻して記憶させることができる。いくつかの実施形態では、計算機能の結果を、アドレス空間３３２の１つ以上の列と、アドレス空間３３１のある列とに同時に記憶させることができる。
アドレス空間３３２のメモリセルを一時記憶域に使用することにより、アドレス空間３３１のメモリセルを一時記憶域に使用しないようにすることができ、それによってアクセス可能なメモリ量を増加させることができる。例えば、計算素子３３３が、アドレス空間３３１のメモリセルを一時記憶域として使用する場合、アドレス空間３３１の当該セルは、他のデータを記憶するのに使用できなくなり、それによって（例えば、ホストによる）アドレス空間３３１の使用が禁止され得る。例えば、アドレス空間３３１を一時記憶域として使用することにより、ホストにとって使用可能なアドレス空間の総量が制限される可能性がある。これに対し、本明細書で説明された実施形態に関連して、アドレス空間３３２を一時記憶域として使用することにより、例えば、アドレス空間３３１をホストが使用する機能を制限しなくても、計算素子３３３による複数の論理演算の実行が可能となる。
アドレス空間３３２をレジスタとして使用可能な論理演算の実施例を以下で説明する。例えば、３入力ＮＡＮＤ演算の第１演算フェーズは、センスアンプ３０６を用いて行０（例えば、セル３７０−０）のメモリセルに検出動作を実行して、記憶されたデータ値を判別することを含むことができる。このデータ値は、ＮＡＮＤ演算の第１入力として機能することができる。検出動作には、（例えば、アドレス回路３４２を介して）行０を活性化することが含まれる。この検出動作により、センス線Ｄには、論理１に対応する電圧（例えば、Ｖｃｃ）または論理０に対応する電圧（例えば、グラウンド）が生じる（さらに、相補センス線Ｄ＿にはもう一方の電圧が生じる）。これにより、検出データ値は、センスアンプ３０６に対応する１次ラッチに記憶される。行０のメモリセル３７０−０を検出すると、Ｐａｓｓｄ及びＰａｓｓｄｂ信号３１１−１／３１１−２がイネーブルされると共に、Ａｃｃｕｍｂ及びＡｃｃｕｍ信号３１２−１／３１２−２がイネーブルされる。これにより、行０のメモリセル３７０−０に記憶されていた検出データ値が、計算素子３３３に対応する２次ラッチにコピーされる。次いで、Ｐａｓｓｄ及びＰａｓｓｄｂ信号がディセーブルされるが、Ａｃｃｕｍ及びＡｃｃｕｍｂ信号は、（以下で説明する第２演算フェーズ、第３演算フェーズ及び第４演算フェーズの間は）イネーブルされたままとなる。次いで、行０がディセーブルされ、平衡状態が生じる。平衡状態を生じさせるには、相補センス線Ｄ及びＤ＿を共に短絡して平衡電圧にすることが必要となり得る。この平衡電圧は、例えば、Ｖｃｃ／２とすることができる。平衡状態は、例えば、メモリセルの検出動作の前に生じ得る。
３入力ＮＡＮＤ演算の第２フェーズは、センスアンプ３０６を用いて行１のメモリセル（例えば、３７０−１）に検出動作を実行することにより、当該セルに記憶されたデータ値を判別することを含む。このデータ値は、ＮＡＮＤ演算の第２入力として機能する。このようにして、行１は、アドレス回路３４２によってイネーブルされ、センス線Ｄ及びＤ＿は、Ｖｃｃとグラウンドのうち、互いに異なる電圧にそれぞれ駆動される。本実施例では、センス線ＤのＶｃｃ電圧は、メモリセル３７０−１に記憶された論理１に対応し、センス線Ｄのグラウンド電圧は論理０に対応する。ただし、実施形態は、この実施例に限定されない。行１のメモリセル３７０−１を検出した後、Ｐａｓｓｄ信号３１１−１はイネーブルされるが、Ｐａｓｓｄｂ信号３１１−２はディセーブルされたままである（例えば、Ｐａｓｓｄのみがイネーブルされる）。Ａｃｃｕｍｂ及びＡｃｃｕｍ信号３１２−１／３１２−２がイネーブルされたままであることを思い出すこと。行１のメモリセル３７０−１に記憶されたデータ値が論理０である場合、２次ラッチに関連した累算値がローにアサートされ、それによって２次ラッチは論理０を記憶する。行１のメモリセル３７０−１に記憶されたデータ値が論理０ではない場合、２次ラッチは、これに記憶された行０のデータ値（例えば、論理１または論理０）の記憶を保持する。このようにして、本実施例では、２次ラッチは、ゼロ（０）の累算器として機能する。次いで、Ｐａｓｓｄ信号がディセーブルされ、行１がディセーブルされて、平衡状態が生じる。
３入力ＮＡＮＤ演算の第３フェーズは、センスアンプ３０６を用いて行２のメモリセル（例えば、３７０−２）に検出動作を実行することにより、当該セルに記憶されたデータ値を判別することを含む。このデータ値は、ＮＡＮＤ演算の第３入力として機能する。このようにして、行２は、行デコーダ３４６によってイネーブルされ、センス線Ｄ及びＤ＿は、Ｖｃｃとグラウンドのうち、互いに異なる電圧にそれぞれ駆動される。行２のメモリセル３７０−２を検出した後、Ｐａｓｓｄ信号３１１−１はイネーブルされるが、Ｐａｓｓｄｂ信号３１１−２はディセーブルされたままである（例えば、Ｐａｓｓｄのみがイネーブルされる）。Ａｃｃｕｍｂ及びＡｃｃｕｍ信号３１２−１／３１２−２がイネーブルされたままであることを思い出すこと。行２のメモリセル３７０−２に記憶されたデータ値が論理０である場合、２次ラッチに関連した累算値がローにアサートされ、それによって２次ラッチは論理０を記憶する。行２のメモリセル３７０−２に記憶されたデータ値が論理０ではない場合、２次ラッチは、以前に記憶された値（例えば、このラッチに記憶された値）を保持する。このようにして、２次ラッチに記憶された値（例えば、累算器の出力）は、行０のメモリセル３７０−０、行１のメモリセル３７０−１、及び行２のメモリセル３７０−２のそれぞれに記憶された各データ値のＡＮＤとなる。次いで、Ｐａｓｓｄ信号がディセーブルされ、行２がディセーブルされて、平衡状態が生じる。
３入力ＮＡＮＤ演算の第４フェーズは、平衡状態を不可にして、センス線Ｄ及びＤ＿をフローティングにすることを含む。次いで、ＩｎｖＤ信号３１３をイネーブルにする。これにより、２次ラッチに記憶されたデータ値の反転（例えば、累算された出力の反転）が生じる。このようにして、メモリセル３７０−０、３７０−１及び３７０−２のいずれかが論理０を記憶していた場合（例えば、ＮＡＮＤ演算の３入力のいずれかが論理０であった場合）、センス線Ｄ＿は、論理０に対応する電圧（例えば、グラウンド電圧）を伝達し、センス線Ｄは、論理１に対応する電圧（例えば、Ｖｃｃ）を伝達する。メモリセル３７０−０、３７０−１及び３７０−２の全てが論理１を記憶していた場合（例えば、ＮＡＮＤ演算の３入力の全てが論理１であった場合）、センス線Ｄ＿は、論理１に対応する電圧を伝達し、センス線Ｄは、論理０に対応する電圧を伝達する。次に、センスアンプ３０６の１次ラッチをイネーブルにするが、この時、行０から行２までのメモリセル３７０−０、３７０−１及び３７０−２の各入力データ値をＮＡＮＤした結果が、センス線Ｄに保持されている。このようにして、行０から行２のメモリセルのいずれかが論理０を記憶していた場合にはセンス線ＤがＶｃｃとなり、行０から行２のメモリセルの全てが論理１を記憶していた場合にはセンス線Ｄがグラウンドとなる。次いで、ＮＡＮＤ演算の結果を、アドレス空間３３２に関連するメモリセルに戻して記憶させることができる。いくつかの実施例では、ＮＡＮＤ演算の結果は、アドレス空間３３１（例えば、共有アドレス線を介してデコードされたアドレス空間）に関連するメモリセルに戻して記憶させることができる。本実施例では、ＮＡＮＤ演算の結果を、行１のメモリセル３７０−１に記憶させることができる。ＮＡＮＤ演算の結果を行１のメモリセル３７０−１に記憶させることは、アドレス回路３４２を介して行１を活性化することを含む。行１のメモリセル３７０−１のコンデンサ３０３は、センス線Ｄのデータ値（例えば、論理１または論理０）に対応する電圧に駆動される。これにより、それまで行１のメモリセル３７０−１に記憶されていたどのようなデータ値も実質的に上書きされる。論理演算（例えば、ＮＡＮＤ）の結果をレジスタに保存することは、例えば、その論理演算の結果が、より複雑な演算に関連した途中結果であるときに有用となり得る。例えば、行１のメモリセル３７０−１に保存されている結果は、後続の論理演算における入力として使用することができる。実施形態はそのように限定されない。
いくつかの実施形態では、論理演算の結果を、アドレス空間３３１に関連するメモリセルに書き込んでもよい。例えば、上記結果を、行２０４−２から２０４−Ｎのメモリセルに戻して記憶させることができる。いくつかの実施形態では、論理演算の結果を、メモリアレイに（例えば、アドレス空間３３１のセルまたはアドレス空間３３２のセルのいずれかに）戻して記憶させなくてもよい。例えば、論理演算を実行した後、その結果を、累算器（例えば、計算素子３３３の累算器）から外部デバイスに（例えば、センスアンプに結合されたローカルＩ／Ｏ線を介して外部ホストに）転送してもよい。
また、当業者は、ＮＡＮＤ論理演算を実行できることにより、主要な数学的機能、及び／またはパターン比較機能の中でも、加算、減算及び乗算などのより複雑な演算処理機能の実行が可能となることを理解するであろう。例えば、一連のＮＡＮＤ演算を組み合わせて、全加算器機能を実行することができる。ある実施例として、キャリーイン及びキャリーアウトと共に２つのデータ値を加算するために１２個のＮＡＮＤゲートが全加算器に必要となった場合、２つの３２ビット数を加算するためには、合計で３８４回のＮＡＮＤ演算（１２×３２）が実行される可能性がある。本開示の実施形態は、ブール代数となり得ない（例えば、コピー、比較など）、かつ／またはＮＡＮＤ演算よりも多少複雑となり得る論理演算を実行するために使用することもできる。
いくつかの実施例では、アドレス空間３３１のある行に対応するメモリセルに記憶されているデータ値を、アドレス空間３３２のある行に対応するメモリセルにコピーすることができる。例えば、メモリセル３７０−３に記憶されたデータ値をメモリセル３７０−１にコピーすることは、メモリセル３７０−３からセンスアンプ３０６にデータ値をコピーすることを含むことができる。次いで、選択線２０４−１を活性化することにより、センスアンプ３０６からメモリセル３７０−１にそのデータ値をコピーすることができる。
センスアンプ３０６からメモリセル３７０−１にデータ値をコピーすることは、Ｉ／Ｏ回路を活性化せずに実行することができる。Ｉ／Ｏ回路を活性化せずにセンスアンプ３０６からメモリセルにデータ値をコピーすることにより、時間とリソースを節約することができる。これは、Ｉ／Ｏ回路を活性化しないため、Ｉ／Ｏ回路を活性化した場合よりも速くコピーを実行することができるためである。
別の実施例として、アドレス空間３３１のメモリセル３７０−３からアドレス空間３３２のメモリセル３７０−０とメモリセル３７０−１とに、データ値を同時にコピーすることができる。例えば、データ値を、メモリセル３７０−３からセンスアンプ３０６にコピーし、さらにセンスアンプ３０６からメモリセル３７０−０とメモリセル３７０−１とに同時にコピーすることができる。アドレス回路３４２は、メモリセル３７０−０とメモリセル３７０−１とを同時に活性化することができる。これは、アドレス空間３３２に関連したメモリセルは別個にアドレス指定されるためである。これに対して、アドレス空間３３１に対応する各行は、共有アドレス線を介してデコードされる。そのため、１回につき、センスアンプ３０６から、行３０４−２から３０４−Ｎのうちの１つのみにデータをコピーすることが可能となり得る。
いくつかの実施形態では、アドレス空間３３１のある行から、アドレス空間３３１の別の行とアドレス空間３３２のある行とにデータ値をコピーすることができる。例えば、データ値を、メモリセル３７０−３からセンスアンプ３０６にコピーし、さらにセンスアンプ３０６からメモリセル３７０−１とメモリセル３７０−２とに同時にコピーすることができる。メモリセル３７０−３から、メモリセル３７０−１と３７０−２とにデータを同時にコピーすることができる。これは、メモリセル３７０−２に関連したアドレスは（例えば、プリデコーディングを介して）行デコーダ３４６によってデコードされ、メモリセル３７０−１に関連したアドレスは別個にアドレス指定されるためである。すなわち、アドレス回路３４２が選択線３０４−１を活性化することができるとき、同時に、行デコーダ３４６は選択線３０４−２を活性化することができる。
いくつかの実施形態では、アドレス空間３３２のある行からアドレス空間３３１のある行にデータ値をコピーすることができる。例えば、データ値を、メモリセル３７０−１からセンスアンプ３０６にコピーし、さらにセンスアンプ３０６からメモリセル３７０−３にコピーすることができる。別の実施例として、アドレス空間３３２のある行からアドレス空間３３２の複数の行にデータ値をコピーすることができる。例えば、データ値を、メモリセル３７０−０からセンスアンプ３０６にコピーし、さらに、センスアンプ３０６から、アドレス空間３３２に関連する少なくとも２つの異なるメモリセルにコピーすることができる。いくつかの実施例では、アドレス空間３３２のある行から、アドレス空間３３２の同一行及び／またはアドレス空間３３２の複数の異なる行にデータ値をコピーすることができる。アドレス３３２のある行から、アドレス空間３３２の別の行とアドレス空間３３１のある行とにデータ値を同時にコピーすることができる。
いくつかの実施形態では、上記のコピーは、（例えば、アレイの平衡化、行の活性化、及び／またはビット線の再検出を再度行わなくても）単一の検出サイクル内で実行することができる。例えば、アドレス空間３３１のある行からアドレス空間３３２のある行に単一の検出サイクル内でデータ値をコピーすることは、アドレス空間３３１の当該行を検出することを含み得る。このコピーは、アドレス空間３３１の当該行の検出を再度行うことなく、かつ、アドレス空間３３１の当該行からのデータ値の検出においてなされる平衡化を再度行うことなく、実行することができる。さらに、このコピーは、行へのアクセスを再度行うことなく実行することができる。例えば、アドレス空間３３１のある行から検出されたデータ値は、アドレス空間３３２の選択行を活性化する（例えば、作動させる）ことにより、アドレス空間３３２の１つ以上の行にコピーすることができるが、その選択されたセルに対応するビット線を再検出する必要はない。アドレス空間３３１のある行からアドレス空間３３２の複数の行にデータ値をコピーすること、アドレス空間３３２のある行からアドレス空間３３１のある行にデータ値をコピーすること、及び／または、単一の検出サイクル内でアドレス空間３３２のあるアドレスからアドレス空間３３２の複数のアドレスにデータ値をコピーすることが可能になるため、コピーの実行に必要とされる検出サイクル数が減少することにより、従来の手法に対して性能面で大幅な利点を得ることができる。
本開示の実施形態は、図３に示した特定の検出回路構成に限定されない。例えば、本明細書で説明されたいくつかの実施形態に従って論理演算を実行するために、異なる計算素子回路を使用することができる。図３には示されていないが、いくつかの実施形態では、アレイ３３０、センスアンプ３０６、及び／または計算素子３３３に制御回路を結合することができる。このような制御回路は、例えば、当該アレイ及び検出回路と同一のチップに、かつ／または外部プロセッサなどの外部処理リソースに実装されてもよく、本明細書で説明された論理演算を実行するために、上記アレイ及び検出回路に対応する様々な信号のイネーブル／ディセーブルを制御することができる。
結論
本開示は、メモリアレイアドレス空間にアクセスするためのデバイス及び方法を含む。例示的なメモリアレイは、第１の本数の選択線及び複数のセンス線に結合されたメモリセルを含む第１のアドレス空間、並びに第２の本数の選択線及び上記複数のセンス線に結合されたメモリセルを含む第２のアドレス空間を備える。第１の本数の選択線は、複数の共有アドレス線を介してデコードされる。第１のアドレス空間は、第２のアドレス空間に対して独立にアドレス指定可能である。
本明細書では特定の実施形態について例示し、図示してきたが、当業者は、図示された特定の実施形態を、同一結果を得るために意図された配置構成で置き換えることができることを理解するであろう。本開示は、本開示の１つ以上の実施形態の適応または変形を包含することを意図したものである。上記の説明は、例示的になされたものであり、限定的になされたものではないことを理解すべきである。上記の実施形態と、本明細書に具体的に記載されていない他の実施形態との組み合わせは、上記の説明を考察すれば当業者にとって明らかとなるであろう。本開示の１つ以上の実施形態の範囲には、上記の構造及び方法を使用する他の適用例が含まれる。従って、本開示の１つ以上の実施形態の範囲は、添付された特許請求の範囲、並びにかかる特許請求の範囲の権利が与えられる均等物の全範囲を参照して定められるべきである。
前述の詳細な説明では、本開示を簡素化するために、単一の実施形態にいくつかの特徴をまとめている。本開示方法は、開示された本開示の実施形態が、各請求項に明示的に記載されたものよりも多くの特徴を用いる必要があるという意図を反映したものとして解釈すべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示された実施形態の全ての特徴より少ないところにある。従って、以下の特許請求の範囲は、各請求項が別個の実施形態として独自に存在する状態で、本明細書によって発明を実施するための形態に援用される。

Claims (18)

  1. メモリアレイであって、
    第１の本数の選択線及び複数のセンス線に結合されたメモリセルを含む第１のアドレス空間と、
    第２の本数の選択線及び前記複数のセンス線に結合されたメモリセルを含む第２のアドレス空間とを備え、
    前記第１のアドレス空間が、前記第２のアドレス空間に対して独立にアドレス指定可能であり、
    前記第１の本数の選択線がデコーダに結合されており、前記第２の本数の選択線が、前記デコーダには結合されておらず、アドレス回路に直結されているメモリアレイ。
  2. 前記第１の本数の選択線のうちの１本のみが所定の時間に活性化され、同時に、前記第２の本数の選択線が活性化される、請求項１に記載のメモリアレイ。
  3. 前記第１の本数の選択線のある選択線と前記第２の本数の選択線のある選択線とが同時に活性化される、請求項２に記載のメモリアレイ。
  4. 前記第１の本数の選択線の前記選択線と前記第２の本数の選択線の全てが同時に活性化される、請求項１から請求項３のいずれか一項に記載のメモリアレイ。
  5. 前記第１の本数の選択線のうちの１本のみが所定の時間に活性化される、請求項１から請求項４のいずれか一項に記載のメモリアレイ。
  6. 前記アドレス回路が前記デコーダに結合されている、請求項１から請求項５のいずれか一項に記載のメモリアレイ。
  7. 前記第２の本数の選択線のそれぞれが個々にアドレス指定される、請求項１から請求項６のいずれか一項に記載のメモリアレイ。
  8. 前記第１のアドレス空間を含む前記メモリセルが、前記複数のセンス線を通じて、前記第２のアドレス空間を含む前記メモリセルに結合されている、請求項１から請求項７のいずれか一項に記載のメモリアレイ。
  9. 前記第１の本数の選択線が、前記第２の本数の選択線とは独立してデコードされる、請求項１から請求項８のいずれか一項に記載のメモリアレイ。
  10. 前記第２のアドレス空間が、計算素子の一時記憶域として使用される、請求項１から請求項９のいずれか一項に記載のメモリアレイ。
  11. 前記一時記憶域が、前記計算素子によってレジスタとして使用される、請求項１０に記載のメモリアレイ。
  12. 方法であって、
    メモリアレイの第１の本数の選択線のある選択線を活性化すること、
    前記メモリアレイのセンス線に結合された検出回路を介して、前記選択線に結合された第１の数のメモリセルに記憶されたデータを検出すること、及び
    前記第１の本数の選択線の前記選択線に結合された前記第１の数のメモリセルに記憶された前記データを、前記メモリアレイの第２の本数の選択線のある選択線に結合された第２の数のメモリセルにコピーすることを含み、
    前記第１の本数の選択線が、前記第２の本数の選択線に対して独立にアドレス指定可能であり、
    前記第１の本数の選択線がデコーダに結合されており、前記第２の本数の選択線が、前記デコーダには結合されておらず、アドレス回路に直結されている方法。
  13. 前記第１の数のメモリセルに記憶された前記データをコピーすることは、入出力（Ｉ／Ｏ）線にアクセスせずに、前記検出回路から前記第２の数のメモリセルに前記データをコピーすることを含む、請求項１２に記載の方法。
  14. 前記検出回路から前記第２の数のメモリセルに前記データをコピーすることは、前記検出回路から、前記第１の本数の選択線の別の選択線に結合された第３の数のメモリセルに前記データをコピーすることをさらに含む、請求項１３に記載の方法。
  15. 前記検出回路から前記第２の数のメモリセルに前記データをコピーすることと、前記検出回路から前記第３の数のメモリセルに前記データをコピーすることとが同時に行われる、請求項１４に記載の方法。
  16. 方法であって、
    メモリアレイの第１の本数の選択線のある選択線を活性化することであって、前記第１の本数の選択線に結合されたメモリセルが、計算素子によって一時記憶域として使用されること、
    前記メモリアレイのセンス線に結合された検出回路を介して、前記第１の本数の選択線の前記選択線に結合された第１の数のメモリセルに記憶されたデータを検出すること、及び
    前記第１の数のメモリセルに記憶された前記データを、前記メモリアレイの第２の本数の選択線のある選択線に結合された第２の数のメモリセルにコピーすることを含み、
    前記第１の本数の選択線が、前記第２の本数の選択線に対して独立にアドレス指定可能であり、
    前記第１の本数の選択線がデコーダに結合されており、前記第２の本数の選択線が、前記デコーダには結合されておらず、アドレス回路に直結されている方法。
  17. 前記第１の数のメモリセルに記憶された前記データをコピーすることは、一時記憶域として使用されている前記第１の数のメモリセルから前記検出回路に前記データをコピーすることを含む、請求項１６に記載の方法。
  18. 前記第１の数のメモリセルに記憶された前記データをコピーすることは、単一の検出サイクル内でコピーすることを含む、請求項１６または請求項１７のいずれか一項に記載の方法。
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