JPH11338767A

JPH11338767A - 画像処理用機能メモリ装置

Info

Publication number: JPH11338767A
Application number: JP10141132A
Authority: JP
Inventors: Atsushi Kuroda; 淳黒田
Original assignee: Mitsubishi Heavy Industries Ltd
Current assignee: Mitsubishi Heavy Industries Ltd
Priority date: 1998-05-22
Filing date: 1998-05-22
Publication date: 1999-12-10

Abstract

(57)【要約】（修正有）【課題】外部とのデータの入出力の速度を高くし、デー
タの演算処理の並列度を上げると共に、外部から供給す
べき命令数を低減する。【解決手段】画像データなどを記録する直交メモリ１と
行あるいは列単位で転送可能な行または列メモリ回路３
に対して、複数データ単位でデータの入出力を可能にす
るデータ入出力回路９を設ける。ＬＳＩ内部では、行あ
るいは列単位でデータの転送を行い、外部との入出力
は、複数データ単位でパラレルに行う構成とする。更に
外部から与えられる命令をマクロ命令とし、ＬＳＩ内部
にマクロ命令とナノ命令の変換メモリ１５を設け、それ
から対応する多数のナノ命令を読み出し、行演算回路内
の複数の演算器に必要な処理を並列に行わせる。並列度
向上のために行あるいは列演算回路５内の複数の演算器
の規模を小さく個数を多くして、一方マクロ・ナノ変換
メモリ１５を利用して、内部で複数のナノ命令を生成す
ることで対応する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像処理などに必
要なデータ処理機能を有する機能メモリ装置に関し、特
に、外部とのデータの入出力効率を向上し、データ処理
の並列度を高くし且つ外部からの命令数を少なくした機
能メモリ装置に関する。

【０００２】

【従来の技術】高速道路などに利用される自動料金徴収
機に取り付けられた車両検知装置や、埠頭での監視シス
テムに装備される船舶検知装置などにおいて、撮像カメ
ラでとらえた画像をデジタルデータの形式で画像メモリ
に保存し、その画像データに対して所定の画像処理を行
うことで、所望の判断を可能にすることが行われてい
る。かかる画像処理においては、例えばプログラムを利
用することで複雑な処理を可能にする。

【０００３】処理の対象となる画像データは、例えば、
画素毎にＲＧＢの階調を示す多ビット構成を有するな
ど、膨大な二次元データであり、かかる画像データに対
して高速な画像処理を行うためには、複数のプロセッサ
（演算器）により並列処理を行うことが必要である。特
に、画素データを記憶するメモリに画素に対応して複数
のプロセッサを設けて記憶データに対して並列処理を行
うことができれば、高速な画像処理を可能にする。かか
る画像処理を可能にした機能メモリ装置が、例えば特開
平５−５３８９８号にて提案されている。

【０００４】図６は、かかる従来の機能メモリ装置の構
成図である。この機能メモリ装置は、１つのＬＳＩ内
に、画像データなどを記録するメモリと、その記録され
た画像データに対して並列で所望の処理を行う複数の演
算器（プロセッサ）とが設けられた機能付きのメモリ装
置である。従って、複数の演算器においてメモリ内のデ
ータを処理することができるように、レジスタ群、転送
回路等を有する。

【０００５】図６を参照して簡単に説明すると、機能メ
モリ装置は、データを保持し、行単位でデータの転送が
可能な直交メモリと呼ばれるメモリ１と、直交メモリ１
に対し行方向のビット幅でデータの入出力を行う為の１
行分のデータを保持する行メモリ回路３と、直交メモリ
１の複数行分のデータを保持することができる行レジス
タ群４と、直交メモリ１と行メモリ回路３あるいは行レ
ジスタ群４との間でデータの並列転送を行う行転送回路
２と、行メモリ回路３のデータをシリアルに入出力する
ための行メモリ入出力回路７と、行方向に１次元状に配
列された複数の演算器を内蔵する行演算回路５とを有す
る。行演算回路７は、外部から与えられる命令に従っ
て、行レジスタ群４に保持されているデータを並列に演
算処理し、その結果を再び行レジスタ群４に書き込んだ
り、隣接する演算器間でデータの転送を行う。

【０００６】複数行分のデータを保持する行レジスタ群
４に対して、所定の行のデータを保持するレジスタを選
択するための行レジスタ選択回路８が設けられる。ま
た、直交メモリ１に対して、外部からの行アドレス６０
を供給されて、直交メモリ１内の選択された行を活性化
する行デコーダ６が設けられる。更に、複雑な処理を可
能にするために、処理プログラムを保持するプログラム
メモリ１０、そのプログラムに従って行演算回路５内の
演算器に制御信号を与えるシーケンサ１２も内蔵され
る。

【０００７】このような構成の機能メモリ装置におい
て、直交メモリ１内のある行に記録されたデータに対し
て、同一の演算処理を行う場合の動作について、簡単に
説明する。まず、プログラムメモリ１０の入力回路１１
を介して、処理すべき一連のプログラムをプログラムメ
モリ１０内に記録しておく。そして、シーケンサ１２が
それらのプログラムを、図示しないプログラム起動信号
に応答して順次読み出し、直交メモリからのデータの読
み取り、行演算回路での処理、処理後のデータのメモリ
への書き込み等を指示する。

【０００８】例えば、外部から与えられた行アドレス６
０に応答して、行デコーダ６が直交メモリ１の行を選択
する。選択された行のデータは、行転送回路２を介し
て、行レジスタ選択回路８により選択された行レジスタ
群４に保存する。複数の行データを保存する必要がある
場合は、その動作を繰り返す。そして、シーケンサ１２
からの制御信号に従い、行演算回路５内の複数の演算器
は、行レジスタ群４に保存されたデータに対して、並列
に所定の処理演算を行い、その結果を行レジスタ群４に
格納する。その後、行レジスタ群４に格納されたデータ
は、行単位で行転送回路２により直交メモリ１に書き込
まれる。

【０００９】また、行レジスタ群４と行メモリ回路３の
いずれもが直交メモリ１とデータの転送を行っていない
時は、行メモリ入出力回路７を介して外部からランダム
にアクセスすることができる。その場合、外部からの入
力データ７０が、シリアルに行メモリ回路３に書き込ま
れ、行転送回路２により直交メモリ１内の行に書き込ま
れる。または、逆に、直交メモリ１内の行のデータが、
行転送回路２により行メモリ回路３に転送され、順次、
行メモリ入出力回路７から出力される。

【００１０】以上の通り、画像データ等を保存する直交
メモリ１に加えて、行レジスタ群４、行演算回路５、シ
ーケンサ１２等を１つのＬＳＩ内に設けた機能メモリ装
置は、直交メモリ１、行レジスタ群４、行メモリ回路
３、行演算回路５の間で、行単位でデータを転送でき、
データの転送バンド幅を広くとることができる。従っ
て、画像処理等の大量のデータに対して同じ演算処理を
行うことが必要な場合に、ＬＳＩ内部で並列にかつ高速
に行うことができ有用である。

【００１１】

【発明が解決しようとする課題】しかしながら、図６に
示された従来の機能メモリ装置は、第１に、行メモリ回
路３への入出力が、行メモリ入出力回路７により、シリ
アルに行われる構成であるので、外部とのデータの入出
力のスループットが良くない。特に、上述の通り直交メ
モリ内のデータに対して行演算回路を利用して高速に演
算処理を行う構成であっても、外部とのデータの入出力
を行っている間は演算処理を行うことができないので、
外部とのデータの入出力の速度が遅いと、ＬＳＩ全体と
して処理速度が低下してしまう。

【００１２】第２に、画像処理などにおいては、同一の
演算処理を画面データ全体にわたり行う必要があり、高
い並列処理能力が求められる。従って、上記の従来例で
は、行演算回路５内に、１次元状に演算器を配列して、
行データに対して並列に演算処理が行えるようにしてい
る。その場合、並列処理の為に多くの演算器を設ける必
要があり、個々の演算器の処理ビット数には自ずと限界
がある。つまり、個々の演算器の処理ビット数を大規模
にすると演算器も大規模化し、一度に大量のデータを並
列処理するだけの数の演算器を１チップ内に設けること
が困難になるからである。従って、並列処理を優先する
場合は、個々の演算器を例えば１ビット型の構成にする
必要がある。ところが、１ビット型の演算器により複数
ビットの演算を行う場合は、それらの演算器に対する命
令数が増大する。その場合、図４に示したプログラムメ
モリの構成では、外部から入力すべき命令数が増大し、
処理の低速化を招くことになる。

【００１３】そこで、本発明の目的は、外部とのデータ
の入出力能力を高めた機能メモリ装置を提供することに
ある。

【００１４】更に、本発明の目的は、より多くのデータ
に対して並列処理を行うことができ且つ外部から与える
命令数を低減した機能メモリ装置を提供することにあ
る。

【００１５】

【課題を解決するための手段】上記の目的を達成する為
に、本発明の機能メモリ装置は、画像データなどを記録
する直交メモリと行単位あるいは列単位で転送可能な行
または列メモリ回路に対して、外部と複数データ単位で
データの入出力を可能にするデータ入出力回路を設け
る。ＬＳＩ内部では、行単位あるいは列単位でデータの
転送を行い、外部との入出力は、複数データ単位でパラ
レルに行う構成とする。

【００１６】更に、本発明の機能メモリ装置は、外部か
ら与えられる命令をマクロ命令とし、ＬＳＩ内部にマク
ロ命令とナノ命令の変換メモリを設け、当該マイクロ・
ナノ変換メモリから対応する多数のナノ命令を読み出
し、そのナノ命令に従って行演算回路内の複数の演算器
に必要な処理を並列に行わせる。並列度向上のために行
あるいは列演算回路内の複数の演算器の規模を小さくし
てその個数を多くした構成にし、それに伴う命令数の増
大に対しては、マクロ・ナノ変換メモリを利用して、内
部で複数のナノ命令を生成することで対応する。従っ
て、外部から大量の命令データを供給する必要がなく、
処理の高速化を図ることができる。

【００１７】上記の目的を達成するために、本発明は、
演算処理機能を内蔵する機能メモリ装置において、デー
タを保持し、行方向または列方向のビット幅分のデータ
を転送可能な直交メモリと、前記直交メモリの少なくと
も１行分または１列分のデータを保持する行または列メ
モリ回路と、前記直交メモリの少なくとも１行分または
１列分のデータを保存する行または列レジスタ群と、前
記直交メモリ、行または列メモリ回路及び行または列レ
ジスタ群の間でデータ転送を行う転送回路と、前記行ま
たは列レジスタ群に保持されている行または列単位のデ
ータを、並列に演算処理する行または列演算回路とを有
し、更に、前記行または列メモリ回路に接続され、複数
データ単位で外部とのデータの入出力を行うデータ入出
力回路を有することを特徴とする。

【００１８】上記の発明によれば、外部からのアクセス
は複数のデータ単位で行われるので、それによる演算処
理が中断されることが少なくなり、全体の処理のスルー
プットを向上させることができる。

【００１９】更に、上記の目的を達成するために、別の
発明は、演算処理機能を内蔵する機能メモリ装置におい
て、データを保持し、行方向または列方向のビット幅分
のデータを転送可能な直交メモリと、前記直交メモリの
少なくとも１行分または１列分のデータを保持する行ま
たは列メモリ回路と、前記直交メモリの少なくとも１行
分または１列分のデータを保存する行または列レジスタ
群と、前記直交メモリ、行または列メモリ回路及び行ま
たは列レジスタ群の間でデータ転送を行う転送回路と、
行または列方向に配置された複数の演算器を有し、前記
行または列レジスタ群に保持されている行または列単位
のデータを、並列に演算処理する行または列演算回路と
を有し、更に、マクロ命令とそれに対応する複数のナノ
命令とを保持するマクロ・ナノ変換メモリとを有し、前
記行または列演算回路内の演算器は、外部から供給され
るマクロ命令に対応し前記マクロ・ナノ変換メモリから
読み出される前記ナノ命令に応答して、前記演算処理を
並列に行うことを特徴とする。

【００２０】上記の発明によれば、データの並列処理の
程度を上げることができ、しかも外部からの命令数を抑
えることができ、処理の効率を高くし、外部装置の煩雑
な処理を不要にすることができる。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。ま
た、以下に示す図面には、同一または対応する部分に対
して同一の引用番号を与える。

【００２２】図１は、本発明の実施の形態例の機能メモ
リ装置の構成図である。画像データなどを記憶する直交
メモリ１、行デコーダ６、行転送回路２、複数の行デー
タを保持する行レジスタ群４、及び行レジスタ選択回路
８は、従来例と同様の構成である。即ち、直交メモリ１
と行レジスタ群４とは、行転送回路２を介して、行単位
でデータの転送を行う。また、直交メモリ１と行メモリ
回路３との間及び行レジスタ群４と行演算回路５との間
とも行単位でデータの転送が行われる。そして、行レジ
スタ群４と行メモリ回路３のいずれもが直交メモリ１と
データの転送を行っていない時は、データ入出力回路９
を介して外部からランダムに直交メモリ１をアクセスす
ることができる。

【００２３】直交メモリ１とは、行方向あるいは列方向
のビット幅単位で、データの書き込み、読み出しが一度
に行えるメモリであり、例えば、電気学会電子デバイス
研究会資料、ＥＤＤ−８５号、３６−４０番、１３〜２
０ページに記載されている。

【００２４】図２は、直交メモリの回路例を示す図であ
る。ここに示された直交メモリは、メモリセルＭＣに４
つのトランジスタ５０〜５３からなるラッチ回路を有す
るスタティックタイプのセルを利用し、一対のワード線
ＷＬ、ＸＷＬを利用して行方向の複数のメモリセルＭＣ
を同時に選択し、それらのデータを一対のビット線Ｂ
Ｌ、ＸＢＬに読み出す。また、一対のビット線ＢＬ、Ｘ
ＢＬを利用することにより列方向の複数のメモリセルＭ
Ｃを同時に選択し、それらのデータを一対のワード線Ｗ
Ｌ、ＸＷＬに読み出す。従って、図２に示された直交メ
モリは、図１及び後に説明する図５に示された直交メモ
リとして適用される。

【００２５】図２において、ワード線対ＷＬ、ＸＷＬに
対して、ワードアドレス４０とワードスライスイネーブ
ル信号４１が供給されて、ワード線対を駆動するワード
線ドライバＷＬＤＲと、ビット線対ＢＬ、ＸＢＬが駆動
されてメモリセルＭＣのデータが読み出された時に、ワ
ード線対のレベルを検出して増幅するビットセンスアン
プＢＳＡと、ビット線対が駆動されてメモリセルＭＣへ
のデータの書き込みを行うビットライトアンプＢＷＡと
が設けられる。ビットセンスアンプＢＳＡには、ビット
イネーブルリード信号４７が供給され、読み出しデータ
がデータＩ／Ｏ４９に出力される。また、ビットライト
アンプＢＷＡは、ビットライトイネーブル信号４８によ
り導通されるトランジスタ６９，７１を介して、ワード
線対に接続される。

【００２６】また、ビット線対ＢＬ、ＸＢＬに対して、
ビットアドレス４２とワードスライスイネーブル信号４
３が供給されて、ビット線対を駆動するビット線ドライ
バＢＬＤＲと、ワード線対ＷＬ、ＸＷＬが駆動されてメ
モリセルＭＣのデータが読み出された時に、ビット線対
のレベルを検出して増幅するワードセンスアンプＷＳＡ
と、ワード線対が駆動されてメモリセルＭＣへのデータ
の書き込みを行うワードライトアンプＷＷＡとが設けら
れる。ワードセンスアンプＷＳＡには、同様にワードリ
ードイネーブル信号４４が供給され、読み出しデータが
データＩ／Ｏ４６に出力される。また、ワードライトア
ンプＷＷＡは、ワードライトイネーブル信号４５により
トランジスタ６３，６４が導通され、ビット線対に接続
される。

【００２７】ワード線対が選択される場合の読み出しと
書き込みの動作を説明する。ワード線ドライバＷＬＤＲ
により選択されたワード線対が駆動される。それによ
り、行方向に配置されたメモリセルＭＣ内のトランジス
タ５４，５５が導通し、メモリセル内のラッチ回路をビ
ット線対ＢＬ、ＸＢＬに接続する。従って、読み出し時
には、メモリセルのトランジスタによりビット線対が駆
動され、そこに発生した微小電圧差が、ビット線対に設
けられたワードセンスアンプＷＳＡにより検出され増幅
される。そして、ワードリードイネーブル信号４４によ
り、ワードセンスアンプＷＳＡからのデータがデータＩ
／Ｏ４６に出力される。また、書き込み時には、データ
Ｉ／Ｏ４６に書き込みデータが印加され、ワードライト
イネーブル信号４５によりトランジスタ６３，６４が導
通し、ワードライトアンプＷＷＡがビット線対を駆動
し、メモリセル内のラッチ回路を反転する。

【００２８】尚、ビット線対全てに上記のワードセンス
アンプＷＳＡとワードライトアンプＷＷＡとが設けられ
ているので、ワード線対により同時に選択された行方向
の複数のメモリセルのデータが、一斉に読み出され、ま
た書き込まれる。

【００２９】ビット線対が選択されて列方向の複数のメ
モリセルＭＣに対する読み出し、書き込みも、上記と同
様にして行われる。

【００３０】図２に示された直交メモリの構成から明ら
かな通り、図１に示した行転送回路２及び行レジスタ４
は、例えば、ビット線方向に設けられたデータＩ／Ｏ端
子４６に接続される。それにより、行レジスタ４と直交
メモリとの間で、データの読み書きが行われる。

【００３１】本実施の形態例では、１行分のデータを保
持する行メモリ回路３に対して外部から複数データ単位
で入出力を行うデータ入出力回路９が設けられる。従っ
て、データ入出力回路９は、行レジスタ群４と行メモリ
回路３のいずれもが直交メモリ１とデータの転送を行っ
ていない時は、外部に対して複数のデータ９０を入出力
することができる。即ち、かかるデータ入出力回路９を
設けたことにより、ＬＳＩ外部の制御部は、１行分のデ
ータを保持する行メモリ回路に対して、従来より高速に
入出力処理を行うことができる。その結果、外部とのデ
ータ入出力により行演算回路５による演算処理が中断す
ることが少なくなり、ＬＳＩ全体の処理のスループット
が向上する。

【００３２】更に、本実施の形態例では、行単位での並
列処理を可能にするために、行演算回路５内の１次元状
に配列される演算器を１ビット型あるいはそれに相当す
る小ビット型の回路構成にする。それに伴い、１つの演
算処理を行うためには演算器を多数のナノ命令に従って
制御する必要がある。そこで、本実施の形態例では、内
部にマクロ・ナノ変換メモリ１５を設け、外部から供給
すべきプログラムをマクロ命令２３とし、その命令数を
減少させる。即ち、外部からのマクロ命令２３が、入力
回路２１を介して、マクロ命令メモリ１４に書き込まれ
る。その後、内部のマクロ・ナノ変換メモリ１５によ
り、マクロ命令に対応する複数のナノ命令に変換され、
ナノ命令レジスタ・デコーダ１６に供給される。そし
て、ナノ命令レジスタ・デコーダ１６から、必要な制御
信号が行演算回路５に与えられる。

【００３３】次に、本実施の形態例での動作例を説明す
る。例えば、直交メモリ１内に記録された１フレーム分
の画像データに対して、所定の演算処理を行う場合を説
明する。外部の撮像カメラ等で取得した画像データが、
データ入出力回路９を介して、複数データ単位で行メモ
リ回路３に入力され、行転送回路２により、１行分のデ
ータが直交メモリ１に記録される。かかる動作を繰り返
すことで、１フレーム分の画像データが直交メモリ１に
記録される。そこで、所定の演算処理を行うために、外
部から供給された行アドレス６０を行デコーダ６がデコ
ードし、直交メモリ１内の行を選択する。選択された行
単位のデータは、行転送回路２により、行レジスタ選択
回路８によって選択された行レジスタ群４内のレジスタ
に転送され、保持される。処理内容に応じて、必要な数
の行単位のデータがレジスタに保持される。

【００３４】外部からは、処理に必要なマクロ命令２３
が、入力回路２１を介してマクロ命令メモリ１４に書き
込まれる。そのマクロ命令メモリ１４から出力されるマ
クロ命令に対応する先頭アドレス２４に従って、マクロ
・ナノ変換メモリ１５から、マクロ命令に対応する複数
のナノ命令１７がナノ命令レジスタ及びデコーダ１６に
供給される。行演算回路５は、このナノ命令レジスタ及
びデコーダ１６からの制御信号に応答して、行レジスタ
群４内の選択されたレジスタ内のデータに対して、行単
位で並列に演算処理を行う。処理されたデータは、行レ
ジスタ群４内の所定のレジスタに行単位で保持される。
そして、必要に応じて、直交メモリ１内に記録される。

【００３５】以上の処理が、１フレーム分に必要な行数
分だけ繰り返される。行単位の画像データに対して、行
演算回路５が並列に同じ処理を行うので、高速な処理が
可能になる。

【００３６】本実施の形態例では、外部からのデータの
入力は、上記の通り、データ入出力回路９により、複数
のデータ単位で外部から行メモリ回路３に入力し、転送
回路２により行メモリ回路３から直交メモリ１に行単位
で転送する。更に、外部へのデータの出力は、その逆
で、直交メモリ１から行単位で行メモリ回路に転送し、
データ入出力回路９により、複数ビット単位で外部に出
力される。特に、外部と行メモリ回路３間の入出力は、
従来、１ビット単位で順次行っていたのに対して、複数
ビット単位で行うので、高速に行うことができる。従っ
て、データの入出力に長時間を要し、その入出力処理の
間は行演算回路５の演算処理を停止しなければならず、
全体の処理のスループットが低下するといった従来の課
題を解決することができる。外部とのデータの入出力処
理により行演算回路５の処理が中断される期間をできる
だけ短くすることにより、行演算回路５による高速処理
の利点を最大限に発揮させることが可能になる。

【００３７】本実施の形態例では、行演算回路５内に１
次元状に配置された個々の演算器として、１ビット型の
演算器が利用される。図３は、その１ビット型の演算器
の構成例を示す図である。図中破線で囲まれた回路が、
行演算回路５内のそれぞれの列に対して設けられる１ビ
ット演算回路のプロセッサ要素ＰＥである。このプロセ
ッサ要素ＰＥは、Ａ入力ＡinとＢ入力Ｂinとフラグ入力
Ｆinとが入力されＡ出力Ａout とフラグ出力Ｆout を出
力する演算論理ユニット（ＡＬＵ）８０と、Ａ入力及び
Ｂ入力が一時的に記録されるレジスタであるデータメモ
リ８１と、演算論理ユニット８０のキャリやボロウ等の
中間結果であるＦ出力Ｆout を保持及び条件フラグの為
のフラグレジスタ８２とを有する。

【００３８】また、データメモリ８１は、例えば１つの
プロセッサ要素ＰＥ毎に２５６バイトの容量を持つ。さ
らに、データメモリ８１は、隣接する他の演算器のプロ
セッサ要素内のデータメモリと、シフタ回路８３，８４
を介してデータの転送を可能にする。また、行レジスタ
群４に蓄積されたデータが、データメモリ８１に転送さ
れてＡＬＵ８０による演算の対象となり、また、その演
算結果がデータメモリ８１からレジスタ群４に転送され
る。

【００３９】ナノ命令レジスタ１６は、図示される通
り、データメモリ８１のＡ入力ＡinとＡ出力Ａout のア
ドレスを保持するレジスタＡと、データメモリ８１のＢ
入力Ｂinのアドレスを保持するレジスタＢと、フラグ入
力Ｆinのアドレスを保持するＦレジスタＦ-flag と、フ
ラグ出力Ｆout のアドレスを保持するＷレジスタＷ-fla
g と、ＡＬＵ８０が利用するＡ出力Ａout 用の真理値表
を保持するｍレジスタｍ-aluと、ＡＬＵ８０が利用する
Ｆ出力Ｆout 用の真理値表を保持するｆレジスタｆ-alu
とを有する。

【００４０】上記の演算器の動作は、ナノ命令レジスタ
１６にそれぞれのデータを保持させて、レジスタＡとレ
ジスタＢのアドレスにより選択されたデータメモリ８１
内の１ビットづつのＡ入力とＢ入力とが、ＡＬＵ８０に
入力される。また、ＦレジスタＦ-flag により選択され
たフラグメモリ８２内の１ビットのフラグ入力も、ＡＬ
Ｕ８０に入力される。ＡＬＵ８０は、ｍレジスタｍ-alu
とｆレジスタｆ-aluとに保持された真理値表に従って演
算を実行し、Ａ出力Ａout をデータメモリ８１に、フラ
グ出力Ｆout をフラグレジスタ８２にそれぞれ蓄積す
る。従って、ナノ命令レジスタ１６を順次書き換えるこ
とにより、１ビット単位で演算を行うことができる。

【００４１】上記の演算器は、１ビット単位での演算に
限定することにより、その回路構成の規模を最小限に抑
えることができ、図１に示した行演算回路５内におい
て、全ての行方向のデータに対して演算回路を配置する
ことができる。

【００４２】上記の通り、１ビット型の演算器を行デー
タ分配置することにより、行単位のデータを一斉に並列
処理することが可能になる。しかも、それぞれの演算器
の回路規模はさほど大きくないので、１チップ内に十分
配置することが可能である。ところが、その結果、所定
の処理を行うために、各演算器は多くの命令に対応する
制御信号を供給される必要がある。そこで、本実施の形
態例では、マクロ命令メモリ１４とマクロ・ナノ変換メ
モリ１５とを設ける。

【００４３】図２は、マクロ・ナノ変換を示す図であ
る。例えば、外部の制御回路（ＣＰＵ）などから、入力
回路２１を介して、マクロ命令２３がマクロ命令メモリ
１４に書き込まれる。マクロ命令は、例えば、加算（ａ
ｄｄ）などの四則演算の命令コードと、処理すべきビッ
ト数と、マクロ・ナノ変換メモリの先頭アドレスなどで
構成される。一方、マクロ・ナノ変換メモリ１５には、
アドレスとそれに対応するナノ命令コードが格納されて
いる。そして、マクロ命令メモリ１４から供給される先
頭アドレス以降に格納されている複数のナノ命令１７
が、マクロ・ナノ変換メモリ１５からナノ命令レジスタ
及びデコーダ１６に次々に供給される。ナノ命令レジス
タ及びデコーダ１６は、そのナノ命令をデコードして、
必要な制御信号を行演算回路５に供給して、行演算回路
５にマクロ命令に対する複数のナノ命令を実行させる。

【００４４】以上の様に、外部から機能メモリ装置に書
き込むべき命令は、マクロ命令だけであり、その命令数
が少なくなる。そして、機能メモリ装置の内部で、その
マクロ命令に対応する複数のナノ命令に変換し、ナノ命
令に従って１ビット型の演算器を並列に動作させる。従
って、外部からの命令入力数を低減し、その入力に伴う
処理速度の低下をなくし、外部の制御回路の負担を少な
くすることができる。

【００４５】図３は、別の実施の形態例の機能メモリ装
置の構造図である。この実施の形態例では、図１に示し
た機能メモリ装置に、列転送回路３２、列レジスタ群３
４、列演算回路３５、列メモリ回路３３、列データ入出
力回路３９、列レジスタ選択回路３８を追加した構成を
有する。それぞれの回路は、列単位で処理できる点以外
は、行側の回路と同じ構成である。即ち、列データ入出
力回路３９は、列メモリ回路３３と外部との間で複数ビ
ットの入出力を行うことができる。また、列演算回路３
５は、１ビット型の演算器を１次元状に配置し、ナノ命
令に応答して演算処理を行う。

【００４６】直交メモリ１、列演算回路３５、行演算回
路５、マクロ命令メモリ１４、マクロ・ナノ変換メモリ
１５、ナノ命令レジスタ及びデコーダ１６などは、図１
〜４で示した実施の形態例と同じである。

【００４７】

【発明の効果】以上説明した通り、本発明によれば、行
または列メモリ回路に対してデータ入出力回路が複数個
のデータを同時に入出力することができるので、従来の
シリアルに入出力する場合に比較して、データの外部か
らの入出力に要する時間を短くすることができ、全体の
処理のスループットを上げることができる。

【００４８】更に、本発明によれば、並列度を向上させ
るために演算回路に１ビット型の演算器を１次元状に配
置し、それに伴い必要になる１つの処理に対する多数の
ナノ命令を、内部のマクロ・ナノ変換メモリから供給す
る。その結果、外部からは少ない数のマクロ命令を供給
するだけで良くなり、入力に必要な命令数を低減し、命
令の入力に伴う処理速度の低下や、外部の制御回路の負
担を軽減することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態例の機能メモリ装置の構成
図である。

【図２】直交メモリの回路例を示す図である。

【図３】１ビット型の演算器を示す図である。

【図４】マクロ・ナノ変換を示す図である。

【図５】別の実施の形態例の機能メモリ装置の構造図で
ある。

【図６】従来の機能メモリ装置の構成図である。

【符号の説明】

１直交メモリ２行転送回路３行メモリ回路４行レジスタ群５行演算回路１４マクロ命令メモリ１５マクロ・ナノ変換メモリ

Claims

【特許請求の範囲】

【請求項１】演算処理機能を内蔵する機能メモリ装置に
おいて、データを保持し、行方向または列方向のビット幅分のデ
ータを転送可能な直交メモリと、前記直交メモリの少な
くとも１行分または１列分のデータを保持する行または
列メモリ回路と、前記直交メモリの少なくとも１行分ま
たは１列分のデータを保存する行または列レジスタ群
と、前記直交メモリ、行または列メモリ回路及び行また
は列レジスタ群の間でデータ転送を行う転送回路と、前
記行または列レジスタ群に保持されている行または列単
位のデータを、並列に演算処理する行または列演算回路
とを有し、更に、前記行または列メモリ回路に接続され、複数データ単位
で外部とのデータの入出力を行うデータ入出力回路を有
することを特徴とする機能メモリ装置。
【請求項２】演算処理機能を内蔵する機能メモリ装置に
おいて、データを保持し、行方向または列方向のビット幅分のデ
ータを転送可能な直交メモリと、前記直交メモリの少な
くとも１行分または１列分のデータを保持する行または
列メモリ回路と、前記直交メモリの少なくとも１行分ま
たは１列分のデータを保存する行または列レジスタ群
と、前記直交メモリ、行または列メモリ回路及び行また
は列レジスタ群の間でデータ転送を行う転送回路と、行
または列方向に配置された複数の演算器を有し、前記行
または列レジスタ群に保持されている行または列単位の
データを、並列に演算処理する行または列演算回路とを
有し、更に、マクロ命令とそれに対応する複数のナノ命令とを保持す
るマクロ・ナノ変換メモリとを有し、前記行または列演算回路内の演算器は、外部から供給さ
れるマクロ命令に対応し前記マクロ・ナノ変換メモリか
ら読み出される前記ナノ命令に応答して、前記演算処理
を並列に行うことを特徴とする機能メモリ装置。
【請求項３】請求項２において、前記行または列演算回路内の演算器は、それぞれ１ビッ
ト単位で演算処理することを特徴とする機能メモリ装
置。