JPH06103780A - 論理和演算回路 - Google Patents
論理和演算回路Info
- Publication number
- JPH06103780A JPH06103780A JP25260392A JP25260392A JPH06103780A JP H06103780 A JPH06103780 A JP H06103780A JP 25260392 A JP25260392 A JP 25260392A JP 25260392 A JP25260392 A JP 25260392A JP H06103780 A JPH06103780 A JP H06103780A
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- Japan
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- memory cells
- cells
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Abstract
(57)【要約】
【目的】 簡素な方法で高速に多数データの論理和演算
を実行する論理和演算回路を提供する。 【構成】 スタティックＲＡＭにおいて、メモリセル１
００〜１０７、ワード線１１０，１１１、行アドレス選
択信号１２０〜１２３、行アドレス選択用ＭＯＳＦＥＴ
１３０〜１３７、行アドレス選択信号１４０、行アドレ
ス選択用ＭＯＳＦＥＴ１５０〜１５３、読出しを制御す
るＭＯＳＦＥＴ１５４〜１５７、読出しデータ１６０、
インバータ回路１６１、書込み信号１７０、書込みデー
タ信号１７１、書込みデータ用インバータ回路１７２、
書込み用ＭＯＳＦＥＴ１８０，１８１、書込みデータを
決定するＭＯＳＦＥＴ１８２，１８３、ビット線１９０
〜１９７、共通データ線１９８，１９９を有することに
より、高速に複数データの論理和演算を実行することが
できる。
を実行する論理和演算回路を提供する。 【構成】 スタティックＲＡＭにおいて、メモリセル１
００〜１０７、ワード線１１０，１１１、行アドレス選
択信号１２０〜１２３、行アドレス選択用ＭＯＳＦＥＴ
１３０〜１３７、行アドレス選択信号１４０、行アドレ
ス選択用ＭＯＳＦＥＴ１５０〜１５３、読出しを制御す
るＭＯＳＦＥＴ１５４〜１５７、読出しデータ１６０、
インバータ回路１６１、書込み信号１７０、書込みデー
タ信号１７１、書込みデータ用インバータ回路１７２、
書込み用ＭＯＳＦＥＴ１８０，１８１、書込みデータを
決定するＭＯＳＦＥＴ１８２，１８３、ビット線１９０
〜１９７、共通データ線１９８，１９９を有することに
より、高速に複数データの論理和演算を実行することが
できる。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサ等
の半導体集積回路に利用できる論理和演算回路に関する
ものである。
の半導体集積回路に利用できる論理和演算回路に関する
ものである。
【０００２】
【従来の技術】マイクロプロセッサやシグナルプロセッ
サにおいて多数のデータの有効ビット位置を検出するた
めにデータの論理和演算を行なっている。
サにおいて多数のデータの有効ビット位置を検出するた
めにデータの論理和演算を行なっている。
【０００３】この論理和演算は算術論理演算器（以降Ａ
ＬＵという）で演算を実行する。通常、ＡＬＵで２個の
データの論理和演算を実行するためには、１マシンサイ
クル以上必要となる。
ＬＵという）で演算を実行する。通常、ＡＬＵで２個の
データの論理和演算を実行するためには、１マシンサイ
クル以上必要となる。
【０００４】以下、従来の論理和演算回路について図面
を参照しながら説明する。図２は従来の論理和演算回路
としてマイクロプロセッサの構成を示す回路図である。
図２において２０１はデータを格納するＲＡＭ、２０２
はＡＬＵ、２０３は演算結果を格納するレジスタであ
る。
を参照しながら説明する。図２は従来の論理和演算回路
としてマイクロプロセッサの構成を示す回路図である。
図２において２０１はデータを格納するＲＡＭ、２０２
はＡＬＵ、２０３は演算結果を格納するレジスタであ
る。
【０００５】このマイクロプロセッサにおいて、ｎ個の
データの論理和演算を実行するためには、まず１番目の
データをＲＡＭ２０１から読み出し、レジスタ２０３に
格納する。次に２番目のデータをＲＡＭ２０１から読み
出し、ＲＡＭ２０１から読み出した２番目のデータとレ
ジスタ２０３のデータをＡＬＵ２０２で論理和演算を行
い、演算結果をレジスタ２０３に格納する。この操作を
順次繰り返し、最後、ｎ番目のデータをＲＡＭ２０１か
ら読み出し、ＲＡＭ２０１から読み出したｎ番目のデー
タと１番目のデータから（ｎ−１）番目のデータの論理
和演算結果が格納されているレジスタ２０３のデータを
ＡＬＵ２０２で論理和演算を行い、演算結果をレジスタ
２０３に格納する。この結果、レジスタ２０３には、１
番目のデータ〜ｎ番目のデータの論理和演算結果が格納
される。
データの論理和演算を実行するためには、まず１番目の
データをＲＡＭ２０１から読み出し、レジスタ２０３に
格納する。次に２番目のデータをＲＡＭ２０１から読み
出し、ＲＡＭ２０１から読み出した２番目のデータとレ
ジスタ２０３のデータをＡＬＵ２０２で論理和演算を行
い、演算結果をレジスタ２０３に格納する。この操作を
順次繰り返し、最後、ｎ番目のデータをＲＡＭ２０１か
ら読み出し、ＲＡＭ２０１から読み出したｎ番目のデー
タと１番目のデータから（ｎ−１）番目のデータの論理
和演算結果が格納されているレジスタ２０３のデータを
ＡＬＵ２０２で論理和演算を行い、演算結果をレジスタ
２０３に格納する。この結果、レジスタ２０３には、１
番目のデータ〜ｎ番目のデータの論理和演算結果が格納
される。
【０００６】
【発明が解決しようとする課題】しかしながら前記従来
の構成では、１マシンサイクルで論理和演算を実行でき
る場合でもｎ個のデータの論理和演算にｎマシンサイク
ル必要になり、演算時間が長くなるという課題を有して
いた。
の構成では、１マシンサイクルで論理和演算を実行でき
る場合でもｎ個のデータの論理和演算にｎマシンサイク
ル必要になり、演算時間が長くなるという課題を有して
いた。
【０００７】本発明は、前記従来の課題を解決するもの
で、簡素な手段で高速処理が可能なの論理和演算回路を
提供することを目的とする。
で、簡素な手段で高速処理が可能なの論理和演算回路を
提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は前記従来の課題
を解決するために以下のような構成を有している。すな
わち、１ビットに対して同一のワード線に２個以上のメ
モリセルを接続し、前記メモリセルのうち１個のメモリ
セルを選択して読み出し及び書き込みを行う手段と、前
記同一のワード線に接続されたすべてのメモリセルを選
択する手段と、前記同一のワード線に接続されたすべて
のメモリセルを選択し読み出しを行う時選択されたすべ
てのメモリセルのうちハイレベルのメモリセルのみまた
はローレベルのメモリセルのみを読み出す手段とを備え
ていることを特徴とする。
を解決するために以下のような構成を有している。すな
わち、１ビットに対して同一のワード線に２個以上のメ
モリセルを接続し、前記メモリセルのうち１個のメモリ
セルを選択して読み出し及び書き込みを行う手段と、前
記同一のワード線に接続されたすべてのメモリセルを選
択する手段と、前記同一のワード線に接続されたすべて
のメモリセルを選択し読み出しを行う時選択されたすべ
てのメモリセルのうちハイレベルのメモリセルのみまた
はローレベルのメモリセルのみを読み出す手段とを備え
ていることを特徴とする。
【０００９】
【作用】前記構成により、簡素な方法で高速に多数デー
タの論理和演算を実行する論理和演算回路を実現するこ
とができる。
タの論理和演算を実行する論理和演算回路を実現するこ
とができる。
【００１０】
【実施例】以下、本発明の論理和演算回路の一実施例に
ついて、図面を参照しながら説明する。
ついて、図面を参照しながら説明する。
【００１１】図１は１ビットあたり４個のメモリセルが
接続されたＲＡＭの１ビットに関する回路図である。こ
の回路をｍビット並列に接続し、ｍビットのＲＡＭを構
成する。図１において、１００〜１０７はメモリセル、
１１０、１１１はワード線、１２０、１２１、１２２、
１２３は行アドレス選択信号、１３０〜１３７は行アド
レス選択用ＭＯＳＦＥＴ、１４０はすべての行アドレス
選択信号、１５０〜１５３はすべての行アドレス選択用
ＭＯＳＦＥＴ、１５４〜１５７は各メモリセルのデータ
の値により読み出しを制御するＭＯＳＦＥＴ、１６０は
読み出しデータ、１６１は読み出し用のインバータ回
路、１７０は書き込み信号、１７１は書き込みデータ信
号、１７２は書き込みデータ用インバータ回路、１８
０、１８１は書き込み用ＭＯＳＦＥＴ、１８２、１８３
は書き込みデータを決定するＭＯＳＦＥＴ、１９０〜１
９７はビット線、１９８、１９９は共通データ線であ
る。
接続されたＲＡＭの１ビットに関する回路図である。こ
の回路をｍビット並列に接続し、ｍビットのＲＡＭを構
成する。図１において、１００〜１０７はメモリセル、
１１０、１１１はワード線、１２０、１２１、１２２、
１２３は行アドレス選択信号、１３０〜１３７は行アド
レス選択用ＭＯＳＦＥＴ、１４０はすべての行アドレス
選択信号、１５０〜１５３はすべての行アドレス選択用
ＭＯＳＦＥＴ、１５４〜１５７は各メモリセルのデータ
の値により読み出しを制御するＭＯＳＦＥＴ、１６０は
読み出しデータ、１６１は読み出し用のインバータ回
路、１７０は書き込み信号、１７１は書き込みデータ信
号、１７２は書き込みデータ用インバータ回路、１８
０、１８１は書き込み用ＭＯＳＦＥＴ、１８２、１８３
は書き込みデータを決定するＭＯＳＦＥＴ、１９０〜１
９７はビット線、１９８、１９９は共通データ線であ
る。
【００１２】本実施例の論理和演算回路において、ま
ず、メモリセル１００へのデータの書き込みは、ワード
線１１０と行アドレス選択信号１２０を選択し、書き込
みデータ信号１７１にデータを設定し、書き込み信号１
７０によりデータの書き込みを行う。他のメモリセル１
０１〜１０７へのデータの書き込みも同様に、接続され
ているワード線と接続されている行アドレス選択信号を
選択し、書き込み信号１７０によりデータの書き込みを
行う。次に、メモリセル１００のデータの読み出しは、
ワード線１１０と行アドレス選択信号１２０を選択し、
読み出し用インバータ回路１６１により、データ読み出
し信号１６０から読み出しを行う。他のメモリセル１０
１〜１０７のデータの読み出しも同様に、接続されてい
るワード線と接続されている行アドレス選択信号を選択
し、データ読み出し信号１６０から読み出しを行う。
ず、メモリセル１００へのデータの書き込みは、ワード
線１１０と行アドレス選択信号１２０を選択し、書き込
みデータ信号１７１にデータを設定し、書き込み信号１
７０によりデータの書き込みを行う。他のメモリセル１
０１〜１０７へのデータの書き込みも同様に、接続され
ているワード線と接続されている行アドレス選択信号を
選択し、書き込み信号１７０によりデータの書き込みを
行う。次に、メモリセル１００のデータの読み出しは、
ワード線１１０と行アドレス選択信号１２０を選択し、
読み出し用インバータ回路１６１により、データ読み出
し信号１６０から読み出しを行う。他のメモリセル１０
１〜１０７のデータの読み出しも同様に、接続されてい
るワード線と接続されている行アドレス選択信号を選択
し、データ読み出し信号１６０から読み出しを行う。
【００１３】次に、メモリセル１００〜１０３の論理和
演算を行うためには、ワード線１１０とすべての行アド
レス選択信号１４０を選択し、すべての行アドレス選択
用ＭＯＳＦＥＴ１５０〜１５３をオン状態にする。ここ
で、たとえばメモリセル１００〜１０３のデータがすべ
て“０”の場合、ビット線１９０、１９２、１９４、１
９６はハイレベル、ビット線１９１、１９３、１９５、
１９７はローレベルになり、読出しデータ制御用ＭＯＳ
ＦＥＴ１５４〜１５７はすべてオフ状態になり、行アド
レスを選択していない場合と同じことになり、データ読
出し信号１６０はローレベルになる。また、メモリセル
１００、１０１のデータが“１”、メモリセル１０２、
１０３のデータが“０”の場合、ビット線１９１、１９
３、１９４、１９６はハイレベル、ビット線１９０、１
９２、１９５、１９７がローレベルになり、読出しデー
タ制御用ＭＯＳＦＥＴ１５４、１５５はオン状態、読出
しデータ制御用ＭＯＳＦＥＴ１５６、１５７はオフ状態
になり、メモリセル１００，１０１のデータが共通デー
タ線１９８に読み出され、共通データ線１９８はローレ
ベルになり、データ読出し信号１６０はハイレベルにな
る。このようにメモリセル１００〜１０３のすべてデー
タが“０”のとき、データ読出し信号１６０はローレベ
ル、メモリセル１００〜１０３のすべてが”０”の時以
外は、データ読み出し信号１６０はハイレベルになる。
つまりメモリセル１００〜１０３の論理和演算が実行で
きる。同様にメモリセル１０４〜１０７の論理和演算を
行うためには、ワード線１１１とすべての行アドレス選
択信号１４０を選択し、読み出し信号線１６０から論理
和演算結果を読み出す。つまり４個のデータの論理和演
算を高速に実行できる。
演算を行うためには、ワード線１１０とすべての行アド
レス選択信号１４０を選択し、すべての行アドレス選択
用ＭＯＳＦＥＴ１５０〜１５３をオン状態にする。ここ
で、たとえばメモリセル１００〜１０３のデータがすべ
て“０”の場合、ビット線１９０、１９２、１９４、１
９６はハイレベル、ビット線１９１、１９３、１９５、
１９７はローレベルになり、読出しデータ制御用ＭＯＳ
ＦＥＴ１５４〜１５７はすべてオフ状態になり、行アド
レスを選択していない場合と同じことになり、データ読
出し信号１６０はローレベルになる。また、メモリセル
１００、１０１のデータが“１”、メモリセル１０２、
１０３のデータが“０”の場合、ビット線１９１、１９
３、１９４、１９６はハイレベル、ビット線１９０、１
９２、１９５、１９７がローレベルになり、読出しデー
タ制御用ＭＯＳＦＥＴ１５４、１５５はオン状態、読出
しデータ制御用ＭＯＳＦＥＴ１５６、１５７はオフ状態
になり、メモリセル１００，１０１のデータが共通デー
タ線１９８に読み出され、共通データ線１９８はローレ
ベルになり、データ読出し信号１６０はハイレベルにな
る。このようにメモリセル１００〜１０３のすべてデー
タが“０”のとき、データ読出し信号１６０はローレベ
ル、メモリセル１００〜１０３のすべてが”０”の時以
外は、データ読み出し信号１６０はハイレベルになる。
つまりメモリセル１００〜１０３の論理和演算が実行で
きる。同様にメモリセル１０４〜１０７の論理和演算を
行うためには、ワード線１１１とすべての行アドレス選
択信号１４０を選択し、読み出し信号線１６０から論理
和演算結果を読み出す。つまり４個のデータの論理和演
算を高速に実行できる。
【００１４】以上のように本発明によれば、同一のワー
ド線に接続されるメモリセルをすべて選択する手段を設
けることにより、高速に複数データの論理和演算を実行
することができる。
ド線に接続されるメモリセルをすべて選択する手段を設
けることにより、高速に複数データの論理和演算を実行
することができる。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
簡素な構成により複数データの論理和演算を高速に実行
することができる。
簡素な構成により複数データの論理和演算を高速に実行
することができる。
【図１】本発明の一実施例における論理和演算回路の回
路図
路図
【図２】従来の論理和演算回路（マイクロプロセッサ）
の回路図
の回路図
１００〜１０７ メモリセル １１０、１１１ ワード線 １２０〜１２３ 行アドレス選択信号 １３０〜１３７ ＭＯＳＦＥＴ １４０ すべての行アドレス選択信号 １５０〜１５７ ＭＯＳＦＥＴ １６０ 読み出しデータ １６１ インバータ回路 １７０ 書き込み信号 １７１ 書き込みデータ １７２ インバータ回路 １８０〜１８３ ＭＯＳＦＥＴ １９０〜１９７ ビット線 １９８、１９９ 共通データ線 ２０１ データＲＡＭ ２０２ ＡＬＵ ２０３ レジスタ
Claims (1)
- 【請求項１】スタティックＲＡＭにおいて、１ビットに
対して同一のワード線に複数個のメモリセルを接続し、
前記メモリセルのうち１個のメモリセルを選択して読み
出しと書き込みを行なう手段と、前記同一のワード線に
接続されたすべてのメモリセルを選択する手段と、前記
同一のワード線に接続されたすべてのメモリセルを選択
し読み出しを行なう際に選択されたすべてのメモリセル
のうちハイレベルのメモリセルのみとローレベルのメモ
リセルのみを読み出す手段とを備えることを特徴とする
論理和演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25260392A JPH06103780A (ja) | 1992-09-22 | 1992-09-22 | 論理和演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25260392A JPH06103780A (ja) | 1992-09-22 | 1992-09-22 | 論理和演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103780A true JPH06103780A (ja) | 1994-04-15 |
Family
ID=17239667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25260392A Pending JPH06103780A (ja) | 1992-09-22 | 1992-09-22 | 論理和演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103780A (ja) |
-
1992
- 1992-09-22 JP JP25260392A patent/JPH06103780A/ja active Pending
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